KR20170090995A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은, 반도체 장치(박막 트랜지스터)의 특성을 향상시키는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 반도체 장치를, 기판(SUB) 상에 형성된 게이트 전극(GE)과, 그 위에 게이트 절연막(GI)을 개재해서 형성된 제1 금속 산화물 반도체막(MO1)과, 그 위에 형성된 제2 금속 산화물 반도체막(MO2)과, 그 위에 형성된 소스, 드레인 전극(SD)을 갖도록 구성한다. 그리고, 제1 금속 산화물 반도체막(MO1)의 단부를, 제2 금속 산화물 반도체막(MO2)의 단부보다 후퇴시킨다. 이러한 구성에 따르면, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리를 확보할 수 있다. 이에 따라 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있어, 트랜지스터 특성을 향상시킬 수 있다.
이러한 과제를 해결하기 위한 수단으로서, 반도체 장치를, 기판(SUB) 상에 형성된 게이트 전극(GE)과, 그 위에 게이트 절연막(GI)을 개재해서 형성된 제1 금속 산화물 반도체막(MO1)과, 그 위에 형성된 제2 금속 산화물 반도체막(MO2)과, 그 위에 형성된 소스, 드레인 전극(SD)을 갖도록 구성한다. 그리고, 제1 금속 산화물 반도체막(MO1)의 단부를, 제2 금속 산화물 반도체막(MO2)의 단부보다 후퇴시킨다. 이러한 구성에 따르면, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리를 확보할 수 있다. 이에 따라 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있어, 트랜지스터 특성을 향상시킬 수 있다.
Description
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이며, 특히, 금속 산화물로 이루어지는 반도체막을 채널층으로서 이용한 전계 효과 트랜지스터를 갖는 반도체 장치에 적용하기 유효한 기술에 관한 것이다.
전계 효과 트랜지스터의 일종인 박막 트랜지스터(Thin Film Transistor; TFT)는, 일렉트로닉스 기술에 있어서 중요한 역할을 맡는 디바이스이며 액정 디스플레이의 화소 스위치 등에 이용되고 있다. 현재, 박막 트랜지스터의 채널층 재료로서는 비정질 실리콘(아모퍼스 실리콘)이 널리 사용되고 있지만, 최근 이러한 실리콘 재료의 대체 재료로서, 금속 산화물로 이루어지는 반도체막을 채널층으로서 이용한 박막 트랜지스터가 주목을 받고 있다.
예를 들면, 일본국 특개2006-165532호 공보(특허문헌 1)에는, In, Ga, 및 Zn을 함유하는 산화물을 이용한 반도체 디바이스가 개시되어 있다.
또한, 일본국 특개2008-243928호 공보(특허문헌 2)에는, 인듐, 주석, 아연 및 산소를 함유하는 비정질 산화물을 이용한 박막 트랜지스터가 개시되어 있다. 또한, 일본국 특개2012-033699호 공보(특허문헌 3)에는, 산화아연 및 산화주석을 주재료로 하는 산화물 소결체로 이루어지는 산화물 반도체 타깃을 사용해서 박막 트랜지스터를 제조하는 기술이 개시되어 있다.
또한, 일본국 특허 제5503667호 공보(특허문헌 4)에는, 인듐산화물을 주성분으로 하는 제1 반도체층과, 제1 반도체층 상에 인듐을 함유하지 않는 아연 및 주석산화물을 주성분으로 하는 제2 반도체층을 갖는 산화물 반도체 TFT가 개시되어 있다.
본 발명자는 박막 트랜지스터나 이 트랜지스터에 이용하기 바람직한 금속 산화물 재료의 연구·개발에 종사하고 있다.
그러나, 박막 트랜지스터에 이용되는 금속 산화물 재료에 대하여, 개발 재료를 단순히 종래의 구조나 제조 공정에 적용해도, 오히려 특성의 열화를 초래하는 경우가 있다. 상세는 후술한다.
이 때문에, 개발 재료의 특성 향상에 부가해서 그 적용 개소나 제조 공정 등을 복합적으로 검토해 최적인 구조나 제조법을 찾아내는 것이 요망된다.
본 발명의 상기 목적 및 그 밖의 목적과 신규인 특징은 본원 명세서의 기재 및 첨부 도면으로부터 명확해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본원에 있어서 개시되는 발명 중 대표적인 실시형태에 나타나는 반도체 장치는, 기판 상에 형성된 게이트 전극과, 게이트 전극 상에 게이트 절연막을 개재해서 형성된 제1 반도체막과, 제1 반도체막 상에 형성된 제2 반도체막과, 제2 반도체막 상에 형성된 소스, 드레인 전극을 갖는다. 그리고, 제1 반도체막의 단부(端部)는, 제2 반도체막의 단부보다, 후퇴해 있다.
본원에 있어서 개시되는 발명 중, 대표적인 실시형태에 나타나는 반도체 장치의 제조 방법은, 제1 반도체막과 제2 반도체막의 적층막을 에칭하는 공정을 갖는다. 그리고, 이 에칭 공정은, 적층막을 제1 에칭액으로 에칭하는 공정과, 이 공정 후, 적층막의 측벽으로부터 제1 반도체막을 제2 에칭액으로 에칭하는 공정을 갖는다.
본원에 있어서 개시되는 발명 중, 이하에 나타내는 대표적인 실시형태에 나타나는 반도체 장치에 따르면, 그 특성을 향상시킬 수 있다.
본원에 있어서 개시되는 발명 중, 이하에 나타내는 대표적인 실시형태에 나타나는 반도체 장치의 제조 방법에 따르면, 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은 실시형태 1의 반도체 장치의 구성을 나타내는 단면도.
도 2는 실시형태 1의 반도체 장치의 구성을 나타내는 단면도.
도 3은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 4는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 3에 이어지는 공정을 나타내는 단면도.
도 5는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 4에 이어지는 공정을 나타내는 단면도.
도 6은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 5에 이어지는 공정을 나타내는 단면도.
도 7은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 6에 이어지는 공정을 나타내는 단면도.
도 8은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 7에 이어지는 공정을 나타내는 단면도.
도 9는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 8에 이어지는 공정을 나타내는 단면도.
도 10은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 9에 이어지는 공정을 나타내는 단면도.
도 11은 실시형태 1의 비교예의 반도체 장치의 구성을 나타내는 단면도.
도 12는 비교예의 반도체 장치의 구성을 나타내는 도면.
도 13은 비교예의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 14는 실시형태 1의 반도체 장치의 구성을 나타내는 도면.
도 15는 실시형태 1의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 16은 실시형태 1의 반도체 장치의 다른 구성을 나타내는 단면도.
도 17은 실시형태 2의 제1 예의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 18은 실시형태 2의 제2 예의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 19는 액티브 매트릭스 기판의 구성을 나타내는 회로도.
도 20은 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 2는 실시형태 1의 반도체 장치의 구성을 나타내는 단면도.
도 3은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 4는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 3에 이어지는 공정을 나타내는 단면도.
도 5는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 4에 이어지는 공정을 나타내는 단면도.
도 6은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 5에 이어지는 공정을 나타내는 단면도.
도 7은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 6에 이어지는 공정을 나타내는 단면도.
도 8은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 7에 이어지는 공정을 나타내는 단면도.
도 9는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 8에 이어지는 공정을 나타내는 단면도.
도 10은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 9에 이어지는 공정을 나타내는 단면도.
도 11은 실시형태 1의 비교예의 반도체 장치의 구성을 나타내는 단면도.
도 12는 비교예의 반도체 장치의 구성을 나타내는 도면.
도 13은 비교예의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 14는 실시형태 1의 반도체 장치의 구성을 나타내는 도면.
도 15는 실시형태 1의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 16은 실시형태 1의 반도체 장치의 다른 구성을 나타내는 단면도.
도 17은 실시형태 2의 제1 예의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 18은 실시형태 2의 제2 예의 반도체 장치의 전류-전압 특성을 나타내는 도면.
도 19는 액티브 매트릭스 기판의 구성을 나타내는 회로도.
도 20은 액티브 매트릭스 기판의 구성을 나타내는 평면도.
이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급할 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정의 수로 한정되는 경우 등을 제외하고 그 특정의 수로 한정되는 것은 아니며, 특정의 수 이상이어도 되고 이하여도 된다. 또한, 이하의 실시형태에 있어서, 「제1」, 「제2」, 「제3」 등의 표기는 구성 요소를 식별하기 위하여 붙이는 것이며 반드시 수 또는 순서를 한정하는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 반드시 실제 디바이스와 대응하는 것은 아니며, 설명을 알기 쉽게 하기 위해 위치, 크기, 범위 등을 적절히 변경해서 나타내는 경우가 있다.
(실시형태 1)
이하, 도면을 참조하면서 본 실시형태의 반도체 장치에 대하여 상세히 설명한다.
[구조 설명]
도 1 및 도 2는 본 실시형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 2는 도 1의 부분 확대도이다. 도 1에 나타내는 반도체 장치는 박막 트랜지스터이다. 그리고, 이 박막 트랜지스터는 소위 바텀 게이트/탑 콘택트 구조의 트랜지스터이다.
이 바텀 게이트 구조란, 채널을 형성하는 반도체막(채널층, 여기에서는, 제1 금속 산화물 반도체막(MO1) 및 제2 금속 산화물 반도체막(MO2)의 적층막(MO))보다 하층에 게이트 전극(GE)이 배치되어 있는 구조를 말한다. 또한, 탑 콘택트란, 상기 반도체막(여기에서는, 상기 적층막(MO))보다 상층에 소스, 드레인 전극(SD)이 배치되어 있는 구조를 말한다.
즉, 도 1에 나타내는 바와 같이, 본 실시형태의 박막 트랜지스터는 기판(SUB)의 주표면(主表面)에 배치된다. 구체적으로는, 본 실시형태의 박막 트랜지스터는, 기판(SUB) 상에 배치된 게이트 전극(GE)과, 게이트 전극(GE) 상에 게이트 절연막(GI)을 개재해서 배치된 반도체막인 상기 적층막(MO)과, 이 적층막(MO) 상에 배치된 소스, 드레인 전극(SD)을 갖는다.
이 소스, 드레인 전극(SD)은 게이트 전극(GE)과 적층막(MO)의 중첩 영역 상에 있어서 소정의 간격을 두고 배치되어 있다. 이 소정의 간격의 부분이 채널 영역으로 된다.
여기에서, 상기 적층막(MO)은, 제1 금속 산화물 반도체막(제1 반도체막)(MO1)과, 그 상부에 배치된 제2 금속 산화물 반도체막(제2 반도체막)(MO2)을 갖는다. 제1 금속 산화물 반도체막(제1 반도체막)(MO1)은 적어도 In 원소 및 O 원소를 주성분으로서 함유하는 금속 산화물이다. 제2 금속 산화물 반도체막(제2 반도체막)(MO2)은 적어도 Zn 원소 및 O 원소를 주성분으로서 함유하며, In 원소를 주성분으로서는 함유하지 않는 금속 산화물이다. 여기에서, 본원에서의 주성분이란, 불순물로서 함유되는 것이 아닌 10원자% 이상의 함유율의 원소를 말한다. 예를 들면, 제1 금속 산화물 반도체막(제1 반도체막)(MO1)의 캐리어 밀도는 1×1018㎝-3 이상 1×1021㎝-3 이하이고, 제2 금속 산화물 반도체막(제2 반도체막)(MO2)의 캐리어 밀도는 1×1015㎝-3 이상 1×1017㎝-3 이하이다.
제1 금속 산화물 반도체막(제1 반도체막)(MO1)은 예를 들면 ITO막이다. ITO막의 막 두께는 예를 들면 5㎚ 정도이다. ITO(indium tin oxide, In-Sn-O, 산화인듐주석, 인듐주석 복합 산화물)막은 주석, 인듐 및 산소로 구성되는 금속 산화물이다. 따라서, ITO막은 주석, 인듐 및 산소를 주성분으로서 함유한다.
또한, 제2 금속 산화물 반도체막(제2 반도체막)(MO2)은 예를 들면 ZTO막이다. ZTO막의 막 두께는 예를 들면 50㎚ 정도이다. ZTO(zinc-tin oxide, 산화아연주석, 아연주석 복합 산화물)막은 주석, 아연 및 산소를 주성분으로서 함유하는 금속 산화물이다. 이 ZTO막은 희소 금속을 주성분으로서 함유하지 않아 비용면에서 유리한 재료이다. ZTO막의 캐리어 밀도는 2×1016㎝-3 정도이고, ITO막의 캐리어 밀도는 2×1019㎝-3 정도이다.
이러한 적층 구조의 금속 산화물(MO) 채널층을 이용함으로써, 단층(單層)의 산화물 반도체층, 예를 들면 단층 IGZO 등을 채널층으로서 이용하는 경우보다 온(on) 특성(캐리어 이동도나 온 전류)을 향상시킬 수 있어, 동작(구동)의 고속화 등을 도모할 수 있다. 또한, 오프(off) 시의 누설 전류의 낮은 정도가 단층 IGZO 등의 산화물 반도체의 특성을 유지하고 있어 전력 절약화를 도모할 수도 있다.
여기에서 예로서 나타낸 ITO층과 ZTO층으로 이루어지는 적층 구조 채널은, 상기한 바와 같이 높은 온 특성을 가짐으로써, 화소 사이즈의 미세화에 수반해 박막 트랜지스터가 미세화되어도 양호한 온 전류를 확보할 수 있다. 환언하면, 미세화해도 충분한 트랜지스터 특성을 유지할 수 있어, 4K, 8K 등의 초고정세(超高精細) 디스플레이에 적용했을 경우 높은 개구율을 달성할 수 있기 때문에, 결과적으로 초고정세 디스플레이의 고휘도·고콘트라스트화, 다이내믹 레인지 확대 등을 도모할 수 있다.
또한, 상기한 적층 구조에서는, 상층에 전극 가공에 대한 내성이 높은 ZTO막을 이용함으로써, 저비용인 백 채널 에칭 프로세스를 적용하는 것이 가능하다. 또한, ZTO는 패시베이션막의 형성 공정에 의한 프로세스 데미지에도 내성을 갖기 때문에, 단층 IGZO 등의 일반적인 산화물 반도체 프로세스에 비해서 제조 비용의 저감을 실현할 수 있다.
그리고, 하층의 제1 금속 산화물 반도체막(MO1)의 단부는 상층의 제2 금속 산화물 반도체막(MO2)의 단부보다 후퇴해 있다. 다른 표현으로 하면, 하층의 제1 금속 산화물 반도체막(MO1)의 형성 영역은 상층의 제2 금속 산화물 반도체막(MO2)의 형성 영역보다 한 단계 작다. 하층의 제1 금속 산화물 반도체막(MO1)의 단부와 상층의 제2 금속 산화물 반도체막(MO2)의 단부 사이의 거리를 "L1"이라 한다(도 2 참조).
이 때문에, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD) 사이에는 극간(隙間)(공극(SP))이 생겨 있다. 다른 표현으로 하면, 상층의 제2 금속 산화물 반도체막(MO2)의 단부 근방에는 하층의 제1 금속 산화물 반도체막(MO1)이 형성되어 있지 않은 "언더컷부"가 배치되어 있다.
이렇게, 하층의 제1 금속 산화물 반도체막(MO1)의 단부를 후퇴시킴으로써, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리(L2)를 확보할 수 있어, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있다. 이에 따라 트랜지스터 특성, 특히, 오프 특성을 향상시킬 수 있다. 상세는 후술한다.
[제조법 설명]
다음으로, 본 실시형태의 반도체 장치의 제조 공정을 설명함과 함께, 본 실시형태의 반도체 장치의 구조를 보다 명확하게 한다.
도 3∼도 10은 본 실시형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 도 3에 나타내는 바와 같이, 기판(SUB) 상에 게이트 전극(GE)을 형성한다. 기판(SUB)으로서는, 예를 들면 유리, 석영, 사파이어 등으로 이루어지는 기판을 이용할 수 있다. 또한, 플라스틱 필름 등으로 이루어지는 기판, 소위 플렉서블 기판을 이용해도 된다.
다음으로, 기판(SUB) 상에, 게이트 전극 재료(도전성 재료)로서, 예를 들면 DC 마그네트론 스퍼터법 등을 이용해 몰리브덴(Mo)막을 100㎚ 정도의 막 두께로 퇴적한다. 게이트 전극 재료로서는 몰리브덴(Mo) 외, 크롬(Cr), 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 니켈(Ni), 은(Ag), 금(Au), 플라티나(Pt), 탄탈륨(Ta), 아연(Zn) 등의 금속 재료를 이용할 수 있다. 이들을 단체로 이용해도 되며, 또한 이들 중 몇 종의 금속을 합금으로 해서 이용해도 된다. 또한, 질화티타늄(TiN) 등의 도전성을 갖는 금속 질화물을 이용해도 된다. 또한, 불순물을 함유하며 캐리어(전자, 홀)가 많은 반도체를 이용해도 된다. 또한, 상기 금속 화합물(금속 산화물, 금속 질화물)이나 반도체와 금속(합금을 포함함)의 적층체를 이용해도 된다. 게이트 전극 재료의 성막(成膜)에는 스퍼터링법 외, 증착법이나 CVD(화학 기상 성장, Chemical Vapor Deposition)법 등을 이용할 수 있다.
다음으로, 게이트 전극 재료(Mo막) 상에 포토레지스트막(도시하지 않음)을 형성하고, 노광·현상 처리에 의해 게이트 전극(GE)의 형성 영역에만 포토레지스트막을 잔존시킨다. 다음으로, 이 포토레지스트막을 마스크로 해서 게이트 전극 재료(Mo막)를 반응성 이온 에칭(RIE(Reactive Ion Etching)) 등에 의해 에칭함으로써 게이트 전극(GE)을 형성한다. 반응성 이온 에칭과 같은 드라이 에칭을 행해도 되며 또한 웨트 에칭을 행해도 된다. 이 게이트 전극(GE)의 형상(상면으로부터 본 평면 형상)은, 예를 들면 지면(紙面)과 교차하는 방향으로 장변(長邊)을 갖는 대략 직사각 형상이다.
다음으로, 도 4에 나타내는 바와 같이, 게이트 전극(GE) 상에 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)으로서, 예를 들면 산화실리콘막(SiOx)을 PE-CVD법 등에 의해 100㎚ 정도 퇴적한다. 산화실리콘막 외, 산화알루미늄막 등의 다른 산화막을 이용해도 된다. 또한, 산화막 이외에 질화실리콘막이나 질화알루미늄막 등의 무기 절연막을 이용할 수 있다. 또한, 파릴렌 등의 유기 절연막을 이용해도 된다. 또한, 성막 방법으로서는 상기 CVD법 외, 스퍼터링법이나 도포법 등을 이용해도 된다.
다음으로, 도 5에 나타내는 바와 같이, 게이트 절연막(GI) 상에 반도체막(MO)을 형성한다. 구체적으로는, 게이트 절연막(GI) 상에 제1 금속 산화물 반도체막(MO1)을 형성하고, 제1 금속 산화물 반도체막(MO1) 상에 제2 금속 산화물 반도체막(MO2)을 더 형성한다. 이 제1 금속 산화물 반도체막(MO1)은 박막 트랜지스터의 주된 채널 영역을 구성하는 막이며 반도체의 성질을 갖는다. 여기에서는, 제1 금속 산화물 반도체막(MO1)으로서 ITO막을, 예를 들면 DC 마그네트론 스퍼터법을 이용해서 5㎚ 정도의 막 두께로 퇴적한다. 예를 들면, 주석 조성 10at%, 인듐 조성 90at%의 타깃재를 이용해, 성막 조건, 상온(常溫), 성막 압력 0.5㎩, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 약 30%), DC 파워 50W로 ITO막을 성막할 수 있다. 제1 금속 산화물 반도체막(MO1)으로서는 상기 ITO막 외, IZO막이나 IGZO막을 이용해도 된다. 이 막들의 적용예에 대해서는 실시형태 2에 있어서 상세히 설명한다.
다음으로, 제1 금속 산화물 반도체막(MO1) 상에 제2 금속 산화물 반도체막(MO2)을 연속 성막한다. 이 제2 금속 산화물 반도체막(MO2)도 반도체의 성질을 갖는 막이다. 여기에서는, 제2 금속 산화물 반도체막(MO2)으로서 ZTO막을, 예를 들면 DC 마그네트론 스퍼터법을 이용해서 50㎚ 정도의 막 두께로 퇴적한다. 예를 들면, 주석 조성 30at%, 아연 조성 70at%의 타깃재(Al 500ppm 첨가)를 이용해, 성막 조건, 상온, 성막 압력 0.5㎩, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 약 10%)로 ZTO막을 성막할 수 있다. 또한, 성막 방법으로서는 상기 스퍼터링법 외, CVD법, PLD법, 도포법, 인쇄법 등을 이용할 수 있지만, 스퍼터링법에 의하면 대형 기판에의 균일성이 높은 성막이 가능하다. 또한, 화학 증착법 등과 비교해 비교적 저온에서의 성막이 가능하기 때문에, 내열성이 낮은 재료(예를 들면, 수지 기판 재료 등)를 선택할 수 있다는 이점이 있다.
이렇게 해서, 제1 금속 산화물 반도체막(ITO막)(MO1)과, 그 상부에 배치된 제2 금속 산화물 반도체막(ZTO막)(MO2)의 적층막(MO)을 형성할 수 있다.
다음으로, 적층막(MO) 상에 포토레지스트막(PR1)을 형성하고, 노광·현상 처리에 의해 게이트 전극(GE)의 형성 영역보다 한 단계 큰 대략 직사각 형상의 영역에만 포토레지스트막(PR1)을 잔존시킨다. 다음으로, 이 포토레지스트막(PR1)을 마스크로 해서 적층막(MO)을 웨트 에칭(제1 에칭)함으로써 상기 형상의 적층막(MO)을 형성한다. 에칭액으로서는 옥살산계 에칭액을 이용할 수 있다. 에칭 시간은 3∼4분 정도이다. 옥살산계 에칭액은 ITO막의 에칭에 있어서 일반적으로 이용되는 에칭액이다. 또한, 옥살산계 에칭액은 ZTO막을 에칭할 수 있다.
여기에서, 포토레지스트막(PR1)을 마스크로 한 에칭(소위, 패터닝 공정)에 있어서, 피에칭막의 측면은 테이퍼 형상으로 되기 쉽다. 이것은, 피에칭막의 상부는 보다 에칭제에 노출되기 쉬워 하부보다 에칭이 진행하기 쉽기 때문이다. 또한, 옥살산계 에칭액에 의한 에칭레이트(㎚/min)에 대하여, ITO막은 120인데 반해 ZTO막은 215이며 ZTO막보다 ITO막의 에칭레이트가 작다. 이 때문에, 하층의 ITO막이 에칭되기 어려워 테이퍼각이 보다 작아진다. 여기에서 말하는 테이퍼각이란 기판 표면과 ITO막의 측면이 이루는 각이다.
이렇게, 적층막(MO)의 단부에 있어서 에칭 단면은 테이퍼 형상으로 된다. 다른 표현으로 하면, 제2 금속 산화물 반도체막(ZTO막)(MO2)의 단부보다 외측으로 제1 금속 산화물 반도체막(ITO막)(MO1)의 단부가 튀어나온 상태로 된다(도 6).
다음으로, 포토레지스트막(PR1)을 제거한다. 다음으로, 도 7에 나타내는 바와 같이, 하층의 제1 금속 산화물 반도체막(ITO막)(MO1)을 웨트 에칭(제2 에칭)한다. 이에 따라 상층의 제2 금속 산화물 반도체막(ZTO막)(MO2)의 단부 아래에 언더컷이 형성된다. 에칭액으로서는 묽은 질산(약 0.7%)을 이용할 수 있다. 에칭 시간은 2분 정도이다. 묽은 질산(약 0.7%)의 에칭레이트에 대하여, ITO막은 5.0인데 반해 ZTO막은 0.2이며, ITO막보다 ZTO막의 에칭레이트가 작기 때문에 ITO막만이 선택적으로 에칭된다. 이 때문에, ZTO막의 단부로부터 약 10∼15㎚ 정도의 언더컷(사이드 에칭)이 형성된다. 다른 표현으로 하면, ZTO막의 단부로부터 약 10∼15㎚ 정도 ITO막이 후퇴한다. 이에 따라 ZTO막의 단부 아래에는 공극(스페이스)(SP)이 형성된다. 또, 상기 언더컷의 정도에 대해서는 디바이스 설계 상, 성막 기술 등의 프로세스 상, 적정한 수치가 존재하며 적절히 조정 가능하다.
다음으로, 도 8에 나타내는 바와 같이, 제2 금속 산화물 반도체막(ZTO막)(MO2) 상에 도전성 막으로서 금속막(MF)을 형성한다. 이 금속막(MF)은 소스, 드레인 전극(SD)으로 된다. 제2 금속 산화물 반도체막(ZTO막)(MO2) 상에 금속막(MF)으로서, 예를 들면 Mo막을, DC 마그네트론 스퍼터법 등을 이용해 100㎚ 정도의 막 두께로 퇴적한다. 금속막(MF)으로서는 몰리브덴(Mo) 외, 크롬(Cr), 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 은(Ag), 아연(Zn) 등의 금속의 단층막을 이용할 수 있다. 또한, 상기 복수의 금속 중, 2종 이상의 금속을 함유하는 합금막을 이용할 수 있다. 또한, 상기 금속으로 이루어지는 막 및 합금막 중, 2종 이상의 막의 적층막을 이용할 수 있다. 예를 들면, Mo막/Al막/Mo막의 적층막을 이용해도 된다. 금속막(MF)의 성막에는 스퍼터링법 외, 증착법이나 CVD법 등을 이용할 수 있다. 여기에서는 이방성(지향성)이 높은 성막 방법을 이용하며, 제2 금속 산화물 반도체막(ZTO막)(MO2)의 단부 아래에는 공극(스페이스)(SP)이 메워지지 않도록 하는 것이 바람직하다. 예를 들면, 스퍼터링법이나 증착법에 의하면 ZTO막의 단부 아래의 공극(스페이스)(SP)이 메워지기 어려워 금속막(MF)의 성막 방법으로서 바람직하다.
상기 금속막(MF)의 형성에 의해 적층막(MO)의 측면(측벽)이 금속막(MF)으로 덮인다. 이때, ZTO막의 단부 아래에는 공극(스페이스)(SP)이 잔존한다.
다음으로, 금속막(MF) 상에 포토레지스트막(PR2)을 형성하고, 노광·현상 처리에 의해 게이트 전극(GE)의 위쪽의 포토레지스트막(PR2)을 제거한다. 다음으로, 이 포토레지스트막(PR2)을 마스크로 해서 금속막(MF)을 웨트 에칭함으로써, 소스, 드레인 전극(SD)을 형성한다(도 9). 에칭액으로서는 PAN계 에칭액 등을 이용할 수 있다. 여기에서, 금속막(MF)의 에칭 시, 적층막(MO)의 상층이, 금속막(MF)의 에칭액(여기에서는, PAN계 에칭액)에 대한 내성이 높은 제2 금속 산화물 반도체막(ZTO막)(MO2)이기 때문에 적층막(MO)에의 에칭 데미지를 저감할 수 있다. 이 때문에, 채널로 되는 적층막(MO)의 특성이 양호해져 트랜지스터 특성을 향상시킬 수 있다. 이러한 금속막(MF)의 에칭 공정을 BCE(Back-Channel-Etch, 백 채널 에칭) 프로세스라 한다.
다음으로, 도 10에 나타내는 바와 같이, 적층막(MO) 및 소스, 드레인 전극(SD) 상에 보호막(PRO)을 형성한다. 보호막으로서는, 예를 들면 산화실리콘막과 질화실리콘막의 적층막(SiNx/SiOx)을 이용할 수 있다. 예를 들면, 적층막(MO) 및 소스, 드레인 전극(SD) 상에 산화실리콘막을 PE-CVD법 등에 의해 형성하고, 산화실리콘막 상에 질화실리콘막을 PE-CVD법 등에 의해 더 형성한다.
이상의 공정에 의해 본 실시형태의 박막 트랜지스터가 대략 완성된다.
이렇게, 본 실시형태에 따르면, 제1 및 제2 금속 산화물 반도체막(MO1, MO2)의 적층막(MO)을 채널층으로서 이용하며, 하층의 제1 금속 산화물 반도체막(MO1)을 상층의 제2 금속 산화물 반도체막(MO2)으로부터 후퇴시키므로, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있다. 이에 따라 특성이 양호한 박막 트랜지스터를 얻을 수 있다.
이에 반해, 하층의 제1 금속 산화물 반도체막(MO1)을 상층의 제2 금속 산화물 반도체막(MO2)으로부터 후퇴시키지 않고 소스, 드레인 전극(SD)을 형성한 비교예의 경우에는 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)이 단락해 트랜지스터 특성을 갖지 않는다.
도 11은 본 실시형태의 비교예의 반도체 장치(박막 트랜지스터)의 구성을 나타내는 단면도이다. 비교예의 반도체 장치는, 도 6을 참조하면서 설명한, ZTO막의 단부보다 외측으로 ITO막의 단부가 튀어나온 상태의 적층막(MO) 상에 소스, 드레인 전극(SD)을 형성한 것이다. 도 12는 비교예의 반도체 장치의 구성을 나타내는 도면이다. 도 12의 (A)는 단면 SEM 사진이고, 도 12의 (B)는 도 12의 (A)의 사진을 모식적으로 나타낸 것이다. 도 12에 나타내는 바와 같이, 적층막(ZTO, ITO)(MO)을 포토레지스트막(PR)을 마스크로 해서 에칭했을 경우, 적층막(MO)의 단면은 테이퍼 형상으로 되어 있다(파선으로 둘러싸인 영역 참조).
이러한 경우, 도 11에 나타내는 바와 같이, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)이 접촉해버리기 때문에 이들 사이에서 단락이 생긴다. 이러한, 단락이 생긴 박막 트랜지스터에 있어서는 이미 트랜지스터 동작을 할 수 없다. 도 13은 비교예의 반도체 장치의 전류-전압 특성을 나타내는 도면이다. 도 13에 있어서, 가로축은 게이트 전압(Vg, [V]), 세로축은 드레인 전류[A]이며, 3개의 그래프는 드레인 전압(Vd, [V])이 0.1V, 1V, 10V인 것이다. 도 13으로부터도 명확한 바와 같이, 드레인 전류의 상승을 확인할 수 없어 트랜지스터 동작을 할 수 없는 것을 알 수 있다.
도 14는 본 실시형태의 반도체 장치의 구성을 나타내는 도면이다. 도 14의 (A)는 단면 SEM 사진이고, 도 14의 (B)는 도 14의 (A)의 사진을 모식적으로 나타낸 것이다. 도 14에 나타내는 바와 같이, 적층막(ZTO, ITO)(MO)을 포토레지스트막(PR)을 마스크로 해서 에칭하고 추가로 상기 제2 에칭을 행함으로써, 적층막(ZTO, ITO)(MO)의 단면에 있어서 하층의 ITO가 후퇴하는 것을 알 수 있다. 이렇게, 하층의 ITO를 후퇴시켜 공극(SP)을 설치했을 경우, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)이 접촉하지 않기 때문에, 양호한 트랜지스터 동작을 확인할 수 있다. 도 15는 본 실시형태의 반도체 장치의 전류-전압 특성을 나타내는 도면이다. 즉, 적층막(MO)으로서 ZTO/ITO를 이용했을 경우의 전류-전압 특성을 나타낸다. 도 15로부터도 명확한 바와 같이, 드레인 전류의 상승을 확인할 수 있어 트랜지스터 동작을 할 수 있는 것을 알 수 있다. 도 15에 있어서, 가로축은 게이트 전압(Vg, [V]), 세로축은 드레인 전류[A]이며, 위에서부터 3개의 그래프는 드레인 전압(Vd, [V])이 0.1V, 1V, 10V인 것이다. 또한, 가장 아래의 그래프는 캐리어의 이동도(㎠/Vs)를 나타내는 것이다. 이 그래프로부터 명확한 바와 같이, 이동도 39.5㎠/Vs가 양호한 트랜지스터 특성을 확인할 수 있었다.
상기 본원의 채널 단부의 구조로 함으로써, 양호한 온 특성을 갖는 적층 채널 구조 TFT를 실용적으로 제조, 이용하는 것이 가능해져 8K 등 초고정세 디스플레이의 고휘도, 고콘트라스트화, 고다이내믹레인지화를 실현할 수 있다.
또한, 본 실시형태에서 설명한 제조 공정에 의하면, 적층막(MO)의 하층의 제1 금속 산화물 반도체막(MO1)을, 상층의 제2 금속 산화물 반도체막(MO2)을 마스크로 해서 후퇴시켰다. 즉, 마스크를 증가시키지 않아, 공정 수의 최소한의 증가로 특성이 양호한 박막 트랜지스터를 제조할 수 있다. 즉, 저비용 프로세스를 실현할 수 있다. 또한, 제조 공정의 번잡화를 회피해 제조 수율을 향상시킬 수 있다.
또한, 본 실시형태에서 설명한 제조 공정에 의하면, 레이저 어닐링을 이용한 저온 폴리실리콘 프로세스와 달리 대화면 디스플레이에도 적용 가능하다. 레이저 어닐링 공정은 큰 면적의 처리에 적합하지 않지만, 본 실시형태에서 설명한 제조 공정에 의하면, 기판의 대면적화에도 용이하게 대응할 수 있다. 즉, 레이저 어닐링을 이용한 저온 폴리실리콘보다 저비용으로 디스플레이를 제조할 수 있다.
또, 본 실시형태에 있어서는, 하층의 제1 금속 산화물 반도체막(MO1)의 단부와, 상층의 제2 금속 산화물 반도체막(MO2)의 단부 사이의 거리(L1)를, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리(L2)와 같은 정도로서 나타내고 있지만(도 2), L1>L2로 되어도 된다. 도 16은 본 실시형태의 반도체 장치의 다른 구성을 나타내는 단면도이다.
도 16에 있어서는, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리(L2)가, 하층의 제1 금속 산화물 반도체막(MO1)의 단부와, 상층의 제2 금속 산화물 반도체막(MO2)의 단부 사이의 거리(L1)보다 작게 되어 있다(L1>L2). 예를 들면, 소스, 드레인 전극(SD)으로 되는 금속막의 성막 시(도 8 참조)에 있어서, 금속막이 상층의 제2 금속 산화물 반도체막(MO2)의 단부 아래로 약간 파고든 경우여도, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리(L2)가 확보되어 있으면, 이들 사이의 단락을 방지할 수 있다.
(에칭액에 대하여)
상기 제조 공정에 있어서는, 제1 금속 산화물 반도체막(ITO막)(MO1)과, 제2 금속 산화물 반도체막(ZTO막)(MO2)의 적층막(MO)을 에칭하기 위한 제1 에칭액으로서 옥살산계 에칭액을 이용하고, 하층의 제1 금속 산화물 반도체막(ITO막)(MO1)을 에칭하기 위한 제2 에칭액으로서 묽은 질산(약 0.7%)을 이용했지만, 다른 에칭액을 이용해도 된다.
제1 에칭액은 제2 금속 산화물 반도체막(ZTO막)(MO2) 및 금속 산화물 반도체막(ITO막)(MO1)을 에칭할 수 있는 에칭액이다. 각각의 에칭레이트는 예를 들면, 제2 에칭액의 경우와 비교해서 가까운 편이 바람직하다. 특히, 옥살산계 에칭액은 범용성이 높아 제1 에칭액으로서 이용하기 바람직하다. 옥살산계 에칭액은 적어도 옥살산을 함유하는 에칭액이다.
제2 에칭액은, 제1 금속 산화물 반도체막(ITO막)(MO1)의 에칭레이트(R1)가 제2 금속 산화물 반도체막(ZTO막)(MO2)의 에칭레이트(R2)보다 크다(R1>R2). 하층의 제1 금속 산화물 반도체막(ITO막)(MO1) 쪽이 에칭되기 쉬운 에칭액이다. 이러한 제2 에칭액으로서는 묽은 질산 외, 황산, 염산, 불산 등을 이용할 수 있다. 황산의 농도는 예를 들면 1.0% 정도이고, 염산의 농도는 예를 들면 0.4% 정도이고, 불산의 농도는 예를 들면 0.03% 정도인 것을 이용할 수 있다. 여기에서의 농도는 중량%이다. 또한, 상기 농도는 일례이며 처리 시간을 포함해 적절히 조정 가능하다. 그 밖에 PAN계의 에칭액, 인산-질산계의 에칭액을 이용해도 된다. PAN계의 에칭액은 인산, 질산 및 아세트산을 함유한다. 인산-질산계의 에칭액은 인산 및 질산을 함유한다.
표 1은 금속 산화물 반도체막과 에칭액의 에칭레이트의 관계를 나타내는 표이다. 예를 들면, 상기 에칭액을 이용했을 경우의 ZTO막, ITO막의 상온(25℃)에서의 에칭레이트가 나타나 있다. 또, 표 1 중, 괄호 안의 수치는 40℃에서의 에칭레이트이다. 또한, 이 표 1에 있어서는 ITO막 외, IZO막이나 IGZO막에 대한 에칭레이트도 나타내고 있다.
[표 1]
본 실시형태에 있어서는, 높은 캐리어 밀도의 제1 금속 산화물 반도체막으로서 ITO막을 이용했지만, IZO막이나 IGZO막을 이용해도 된다. 이러한 막의 적용예에 대해서는 실시형태 2에 있어서 설명한다.
(실시형태 2)
본 실시형태에 있어서는, 제1 금속 산화물 반도체막(MO1)으로서 IZO막을 이용한 경우(제1 예)와 IGZO막을 이용한 경우(제2 예)에 대하여 설명한다.
(제1 예)
상기 실시형태 1에 있어서는, 제1 금속 산화물 반도체막(MO1)으로서 ITO막을 이용했지만 IZO막을 이용해도 된다. 또, 제1 금속 산화물 반도체막(MO1)의 구체적인 막 종류 이외는 실시형태 1의 경우와 마찬가지이다. 즉, 도 1 등을 참조하면서 설명한 구성과 마찬가지이고, 도 3∼도 10을 참조하면서 설명한 제조 공정과 마찬가지의 공정으로 형성할 수 있다.
본 제1 예의 반도체 장치는, 실시형태 1의 경우와 마찬가지로, 바텀 게이트/탑 콘택트 구조의 박막 트랜지스터이다(도 1, 도 2 참조).
이 본 제1 예의 반도체 장치에 있어서도, 상기 적층막(MO)은, 제1 금속 산화물 반도체막(제1 반도체막)(MO1)과, 그 상부에 배치된 제2 금속 산화물 반도체막(제2 반도체막)(MO2)을 갖는다. 제1 금속 산화물 반도체막(제1 반도체막)(MO1)은 IZO막이다. IZO막의 막 두께는 예를 들면 4㎚ 정도이다. IZO(In-Zn-O, 산화인듐아연, 인듐아연 복합 산화물)막은 아연, 인듐 및 산소를 주성분으로서 함유하는 금속 산화물이다. 다른 표현으로 하면 산화아연(ZnO)과 산화인듐(InO2)을 함유하는 금속 산화물이다.
그리고, 제2 금속 산화물 반도체막(제2 반도체막)(MO2)은 ZTO막이다. ZTO막의 막 두께는 예를 들면 50㎚ 정도이다. ZTO(zinc-tin oxide, 산화아연주석)막은 주석, 아연 및 산소를 주성분으로서 함유하는 금속 산화물이다. 다른 표현으로 하면 산화주석과 산화아연을 함유하는 금속 산화물이다.
ZTO막의 캐리어 밀도는 1.2×1016㎝-3 정도이고, IZO막의 캐리어 밀도는 1×1019㎝-3 정도이다. 이렇게, IZO막을 이용함으로써, 캐리어 밀도의 향상에 의해 실시형태 1의 경우와 마찬가지로, 상기 온 특성의 향상, 동작의 고속화, 오프 누설의 저감 등의 효과를 발휘할 수 있다. 또한, 미세화해도 충분한 트랜지스터 특성을 유지할 수 있어, 초고정세 디스플레이의 고휘도·고콘트라스트화를 도모할 수 있다.
그리고, 하층의 제1 금속 산화물 반도체막(MO1)의 단부는 상층의 제2 금속 산화물 반도체막(MO2)의 단부보다 후퇴해 있다(도 1, 도 2 참조). 이 때문에, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD) 사이에는 극간(공극(SP))이 생겨 있다.
이렇게, 하층의 제1 금속 산화물 반도체막(MO1)의 단부를 후퇴시킴으로써, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리(L2)를 확보할 수 있어, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있다. 이에 따라 트랜지스터 특성을 향상시킬 수 있다.
제1 예의 반도체 장치의 제조 공정은 실시형태 1의 경우와 마찬가지이다(도 3∼도 10). 즉, 기판(SUB) 상에 게이트 전극(GE)을 형성하고 그 위에 게이트 절연막(GI)을 형성한다. 그리고, 게이트 절연막(GI) 상에 제1 금속 산화물 반도체막(MO1)을 형성하고, 제1 금속 산화물 반도체막(MO1) 상에 제2 금속 산화물 반도체막(MO2)을 더 형성한다. 여기에서는, 제1 금속 산화물 반도체막(MO1)으로서 IZO막을, 예를 들면 DC 마그네트론 스퍼터법을 이용해서 4㎚ 정도의 막 두께로 퇴적한다. 예를 들면, 아연 조성 10at%, 인듐 조성 90at%의 타깃재를 이용해, 성막 조건, 상온, 성막 압력 0.5㎩, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 약 50%), DC 파워 50W로 IZO막을 성막할 수 있다.
다음으로, 제1 금속 산화물 반도체막(MO1) 상에 제2 금속 산화물 반도체막(MO2)을 연속 성막한다. 제2 금속 산화물 반도체막(MO2)으로서 ZTO막을, 예를 들면 DC 마그네트론 스퍼터법을 이용해서 50㎚ 정도의 막 두께로 퇴적한다. 예를 들면, 주석 조성 30at%, 아연 조성 70at%의 타깃재(Al 500ppm 첨가)를 이용해, 성막 조건, 상온, 성막 압력 0.5㎩, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 약 10%)로 ZTO막을 성막할 수 있다.
이렇게 해서, 제1 금속 산화물 반도체막(IZO막)(MO1)과, 그 상부에 배치된 제2 금속 산화물 반도체막(ZTO막)(MO2)의 적층막(MO)을 형성할 수 있다.
다음으로, 적층막(MO)을 제1 에칭함으로써 상기 형상의 적층막(MO)을 형성한다. 에칭액으로서는 옥살산계 에칭액을 이용할 수 있다. 에칭 시간은 3∼4분 정도이다. 옥살산계 에칭액은 ITO막 등의 금속 산화물의 에칭에 있어서 일반적으로 이용되는 에칭액이다. 옥살산계 에칭액은 ZTO막을 에칭할 수 있지만, 에칭레이트(㎚/min)는 IZO막은 290인데 반해 ZTO막은 215이며, 에칭레이트는 같은 정도이다. 따라서, 이 시점에서는 적층막(MO)의 단부에 있어서 에칭 단면은 테이퍼 형상으로 될 수 있다(도 6 참조). 단, 에칭레이트가 같은 정도이므로 테이퍼각은 실시형태 1(도 6)의 경우보다 커진다.
다음으로, 하층의 제1 금속 산화물 반도체막(ITO막)(MO1)을 제2 에칭함으로써, 상층의 제2 금속 산화물 반도체막(ZTO막)(MO2)의 단부 아래에 언더컷을 형성한다. 에칭액으로서는 묽은 황산(약 0.1%)을 이용할 수 있다. 에칭 시간은 2∼3분 정도이다. 묽은 황산(약 0.1%)의 에칭레이트는 IZO막은 43인데 반해 ZTO막은 0.8이며, IZO막보다 ZTO막의 에칭레이트가 작기 때문에, IZO막만이 선택적으로 에칭된다. 이 때문에, ZTO막의 단부로부터 약 10∼20㎚ 정도의 언더컷(사이드 에칭)이 형성된다. 다른 표현으로 하면 ZTO막의 단부로부터 약 10∼20㎚ 정도의 IZO막이 후퇴한다. 이에 따라 ZTO막의 단부 아래에는 공극(스페이스, SP)이 형성된다(도 7 참조).
여기에서는, 에칭액으로서 묽은 황산(약 0.1%)을 이용했지만 인산-황산계 에칭액을 이용해도 된다. 인산-황산계 에칭액은 Mo이나 Cu의 에칭액으로서 일반적으로 이용되는 것이다. 인산-황산계 에칭액을 이용할 경우 에칭 시간은 20초 정도로 좋다. 이 인산-황산계 에칭액에 대해서 ZTO막은 충분한 내성이 있어 에칭되기 어렵다. 이 때문에, IZO막이 ZTO막의 단부로부터 후퇴한다.
다음으로, 제2 금속 산화물 반도체막(ZTO막)(MO2) 상에 도전성 막으로서 금속막(MF)을 형성하고 웨트 에칭함으로써 소스, 드레인 전극(SD)을 형성한다. 다음으로, 적층막(MO) 및 소스, 드레인 전극(SD) 상에 보호막(PRO)을 형성한다. 이상의 공정에 의해 본 제1 예의 박막 트랜지스터가 대략 완성된다.
이렇게, 본 제1 예에 있어서도, 제1 및 제2 금속 산화물 반도체막(MO1, MO2)의 적층막(MO)을 채널층으로서 이용하며, 하층의 제1 금속 산화물 반도체막(MO1)을 상층의 제2 금속 산화물 반도체막(MO2)으로부터 후퇴시키므로, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있다. 이에 따라 양호한 트랜지스터 특성을 얻을 수 있다. 도 17은 본 실시형태의 제1 예의 반도체 장치의 전류-전압 특성을 나타내는 도면이다. 즉, 적층막(MO)으로서 ZTO/IZO를 이용했을 경우의 전류-전압 특성을 나타낸다. 도 17에 있어서, 가로축은 게이트 전압(Vg, [V]), 세로축은 드레인 전류[A]이고, 위에서부터 3개의 그래프는 드레인 전압(Vd, [V])이 0.1V, 1V, 10V인 것이다. 또한, 가장 아래의 그래프는 캐리어의 이동도(㎠/Vs)를 나타내는 것이다. 도 17로부터도 명확한 바와 같이, 드레인 전류의 상승을 확인할 수 있어 트랜지스터 동작을 할 수 있는 것을 알 수 있다. 또한, 가장 아래의 그래프로부터 명확한 바와 같이, 이동도 30.7㎠/Vs가 양호한 트랜지스터 특성을 확인할 수 있었다.
또, 본 제1 예에 있어서도, 제1 에칭액으로서 옥살산계 에칭액을 이용할 수 있고, 제2 에칭액으로서 묽은 황산이나 인산-질산계의 에칭액 외, 질산, 염산, 불산, PAN계의 에칭액 등을 이용할 수 있다(표 1 참조).
(제2 예)
상기 실시형태 1에 있어서는, 제1 금속 산화물 반도체막(MO1)으로서 ITO막을 이용했지만 IGZO막을 이용해도 된다. 또, 제1 금속 산화물 반도체막(MO1)의 구체적인 막 종류 이외는 실시형태 1의 경우와 마찬가지이다. 즉, 도 1 등을 참조하면서 설명한 구성과 마찬가지이며, 도 3∼도 10을 참조하면서 설명한 제조 공정과 마찬가지의 공정으로 형성할 수 있다.
본 제2 예의 반도체 장치는 실시형태 1의 경우와 마찬가지로 바텀 게이트/탑 콘택트 구조의 박막 트랜지스터이다(도 1, 도 2 참조).
이 본 제2 예의 반도체 장치에 있어서도, 상기 적층막(MO)은, 제1 금속 산화물 반도체막(제1 반도체막)(MO1)과, 그 상부에 배치된 제2 금속 산화물 반도체막(제2 반도체막)(MO2)을 갖는다. 제1 금속 산화물 반도체막(제1 반도체막)(MO1)은 IGZO막이다. IGZO막의 막 두께는 예를 들면 25㎚ 정도이다. IGZO(In-Ga-Zn-O, 산화인듐갈륨아연, 인듐갈륨아연 복합 산화물)막은 아연, 인듐, 갈륨 및 산소를 함유하는 금속 산화물이다.
그리고, 제2 금속 산화물 반도체막(제2 반도체막)(MO2)은 ZTO막이다. ZTO막의 막 두께는 예를 들면 5㎚ 정도이다. ZTO(zinc-tin oxide, 산화아연주석)막은 주석, 아연 및 산소를 함유하는 금속 산화물이다. 다른 표현으로 하면, 산화주석과 산화아연을 함유하는 금속 산화물이다. 예를 들면, Zn2SnO4로 나타나는 경우가 있지만 조성비는 변화하는 경우가 있다.
ZTO막의 캐리어 밀도는 7×1016㎝-3 정도이고, IGZO막의 캐리어 밀도는 5×1018㎝-3 정도이다. 이렇게, IGZO막을 이용함으로써, 캐리어 밀도의 향상에 의해, 실시형태 1의 경우와 마찬가지로 상기 온 특성의 향상, 동작의 고속화, 오프 누설 저감 등의 효과를 발휘할 수 있다. 또한, 미세화해도 충분한 트랜지스터 특성을 유지할 수 있어, 디스플레이의 고휘도·고콘트라스트화를 도모할 수 있다.
그리고, 하층의 제1 금속 산화물 반도체막(MO1)의 단부는 상층의 제2 금속 산화물 반도체막(MO2)의 단부보다 후퇴해 있다(도 1, 도 2 참조). 이 때문에, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD) 사이에는 극간(공극(SP))이 생겨 있다.
이렇게, 하층의 제1 금속 산화물 반도체막(MO1)의 단부를 후퇴시킴으로써, 하층의 제1 금속 산화물 반도체막(MO1)과 소스, 드레인 전극(SD)의 거리(L2)를 확보할 수 있어, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있다. 이에 따라 트랜지스터 특성을 향상시킬 수 있다.
제2 예의 반도체 장치의 제조 공정은 실시형태 1의 경우와 마찬가지이다(도 3∼도 10). 즉, 기판(SUB) 상에 게이트 전극(GE)을 형성하고, 그 위에 게이트 절연막(GI)을 형성한다. 그리고, 게이트 절연막(GI) 상에 제1 금속 산화물 반도체막(MO1)을 형성하고, 제1 금속 산화물 반도체막(MO1) 상에 제2 금속 산화물 반도체막(MO2)을 더 형성한다. 여기에서는, 제1 금속 산화물 반도체막(MO1)으로서 IGZO막을, 예를 들면 DC 마그네트론 스퍼터법을 이용해서 5㎚ 정도의 막 두께로 퇴적한다. 예를 들면, In:Ga:Zn 조성이 4:1:1, 2:2:1, 또는 1:1:1인 타깃재를 이용해, 성막 조건, 상온, 성막 압력 0.5㎩, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 약 10%), DC 파워 50W로 IGZO막을 성막할 수 있다.
다음으로, 제1 금속 산화물 반도체막(MO1) 상에 제2 금속 산화물 반도체막(MO2)을 연속 성막한다. 제2 금속 산화물 반도체막(MO2)으로서 ZTO막을, 예를 들면 DC 마그네트론 스퍼터법을 이용해서 25㎚ 정도의 막 두께로 퇴적한다. 예를 들면, 주석 조성 30at%, 아연 조성 70at%의 타깃재(Al : 300ppm 첨가, Si : 100ppm 첨가)를 이용해, 성막 조건, 상온, 성막 압력 0.5㎩, 스퍼터 가스 Ar/O2 혼합 가스(산소 첨가 비율 약 10%)로 ZTO막을 성막할 수 있다.
이렇게 해서, 제1 금속 산화물 반도체막(IGZO막)(MO1)과, 그 상부에 배치된 제2 금속 산화물 반도체막(ZTO막)(MO2)의 적층막(MO)을 형성할 수 있다.
다음으로, 적층막(MO)을 제1 에칭함으로써 상기 형상의 적층막(MO)을 형성한다. 에칭액으로서는 옥살산계 에칭액을 이용할 수 있다. 에칭 시간은, 3∼4분 정도이다. 옥살산계 에칭액은 ITO막 등의 금속 산화물의 에칭에 있어서 일반적으로 이용되는 에칭액이다. 옥살산계 에칭액은 ZTO막을 에칭할 수 있지만, 에칭레이트(㎚/min)는 IGZO막은 220∼290인데 반해 ZTO막은 215이며, 에칭레이트는 같은 정도이다. 따라서, 이 시점에서는 적층막(MO)의 단부에 있어서 에칭 단면은 테이퍼 형상으로 될 수 있다(도 6 참조). 단, 에칭레이트가 같은 정도이므로 테이퍼각은 실시형태(도 6)의 경우보다 커진다.
다음으로, 하층의 제1 금속 산화물 반도체막(IGZO막)(MO1)을 제2 에칭함으로써, 상층의 제2 금속 산화물 반도체막(ZTO막)(MO2)의 단부 아래에 언더컷을 형성한다. 에칭액으로서는 묽은 황산(약 0.1%)을 이용할 수 있다. 묽은 황산(약 0.1%)의 에칭레이트는 IGZO막은 43∼52인데 반해 ZTO막은 0.8이며, IGZO막보다 ZTO막의 에칭레이트가 작기 때문에 IGZO막만이 선택적으로 에칭된다. 이 때문에, ZTO막의 단부 아래에 언더컷(사이드 에칭)이 형성되고, ZTO막의 단부 아래에는 공극(스페이스, SP)이 형성된다(도 7 참조).
다음으로, 제2 금속 산화물 반도체막(ZTO막)(MO2) 상에 도전성 막으로서 금속막(MF)을 형성하고 웨트 에칭함으로써 소스, 드레인 전극(SD)을 형성한다. 다음으로, 적층막(MO) 및 소스, 드레인 전극(SD) 상에 보호막(PRO)을 형성한다. 이상의 공정에 의해 본 제2 예의 형태의 박막 트랜지스터가 대략 완성된다.
이렇게, 본 제2 예에 있어서도, 제1 및 제2 금속 산화물 반도체막(MO1, MO2)의 적층막(MO)을 채널층으로서 이용하며, 하층의 제1 금속 산화물 반도체막(MO1)을 상층의 제2 금속 산화물 반도체막(MO2)으로부터 후퇴시키므로, 소스, 드레인 전극(SD)과 하층의 제1 금속 산화물 반도체막(MO1)의 단락을 방지할 수 있다. 이에 따라 양호한 트랜지스터 특성을 얻을 수 있다. 도 18은 본 실시형태의 제2 예의 반도체 장치의 전류-전압 특성을 나타내는 도면이다. 즉, 적층막(MO)으로서 ZTO/IGZO를 이용했을 경우의 전류-전압 특성을 나타낸다. 도 18의 (a)는 In:Ga:Zn 조성이 4:1:1인 반도체 장치의 전류-전압 특성을 나타내고, 도 18의 (b)는 In:Ga:Zn 조성이 2:2:1인 반도체 장치의 전류-전압 특성을 나타내고, 도 18의 (c)는 In:Ga:Zn 조성이 1:1:1인 반도체 장치의 전류-전압 특성을 나타낸다. 도 18에 있어서, 가로축은 게이트 전압(Vg, [V]), 세로축은 드레인 전류[A]이고, 위에서부터 3개의 그래프는 드레인 전압(Vd, [V])이 0.1V, 1V, 10V인 것이다. 또한, 가장 아래의 그래프는 캐리어의 이동도(㎠/Vs)를 나타내는 것이다. 도 18의 (a)∼(c)의 그래프로부터도 명확한 바와 같이, 어떠한 조성의 IGZO를 이용한 경우에 있어서도 드레인 전류의 상승을 확인할 수 있어 트랜지스터 동작을 할 수 있는 것을 알 수 있다. 또한, 도 18의 (a)∼(c)의 각 그래프의 가장 아래의 그래프로부터 명확한 바와 같이, 어떠한 조성의 IGZO를 이용한 경우에 있어서도 이동도가 양호한 트랜지스터 특성을 확인할 수 있었다. 구체적으로는, 도 18의 (a)에 나타내는 In:Ga:Zn 조성이 4:1:1인 반도체 장치의 이동도는 20㎠/Vs이다. 또한, 도 18의 (b)에 나타내는 In:Ga:Zn 조성이 2:2:1인 반도체 장치의 이동도는 17.8㎠/Vs이고, 도 18의 (c)에 나타내는 In:Ga:Zn 조성이 1:1:1인 반도체 장치의 이동도는 12.5㎠/Vs이다. IGZO를 이용했을 경우, 그 이동도는 In 조성애 비례하며, 상기한 경우 In 조성이 4(In:Ga:Zn 조성이 4:1:1)인 것이 가장 큰 이동도를 나타냈다.
IGZO막은 PAN계 에칭액 등에 대해 내성이 불충분해 에칭되기 쉽다. 이 때문에, 반도체막(MO)으로서 IGZO막을 단층으로 이용했을 경우에는 소스, 드레인 전극(SD)의 형성 시의 에칭에 견딜 수 없다. 이 때문에, 저비용인 BCE 프로세스를 채용할 수 없다. 그러나, 본 제2 예와 같이, 적층막(MO)으로서 ZTO/IGZO를 이용했을 경우, PAN계 에칭액 등에 대한 내성이 큰 ZTO막이 에칭 스토퍼로 되기 때문에, 반도체막(MO)으로서 IGZO막을 채용하는 것이 가능해진다.
또, 본 제2 예에 있어서도, 제1 에칭액으로서 옥살산계 에칭액을 이용할 수 있고, 제2 에칭액으로서 묽은 황산 외, 질산, 염산, 불산 등을 이용할 수 있다(표 1 참조). 이 밖에도 PAN계의 에칭액, 인산-질산계의 에칭액을 이용해도 된다.
(실시형태 3)
상기 실시형태 1, 2에서 설명한 박막 트랜지스터의 적용예에 제한은 없지만, 예를 들면 디스플레이(액정 표시 장치, 반도체 장치) 등의 전기 광학 장치에 이용되는 액티브 매트릭스 기판(어레이 기판)에 적용할 수 있다.
도 19는 액티브 매트릭스 기판의 구성을 나타내는 회로도이다. 또한, 도 20은 액티브 매트릭스 기판의 구성을 나타내는 평면도이다.
도 19에 나타내는 바와 같이, 어레이 기판은, 표시부(표시 영역) 내에 Y 방향으로 배치된 복수의 데이터선(DL)(소스선)과, X 방향으로 배치된 복수의 게이트선(GL)을 갖는다. 또한, 각 화소는 데이터선(DL)과 게이트선(GL)의 교점에 매트릭스 형상으로 복수 배치된다. 이 화소는 화소 전극(PE) 및 박막 트랜지스터(T)를 갖고 있다. 예를 들면, 데이터선(DL)은 데이터선 구동 회로(DDC)에 의해 구동되며, 또한 게이트선(GL)은 게이트선 구동 회로(GDC)에 의해 구동된다.
도 20에 나타내는 바와 같이, 예를 들면 박막 트랜지스터(T)의 게이트 전극(GE)은 X 방향으로 연장되는 게이트선(GL)과 접속된다. 여기에서는, 게이트 전극(GE)과 게이트선(GL)이 일체로 되어 있다. 이 게이트 전극(GE)의 상층에는 게이트 절연막을 개재해서 반도체막(MO)이 배치되고, 이 반도체막(MO)의 양측에 소스, 드레인 전극(SD)이 배치되어 있다. 소스, 드레인 전극(SD) 중, 예를 들면 소스 전극(도 20 중의 좌측)은 Y 방향으로 연장되는 데이터선(DL)과 접속되고, 드레인 전극(도 20 중의 우측)은 화소 전극(PE)과 접속되어 있다.
이러한 어레이 기판과 대향 전극이 형성된 대향 기판 사이에 액정을 봉지(封止)함으로써 디스플레이가 형성된다.
디스플레이에 있어서는, 게이트선(GL)에 주사 신호가 공급되면 박막 트랜지스터(T)가 온되고, 이 온된 박막 트랜지스터(T)를 통해서 도면 중 Y 방향으로 연장되는 데이터선(DL)으로부터의 영상 신호가 화소 전극(PE)에 공급된다. 따라서, 게이트선(GL)과 데이터선(DL)에 의해 선택된 화소부가 표시 상태로 된다.
이렇게, 디스플레이의 박막 트랜지스터로서 실시형태 1, 2에서 설명한 박막 트랜지스터를 이용함으로써 디스플레이의 특성을 향상시킬 수 있다. 구체적으로는 전술한 바와 같이, 4K, 8K라 불리는 고정세한 디스플레이에 적용해, 화소 사이즈의 미세화에 수반해 박막 트랜지스터가 미세화되어도 단위 면적당의 전류값을 확보할 수 있다. 환언하면, 미세화해도 충분한 트랜지스터 특성을 유지할 수 있어 초고정세 디스플레이의 고휘도·고콘트라스트화를 도모할 수 있다.
또, 상기에 있어서는, 화소를 구성하는 박막 트랜지스터(T)에 상기 실시형태 1, 2의 박막 트랜지스터를 적용했지만, 전술한 데이터선 구동 회로(DDC)나 게이트선 구동 회로(GDC) 중의 논리 회로로서, 상기 실시형태 1, 2의 박막 트랜지스터를 이용해도 된다.
또한, 유기 EL(일렉트로루미네선스)의 백플레인용의 박막 트랜지스터로서 상기 실시형태 1, 2의 박막 트랜지스터를 이용해도 된다. 유기 EL은 대전류 구동이 필요하며 상기 실시형태 1, 2의 박막 트랜지스터를 이용하기 바람직하다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시형태에 의거해 구체적으로 설명했지만, 본 발명은 상기 실시형태로 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 각종 변경 가능한 것은 물론이다.
예를 들면, 상기 실시형태 중에서 나타낸 각 막의 막 두께, 성막 방법, 가공(에칭) 방법 등에 대해서는 당연히 제조할 디바이스에 요구되는 특성에 따라 각종 변경이 가능하다. 또한, 발명의 취지를 일탈하지 않는 범위에서 어느 실시형태의 구성의 일부를 다른 실시형태의 구성으로 치환하는 것이 가능하며, 또한 어느 실시형태의 구성에 다른 실시형태의 구성을 부가하는 것이 가능하다. 또한, 각 실시형태의 구성의 일부에 대해 다른 구성의 추가·삭제·치환을 하는 것이 가능하다.
DDC : 데이터선 구동 회로
DL : 데이터선
GDC : 게이트선 구동 회로
GE : 게이트 전극
GI : 게이트 절연막
GL : 게이트선
L1 : 거리
L2 : 거리
MF : 금속막
MO : 적층막
MO1 : 제1 금속 산화물 반도체막
MO2 : 제2 금속 산화물 반도체막
PE : 화소 전극
PR1 : 포토레지스트막
PR2 : 포토레지스트막
PRO : 보호막
SD : 소스, 드레인 전극
SP : 공극
SUB : 기판
T : 박막 트랜지스터
DL : 데이터선
GDC : 게이트선 구동 회로
GE : 게이트 전극
GI : 게이트 절연막
GL : 게이트선
L1 : 거리
L2 : 거리
MF : 금속막
MO : 적층막
MO1 : 제1 금속 산화물 반도체막
MO2 : 제2 금속 산화물 반도체막
PE : 화소 전극
PR1 : 포토레지스트막
PR2 : 포토레지스트막
PRO : 보호막
SD : 소스, 드레인 전극
SP : 공극
SUB : 기판
T : 박막 트랜지스터
Claims (17)
- 기판 상에 형성된 게이트 전극과,
상기 게이트 전극 상에 게이트 절연막을 개재해서 형성된 제1 금속 산화물을 함유하는 반도체로 이루어지는 제1 반도체막과,
상기 제1 반도체막 상에 형성된 제2 금속 산화물을 함유하는 반도체로 이루어지는 제2 반도체막과,
상기 제2 반도체막 상에 형성된 소스, 드레인 전극,
을 갖고,
상기 제1 금속 산화물은, 적어도 In 원소 및 O 원소를 함유하고,
상기 제2 금속 산화물은, 적어도 Zn 원소 및 O 원소를 함유하고,
상기 제1 반도체막의 단부(端部)는, 상기 제2 반도체막의 단부보다, 후퇴해 있는, 반도체 장치. - 제1항에 있어서,
상기 제2 반도체막 아래에서, 상기 제1 반도체막의 단부와 상기 제2 반도체막의 단부 사이에, 공극(空隙)을 갖는, 반도체 장치. - 제2항에 있어서,
상기 제1 반도체막의 캐리어 밀도는, 1×1018㎝-3 이상 1×1021㎝-3 이하이고, 상기 제2 반도체막의 캐리어 밀도는, 1×1015㎝-3 이상 1×1017㎝-3 이하인, 반도체 장치. - 제2항에 있어서,
상기 제1 금속 산화물은, ITO(인듐주석 복합 산화물), IZO(인듐아연 복합 산화물) 및 IGZO(인듐갈륨아연 복합 산화물) 중 어느 하나를 함유하는, 반도체 장치. - 제4항에 있어서,
상기 제2 금속 산화물은, ZTO(아연주석 복합 산화물)를 함유하는, 반도체 장치. - 기판 상에 형성된 게이트 전극과,
상기 게이트 전극 상에 게이트 절연막을 개재해서 형성된 제1 금속 산화물을 함유하는 반도체로 이루어지는 제1 반도체막과,
상기 제1 반도체막 상에 형성된 제2 금속 산화물을 함유하는 반도체로 이루어지는 제2 반도체막과,
상기 제2 반도체막 상에 형성되며, 상기 제2 반도체막의 측벽을 덮는 소스, 드레인 전극,
을 갖고,
상기 제1 금속 산화물은, 적어도 In 원소 및 O 원소를 함유하고,
상기 제2 금속 산화물은, 적어도 Zn 원소 및 O 원소를 함유하고,
상기 제1 반도체막의 단부와, 상기 소스, 드레인 전극과의 사이가 이간해 있는, 반도체 장치. - 제6항에 있어서,
상기 제2 반도체막 아래에서, 상기 제1 반도체막의 단부와, 상기 소스, 드레인 전극과의 사이에, 공극을 갖는, 반도체 장치. - 제7항에 있어서,
상기 제1 반도체막의 캐리어 밀도는, 1×1018㎝-3 이상 1×1021㎝-3 이하이고, 상기 제2 반도체막의 캐리어 밀도는, 1×1015㎝-3 이상 1×1017㎝-3 이하인, 반도체 장치. - 제7항에 있어서,
상기 제1 금속 산화물은, ITO(인듐주석 복합 산화물), IZO(인듐아연 복합 산화물) 및 IGZO(인듐갈륨아연 복합 산화물) 중 어느 하나를 함유하는, 반도체 장치. - 제9항에 있어서,
상기 제2 금속 산화물은, ZTO(아연주석 복합 산화물)를 함유하는, 반도체 장치. - (a) 기판 위에, 게이트 전극을 형성하는 공정,
(b) 상기 게이트 전극 상에, 게이트 절연막을 개재해서, 제1 금속 산화물을 함유하는 반도체로 이루어지는 제1 반도체막을 형성하는 공정,
(c) 상기 제1 반도체막 상에, 제2 금속 산화물을 함유하는 반도체로 이루어지는 제2 반도체막을 형성하는 공정,
(d) 상기 제1 반도체막 및 상기 제2 반도체막의 적층막을 에칭하는 공정으로서,
(d1) 상기 적층막을 제1 에칭액으로 에칭하는 공정,
(d2) 상기 (d1) 공정 후, 상기 적층막의 측벽으로부터 제1 반도체막을 제2 에칭액으로 에칭하는 공정,
(e) 상기 (d) 공정 후, 상기 제2 반도체막 상에, 도전성 막을 형성하고, 패터닝함으로써 소스, 드레인 전극을 형성하는 공정,
을 갖고,
상기 제1 금속 산화물은, 적어도 In 원소 및 O 원소를 함유하고,
상기 제2 금속 산화물은, 적어도 Zn 원소 및 O 원소를 함유하는, 반도체 장치의 제조 방법. - 제11항에 있어서,
상기 (d2) 공정에서, 상기 제1 반도체막의 단부는, 상기 제2 반도체막의 단부보다, 후퇴해 있는, 반도체 장치의 제조 방법. - 제12항에 있어서,
상기 (e) 공정에서, 상기 제2 반도체막 아래이며, 상기 제1 반도체막의 단부와, 상기 소스, 드레인 전극과의 사이에, 공극을 갖고 있는, 반도체 장치의 제조 방법. - 제11항에 있어서,
상기 제1 금속 산화물은, ITO(인듐주석 복합 산화물), IZO(인듐아연 복합 산화물) 및 IGZO(인듐갈륨아연 복합 산화물) 중 어느 하나를 함유하는, 반도체 장치의 제조 방법. - 제14항에 있어서,
상기 제2 금속 산화물은, ZTO(아연주석 복합 산화물)를 함유하는, 반도체 장치의 제조 방법. - 제11항에 있어서,
상기 제1 에칭액은, 옥살산을 함유하는 액인, 반도체 장치의 제조 방법. - 제11항에 있어서,
상기 제2 에칭액은, 질산, 황산, 염산 및 불산으로부터 선택되는 산을 함유하는 액인, 반도체 장치의 제조 방법.
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