KR20150066533A - 반도체 장치 및 그의 제작 방법 - Google Patents

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Abstract

산화물 반도체 층을 사용하여 형성되고 전기 특성의 변동이 작은 반도체 장치가 제공된다. 산화물 반도체 층을 포함하고 안정한 전기 특성을 나타내는, 신뢰성이 높은 반도체 장치가 제공된다. 또한, 반도체 장치의 제작 방법이 제공된다. 반도체 장치에서는, 산화물 반도체 층이 채널 형성 영역에 사용되고, 산화물 반도체 층을 둘러싸는 산화물 층을 포함하는 다층막이 제공되고, 다층막의 일 단면의 단부가 곡률을 갖는다.

Description

반도체 장치 및 그의 제작 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미하며, 전기광학 장치, 반도체 회로 및 전자 기기가 모두 반도체 장치이다.
반도체 박막을 사용하여 트랜지스터 (박막 트랜지스터 (TFT)로도 칭함)를 구성하는 기술이 주목받고 있다. 해당 트랜지스터는 집적 회로 (IC) 또는 화상 표시 장치와 같은 전자 장치에 넓게 응용되고 있다. 트랜지스터에 적용가능한 반도체 박막을 위한 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 기타 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 채널 형성 영역으로서, 인듐 (In), 갈륨 (Ga) 및 아연 (Zn)을 함유하는 비정질 산화물을 포함하는 트랜지스터가 개시되어 있다 (특허문헌 1 참조).
또한, 산화물 반도체는 제조 공정 중에서 산소가 탈리하여 산소 결손을 형성하는 것으로 공지되어 있다 (특허문헌 2 참조).
일본 공개 특허 출원 번호 2006-165528 일본 공개 특허 출원 번호 2011-222767
제조 공정 중에서의 산소의 탈리 또는 산소 결손의 생성은 특히 산화물 반도체 층의 측면에서 발생하기 쉽다. 산화물 반도체 층의 측면에 산소 결손이 생성되면, 측면이 저저항화되고, 트랜지스터의 겉보기 역치 전압이 변동하여, 역치 전압의 변동이 증대하는 문제가 발생한다. 또한, 역치 전압이 변동함으로써, 소스와 드레인 사이에 의도하지 않은 전류가 흘러, 트랜지스터의 오프 전류가 증대하여, 트랜지스터의 전기 특성이 열화된다.
이러한 문제를 감안하여, 본 발명의 일 실시형태는 산화물 반도체 층을 사용하여 형성되고 전기 특성의 변동이 작은 반도체 장치를 제공하는 것을 목적으로 한다. 산화물 반도체 층을 포함하고 안정한 전기 특성을 나타내는, 신뢰성이 높은 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 또한, 안정한 전기 특성을 갖는 반도체 장치를 제공하는 것을 목적으로 한다. 신뢰성이 높은 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 소비 전력이 작은 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 형상 불량이 적은 반도체 장치를 제공하는 것을 또 다른 목적으로 한다. 해당 반도체 장치의 제작 방법을 제공하는 것을 또 다른 목적으로 한다. 생산성이 높은 반도체 장치의 제작 방법을 제공하는 것을 또 다른 목적으로 한다. 수율이 높은 반도체 장치의 제작 방법을 제공하는 것을 또 다른 목적으로 한다.
본 발명의 일 실시형태의 반도체 장치에서는, 채널 형성 영역에 산화물 반도체 층이 사용되고, 산화물 반도체 층을 둘러싸는 산화물 층을 포함하는 다층막이 제공되며, 해당 다층막의 일 단면의 단부는 곡률을 갖는다.
산화물 반도체 층 및 산화물 층은 적어도 인듐을 함유하며, 산화물 층은 산화물 반도체 층보다도 큰 에너지 갭을 갖고, 산화물 반도체 층은 산화물 층보다도 높은 인듐의 함유비율을 갖는다. 대표적으로는, 산화물 반도체 층 및 산화물 층에는 인듐, 아연 및 원소 M을 함유하는 산화물을 사용할 수 있다. 또한, 산화물 층은 산화물 반도체 층보다도 높은 원소 M의 함유비율을 갖는 것이 바람직하다.
원소 M으로서는, 갈륨, 알루미늄, 실리콘, 티타늄, 게르마늄, 이트륨, 지르코늄, 주석, 란타넘, 세륨 또는 하프늄 등을 사용하는 것이 바람직하다. 산화물 층에는, 상기 원소의 함유비율이 높은 산화물을 사용하는 것이 바람직하다. 임의의 이들 원소는 산소와 강하게 결합하고, 산소 결손의 형성 에너지가 크기 때문에, 산소 결손이 발생하기 어렵다. 그로 인해, 임의의 이들 원소를 높은 원자수비로 갖는 산화물 층에서는 산소 결손이 발생하기 어렵고, 산화물 층은 안정한 특성을 갖는다. 따라서, 산화물 반도체 층을 산화물 층에 의해 둘러싸면, 산화물 반도체 층의 단부에서 산소 결손이 형성되기 어려워서, 안정한 특성을 갖는 반도체 장치로 할 수 있다.
또한, 다층막의 일 단면의 단부가 곡률을 가짐으로써, 다층막 위에 형성되는 막의 피복성을 향상시킬 수 있다. 이러한 구조로 함으로써, 다층막 위에 형성된 막을 균일하게 형성할 수 있기 때문에, 막 밀도가 낮은 영역 또는 막이 형성되지 않은 영역이 형성되기 어려워진다. 그 결과, 막 밀도가 낮은 영역 또는 막이 형성되지 않은 영역으로부터 다층막 내로 불순물 원소가 인입하여 반도체 장치의 특성을 열화시키는 것이 일어나지 않아, 안정한 특성의 반도체 장치로 할 수 있다. 특히 다층막이 그의 일 측면, 그의 하단부, 또는 그의 하단부 및 상단부에 곡률을 갖는 것이 바람직하다는 것에 유의한다.
또한, 산화물 층은 산화물 반도체 층 아래의 제1 산화물 층과, 산화물 반도체 층 위의 제2 산화물 층과, 산화물 반도체 층의 측면을 피복하는 제3 산화물 층을 포함할 수 있다. 또한, 산화물 반도체 층 표면과 산화물 층 표면 사이의 간격은, 다층막의 상부보다도 다층막의 측부에서 넓을 수 있다. 또한, 다층막의 두께는 다층막의 측면의 곡률 반경의 1/50 이상 50배 이하일 수 있다. 이러한 구조로 함으로써, 산화물 반도체 층을 둘러싸는 산화물 층을 사용한 반도체 장치의 신뢰성 저하를 억제할 수 있다.
또한, 다층막 아래에 하지 절연막이 제공될 수 있다. 하지 절연막의, 다층막과 중첩하는 영역은 하지 절연막의 다른 영역보다도 큰 두께를 갖는다. 또한, 하지 절연막은 다층막과 중첩하는 제1 영역과, 제1 영역을 둘러싸는 제2 영역과, 제2 영역을 둘러싸는 제3 영역을 포함할 수 있으며, 제2 영역은 제1 영역보다도 작은 두께를 가질 수 있고, 제3 영역은 제2 영역보다도 작은 두께를 가질 수 있다. 하지 절연막이 이러한 단차 (계단 형상으로도 지칭됨)를 가짐으로써, 하지 절연막 및 다층막 위에 형성되는 막의 단차 피복성을 향상시켜, 반도체 장치의 형상 불량 등을 억제할 수 있다.
본 발명의 또 다른 실시형태는, 제1 산화물 막과, 산화물 반도체 막과, 제2 산화물 막을 순차 형성하는 수순; 제2 산화물 막 위에 레지스트 마스크를 형성하는 수순; 레지스트 마스크를 사용하여 제2 산화물 막 및 산화물 반도체 막 위에서 제1 에칭을 행하여, 섬 형상의 제2 산화물 층 및 섬 형상의 산화물 반도체 층을 형성하는 수순; 및 제1 산화물 막 위에서 제2 에칭을 행하여, 섬 형상의 제1 산화물 층을 형성하는 수순을 포함하며, 산화물 반도체 층의 측면 위에 제2 에칭시에 생성된 반응 생성물을 부착시켜, 산화물 반도체 층의 측면 위에 제3 산화물 층을 형성하는 것인 반도체 장치의 제작 방법이다.
레지스트 마스크를 제거한 후에, 산화성 가스 분위기에서 가열 처리를 행할 수 있다는 것에 유의한다.
본 발명의 일 실시형태에 따르면, 산화물 반도체 층을 포함하는 반도체 장치의 전기 특성 변동을 저감할 수 있다. 또한, 신뢰성이 향상되고, 안정한 전기 특성을 나타내는 반도체 장치가 제공될 수 있다. 또한, 해당 반도체 장치를 제작할 수 있다.
도 1의 (A) 내지 (D)는 본 발명의 일 실시형태에 관한 다층막의 단면도이다.
도 2의 (A) 내지 (C)는 곡률 반경을 설명한다.
도 3의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 다층막의 형성 기구를 도시하는 단면도이다.
도 4의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 다층막의 형성 기구를 도시하는 단면도이다.
도 5의 (A) 및 (B)는 본 발명의 일 실시형태에 관한 다층막의 형성 기구를 도시하는 단면도이다.
도 6의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 다층막의 형성 기구를 도시하는 단면도이다.
도 7의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 다층막의 형성 기구를 도시하는 단면도이다.
도 8은 본 발명의 일 실시형태에 관한 산화물 층 및 산화물 반도체 층의 입자수를 도시한다.
도 9는 본 발명의 일 실시형태에 따른 다층막의 ToF-SIMS 결과를 도시한다.
도 10의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 다층막의 밴드 구조를 설명한다.
도 11은 본 발명의 일 실시형태에 관한 다층막의 밴드 구조를 설명한다.
도 12의 (A) 내지 (C)는 각각 본 발명의 일 실시형태에 관한 다층막에서의 산소의 확산을 도시한다.
도 13의 (A) 및 (B)는 본 발명의 일 실시형태에 관한 다층막의 CPM 측정 결과를 도시한다.
도 14의 (A) 내지 (D)는 각각 본 발명의 일 실시형태에 관한 다층막의 TEM에 의해 얻은 투과 전자 상이다.
도 15의 (A) 및 (B)는 스퍼터링 타겟으로부터 스퍼터링 입자를 박리시키는 상황을 도시한다.
도 16의 (A) 및 (B)는 In-Ga-Zn 산화물의 결정 구조의 일례를 도시한다.
도 17의 (A) 및 (B)는 스퍼터링 입자가 피성막면에 도달하고 퇴적되는 상황을 도시하는 모식도이다.
도 18의 (A) 및 (B)는 각각 성막 장치의 일례를 도시하는 상면도이다.
도 19의 (A) 및 (B)는 각각 성막실의 일례를 도시하는 단면도이다.
도 20은 가열 처리실의 일례를 도시한다.
도 21의 (A) 내지 (D)는 본 발명의 일 실시형태에 관한 반도체 장치를 설명하는 상면도 및 단면도이다.
도 22의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 반도체 장치를 설명하는 상면도 및 단면도이다.
도 23의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 반도체 장치를 설명하는 상면도 및 단면도이다.
도 24의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 25의 (A) 및 (B)는 본 발명의 일 실시형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 26의 (A) 내지 (D)는 본 발명의 일 실시형태에 관한 반도체 장치를 설명하는 상면도 및 단면도이다.
도 27의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 반도체 장치를 설명하는 상면도 및 단면도이다.
도 28의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 29의 (A) 및 (B)는 본 발명의 일 실시형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 30은 본 발명의 일 실시형태에 관한 반도체 장치의 일례를 도시하는 블록도이다.
도 31은 본 발명의 일 실시형태에 관한 반도체 장치의 일례를 도시하는 단면도이다.
도 32의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 CPU의 일례를 도시하는 블록도이다.
도 33의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 전자 기기의 일례를 도시한다.
도 34는 본 발명의 일 실시형태에 관한 EL 표시 장치의 일례를 도시하는 회로도이다.
도 35의 (A) 내지 (C)는 본 발명의 일 실시형태에 관한 EL 표시 장치의 일례를 도시하는 상면도 및 단면도이다.
도 36의 (A) 및 (B)는 본 발명의 일 실시형태에 관한 EL 표시 장치의 일례를 도시하는 단면도이다.
도 37은 본 발명의 일 실시형태에 관한 액정 표시 장치의 일례를 도시하는 회로도이다.
도 38의 (A) 내지 (C)는 각각 본 발명의 일 실시형태에 관한 액정 표시 장치의 일례를 도시하는 단면도이다.
도 39의 (A1) 내지 (C2)는 본 발명의 일 실시형태에 관한 액정 장치의 화소의 일례를 도시하는 단면도이다.
도 40의 (A1) 내지 (B2)는 본 발명의 일 실시형태에 관한 액정 장치의 화소의 일례를 도시하는 단면도이다.
도 41의 (A1) 내지 (B2)는 본 발명의 일 실시형태에 관한 액정 장치의 화소의 일례를 도시하는 단면도이다.
도 42의 (A) 및 (B)는 본 발명의 일 실시형태에 관한 액정 장치의 화소의 일례를 도시하는 상면도 및 단면도이다.
도 43의 (A) 내지 (C)는 각각 본 발명의 일 실시형태에 관한 액정 장치의 화소의 일례를 도시하는 상면도이다.
도 44의 (A) 내지 (C)는 각각 본 발명의 일 실시형태에 관한 액정 장치의 화소의 일례를 도시하는 상면도이다.
도 45의 (A) 및 (B)는 트랜지스터의 STEM에 의해 얻은 단면 관찰 상이다.
도 46의 (A) 및 (B)는 트랜지스터의 STEM에 의해 얻은 단면 관찰 상이다.
도 47의 (A) 및 (B)는 트랜지스터의 STEM에 의해 얻은 단면 관찰 상이다.
도 48의 (A) 및 (B)는 트랜지스터의 STEM에 의해 얻은 단면 관찰 상이다.
도 49의 (A) 및 (B)는 각각 트랜지스터의 Vg-Id 특성을 도시한다.
이하에서는, 본 발명의 실시형태에 대해서 첨부 도면을 참조하여 상세하게 설명할 것이다. 단, 본 발명은 이하의 기재로 한정되지는 않으며, 본원에 개시된 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해한다. 따라서, 본 발명은 실시형태의 기재로 한정되는 것으로 해석되어선 안 된다. 또한, 도면을 참조하여 본 발명의 구조를 설명하는데 있어서, 동일한 참조 부호는 상이한 도면에서의 동일한 부분에 대해 공통으로 사용한다. 유사한 것에 대해 동일한 해치 패턴이 적용되고, 유사한 부분에는 특히 도면 참조 부호를 붙이지 않을 경우가 있다는 것에 유의한다.
실제 제조 공정에서 에칭 등의 처리에 의해 레지스트 마스크 등이 의도하지 않게 감소될 수 있지만, 이러한 감소는 이해를 용이하게 하기 위해 나타내지 않는 경우가 있다는 것에 유의한다.
또한, "제1" 및 "제2"와 같은 서수사는 편의상 사용하는 것이며, 수순 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서의 서수사는 본 발명을 특정하는 고유의 명칭을 나타내는 것은 아니다.
전압은 어떤 전위와 기준 전위 (예를 들어, 접지 전위(GND) 또는 소스 전위) 사이의 전위차를 지칭하는 경우가 많다는 것에 유의한다. 따라서, 전압을 전위로 칭할 수도 있다.
"전기적으로 접속한다"란 표현이 사용되는 경우에도, 실제 회로에서는 물리적인 접속이 이루어지지 않고, 배선이 단지 연장되어 있는 경우가 있다.
또한, 소스 및 드레인의 기능은, 예를 들어 회로 동작에서 전류의 방향이 변화하는 경우에는 교체될 수 있다. 이로 인해, 본 명세서에서 용어 "소스" 및 "드레인"은 교체될 수 있다.
본 실시형태의 기재내용은 서로 적절히 조합될 수 있다.
<1. 산화물 반도체 층을 포함하는 다층막>
트랜지스터가 안정한 전기 특성을 갖게 할 수 있는 산화물 반도체 층을 포함하는 다층막에 대해서 설명한다.
<1-1. 다층막의 구조>
본 섹션에서는, 다층막의 구조에 대해서 설명한다.
도 1의 (A) 내지 (D)는 각각 다층막(106)의 단면 구조를 나타낸다. 다층막(106)은, 산화물 층(106a)과, 산화물 층(106a) 위에 제공된 산화물 반도체 층(106b)과, 산화물 반도체 층(106b) 위에 제공된 산화물 층(106c)과, 적어도 산화물 반도체 층(106b)의 측면과 접하여 제공된 산화물 층(106d)을 포함한다. 산화물 층(106d)은 곡면을 갖는다는 것에 유의한다. 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)은 엄밀하게 서로 구별될 수 없는 경우가 있기 때문에, 이들 사이의 경계를 나타내지 않을 경우가 있다는 것에 유의한다.
도 1의 (A) 및 (B)에 나타낸 다층막(106)의 각 단면의 측면에서, 산화물 층(106d)은 하나의 접촉 원 (곡률 원으로도 지칭됨)의 곡률 (곡면)을 갖는다. 또한, 도 1의 (C) 및 (D)에 나타낸 다층막(106)의 각 단면의 측면에서, 산화물 층(106d)은 상단부 및 하단부를 가지며, 이들 각각은 하나의 접촉 원의 곡률을 갖는다.
다층막(106)에서, 산화물 층(106a), 산화물 반도체 층(106b) 및 산화물 층(106c)의 측면과 산화물 층(106a)의 하면이 이루는 각도는 도 1의 (A) 및 (C)에 나타낸 바와 같이 실질적으로 직각일 수 있거나, 또는 도 1의 (B) 및 (D)에 나타낸 바와 같이 경사각 (테이퍼 각)일 수 있다.
이와 같이, 다층막(106)의 일부인 측면에 곡면을 갖는 산화물 층(106d)이 제공됨으로써, 다층막(106)을 포함하는 트랜지스터의 형상 불량의 생성을 억제할 수 있다.
<1-1-1. 다층막의 단부를 형성하는 산화물 층>
산화물 층(106d)의 곡면에 대해서 도 2의 (A) 내지 (C)를 사용하여 설명한다.
도 2의 (A)는 도 1의 (A) 및 (B)에 나타낸 다층막(106)의 각 단면의 측면에 대응하는 산화물 층(106d)의 단면도이다. 도 2의 (A)에 나타낸 산화물 층(106d)은 곡률 반경이 r인 접촉 원의 곡률을 갖는다. 곡률 반경이란, 곡선의 접촉 원의 반경과 동등하다는 것에 유의한다.
도 2의 (B)는 도 1의 (C) 및 (D)에 나타낸 다층막(106)의 각 단면의 측면에 대응하는 산화물 층(106d)의 단면도이다. 도 2의 (B)에 나타낸 산화물 층(106d)은 곡률 반경이 r인 접촉 원의 곡률을 상단부 및 하단부에 각각 갖는다. 상단부의 곡률은 하단부의 곡률과 상이할 수 있다.
도 2의 (C)에서의 산화물 층(106d)은 곡률 반경이 r인 접촉 원의 곡률을 갖는다. 산화물 층(106d)은 상이한 접촉 원의 2개 또는 3개의 곡률을 가질 수도 있다는 것에 유의한다.
이때, 곡률 반경 r은 다층막(106)의 두께 t (산화물 층(106a), 산화물 반도체 층(106b) 및 산화물 층(106c)의 두께의 합)의 1/50 이상 50배 이하, 바람직하게는 1/20 이상 20배 이하, 더욱 바람직하게는 1/10 이상 10배 이하, 보다 더 바람직하게는 1/5 이상 5배 이하로 한다.
<1-2. 다층막의 형성 기구>
곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)의 형성 기구에 대해서 설명한다.
<1-2-1. 형성 기구 (1)>
곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)의 형성 기구의 일례를, 도 3의 (A) 내지 (C), 도 4의 (A) 내지 (C) 및 도 5의 (A) 및 (B)를 참조하여 설명한다.
먼저, 하지 절연막(132) 위에 제공된 산화물 층(136a)과, 산화물 층(136a) 위에 제공된 산화물 반도체 층(136b)과, 산화물 반도체 층(136b) 위에 제공된 산화물 층(136c)을 포함하는 다층막을 제조한다 (도 3의 (A) 참조).
이어서, 산화물 층(136c)의 일부 위에 레지스트 마스크(140)를 형성한다 (도 3의 (B) 참조).
이어서, 건식 에칭 방법에 의해, 레지스트 마스크(140)가 제공되지 않은 산화물 층(136c)의 일부 및 산화물 반도체 층(136b)의 일부를 에칭하여, 산화물 층(136a)을 노출시킨다 (도 3의 (C) 참조).
이어서, 건식 에칭 방법에 의해, 노출된 산화물 층(136a)을 에칭한다 (도 4의 (A) 참조). 이때, 산화물 층(136a)의 반응 생성물이 다층막의 적어도 산화물 반도체 층(106b)의 측면에 부착되어, 측벽 보호막 (래빗 이어로도 지칭됨)으로서 기능하는 산화물 층을 형성한다. 산화물 층(136a)의 반응 생성물은 스퍼터링 현상 또는 건식 에칭시의 플라즈마(150)를 통해 부착된다. 건식 에칭은, 에칭 가스로서 삼염화붕소 가스 및 염소 가스를 사용하고, 유도 결합 플라즈마 (ICP) 전력 및 기판 바이어스 전력을 인가하는 조건 하에 행한다.
계속하여 산화물 층(136a)을 에칭하여, 산화물 층(106a) 및 산화물 층(137d)을 형성한다. 이때, 하지 절연막(132)도 일부가 에칭되어, 하지 절연막(133)이 된다 (도 4의 (B) 참조).
산화물 층(137d)은 산화물 층(136a)의 반응 생성물로 형성되기 때문에, 그 중에 에칭시에 사용한 에칭 가스 유래의 성분 (염소, 붕소 등)이 잔존한다는 것에 유의한다. 해당 성분이 대기 중에 함유된 수분 등과 반응하면, 산화물 층(137d)은 추가로 에칭된다.
이어서, 에칭된 산화물 층(137d)에 잔존하는 에칭 가스 유래의 성분을 애싱(ashing) 처리에 의해 제거하여, 산화물 층(106d)이 되는 산화물 층을 형성한다.
이어서, 레지스트 마스크(140)를 제거한다.
이어서, 산화성 가스를 함유하는 분위기에서 가열 처리를 행하여, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c), 및 산화물 층(106d)이 되는 산화물 층의 산소 결손을 저감한다. 특히, 산화물 층(106d)이 되는 산화물 층은 에칭시에 생성된 반응 생성물로 형성되기 때문에, 산소 결손이 발생하기 쉽다. 따라서, 산화물 층(106d)이 되는 산화물 층은, 애싱 처리 및 가열 처리에 의해 캐리어 밀도가 극도로 작은 산화물 층(106d)으로 한다 (도 4의 (C) 참조). 산화성 가스란, 산소, 아산화질소, 오존 등의 임의의 가스를 지칭한다는 것에 유의한다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 행한다. 가열 처리는, 산화성 가스를 10 ppm 이상, 1% 이상, 또는 10% 이상 함유하는 분위기에서 행한다. 대안적으로, 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보충하기 위해 산화성 가스를 10 ppm 이상, 바람직하게는 1% 이상, 더욱 바람직하게는 10% 이상 함유하는 분위기에서 또 다른 가열 처리를 행하는 방식으로 행해질 수 있다.
이상과 같이, 곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)을 형성할 수 있다. 따라서, 상기 기재는 곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)을 형성하기 위해서는, 산화물 층(106d)을 형성하기 위한 전용 포토마스크가 필요하지는 않은 것을 나타낸다.
이와 같이 형성된 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)은 엄밀하게 서로 구별될 수 없는 경우가 있다. 그로 인해, 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)은 통합하여 산화물 층(105)으로서 지칭될 수 있다. 도 5의 (A)에 나타낸 바와 같이, 다층막(106)은 산화물 반도체 층(106b)을 둘러싸는 산화물 층(105)을 포함할 수 있다.
그 후, 하지 절연막(133)을 에칭할 수 있어, 복수의 단차 (여기서는 2단의 단차)를 갖는 하지 절연막(102)을 형성할 수 있다 (도 5의 (B) 참조). "하지 절연막(102)이 2단의 단차를 갖는다"는 "하지 절연막(102)이 두께가 상이한 3개의 영역을 갖는다"로도 지칭될 수 있다.
<1-2-2. 형성 기구(2)>
곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)의 형성 기구의 일례를, 도 6의 (A) 내지 (C) 및 도 7의 (A) 내지 (C)를 참조하여 설명한다.
먼저, 하지 절연막(132) 위에 제공된 산화물 층(136a)과, 산화물 층(136a) 위에 제공된 산화물 반도체 층(136b)과, 산화물 반도체 층(136b) 위에 제공된 산화물 층(136c)을 포함하는 다층막을 제조한다 (도 6의 (A) 참조).
이어서, 산화물 층(136c)의 일부 위에 레지스트 마스크(140)를 형성한다 (도 6의 (B) 참조).
이어서, 건식 에칭 방법에 의해, 레지스트 마스크(140)가 제공되지 않은 산화물 층(136c)의 일부, 산화물 반도체 층(136b)의 일부 및 산화물 층(136a)의 일부를 에칭하여, 에칭되지 않은 산화물 층(136c)의 일부, 산화물 반도체 층(136b)의 일부 및 산화물 층(136a)의 일부가 각각 산화물 층(156c), 산화물 반도체 층(156b) 및 산화물 층(156a)이 된다. 이때, 하지 절연막(132)도 일부가 에칭되어, 하지 절연막(152)이 된다 (도 6의 (C) 참조). 산화물 층(156c), 산화물 반도체 층(156b) 및 산화물 층(156a)은 테이퍼 각을 갖는다는 것에 유의한다.
이어서, 건식 에칭 방법에 의해, 산화물 층(156c), 산화물 반도체 층(156b) 및 산화물 층(156a)을 에칭하여, 각각 산화물 층(106c), 산화물 반도체 층(106b) 및 산화물 층(106a)이 된다. 이때, 산화물 층(156a)의 반응 생성물이 적어도 다층막의 측면에 부착되어, 측벽 보호막 (래빗 이어로도 지칭됨)으로서 기능하는 산화물 층(106d)이 되는 산화물 층을 형성한다. 산화물 층(156a)의 반응 생성물은 스퍼터링 현상 또는 건식 에칭시의 플라즈마를 통해 부착된다. 이때, 하지 절연막(152)도 일부가 에칭되어, 하지 절연막(102)이 된다 (도 7의 (A) 참조).
산화물 층(106d)이 되는 산화물 층은 산화물 층(156a)의 반응 생성물로 형성되기 때문에, 그 중에 에칭시에 사용한 에칭 가스 유래의 성분 (염소, 붕소 등)이 잔존한다는 것에 유의한다.
이어서, 산화물 층(106d)이 되는 산화물 층에 잔존하는 에칭 가스 유래의 성분을 애싱 처리에 의해 제거한다.
이어서, 레지스트 마스크(140)를 제거한다.
이어서, 산화성 가스를 함유하는 분위기에서 가열 처리를 행하여, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c), 및 산화물 층(106d)이 되는 산화물 층의 산소 결손을 저감한다. 특히, 산화물 층(106d)이 되는 산화물 층은 에칭시에 생성된 반응 생성물로 형성되기 때문에, 산소 결손이 발생하기 쉽다. 따라서, 산화물 층(106d)이 되는 산화물 층은, 애싱 처리 및 가열 처리에 의해 캐리어 밀도가 극도로 작은 산화물 층(106d)으로 한다 (도 7의 (B) 참조).
이상과 같이, 곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)을 형성할 수 있다. 따라서, 상기 기재는 곡면을 갖는 산화물 층(106d)을 포함하는 다층막(106)을 형성하기 위해서는, 산화물 층(106d)을 형성하기 위한 전용 포토마스크가 필요하지는 않은 것을 나타낸다.
상기 기재된 바와 같이, 산화물 층(106d)은, 산화물 층(106a)이 되는 산화물 층(136a)의 반응 생성물로 형성된다. 그로 인해, 산화물 층(106a)과 산화물 층(106d)은 분석 등에 의해 서로 구별될 수 없는 경우가 있다. 환언하면, 산화물 층(106d)은 산화물 층(106a)과 유사한 물성을 가질 수 있다. 따라서, 산화물 층(106d)의 물성에 대해서, 달리 기재되지 않는 한, 산화물 층(106a)에 관한 기재를 참조할 수 있다. 또한, 산화물 층(106c)도 산화물 층(106a)과 유사한 구조를 갖는 경우에, 산화물 층(106d)과 구별될 수 없는 경우가 있다. 그로 인해, 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)은 통합하여 산화물 층(105)으로서 지칭될 수 있다. 도 7의 (C)에 나타낸 바와 같이, 다층막(106)은 산화물 반도체 층(106b)과, 산화물 반도체 층(106b)을 둘러싸는 산화물 층(105)을 포함할 수 있다.
다층막(106)은, 산화물 반도체 층(106b)이 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)으로 둘러싸인 (피복된) 구조를 갖는다. 따라서, 산화물 반도체 층(106b)으로의 불순물의 혼입을 작게 할 수 있다. 또한, 산화물 반도체 층(106b)은 또 다른 산화물 층과의 사이에 준위를 갖지 않기 때문에, 캐리어 이동도 (전자 이동도)를 높게 할 수 있다.
<1-3. 다층막의 물성>
본 섹션에서는, 다층막의 물성에 대해서 설명한다.
<1-3-1. 다층막의 조성>
이하에서는, 다층막(106), 및 다층막(106) 중 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)의 조성에 대해서 설명한다.
산화물 층(106a)은 산화물 반도체 층(106b)에 포함된 산소 이외의 원소를 1종 이상 포함하는 산화물 층이다. 산화물 반도체 층(106b)은 적어도 인듐을 함유하는 것이, 캐리어 이동도 (전자 이동도)를 높게 하기 위해 바람직하다는 것에 유의한다. 또한, 산화물 층(106a)이 산화물 반도체 층(106b)에 포함된 산소 이외의 원소를 1종 이상 포함하기 때문에, 산화물 반도체 층(106b)과 산화물 층(106a)과의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 해당 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아질 수 있다.
산화물 층(106a)은, 예를 들어 알루미늄, 티타늄, 실리콘, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란타넘, 세륨 또는 하프늄을 산화물 반도체 층(106b)보다도 높은 원자수비로 함유할 수 있다. 구체적으로는, 산화물 층(106a)으로서, 상기 원소를 산화물 반도체 층(106b)에 사용된 것보다도 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 함유하는 산화물 층을 사용한다. 상기 원소는 산소와 강하게 결합하여, 산소 결손이 산화물 층에서 생성되는 것을 억제하는 기능을 갖는다. 즉, 산화물 층(106a)은 산화물 반도체 층(106b)보다도 산소 결손이 생성되기 어렵다.
대안적으로, 산화물 층(106a) 및 산화물 반도체 층(106b) 각각이 In-M-Zn 산화물이며, 산화물 층(106a) 및 산화물 반도체 층(106b)이 In, M 및 Zn을 각각 x1:y1:z1의 원자수비 및 x2:y2:z2의 원자수비로 함유하는 경우에, y1/x1은 y2/x2보다도 커야 한다. 원소 M은 In보다도 산소와의 결합력이 강한 금속 원소이며, 예를 들어 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf 등을 들 수 있다는 것에 유의한다. 바람직하게는, y1/x1이 y2/x2보다도 1.5배 이상 크도록 산화물 층(106a) 및 산화물 반도체 층(106b)을 선택한다. 더욱 바람직하게는, y1/x1이 y2/x2보다도 2배 이상 크도록 산화물 층(106a) 및 산화물 반도체 층(106b)을 선택한다. 보다 더 바람직하게는, y1/x1이 y2/x2보다도 3배 이상 크도록 산화물 층(106a) 및 산화물 반도체 층(106b)을 선택한다. 이때, 산화물 반도체 층(106b)에서 y1이 x1 이상인 것이, 트랜지스터에 안정한 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y1이 x1의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1은 x1의 3배 미만인 것이 바람직하다.
산화물 층(106c)은 산화물 반도체 층(106b)에 포함된 산소 이외의 원소를 1종 이상 포함한다. 또한, 산화물 층(106c)이 산화물 반도체 층(106b)에 포함된 산소 이외의 원소를 1종 이상 포함하기 때문에, 산화물 반도체 층(106b)과 산화물 층(106c)과의 계면에서 계면 준위가 형성되기 어렵다. 해당 계면이 계면 준위를 가지면, 해당 계면이 채널로서 기능하고 역치 전압이 상이한 제2 트랜지스터가 형성되고, 이에 따라 트랜지스터의 겉보기 역치 전압이 변동하는 경우가 있다. 따라서, 산화물 층(106c)을 사용하여, 트랜지스터의 역치 전압 등의 전기 특성의 변동을 저감할 수 있다.
예를 들어, 산화물 층(106c)은, 예를 들어 알루미늄, 실리콘, 티타늄, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란타넘, 세륨 또는 하프늄을 산화물 반도체 층(106b)보다도 높은 원자수비로 함유할 수 있다. 구체적으로는, 산화물 층(106c)으로서, 상기 원소를 산화물 반도체 층(106b)에 사용된 것보다도 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 함유하는 산화물 층을 사용한다. 상기 원소는 산소와 강하게 결합하여, 산소 결손이 산화물 층에서 생성되는 것을 억제하는 기능을 갖는다. 즉, 산화물 층(106c)은 산화물 반도체 층(106b)보다도 산소 결손이 생성되기 어렵다.
또한 대안적으로, 산화물 반도체 층(106b) 및 산화물 층(106c) 각각이 In-M-Zn 산화물이며, 산화물 반도체 층(106b) 및 산화물 층(106c)이 In, M 및 Zn을 각각 x2:y2:z2의 원자수비 및 x3:y3:z3의 원자수비로 함유하는 경우에, y3/x3은 y2/x2보다도 커야 한다. 원소 M은 In보다도 산소와의 결합력이 강한 금속 원소이며, 예를 들어 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf 등을 들 수 있다는 것에 유의한다. 바람직하게는, y3/x3이 y2/x2보다도 1.5배 이상 크도록 산화물 반도체 층(106b) 및 산화물 층(106c)을 선택한다. 더욱 바람직하게는, y3/x3이 y2/x2보다도 2배 이상 크도록 산화물 반도체 층(106b) 및 산화물 층(106c)을 선택한다. 보다 더 바람직하게는, y3/x3이 y2/x2보다도 3배 이상 크도록 산화물 반도체 층(106b) 및 산화물 층(106c)을 선택한다. 이때, 산화물 반도체 층(106b)에서 y2가 x2 이상인 것이, 트랜지스터에 안정한 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 층(106d)에 대해서 산화물 층(106a)에 관한 기재를 참조한다. 산화물 층(106d)은 다층막(106)의 측면을 형성하는 층이다. 그로 인해, 산화물 층(106d)에서 산소 결손이 발생하면, 산화물 층(106d)과 산화물 반도체 층(106b)과의 계면에 채널이 형성되고 역치 전압이 상이한 제2 트랜지스터가 형성되고, 이에 따라 트랜지스터의 겉보기 역치 전압이 변동할 수 있다. 따라서, 산소 결손이 발생하기 어려운 산화물 층(106d)을 제공하여, 트랜지스터의 역치 전압 등의 전기 특성의 변동을 저감하는 것이 가능해진다. 제2 트랜지스터의 전기 특성의 변동은, 트랜지스터의 채널 길이가 작을수록 현저해진다. 따라서, 트랜지스터의 크기가 감소될수록, 산소 결손의 발생하기 어려운 산화물 층(106d)에 의한 효과가 증가된다.
산화물 층(106c)에 함유된 인듐이 외측으로 확산하면, 트랜지스터의 전기 특성을 열화시킬 수 있다는 것에 유의한다. 그로 인해, 산화물 층(106c)은 산화물 반도체 층(106b)보다도 인듐의 원자수 백분율이 작은 것이 바람직하다.
산화물 층(106a) 및 산화물 층(106d)은 각각 산화물 층(106c)보다도 산소 결손의 발생하기 어려운 산화물 층인 것이 바람직하다는 것에 유의한다. 또한, 산화물 층(106a) 및 산화물 층(106d)은 산화물 층(106c)보다도 높은 절연성을 갖는 것이 바람직하다. 산화물 층(106a) 및 산화물 층(106d)이 산화물 층(106c)보다도 산소 결손이 발생하기 어렵고 높은 절연성을 갖기 위해서는, 산화물 층(106a) 및 산화물 층(106d)이 각각, 산소 결손이 산화물 층에서 생성되는 것을 억제하는 원소 또는 산소와의 결합력이 강한 금속 원소를 산화물 층(106c)보다도 높은 농도로 갖는 것이 바람직하다.
산화물 층(106a)이 In-M-Zn 산화물인 경우에, In과 M 사이의 원자수 비율은 바람직하게는 In의 원자수 백분율 50 원자수% 미만 및 M의 원자수 백분율 50 원자수% 이상, 더욱 바람직하게는 In의 원자수 백분율 25 원자수% 미만 및 M의 원자수 백분율 75 원자수% 이상으로 한다는 것에 유의한다. 산화물 반도체 층(106b)이 In-M-Zn 산화물인 경우에, In과 M 사이의 원자수 비율은 바람직하게는 In의 원자수 백분율 25 원자수% 이상 및 M의 원자수 백분율 75 원자수% 미만, 더욱 바람직하게는 In의 원자수 백분율 34 원자수% 이상 및 M의 원자수 백분율 66 원자수% 미만으로 한다. 산화물 층(106c)이 In-M-Zn 산화물인 경우에, In과 M 사이의 원자수 비율은 바람직하게는 In의 원자수 백분율 50 원자수% 미만 및 M의 원자수 백분율 50 원자수% 이상, 더욱 바람직하게는 In의 원자수 백분율 25 원자수% 미만 및 M의 원자수 백분율 75 원자수% 이상으로 한다. 산화물 층(106d)이 In-M-Zn 산화물인 경우에, In과 M 사이의 원자수 비율은 바람직하게는 In의 원자수 백분율 50 원자수% 미만 및 M의 원자수 백분율 50 원자수% 이상, 더욱 바람직하게는 In의 원자수 백분율 25 원자수% 미만 및 M의 원자수 백분율 75 원자수% 이상으로 한다.
산화물 층(106a)의 두께는 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다는 것에 유의한다. 산화물 반도체 층(106b)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다. 산화물 층(106c)의 두께는 3 nm 이상 50 nm 이하, 바람직하게는 3 nm 이상 20 nm 이하로 한다. 산화물 층(106a) 및 산화물 층(106d)의 두께는 각각 산화물 층(106c)보다도 큰 편이 바람직하다는 것에 유의한다. 환언하면, 산화물 층(106c)의 두께는 산화물 층(106a) 및 산화물 층(106d)보다도 작은 편이 바람직하다.
이어서, 다층막(106)에 사용하는 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d) 각각에 적용가능한 산화물 층을 스퍼터링 방법에 의해 성막하고, 1 μm 이상의 크기를 갖는 입자수를 측정하였다.
측정은, 산화갈륨 타겟을 사용하여 성막한 시료, Ga-Zn 산화물 (Ga:Zn = 2:5의 원자수비를 가짐) 타겟을 사용하여 성막한 시료, In-Ga-Zn 산화물 (In:Ga:Zn = 3:1:2의 원자수비를 가짐) 타겟을 사용하여 성막한 시료, In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 성막한 시료, In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 성막한 시료에 대해서 행하였다.
도 8로부터, 산화갈륨 타겟을 사용하여 성막한 시료 및 Ga-Zn 산화물 타겟을 사용하여 성막한 시료에서, 산화물 층의 두께가 증가함에 따라 1 μm 이상의 크기를 갖는 입자수가 급증하는 것을 알았다. 한편, In-Ga-Zn 산화물 타겟을 사용하여 성막한 시료에서, 산화물 층의 두께가 증가하여도 1 μm 이상의 크기를 갖는 입자수가 증대하기 어려운 것을 알았다.
따라서, 산화물 층을 스퍼터링 방법에 의해 성막하는 경우에, 입자수를 증대시키지 않기 위해서, 인듐을 함유하는 타겟을 사용하는 것이 바람직하다. 또한, 갈륨의 원자수비가 비교적 작은 산화물 타겟을 사용하는 것이 바람직하다. 특히, 인듐을 함유하는 타겟을 사용하는 경우에, 타겟의 도전율을 높일 수 있고, DC 방전 및 AC 방전이 용이하게 되기 때문에, 대면적의 기판 위에서의 필름 형성이 용이하게 행해질 수 있다. 따라서, 반도체 장치의 생산성을 높게 할 수 있다.
<1-3-2. 다층막의 불순물>
하기 기재에서는, 다층막(106)에 포함되는 각 층에서의 실리콘 농도에 대해서, 도 9를 참조하여 설명한다.
여기서, 산화물 층(106a)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 반도체 층(106b)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 반도체 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 층(106c)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
실리콘 웨이퍼 위에 다층막(106)을 제공하고, 가열 처리하지 않은 시료와, 450℃에서 2시간 가열 처리를 행한 시료를 제조하고, ToF-SIMS (비행시간 2차 이온 질량 분광측정법)에 의해 측정된 시료의, 깊이 방향에서의 In, Ga 및 Zn의 2차 이온 강도 및 SiO3의 2차 이온 강도로부터 환산한 깊이 방향에서의 실리콘 농도 (원자수/cm3)를 나타내었다. 다층막(106)은, 두께가 10 nm인 산화물 층(106a)과, 산화물 층(106a) 위의 두께가 10 nm인 산화물 반도체 층(106b)과, 산화물 반도체 층(106b) 위의 두께가 10 nm인 산화물 층(106c)을 포함한다.
도 9로부터, 다층막(106)에 포함되는 층의 조성은, 성막시에 사용한 각 타겟의 조성에 따라 변화하는 것을 알았다. 층의 조성에 대해서, 도 9를 사용하여 단순한 비교를 행할 수는 없다는 것에 유의한다.
도 9로부터, 실리콘 웨이퍼와 다층막(106)의 산화물 층(106a)과의 계면 및 산화물 층(106c)의 상면에서 SiO3 농도가 높은 것을 알았다. 또한, 도 9로부터, 산화물 반도체 층(106b)의 SiO3 농도가 ToF-SIMS의 검출 하한인 1 × 1018 원자수/cm3 정도인 것을 알았다. 이것은, 산화물 층(106a 및 106c)이 존재하는 것에 의해, 실리콘 웨이퍼 또는 표면 오염에 기인한 실리콘이 산화물 반도체 층(106b)에까지 영향을 미치지 않기 때문인 것으로 생각된다.
또한, 가열 처리한 시료와 퇴적된 채로의 시료 (도 9에 "as-depo"로 언급된, 가열 처리하지 않은 시료)와의 비교에 의해, 가열 처리에 의해 실리콘의 확산이 일어나기 어렵고, 성막시의 실리콘의 혼합이 주로 일어나는 것을 알았다.
다층막(106)을 포함하는 트랜지스터에 안정한 전기 특성을 부여하기 위해서는 산화물 반도체 층(106b)을 고순도화하여 고순도 진성화 산화물 반도체 층으로 하는 것이 유효하다. 구체적으로는, 산화물 반도체 층(106b)의 캐리어 밀도를, 1 × 1017 개/cm3 미만, 1 × 1015 개/cm3 미만 또는 1 × 1013 개/cm3 미만으로 한다. 산화물 반도체 층(106b)에서, 수소, 질소, 탄소, 실리콘 및 주성분 이외의 금속 원소는 불순물이 된다. 산화물 반도체 층(106b) 중의 불순물 농도를 저감하기 위해서는, 산화물 반도체 층(106b)에 근접하는 산화물 층(106a 및 106c) 중의 불순물 농도도 산화물 반도체 층(106b)과 동일한 값 정도까지 저감하는 것이 바람직하다.
특히, 산화물 반도체 층(106b)에 실리콘이 높은 농도로 함유됨으로써, 산화물 반도체 층(106b)에, 실리콘에 기인한 불순물 준위가 형성된다. 해당 불순물 준위는 트랩이 되고, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 트랜지스터의 전기 특성 열화를 작게 하기 위해서는, 산화물 반도체 층(106b) 중의 실리콘 농도를 1 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 미만, 더욱 바람직하게는 1 × 1018 원자수/cm3 미만으로 한다. 또한, 산화물 층(106a)과 산화물 반도체 층(106b)과의 계면 및 산화물 반도체 층(106b)과 산화물 층(106c)과의 계면의 실리콘 농도도 각각 1 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 미만, 더욱 바람직하게는 1 × 1018 원자수/cm3 미만으로 한다.
또한, 산화물 반도체 층(106b) 중에서 수소 및 질소는, 공여체 준위를 형성하고, 캐리어 밀도를 증대시킨다. 산화물 반도체 층(106b)을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS에 의해 측정된 산화물 반도체 층(106b) 중의 수소 농도는 2 × 1020 원자수/cm3 이하, 바람직하게는 5 × 1019 원자수/cm3 이하, 더욱 바람직하게는 1 × 1019 원자수/cm3 이하, 보다 더 바람직하게는 5 × 1018 원자수/cm3 이하로 한다. SIMS에 의해 측정된 산화물 반도체 층(106b) 중의 질소 농도는 5 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 이하, 더욱 바람직하게는 1 × 1018 원자수/cm3 이하, 보다 더 바람직하게는 5 × 1017 원자수/cm3 이하로 한다.
산화물 반도체 층(106b)에 실리콘 및 탄소가 높은 농도로 함유됨으로써, 산화물 반도체 층(106b)의 결정성을 저하시키는 경우가 있다는 것에 유의한다. 산화물 반도체 층(106b)의 결정성을 저하시키지 않기 위해서는, 산화물 반도체 층(106b) 중의 실리콘 농도를 1 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 미만, 더욱 바람직하게는 1 × 1018 원자수/cm3 미만으로 한다. 또한, 산화물 반도체 층(106b)의 결정성을 저하시키지 않기 위해서는, 산화물 반도체 층(106b) 중의 탄소 농도를 1 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 미만, 더욱 바람직하게는 1 × 1018 원자수/cm3 미만으로 한다. 다층막(106)의 결정성에 대해서는 후술한다.
<1-3-3. 다층막의 밴드 구조>
이하에서는, 다층막(106)의 밴드 구조를 사용하여, 다층막(106)을 구성하는 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)에 대해서 설명한다.
산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)의 전도대 하단부에서의 에너지가 각각 EcS1, EcS2, EcS3 및 EcS4인 경우에, 하기 수학식 1에 나타낸 관계를 충족하도록 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)을 선택한다.
<수학식 1>
Figure pct00001
여기서, 진공 준위와 전도대 하단부 사이의 에너지 차 (이러한 차는 전자 친화력으로도 지칭됨)는, 진공 준위와 가전자대 상단부 사이의 에너지 차 (이러한 차는 이온화 포텐셜로도 지칭됨)로부터 에너지 갭을 차감하여 얻어진 값에 상응한다다. 에너지 갭은 분광 엘립소미터 (호리바 조빈 이본 에스.에이.에스(HORIBA JOBIN YVON S.A.S.) 제조의 UT-300)를 사용하여 측정할 수 있다는 것에 유의한다. 진공 준위와 가전자대 상단부 사이의 에너지 차는 자외선 광전자 분광분석법 (UPS) 장치 (알박-피에이치아이, 인크.(ULVAC-PHI, Inc.) 제조의 베르사프로브(VersaProbe))를 사용하여 측정할 수 있다.
구체적으로는, 산화물 층(106a)은 상기 수학식 1을 충족하며, 산화물 층(106a)에서의 전도대 하단부에서의 에너지가 산화물 반도체 층(106b)보다도 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하 또는 0.4 eV 이하만큼 진공 준위에 가깝게 위치한다.
산화물 층(106c)은 상기 수학식 1을 충족하며, 산화물 층(106c)에서의 전도대 하단부에서의 에너지가 산화물 반도체 층(106b)보다도 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하 또는 0.4 eV 이하만큼 진공 준위에 가깝게 위치한다.
산화물 층(106d)은 상기 수학식 1을 충족하며, 산화물 층(106d)에서의 전도대 하단부에서의 에너지가 산화물 반도체 층(106b)보다도 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하 또는 0.4 eV 이하만큼 진공 준위에 가깝게 위치한다. 산화물 층(106d)에서의 전도대 하단부와 산화물 반도체 층(106b)에서의 전도대 하단부 사이의 에너지 차가 클수록 (장벽이 높을수록), 산화물 층(106d)과 산화물 반도체 층(106b)과의 계면에 제2 트랜지스터가 형성되기 어려워진다는 것에 유의한다.
도 10의 (A)는 다층막(106)의 단면도이다. 도 10의 (B)는 도 10의 (A)에서의 일점쇄선 G1-G2에 따른 다층막(106)의 단면의 밴드 구조를 나타낸다. 도 10의 (C)는 도 10의 (A)에서의 일점쇄선 G3-G4에 따른 다층막(106)의 단면의 밴드 구조를 나타낸다. 도 10의 (B) 및 (C)는, 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)과 접하여 전도대 하단부에서의 에너지가 큰 절연막 (예를 들어, 산화실리콘 막)이 제공된 경우를 나타낸다.
수학식 1에 나타낸 관계를 충족하도록 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)을 선택함으로써, 다층막(106)의 밴드 구조에서, 전도대 하단부에서의 에너지가 가장 낮은 산화물 반도체 층(106b)을, 산화물 반도체 층(106b)보다도 전도대 하단부에서의 에너지가 높은 산화물 층(106a), 산화물 층(106c) 및 산화물 층(106d)이 둘러싼다 (도 10의 (B) 및 (C) 참조).
또한, 산화물 층(106a)과 산화물 반도체 층(106b) 사이, 산화물 반도체 층(106b)과 산화물 층(106c) 사이 및 산화물 반도체 층(106b)과 산화물 층(106d) 사이에서, 전도대 하단부에서의 에너지는 연속적으로 변화한다. 즉, 이들 계면에서 준위는 존재하지 않거나 또는 거의 존재하지 않는다.
따라서, 상기 밴드 구조를 갖는 다층막(106)에서, 전자는 주로 산화물 반도체 층(106b)을 통해 이동하게 된다. 그로 인해, 다층막(106)과 다층막(106)의 외측에 있는 절연막과의 계면에 준위가 존재하더라도, 해당 준위는 전자의 이동에 대부분 영향을 미치지 않는다. 또한, 다층막(106)에 포함되는 층들 사이에 준위가 존재하지 않거나 또는 거의 존재하지 않기 때문에, 해당 영역에서 전자의 이동을 저해하지 않는다. 따라서, 다층막(106)의 산화물 반도체 층(106b)은 높은 전자 이동도를 갖는다.
도 11에 나타낸 바와 같이, 각각의 산화물 층(106a 및 106c)과 절연막과의 계면 근방에는, 불순물 또는 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 층(106a 및 106c)이 존재하는 것에 의해, 산화물 반도체 층(106b)을 해당 트랩 준위와 멀리 떨어지게 할 수 있다는 것에 유의한다. 단, EcS1 또는 EcS3과 EcS2 사이의 에너지 차가 작은 경우에, 전자는 해당 에너지 차를 초과하여 트랩 준위에 도달할 수 있다. 트랩 준위에 전자가 포획됨으로써, 절연막과의 계면에 음의 고정 전하가 발생하여, 트랜지스터의 역치 전압은 양의 방향으로 이동한다.
마찬가지로, 산화물 층(106d)과 절연막과의 계면 근방에는, 불순물 또는 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 층(106d)이 존재하는 것에 의해, 산화물 반도체 층(106b)을 해당 트랩 준위와 멀리 떨어지게 할 수 있다. 단, EcS4와 EcS2 사이의 에너지 차가 작은 경우에, 전자는 해당 에너지 차를 초과하여 트랩 준위에 도달할 수 있다. 트랩 준위에 전자가 포획됨으로써, 절연막과의 계면에 음의 고정 전하가 발생하여, 트랜지스터의 역치 전압은 양의 방향으로 시프트한다.
따라서, EcS1, EcS3 및 EcS4 각각과, EcS2 사이의 에너지 차를 0.1 eV 이상, 더욱 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 역치 전압의 변동량이 저감되고 트랜지스터가 안정한 전기 특성을 갖기 때문에 바람직하다.
여기서, 다층막(106) 중의 산소가 350℃에서의 가열 처리 또는 450℃에서의 가열 처리에 의해 확산하는 것을 도 12의 (A) 내지 (C)를 참조하여 설명한다.
도 12의 (A) 내지 (C)는 각각 다층막(106) 중 어느 하나의 층을 18O2 가스를 사용하여 성막한 시료에 대해서 깊이 방향에서의 18O의 농도 분포를 SIMS 측정한 결과를 나타낸다.
여기서, 산화물 층(106a)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다.
산화물 반도체 층(106b)은 In-Ga-Zn 산화물 (In:Ga:Zn = 3:1:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 반도체 층이다.
산화물 층(106c)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다.
여기서, 도 12의 (A)는, 각각 산화물 층(106a)의 성막에 18O2 가스를 사용하지만, 그외의 층의 성막에는 18O2 가스를 사용하지 않은 시료의, 산화물 층(106a), 산화물 반도체 층(106b) 및 그들의 계면의 깊이 방향에서의 18O의 농도 분포를 나타낸다. SIMS 측정 결과로부터, 가열 처리하지 않은 시료 ("as-depo"로 표기, 점선)에 비해, 350℃에서 가열 처리한 시료 ("350℃에서의 가열 처리 후"로 표기, 일점쇄선) 및 450℃에서 가열 처리한 시료 ("450℃ 가열 처리 후"로 표기, 실선)에서는 18O가 산화물 층(106a)으로부터 산화물 반도체 층(106b)까지 보다 많이 확산하는 것을 알았다.
도 12의 (B)는, 각각 산화물 반도체 층(106b)의 성막에 18O2 가스를 사용하지만, 그외의 층의 성막에는 18O2 가스를 사용하지 않은 시료의, 산화물 반도체 층(106b), 산화물 층(106c) 및 그들의 계면의 깊이 방향에서의 18O의 농도 분포를 나타낸다. SIMS 측정 결과로부터, 가열 처리하지 않은 시료 ("as-depo"로 표기, 점선)에 비해, 350℃에서 가열 처리한 시료 ("350℃에서 가열 처리 후"로 표기, 일점쇄선) 및 450℃에서 가열 처리한 시료 ("450℃에서 가열 후"로 표기, 실선)에서는 18O가 산화물 반도체 층(106b)으로부터 산화물 층(106c)까지 보다 많이 확산하는 것을 알았다.
도 12의 (C)는, 각각 산화물 반도체 층(106b)의 성막에 18O2 가스를 사용하지만, 그외의 층의 성막에는 18O2 가스를 사용하지 않은 시료의, 산화물 층(106a), 산화물 반도체 층 (106b) 및 그들의 계면의 깊이 방향에서의 18O의 농도 분포를 나타낸다. SIMS 측정 결과로부터, 가열 처리하지 않은 시료 ("as-depo"로 표기, 점선) 및 350℃에서 가열 처리한 시료 ("350℃에서 가열 처리 후"로 표기, 일점쇄선)에 비해, 450℃에서 가열 처리한 시료 ("450℃에서 가열 처리 후"로 표기, 실선)에서는 18O가 산화물 반도체 층(106b)으로부터 산화물 층(106a)까지 보다 많이 확산하는 것을 알았다.
도 12의 (A) 내지 (C)에 나타낸 바와 같이, 다층막(106) 중에서 산소는 한 층으로부터 다른 층까지 확산한다. 즉, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)으로부터 선택된 임의의 2개의 층의 조합에 의해 형성되는 계면은, 2개의 층의 구성 원소가 혼합된 층 (이러한 층은 혼합층으로도 지칭됨)을 형성한다. 혼합층은 2개의 층 사이의 중간의 성질을 갖는다는 것에 유의한다.
다층막(106) 중의 국재 준위의 밀도를 저감함으로써, 다층막(106)을 포함하는 트랜지스터에 안정한 전기 특성을 부여할 수 있다. 하기 기재에서는, 다층막(106)의 국재 준위의 밀도를 일정 광전류법 (CPM)에 의해 측정하였다.
트랜지스터가 높은 전계 효과 이동도 및 안정한 전기 특성을 갖기 위해서는, 다층막(106) 중의 CPM에 의해 측정된 국재 준위의 밀도에 의한 흡수 계수를 바람직하게는 1 × 10-3 cm-1 미만, 더욱 바람직하게는 3 × 10-4 cm-1미만으로 한다.
CPM 측정을 행한 시료에 대해서 이하에 설명할 것이다.
산화물 층(106a)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 반도체 층(106b)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 반도체 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 층(106c)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
여기서, CPM 측정의 정밀도를 높이기 위해서, 다층막(106)은 어느 정도의 두께를 가져야 한다. 구체적으로는, 다층막(106)에 포함되는 산화물 층(106a), 산화물 반도체 층(106b) 및 산화물 층(106c)의 두께를 각각 30 nm, 100 nm 및 30 nm로 하였다.
CPM 측정에서는, 시료인 다층막(106)과 접하여 제공된 제1 전극과 제2 전극 사이에 전압을 인가한 상태에서 광전류 값이 일정하게 유지되도록 단자들 사이의 시료면에 조사하는 광량을 조정하고, 이어서 조사광량으로부터 흡광 계수를 도출하는 것을 각 파장에서 행한다. CPM 측정에서, 시료에 결함이 있는 경우에, 결함이 존재하는 준위에 상응하는 에너지 (파장으로부터 환산됨)의 흡광 계수가 증가한다. 이러한 흡광 계수의 증가분에 상수를 곱하여, 시료의 결함 밀도를 도출할 수 있다.
도 13의 (A)는 분광광도계를 사용하여 측정한 흡수 계수 (점선)와, CPM에 의해 측정한 흡수 계수 (실선)를 다층막(106)의 각 층의 에너지 갭 이상의 에너지 범위에서 피팅한 결과를 나타낸다. CPM에 의해 측정한 흡수 계수를 기초로 얻어진 우르바흐(Urbach) 에너지는 78.7 meV였다는 것에 유의한다. 도 13의 (A)에 파선으로 나타낸 에너지 범위에서의 CPM에 의해 측정한 흡수 계수로부터 백그라운드 (얇은 점선)를 차감하는 방식으로, 해당 에너지 범위에서의 흡수 계수의 적분값을 도출하였다 (도 13의 (B) 참조). 그 결과, 본 시료의 국재 준위의 밀도에 의한 흡수 계수는 2.02 × 10-4 cm-1인 것을 알았다.
여기서 얻어진 국재 준위의 밀도는 불순물 또는 결함에 기인한 것으로 생각된다. 따라서, 다층막(106)은 불순물 또는 결함에 기인한 준위가 극도로 적다. 즉, 다층막(106)을 포함하는 트랜지스터는 높은 전계 효과 이동도 및 안정한 전기 특성을 갖는다.
<1-3-4. 다층막의 결정성>
이하에서는, 다층막(106)에 포함되는 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d) 각각의 결정성에 대해서 설명한다.
다층막(106)에서, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)은 각각 비정질 구조 또는 결정질 구조를 갖는다.
이하에서는, 산화물 반도체 층 (산화물 층)의 구조에 대해서 설명한다.
본 명세서에서, 용어 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 나타낸다. 따라서, 각도가 -5° 이상 5° 이하인 경우도 포함된다. 또한, 용어 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 나타낸다. 따라서, 각도가 85° 이상 95° 이하인 경우도 포함된다.
또한, 삼방 또는 능면체 결정계는 육방 결정계에 포함된다.
산화물 반도체 층은 단결정 산화물 반도체 층과 비-단결정 산화물 반도체 층으로 크게 구별된다. 비-단결정 산화물 반도체 층은, 비정질 산화물 반도체 층, 미세결정질 산화물 반도체 층, 다결정질 산화물 반도체 층, c축 배향 결정질 산화물 반도체 (CAAC-OS) 층 등을 포함한다.
비정질 산화물 반도체 층은 원자 배열이 불규칙하고, 결정 성분을 갖지 않는다. 미소 영역에서도 결정부가 존재하지 않고 막 전체가 비정질인 산화물 반도체 층이 그의 전형적인 예이다.
미세결정질 산화물 반도체 층은, 예를 들어 1 nm 이상 10 nm 미만의 크기를 갖는 미세결정 (나노결정으로도 지칭됨)을 포함한다. 따라서, 미세결정질 산화물 반도체 층은 비정질 산화물 반도체 층보다도 원자 배열의 규칙성이 높다. 그로 인해, 미세결정질 산화물 반도체 층은 비정질 산화물 반도체 층보다도 결함 준위의 밀도가 낮다.
CAAC-OS 층은 복수의 결정부를 포함하는 산화물 반도체 층의 하나이며, 대부분의 결정부는 각각 한 변이 100 nm 미만인 입방체 내에 수용된다. 따라서, CAAC-OS 층에 포함되는 결정부가 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만인 입방체 내에 수용되는 경우도 있다. CAAC-OS 층은 미세결정질 산화물 반도체 층보다도 결함 준위의 밀도가 낮다. 이하에서, CAAC-OS 층에 대해서 설명한다.
CAAC-OS 층의 투과 전자 현미경 (TEM) 상에서는, 결정부들 사이의 경계, 즉 결정립계(grain boundary)가 명확히 확인되지 않는다. 그로 인해, CAAC-OS 층에서는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다.
CAAC-OS 층을 시료면과 실질적으로 평행한 방향에서 관찰한 TEM 상 (단면 TEM 상)에 따르면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 각 금속 원자 층은 CAAC-OS 층을 형성하는 면 (이하, CAAC-OS 층을 형성하는 면은 피형성면으로도 지칭됨) 또는 CAAC-OS 층의 상면에 의한 요철을 반영한 형상을 가지며, CAAC-OS 층의 피형성면 또는 상면과 평행하게 배열되어 있다.
한편, CAAC-OS 층을 시료면과 실질적으로 수직인 방향에서 관찰한 TEM 상 (평면 TEM 상)에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형 형상으로 배열되어 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열의 규칙성은 보이지 않는다.
단면 TEM 상 및 평면 TEM 상의 결과로부터, CAAC-OS 층의 결정부는 배향성을 갖는 것을 알았다.
CAAC-OS 층에 대하여 X선 회절 (XRD) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS 층의 면외(out-of-plane) 방법에 의한 해석에서는 회절각 (2θ)이 31° 근방인 피크가 나타나는 경우가 빈번하게 있다. 이러한 피크는 InGaZnO4 결정의 (009)면에 귀속되며, 이는 CAAC-OS 층의 결정이 c축 배향성을 갖고, c축이 CAAC-OS 층의 피형성면 또는 상면과 실질적으로 수직인 방향으로 배열된 것을 나타낸다.
한편, CAAC-OS 층에 대하여 c축과 실질적으로 수직인 방향에서 시료에 X선을 입사시키는 면내(in-plane) 방법에 의한 해석에서는, 2θ가 56° 근방인 피크가 나타나는 경우가 빈번하게 있다. 이러한 피크는 InGaZnO4 결정의 (110)면에 귀속된다. 여기서, 분석 (φ 스캔)은 2θ를 56° 근방에 고정하여 시료면의 법선 벡터를 축 (φ 축)으로 하여 시료를 회전시키는 조건 하에 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체 층인 경우에, 6개의 피크가 나타난다. 6개의 피크는 (110)면과 등가인 결정면에 귀속된다. 한편, CAAC-OS 층의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 피크가 명백히 확인되지 않는다.
상기 결과에 따르면, CAAC-OS 층에서는, 상이한 결정부들 사이에는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 가지며, c축이 피형성면의 법선 벡터 또는 상면의 법선 벡터와 평행한 방향으로 배열되어 있다. 따라서, 단면 TEM 상에서 확인된 층상으로 배열된 각 금속 원자 층은 결정의 a-b면과 평행한 면에 상응한다.
결정부는 CAAC-OS 층의 성막과 동시에 형성되거나, 또는 가열 처리 등의 결정화 처리를 통해 형성된다는 것에 유의한다. 상기 기재된 바와 같이, 결정의 c축은 피형성면의 법선 벡터 또는 상면의 법선 벡터와 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS 층의 형상을 에칭 등에 의해 변화시킨 경우에는, c축이 CAAC-OS 층의 피형성면의 법선 벡터 또는 상면의 법선 벡터와 반드시 평행한 것은 아닐 수 있다.
또한, CAAC-OS 층에서의 결정화도가 반드시 균일한 것은 아닐 수 있다. 예를 들어, CAAC-OS 층으로의 결정 성장이 CAAC-OS 층의 상면 근방으로부터 일어나는 경우에, 상면 근방은 피형성면 근방보다도 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS 층에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화하여, CAAC-OS 층의 결정화도가 영역에 따라 달라진다.
InGaZnO4 결정을 갖는 CAAC-OS 층의 면외 방법에 의한 해석에서는, 2θ가 31° 근방인 피크 이외에도, 2θ가 36° 근방인 피크도 확인될 수도 있다는 것에 유의한다. 2θ가 36° 근방인 피크는, CAAC-OS 층 중 일부에, c축 배향성을 갖지 않는 결정이 포함된 것을 나타낸다. CAAC-OS 층에서는 2θ가 31° 근방인 피크가 나타나고, 2θ가 36° 근방인 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS 층을 사용한 트랜지스터는, 가시광 또는 자외광의 조사에 의한 전기 특성의 변동이 작을 수 있다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
산화물 반도체 층은, 예를 들어 비정질 산화물 반도체 층, 미세결정질 산화물 반도체 층 및 CAAC-OS 층 중 2종 이상의 층을 포함하는 적층막일 수 있다는 것에 유의한다.
다층막(106)에서 적어도 산화물 반도체 층(106b)은 결정질 구조를 갖는 것이 바람직하다. 특히, CAAC-OS 층인 것이 바람직하다.
산화물 반도체 층(106b)을 CAAC-OS 층으로 하기 위해서는, 하지로서 기능하는 산화물 층(106a)이 CAAC-OS 층과 유사한 결정질 구조를 갖거나, 또는 비정질 구조를 갖는 것이 바람직하다. 또한, 산화물 반도체 층(106b)이 CAAC-OS 층인 경우에, 산화물 반도체 층(106b)이 하지로서 기능하는 산화물 층(106c)은 CAAC-OS 층과 유사한 결정질 구조를 갖기 쉽다. 단, 산화물 층(106c)은 반드시 결정질 구조를 갖는 것은 아니며, 비정질 구조를 가질 수도 있다.
산화물 층(106d)은 비정질 구조 또는 결정질 구조를 가질 수 있다는 것에 유의한다.
다층막(106)을 포함하는 트랜지스터에서 산화물 반도체 층(106b)은 채널로서 기능하는 층이기 때문에, 산화물 반도체 층(106b)이 높은 결정성을 가지면, 트랜지스터에 안정한 전기 특성을 부여할 수 있기 때문에 바람직하다.
여기서는, 다층막(106)의 결정성에 대해서, 투과 전자 현미경 (TEM)에 의해 원자 배열을 평가하였다. 이하에, 도 14의 (A) 내지 (D)를 사용하여 설명한다.
여기서, 산화물 층(106a)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 반도체 층(106b)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 반도체 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 400℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 층(106c)은 In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 성막한 산화물 층이다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
도 14의 (A) 내지 (D)는, 각각 실리콘 웨이퍼 위의 산화실리콘 막 위에 제공된 다층막(106)을 포함하는 시료의 투과 전자 상이다. 각 시료에 대하여 가열 처리는 행하지 않았다는 것에 유의한다. 투과 전자 상은 히타치(Hitachi) H-9500 투과 전자 현미경 (TEM)을 사용하여 측정하였다.
여기서, 다층막(106)은, 산화물 층(106a)으로서의 두께 20 nm의 In-Ga-Zn 산화물, 산화물 반도체 층(106b)으로서의 두께 15 nm의 In-Ga-Zn 산화물, 및 산화물 층(106c)으로서의 두께 5 nm의 In-Ga-Zn 산화물을 포함한다. 도 14의 (A)는 산화물 층(106a), 산화물 반도체 층(106b) 및 산화물 층(106c)을 나타내는 투과 전자 상이다. 도 14의 (B)는 산화물 반도체 층(106b)과 산화물 층(106c)과의 계면 근방의 부분 확대 상이며, 도 14의 (C)는 산화물 층(106a)과 산화물 반도체 층(106b)과의 계면 근방의 부분 확대 상이며, 도 14의 (D)는 산화실리콘 막과 산화물 층(106a)과의 계면 근방의 부분 확대 상이다.
도 14의 (A) 내지 (D)로부터, 산화물 층(106a)은 비정질인 것을 알았다. 산화물 층(106c)은 산화물 반도체 층(106b)과의 계면 근방에 결정부가 존재하는 결정질 구조를 갖는 것을 알았다는 것에 유의한다. 또한, 산화물 반도체 층(106b)은, 산화물 층(106a)과의 계면으로부터 산화물 층(106c)과의 계면까지 높은 결정성을 갖는 결정질 구조를 갖는 것을 알았다. 산화물 반도체 층(106b)의 결정부의 원자 배열은 산화물 반도체 층(106b)의 상면과 평행한 면에 층상으로 된 것을 알았다는 것에 유의한다. 또한, 산화물 반도체 층(106b)의 결정부들 사이에 명확한 결정립계는 보이지 않았다.
산화물 반도체 층(106b)이 결정질 구조를 갖는 것은, 도 9에 나타낸 ToF-SIMS 결과와도 일치한다. 즉, 산화물 층(106a 및 106c)의 존재에 의해 산화물 반도체 층(106b)으로의 실리콘 등의 불순물의 혼입이 적어지기 때문에, 산화물 반도체 층(106b)의 결정성의 저하가 일어나지 않는 것으로 생각된다.
이와 같이, 채널이 형성된 산화물 반도체 층(106b)이 높은 결정화도를 갖고, 불순물 또는 결함에 기인한 준위가 거의 없다고 생각되기 때문에, 다층막(106)을 포함하는 트랜지스터는 안정한 전기 특성을 갖는다.
여기서는, 절연 표면, 비정질 막 또는 비정질 절연막 위에, 높은 결정성을 갖는 산화물 반도체 층이 형성된 모델에 대해서, 도 15의 (A) 및 (B), 도 16의 (A) 및 (B) 및 도 17의 (A) 및 (B)를 참조하여 설명한다.
도 15의 (A)는 높은 배향성을 갖는 다결정 산화물 반도체를 함유하는 타겟(1000)에 이온(1001)이 충돌하여, 스퍼터링 타겟(1000)으로부터 결정성을 갖는 스퍼터링 입자(1002)가 박리하는 상태를 나타내는 모식도이다. 스퍼터링 타겟(1000) 중의 결정립은, 타겟(1000)의 표면과 평행한 벽개면을 갖는다. 결정립은 원자간 결합이 약한 부분을 갖는다. 결정립이 이온(1001)과 충돌하는 경우에, 원자간 결합이 약한 부분의 원자간 결합이 끊어진다. 따라서, 스퍼터링 입자(1002)는, 벽개면 및 원자간 결합이 약한 부분을 따라 절단되어, 평판 (또는 펠릿) 형상으로 박리한다. 예를 들어, 스퍼터링 입자(1002)의 c축 방향은 스퍼터링 입자(1002)의 평면과 수직인 방향에 상응한다 (도 15의 (B) 참조). 스퍼터링 입자(1002)의 평면의 원 상당 직경은, 결정립의 평균 입경의 1/3000 이상 1/20 이하, 바람직하게는 1/1000 이상 1/30 이하인 것에 유의한다. 여기서, 용어 "면의 원 상당 직경"이란, 면과 동일한 면적을 갖는 완전한 원의 직경을 지칭한다.
대안적으로, 결정립의 일부가 벽개면으로부터 입자로서 박리되고, 플라즈마(1005)에 노출되는 경우에, 원자간 결합이 약한 부분에서 결합이 끊어져, 복수의 스퍼터링 입자(1002)가 생성된다.
이온(1001)으로서 산소 양이온을 사용함으로써, 성막시의 플라즈마 손상을 경감할 수 있다. 구체적으로는, 이온(1001)이 타겟(1000)의 표면과 충돌하는 경우에, 타겟(1000)의 결정성이 저하되는 것 또는 타겟(1000)이 비정질 상태로 변화하는 것을 억제할 수 있다.
도 16의 (A)는, 높은 배향성을 갖는 다결정 산화물 반도체를 함유하는 타겟(1000)의 일례로서, 결정의 a-b면과 평행한 방향에서 보았을 때의 In-Ga-Zn 산화물의 결정 구조를 나타낸다. 도 16의 (B)는 도 16의 (A)에서의 파선 포위부의 확대도를 나타낸다.
예를 들어, In-Ga-Zn 산화물의 결정립에서, 도 16의 (B)에 나타낸 바와 같이 갈륨 원자 및/또는 아연 원자 및 산소 원자를 포함하는 제1 층과, 갈륨 원자 및/또는 아연 원자 및 산소 원자를 포함하는 제2 층 사이의 면이 벽개면이다. 이것은, 제1 층의 음의 전하를 갖는 산소 원자와 제2 층의 음의 전하를 갖는 산소 원자가 서로 근거리에 있기 때문에다 (도 16의 (B)의 포위부 참조). 이와 같이, 벽개면은 a-b면과 평행한 면이다. 또한, 도 16의 (A) 및 (B)에 나타낸 In-Ga-Zn 산화물의 결정은 육방정이기 때문에, 평판 형상의 결정립은 내각이 120°인 정육각형의 면을 갖는 육각 기둥 형상으로 되기 쉽다.
스퍼터링 입자(1002)는 양으로 대전시키는 것이 바람직하다. 스퍼터링 입자(1002)의 코너부가 동일한 극성의 전하를 갖는 것이, 스퍼터링 입자의 형상이 유지되도록 스퍼터링 입자들 사이의 상호작용 (스퍼터링 입자들이 서로 반발함)이 일어나기 때문에 바람직하다는 것에 유의한다 (도 15의 (B) 참조). 스퍼터링 입자(1002)는, 예를 들어 양으로 대전시킬 수 있다. 스퍼터링 입자(1002)를 양으로 대전시키는 시점은 특별히 상관없지만, 이온(1001)의 충돌시에 전하를 수용함으로써 양으로 대전시키는 것이 바람직하다. 대안적으로, 플라즈마(1005)가 생성되는 경우에, 스퍼터링 입자(1002)를 플라즈마(1005)에 노출시켜 양으로 대전시키는 것이 바람직하다. 또한 대안적으로, 산소 양이온인 이온(1001)을 스퍼터링 입자(1002)의 측면, 상면 또는 하면에 결합시켜, 스퍼터링 입자(1002)를 양으로 대전시키는 것이 바람직하다.
스퍼터링 입자가 피성막면 위에 퇴적하는 상태를 도 17의 (A) 및 (B)를 참조하여 설명한다. 도 17의 (A) 및 (B)에서, 이미 퇴적 완료된 스퍼터링 입자를 점선으로 나타낸다는 것에 유의한다.
도 17의 (A)는 비정질 막(1004) 위에 스퍼터링 입자(1002)가 퇴적하여 형성된 산화물 반도체 층(1003)을 나타낸다. 도 17의 (A)에 나타낸 바와 같이, 스퍼터링 입자(1002)가 플라즈마(1005)에 노출되어 양으로 대전되어, 스퍼터링 입자(1002)가 다른 스퍼터링 입자(1002)가 아직 퇴적되지 않은 영역 위에 퇴적하게 된다. 이것은 양으로 대전된 스퍼터링 입자(1002)가 서로 반발하기 때문이다. 이와 같은 스퍼터링 입자의 퇴적은 절연 표면 또는 비정질 절연막 위에서도 가능하게 된다.
도 17의 (B)는 도 17의 (A)에서의 일점쇄선 X-Y에 따른 단면도이다. 산화물 반도체 층(1003)은 c축 방향이 평면과 수직인 평판 형상의 스퍼터링 입자(1002)가 정연하게 퇴적하는 방식으로 형성된다. 따라서, 산화물 반도체 층(1003)은, 피형성면과 수직인 방향으로 c축이 배향된 CAAC-OS가 된다. 상기 모델에 따라, 절연 표면, 비정질 막 또는 비정질 절연막 위에서도 결정성이 높은 CAAC-OS 막을 형성할 수 있다.
<1-4. 제조 장치>
산화물 반도체 층(106b) 중의 불순물 농도가 낮은 것에 의해, 트랜지스터의 전기 특성은 안정하게 된다. 또한, 산화물 반도체 층(106b)이 높은 결정성을 갖는 경우에는, 산화물 반도체 층(106b)이 비정질 구조를 갖는 경우에 비해, 트랜지스터의 전기 특성은 안정하게 된다. 이하에서는, 불순물 농도가 낮고 결정성이 높은 산화물 반도체 층(106b)이 되는 산화물 반도체 층(136b)을 성막하기 위한 성막 장치에 대해서 설명한다.
우선은, 성막시에 불순물의 인입이 적은 성막 장치의 구조에 대해서 도 18의 (A) 및 (B)를 참조하여 설명한다.
도 18의 (A)는 다중 성막실 성막 장치의 상면도이다. 해당 성막 장치는, 기판을 보유지지하는 카세트 포트(74)를 3개 포함하는 대기측 기판 공급실(71)과, 로드 로크실(72a)과, 언로드 로크실(72b)과, 반송실(73)과, 반송실(73a)과, 반송실(73b)과, 기판 가열실(75)과, 성막실(70a 및 70b)을 포함한다. 대기측 기판 공급실(71)은, 로드 로크실(72a) 및 언로드 로크실(72b)과 접속된다. 로드 로크실(72a) 및 언로드 로크실(72b)은, 반송실(73a 및 73b)을 사이에 개재하여 반송실(73)과 접속된다. 기판 가열실(75) 및 성막실(70a 및 70b)은 각각 반송실(73)과만 접속된다. 실들의 접속부에는 각각 게이트 밸브(GV)가 제공되며, 대기측 기판 공급실(71)을 제외한 실을 독립적으로 진공 상태로 유지할 수 있다는 것에 유의한다. 또한, 대기측 기판 공급실(71) 및 반송실(73)은 각각, 기판을 반송할 수 있는 하나 이상의 기판 반송 로봇(76)을 포함한다. 여기서, 기판 가열실(75)은, 플라즈마 처리실로서도 기능하는 것이 바람직하다. 싱글 웨이퍼 다중 성막실 성막 장치를 사용함으로써, 처리와 처리 사이에 기판을 대기 노출시키지 않고 반송하는 것이 가능하며, 기판에 불순물이 흡착하는 것을 억제할 수 있다. 또한, 성막, 가열 처리 등의 순서를 자유롭게 구축할 수 있다. 반송실의 수, 성막실의 수, 로드 로크실의 수, 언로드 로크실의 수 및 기판 가열실의 수는 상기로 한정되지는 않으며, 설치 스페이스 또는 공정에 따라 적절히 결정될 수 있다는 것에 유의한다.
도 18의 (B)는 도 18의 (A)의 성막실과 구조가 상이한 다중 성막실 성막 장치의 상면도이다. 해당 성막 장치는, 카세트 포트(84)를 포함하는 대기측 기판 공급실(81)과, 로드 및 언로드 로크실(82)과, 반송실(83)과, 기판 가열실(85)과, 성막실(80a, 80b, 80c 및 80d)을 포함한다. 로드 및 언로드 로크실(82), 기판 가열실(85), 성막실(80a, 80b, 80c 및 80d)은, 반송실(83)을 사이에 개재하여 서로 접속된다.
실들의 접속부에는 각각 게이트 밸브(GV)가 제공되며, 대기측 기판 공급실(81)을 제외한 실을 독립적으로 진공 상태로 유지할 수 있다는 것에 유의한다. 또한, 대기측 기판 공급실(81) 및 반송실(83)은 각각, 유리 기판을 반송할 수 있는 하나 이상의 기판 반송 로봇(86)을 포함한다.
여기서, 도 19의 (A)를 참조하여 도 18의 (B)에 나타낸 성막실 (스퍼터링실)의 상세에 대해서 설명한다. 성막실(80b)은 타겟(87)과, 부착 방지판(88)과, 기판 스테이지(90)를 포함한다. 기판 스테이지(90) 위에 유리 기판(89)이 설치된다는 것에 유의한다. 기판 스테이지(90)는, 나타내지는 않았지만, 유리 기판(89)을 보유지지하는 기판 보유지지 기구, 또는 유리 기판(89)을 이면으로부터 가열하는 이면 가열기 등을 포함할 수 있다. 부착 방지판(88)에 의해, 타겟(87)으로부터 스퍼터링되는 입자가 퇴적이 불필요한 영역 위에 퇴적하는 것을 억제할 수 있다.
도 19의 (A)에서의 성막실(80b)은 게이트 밸브를 사이에 개재하여 반송실(83)과 접속되고, 반송실(83)은 게이트 밸브를 사이에 개재하여 로드 및 언로드 로크실(82)과 접속된다. 반송실(83)에는, 유리 기판을 성막실(80b)로부터 로드 및 언로드 로크실(82)로 전달하고, 로드 및 언로드 로크실(82)로부터 성막실(80b)로 전달할 수 있는 기판 반송 로봇(86)이 제공된다. 로드 및 언로드 로크실(82)은 하나의 진공실 내에서 상하부로 나누어져 있으며, 상하부 중 어느 한쪽을 로드실로서 사용하고, 그 중 다른 쪽을 언로드실로서 사용할 수 있다. 이러한 구조는, 스퍼터링 장치의 설치 면적을 축소할 수 있기 때문에 바람직하다.
또한, 도 19의 (A)에서의 성막실(80b)은 질량 유량 제어기(97)를 사이에 개재하여 정제기(94)와 접속된다. 정제기(94)의 수 및 질량 유량 제어기(97)의 수는 각각 가스 종의 수에 상응하지만, 간단화를 위해 단지 하나의 정제기(94) 및 하나의 질량 유량 제어기(97)를 나타낸다. 성막실(80b) 등에 사용하는 가스로는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용한다. 노점이 낮은 산소 가스, 희가스 (아르곤 가스 등) 등을 사용함으로써, 성막시에 막으로 혼입되는 수분의 양을 저감할 수 있다.
또한, 도 19의 (A)에서의 성막실(80b)은 밸브를 사이에 개재하여 크라이오펌프(95a)와 접속되고, 반송실(83)은 게이트 밸브를 사이에 개재하여 크라이오펌프(95b)와 접속되고, 로드 및 언로드 로크실(82)은 게이트 밸브를 사이에 개재하여 진공 펌프(96)와 접속된다. 로드 및 언로드 로크실(82)에서의 로드 로크실 및 언로드 로크실을 각각 독립적으로 진공 펌프와 접속시킬 수도 있다는 것에 유의한다. 성막실(80b) 및 반송실(83)은 각각 게이트 밸브를 사이에 개재하여 진공 펌프(96)와 접속된다.
진공 펌프(96)는 드라이 펌프 및 메커니컬 부스터 펌프가 직렬로 접속된 펌프일 수 있다는 것에 유의한다. 이러한 구조로 함으로써, 성막실(80b) 및 반송실(83) 내의 압력이 대기압 내지 저진공 (0.1 Pa 내지 10 Pa 정도) 범위일 때는 진공 펌프(96)를 사용하여 배기할 수 있고, 이어서 밸브를 전환함으로써 성막실(80b) 및 반송실(83) 내의 압력이 저진공 내지 고진공 (1 × 10-4 Pa 내지 1 × 10-7 Pa) 범위일 때는 크라이오펌프(95a 또는 95b)를 사용하여 배기할 수 있다.
이어서, 도 19의 (B)를 사용하여 도 18의 (B)에서의 성막실의 또 다른 일례에 대해서 설명한다.
도 19의 (B)에 나타낸 성막실(80b)은 게이트 밸브를 개재하여 반송실(83)과 접속되고, 반송실(83)은 게이트 밸브를 개재하여 로드 및 언로드 로크실(82)과 접속된다.
도 19의 (B)에서의 성막실(80b)은 가스 가열 기구(98)를 개재하여 질량 유량 제어기(97)와 접속되고, 가스 가열 기구(98)는 질량 유량 제어기(97)를 개재하여 정제기(94)와 접속된다. 가스 가열 기구(98)를 사용함으로써, 성막실(80b)에 사용하는 가스를 40℃ 이상 400℃ 이하, 또는 50℃ 이상 200℃ 이하의 온도로 가열할 수 있다. 가스 가열 기구(98)의 수, 정제기(94)의 수 및 질량 유량 제어기(97)의 수는 각각 가스 종의 수에 상응하지만, 간단화를 위해 단지 하나의 가스 가열 기구(98) 및 하나의 질량 유량 제어기(97)가 제공된다는 것에 유의한다.
도 19의 (B)에서의 성막실(80b)은 밸브를 사이에 개재하여 터보 분자 펌프(95c) 및 진공 펌프(96b) 각각과 접속된다. 터보 분자 펌프(95c)에는 보조 펌프로서 진공 펌프(96a)가 밸브를 사이에 개재하여 제공된다는 것에 유의한다. 진공 펌프(96a) 및 진공 펌프(96b)는 각각, 진공 펌프(96)와 유사한 구조를 가질 수 있다.
또한, 도 19의 (B)에서의 성막실(80b)에는 크라이오트랩(99)이 제공된다.
터보 분자 펌프(95c)는 큰 크기의 분자 (원자)를 안정하게 배기할 수 있고, 유지보수의 빈도가 낮아서, 생산성이 우수할 수 있는 한편, 수소 및 물의 배기 능력이 낮은 것으로 공지되어 있다. 따라서, 물 등의 비교적 융점이 높은 분자 (원자)에 대한 배기 능력이 높은 크라이오트랩(99)이 성막실(80b)과 접속된다. 크라이오트랩(99)의 냉동기 온도는 100 K 이하, 바람직하게는 80 K 이하로 한다. 크라이오트랩(99)이 복수의 냉동기를 포함하는 경우에는, 각 냉동기마다의 온도를 상이한 온도로 하면, 효율적으로 배기하는 것이 가능해지기 때문에 바람직하다. 예를 들어, 제1 단계의 냉동기 및 제2 단계의 냉동기의 온도를 각각 100 K 이하 및 20 K 이하로 할 수 있다.
도 19의 (B)에서의 반송실(83)은, 각각 밸브를 개재하여 진공 펌프(96b) 및 크라이오펌프(95d 및 95e)와 접속된다. 크라이오펌프가 1대인 경우에는, 크라이오펌프를 재생시키는 도중에는 배기할 수 없지만, 크라이오펌프를 2대 이상 병렬로 접속한 경우에는, 크라이오펌프 중 1대를 재생시키는 도중에도 임의의 나머지 크라이오펌프를 사용하여 배기할 수 있다. 크라이오펌프의 상기 재생은 크라이오펌프 내에 포획된 분자 (원자)를 방출하는 처리를 지칭한다는 것에 유의한다. 크라이오펌프에 분자 (원자)가 너무 많이 포획되면, 크라이오펌프의 배기 능력이 저하되기 때문에, 정기적으로 재생이 행해진다.
도 19의 (B)에서의 로드 및 언로드 로크실(82)은, 각각 밸브를 사이에 개재하여 크라이오펌프(95f) 및 진공 펌프(96c)와 접속된다. 진공 펌프(96c)는 진공 펌프(96)와 유사한 구조를 가질 수 있다는 것에 유의한다.
성막실(80b)에 타겟 대향식 스퍼터링 장치를 적용할 수 있다.
성막실(80b)에 평행 평판형 스퍼터링 장치, 이온 빔 스퍼터링 장치가 제공될 수도 있다는 것에 유의한다.
이어서, 도 20을 참조하여 도 18의 (B)에 나타낸 기판 가열실의 배기의 일례에 대해서 설명한다.
도 20에 나타낸 기판 가열실(85)은 게이트 밸브를 사이에 개재하여 반송실(83)과 접속된다. 반송실(83)은 게이트 밸브를 사이에 개재하여 로드 및 언로드 로크실(82)과 접속된다. 로드 및 언로드 로크실(82)의 배기는 도 19의 (A) 또는 (B)와 유사할 수 있다는 것에 유의한다.
도 20에 나타낸 기판 가열실(85)은 질량 유량 제어기(97)를 개재하여 정제기(94)와 접속된다. 각각 정제기(94)의 수 및 질량 유량 제어기(97)의 수는 가스 종의 수에 상응하지만, 간단화를 위해 단지 하나의 정제기(94) 및 하나의 질량 유량 제어기(97)가 제공된다는 것에 유의한다. 기판 가열실(85)은 밸브를 사이에 개재하여 진공 펌프(96b)와 접속된다.
기판 가열실(85)은 기판 스테이지(92)를 포함한다. 기판 스테이지(92)는 적어도 1매의 기판을 보유지지하며, 복수의 기판을 보유지지할 수도 있다. 또한, 기판 가열실(85)은 가열 기구(93)를 포함한다. 가열 기구(93)로서는, 예를 들어 저항 발열체 등을 사용하여 피처리물을 가열하는 가열 기구를 사용할 수도 있다. 대안적으로, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사를 가열 기구로서 사용할 수도 있다. 예를 들어, GRTA (가스 급속 열 어닐링) 처리 또는 LRTA (램프 급속 열 어닐링) 처리 등의 RTA (급속 열 어닐링) 처리를 사용할 수도 있다. LRTA 처리는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 방출된 광 (전자파)의 복사에 의해 피처리물을 가열하는 처리이다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치이다. 가스로서는, 불활성 가스가 사용된다.
성막실(80b) 및 기판 가열실(85) 각각의 배압은 1 × 10-4 Pa 이하, 바람직하게는 3 × 10-5 Pa 이하, 더욱 바람직하게는 1 × 10-5 Pa 이하인 것에 유의한다.
성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비 (m/z)가 18인 기체 분자 (원자)의 분압은 3 × 10-5 Pa 이하, 바람직하게는 1 × 10-5 Pa 이하, 더욱 바람직하게는 3 × 10-6 Pa 이하이다.
성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비 (m/z)가 28인 기체 분자 (원자)의 분압은 3 × 10-5 Pa 이하, 바람직하게는 1 × 10-5 Pa 이하, 더욱 바람직하게는 3 × 10-6 Pa 이하이다.
또한 성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비 (m/z)가 44인 기체 분자 (원자)의 분압은 3 × 10-5 Pa 이하, 바람직하게는 1 × 10-5 Pa 이하, 더욱 바람직하게는 3 × 10-6 Pa 이하이다.
또한, 성막실(80b) 및 기판 가열실(85) 각각에서, 누설률은 3 × 10-6 Pa·m3/s 이하, 바람직하게는 1 × 10-6 Pa·m3/s 이하이다.
성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비 (m/z)가 18인 기체 분자 (원자)의 누설률은 1 × 10-7 Pa·m3/s 이하, 바람직하게는 3 × 10-8 Pa·m3/s 이하이다.
성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비 (m/z)가 28인 기체 분자 (원자)의 누설률은 1 × 10-5 Pa·m3/s 이하, 바람직하게는 1 × 10-6 Pa·m3/s 이하이다.
성막실(80b) 및 기판 가열실(85) 각각에서, 질량 대 전하비 (m/z)가 44인 기체 분자 (원자)의 누설률은 3 × 10-6 Pa·m3/s 이하, 바람직하게는 1 × 10-6 Pa·m3/s 이하이다.
성막실, 기판 가열실 또는 반송실 등의 진공실 내의 전체 압력 및 분압은 질량 분석계를 사용하여 측정할 수 있다는 것에 유의한다. 예를 들어, 알박, 인크. 제조의 사중극자형 질량 분석계 (Q-매스로도 지칭됨)인 퀴리(Qulee) CGM-051을 사용할 수 있다. 누설률에 관해서는 상기 질량 분석계를 사용하여 측정한 전체 압력 및 분압으로부터 도출할 수 있다는 것에 유의한다.
누설률은 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍, 밀봉 불량 등에 의해 진공계 외부로부터 기체가 유입하는 것을 지칭한다. 내부 누설은 진공계 내의 밸브 등의 구획을 통한 누설, 또는 내부 부재로부터의 방출 가스에 기인한다. 누설률을 상기 수치 이하로 하기 위해서, 외부 누설 및 내부 누설의 양 측면으로부터 대책을 취할 필요가 있다.
예를 들어, 성막실의 개/폐 부분은 메탈 가스켓으로 밀봉하는 것이 바람직하다. 메탈 가스켓에는 불화철, 산화알루미늄 또는 산화크롬으로 피복된 금속을 사용하는 것이 바람직하다. 메탈 가스켓은 O링보다 높은 밀착성을 실현하며, 외부 누설을 저감할 수 있다. 또한, 부동 상태인 불화철, 산화알루미늄, 산화크롬 등으로 피복된 금속을 사용함으로써, 메탈 가스켓으로부터 방출되는 불순물을 함유하는 방출 가스가 억제되어, 내부 누설을 저감할 수 있다.
성막 장치의 부재에는, 불순물을 함유하는 방출 가스의 양이 보다 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 대안적으로, 상기 부재를 철, 크롬 및 니켈 등을 함유하는 합금에 피복하여 사용할 수도 있다. 철, 크롬 및 니켈 등을 함유하는 합금은 강성이 있고, 내열성이고, 가공에 적합하다. 여기서, 표면적을 작게 하기 위해서 부재의 표면 요철을 연마 등에 의해 저감하면, 방출 가스를 저감할 수 있다.
대안적으로, 상기 언급된 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등으로 피복할 수도 있다.
성막 장치의 부재는, 가능한 한 금속으로만 구성하는 것이 바람직하며, 예를 들어 석영 등으로 구성된 보기 창이 제공되는 경우에, 방출 가스를 억제하기 위해서 부재의 표면을 불화철, 산화알루미늄, 산화크롬 등으로 얇게 피복하는 것이 바람직하다.
성막 가스를 흐르게 하기 직전에 정제기가 제공된 경우에, 정제기와 성막실 사이의 배관의 길이를 10 m 이하, 바람직하게는 5 m 이하, 더욱 바람직하게는 1 m 이하로 한다. 배관의 길이를 10 m 이하, 5 m 이하 또는 1 m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다.
또한, 성막 가스의 배관으로서는, 불화철, 산화알루미늄, 산화크롬 등으로 내부가 피복된 금속 배관을 사용하는 것이 바람직하다. 상기 배관을 사용함으로써, 예를 들어 SUS316L-EP 배관에 비해, 불순물을 함유하는 가스의 방출량이 적게 되고, 성막 가스로 불순물이 인입하는 것을 저감할 수 있다. 또한, 배관의 조인트로서는, 고성능 초소형 메탈 가스켓 조인트 (UPG 조인트)를 사용하는 것이 바람직하다. 배관의 모든 재료를 금속으로 한 구조가, 수지 등을 사용한 구조에 비해, 생성되는 방출 가스 또는 외부 누설의 영향을 저감할 수 있기 때문에 바람직하다.
흡착물이 성막실 내에 존재하는 경우에, 흡착물은 내벽 등에 흡착되어 있기 때문에 성막실 내의 압력에 영향을 미치지는 않지만, 성막실의 내부를 배기했을 때의 가스 방출의 원인이 된다. 그로 인해, 누설률과 배기 속도 사이의 상관관계는 없지만, 배기 능력이 높은 펌프를 사용하여, 성막실 내에 존재하는 흡착물을 가능한 한 많이 탈리시키고, 미리 배기하는 것이 중요하다. 흡착물의 탈리를 촉진하기 위해 성막실을 베이킹할 수 있다는 것에 유의한다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하의 온도에서 행하면 된다. 이때, 불활성 가스를 성막실에 흐르게 하면서 흡착물의 제거를 행하면, 단순히 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다. 불활성 가스를 베이킹 온도와 실질적으로 동일한 온도에서 가열함으로써, 흡착물의 탈리 속도를 더욱 높일 수 있다는 것에 유의한다. 여기서 불활성 가스로서 희가스를 사용하는 것이 바람직하다. 성막하는 막 종에 따라서는, 불활성 가스 대신에 산소 등을 사용할 수도 있다. 예를 들어, 산화물 반도체 층을 성막하는 경우에는, 산화물의 주성분인 산소를 사용하는 편이 바람직한 경우도 있다.
대안적으로, 가열된 희가스 등의 가열된 불활성 가스, 가열된 산소 등을 흐르게 하여 성막실 내의 압력을 높이고 일정 시간 후에, 성막실 내부를 배기하는 처리를 행하는 것이 바람직하다. 가열된 가스를 흐르게 함으로써 성막실 내의 흡착물을 탈리시킬 수 있고, 성막실 내에 존재하는 불순물을 저감할 수 있다. 이러한 처리는 2회 이상 30회 이하, 바람직하게는 5회 이상 15회 이하로 반복하는 경우에 긍정적 효과를 달성할 수 있다는 것에 유의한다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하 또는 50℃ 이상 500℃ 이하인 불활성 가스 또는 산소 등을 성막실에 흐르게 하여, 성막실 내의 압력을 0.1 Pa 이상 10 kPa 이하, 바람직하게는 1 Pa 이상 1 kPa 이하, 더욱 바람직하게는 5 Pa 이상 100 Pa 이하로, 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하 범위의 시간 동안 유지할 수 있도록 한다. 그 후, 성막실 내부를 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하 동안 배기한다.
또한 더미 성막을 행함으로써도 흡착물의 탈리 속도를 더욱 높일 수 있다. 여기서 더미 성막이란, 더미 기판 위에 스퍼터링 방법 등에 의한 성막을 행함으로써, 더미 기판 및 성막실 내벽 위에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽 위의 흡착물을 막 중에 가두는 것을 지칭한다. 더미 기판에는 방출 가스가 보다 적은 기판을 사용하는 것이 바람직하며, 예를 들어 하기 기재된 기판(100)과 유사한 기판을 사용할 수 있다. 더미 성막을 행함으로써, 성막될 막 중의 불순물 농도를 저감할 수 있다. 더미 성막은 성막실의 베이킹과 동시에 행할 수도 있다는 것에 유의한다.
상기 성막 장치를 사용하여 산화물 반도체 층을 성막함으로써, 산화물 반도체 층으로 불순물이 인입하는 것을 억제할 수 있다. 나아가, 상기 성막 장치를 사용하여 산화물 반도체 층과 접하는 막을 성막함으로써, 산화물 반도체 층과 접하는 막으로부터 산화물 반도체 층으로 불순물이 인입하는 것을 억제할 수 있다.
이어서, 상기 성막 장치를 사용하여 산화물 층(106a)이 되는 산화물 층(136a), 산화물 반도체 층(106b)이 되는 산화물 반도체 층(136b), 및 산화물 층(106c)이 되는 산화물 층(136c)을 성막하는 방법에 대해서 설명한다.
산화물 층(136a)을 성막한다. 산화물 층(136a)은 기판 가열 온도를 실온 (25℃) 이상 600℃ 이하, 바람직하게는 70℃ 이상 550℃ 이하, 더욱 바람직하게는 100℃ 이상 500℃ 이하로 하여 산소 가스 분위기에서 성막한다. 성막시의 기판 가열 온도가 높을수록, 산화물 층(136a) 중의 불순물 농도는 낮아진다. 또한, 피성막면 위에서의 스퍼터링 입자의 이동이 일어나기 쉬워지기 때문에, 원자 배열이 규칙적이 되고 고밀도화되어, 산화물 층(136a)의 결정성은 높아진다. 또한, 산소 가스 분위기에서 성막함으로써, 플라즈마 손상이 경감되고, 희가스 원자 등의 여분의 원자가 함유되지 않기 때문에, 결정성이 높은 산화물 층(136a)이 성막된다. 산소 가스와 희가스를 포함하는 혼합 분위기에서도 성막할 수도 있다는 것에 유의한다. 이러한 경우에, 산소 가스의 백분율은 30 부피% 이상, 바람직하게는 50 부피% 이상, 더욱 바람직하게는 80 부피% 이상으로 한다. 산화물 층(136a)은, 기판을 성막실에 반송하고, 성막 가스를 유입하고, 성막 압력을 0.8 Pa 이하, 바람직하게는 0.4 Pa 이하로 하고, 성막 압력을 안정화시키기 위해 10초 이상 1000초 이하, 바람직하게는 15초 이상 720초 이하 동안 유지하는 수순 후에 성막한다. 성막 압력을 안정화시키기 위해 상기 기간 동안 유지함으로써, 산화물 층(136a)을 성막하는 동안의 불순물 혼입량을 저감할 수 있다. 단, 산화물 층(136a)은 비정질 구조를 가질 수도 있기 때문에, 의도적으로 70℃ 미만의 저온 및 30 부피% 미만의 산소 가스의 백분율을 성막에 사용할 수도 있다.
이어서, 산화물 반도체 층(136b)을 성막한다. 타겟의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 실온 정도 (대표적으로는 20℃ 또는 25℃)로 한다. 대면적의 기판을 위한 스퍼터링 장치에서는 대면적의 타겟을 사용하는 경우가 많다. 그러나, 대면적 기판을 위한 타겟을 이음매 없이 제작하는 것은 곤란하다. 현실에서는 복수의 타겟을 가능한 한 사이에 간극이 없도록 배열하여 큰 형상으로 하고 있지만, 필연적으로 약간의 간극이 생성된다. 이러한 약간의 간극으로부터, 타겟의 표면 온도가 높아지는 경우에 Zn 등이 휘발하고, 서서히 간극이 넓어질 수 있는 경우가 있다. 간극이 넓어지면, 백킹 플레이트의 금속 또는 접착에 사용된 금속이 스퍼터링될 수 있으며, 불순물 농도를 높이는 원인이 된다. 따라서, 타겟은 충분히 냉각시키는 것이 바람직하다.
구체적으로는, 백킹 플레이트에는, 높은 도전성 및 높은 방열성을 갖는 금속 (구체적으로는 Cu)을 사용한다. 백킹 플레이트 내에 형성한 수로에 충분한 양의 냉각수를 흐르게 함으로써, 효율적으로 타겟을 냉각시킬 수 있다. 여기서, 충분한 양의 냉각수는, 타겟의 크기에 따라 다르지만, 예를 들어 직경이 300 mm인 원형 타겟의 경우에 3 L/분 이상, 5 L/분 이상 또는 10 L/분 이상으로 한다.
산화물 반도체 층(136b)은 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하여 산소 가스 분위기에서 성막한다. 성막시의 가열 온도가 높을수록, 산화물 반도체 층(136b) 중의 불순물 농도는 낮아진다. 또한, 피성막면 위에서의 스퍼터링 입자의 이동이 일어나기 쉬워지기 때문에, 산화물 반도체 층(136b)에서의 원자 배열이 규칙적이 되고 고밀도화되어, 산화물 반도체 층(136b)의 결정성은 높아진다. 또한, 산소 가스 분위기에서 성막함으로써, 플라즈마 손상이 경감되고, 희가스 원자 등의 여분의 원자가 함유되지 않기 때문에, 결정성이 높은 산화물 반도체 층(136b)이 성막된다. 산소 가스와 희가스를 포함하는 혼합 분위기에서도 성막할 수 있다는 것에 유의한다. 이러한 경우에, 산소 가스의 백분율은 30 부피% 이상, 바람직하게는 50 부피% 이상, 더욱 바람직하게는 80 부피% 이상으로 한다.
타겟이 Zn을 포함하는 경우에, 산소 가스 분위기에서 성막함으로써 플라즈마 손상이 경감되어, Zn의 휘발이 일어나기 어려운 산화물 반도체 층(136b)을 얻을 수 있다는 것에 유의한다.
산화물 반도체 층(136b)은, 기판을 성막실에 반송하고, 성막 가스를 유입하고, 성막 압력을 0.8 Pa 이하, 바람직하게는 0.4 Pa 이하로 하고, 성막 압력을 안정화시키기 위해 10초 이상 1000초 이하, 바람직하게는 15초 이상 720초 이하 동안 유지하는 수순 후에 성막한다. 성막 압력을 안정화시키기 위해 상기 기간 동안 유지함으로써, 산화물 반도체 층(136b)을 성막하는 동안의 불순물 혼입량을 저감할 수 있다. 이때, 타겟과 기판 사이의 거리를 40 mm 이하, 바람직하게는 25 mm 이하로 한다. 이러한 조건에서 산화물 반도체 층(136b)을 성막함으로써, 스퍼터링 입자와, 별도의 스퍼터링 입자, 가스 분자 또는 이온이 충돌하는 빈도를 낮출 수 있다. 즉, 성막 압력에 따라, 타겟과 기판 사이의 거리를 스퍼터링 입자, 가스 분자 또는 이온의 평균 자유 경로보다도 작게 함으로써, 막으로 인입되는 불순물 농도를 저감할 수 있다.
예를 들어, 압력이 0.4 Pa이고, 온도가 25℃ (절대 온도는 298 K임)인 경우에, 수소 분자 (H2)의 평균 자유 경로는 48.7 mm, 헬륨 원자 (He)의 평균 자유 경로는 57.9 mm, 물 분자 (H2O)의 평균 자유 경로는 31.3 mm, 메탄 분자 (CH4)의 평균 자유 경로는 13.2 mm, 네온 원자 (Ne)의 평균 자유 경로는 42.3 mm, 질소 분자 (N2)의 평균 자유 경로는 23.2 mm, 일산화탄소 분자 (CO)의 평균 자유 경로는 16.0 mm, 산소 분자 (O2)의 평균 자유 경로는 26.4 mm, 아르곤 원자 (Ar)의 평균 자유 경로는 28.3 mm, 이산화탄소 분자 (CO2)의 평균 자유 경로는 10.9 mm, 크립톤 원자 (Kr)의 의 평균 자유 경로는 13.4 mm, 크세논 원자 (Xe)의 평균 자유 경로는 9.6 mm이다. 압력이 2배가 되면 평균 자유 경로는 절반이 되고, 절대 온도가 2배가 되면 평균 자유 경로는 2배가 된다는 것에 유의한다.
평균 자유 경로는 압력, 온도 및 분자 (원자)의 직경에 따라 결정된다. 압력 및 온도를 일정하게 한 경우에는, 분자 (원자)의 직경이 클수록, 평균 자유 경로는 짧아진다. 분자 (원자)의 직경은 H2가 0.218 nm, He가 0.200 nm, H2O가 0.272 nm, CH4가 0.419 nm, Ne이 0.234 nm, N2가 0.316 nm, CO가 0.380 nm, O2가 0.296 nm, Ar이 0.286 nm, CO2가 0.460 nm, Kr이 0.415 nm, Xe가 0.491 nm라는 것에 유의한다.
따라서, 분자 (원자)의 직경이 클수록, 평균 자유 경로가 짧아지며, 분자 (원자)가 막으로 도입되는 경우에 분자 (원자)의 직경이 크기 때문에 결정화도가 저하되게 한다. 그 때문에, 예를 들어 Ar 이상의 직경을 갖는 분자 (원자)는 불순물이 되기 쉽다고 말할 수 있다.
산화물 층(136c)을 성막한다. 산화물 층(136c)은 기판 가열 온도를 실온 (25℃) 이상 600℃ 이하, 바람직하게는 70℃ 이상 550℃ 이하, 더욱 바람직하게는 100℃ 이상 500℃ 이하로 하여 산소 가스 분위기에서 성막한다. 성막시의 기판 가열 온도가 높을수록, 산화물 층(136c) 중의 불순물 농도는 낮아진다. 또한, 피성막면 위에서의 스퍼터링 입자의 이동이 일어나기 쉬워지기 때문에, 원자 배열이 규칙적이 되고 고밀도화되어, 산화물 층(136c)의 결정성은 높아진다. 또한, 산소 가스 분위기에서 성막함으로써, 플라즈마 손상이 경감되고, 희가스 원자 등의 여분의 원자가 함유되지 않기 때문에, 결정성이 높은 산화물 층(136c)이 성막된다. 산소 가스와 희가스를 포함하는 혼합 분위기에서도 성막할 수 있다는 것에 유의한다. 이러한 경우에, 산소 가스의 백분율은 30 부피% 이상, 바람직하게는 50 부피% 이상, 더욱 바람직하게는 80 부피% 이상으로 한다. 산화물 층(136c)은, 기판을 성막실에 반송하고, 성막 가스를 유입하고, 성막 압력을 0.8 Pa 이하, 바람직하게는 0.4 Pa 이하로 하고, 성막 압력을 안정화시키기 위해 10초 이상 1000초 이하, 바람직하게는 15초 이상 720초 이하 동안 유지한 후에 성막한다. 성막 압력을 안정화시키기 위해 상기 기간 동안 유지함으로써, 산화물 층(136c)을 성막하는 동안의 불순물 혼입량을 저감할 수 있다.
이어서, 가열 처리를 행한다. 가열 처리는 감압 하에 또는 불활성 분위기 또는 산화성 분위기에서 행한다. 가열 처리에 의해, 산화물 반도체 층(136b) 중의 불순물 농도를 저감할 수 있다.
가열 처리는, 감압 하에 또는 불활성 분위기에서 가열 처리를 행한 후, 온도를 유지하면서 분위기를 산화성 분위기로 전환하고, 가열 처리를 추가로 행하는 방식으로 행하는 것이 바람직하다. 감압 하에 또는 불활성 분위기에서 가열 처리를 행하면, 산화물 반도체 층(136b) 중의 불순물 농도를 저감할 수 있지만, 동시에 산소 결손도 생성된다. 생성된 산소 결손은, 산화성 분위기에서의 가열 처리에 의해 저감할 수 있다.
산화물 반도체 층(136b) 위에 성막시의 기판 가열 이외에도 가열 처리를 행함으로써, 막 중의 불순물 농도를 저감할 수 있다.
구체적으로는, SIMS에 의해 측정된 산화물 반도체 층(136b) 중의 수소 농도는 2 × 1020 원자수/cm3 이하, 바람직하게는 5 × 1019 원자수/cm3 이하, 더욱 바람직하게는 1 × 1019 원자수/cm3 이하, 보다 더 바람직하게는 5 × 1018 원자수/cm3 이하로 할 수 있다.
SIMS에 의해 측정된 산화물 반도체 층(136b) 중의 질소 농도는 5 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 이하, 더욱 바람직하게는 1 × 1018 원자수/cm3 이하, 보다 더 바람직하게는 5 × 1017 원자수/cm3 이하로 할 수 있다.
SIMS에 의해 측정된 산화물 반도체 층(136b) 중의 탄소 농도는 5 × 1019 원자수/cm3 미만, 바람직하게는 5 × 1018 원자수/cm3 이하, 더욱 바람직하게는 2 × 1018 원자수/cm3 이하, 보다 더 바람직하게는 5 × 1017 원자수/cm3 이하로 할 수 있다.
산화물 반도체 층(136b)은, TDS 분석에 의해 측정된, 질량 대 전하비 (m/z)가 2 (예를 들어, 수소 분자)인 기체 분자 (원자), 질량 대 전하비 (m/z)가 18인 기체 분자 (원자), 질량 대 전하비 (m/z)가 28인 기체 분자 (원자) 및 질량 대 전하비 (m/z)가 44인 기체 분자 (원자) 각각의 방출량이 1 × 1019 개/cm3 이하, 바람직하게는 1 × 1018 개/cm3 이하일 수 있다.
TDS 분석을 사용하여 방출량을 측정하는 방법에 대해서는, 하기 기재된 산소 원자의 방출량의 측정 방법에 관한 기재를 참조한다.
상기 기재된 바와 같이, 산화물 반도체 층(136b) 및 산화물 층(136c)을 성막함으로써, 산화물 반도체 층(136b)의 결정성을 높일 수 있고, 산화물 반도체 층(136b) 및 산화물 층(136c) 및 산화물 반도체 층(136b)과 산화물 층(136c)과의 계면에서의 불순물 농도를 저감할 수 있다.
본 발명의 일 실시형태의 산화물 층 및 산화물 반도체 층은 스퍼터링 방법에 의해 성막할 수 있지만, 이러한 층을 다른 방법, 예를 들어 CVD 방법 중 하나인 열 CVD 방법에 의해 성막할 수도 있다. 열 CVD 방법의 예로서, 금속 유기 화학 기상 성장 (MOCVD) 방법 또는 원자 층 퇴적(ALD) 방법을 사용할 수 있다.
열 CVD 방법은 막을 형성하기 위해 플라즈마를 사용하지 않기 때문에, 플라즈마 손상에 의한 결함이 생성되지 않는다는 이점을 갖는다.
열 CVD 방법에 의해, 원료 가스와 산화제를 동시에 성막실에 공급하며, 성막실 내의 압력을 대기압 또는 감압으로 하고, 성막실 내의 기판 근방에서 또는 기판 위에서 서로 반응시키는 방식으로 성막을 행할 수 있다.
ALD 방법에 의해, 성막실 내의 압력을 대기압 또는 감압으로 하고, 반응을 위한 원료 가스를 성막실로 순차 도입하고, 이어서 그 가스 도입의 순서를 반복함으로써 성막을 행할 수 있다. 예를 들어, 각각의 스위칭 밸브 (고속 밸브로도 지칭함)를 전환함으로써 2종 이상의 원료 가스를 성막실에 순차 공급한다. 예를 들어, 제1 원료 가스를 도입하고, 원료 가스들이 혼합되지 않도록 제1 원료 가스의 도입과 동시에 또는 그 후에 불활성 가스 (예를 들어, 아르곤 또는 질소) 등을 도입하고, 이어서 제2 원료 가스를 도입한다. 제1 가스와 불활성 가스를 동시에 도입하는 경우에, 불활성 가스는 캐리어 가스로서 기능하며, 제2 원료 가스의 도입과 동시에 불활성 가스를 도입할 수도 있다는 것에 유의한다. 대안적으로, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입할 수도 있다. 제1 원료 가스가 기판의 표면 위에 흡착되어 제1 층이 성막되고, 이어서 제2 원료 가스가 도입되어 제1 층과 반응하여, 제2 층이 제1 층 위에 적층되어 박막이 형성된다. 가스 도입 순서를 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에, ALD 방법은 정밀한 두께 조절을 가능하게 하여, 미세한 FET를 제작하는데 적합하다.
MOCVD 방법 또는 ALD 방법 등의 열 CVD 방법에 의해, 상기 기재된 산화물 층 및 산화물 반도체 층을 성막할 수 있으며, 예를 들어 In-Ga-Zn 산화물 막을 성막하는 경우에는, 트리메틸인듐, 트리메틸갈륨 및 디에틸아연을 사용한다. 트리메틸인듐의 화학식은 (CH3)3In인 것에 유의한다. 트리메틸갈륨의 화학식은 (CH3)3Ga이다. 디에틸아연의 화학식은 (CH3)2Zn이다. 상기 조합으로 한정되지는 않으며, 트리메틸갈륨 대신에 트리에틸갈륨 (화학식: (C2H5)3Ga)을 사용할 수도 있고, 디에틸아연 대신에 디메틸아연 (화학식: (C2H5)2Zn)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치를 사용하여 산화물 반도체 막, 예를 들어 In-Ga-Zn 산화물 막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 복수회 순차 도입하여 In-O 층을 형성하고, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 Ga-O 층을 형성하고, 그 후 Zn(CH3)2 가스와 O3 가스를 동시에 도입하여 Zn-O 층을 형성한다. 이들 층의 순서는 이러한 예로 제한되지는 않는다는 것에 유의한다. 이들 가스를 혼합하여 In-Ga-O 층, In-Zn-O 층, Ga-In-O 층, Zn-In-O 층 또는 Ga-Zn-O 층 등의 혼합 화합물 층을 형성할 수도 있다. O3 가스 대신에 Ar 등의 불활성 가스로 버블링한 H2O 가스를 사용할 수도 있지만, H를 함유하지 않는 O3 가스를 사용하는 편이 바람직하다는 것에 유의한다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용할 수도 있다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용할 수도 있다. In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용할 수도 있다. 또한, Zn(CH3)2 가스를 사용할 수도 있다.
<2. 트랜지스터>
이하에서는, 산화물 반도체 층(106b)에 채널이 형성된 다층막(106)을 포함하는 트랜지스터에 대해서 설명한다.
<2-1. 트랜지스터 구조 (1)>
본 섹션에서는, 톱 게이트형 트랜지스터에 대해서 설명한다.
<2-1-1. 트랜지스터 구조 (1-1)>
여기서는, 톱 게이트형 트랜지스터의 1종인 톱 게이트 톱 콘택트 (TGTC) 구조 트랜지스터에 대해서 도 21의 (A) 내지 (D)를 참조하여 설명한다.
도 21의 (A) 내지 (D)는 TGTC 트랜지스터의 상면도 및 단면도이다. 도 21의 (A)는 트랜지스터의 상면도이다. 도 21의 (B)는 도 21의 (A)에서의 일점쇄선 A1-A2에 따른 단면도이다. 도 21의 (D)는 도 21의 (B)에서의 소스 전극(116a) 및 다층막(106) 근방의 확대도이다. 도 21의 (C)는 도 21의 (A)에서의 일점쇄선 A3-A4에 따른 단면도이다.
도 21의 (B)에 나타낸 트랜지스터는 기판(100) 위에 제공된 하지 절연막(102)과; 하지 절연막(102) 위에 제공된 산화물 층(106a), 산화물 층(106a) 위에 제공된 산화물 반도체 층(106b), 산화물 반도체 층(106b) 위에 제공된 산화물 층(106c) 및 적어도 산화물 반도체 층(106b)의 측면과 접하여 제공된 산화물 층(106d)을 포함하는 다층막(106)과; 하지 절연막(102) 및 다층막(106) 위에 제공된 소스 전극(116a) 및 드레인 전극(116b)과; 다층막(106), 소스 전극(116a) 및 드레인 전극(116b) 위에 제공된 게이트 절연막(112)과; 게이트 절연막(112) 위에 제공된 게이트 전극(104)과; 게이트 절연막(112) 및 게이트 전극(104) 위에 제공된 보호 절연막(118)을 포함한다. 트랜지스터는 하지 절연막(102) 및/또는 보호 절연막(118)을 반드시 포함하는 것은 아님에 유의한다.
소스 전극(116a) 및 드레인 전극(116b)에 사용하는 도전막의 종류에 따라서는, 다층막(106)의 일부로부터 산소를 빼앗거나, 또는 혼합층 (도전막의 주성분인 금속 원소가 다층막(106) 중에 인입하는 방식으로 형성된 층)을 형성할 수 있어, 채널과 소스 및 드레인 전극(116a 및 116b) 사이에 다층막(106) 중에 소스 영역 및 드레인 영역을 형성할 수 있다는 것에 유의한다. 도 21의 (B)에서, 소스 영역 및 드레인 영역을 각각 "n층"과 점선으로 표기한다.
도 21의 (A) 내지 (D)에 나타낸 트랜지스터에서의 채널 형성 영역은, 소스 전극(116a)과 드레인 전극(116b) 사이에 위치하고 게이트 전극(104)과 중첩되는 다층막(106)의 일부이다. 여기서는, 산화물 반도체 층(106b)에 흐르는 전류의 주 경로를 채널로 지칭한다.
도 21의 (C)에 나타낸 바와 같이, 트랜지스터의 채널을 포함하는 산화물 반도체 층(106b)의 측면 위에 산화물 층(106d)이 제공된다. 산화물 반도체 층(106b)의 측면 위에 보호막이 제공되지 않은 경우에는, 해당 측면에서 산소 결손 등이 발생하기 쉽고, 불순물 농도가 높아지기 쉽다. 해당 측면에서 산소 결손 또는 불순물이 많이 존재하면, 해당 측면에서 역치 전압이 상이한 제2 트랜지스터가 형성된 것으로 보이며, 이는 트랜지스터의 전기 특성 변동으로 이어진다. 도 21의 (A) 내지 (D)에서의 트랜지스터에서는 산화물 층(106d)이 산화물 반도체 층(106b)의 측면을 보호하고 있기 때문에, 해당 측면에서 산소 결손이 발생하지 않고, 해당 측면의 불순물 농도가 높아지지 않는다. 따라서, 트랜지스터는 안정한 전기 특성을 가질 수 있다.
도 21의 (C)에서, 하지 절연막(102)은 두께가 상이한 3개의 영역을 포함한다. 구체적으로는, 3개의 영역 중에서, 산화물 층(106a)과 접하는 제1 영역이 가장 두께가 크고, 산화물 층(106d)의 외주 (도 21의 (A) 참조)와 같거나 또는 산화물 층(106d)의 외주보다도 외측에 있는 제2 영역이 두번째로 두께가 크고, 제2 영역의 외측에 있는 제3 영역이 가장 두께가 작다.
도 22의 (A) 내지 (C)에 나타낸 트랜지스터와 같이, 다층막(106)이 소스 전극(116a) 및 드레인 전극(116b)의 폭 (채널 폭 방향의 길이)보다 내측에 제공될 수도 있다는 것에 유의한다. 도 22의 (A) 내지 (C)에 나타낸 트랜지스터에서는, 게이트 전극(104), 소스 전극(116a) 및 드레인 전극(116b) 등에 의해 다층막(106)이 차광되기 때문에, 광에 의한 전기 특성의 변동이 일어나기 어렵다.
다층막(106)에 대해서는, 다층막(106)에 관한 상기 섹션의 기재를 참조한다. 도 21의 (A) 내지 (D)에서의 트랜지스터는, 다층막(106)에서의 산화물 반도체 층(106b)에 채널이 형성된 트랜지스터이다. 산화물 반도체 층(106b)은 넓은 밴드 갭을 갖고, 실질적으로 진성이기 때문에, 도 21의 (A) 내지 (D)에서의 트랜지스터는 트랜지스터가 오프 상태일 때의 누설 전류 (오프 전류로도 지칭됨)가 극도로 작은 트랜지스터이다. 구체적으로는, 채널 길이가 3 μm, 채널 폭이 10 μm인 트랜지스터에서, 오프 전류를 1 × 10-20 A 미만, 바람직하게는 1 × 10-22 A 미만, 더욱 바람직하게는 1 × 10-24 A 미만으로 할 수 있다. 즉, 트랜지스터의 온/오프비를 15자리 이상 50자리 이하, 바람직하게는 20자리 이상 50자리 이하, 더욱 바람직하게는 20자리 이상 150자리 이하로 할 수 있다.
도 21의 (A) 내지 (D)에 나타낸 트랜지스터에서는, 다층막(106)의 일부로서 다층막(106)의 측면 위에 곡면을 갖는 산화물 층(106d)이 제공되고, 두께가 상이한 3개의 영역을 포함하는 하지 절연막(102)이 제공되기 때문에, 다층막(106) 위에 형성하는 막의 단차 피복성이 높아지고, 막의 균열 및 공동의 생성이 억제된다. 따라서, 막의 균열 또는 공동에 의해 외부로부터 불순물이 인입하는 것이 발생하지 않아, 안정한 전기 특성을 갖는 트랜지스터가 얻어질 수 있다.
기판(100)은 특별히 제한되지는 않는다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판 또는 사파이어 기판을 기판(100)으로서 사용할 수도 있다. 대안적으로, 실리콘, 탄화실리콘 등으로 제조된 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 제조된 화합물 반도체 기판, 실리콘-온-인슐레이터 (SOI) 기판 등을 기판(100)으로서 사용할 수도 있으며, 또한 대안적으로, 임의의 이들 기판에 반도체 소자가 추가로 제공된 것을 기판(100)으로서 사용할 수도 있다.
기판(100)으로서 제5 세대 (1000 mm × 1200 mm 또는 1300 mm × 1500 mm), 제6 세대 (1500 mm × 1800 mm), 제7 세대 (1870 mm × 2200 mm), 제8 세대 (2200 mm × 2500 mm), 제9 세대 (2400 mm × 2800 mm), 또는 제10 세대 (2880 mm × 3130 mm) 등의 대형 유리 기판을 사용하는 경우에, 반도체 장치의 제작 공정에서의 가열 처리 등에서 발생하는 기판(100)의 수축에 의해 미세 가공이 때때로 곤란해지는 경우가 있다. 그로 인해, 상기 기재된 대형 유리 기판을 기판(100)으로서 사용하는 경우에, 가열 처리에 의한 수축이 작은 기판을 사용하는 것이 바람직하다. 예를 들어, 기판(100)으로서 400℃, 바람직하게는 450℃, 더욱 바람직하게는 500℃에서 1시간 가열 처리를 행한 후의 수축량이 10 ppm 이하, 바람직하게는 5 ppm 이하, 더욱 바람직하게는 3 ppm 이하인 대형 유리 기판을 사용하는 것이 가능하다.
또한 대안적으로, 기판(100)으로서 가요성 기판을 사용할 수도 있다. 가요성 기판 위에 트랜지스터를 형성하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 비가요성 기판으로부터 트랜지스터를 박리하고, 가요성 기판인 기판(100)에 전치하는 방법도 있다는 것에 유의한다. 이러한 경우에, 비가요성 기판과 트랜지스터 사이에 박리층이 제공되는 것이 바람직하다.
하지 절연막(102)은, 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 함유하는 절연막을 사용하여 단층으로 또는 적층으로 형성될 수 있다.
하지 절연막(102)은, 예를 들어 제1 층으로서의 질화실리콘 층 및 제2 층으로서의 산화실리콘 층을 포함하는 다층막으로 한다. 이러한 경우에, 산화실리콘 층은 산화질화실리콘 층일 수도 있다. 또한, 질화실리콘 층은 질화산화실리콘 층일 수도 있다. 산화실리콘 층으로서는 결함 밀도가 작은 산화실리콘 층을 사용하는 것이 바람직하다. 구체적으로는, ESR에서 g값이 2.001인 신호에 유래하는 스핀 밀도가 3 × 1017 스핀수/cm3 이하, 바람직하게는 5 × 1016 스핀수/cm3 이하인 산화실리콘 층을 사용한다. 산화실리콘 층으로서는 과잉 산소를 함유하는 산화실리콘 층을 사용한다. 질화실리콘 층으로서는 수소 및 암모니아의 방출량이 적은 질화실리콘 층을 사용한다. 수소 또는 암모니아의 방출량은 TDS에 의해 측정할 수 있다. 또한, 질화실리콘 층으로서는 산소를 투과하지 않거나 또는 대부분 투과하지 않는 질화실리콘 층을 사용한다.
과잉 산소란, 가열 처리에 의해 산화물 층, 산화물 반도체 층, 산화실리콘 층, 산화질화실리콘 층 등 중에서 이동할 수 있는 산소, 화학양론적 조성보다 과잉으로 함유된 산소, 또는 산소 결손에 들어가 산소 결손을 저감하는 기능을 갖는 산소를 지칭한다는 것에 유의한다.
과잉 산소를 함유하는 산화실리콘 층이란, 가열 처리 등에 의해 산소를 방출할 수 있는 산화실리콘 층을 의미한다. 과잉 산소를 함유하는 절연막이란, 가열 처리에 의해 산소를 방출하는 절연막을 의미한다.
여기서, 가열 처리에 의해 산소를 방출하는 막은, TDS 분석에서 1 × 1018 원자수/cm3 이상, 1 × 1019 원자수/cm3 이상 또는 1 × 1020 원자수/cm3 이상인 양의 산소 (산소 원자수로 환산)를 방출할 수 있다.
여기서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 대해서 설명한다.
TDS에서의 측정 시료로부터의 기체의 전체 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 이어서, 표준 시료와의 비교에 의해, 기체의 전체 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 결과 및 측정 시료의 TDS 결과를 사용하여, 측정 시료의 산소 분자의 방출량 (NO2)은 하기 수학식 2에 따라 구할 수 있다. 여기서, TDS 분석에서 얻어지는 질량수 32인 가스 모두가 산소 분자 유래인 것으로 가정한다. 질량수 32인 가스로서 주어지는 CH3OH는, 존재할 가능성이 낮은 것으로서 여겨져서 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17 또는 18인 산소 원자를 포함하는 산소 분자도, 이러한 분자의 자연계에서의 존재비율이 극미량이기 때문에 고려하지 않는다.
<수학식 2>
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NH2는 표준 시료로부터 탈리한 수소 분자의 수를 밀도로 환산하여 얻어진 값이다. SH2는 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 수학식 2의 상세에 관해서는 일본 공개 특허 출원 번호 (평)6-275697을 참조한다. 상기 산소의 방출량은 에스코 리미티드(ESCO Ltd.) 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016 원자수/cm2의 수소 원자를 함유하는 실리콘 웨이퍼를 사용하여 측정하였다는 것에 유의한다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 상기 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 추정할 수 있다는 것에 유의한다.
NO2는 산소 분자의 방출량이라는 것에 유의한다. 산소 원자로 환산했을 때의 산소 방출량은 산소 분자의 방출량의 2배가 된다.
또한, 가열 처리에 의해 산소를 방출하는 막은 과산화 라디칼을 함유할 수 있다. 구체적으로는, 과산화 라디칼에 기인한 스핀 밀도가 5 × 1017 스핀수/cm3 이상이다. 과산화 라디칼을 함유하는 막은 ESR에서 생성된 g값이 2.01 근방에 비대칭 신호를 가질 수도 있다는 것에 유의한다.
과잉 산소를 함유하는 절연막은 산소 과잉의 산화실리콘 (SiOX (X > 2))를 사용하여 형성될 수 있다. 산소 과잉의 산화실리콘 (SiOX (X > 2))에서는 단위 부피당 산소 원자수가 단위 부피당 실리콘 원자수의 2배보다 많다. 단위 부피당 실리콘 원자수 및 산소 원자수는 러더포드(Rutherford) 후방산란 분광측정법 (RBS)에 의해 측정한다.
소스 전극(116a) 및 드레인 전극(116b)은 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈륨 및 텅스텐을 1종 이상 함유하는 도전막을 단층으로 또는 적층으로 사용하여 형성될 수 있다. 소스 전극(116a)과 드레인 전극(116b)은 동일한 조성 또는 상이한 조성을 가질 수 있다는 것에 유의한다.
게이트 절연막(112)은 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 함유하는 절연막을 단층으로 또는 적층으로 사용하여 형성될 수 있다.
게이트 절연막(112)은, 예를 들어 제1 층으로서의 질화실리콘 층 및 제2 층으로서의 산화실리콘 층을 포함하는 다층막으로 할 수 있다. 이러한 경우에, 산화실리콘 층은 산화질화실리콘 층일 수도 있다. 또한, 질화실리콘 층은 질화산화실리콘 층일 수도 있다. 산화실리콘 층으로서는 결함 밀도가 작은 산화실리콘 층을 사용하는 것이 바람직하다. 구체적으로는, 전자 스핀 공명 (ESR)에서 g값이 2.001인 신호에 유래하는 스핀 밀도가 3 × 1017 스핀수/cm3 이하, 바람직하게는 5 × 1016 스핀수/cm3 이하인 산화실리콘 층을 사용한다. 산화실리콘 층으로서는, 과잉 산소를 갖는 산화실리콘 층을 사용하는 것이 바람직하다. 질화실리콘 층으로서는 수소 및 암모니아의 방출량이 적은 질화실리콘 층을 사용한다. 수소 또는 암모니아의 방출량은 TDS에 의해 측정할 수 있다.
게이트 절연막(112)의 두께는 산화물 층(106a) 및 하지 절연막(102)의 형상에 따른 최적값을 갖는다. 여기서, 산화물 층(106a)의 두께를 HS1로 나타내고, 하지 절연막(102)의 제2 영역과 제3 영역 사이의 두께 차를 HO1로 나타내고, 제1 영역과 제2 영역 사이의 두께 차를 HO2로 나타낸다. 이러한 경우에, 게이트 절연막(112)의 두께는 HS1 이상, 바람직하게는 (HS1 + HO2) 이상, 더욱 바람직하게는 (HS1 + HO2 + HO1) 이상으로 한다. 게이트 절연막(112)의 두께는 100 nm 이하, 바람직하게는 50 nm 이하, 더욱 바람직하게는 30 nm 이하, 보다 더 바람직하게는 20 nm 이하로 한다. 게이트 절연막(112)의 두께를 상기 범위 내로 함으로써, 산화물 층(106d)을 개재하여 산화물 반도체 층(106b)에 게이트 전극(104)으로부터의 전계를 인가할 수 있기 때문에, 트랜지스터의 온 및 오프 전환이 빠르게 행하여져, 트랜지스터를 고속 동작시킬 수 있다.
게이트 전극(104)은 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈륨 및 텅스텐을 1종 이상 함유하는 도전막을 단층으로 또는 적층으로 사용하여 형성될 수 있다.
구조는 다층막(106)의 단부가 게이트 전극(104)의 외측에 위치하는 도 21의 (A)에 나타낸 구조로 한정되지는 않으며, 다층막(106)의 단부가 게이트 전극(104)의 내측에 위치하는 구조가 사용될 수도 있다는 것에 유의한다. 이러한 구조로 함으로써, 기판(100)측으로부터 광이 입사했을 때에, 다층막(106) 중에서 광에 의해 캐리어가 생성되는 것을 억제할 수 있다.
도 21의 (A)에서는 다층막(106)의 단부가 게이트 전극(104)보다도 외측에 위치하지만, 다층막(106) 중에서 광에 의해 캐리어가 생성되는 것을 억제하기 위해서, 다층막(106)의 단부가 게이트 전극(104)의 내측에 위치할 수도 있다는 것에 유의한다.
보호 절연막(118)은 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란타넘, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 함유하는 절연막을 단층으로 또는 적층으로 사용하여 형성될 수 있다.
보호 절연막(118)은, 예를 들어 제1 층으로서의 산화실리콘 층 및 제2 층으로서의 질화실리콘 층을 포함하는 다층막으로 할 수 있다. 이러한 경우에, 산화실리콘 층은 산화질화실리콘 층일 수도 있다. 또한, 질화실리콘 층은 질화산화실리콘 층일 수도 있다. 산화실리콘 층으로서는 결함 밀도가 작은 산화실리콘 층을 사용하는 것이 바람직하다. 구체적으로는, ESR에서 g값이 2.001인 신호에 유래하는 스핀 밀도가 3 × 1017 스핀수/cm3 이하, 바람직하게는 5 × 1016 스핀수/cm3 이하인 산화실리콘 층을 사용한다. 질화실리콘 층으로서는 수소 및 암모니아의 방출량이 적은 질화실리콘 층을 사용한다. 수소 또는 암모니아의 방출량은 TDS에 의해 측정할 수 있다. 또한, 질화실리콘 층으로서는 산소를 투과하지 않거나 또는 대부분 투과하지 않는 질화실리콘 층을 사용한다.
대안적으로, 보호 절연막(118)은, 예를 들어 제1 층으로서의 제1 산화실리콘 층, 제2 층으로서의 제2 산화실리콘 층 및 제3 층으로서의 질화실리콘 층을 포함하는 다층막으로 할 수 있다. 이러한 경우에, 제1 산화실리콘 층 및/또는 제2 산화실리콘 층은 산화질화실리콘 층일 수도 있다. 또한, 질화실리콘 층은 질화산화실리콘 층일 수도 있다. 제1 산화실리콘 층으로서는 결함 밀도가 작은 산화실리콘 층을 사용하는 것이 바람직하다. 구체적으로는, ESR에서 g값이 2.001인 신호에 유래하는 스핀 밀도가 3 × 1017 스핀수/cm3 이하, 바람직하게는 5 × 1016 스핀수/cm3 이하인 산화실리콘 층을 사용한다. 제2 산화실리콘 층으로서는 과잉 산소를 갖는 산화실리콘 층을 사용한다. 질화실리콘 층으로서는 수소 및 암모니아의 방출량이 적은 질화실리콘 층을 사용한다. 또한, 질화실리콘 층으로서는 산소를 투과하지 않거나 또는 대부분 투과하지 않는 질화실리콘 층을 사용한다.
하지 절연막(102), 게이트 절연막(112) 및 보호 절연막(118) 중 적어도 하나가 과잉 산소를 함유하는 절연막인 경우에, 과잉 산소에 의해 산화물 반도체 층(106b)의 산소 결손을 저감할 수 있다.
상기 기재된 트랜지스터에서는 다층막(106)의 산화물 반도체 층(106b)에 채널이 형성됨으로써, 트랜지스터가 안정한 전기 특성을 갖고, 높은 전계 효과 이동도를 갖는다. 다층막(106)의 일부로서 다층막(106)의 측면 위에 곡면을 갖는 산화물 층(106d)이 제공되고, 두께가 상이한 3개의 영역을 포함하는 하지 절연막(102)이 트랜지스터에 제공되기 때문에, 다층막(106) 위에 형성된 막의 단차 피복성이 높아져, 보다 안정한 전기 특성을 갖는 트랜지스터가 된다.
도 23의 (A) 내지 (C)는 도 21의 (A) 내지 (D)에서의 트랜지스터와, 소스 및 드레인 전극의 형상이 상이한 트랜지스터에 대해서 나타낸다.
도 23의 (A) 내지 (C)에서는, 소스 전극(116a) 및 드레인 전극(116b) 대신에 소스 전극(117a) 및 드레인 전극(117b)이 제공된다.
소스 전극(117a) 및 드레인 전극(117b)은 그의 단부에 단차를 갖기 때문에, 게이트 절연막(112) 등의 단차 피복성이 높아서, 게이트 전극(104)과 소스 및 드레인 전극(117a 및 117b) 사이에 생성되는 누설 전류를 저감할 수 있다는 것에 유의한다.
소스 전극(117a) 및 드레인 전극(117b)은 단층으로 한정되지는 않으며, 적층 구조를 가질 수도 있다는 것에 유의한다. 예를 들어, 제1 층의 두께를 50 nm 이하로 함으로써, 제1 층 위에서만 전자 빔에 의한 미세 가공을 행하는 것도 가능하게 된다. 따라서, 도 21의 (A) 내지 (D)에서의 트랜지스터의 구조보다도, 도 23의 (A) 내지 (C)에서의 트랜지스터의 구조는 미세화에 보다 적합하다.
기타 구조에 대해서는 도 21의 (A) 내지 (D)에 관한 기재를 참조할 수 있기 때문에, 기타 구조에 관한 기재는 생략한다.
<2-1-2. 트랜지스터 구조 (1-1)의 제작 방법>
여기서, 도 21의 (A) 내지 (D)에 나타낸 트랜지스터의 제작 방법에 대해서 도 24의 (A) 내지 (C) 및 도 25의 (A) 및 (B)를 참조하여 설명한다.
우선은, 기판(100)을 제조한다.
이어서, 하지 절연막(102)이 되는 절연막을 성막한다.
여기서, 하지 절연막(102)이 되는 절연막을 3층 구조로 하는 경우에 대해서 설명한다. 먼저, 질화실리콘 층을 성막한다. 이어서, 제1 산화실리콘 층을 성막한다. 이어서, 산화실리콘 층에 산소 이온을 첨가하는 처리를 행할 수도 있다. 산소 이온을 첨가하는 처리는 이온 도핑 장치 또는 플라즈마 처리 장치를 사용하여 행할 수 있다. 이온 도핑 장치로서, 질량 분리 기능을 갖는 이온 도핑 장치를 사용할 수도 있다. 산소 이온의 원료로서, 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스 또는 오존 가스 등을 사용할 수 있다. 이어서, 제2 산화실리콘 층을 성막함으로써 하지 절연막(102)이 되는 절연막을 형성한다.
질화실리콘 층은 플라즈마 CVD 방법에 의해 성막하는 것이 바람직하다. 구체적으로는, 기판 온도를 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 하고, 실리콘을 함유하는 퇴적성 가스, 질소 가스 및 암모니아 가스를 사용하고, 압력을 20 Pa 이상 250 Pa 이하, 바람직하게는 40 Pa 이상 200 Pa 이하로 하고, 고주파 전력을 공급하는 조건 하에 성막을 행한다.
질소 가스의 유량은 암모니아 가스의 유량의 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 한다는 것에 유의한다. 암모니아 가스는 실리콘을 함유하는 퇴적성 가스 및 질소 가스의 분해를 촉진할 수 있다는 것에 유의한다. 이것은, 암모니아 가스가 플라즈마 에너지 및 열 에너지에 의해 해리하고, 해리에 의해 생성되는 에너지가 실리콘을 함유하는 퇴적성 가스의 결합 및 질소 가스의 결합의 분해에 기여하기 때문이다.
따라서, 상기 방법에 의해, 수소 가스 및 암모니아 가스의 방출량이 적은 질화실리콘 층을 성막할 수 있다. 또한, 질화실리콘 층은 수소의 함량이 적기 때문에, 질화실리콘 층이 치밀해지고, 수소, 물 및 산소가 질화실리콘 층을 투과하지 않거나 또는 대부분 투과하지 않는다.
제1 산화실리콘 층은 플라즈마 CVD 방법에 의해 성막하는 것이 바람직하다. 구체적으로는, 기판 온도를 160℃ 이상 350℃ 이하, 바람직하게는 180℃ 이상 260℃ 이하로 하고, 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 사용하고, 압력을 100 Pa 이상 250 Pa 이하, 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 조건 하에 성막을 행한다.
상기 방법에 의해, 플라즈마 중에서의 가스의 분해 효율이 높아져서, 산소 라디칼이 증가하고, 가스의 산화가 진행하기 때문에, 과잉 산소를 함유하는 제1 산화실리콘 층을 성막할 수 있다.
제2 산화실리콘 층은 CVD 방법의 1종인 플라즈마 CVD 방법에 의해 성막하는 것이 바람직하다. 구체적으로는, 기판 온도를 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 하고, 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 사용하고, 압력을 20 Pa 이상 250 Pa 이하, 바람직하게는 40 Pa 이상 200 Pa 이하로 하고, 전극에 고주파 전력을 공급하는 조건 하에 성막을 행한다. 실리콘을 함유하는 퇴적성 가스의 대표예로는 실란, 디실란, 트리실란 및 불화실란이 있다는 것에 유의한다. 산화성 가스의 예로는 산소, 오존, 아산화질소 및 이산화질소가 있다.
실리콘을 함유하는 퇴적성 가스의 유량에 대한 산화성 가스의 유량을 100배 이상으로 함으로써, 제2 산화실리콘 층 중의 수소 함량을 저감하고, 댕글링 본드를 저감할 수 있다는 것에 유의한다.
이상과 같이, 결함 밀도가 작은 제2 산화실리콘 층을 성막한다. 즉, 제2 산화실리콘 층은 ESR에서 g값이 2.001인 신호에 유래하는 스핀 밀도가 3 × 1017 스핀수/cm3 이하 또는 5 × 1016 스핀수/cm3 이하일 수 있다.
이어서, 산화물 층(106a)과, 산화물 층(106a) 위에 제공된 산화물 반도체 층(106b)과, 산화물 반도체 층(106b) 위에 제공된 산화물 층(106c)과, 적어도 산화물 반도체 층(106b)의 측면과 접하여 제공된 산화물 층(106d)을 포함하는 다층막(106)을 형성한다. 이때, 하지 절연막(102)이 되는 절연막은, 일부가 에칭되어서 하지 절연막(133)이 된다 (도 24의 (A) 참조). 하지 절연막(133) 및 다층막(106)의 형성 방법에 대해서는, 도 3의 (A) 내지 (C), 도 4의 (A) 내지 (C), 도 5의 (A) 내지 (B), 도 6의 (A) 내지 (C) 및 도 7의 (A) 내지 (C)에 관한 기재를 참조한다.
이어서, 소스 전극(116a) 및 드레인 전극(116b)이 되는 도전막을 성막한다. 소스 전극(116a) 및 드레인 전극(116b)이 되는 도전막은, 소스 전극(116a) 및 드레인 전극(116b)으로서 나타낸 임의의 도전막을 사용하여 스퍼터링 방법, 화학 기상 성장 (CVD) 방법, 분자 빔 애피택시 (MBE) 방법, 원자 층 퇴적 (ALD) 방법 또는 펄스 레이저 퇴적 (PLD) 방법에 의해 성막할 수 있다.
이어서, 소스 전극(116a) 및 드레인 전극(116b)이 되는 도전막의 일부를 에칭하여, 소스 전극(116a) 및 드레인 전극(116b)을 형성함과 함께, 하지 절연막(133)의 일부가 에칭되어, 하지 절연막(102)이 된다 (도 24의 (B) 참조). 하지 절연막(102)은 2회의 별도의 에칭 수순에 의해 일부가 에칭됨으로써, 두께가 상이한 3개의 영역을 포함하게 된다.
이어서, 게이트 절연막(112)을 성막한다 (도 24의 (C) 참조). 게이트 절연막(112)은 게이트 절연막(112)에 사용될 수 있는 임의의 상기 절연막을 사용하여 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법 또는 PLD법에 의해 성막할 수 있다. 게이트 절연막(112)은, 다층막(106)의 일부로서 다층막(106)의 측면 위에 곡면을 갖는 산화물 층(106d)이 제공되고, 하지 절연막(102)이 두께가 상이한 3개의 영역을 갖기 때문에, 단차 피복성이 높아, 형상 불량이 발생하기 어렵다.
이어서, 게이트 전극(104)이 되는 도전막을 성막한다. 게이트 전극(104)이 되는 도전막은, 게이트 전극(104)으로서 사용되는 도전막으로서 기재된 임의의 도전막을 사용하여 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법 또는 PLD 방법에 의해 성막할 수 있다.
이어서, 게이트 전극(104)이 되는 도전막의 일부를 에칭하여, 게이트 전극(104)을 형성한다 (도 25의 (A) 참조).
이어서, 보호 절연막(118)을 성막한다 (도 25의 (B) 참조). 보호 절연막(118)은 보호 절연막(118)의 예로서 주어진 절연막으로부터 선택된 절연막을 사용하여 스퍼터링 방법, CVD 방법, MBE 방법, ALD 방법 또는 PLD 방법에 의해 성막할 수 있다. 보호 절연막(118)은, 다층막(106)의 일부로서 다층막(106)의 측면 위에 곡면을 갖는 산화물 층(106d)이 제공되고, 하지 절연막(102)이 두께가 상이한 3개의 영역을 포함하기 때문에, 단차 피복성이 높아, 형상 불량이 발생하기 어렵다.
여기서, 보호 절연막(118)을 3층 구조로 하는 경우에 대해서 설명한다. 먼저, 제1 산화실리콘 층을 성막한다. 이어서, 제2 산화실리콘 층을 성막한다. 이어서, 제2 산화실리콘 층에 산소 이온을 첨가하는 처리를 행하는 것이 바람직하다. 산소 이온을 첨가하는 처리는 이온 도핑 장치 또는 플라즈마 처리 장치를 사용하여 행할 수 있다. 이온 도핑 장치로서, 질량 분리 기능을 갖는 이온 도핑 장치를 사용할 수도 있다. 산소 이온의 원료로서, 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스 또는 오존 가스 등을 사용할 수 있다. 이어서, 질화실리콘 층을 성막함으로써 보호 절연막(118)을 형성할 수 있다.
제1 산화실리콘 층은 CVD 방법의 1종인 플라즈마 CVD 방법에 의해 성막하는 것이 바람직하다. 구체적으로는, 기판 온도를 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 하고, 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 사용하고, 압력을 20 Pa 이상 250 Pa 이하, 바람직하게는 40 Pa 이상 200 Pa 이하로 하고, 전극에 고주파 전력을 공급하는 조건 하에 성막을 행한다. 실리콘을 함유하는 퇴적성 가스의 대표예로서는 실란, 디실란, 트리실란 및 불화실란이 있다는 것에 유의한다. 산화성 가스로서는 산소, 오존, 아산화질소 및 이산화질소가 있다.
실리콘을 함유하는 퇴적성 가스에 대한 산화성 가스의 유량을 100배 이상으로 함으로써, 제1 산화실리콘 층 중의 수소 함량을 저감하고, 댕글링 본드를 저감할 수 있다는 것에 유의한다.
이상과 같이, 결함 밀도가 작은 제1 산화실리콘 층을 성막한다. 즉, 제1 산화실리콘 층은 ESR에서 g값이 2.001인 신호에 유래하는 스핀 밀도가 3 × 1017 스핀수/cm3 이하 또는 5 × 1016 스핀수/cm3 이하일 수 있다.
제2 산화실리콘 층은 플라즈마 CVD 방법에 의해 성막하는 것이 바람직하다. 구체적으로는, 기판 온도를 160℃ 이상 350℃ 이하, 바람직하게는 180℃ 이상 260℃ 이하로 하고, 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 사용하고, 압력을 100 Pa 이상 250 Pa 이하, 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 조건 하에 성막을 행한다.
상기 방법에 의해, 플라즈마 중에서의 가스의 분해 효율이 높아져서, 산소 라디칼이 증가하고, 가스의 산화가 진행하기 때문에, 과잉 산소를 함유하는 제2 산화실리콘 층을 성막할 수 있다.
질화실리콘 층은 플라즈마 CVD 방법에 의해 성막하는 것이 바람직하다. 구체적으로는, 기판 온도를 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 하고, 실리콘을 함유하는 퇴적성 가스, 질소 가스 및 암모니아 가스를 사용하고, 압력을 20 Pa 이상 250 Pa 이하, 바람직하게는 40 Pa 이상 200 Pa 이하로 하고, 고주파 전력을 공급하는 조건 하에 성막을 행한다.
질소 가스의 유량은 암모니아 가스의 유량의 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 한다는 것에 유의한다. 암모니아 가스는 실리콘을 함유하는 퇴적성 가스 및 질소 가스의 분해를 촉진할 수 있다는 것에 유의한다. 이것은, 암모니아 가스가 플라즈마 에너지 및 열 에너지에 의해 해리하고, 해리에 의해 생성되는 에너지가 실리콘을 함유하는 퇴적성 가스의 결합 및 질소 가스의 결합의 분해에 기여하기 때문이다.
따라서, 상기 방법에 의해, 수소 가스 및 암모니아 가스의 방출량이 적은 질화실리콘 층을 성막할 수 있다. 또한, 질화실리콘 층은 수소의 함량이 적기 때문에, 질화실리콘 층이 치밀해지고, 수소, 물 및 산소가 질화실리콘 층을 투과하지 않거나 또는 대부분 투과하지 않는다.
이어서, 가열 처리를 행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 행한다. 가열 처리는, 불활성 가스 분위기에서, 산화성 가스를 10 ppm 이상, 바람직하게는 1% 이상, 더욱 바람직하게는 10% 이상 함유하는 분위기에서, 또는 감압 하에 행한다. 대안적으로, 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보충하기 위해서 산화성 가스를 10 ppm 이상, 바람직하게는 1% 이상, 더욱 바람직하게는 10% 이상 함유하는 분위기에서 또 다른 가열 처리를 행하는 방식으로 행할 수도 있다. 가열 처리에 의해, 하지 절연막(102), 게이트 절연막(112) 및 보호 절연막(118) 중 적어도 하나로부터 과잉 산소가 방출되어, 다층막(106)의 산소 결손을 저감할 수 있다. 다층막(106) 중에서는, 산소 결손이 인접하는 산소 원자를 포획하여, 외관상 이동한다는 것에 유의한다. 따라서, 과잉 산소는 산화물 층(106a), 산화물 층(106c), 산화물 층(106d) 등을 개재하여 산화물 반도체 층(106b)에 도달할 수 있다.
이상과 같이, 트랜지스터를 제작할 수 있다.
해당 트랜지스터는, 다층막(106)의 산화물 반도체 층(106b)의 산소 결손이 저감되기 때문에, 안정한 전기 특성을 갖는다. 또한, 다층막(106)의 일부로서 다층막(106)의 측면 위에 곡면을 갖는 산화물 층(106d)이 제공되고, 하지 절연막(102)이 두께가 상이한 3개의 영역을 갖기 때문에, 게이트 절연막(112), 보호 절연막(118) 등의 단차 피복성이 높아, 형상 불량이 일어나기 어려우며, 따라서 생산성을 높일 수 있다.
<2-2. 트랜지스터 구조 (2)>
본 섹션에서는, 보텀 게이트형 트랜지스터에 대해서 설명한다.
<2-2-1. 트랜지스터 구조 (2-1)>
여기서는, 보텀 게이트형 트랜지스터의 1종인 보텀 게이트 톱 콘택트 (BGTC) 구조 트랜지스터에 대해서 도 26의 (A) 내지 (D)를 참조하여 설명한다.
도 26의 (A) 내지 (D)는 BGTC 트랜지스터의 상면도 및 단면도이다. 도 26의 (A)는 트랜지스터의 상면도이다. 도 26의 (B)는 도 26의 (A)에서의 일점쇄선 B1-B2에 따른 단면도이다. 도 26의 (D)는 도 26의 (B)에서의 소스 전극(216a) 및 다층막(206) 근방의 확대도이다. 도 26의 (C)는 도 26의 (A)에서의 일점쇄선 B3-B4에 따른 단면도이다.
도 26의 (B)에 나타낸 트랜지스터는 기판(200) 위에 제공된 게이트 전극(204)과; 게이트 전극(204) 위에 제공된 게이트 절연막(212)과; 게이트 절연막(212) 위에 제공된 산화물 층(206a), 산화물 층(206a) 위에 제공된 산화물 반도체 층(206b), 산화물 반도체 층(206b) 위에 제공된 산화물 층(206c) 및 적어도 산화물 반도체 층(206b)의 측면과 접하여 제공된 산화물 층(206d)을 포함하는 다층막(206)과; 게이트 절연막(212) 및 다층막(206) 위에 제공된 소스 전극(216a) 및 드레인 전극(216b)과; 다층막(206), 소스 전극(216a) 및 드레인 전극(216b) 위에 제공된 보호 절연막(218)을 포함한다. 산화물 층(206a), 산화물 층(206c) 및 산화물 층(206d)은 엄밀하게 서로 구별될 수 없는 경우가 있기 때문에, 이들 사이의 경계를 나타내지 않을 경우가 있다는 것에 유의한다.
소스 전극(216a) 및 드레인 전극(216b)에 사용하는 도전막의 종류에 따라서는, 다층막(206)의 일부로부터 산소를 빼앗거나, 또는 혼합층 (도전막의 주성분인 금속 원소가 다층막(206) 중에 인입하는 방식으로 형성된 층)을 형성할 수 있어, 채널과 소스 및 드레인 전극(216a 및 216b) 사이에 다층막(206) 중에 소스 영역 및 드레인 영역을 형성할 수 있다는 것에 유의한다. 도 26의 (B)에서, 소스 영역 및 드레인 영역을 각각 "n층"과 점선으로 표기한다.
도 26의 (A) 내지 (D)에 나타낸 트랜지스터에서의 채널 형성 영역은, 소스 전극(216a)과 드레인 전극(216b) 사이에 위치하고 게이트 전극(204)과 중첩되는 다층막(206)의 일부이다. 여기서는, 산화물 반도체 층(206b)에 흐르는 전류의 주 경로를 채널로 지칭한다.
도 26의 (C)에 나타낸 바와 같이, 트랜지스터의 채널을 포함하는 산화물 반도체 층(206b)의 측면 위에 산화물 층(206d)이 제공된다. 산화물 반도체 층(206b)의 측면 위에 보호막이 제공되지 않은 경우에는, 해당 측면에서 산소 결손 등이 발생하기 쉽고, 불순물 농도가 높아지기 쉽다. 해당 측면에서 산소 결손 또는 불순물이 많이 존재하면, 해당 측면에서 역치 전압이 상이한 제2 트랜지스터가 형성된 것으로 보이며, 이는 트랜지스터의 전기 특성 변동으로 이어진다. 도 26의 (A) 내지 (D)에 나타낸 트랜지스터에서는 산화물 층(206d)이 산화물 반도체 층(206b)의 측면을 보호하고 있기 때문에, 해당 측면에서 산소 결손이 발생하지 않고, 해당 측면의 불순물 농도가 높아지지 않는다. 따라서, 트랜지스터는 안정한 전기 특성을 가질 수 있다.
도 26의 (C)에서, 게이트 절연막(212)은 두께가 상이한 3개의 영역을 포함한다. 구체적으로는, 3개의 영역 중에서, 산화물 층(206a)과 접하는 제1 영역이 가장 두께가 크고, 산화물 층(206d)의 외주 (도 26의 (A) 참조)와 같거나 또는 산화물 층(206d)의 외주보다도 외측에 있는 제2 영역이 두번째로 두께가 크고, 제2 영역의 외측에 있는 제3 영역이 가장 두께가 작다.
도 27의 (A) 내지 (C)에 나타낸 트랜지스터와 같이, 다층막(206)이 소스 전극(216a) 및 드레인 전극(216b)의 폭 (채널 폭 방향의 길이)보다 내측에 제공될 수도 있다는 것에 유의한다. 도 27의 (A) 내지 (C)에 나타낸 트랜지스터에서는, 소스 전극(216a) 및 드레인 전극(216b) 등에 의해 다층막(206)이 차광되기 때문에, 광에 의한 전기 특성의 변동이 일어나기 어렵다.
다층막(206)에 대해서는, 다층막(106)에 관한 기재를 참조한다. 구체적으로는, 산화물 층(206a), 산화물 반도체 층(206b), 산화물 층(206c) 및 산화물 층(206d)은 각각, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c), 산화물 층(106d)에 대응한다. 도 26의 (A) 내지 (D)에 나타낸 트랜지스터에서의 트랜지스터는, 다층막(206)에서의 산화물 반도체 층(206b)에 채널이 형성된 트랜지스터이다. 산화물 반도체 층(206b)은 넓은 밴드 갭을 갖고, 실질적으로 진성이기 때문에, 도 26의 (A) 내지 (D)에서의 트랜지스터가 오프 상태일 때의 누설 전류 (오프 전류로도 지칭됨)가 극도로 작은 트랜지스터이다. 구체적으로는, 채널 길이가 3 μm, 채널 폭이 10 μm의 트랜지스터에서, 오프 전류를 1 × 10-20 A 미만, 바람직하게는 1 × 10-22 A 미만, 더욱 바람직하게는 1 × 10-24 A 미만으로 할 수 있다. 즉, 트랜지스터의 온/오프비를 20자리 이상 150자리 이하로 할 수 있다.
기판(200)에 대해서는, 기판(100)에 관한 기재를 참조한다. 소스 전극(216a) 및 드레인 전극(216b)에 대해서는, 소스 전극(116a) 및 드레인 전극(116b)에 관한 기재를 참조한다. 게이트 절연막(212)에 대해서는, 게이트 절연막(112)에 관한 기재를 참조한다. 게이트 전극(204)에 대해서는, 게이트 전극(104)에 관한 기재를 참조한다. 보호 절연막(218)에 대해서는, 보호 절연막(118)에 관한 기재를 참조한다.
도 26의 (A) 내지 (D)에 나타낸 트랜지스터에서는, 다층막(206)의 일부로서 다층막(206)의 측면 위에 곡면을 갖는 산화물 층(206d)이 제공되고, 두께가 상이한 3개의 영역을 포함하는 게이트 절연막(212)이 제공되기 때문에, 다층막(206) 및 게이트 절연막(212) 위에 형성하는 막의 단차 피복성이 높아지고, 막의 균열 및 공동의 생성이 억제된다. 따라서, 막의 균열 또는 공동에 의해 외부로부터 불순물이 인입하는 것이 발생하지 않아, 안정한 전기 특성을 갖는 트랜지스터가 얻어질 수 있다.
<2-2-2. 트랜지스터 구조 (2-1)의 제작 방법>
여기서, 트랜지스터의 제작 방법에 대해서 도 28의 (A) 내지 (C) 및 도 29의 (A) 및 (B)를 참조하여 설명한다.
우선은, 기판(200)을 제조한다.
이어서, 게이트 전극(204)이 되는 도전막을 성막한다. 게이트 전극(204)이 되는 도전막의 성막 방법에 대해서는, 게이트 전극(104)이 되는 도전막의 성막 방법에 관한 기재를 참조한다.
이어서, 게이트 전극(204)이 되는 도전막의 일부를 에칭하여, 게이트 전극(204)를 형성한다 (도 28의 (A) 참조).
이어서, 게이트 절연막(213)을 성막한다 (도 28의 (B) 참조). 게이트 절연막(213)의 성막 방법에 대해서는, 게이트 절연막(112)의 성막 방법에 관한 기재를 참조한다.
이어서, 산화물 층(206a), 산화물 층(206a) 위에 제공된 산화물 반도체 층(206b), 산화물 반도체 층(206b) 위에 제공된 산화물 층(206c) 및 적어도 산화물 반도체 층(206b)의 측면과 접하여 제공된 산화물 층(206d)을 포함하는 다층막(206)을 형성한다. 이때, 게이트 절연막(213)의 일부가 에칭되어, 게이트 절연막(233)이 된다 (도 28의 (C) 참조).
이어서, 소스 전극(216a) 및 드레인 전극(216b)이 되는 도전막을 성막한다. 소스 전극(216a) 및 드레인 전극(216b)이 되는 도전막의 성막 방법에 대해서는, 소스 전극(116a) 및 드레인 전극(116b)이 되는 도전막의 성막 방법에 관한 기재를 참조한다.
이어서, 소스 전극(216a) 및 드레인 전극(216b)이 되는 도전막의 일부를 에칭하여, 소스 전극(216a) 및 드레인 전극(216b)를 형성함과 함께, 게이트 절연막(233)의 일부가 에칭되어, 게이트 절연막(212)이 된다 (도 29의 (A) 참조). 게이트 절연막(212)은 2회의 별도의 에칭 수순에 의해 일부가 에칭됨으로써, 두께가 상이한 3개의 영역을 포함하게 된다.
이어서, 보호 절연막(218)을 성막한다 (도 29의 (B) 참조). 보호 절연막(218)의 성막 방법에 대해서는, 보호 절연막(118)의 성막 방법에 관한 기재를 참조한다. 보호 절연막(218)은, 다층막(206)의 일부로서 다층막(206)의 측면 위에 곡면을 갖는 산화물 층(206d)이 제공되고, 게이트 절연막(212)이 두께가 상이한 3개의 영역을 갖기 때문에, 단차 피복성이 높아, 형상 불량이 발생하기 어렵다.
이어서, 가열 처리를 행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 행한다. 가열 처리는, 불활성 가스 분위기에서, 산화성 가스를 10 ppm 이상, 바람직하게는 1% 이상, 더욱 바람직하게는 10% 이상 함유하는 분위기에서, 또는 감압 하에 행한다. 대안적으로, 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보충하기 위해서 산화성 가스를 10 ppm 이상, 바람직하게는 1% 이상, 더욱 바람직하게는 10% 이상 함유하는 분위기에서 또 다른 가열 처리를 행하는 방식으로 행할 수도 있다. 가열 처리에 의해, 게이트 절연막(212) 및 보호 절연막(218) 중 적어도 하나로부터 과잉 산소가 방출되어, 다층막(206)의 산소 결손을 저감할 수 있다. 다층막(206) 중에서는, 산소 결손이 인접하는 산소 원자를 포획하여, 외관상 이동한다는 것에 유의한다. 따라서, 과잉 산소는 산화물 층(206a), 산화물 층(206c), 산화물 층(206d) 등을 개재하여 산화물 반도체 층(206b)에 도달할 수 있다.
이상과 같이, BGTC 트랜지스터를 제작할 수 있다.
해당 트랜지스터는, 다층막(206)의 산화물 반도체 층(206b)의 산소 결손이 저감되기 때문에, 안정한 전기 특성을 갖는다. 또한, 다층막(206)의 일부로서 다층막(206)의 측면 위에 곡면을 갖는 산화물 층(206d)이 제공되고, 게이트 절연막(212)이 두께가 상이한 3개의 영역을 갖기 때문에, 보호 절연막(218) 등의 단차 피복성이 높아, 형상 불량이 일어나기 어려우며, 따라서 생산성을 높일 수 있다.
<3. 응용 제품>
본 섹션에서는, 본 발명의 일 실시형태에 관한 반도체 장치의 일례에 대해서 설명한다.
이하에서는, 트랜지스터의 다층막의 층에 관한 기재를 생략한 경우가 있다는 것에 유의한다. 또한, 다층막 형성시에 생성되는 하지로서 기능하는 막 (예를 들어, 하지 절연막 또는 게이트 절연막)의 단차 (두께가 상이한 영역)에 관한 기재를 생략한 경우가 있다.
<3-1. 마이크로컴퓨터>
상기 기재된 트랜지스터는 다양한 전자 기기에 탑재되는 마이크로컴퓨터에 적용할 수 있다.
이하에서는, 마이크로컴퓨터를 탑재한 전자 기기의 예로서 화재 경보기의 구조 및 동작에 대해서, 도 30, 도 31, 도 32의 (A) 내지 (C) 및 도 33의 (A)를 참조하여 설명한다.
본 명세서에서의 화재 경보기란, 화재 발생을 급보하는 장치 전반을 지칭하며, 예를 들어 주택용 화재 경보기, 자동 화재 경보 설비, 및 자동 화재 경보 설비에 사용되는 화재 감지기가 그 범주에 포함된다.
도 30에 나타낸 경보 장치는 마이크로컴퓨터(500)를 적어도 포함한다. 여기서, 마이크로컴퓨터(500)는 경보 장치 내에 제공된다. 마이크로컴퓨터(500)는, 고전위 전원선(VDD)과 전기적으로 접속된 전력 게이트 제어기(503)와, 고전위 전원선(VDD) 및 전력 게이트 제어기(503)와 전기적으로 접속된 전력 게이트(504)와, 전력 게이트(504)와 전기적으로 접속된 CPU (중앙 처리 장치)(505)와, 전력 게이트(504) 및 CPU(505)와 전기적으로 접속된 검출부(509)를 포함한다. 또한, CPU(505)는 휘발성 기억부(506)와 불휘발성 기억부(507)를 포함한다.
CPU(505)는 인터페이스(508)를 개재하여 버스 라인(502)과 전기적으로 접속되어 있다. 인터페이스(508)도 CPU(505)와 마찬가지로 전력 게이트(504)와 전기적으로 접속되어 있다. 인터페이스(508)의 버스 규격으로서는, 예를 들어 I2C 버스를 사용할 수 있다. 경보 장치에는 인터페이스(508)를 개재하여 전력 게이트(504)와 전기적으로 접속되는 발광 소자(530)가 제공된다.
발광 소자(530)는 지향성이 강한 광을 방출하는 소자인 것이 바람직하며, 예를 들어 유기 EL 소자, 무기 EL 소자 또는 LED가 사용될 수 있다.
전력 게이트 제어기(503)는 타이머를 포함하며, 해당 타이머를 사용하여 전력 게이트(504)를 제어한다. 전력 게이트(504)는, 전력 게이트 제어기(503)의 제어에 따라, CPU(505), 검출부(509) 및 인터페이스(508)에 고전위 전원선(VDD)으로부터 공급되는 전원을 공급 또는 차단한다. 여기서, 전력 게이트(504)의 예로는, 트랜지스터 등의 스위칭 소자가 주어질 수 있다.
이러한 전력 게이트 제어기(503) 및 전력 게이트(504)를 사용함으로써, 광량을 측정하는 기간에 검출부(509), CPU(505) 및 인터페이스(508)에의 전원 공급을 행하고, 측정 기간 사이의 구간에 검출부(509), CPU(505) 및 인터페이스(508)에의 전원 공급을 차단할 수 있다. 이러한 방식으로 경보 장치를 동작시킴으로써, 상기 구조에 항상 전원 공급을 행하는 경우보다 소비 전력을 저감할 수 있다.
전력 게이트(504)로서 트랜지스터를 사용하는 경우에, 불휘발성 기억부(507)에 사용되는 오프 전류가 극도로 낮은 트랜지스터, 예를 들어 산화물 반도체 층을 포함하는 다층막을 포함하는 상기 트랜지스터를 사용하는 것이 바람직하다. 이러한 트랜지스터를 사용함으로써, 전력 게이트(504)에 의해 전원을 차단할 때에 누설 전류를 저감하여, 경보 장치의 소비 전력의 저감을 도모할 수 있다.
경보 장치에 직류 전원(501)을 제공하여, 직류 전원(501)으로부터 고전위 전원선(VDD)에 전원을 공급할 수 있다. 직류 전원(501)의 고전위측의 전극은 고전위 전원선(VDD)과 전기적으로 접속되고, 직류 전원(501)의 저전위측의 전극은 저전위 전원선(VSS)과 전기적으로 접속된다. 저전위 전원선(VSS)은 마이크로컴퓨터(500)와 전기적으로 접속된다. 여기서, 고전위 전원선(VDD)에는 고전위 H가 공급된다. 저전위 전원선(VSS)에는, 예를 들어 접지 전위(GND) 등의 저전위 L이 공급된다.
직류 전원(501)으로서 전지를 사용하는 경우에는, 예를 들어 고전위 전원선(VDD)과 전기적으로 접속된 전극과, 저전위 전원선(VSS)과 전기적으로 접속된 전극과, 해당 전지를 보유지지할 수 있는 하우징을 포함하는 전지 케이스가, 하우징 내에 제공된다. 경보 장치는 반드시 직류 전원(501)을 포함하는 것은 아니며, 예를 들어 해당 경보 장치의 외부에 제공된 교류 전원으로부터 배선을 개재하여 전원을 공급하는 구조를 가질 수도 있다는 것에 유의한다.
상기 전지로서, 이차 전지, 예를 들어 리튬 이온 이차 전지 (리튬 이온 축전지 또는 리튬 이온 전지로도 칭함)를 사용할 수 있다. 또한, 해당 이차 전지를 충전하도록 태양 전지가 제공되는 것이 바람직하다.
검출부(509)는 비정상 상황에 관한 물리량을 계측하여 계측값을 CPU(505)에 발신한다. 비정상 상황에 관한 물리량은, 경보 장치의 용도에 따라 달라지며, 화재 경보기로서 기능하는 경보 장치에서는 화재에 관한 물리량을 계측한다. 따라서, 검출부(509)에는 화재에 관한 물리량으로서 광량을 계측하고, 연기를 감지한다.
검출부(509)는 전력 게이트(504)와 전기적으로 접속된 광 센서(511)와, 전력 게이트(504)와 전기적으로 접속된 증폭기(512)와, 전력 게이트(504) 및 CPU(505)와 전기적으로 접속된 AD 컨버터(513)를 포함한다. 발광 소자(530), 광 센서(511), 증폭기(512) 및 AD 컨버터(513)는, 전력 게이트(504)가 검출부(509)에 전원을 공급했을 때에 동작한다.
도 31은 경보 장치의 단면 일부를 나타낸다. n형 트랜지스터(519)는 p형 반도체 기판(101) 내의 소자 분리 영역(103), 게이트 절연막(107) 및 게이트 전극(109), n형 불순물 영역(111a 및 111b), 절연막(115) 및 절연막(117)을 포함한다. n형 트랜지스터(519)는 단결정 실리콘 등의 반도체를 사용하여 형성되어, 고속 동작이 가능하다. 따라서, 고속의 액세스가 가능한 CPU의 휘발성 기억부를 형성할 수 있다.
또한, 절연막(115 및 117)의 일부를 선택적으로 에칭하여 형성된 개구에 콘택트 플러그(119a 및 119b)를 형성하고, 절연막(117) 및 콘택트 플러그(119a 및 119b) 위에 홈부를 갖는 절연막(121)을 형성한다. 절연막(121)의 홈부에 배선(123a 및 123b)을 형성한다. 절연막(121) 및 배선(123a 및 123b) 위에 스퍼터링 방법, CVD 방법 등에 의해 절연막(120)을 형성하고, 해당 절연막(120) 위에 홈부를 갖는 절연막(122)을 형성한다. 절연막(122)의 홈부에 전극(124)을 형성한다. 전극(124)은 제2 트랜지스터(517)의 백 게이트 전극으로서 기능한다. 이러한 전극(124)은 제2 트랜지스터(517)의 역치 전압을 제어할 수 있다.
또한, 절연막(122) 및 전극(124) 위에 스퍼터링 방법, CVD 방법 등에 의해, 절연막(125)을 형성한다.
절연막(125) 위에는 제2 트랜지스터(517)와, 광전 변환 소자(514)가 제공된다. 제2 트랜지스터(517)는 다층막(106)과, 다층막(106)의 상면과 접하는 소스 전극(116a) 및 드레인 전극(116b)과, 게이트 절연막(112)과, 게이트 전극(104)과, 보호 절연막(118)을 포함한다. 또한, 절연막(145)이 광전 변환 소자(514)와 제2 트랜지스터(517)를 피복하며, 절연막(145) 위에 드레인 전극(116b)과 접하는 배선(149)을 형성한다. 배선(149)은, 제2 트랜지스터(517)의 드레인 전극과 n형 트랜지스터(519)의 게이트 전극(109)을 전기적으로 접속하는 노드로서 기능한다.
광 센서(511)는 광전 변환 소자(514)와, 용량소자와, 제1 트랜지스터와, 제2 트랜지스터(517)와, 제3 트랜지스터와, n형 트랜지스터(519)를 포함한다. 여기서 광전 변환 소자(514)로서는, 예를 들어 포토다이오드를 사용할 수 있다.
광전 변환 소자(514)의 단자의 한쪽은 저전위 전원선(VSS)과 전기적으로 접속되고, 단자의 다른 쪽은 제2 트랜지스터(517)의 소스 전극 및 드레인 전극의 한쪽과 전기적으로 접속된다. 제2 트랜지스터(517)의 게이트 전극에는 전하 축적 제어 신호 Tx가 공급되고, 그의 소스 전극 및 드레인 전극의 다른 쪽은 용량소자의 한 쌍의 전극의 한쪽과, 제1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽과, n형 트랜지스터(519)의 게이트 전극과 전기적으로 접속된다 (이하, 해당 노드를 노드 FD로 지칭하는 경우가 있음). 용량소자의 한 쌍의 전극의 다른 쪽은, 저전위 전원선(VSS)과 전기적으로 접속된다. 제1 트랜지스터의 게이트 전극에는 리셋 신호 Res가 공급되고, 그의 소스 전극 및 드레인 전극의 다른 쪽은 고전위 전원선(VDD)과 전기적으로 접속된다. n형 트랜지스터(519)의 소스 전극 및 드레인 전극의 한쪽은, 제3 트랜지스터의 소스 전극 및 드레인 전극의 한쪽과, 증폭기(512)와 전기적으로 접속된다. n형 트랜지스터(519)의 소스 전극 및 드레인 전극의 다른 쪽은, 고전위 전원선(VDD)과 전기적으로 접속된다. 제3 트랜지스터의 게이트 전극에는 바이어스 신호 Bias가 공급되고, 그의 소스 전극 및 드레인 전극의 다른 쪽은 저전위 전원선(VSS)과 전기적으로 접속된다.
용량소자는 반드시 제공되는 것은 아님에 유의한다. 예를 들어, n형 트랜지스터(519) 등의 기생 용량이 충분히 큰 경우에는, 용량소자가 없는 구조를 사용할 수도 있다.
또한, 제1 트랜지스터 및 제2 트랜지스터(517) 각각으로서, 오프 전류가 극도로 낮은 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 극도로 낮은 트랜지스터로서는, 산화물 반도체 층을 포함하는 다층막을 포함하는 상기 트랜지스터를 사용하는 것이 바람직하다. 이러한 구조로 함으로써, 노드 FD의 전위를 장시간 유지할 수 있다.
도 31에서의 구조에서는, 광전 변환 소자(514)가 제2 트랜지스터(517)와 전기적으로 접속하며, 절연막(125) 위에 제공된다.
광전 변환 소자(514)는 절연막(125) 위의 반도체 막(160)과, 반도체 막(160)의 상면과 접하는 소스 전극(116a) 및 전극(116c)을 포함한다. 소스 전극(116a)은 제2 트랜지스터(517)의 소스 전극 또는 드레인 전극으로서 기능하는 전극이며, 광전 변환 소자(514)와 제2 트랜지스터(517)를 전기적으로 접속한다.
반도체 막(160), 소스 전극(116a) 및 전극(116c) 위에는, 게이트 절연막(112), 보호 절연막(118) 및 절연막(145)이 제공된다. 또한, 절연막(145) 위에 배선(156)이 형성되고, 게이트 절연막(112), 보호 절연막(118) 및 절연막(145)에 제공된 개구를 개재하여 전극(116c)과 접한다.
전극(116c)은 소스 전극(116a) 및 드레인 전극(116b)과 동일한 수순에서 형성될 수 있으며, 배선(156)은 배선(149)과 동일한 수순에서 형성될 수 있다.
반도체 막(160)으로서는, 광전 변환을 행할 수 있는 반도체 막이 제공되며, 예를 들어 실리콘, 게르마늄 등을 사용할 수 있다. 실리콘을 사용하는 경우에, 반도체 막(160)은 가시광을 검지하는 광 센서로서 기능한다. 또한, 실리콘과 게르마늄 사이에서는 흡수할 수 있는 전자파의 파장에 차이가 있기 때문에, 반도체 막(160)에 게르마늄을 포함시키면, 적외선을 검지하는 센서를 얻을 수 있다.
이상과 같이, 마이크로컴퓨터(500)에, 광 센서(511)를 포함하는 검출부(509)를 내장시킬 수 있으므로, 부품수를 삭감하고, 경보 장치의 하우징을 축소할 수 있다.
상기 기재된 IC 칩을 포함하는 화재 경보기에서는, 상기 트랜지스터를 포함하는 복수의 회로를 조합하고, 1개의 IC 칩 위에 탑재한 CPU(505)가 사용된다.
<3-1-1. CPU>
도 32의 (A) 내지 (C)는 상기 트랜지스터를 적어도 일부에 포함하는 CPU의 구체적인 구성을 나타내는 블록도이다.
도 32의 (A)에 나타낸 CPU는 기판(1190) 위에 연산 논리 회로 (ALU)(1191), ALU 제어기(1192), 지시 해독기(1193), 인터럽트 제어기(1194), 타이밍 제어기(1195), 레지스터(1196), 레지스터 제어기(1197), 버스 인터페이스(1198) (Bus I/F), 재기입가능 ROM(1199) 및 ROM 인터페이스(1189) (ROM I/F)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩 위에 제공될 수도 있다. 물론, 도 32의 (A)에서의 CPU는 그 구성을 간략화한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다양한 구성을 가질 수 있다.
버스 인터페이스(1198)를 개재하여 CPU에 입력된 지시는, 지시 해독기(1193)에 입력되고, 거기서 해석된 후에, ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197) 및 타이밍 제어기(1195)에 입력된다.
ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197) 및 타이밍 제어기(1195)는, 해석된 지시에 기초하여 각종 제어를 행한다. 구체적으로 ALU 제어기(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 제어기(1194)는, CPU의 프로그램 실행 중에, 외부 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를, 그 우선도 또는 마스크 상태를 기초로 판단하고, 처리한다. 레지스터 제어기(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터의/로의 데이터의 판독/기입을 행한다.
타이밍 제어기(1195)는 ALU(1191), ALU 제어기(1192), 지시 해독기(1193), 인터럽트 제어기(1194) 및 레지스터 제어기(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어기(1195)는 기준 클럭 신호(CLK1)를 기초로 내부 클럭 신호(CLK2)를 생성하는 내부 클럭 생성부를 포함하며, 내부 클럭 신호(CLK2)를 상기 회로에 공급한다.
도 32의 (A)에 나타낸 CPU에서는, 레지스터(1196)에 메모리 셀이 제공된다. 레지스터(1196)의 메모리 셀로서, 상기 기재된 트랜지스터를 사용할 수 있다.
도 32의 (A)에 나타낸 CPU에서, 레지스터 제어기(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 데이터를 유지하는 동작의 선택을 행한다. 즉, 레지스터 제어기(1197)는 레지스터(1196)에 포함된 메모리 셀에서, 플립-플롭에 의한 데이터의 유지를 행할 것인지 또는 용량소자에 의한 데이터의 유지를 행할 것인지를 선택한다. 플립-플롭에 의한 데이터의 유지가 선택되는 경우에는, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급이 행해진다. 용량소자에 의한 데이터의 유지가 선택되는 경우에는, 용량소자에서의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
전원 정지는, 도 32의 (B) 또는 (C)에 나타낸 바와 같이, 메모리 셀 군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급된 노드 사이에 제공된 스위칭 소자에 의해 행할 수 있다. 이하에서 도 32의 (B) 및 (C)에 나타낸 회로를 설명한다.
도 32의 (B) 및 (C)는 각각, 메모리 셀에의 전원 전위의 공급을 제어하는 스위칭 소자로서 상기 트랜지스터를 사용한 기억 장치이다.
도 32의 (B)에 나타낸 기억 장치는 스위칭 소자(1141)와, 메모리 셀(1142)을 복수 포함하는 메모리 셀 군(1143)을 포함한다. 구체적으로, 각 메모리 셀(1142)로는, 상기 트랜지스터를 사용할 수 있다. 메모리 셀 군(1143)에 포함된 각 메모리 셀(1142)에는 스위칭 소자(1141)을 개재하여 높은 수준의 전원 전위(VDD)가 공급된다. 또한, 메모리 셀 군(1143)에 포함된 각 메모리 셀(1142)에는, 신호(IN)의 전위와, 낮은 수준의 전원 전위(VSS)의 전위가 공급된다.
도 32의 (B)에서는, 스위칭 소자(1141)로서 임의의 상기 트랜지스터를 사용하고, 해당 트랜지스터의 스위칭은 그의 게이트 전극 층에 공급되는 신호(SigA)에 의해 제어된다.
도 32의 (B)는 스위칭 소자(1141)가 트랜지스터를 하나만 포함하는 구성을 나타내고 있지만, 그로 특별히 한정되지 않으며, 스위칭 소자(1141)가 트랜지스터를 복수 포함할 수도 있다는 것에 유의한다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 포함하는 경우에, 복수의 트랜지스터는 서로 병렬로, 직렬로, 또는 직렬 연결과 병렬 연결이 조합되어 연결될 도리 수 있다.
도 32의 (B)에서 스위칭 소자(1141)는 메모리 셀 군(1143)에 포함된 각 메모리 셀(1142)에의, 높은 수준의 전원 전위(VDD)의 공급을 제어하지만, 스위칭 소자(1141)는 낮은 수준의 전원 전위(VSS)의 공급을 제어할 수도 있다.
도 32의 (C)에, 메모리 셀 군(1143)에 포함된 각 메모리 셀(1142)에, 스위칭 소자(1141)을 개재하여 낮은 수준의 전원 전위(VSS)가 공급되는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리 셀 군(1143)에 포함된 각 메모리 셀(1142)에의, 낮은 수준의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리 셀 군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되는 노드 사이에, 스위칭 소자가 공급되는 경우에는, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있으며, 따라서 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어 퍼스널 컴퓨터의 사용자가, 키보드 등의 입력 장치에 데이터를 입력하지 않는 동안에, CPU의 동작을 정지할 수 있어서, 소비 전력을 저감할 수 있다.
여기서는 CPU는 예로서 주어졌지만, 디지털 신호 처리기 (DSP), 커스텀 LSI, 프로그램가능 게이트 어레이 (FPGA) 등의 LSI에도 응용될 수 있다.
<3-1-2. 설치의 예>
도 33의 (A)에서의 텔레비전 세트(8000)에는, 하우징(8001) 내에 표시부(8002)가 내장되어 있으며, 표시부(8002)는 영상을 표시하고, 스피커부(8003)는 음성을 출력할 수 있다. 상기 트랜지스터를 표시부(8002)에 사용할 수 있다.
표시부(8002)에는, 액정 표시 장치, 유기 EL 소자 등의 발광 소자가 각 화소에 제공된 발광 장치, 전기영동 표시 장치, 디지털 마이크로미러 장치 (DMD) 또는 플라즈마 디스플레이 패널 (PDP) 등의 반도체 표시 장치를 사용할 수 있다.
또한, 텔레비전 세트(8000)는 정보 통신을 행하기 위한 CPU 또는 메모리를 포함할 수 있다. CPU 또는 메모리에는, 상기 트랜지스터, 기억 장치 또는 CPU를 사용함으로써, 텔레비전 세트(8000)의 전력 소비의 저감을 도모할 수 있다.
도 33의 (A)에서, 경보 장치(8100)는 주택용 화재 경보기이며, 검출부와, 마이크로컴퓨터(8101)를 포함한다. 마이크로컴퓨터(8101)는 상기 트랜지스터를 사용한 CPU를 포함한다는 것에 유의한다.
도 33의 (A)에서, 실내기(8200) 및 실외기(8204)를 포함하는 에어 컨디셔너는 상기 트랜지스터를 사용한 CPU를 포함한다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 포함한다. 도 33의 (A)에서는 CPU(8203)가 실내기(8200)에 제공되었지만, CPU(8203)는 실외기(8204)에 제공될 수도 있다. 대안적으로, 실내기(8200)와 실외기(8204)의 양쪽에, CPU(8203)가 제공될 수도 있다. 에어 컨디셔너가 상기 트랜지스터를 사용한 CPU를 포함함으로써, 에어 컨디셔너의 소비 전력의 저감을 도모할 수 있다.
도 33의 (A)에서, 전기 냉동 냉장고(8300)는 상기 트랜지스터를 사용한 CPU를 포함한다. 구체적으로, 전기 냉동 냉장고(8300)는, 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), CPU(8304) 등을 포함한다. 도 33의 (A)에서는, CPU(8304)가, 하우징(8301)의 내부에 제공된다. 전기 냉동 냉장고(8300)가 상기 트랜지스터를 사용한 CPU(8304)를 포함함으로써, 전기 냉동 냉장고(8300)의 소비 전력의 저감을 도모할 수 있다.
도 33의 (B) 및 (C)는 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력은, 제어 회로(9702)에 의해 출력이 조정되어서, 구동 장치(9703)에 공급된다. 제어 회로(9702)는, 나타내지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의해 제어된다. 전기 자동차(9700)가 상기 트랜지스터를 사용한 CPU를 포함함으로써, 전기 자동차(9700)의 소비 전력의 저감을 도모할 수 있다.
구동 장치(9703)는, DC 모터 또는 AC 모터를 단독으로 또는 내연 기관과 조합하여 포함한다. 처리 장치(9704)는, 전기 자동차(9700)의 운전자 조작 데이터 (예를 들어, 가속, 감속 또는 정지) 또는 주행시의 정보 (예를 들어, 오르막길 또는 내리막길에 대한 데이터, 또는 구동륜에 가해지는 부하에 대한 데이터)의 입력 데이터에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는, 처리 장치(9704)의 제어 신호에 의해, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. AC 모터를 탑재하고 있는 경우에는, 나타내지는 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
<3-2. 표시 장치>
본 섹션에서는, 상기 트랜지스터를 포함하는 표시 장치에 대해서 설명한다.
표시 장치에 제공되는 표시 소자로서는 액정 소자 (액정 표시 소자로도 지칭됨), 발광 소자 (발광 표시 소자로도 지칭됨) 등을 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 전계발광 (EL) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등의 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 표시 소자로서 사용될 수 있다. 이하에서는, 표시 장치의 일례로서 EL 소자를 포함하는 표시 장치 및 액정 소자를 포함하는 표시 장치에 대해서 설명한다.
이하에 기재된 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 해당 패널에 제어기 등의 IC가 실장되어 있는 모듈을 그 범주에 포함한다는 것에 유의한다.
또한, 이하에 기재된 표시 장치는 화상 표시 장치, 표시 장치 또는 광원 (조명 장치 포함)을 지칭한다. 또한, 표시 장치는, 커넥터, 예를 들어 FPC 또는 TCP가 제공된 모듈, TCP의 말단에 인쇄 배선판이 제공된 모듈, 및 표시 소자 위에 COG법에 의해 집적 회로 (IC)가 직접 실장된 모듈의 임의의 모듈도 그 범주에 포함한다.
<3-2-1. EL 표시 장치>
우선은 EL 소자를 사용한 표시 장치 (EL 표시 장치로도 지칭됨)에 대해서 설명한다.
도 34는 EL 소자를 포함하는 표시 장치의 화소의 회로도의 일례이다.
도 34에 나타낸 EL 표시 장치는 스위칭 소자(743)와, 트랜지스터(741)와, 용량소자(742)와, 발광 소자(719)를 포함한다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 한쪽 전극 및 용량소자(742)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(741)의 소스는 발광 소자(719)의 일단부와 전기적으로 접속된다. 트랜지스터(741)의 드레인은 용량소자(742)의 다른 쪽 전극과 전기적으로 접속되고, 여기에 전원 전위(VDD)가 공급된다. 스위칭 소자(743)의 다른 쪽 전극은 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 타단부에는 정전위가 공급된다. 또한, 정전위는 접지 전위(GND) 또는 접지 전위(GND)보다 작은 전위로 한다.
트랜지스터(741)로서는 상기 실시형태에 기재된 산화물 반도체 막을 포함하는 다층막을 사용한 트랜지스터를 사용한다. 해당 트랜지스터는 안정한 전기 특성을 갖는다. 그로 인해, 표시 품위가 높은 EL 표시 장치가 제공될 수 있다.
스위칭 소자(743)로서는 트랜지스터를 사용하는 것이 바람직하다. 이는 화소의 면적을 작게 할 수 있게 하여, 해상도가 높은 EL 표시 장치로 할 수 있다. 스위칭 소자(743)로서, 상기 실시형태에 기재된 산화물 반도체 막을 포함하는 다층막을 사용한 트랜지스터를 사용할 수도 있다. 따라서, 트랜지스터(741)와 동일한 공정에 의해 스위칭 소자(743)를 제작할 수 있고, EL 표시 장치의 생산성을 높일 수 있다.
도 35의 (A)는 EL 표시 장치의 상면도이다. EL 표시 장치는 기판(200)과, 기판(700)과, 밀봉재(734)와, 구동 회로(735)와, 구동 회로(736)와, 화소(737)와, FPC(732)를 포함한다. 밀봉재(734)는, 화소(737), 구동 회로(735) 및 구동 회로(736)를 둘러싸도록 기판(200)과 기판(700) 사이에 제공된다. 구동 회로(735) 및/또는 구동 회로(736)가 밀봉재(734)의 외측에 제공될 수도 있다.
도 35의 (B)는 도 35의 (A)에서의 일점쇄선 M-N에 따른 EL 표시 장치의 단면도이다. FPC(732)는 단자(731)를 개재하여 배선(733a)과 접속된다. 배선(733a)은 게이트 전극(204)과 동일 층이다.
도 35의 (B)는 트랜지스터(741)와 용량소자(742)가 동일 평면에 제공된 예를 나타낸다. 이러한 구조로 함으로써, 용량소자(742)를 트랜지스터(741)의 게이트 전극, 게이트 절연막 및 소스 (드레인) 전극과 동일 평면에 제작할 수 있다. 이와 같이 트랜지스터(741)와 용량소자(742)를 동일 평면에 제공함으로써, EL 표시 장치의 제작 공정을 단축화하고, 생산성을 높일 수 있다.
도 35의 (B)는 트랜지스터(741)에, 도 26의 (A) 내지 (D)에 나타낸 트랜지스터를 적용한 예를 나타낸다. 그로 인해, 이하에 기재된 구성요소 이외의 트랜지스터(741)의 구성요소에 대해서는 도 26의 (A) 내지 (D)에 관한 기재 등을 참조한다.
트랜지스터(741) 및 용량소자(742) 위에는 절연막(720)이 제공된다.
여기서, 절연막(720) 및 보호 절연막(218)에는 트랜지스터(741)의 소스 전극(216a)에 도달하는 개구가 제공된다.
절연막(720) 위에는 전극(781)이 제공된다. 전극(781)은 절연막(720) 및 보호 절연막(218)에 제공된 개구를 개재하여 트랜지스터(741)의 소스 전극(216a)과 접한다.
전극(781) 위에는 전극(781)에 도달하는 개구를 갖는 격벽(784)이 제공된다.
격벽(784) 위에는 격벽(784)에 제공된 개구를 개재하여 전극(781)과 접하는 발광층(782)이 제공된다.
발광층(782) 위에는 전극(783)이 제공된다.
전극(781), 발광층(782) 및 전극(783)이 서로 중첩되는 영역이, 발광 소자(719)로서 기능한다.
절연막(720)에 대해서는 보호 절연막(118)에 관한 기재를 참조한다. 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등으로 제조된 수지 막을 절연막(720)으로서 사용할 수 있다.
발광층(782)은 1층으로 한정되지는 않으며, 복수종의 발광층의 적층일 수도 있다. 예를 들어, 도 35의 (C)에 나타낸 구조를 사용할 수 있다. 도 35의 (C)는 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 중간층(785c), 발광층(786c) 및 중간층(785d)을 이 순서로 적층한 구조를 나타낸다. 발광층(786a), 발광층(786b) 및 발광층(786c)에 적절한 발광색의 발광층을 사용하면, 연색성이 높거나 또는 발광 효율이 높은 발광 소자(719)가 제공될 수 있다.
백색광은 발광층을 복수종 적층하여 제공될 수 있다. 도 35의 (B)에는 나타내지는 않았지만, 백색광을 착색층을 개재하여 취출하는 구조를 사용할 수도 있다.
여기서는 3층의 발광층 및 4층의 중간층이 제공된 구조를 나타내었지만, 이로 한정되지는 않으며, 적절히 발광층의 수 및 중간층의 수를 변경할 수 있다. 예를 들어, 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b) 및 중간층(785c)으로 발광층을 구성할 수도 있다. 대안적으로, 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 발광층(786c) 및 중간층(785d)으로 발광층을 구성하고, 중간층(785c)을 생략할 수도 있다.
중간층은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 적층 구조를 사용하여 형성될 수 있다. 이들 층이 모두 중간층에 제공될 필요는 없다. 이들 층은 적절히 선택될 수 있다. 또한, 유사한 기능을 갖는 층이 서로 중첩하여 제공될 수도 있다. 또한, 중간층으로서, 캐리어 발생층 이외에도, 전자 릴레이층 등을 적절히 첨가할 수도 있다.
전극(781)으로서는, 가시광 투과성을 갖는 도전막을 사용할 수 있다. 가시광 투과성을 갖는다는 것은, 가시광 영역 (예를 들어, 400 nm 내지 800 nm의 파장 범위)에서의 평균 투과율이 70% 이상, 특히 80% 이상인 것을 의미한다.
전극(781)으로서는, 예를 들어 In-Zn-W 산화물 막, In-Sn 산화물 막, In-Zn 산화물 막, 산화인듐 막, 산화아연 막 또는 산화주석 막 등의 산화물 막을 사용할 수 있다. 또한, 상기 기재된 산화물 막에, Al, Ga, Sb, F 등이 미량 첨가될 수도 있다. 광을 투과할 정도로 얇은 두께 (바람직하게는, 5 nm 내지 30 nm 정도)를 갖는 금속 박막을 사용할 수도 있다. 예를 들어, 5 nm의 두께를 갖는 Ag 막, Mg 막 또는 Ag-Mg 합금 막을 사용할 수도 있다.
대안적으로, 전극(781)으로서 가시광을 효율적으로 반사하는 막을 사용하는 것이 바람직하다. 전극(781)으로서는, 예를 들어 리튬, 알루미늄, 티타늄, 마그네슘, 란타넘, 은, 실리콘 또는 니켈을 함유하는 막을 사용할 수 있다.
전극(783)으로서는, 전극(781)으로서 기재된 임의의 막을 사용할 수 있다. 전극(781)이 가시광 투과성을 갖는 경우에는, 전극(783)이 가시광을 효율적으로 반사하는 것이 바람직하며, 전극(781)이 가시광을 효율적으로 반사하는 경우에는, 전극(783)이 가시광 투과성을 갖는 것이 바람직하다는 것에 유의한다.
전극(781 및 783)이 도 35의 (B)에 나타낸 구조에 따라 제공되었지만, 전극(781 및 783)의 위치를 서로 교체할 수도 있다. 애노드로서 기능하는 전극에는 일함수가 큰 도전막을 사용하는 것이 바람직하고, 캐소드로서 기능하는 전극에는 일함수가 작은 도전막을 사용하는 것이 바람직하다. 단, 애노드와 접하여 캐리어 발생층이 제공된 경우에는, 일함수를 고려하지 않고 각종 도전막을 애노드에 사용할 수 있다.
격벽(784)에 대해서는 보호 절연막(118)에 관한 기재를 참조한다. 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등으로 제조된 수지 막을 격벽(784)으로서 사용할 수 있다.
발광 소자(719)와 접속하는 트랜지스터(741)는 안정한 전기 특성을 갖는다. 그로 인해, 표시 품위가 높은 EL 표시 장치가 제공될 수 있다.
도 36의 (A) 및 (B)는 도 35의 (B)과 일부가 상이한 EL 표시 장치의 단면도의 일례이다. 구체적으로는, 그 중에서 FPC(732)와 접속하는 배선이 상이하다. 도 36의 (A)에서는, 단자(731)를 개재하여 FPC(732)와 배선(733b)이 접속되어 있다. 배선(733b)은 소스 전극(216a) 및 드레인 전극(216b)과 동일 층이다. 도 36의 (B)에서는, 단자(731)를 개재하여 FPC(732)와 배선(733c)이 접속되어 있다. 배선(733c)은 전극(781)과 동일 층이다.
<3-2-2. 액정 표시 장치>
이어서, 액정 소자를 포함하는 표시 장치 (액정 표시 장치로도 지칭됨)에 대해서 설명한다.
도 37은 액정 표시 장치의 화소의 구성예를 나타내는 회로도이다. 도 37에 나타낸 화소(750)는 트랜지스터(751)와, 용량소자(752)와, 한 쌍의 전극 사이의 공간이 액정으로 충전된 소자 (이하, 액정 소자로도 지칭됨)(753)를 포함한다.
트랜지스터(751)의 소스 및 드레인의 한쪽은 신호선(755)과 전기적으로 접속되고, 트랜지스터(751)의 게이트는 주사선(754)과 전기적으로 접속되어 있다.
용량소자(752)의 한쪽 전극은 트랜지스터(751)의 소스 및 드레인의 다른 쪽과 전기적으로 접속되고, 용량소자(752)의 다른 쪽 전극은 공통 전위를 공급하는 배선과 전기적으로 접속되어 있다.
액정 소자(753)의 한쪽 전극은 트랜지스터(751)의 소스 및 드레인의 다른 쪽과 전기적으로 접속되고, 액정 소자(753)의 다른 쪽 전극은 공통 전위를 공급하는 배선과 전기적으로 접속되어 있다. 상기 용량소자(752)의 다른 쪽 전극과 전기적으로 접속된 배선에 공급되는 공통 전위는, 액정 소자(753)의 다른 쪽 전극에 공급되는 공통 전위와 상이할 수 있다.
액정 표시 장치의 상면도는 EL 표시 장치의 상면도와 유사하다. 도 35의 (A)에서의 일점쇄선 M-N에 따른 액정 표시 장치의 단면도를 도 38의 (A)에 나타낸다. 도 38의 (A)에서, FPC(732)는 단자(731)를 개재하여 배선(733a)과 접속된다. 배선(733a)은 게이트 전극(204)과 동일 층이다.
도 38의 (A)는 트랜지스터(751)와 용량소자(752)가 동일 평면에 제공된 예를 나타낸다. 이러한 구조로 함으로써, 용량소자(752)를 트랜지스터(751)의 게이트 전극, 게이트 절연막 및 소스 (드레인) 전극과 동일 평면에 제작할 수 있다. 이와 같이 트랜지스터(751)와 용량소자(752)를 동일 평면에 제공함으로써, 액정 표시 장치의 제작 공정을 단축화하고, 생산성을 높일 수 있다.
상기 실시형태에 기재된 트랜지스터를 트랜지스터(751)에 적용할 수 있다. 도 38의 (A)는 도 26의 (A) 내지 (D)에 나타낸 트랜지스터를 트랜지스터(751)에 적용한 예를 나타낸다. 그로 인해, 이하에 기재된 구성요소 이외의 트랜지스터(751)의 구성요소에 대해서는 도 26의 (A) 내지 (D)에 관한 기재 등을 참조한다.
트랜지스터(751)는 오프 전류가 극도로 작을 수 있다. 따라서, 용량소자(752)에 유지된 전하가 누설되기 어려워서, 장기간에 걸쳐 액정 소자(753)에 인가되는 전압을 유지할 수 있다. 그로 인해, 움직임이 적은 동화상 또는 정지 화상을 표시하는 기간 동안에 트랜지스터(751)를 오프 상태로 유지함으로써, 트랜지스터(751)의 동작을 위한 전력이 그 기간 내에 불필요하게 되고, 따라서 소비 전력이 작은 액정 표시 장치가 제공될 수 있다.
트랜지스터(751) 및 용량소자(752) 위에는 절연막(721)이 제공된다.
여기서, 절연막(721) 및 보호 절연막(218)에는 트랜지스터(751)의 드레인 전극(216b)에 도달하는 개구가 제공된다.
절연막(721) 위에는 전극(791)이 제공된다. 전극(791)은 절연막(721) 및 보호 절연막(218)에 제공된 개구를 개재하여 트랜지스터(751)의 드레인 전극(216b)과 접한다.
전극(791) 위에는 배향막으로서 기능하는 절연막(792)이 제공된다.
절연막(792) 위에는 액정층(793)이 제공된다.
액정층(793) 위에는 배향막으로서 기능하는 절연막(794)이 제공된다.
절연막(794) 위에는 스페이서(795)가 제공된다.
스페이서(795) 및 절연막(794) 위에는 전극(796)이 제공된다.
전극(796) 위에는 기판(797)이 제공된다.
절연막(721)에 대해서는 보호 절연막(218)에 관한 기재를 참조한다. 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등으로 제조된 수지 막을 절연막(721)으로서 사용할 수 있다.
액정층(793)에 대해서는, 열방성 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이러한 액정은, 조건에 따라 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방 상 등을 나타낸다.
액정층(793)으로서 블루 상을 나타내는 액정을 사용할 수도 있다. 이러한 경우에, 배향막으로서 기능하는 절연막(792) 및 절연막(794)을 생략할 수도 있다.
전극(791)으로서는 가시광 투과성을 갖는 도전막을 사용할 수 있다.
전극(791)으로서는, 예를 들어 In-Zn-W 산화물 막, In-Sn 산화물 막, In-Zn 산화물 막, 산화인듐 막, 산화아연 막 및 산화주석 막 등의 산화물 막을 사용할 수 있다. 또한, 상기 기재된 산화물 막에, Al, Ga, Sb, F 등이 미량 첨가될 수도 있다. 광을 투과할 정도로 얇은 두께 (바람직하게는, 5 nm 내지 30 nm 정도)를 갖는 금속 박막을 사용할 수도 있다.
대안적으로, 전극(791)으로서 가시광을 효율적으로 반사하는 막을 사용하는 것이 바람직하다. 전극(791)으로서는, 예를 들어 알루미늄, 티타늄, 크롬, 구리, 몰리브덴, 은, 탄탈륨 또는 텅스텐을 함유하는 막을 사용할 수 있다.
전극(796)으로서는, 전극(791)에 대해 기재된 임의의 막을 사용할 수 있다. 전극(791)이 가시광 투과성을 갖는 경우에는, 전극(796)이 가시광을 효율적으로 반사하는 것이 바람직하며, 전극(791)이 가시광을 효율적으로 반사하는 경우에는, 전극(796)이 가시광 투과성을 갖는 것이 바람직하다는 것에 유의한다.
전극(791 및 796)이 도 38의 (A)에 나타낸 구조에 따라 제공되었지만, 전극(791 및 796)의 위치를 서로 교체할 수도 있다.
각각의 절연막(792 및 794)은 유기 화합물 또는 무기 화합물을 사용하여 형성될 수 있다.
스페이서(795)는 유기 화합물 또는 무기 화합물을 사용하여 형성될 수 있다. 스페이서(795)는 기둥 형상 또는 구 형상 등의 임의의 형상을 가질 수 있다.
전극(791), 절연막(792), 액정층(793), 절연막(794) 및 전극(796)이 서로 중첩되는 영역이, 액정 소자(753)로서 기능한다.
기판(797)에는 유리, 수지 또는 금속 등을 사용할 수 있다. 기판(797)은 가요성을 가질 수도 있다.
도 38의 (B) 및 (C)는 도 38의 (A)와 일부가 상이한 액정 표시 장치의 단면도의 일례이다. 구체적으로는, 그 중에서 FPC(732)와 접속하는 배선이 상이하다. 도 38의 (B)에서는, 단자(731)를 개재하여 FPC(732)와 배선(733b)이 접속되어 있다. 배선(733b)은 소스 전극(216a) 및 드레인 전극(216b)과 동일 층이다. 도 38의 (C)에서는, 단자(731)를 개재하여 FPC(732)와 배선(733c)이 접속되어 있다. 배선(733c)은 전극(791)과 동일 층이다.
액정 소자(753)와 접속하는 트랜지스터(751)는 안정한 전기 특성을 갖는다. 그로 인해, 표시 품위가 높은 액정 표시 장치가 제공될 수 있다. 트랜지스터(751)는 오프 전류를 극도로 작게 할 수 있기 때문에, 소비 전력이 작은 액정 표시 장치가 제공될 수 있다.
이하에 액정의 동작 모드에 대해서 예를 들어 설명한다. 액정 표시 장치의 액정의 구동 방식은, 기판과 수직으로 전압을 인가하는 종전계 방식, 및 기판과 평행하게 전압을 인가하는 횡전계 방식을 포함한다.
먼저, 도 39의 (A1) 및 (A2)는 각각 TN 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다.
서로 대향하도록 배치된 기판(3101)과 기판(3102) 사이에, 액정층(3100)이 끼워져 있다. 기판(3101)측에는 편광판(3103)이 형성되고, 기판(3102)측에는 편광판(3104)이 형성된다. 편광판(3103)의 흡수축과, 편광판(3104)의 흡수축은 크로스니콜 상태이다.
나타내지는 않았지만, 백라이트 등은 편광판(3104)의 외측에 제공된다. 기판(3101) 및 기판(3102) 위에는 각각 전극(3108) 및 전극(3109)이 제공된다. 백라이트와 반대측, 즉 시인측의 전극(3108)은 투광성을 갖도록 형성한다.
이와 같은 구조를 갖는 액정 표시 장치가 정상 백색 모드인 경우에는, 전극(3108)과 전극(3109) 사이에 전압이 인가 (종전계 방식으로 지칭됨)되면, 도 39의 (A1)에 나타낸 바와 같이 액정 분자(3105)는 세로로 배열된다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다.
전극(3108)과 전극(3109) 사이에 전압이 인가되지 않으면, 도 39의 (A2)에 나타낸 바와 같이 액정 분자(3105)는 가로로 배열되고, 평면 위에서 트위스트된다. 그 결과, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다. 전극(3108)과 전극(3109) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
TN 모드에 사용되는 액정 분자에는, 공지의 분자를 사용할 수 있다.
도 39의 (B1) 및 (B2)는 각각 VA 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다. VA 모드에서, 액정 분자(3105)는 전계가 존재하지 않는 경우에 기판과 수직이 되도록 배향된다.
도 39의 (A1) 및 (A2)와 마찬가지로, 기판(3101) 및 기판(3102) 위에는 각각 전극(3108) 및 전극(3109)이 제공된다. 백라이트와 반대측, 즉 시인측의 전극(3108)은 투광성을 갖도록 형성한다. 기판(3101)측에는 편광판(3103)이 형성되고, 기판(3102)측에는 편광판(3104)이 형성된다. 또한, 편광판(3103)의 흡수축과, 편광판(3104)의 흡수축은 크로스니콜 상태이다.
이와 같은 구조를 갖는 액정 표시 장치에서 전극(3108)과 전극(3109) 사이에 전압이 인가 (종전계 방식)되면, 도 39의 (B1)에 나타낸 바와 같이 액정 분자(3105)는 가로로 배열된다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다.
전극(3108)과 전극(3109) 사이에 전압이 인가되지 않으면, 도 39의 (B2)에 나타낸 바와 같이 액정 분자(3105)는 세로로 배열된다. 그 결과, 편광판(3104)에 의해 편광된 백라이트로부터의 광은 액정 분자(3105)의 복굴절 영향을 받지 않고 셀을 통과한다. 이에 따라, 편광된 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다. 전극(3108)과 전극(3109) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
도 39의 (C1) 및 (C2)는 MVA 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다. MVA 모드는 하나의 화소를 복수의 부분으로 분할하고, 부분의 액정 분자(3105)의 배향 방향을 상이하게 하고, 시야각 의존성을 보상하는 방법이다. 도 39의 (C1)에 나타낸 바와 같이, MVA 모드에서는, 배향 제어를 위해 전극(3108) 위에 단면이 삼각형인 돌기물(3158)가 제공되고, 전극(3109) 위에 단면이 삼각형인 돌기물(3159)이 제공된다. 돌기물 이외의 구조는 VA 모드와 마찬가지라는 것에 유의한다.
전극(3108)과 전극(3109) 사이에 전압이 인가 (종전계 방식)되면, 도 39의 (C1)에 나타낸 바와 같이 액정 분자(3105)는 액정 분자(3105)의 장축이 돌기물(3158 및 3159)의 면과 실질적으로 수직이 되도록 배향된다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다.
전극(3108)과 전극(3109) 사이에 전압이 인가되지 않으면, 도 39의 (C2)에 나타낸 바와 같이 액정 분자(3105)는 세로로 배열된다. 그 결과, 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다. 또한, 전극(3108)과 전극(3109) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
도 42의 (A) 및 (B)는 각각 MVA 모드의 다른 예의 상면도 및 단면도이다. 도 42의 (A)에 나타낸 바와 같이, 전극(3109a), 전극(3109b) 및 전극(3109c)은 각각 개다리 형상 (v자 형상)과 같이 굴곡된 패턴으로 형성된다. 도 42의 (B)에 나타낸 바와 같이, 전극(3109a, 3109b 및 3109c) 위에 및 전극(3108) 위에 각각 배향막으로서 기능하는 절연막(3162) 및 절연막(3163)이 형성된다. 전극(3108) 및 전극(3109b) 위에는 돌기물(3158)이 형성된다.
도 40의 (A1) 및 (A2)는 각각 OCB 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다. OCB 모드에서, 액정 분자(3105)는 시야각 의존성을 보상하도록 하는 구성을 가질 수 있으며, 이러한 구성을 벤드 배향으로 칭한다.
도 39의 (A1) 내지 (C2)와 마찬가지로, 기판(3101) 위에는 전극(3108)이 제공되고, 기판(3102) 위에는 전극(3109)이 제공된다. 백라이트와 반대측, 즉 시인측의 전극(3108)은 투광성을 갖도록 형성한다. 기판(3101)측에는 편광판(3103)이 형성되고, 기판(3102)측에는 편광판(3104)이 형성된다. 편광판(3103)의 흡수축과, 편광판(3104)의 흡수축은 크로스니콜 상태이다.
이와 같은 구조를 갖는 액정 표시 장치에서 전극(3108)과 전극(3109) 사이에 전압이 인가 (종전계 방식)되면, 흑색 표시가 행해진다. 이때 액정 분자(3105)는 도 40의 (A1)에 나타낸 바와 같이 세로로 배열된다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다.
전극(3108)과 전극(3109) 사이에 전압이 인가되지 않으면, 도 40의 (A2)에 나타낸 바와 같이 액정 분자(3105)는 벤드 배향 상태로 된다. 그 결과, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다. 전극(3108)과 전극(3109) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
이러한 OCB 모드에서는, 액정 분자(3105)의 배열에 의해 시야각 의존성을 보상할 수 있다. 또한, 한 쌍의 적층된 편광자 포함 층에 의해 콘트라스트비를 높일 수 있다.
도 40의 (B1) 및 (B2)는 각각 FLC 모드 또는 AFLC 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다.
도 39의 (A1) 내지 (C2)와 마찬가지로, 기판(3101) 위에는 전극(3108)이 제공되고, 기판(3102) 위에는 전극(3109)이 제공된다. 백라이트와 반대측, 즉 시인측의 전극(3108)은 투광성을 갖도록 형성한다. 기판(3101)측에는 편광판(3103)이 형성되고, 기판(3102)측에는 편광판(3104)이 형성된다. 편광판(3103)의 흡수축과, 편광판(3104)의 흡수축은 크로스니콜 상태이다.
이와 같은 구조를 갖는 액정 표시 장치에서 전극(3108)과 전극(3109) 사이에 전압이 인가 (종전계 방식으로 지칭됨)되면, 액정 분자(3105)는 러빙 방향으로부터 어긋난 방향에서 가로로 배열된 상태로 된다. 그 결과, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다.
전극(3108)과 전극(3109) 사이에 전압이 인가되지 않으면, 도 40의 (B2)에 나타낸 바와 같이 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태로 된다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다. 또한, 전극(3108)과 전극(3109) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
FLC 모드 및 AFLC 모드에 사용되는 액정 분자에는, 공지의 분자를 사용할 수 있다.
도 41의 (A1) 및 (A2)는 각각 IPS 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다. IPS 모드는, 한쪽 기판측에만 제공된 전극에 의해 생성되는 횡전계에 의해 액정 분자(3105)를 기판과 평행한 평면 내에서 회전시키는 모드이다.
IPS 모드는 한쪽 기판에 제공되는 한 쌍의 전극에 의해 액정을 제어하는 것을 특징으로 한다. 그로 인해, 기판(3102) 위에 한 쌍의 전극(3150 및 3151)이 제공된다. 한 쌍의 전극(3150 및 3151)은 각각 투광성을 가질 수 있다. 기판(3101)측에는 편광판(3103)이 형성되고, 기판(3102)측에는 편광판(3104)이 형성된다. 편광판(3103)의 흡수축과, 편광판(3104)의 흡수축은 크로스니콜 상태이다.
이와 같은 구조를 갖는 액정 표시 장치에서 한 쌍의 전극(3150 및 3151) 사이에 전압이 인가되면, 도 41의 (A1)에 나타낸 바와 같이 액정 분자(3105)는 러빙 방향으로부터 어긋난 전기력선을 따라 배향한다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다.
한 쌍의 전극(3150 및 3151) 사이에 전압이 인가되지 않으면, 도 41의 (A2)에 나타낸 바와 같이 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태로 된다. 그 결과, 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다. 또한, 한 쌍의 전극(3150 및 3151) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
도 43의 (A) 내지 (C)는 각각 IPS 모드에 사용될 수 있는 한 쌍의 전극(3150 및 3151)의 예를 나타낸다. 도 43의 (A) 내지 (C)의 상면도에 나타낸 바와 같이 한 쌍의 전극(3150 및 3151)은 교대로 형성되며, 도 43의 (A)에서 전극(3150a 및 3151a)는 각각 높낮이가 있는 파형 형상이고, 도 43의 (B)에서 전극(3150b 및 3151b)은 각각 빗살 형상이며 서로 일부 중첩되고, 도 43의 (C)에서 전극(3150c 및 3151c)은 전극끼리가 서로 맞물려 있는 빗살 형상이다.
도 41의 (B1) 및 (B2)는 각각 FFS 모드의 액정 표시 장치의 화소 구조를 나타내는 단면 모식도이다. FFS 모드는 또한 IPS 모드와 같은 횡전계 방식이지만, 도 41의 (B1) 및 (B2)에 나타낸 바와 같이 전극(3150) 위에 절연막을 사이에 제공하여 전극(3151)이 형성된 구조를 갖는다.
한 쌍의 전극(3150 및 3151)은 각각 투광성을 갖는 것이 바람직하다. 기판(3101)측에는 편광판(3103)이 형성되고, 기판(3102)측에는 편광판(3104)이 형성된다. 편광판(3103)의 흡수축과, 편광판(3104)의 흡수축은 크로스니콜 상태이다.
이와 같은 구조를 갖는 액정 표시 장치에서 한 쌍의 전극(3150 및 3151) 사이에 전압이 인가되면, 도 41의 (B1)에 나타낸 바와 같이 액정 분자(3105)는 러빙 방향으로부터 어긋난 전기력선을 따라 배향한다. 이에 따라, 백라이트로부터의 광은 편광판(3103)을 통과할 수 있어, 백색 표시가 된다.
한 쌍의 전극(3150 및 3151) 사이에 전압이 인가되지 않으면, 도 41의 (B2)에 나타낸 바와 같이 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태로 된다. 그 결과, 백라이트로부터의 광은 편광판(3103)을 통과할 수 없어, 흑색 표시가 된다. 한 쌍의 전극(3150 및 3151) 사이에 인가되는 전압을 조정함으로써, 계조를 표현할 수 있다. 이와 같이 하여, 소정의 영상 표시가 행해진다.
착색층이 제공되는 경우에, 풀컬러 표시를 행할 수 있다. 착색층은 기판(3101)측 또는 기판(3102)측에 제공될 수 있다.
도 44의 (A) 내지 (C)는 각각 FFS 모드에 사용될 수 있는 한 쌍의 전극(3150 및 3151)의 예를 나타낸다. 도 44의 (A) 내지 (C)의 상면도에 나타낸 바와 같이 전극(3150) 위에 각종 패턴으로 형성된 전극(3151)이 형성되며, 도 44의 (A)에서 전극(3150a) 위의 전극(3151a)은 개다리 형상 (v자 형상)이고, 도 44의 (B)에서 전극(3150b) 위의 전극(3151b)은 전극끼리가 맞물려 있는 빗살 형상이고, 도 44의 (C)에서 전극(3150c) 위의 전극(3151c)은 빗살 형상이다.
IPS 모드 및 FFS 모드에 사용되는 액정 분자에는, 공지의 분자를 사용할 수 있다.
PVA 모드, ASM 모드 또는 TBA 모드 등의 다른 액정 모드를 사용하는 것이 가능하다.
액정 표시 장치에서, 블랙 매트릭스 (차광층), 편광 부재, 위상차 부재 또는 반사방지 부재 등의 광학 부재 (광학 기판) 등은 적절히 제공된다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써 원편광을 사용할 수도 있다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용할 수도 있다.
또한, 백라이트로서 복수의 발광 다이오드 (LED)를 사용하여, 시간 분할 표시 방식 (필드 시퀀셜 구동 방식)을 적용하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 착색층을 사용하지 않고 컬러 표시를 행할 수 있다.
화소부에서의 표시 방식은 상기 기재된 바와 같이, 프로그레시브 방식 또는 인터레이스 방식 등을 사용한다. 또한, 컬러 표시시에 화소에서 제어하는 색 요소로는 R, G 및 B (R, G 및 B는 각각 적색, 녹색 및 청색에 해당함)의 3가지 색으로 한정되지는 않는다. 예를 들어, R, G,B 및 W (W는 백색에 해당함), 또는 R, G, B와, 옐로우, 시안, 마젠타 등 중 하나 이상을 사용할 수 있다. 또한, 색 요소의 각 도트마다 표시 영역의 크기가 상이할 수도 있다. 단, 본 발명은 컬러 표시를 위한 액정 표시 장치로 한정되는 것은 아니며, 단색 표시를 위한 액정 표시 장치에 적용할 수도 있다.
[실시예 1]
본 실시예에서는, 산화물 반도체 층을 포함하는 다층막을 사용한 트랜지스터를 제작하고, 전자 현미경에 의한 단면 관찰 및 전기 특성의 측정을 행하였다.
실시예 시료 1 및 실시예 시료 2는 하기 방식으로 제조하였다. 실시예 시료 1 및 실시예 시료 2는 각각 도 21의 (A) 내지 (D)에 나타낸 TGTC 트랜지스터이다. 따라서, 이하에서는, 실시예 시료 1 및 실시예 시료 2에 대해서, 도 3의 (A) 내지 (C), 도 4의 (A) 내지 (C), 도 5의 (A) 및 (B), 도 21의 (A) 내지 (D), 도 24의 (A) 내지 (C), 도 25의 (A) 및 (B) 등의 기재를 참조한다.
우선은, 실시예 시료 1에 대해서 설명한다.
기판(100)으로서는 유리 기판을 사용하였다.
하지 절연막(102)으로서는 산화질화실리콘 막을 사용하였다.
이하에, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)의 형성 방법을 설명한다.
먼저, 산화물 층(136a)으로서, In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 두께 5 nm의 산화물 층을 성막하였다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 반도체 층(136b)으로서, In-Ga-Zn 산화물 (In:Ga:Zn = 3:1:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 두께 5 nm의 산화물 반도체 층을 성막하였다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 층(136c)으로서, In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 두께 5 nm의 산화물 층을 성막하였다. 또한, 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
이어서, 산화물 층(136c) 위에 레지스트 마스크(140)를 형성하고, 이어서 건식 에칭 방법에 의해 산화물 층(136c), 산화물 반도체 층(136b) 및 산화물 층(136a)을 에칭하여, 각각 산화물 층(106c), 산화물 반도체 층(106b) 및 산화물 층(106a)을 형성함과 함께, 적어도 산화물 반도체 층(106b)의 측면과 접하여 측벽 보호막인 산화물 층(106d)을 형성하였다.
건식 에칭의 조건은 에칭 가스로서 삼염화붕소 가스 (유량: 60 sccm) 및 염소 가스 (유량: 20 sccm)를 사용하고, 압력을 1.9 Pa로 하고, ICP 전력을 450 W로 하고, 기판 바이어스 전력을 100 W로 하고, 기판 온도를 70℃로 하였다는 것에 유의한다. 또한, 애싱 처리를, 산소 가스 (유량: 300 sccm)를 사용하고, 압력을 66.5 Pa로 하고, ICP 전력을 1800 W로 한 조건 하에 3분 동안 행하였다. 이어서, 레지스트 마스크(140)를 제거하기 위해서, 나가세 켐텍스 캄파니, 리미티드(Nagase ChemteX Co., Ltd.) 제조의 "나가세(Nagase) 레지스트 스트립 N-300"을 사용하여 80℃에서 3분 동안의 처리를 2회 행하였다.
소스 전극(116a) 및 드레인 전극(116b)으로서 텅스텐 막을 사용하였다.
게이트 절연막(112)으로서 산화질화실리콘 막을 사용하였다.
게이트 전극(104)으로서 질화탄탈륨 층과, 질화탄탈륨 층 위에 제공된 텅스텐 층을 포함하는 다층막을 사용하였다.
보호 절연막(118)으로서, 산화알루미늄 층과, 산화알루미늄 층 위에 제공된 산화질화실리콘 막을 사용하였다.
이상과 같이 하여 실시예 시료 1을 제조하였다.
실시예 시료 1의 주사 투과 전자 현미경 (STEM)에 의해 얻은 단면 관찰 상을 도 45의 (A) 및 (B) 및 도 46의 (A) 및 (B)에 나타낸다. 도 45의 (A)는 실시예 시료 1인 트랜지스터의 채널 길이 방향 (도 21의 (A)에서의 일점쇄선 A3-A4와 수직인 방향)에서의 STEM에 의한 위상 콘트라스트 상 (투과 전자 (TE) 상으로도 지칭됨)이고, 도 45의 (A)에서의 파선 포위부의 확대 상을 도 46의 (A)에 나타낸다는 것에 유의한다. 도 46의 (A)는 다층막(106)의 단부를 포함하는 단면의 STEM에 의한 Z 콘트라스트 상 (ZC 상)이다. 도 45의 (B)는 실시예 시료 1인 트랜지스터의 채널 폭 방향 (도 21의 (A)에서의 일점쇄선 A3-A4와 평행한 방향)에서의 STEM에 의한 명시야 상이며, 도 45의 (B)에서의 파선 포위부의 확대 상을 도 46의 (B)에 나타낸다. 도 46의 (B)는 다층막(106)의 단부를 포함하는 단면의 STEM에 의한 TE 상이라는 것에 유의한다.
도 45의 (A) 및 도 46의 (A)로부터, 실시예 시료 1인 트랜지스터의 채널 길이 방향에서 다층막(106)의 단부가 곡면을 갖는 것을 알았다. 도 45의 (B) 및 도 46의 (B)로부터, 실시예 시료 1인 트랜지스터의 채널 폭 방향에서 다층막(106)의 단부가 곡면을 갖는 것을 알았다. 즉, 실시예 시료 1은 도 1의 (A)에 나타낸 것과 같은 단면 구조로 되었다. 또한, 도 45의 (A) 및 (B) 및 도 46의 (A) 및 (B)로부터, 실시예 시료 1의 하지 절연막(102)이 두께가 상이한 3개의 영역을 갖는 것을 알았다. 또한, 게이트 절연막(112) 등의 단차 피복성이 높은 것을 알았다.
이어서, 실시예 시료 2에 대해서 설명한다.
기판(100)으로서는 유리 기판을 사용하였다.
하지 절연막(102)으로서는 산화질화실리콘 막을 사용하였다.
이하에, 산화물 층(106a), 산화물 반도체 층(106b), 산화물 층(106c) 및 산화물 층(106d)의 형성 방법을 설명한다.
먼저, 산화물 층(136a)으로서, In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:2의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 두께 5 nm의 산화물 층을 성막하였다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 반도체 층(136b)으로서, In-Ga-Zn 산화물 (In:Ga:Zn = 1:1:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 두께가 15 nm의 산화물 반도체 층을 성막하였다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
산화물 층(136c)으로서, In-Ga-Zn 산화물 (In:Ga:Zn = 1:3:1의 원자수비를 가짐) 타겟을 사용하여 스퍼터링 방법에 의해 두께 5 nm의 산화물 층을 성막하였다. 성막 가스로서 아르곤 가스 (유량: 30 sccm) 및 산소 가스 (유량: 15 sccm)를 사용하고, 압력을 0.4 Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5 kW 인가하였다는 것에 유의한다.
이어서, 산화물 층(136c) 위에 레지스트 마스크(140)를 형성하고, 이어서 건식 에칭 방법에 의해 산화물 층(136c), 산화물 반도체 층(136b) 및 산화물 층(136a)을 에칭하여, 각각 산화물 층(106c), 산화물 반도체 층(106b) 및 산화물 층(106a)을 형성함과 함께, 적어도 산화물 반도체 층(106b)의 측면과 접하여 측벽 보호막인 산화물 층(106d)을 형성하였다.
건식 에칭의 조건은, 에칭 가스로서 삼염화붕소 가스 (유량: 60 sccm) 및 염소 가스 (유량: 20 sccm)를 사용하고, 압력을 1.9 Pa로 하고, ICP 전력을 450 W로 하고, 기판 바이어스 전력을 100 W로 하고, 기판 온도를 70℃로서 하였다는 것에 유의한다. 또한, 애싱 처리를, 산소 가스 (유량: 300 sccm)를 사용하고, 압력을 66.5 Pa로 하고, ICP 전력을 1800 W로 하여 3분 동안 행하였다. 이어서, 레지스트 마스크(140)를 제거하기 위해서, 나가세 켐텍스 캄파니, 리미티드 제조의 "나가세 레지스트 스트립 N-300"을 사용하여 80℃에서 3분 동안의 처리를 2회 행하였다.
소스 전극(116a) 및 드레인 전극(116b)으로서 텅스텐 막을 사용하였다.
게이트 절연막(112)으로서 산화질화실리콘 막을 사용하였다.
게이트 전극(104)으로서 질화탄탈륨 층과, 질화탄탈륨 층 위에 제공된 텅스텐 층을 포함하는 다층막을 사용하였다.
보호 절연막(118)으로서, 질화실리콘 층과, 질화실리콘 층 위에 제공된 산화질화실리콘 막을 사용하였다.
이상과 같이 하여 실시예 시료 2를 제조하였다.
실시예 시료 2의 STEM에 의해 얻은 단면 관찰 상을 도 47의 (A) 및 (B) 및 도 48의 (A) 및 (B)에 나타낸다. 도 47의 (A)는 실시예 시료 2인 트랜지스터의 채널 길이 방향 (도 21의 (A)에서의 일점쇄선 A3-A4와 수직인 방향)에서의 STEM에 의한 TE 상이고, 도 47의 (A)에서의 파선 포위부의 확대 상을 도 48의 (A)에 나타낸다는 것에 유의한다. 도 48의 (A)는 다층막(106)의 단부를 포함하는 단면의 STEM에 의한 ZC 상이다. 도 47의 (B)는 실시예 시료 2인 트랜지스터의 채널 폭 방향 (도 21의 (A)에서의 일점쇄선 A3-A4와 평행한 방향)에서의 STEM에 의한 TE 상이고, 도 47의 (B)에서의 파선 포위부의 확대 상을 도 48의 (B)에 나타낸다. 도 48의 (B)는 다층막(106)의 단부를 포함하는 단면의 STEM에 의한 ZC 상이라는 것에 유의한다.
도 47의 (A) 및 도 48의 (A)로부터, 실시예 시료 2인 트랜지스터의 채널 길이 방향에서 다층막(106)의 단부 (상단부 및 하단부)가 곡면을 갖는 것을 알았다. 도 47의 (B) 및 도 48의 (B)로부터, 실시예 시료 2인 트랜지스터의 채널 폭 방향에서 다층막(106)의 단부 (상단부 및 하단부)가 곡면을 갖는 것을 알았다. 즉, 실시예 시료 2는 도 1의 (D)에 나타낸 것과 같은 단면 구조로 되었다. 또한, 도 47의 (A) 및 (B) 및 도 48의 (A) 및 (B)로부터, 실시예 시료 2의 하지 절연막(102)이 두께가 상이한 3개의 영역을 갖는 것을 알았다. 또한, 게이트 절연막(112) 등의 단차 피복성이 높은 것을 알았다.
본 실시예에 따르면, 도 1의 (A) 내지 (D)에 나타낸 단면 구조를 갖는 다층막(106)이 얻어질 수 있는 것을 알았다.
이어서, 실시예 시료 1 및 실시예 시료 2인 트랜지스터의 전기 특성 (Vg-Id 특성)을 평가하였다. 실시예 시료 1의 트랜지스터에서 Vg-Id 특성을 기판(100)의 면 내의 16 포인트에서 측정하고, 얻어진 결과를 도 49의 (A)에 통합하여 나타낸다. 실시예 시료 2의 트랜지스터에서 Vg-Id 특성을 기판(100)의 면 내의 25 포인트에서 측정하고, 얻어진 결과를 도 49의 (B)에 통합하여 나타낸다. 여기서는, 드레인 전압을 0.1 V 또는 3.3 V로 하고, 게이트 전압 Vg를 -4 V 내지 4 V에서 소인한 조건 하에 측정된 드레인 전류 Id와, 드레인 전압을 0.1 V로 하고, 게이트 전압 Vg를 -4V 내지 4V에서 소인한 조건 하에 측정된 전계 효과 이동도를 나타낸다.
실시예 시료 1의 트랜지스터는 채널 길이 5 μm 및 채널 폭 10 μm인 트랜지스터라는 것에 유의한다. 실시예 시료 2의 트랜지스터는 채널 길이 0.66 μm 및 채널 폭 10 μm인 트랜지스터이다.
도 49의 (A) 및 (B)로부터, 실시예 시료 1 및 실시예 시료 2의 트랜지스터가 Vg-Id 특성의 변동이 극도로 작은 것을 알았다. 또한, 실시예 시료 1의 트랜지스터가 높은 전계 효과 이동도를 갖는 것을 알았다. 또한, 실시예 시료 2의 트랜지스터가, 채널 길이가 짧아도 Vg-Id 특성의 변동이 작고, 게이트 전압 Vg가 0 V인 경우에도 드레인 전류 Id가 양의 값을 나타내는 소위 정상 오프의 전기 특성을 갖는 것을 알았다.
상기 결과는, 산화물 층(106d)에 의해 산화물 반도체 층(106b)의 측면이 보호되기 때문에, 트랜지스터의 Vg-Id 특성의 변동이 작아진 것을 나타낸다.
70a: 성막실, 70b: 성막실, 71: 대기측 기판 공급 실, 72a: 로드 로크실, 72b: 언로드 로크실, 73: 반송실, 73a: 반송실, 73b: 반송실, 74: 카세트 포트, 75: 기판 가열실, 76: 기판 반송 로봇, 80a: 성막실, 80b: 성막실, 80c: 성막실, 80d: 성막실, 81: 대기측 기판 공급 실, 82: 로드 및 언로드 로크실, 83: 반송실, 84: 카세트 포트, 85: 기판 가열실, 86: 기판 반송 로봇, 87: 타겟, 88: 부착 방지판, 89: 유리 기판, 90: 기판 스테이지, 92: 기판 스테이지, 93: 가열 기구, 94: 정제기, 95a: 크라이오펌프, 95b: 크라이오펌프, 95c: 터보 분자 펌프, 95d: 크라이오펌프, 95e: 크라이오펌프, 95f: 크라이오펌프, 96: 진공 펌프, 96a: 진공 펌프, 96b: 진공 펌프, 96c: 진공 펌프, 97: 질량 유량 제어기, 98: 가스 가열 기구, 99: 크라이오트랩, 100: 기판, 101: 반도체 기판, 102: 하지 절연막, 103: 소자 분리 영역, 104: 게이트 전극, 105: 산화물 층, 106: 다층막, 106a: 산화물 층, 106b: 산화물 반도체 층, 106c: 산화물 층, 106d: 산화물 층, 107: 게이트 절연막, 109: 게이트 전극, 111a: 불순물 영역, 111b: 불순물 영역, 112: 게이트 절연막, 115: 절연막, 116a: 소스 전극, 116b: 드레인 전극, 116c: 전극, 117: 절연막, 117a: 소스 전극, 117b: 드레인 전극, 118: 보호 절연막, 119a: 콘택트 플러그, 119b: 콘택트 플러그, 120: 절연막, 121: 절연막, 122: 절연막, 123a: 배선, 123b: 배선, 124: 전극, 125: 절연막, 132: 하지 절연막, 133: 하지 절연막, 136a: 산화물 층, 136b: 산화물 반도체 층, 136c: 산화물 층, 137d: 산화물 층, 140: 레지스트 마스크, 145: 절연막, 149: 배선, 150: 플라즈마, 152: 하지 절연막, 156: 배선, 156a: 산화물 층, 156b: 산화물 반도체 층, 156c: 산화물 층, 160: 반도체 막, 200: 기판, 204: 게이트 전극, 206: 다층막, 206a: 산화물 층, 206b: 산화물 반도체 층, 206c: 산화물 층, 206d: 산화물 층, 212: 게이트 절연막, 213: 게이트 절연막, 216a: 소스 전극, 216b: 드레인 전극, 218: 보호 절연막, 233: 게이트 절연막, 500: 마이크로컴퓨터, 501: 직류 전원, 502: 버스 라인, 503: 전력 게이트 제어기, 504: 전력 게이트, 505: CPU, 506: 휘발성 기억부, 507: 불휘발성 기억부, 508: 인터페이스, 509: 검출부, 511: 광 센서, 512: 증폭기, 513: AD 컨버터, 514: 광전 변환 소자, 517: 트랜지스터, 519: 트랜지스터, 530: 발광 소자, 700: 기판, 719: 발광 소자, 720: 절연막, 721: 절연막, 731: 단자, 732: FPC, 733a: 배선, 733b: 배선, 733c: 배선, 734: 밀봉재, 735: 구동 회로, 736: 구동 회로, 737: 화소, 741: 트랜지스터, 742: 용량소자, 743: 스위칭 소자, 744: 신호선, 750: 화소, 751: 트랜지스터, 752: 용량소자, 753: 액정 소자, 754: 주사선, 755: 신호선, 781: 전극, 782: 발광층, 783: 전극, 784: 격벽, 785a: 중간층, 785b: 중간층, 785c: 중간층, 785d: 중간층, 786a: 발광층, 786b: 발광층, 786c: 발광층, 791: 전극, 792: 절연막, 793: 액정층, 794: 절연막, 795: 스페이서, 796: 전극, 797: 기판, 1000: 타겟, 1001: 이온, 1002: 스퍼터링 입자, 1003: 산화물 반도체 층, 1004: 비정질 막, 1005: 플라즈마, 1141: 스위칭 소자, 1142: 메모리 셀, 1143: 메모리 셀 군, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 제어기, 1193: 지시 해독기, 1194: 인터럽트 제어기, 1195: 타이밍 제어기, 1196: 레지스터, 1197: 레지스터 제어기, 1198: 버스 인터페이스, 1199: ROM, 3100: 액정층, 3101: 기판, 3102: 기판, 3103: 편광판, 3104: 편광판, 3105: 액정 분자, 3108: 전극, 3109: 전극, 3109a: 전극, 3109b: 전극, 3109c: 전극, 3150: 전극, 3150a: 전극, 3150b: 전극, 3150c: 전극, 3151: 전극, 3151a: 전극, 3151b: 전극, 3151c: 전극, 3158: 돌기물, 3159: 돌기물, 3162: 절연막, 3163: 절연막, 8100: 경보 장치, 8101: 마이크로컴퓨터, 8200: 실내기, 8201: 하우징, 8202: 송풍구, 8203: CPU, 8204: 실외기, 8300: 전기 냉동 냉장고, 8301: 하우징, 8302: 냉장실용 도어, 8303: 냉동실용 도어, 8304: CPU, 9700: 전기 자동차, 9701: 이차 전지, 9702: 제어 회로, 9703: 구동 장치, 9704: 처리 장치.
본 출원은 2012년 10월 17일에 출원된 일본 특허 출원 일련 번호 2012-230351 및 2012년 11월 6일에 출원된 일본 특허 출원 일련 번호 2012-244907을 기초로 하며, 그 전체 내용이 본원에 참조로 포함된다.

Claims (19)

  1. 반도체 장치로서,
    산화물 반도체 층과, 산화물 층을 포함하는 다층막과;
    상기 산화물 층과 접하는 소스 전극 및 드레인 전극과;
    게이트 절연막을 사이에 개재하여 상기 산화물 반도체 층과 중첩하는 게이트 전극
    을 포함하며,
    상기 산화물 반도체 층이 상기 산화물 층에 의해 둘러싸이고,
    상기 다층막의 일 단면의 단부가 곡률을 갖는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 산화물 반도체 층 및 상기 산화물 층이 적어도 인듐을 함유하며,
    상기 산화물 반도체 층이 상기 산화물 층보다도 높은 인듐의 함유비율을 갖는 것인 반도체 장치.
  3. 제1항에 있어서, 상기 산화물 층 및 상기 산화물 반도체 층이 인듐, 아연 및 원소 M을 함유하며,
    상기 원소 M이 알루미늄, 티타늄, 실리콘, 갈륨, 게르마늄, 이트륨, 지르코늄, 주석, 란타넘, 세륨 또는 하프늄 중 하나이고,
    상기 산화물 층이 상기 산화물 반도체 층보다도 높은 상기 원소 M의 함유비율을 갖는 것인 반도체 장치.
  4. 제1항에 있어서, 상기 산화물 층이 상기 산화물 반도체 층보다도 큰 에너지 갭을 갖는 것인 반도체 장치.
  5. 제1항에 있어서, 상기 산화물 층의 전도대 하단부에서의 에너지와, 상기 산화물 반도체 층의 전도대 하단부에서의 에너지 사이의 갭이 0.05 eV 이상 2 eV 이하인 반도체 장치.
  6. 제1항에 있어서, 상기 다층막의 두께가 상기 다층막의 측면의 곡률 반경의 1/50 이상 50배 이하인 반도체 장치.
  7. 제1항에 있어서, 상기 다층막 아래에 하지 절연막을 더 포함하며,
    상기 하지 절연막의, 상기 다층막과 중첩하는 영역이 상기 하지 절연막의 다른 영역보다도 큰 두께를 갖는 것인 반도체 장치.
  8. 제7항에 있어서, 상기 하지 절연막이 상기 다층막과 중첩하는 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역과, 상기 제2 영역을 둘러싸는 제3 영역을 포함하며,
    상기 제2 영역이 상기 제1 영역보다도 작은 두께를 갖고,
    상기 제3 영역이 상기 제2 영역보다도 작은 두께를 갖는 것인 반도체 장치.
  9. 반도체 장치로서,
    제1 산화물 층과;
    상기 제1 산화물 층 위의 산화물 반도체 층과;
    상기 산화물 반도체 층 위의 제2 산화물 층과;
    상기 산화물 반도체 층의 측면 위의 제3 산화물 층과;
    상기 제2 산화물 층 및 상기 제3 산화물 층과 접하는 소스 전극 및 드레인 전극과;
    게이트 절연막을 사이에 개재하여 상기 산화물 반도체 층과 중첩하는 게이트 전극
    을 포함하며,
    상기 제3 산화물 층의 일 단면의 측면이 곡률을 갖는 것인 반도체 장치.
  10. 제9항에 있어서, 상기 제3 산화물 층의 두께가 상기 제2 산화물 층의 두께보다도 큰 것인 반도체 장치.
  11. 제9항에 있어서, 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층 각각의 전도대 하단부에서의 에너지와, 상기 산화물 반도체 층의 전도대 하단부에서의 에너지 사이의 갭이 0.05 eV 이상 2 eV 이하인 반도체 장치.
  12. 제9항에 있어서, 상기 제1 산화물 층, 상기 산화물 반도체 층 및 상기 제2 산화물 층의 두께의 합이 상기 제3 산화물 층의 측면의 곡률 반경의 1/50 이상 50배 이하인 반도체 장치.
  13. 제9항에 있어서, 상기 제1 산화물 층 아래에 하지 절연막을 더 포함하며,
    상기 하지 절연막의, 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층과 중첩하는 영역이 상기 하지 절연막의 다른 영역보다도 큰 두께를 갖는 것인 반도체 장치.
  14. 제13항에 있어서, 상기 하지 절연막이 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층과 중첩하는 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역과, 상기 제2 영역을 둘러싸는 제3 영역을 포함하며,
    상기 제2 영역이 상기 제1 영역보다도 작은 두께를 갖고,
    상기 제3 영역이 상기 제2 영역보다도 작은 두께를 갖는 것인 반도체 장치.
  15. 반도체 장치의 제작 방법으로서,
    제1 산화물 층을 형성하는 수순;
    상기 제1 산화물 층 위에 산화물 반도체 층을 형성하는 수순;
    상기 산화물 반도체 층 위에 제2 산화물 층을 형성하는 수순;
    상기 제2 산화물 층 위에 레지스트 마스크를 형성하는 수순;
    상기 레지스트 마스크를 사용하여 상기 제2 산화물 층 및 상기 산화물 반도체 층 위에서 제1 에칭을 행하여, 상기 제2 산화물 층 및 상기 산화물 반도체 층 각각을 섬 형상으로 가공하는 수순; 및
    상기 제1 산화물 층 위에서 제2 에칭을 행하여, 상기 제1 산화물 층을 섬 형상으로 가공하는 수순
    을 포함하며,
    섬 형상으로 가공된 상기 산화물 반도체 층의 측면 위에 상기 제2 에칭시에 생성된 반응 생성물을 부착시켜, 상기 산화물 반도체 층의 상기 측면 위에 제3 산화물 층을 형성하는 것인 반도체 장치의 제작 방법.
  16. 제15항에 있어서, 상기 레지스트 마스크를 제거한 후에, 산화성 가스 분위기에서 가열 처리를 행하는 것인 반도체 장치의 제작 방법.
  17. 제15항에 있어서, 상기 산화물 반도체 층, 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층이 적어도 인듐을 함유하며,
    상기 산화물 반도체 층이 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층보다도 높은 인듐의 함유비율을 갖는 것인 반도체 장치의 제작 방법.
  18. 제15항에 있어서, 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층 각각이 상기 산화물 반도체 층보다도 큰 에너지 갭을 갖는 것인 반도체 장치의 제작 방법.
  19. 제15항에 있어서, 상기 제3 산화물 층의 두께가 상기 제2 산화물 층의 두께보다도 큰 것인 반도체 장치의 제작 방법.
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