JP2011176153A - 薄膜トランジスタ基板 - Google Patents

Abstract

【課題】透明導電膜を配線電極とした場合における段差部での絶縁不良や断線を解決し、酸化物半導体膜が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる、薄膜トランジスタ基板を提供する。
【解決手段】基材１と、基材１上に設けられた透明導電膜からなるゲート電極２と、ゲート電極２を覆って平坦化するように設けられたゲート絶縁膜３と、ゲート電極２の上方であって前記ゲート絶縁膜３上に設けられた酸化物半導体膜４と、酸化物半導体膜４上に該酸化物半導体膜４の中央部を開けて離間して設けられたソース電極５ｓ及びドレイン電極５ｄとを有し、前記ゲート絶縁膜３が、塗布型材料からなる絶縁性の平坦化膜３ａを有するように構成した。ゲート絶縁膜３は、平坦化膜３ａからなるように構成してもよいし、平坦化膜３ａと平坦化膜３ａ上に設けられた絶縁膜３ｂとからなるように構成してもよい。
【選択図】図２

Description

本発明は、酸化物半導体膜を用いた逆スタガ型の薄膜トランジスタ基板に関する。

薄膜トランジスタ（ＴＦＴ）を搭載する薄膜トランジスタ基板は、液晶ディスプレイや有機ＥＬディスプレイ等の駆動素子基板として用いられている。薄膜トランジスタには、逆スタガ型（ボトムゲート）や順スタガ型（トップゲート）等の構造形態があり、また、薄膜トランジスタを構成する半導体薄膜としては、アモルファスシリコン半導体薄膜やポリシリコン半導体薄膜が一般的に適用されている。しかし、アモルファスシリコン半導体薄膜は、特性が安定しているものの移動度が小さく、一方、ポリシリコン半導体薄膜は、移動度が高いものの高温（例えば６００℃以上）の熱処理工程を必要とする。

近年、酸化物半導体膜を用いた薄膜トランジスタの研究が活発に行われている。特許文献１では、Ｉｎ、Ｇａ、Ｚｎからなる酸化物（「ＩＧＺＯ」と略す。）の多結晶薄膜をＴＦＴの半導体膜に用いた例が提案され、非特許文献１と特許文献２では、ＩＧＺＯの非晶質薄膜をＴＦＴの半導体膜に用いた例が提案されている。これらのＩＧＺＯを半導体膜に用いたＴＦＴは、室温での成膜が可能であり、プラスチック基板等の非耐熱性基板にダメージを与えることなく形成が可能であるとされている。

前記したＩＧＺＯ系の酸化物半導体は、低温で形成される非晶質材料にもかかわらず、比較的高い移動度を有するため、近年注目されている。また、ＩＧＺＯ系の酸化物半導体は可視光に対する透過率が高い透明材料であるとともに、ＩＴＯ等の従来公知の透明導電材料をゲート電極やソース・ドレイン電極とした場合であっても良好な電気的な接触特性が得られることから、透明材料のみを用いた透明ＴＦＴが検討されている。

K.Nomura et.al., Nature, vol.432, p.488-492(2004)

特開２００４−１０３９５７号公報 特表２００５−８８７２６号公報 特開２００１−１６０４８６号公報

しかしながら、例えばＩＴＯ等からなる透明導電膜は一般に導電性が低く（例えばＩＴＯ膜の導電率はＡｌ膜の１００分の１程度）、その透明導電膜をゲート電極やソース・ドレイン電極に適用した場合、配線抵抗が高くなるという欠点を持つ。配線幅を変えずに配線抵抗を低くするためには、透明導電膜の膜厚を十分に厚くすればよいが、そうすると、例えば図４に示す逆スタガ型ＴＦＴ１００のゲート電極（ＩＴＯ電極）１０２のように、大きな段差部１１０が生じ、その段差部１１０でゲート電極１０２上に設けたゲート絶縁膜１０３はその段差部１１０で薄くなり、ゲート絶縁膜１０３の絶縁不良が起きやすくなるという問題がある。また、その段差部１１０の上方にソース電極１０５ｓとドレイン電極１０５ｄを設けた場合には、それらの厚さが薄くなって断線し易くなるという問題もある。

こうした問題に対しては、ゲート絶縁膜１０３を厚くしたり、ソース電極１０５ｓとドレイン電極１０５ｄを厚くしたりしなければならない。しかしながら、それらを厚くすると、エッチングプロセスに時間がかかる、ゲート絶縁膜が厚くなってＴＦＴの電気特性に悪影響を及ぼす、配線パターンの微細化・細線化に不利である、等の問題が生じる。

このような問題があるため、従来は、透明化が可能な酸化物半導体膜を用いたＴＦＴの応用を、高速動作が必要でないと言われている電子ペーパー材料の駆動に適用しているにすぎない。酸化物半導体膜は移動度が高いことにも特徴があり、その特徴を十分に生かしきれていない。

本発明は、上記課題を解決するためになされたものであって、その目的は、透明導電膜を配線電極とした場合における段差部での絶縁不良や断線を解決し、酸化物半導体膜が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる、薄膜トランジスタ基板を提供することにある。

上記課題を解決するための本発明に係る薄膜トランジスタ基板は、基材と、該基材上に設けられた透明導電膜からなるゲート電極と、該ゲート電極を覆って平坦化するように設けられたゲート絶縁膜と、前記ゲート電極の上方であって前記ゲート絶縁膜上に設けられた酸化物半導体膜と、該酸化物半導体膜上に該酸化物半導体膜の中央部を開けて離間して設けられたソース電極及びドレイン電極と、を有し、前記ゲート絶縁膜が、塗布型材料からなる絶縁性の平坦化膜を有することを特徴とする。

この発明は、酸化物半導体膜が比較的安定した物性（特性、状態）を持ち、且つ酸化物をはじめとする多くの絶縁材料をゲート絶縁膜用材料として適用可能であることに着目し、さらに、ゲート絶縁膜に平坦化機能を有する材料を適用することにより、上記の問題を解決したものである。本発明によれば、逆スタガ型の薄膜トランジスタ基板を構成するゲート絶縁膜を、塗布型材料からなる絶縁性の平坦化膜を有するように構成したので、ゲート電極を配線幅を広くすることなく透明導電材料で厚く形成して配線抵抗を調整した場合であっても、平坦化膜により大きな段差部を生じさせない。その結果、ゲート絶縁膜の絶縁不良や、ソース・ドレイン電極の断線等が生じないので、酸化物半導体膜が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。

本発明に係る薄膜トランジスタ基板において、前記ゲート絶縁膜を、（１）前記平坦化膜からなるように構成することができ、また、（２）前記平坦化膜と該平坦化膜上に設けられた絶縁膜とからなるように構成することができる。

これらの発明によれば、例えば絶縁性に優れた塗布型材料で平坦化膜を形成した場合には、その平坦化膜でゲート絶縁膜を構成でき、一方、塗布型材料からなる平坦化膜の絶縁性がやや心配な場合には、平坦化膜上に絶縁性に優れた絶縁膜を積層して両者でゲート絶縁膜を構成できる。

本発明に係る薄膜トランジスタ基板において、前記ゲート電極の厚さが１００〜３０００ｎｍの範囲内であり、前記ゲート電極の頂部上での前記ゲート絶縁膜の厚さが１００〜５００ｎｍの範囲内である。

この発明によれば、透明導電材料で上記厚さのゲート電極を形成した場合であっても、ゲート電極の頂部上でのゲート絶縁膜の厚さを上記範囲内とすることができる。その結果、ゲート電極の頂部での上記厚さのゲート絶縁膜は、ＴＦＴ特性に悪影響を与えない等、従来の問題を生じさせない。

本発明に係る薄膜トランジスタ基板において、前記酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなる。

この発明によれば、ＩｎＧａＺｎＯ系半導体材料からなる酸化物半導体膜は透明性にも優れており、全体として透明なＴＦＴを構成することができ、多方面に応用できる。

本発明に係る薄膜トランジスタ基板において、前記基材、前記ゲート絶縁膜、前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極のいずれもが透明である。

この発明によれば、全体として透明なＴＦＴを構成でき、従来の電子ペーパー材料の駆動の他、酸化物半導体膜が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。

本発明に係る薄膜トランジスタ基板によれば、逆スタガ型の薄膜トランジスタ基板を構成するゲート絶縁膜を、塗布型材料からなる絶縁性の平坦化膜を有するように構成したので、ゲート電極を配線幅を広くすることなく透明導電材料で厚く形成して配線抵抗を調整した場合であっても、平坦化膜により大きな段差部を生じさせない。その結果、ゲート絶縁膜の絶縁不良や、ソース・ドレイン電極の断線等が生じないので、酸化物半導体膜が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。

また、全体として透明な薄膜トランジスタ基板とすることにより、従来の電子ペーパー材料の駆動の他、酸化物半導体膜が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。

本発明に係る薄膜トランジスタ基板の一例を示す模式的な断面図である。 本発明に係る薄膜トランジスタ基板の他の一例を示す模式的な断面図である。 本発明に係る薄膜トランジスタ基板のさらに他の一例を示す模式的な断面図である。 従来の薄膜トランジスタ基板の例を示す模式的な断面図である。

以下に、本発明に係る薄膜トランジスタ基板について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。

［基本構成］
本発明に係る薄膜トランジスタ基板１０（１０Ａ，１０Ｂ，１０Ｃ）は、図１〜図３に示すように、基材１と、基材１上に設けられた透明導電膜からなるゲート電極２と、ゲート電極２を覆って平坦化するように設けられたゲート絶縁膜３と、ゲート電極２の上方であって前記ゲート絶縁膜３上に設けられた酸化物半導体膜４と、酸化物半導体膜４上に該酸化物半導体膜４の中央部を開けて離間して設けられたソース電極５ｓ及びドレイン電極５ｄとを有している。そして、その特徴は、ゲート絶縁膜３が、塗布型材料からなる絶縁性の平坦化膜３ａを有することにある。

本発明は、逆スタガ型のＴＦＴ基板１０を構成するゲート絶縁膜３を、塗布型材料からなる絶縁性の平坦化膜３ａを有するように構成したので、ゲート電極２を配線幅を広くすることなく透明導電材料で厚く形成して配線抵抗を調整した場合であっても、平坦化膜３ａにより大きな段差部（図４参照）を生じさせない。その結果、ゲート絶縁膜３の絶縁不良や、ソース電極５ｓ及びドレイン電極５ｄの断線等が生じないので、酸化物半導体膜４が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。このように、本発明は、酸化物半導体膜４が比較的安定した物性（特性、状態）を持ち、且つ酸化物をはじめとする多くの絶縁材料をゲート絶縁膜用材料として適用可能であることに着目し、さらに、ゲート絶縁膜に平坦化機能を有する材料を適用することにより、従来の問題を解決できる。

次に、図１〜図３に示す薄膜トランジスタ基板１０Ａ〜１０Ｃの形態について説明する。以下、薄膜トランジスタ基板を「ＴＦＴ基板」と略す。

図１に示すＴＦＴ基板１０Ａは、上記基本構成のＴＦＴ基板１０において、ゲート絶縁膜３を平坦化膜３ａから構成したものである。このＴＦＴ基板１０Ａは、絶縁性に優れた塗布型材料で平坦化膜３ａを形成した場合の構成例であり、ゲート電極２を覆うように設けた平坦化膜３ａでゲート絶縁膜３を構成できる。

図２に示すＴＦＴ基板１０Ｂは、上記基本構成のＴＦＴ基板１０において、ゲート絶縁膜３を、平坦化膜３ａとその平坦化膜３ａ上に設けられた絶縁膜３ｂとから構成したものである。このＴＦＴ基板１０Ｂは、塗布型材料からなる平坦化膜３ａの絶縁性がやや不十分な場合の構成例であり、ゲート電極２を覆うように設けた平坦化膜３ａ上に、絶縁性に優れた絶縁膜３ｂを積層し、両者でゲート絶縁膜３を構成できる。

図３に示すＴＦＴ基板１０Ｃは、上記基本構成のＴＦＴ基板１０において、酸化物半導体膜４上にパッシベーション膜６を設けた後、そのパッシベーション膜６をパターニングしてコンタクトホール８を形成し、そのコンタクトホール８で開口した部分を接続部７として、その後に設けられたソース電極５ｓ及びドレイン電極５ｄと、酸化物半導体膜４とを接続した形態例である。なお、ゲート絶縁膜３の構成は、図２の形態と同じにしてある。

［各構成要素］
以下、本発明に係るＴＦＴ基板１０の構成要素について順次説明する。

（基材）
基材１の種類や構造は特に限定されるものではなく、用途に応じてフレキシブルな材質や硬質な材質等が選択される。具体的に用いることができる材料としては、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。基材１は不透明であっても透明であってもよいが、本発明では透明導電膜からなるゲート電極２と、透明化が可能な酸化物半導体膜４とを適用するので、基材１も透明にすることができれば、他の構成要素（ゲート絶縁膜３、ソース電極５ｓ及びドレイン電極５ｄ）を透明にして、ＴＦＴ基板１０全体を透明化することが可能となるので、より好ましい。なお、通常は、透明導電膜であるＩＴＯ付きガラス基板やＩＴＯ付きプラスチック基板が好ましく用いられる。

基材１の厚さは、得られるＴＦＴ基板１０にフレキシブル性を持たせるか否かによっても異なり、特に限定されないが、例えば液晶表示装置や有機ＥＬ装置に用いるフレキシブル性のＴＦＴ基板１０とする場合には、厚さ５〜３００μｍのプラスチック基材が好ましく用いられる。一方、特にフレキシブル性が不要の場合には、厚さ１００〜３０００μｍのガラス基材又はプラスチック基材が好ましく用いられる。また、基材１の形状も特に限定されず、用途に応じて、パネル状、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の基材１上に薄膜回路構造１２形成した後に個々のパネル状、チップ状、カード状、ディスク状に分断加工してもよい。

（ゲート電極）
ゲート電極２は、図１〜図３に示すように、基材１上に所定のパターンで設けられている。ゲート電極材料としては、例えば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ_２、ＺｎＯ等の透明導電膜を好ましく挙げることができる。なお、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。

ゲート電極２の形成は、ゲート電極材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。本発明では、透明導電膜でゲート電極２を形成するので、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。なお、プラスチック基板等の非耐熱性の基材１を適用することにより低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子でゲート電極２を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。

ゲート電極２の形成工程時には、ゲート電極用の配線（図示しない）やデータ電極ライン（図示しない）等を、ゲート電極２と同一材料で同時にパターン形成できる。ゲート電極２の厚さ、及び、ゲート電極２の形成時に同時に形成する電極や配線の厚さは、許容できる配線幅と、適用する透明導電材料の抵抗値とを考慮して設定される。例えば、ゲート電極２の許容できる配線幅が５〜３０μｍの範囲である場合に、透明導電材料として抵抗率（比抵抗）が１．５×１０^−４〜２．０×１０^−４ΩｃｍのＩＴＯを適用したとき、ゲート電極２として少なくとも要求される１０００Ω／ｃｍ程度の配線抵抗を実現するためには、ゲート電極２の厚さＴ１は１０００〜３０００ｎｍ程度となる。同様に、ゲート電極２として少なくとも要求される５０００Ω／ｃｍ程度の配線抵抗を実現するためには、ゲート電極２の厚さＴ１は１００〜１０００ｎｍ程度となる。

なお、ゲート電極２として少なくとも要求される程度の配線抵抗を実現するためには、抵抗率（比抵抗）が１．５×１０^−４〜２．０×１０^−４ΩｃｍのＩＴＯや、抵抗率が３×１０^−４〜５×１０^−４ΩｃｍのＩＺＯ等で構成されるゲート電極２の厚さＴ１の範囲は、通常、１００〜３０００ｎｍとなる。この範囲は、抵抗率が低いＡｌやＣｒ等の金属材料からなるゲート電極の厚さ５０〜１００ｎｍに比べて３０倍程度厚い。特にＩＴＯやＩＺＯ等からなるゲート電極２の好ましい厚さである１０００〜３０００ｎｍでは、金属材料からなるゲート電極２の厚さとの差が著しい。本発明では、厚いゲート電極２を適用した場合の問題を、後述のゲート絶縁膜３により解決したものである。

（ゲート絶縁膜）
ゲート絶縁膜３は、塗布型材料からなる絶縁性の平坦化膜３ａを有する。平坦化膜３ａを有するゲート絶縁膜３の形態としては、図１に示すように、ゲート絶縁膜３を平坦化膜３ａから構成したものとしてもよいし、平坦化膜３ａとその平坦化膜３ａ上に設けられた絶縁膜３ｂとから構成したものとしてもよい。前者（図１参照）は、絶縁性に優れた塗布型材料で平坦化膜３ａを形成した場合の構成例であり、ゲート電極２を覆うように設けた平坦化膜３ａでゲート絶縁膜３を構成できる。このとき、平坦化膜３ａは、通常その平坦化膜３ａのみでみでもよいが、本願の趣旨を損なわない程度の薄い他の膜の形成を除外するものではない。一方、後者（図２参照）は、塗布型材料からなる平坦化膜３ａの絶縁性がやや不十分な場合の構成例であり、ゲート電極２を覆うように設けた平坦化膜３ａ上に、絶縁性に優れた絶縁膜３ｂを積層し、両方の膜３ａ，３ｂでゲート絶縁膜３を構成できる。なお、平坦化膜３ａの絶縁性が優れている場合であっても、図２に示すように、その平坦化膜３ａ上に別の絶縁膜３ｂを設けてゲート絶縁膜３を構成してもよい。

平坦化膜３ａは塗布型材料で形成されるが、「塗布型材料」とは、溶液系で塗布形成が可能な材料のことである。塗布型材料としては、例えば、ＳＯＧ（スピン・オン・ガラス）と呼ばれる塗布絶縁膜を好ましく挙げることができる。この材料は、代表的には、シリコンや金属のアルコキシドを用いたゾルゲル材料であり、材料系によっては低温形成も可能である。ゾルゲル法による絶縁膜として最も有名なものとしては、ＴＥＯＳ（テトラエトキシシラン）を用いて形成したＳｉＯ_２膜を挙げることができる。また、その他の塗布型材料としては、例えば、ヘキサメチルジシロキサン、ヘキサメチルジシラザン、ポリシラザン等を挙げることができる。

ＳＯＧ材料は低温形成可能であるという利点があるが、十分な絶縁性を有していない場合もある。その場合には、図２に示すように、十分な絶縁性を有する絶縁膜３ｂを平坦化膜３ａ上に設けることが好ましい。絶縁膜３ｂとしては、薄膜でも十分な絶縁性を有する化合物系の絶縁膜が好ましい。例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等を好ましく挙げることができる。また、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウム、チタン酸バリウムストロンチウムのうち少なくとも１種又は２種以上を挙げることもできる。

ゲート絶縁膜３は不透明であっても透明であってもよいが、本発明では透明導電膜からなるゲート電極２と、透明化が可能な酸化物半導体膜４とを適用するので、ゲート絶縁膜３も透明にすることができれば、他の構成要素（基材１、ソース電極５ｓ及びドレイン電極５ｄ）を透明にして、ＴＦＴ基板１０全体を透明化することが可能となるので、より好ましい。ゲート絶縁膜３に透明性を持たせる場合には、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等が好ましい。

ゲート絶縁膜３の形成は、平坦化膜３ａで構成する場合には、ゲート絶縁膜材料を塗布し、その後にパターニングする。塗布手段としては、スピンコート、ビードコート、グラビア印刷法、インクジェット法等を挙げることができ、パターニング手段としては、フォトリソ法、リフトオフ法、印刷法、インクジェット法等を挙げることができる。また、平坦化膜３ａを塗布形成した後に絶縁膜３ｂを形成する場合における平坦化膜３ａの形成は、前記した塗布手段を適用でき、その平坦化膜３ａをパターニングして又はパターニングしないでその平坦化膜３ａ上に絶縁膜３ｂを形成する。平坦化膜３ａをパターニングしないで絶縁膜３ｂを成膜する場合には、絶縁膜３ｂと平坦化膜３ａとを同時にパターニングすればよいし、平坦化膜３ａをパターニングした後に絶縁膜３ｂを成膜した場合には、絶縁膜３ｂだけをパターニングする。平坦化膜３ａと絶縁膜３ｂとを同時に、又は、絶縁膜３ｂだけをパターニングする手段としては、フォトリソグラフィを適用できる。なお、絶縁膜３ｂの成膜手段は、スパッタリング法や各種ＣＶＤ法等を適用でき、特に低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。

ゲート絶縁膜３の厚さを、ゲート電極２とゲート絶縁膜３との間の最短距離で表すと、１００〜３００ｎｍ程度である。本発明では、ゲート絶縁膜３がゲート電極２を覆う平坦化膜として機能しているので、ゲート電極２の頂部上でのゲート絶縁膜３の厚さＴ２が前記した最短距離となる。その最短距離を構成する膜の絶縁性によっても異なるが、この範囲内の厚さＴ２で、ＴＦＴ基板１０としての好ましい絶縁性を確保している。したがって、ゲート電極２を１００〜３０００ｎｍ、好ましくは１０００〜３０００ｎｍの範囲内の厚さＴ１で形成しても、ゲート電極２の頂部上でのゲート絶縁膜３の厚さＴ２を上記範囲内とすることができる。その結果、ゲート電極２の頂部での上記厚さＴ２のゲート絶縁膜３は、ＴＦＴ特性に悪影響を与えない。

具体的には、ゲート電極２の厚さＴ１が例えば１０００ｎｍとした場合、そのゲート電極２を覆って平坦化し、さらにそのゲート電極２の頂部上に厚さＴ２が１００〜５００ｎｍのゲート絶縁膜３（図１では平坦化膜３ａであり、図２では平坦化膜３ａと絶縁膜３ｂである）が形成されている。

平坦化膜３ａで構成されたゲート絶縁膜３、及び平坦化膜３ａと絶縁膜３ｂとで構成されたゲート絶縁膜３は、ゲート電極２を平坦化する膜として設けられるが、その平坦化の度合いは、平坦化率、すなわち、［１−（Ｔ１＋Ｔ２−Ｔ３）／Ｔ１］×１００（％）、で評価することができる。ゲート電極２が設けられた部分は「Ｔ１＋Ｔ２」の距離であり、ゲート電極２が設けられていない部分は「Ｔ３」の距離である。平坦化率はより平坦になるほど１００％に近づき、完全に平坦であれば１００％となる。平坦化率の値は、塗布した材料がレベリングした後でどれだけ収縮するかに依存する。本発明におけるゲート電極２の厚さ範囲（１００〜３０００ｎｍ、好ましくは１０００〜３０００ｎｍの範囲）においては、平坦化率として５０％以上であることが好ましく、より好ましくは９０％以上である。

ゲート絶縁膜３をゲート電極２を覆うように設けることによって、図４に示す従来例のような段差部１１０を生じさせない。その結果、ゲート絶縁膜３の絶縁不良や、ソース電極５ｓ及びドレイン電極５ｄの断線等が生じないので、酸化物半導体膜４が持つ高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。このように構成できるのは、ＴＦＴ基板１０を構成する酸化物半導体膜４が比較的安定した物性（特性、状態）を持ち、且つ酸化物をはじめとする多くの絶縁材料をゲート絶縁膜用材料として適用可能であるためである。なお、既述した特許文献３では、有機ＥＬディスプレイの画素電極を配線上にも形成するために平坦化層を用いた下地層の形成を行っているが、当該文献は平坦化層をゲート絶縁膜として利用していない。

（酸化物半導体膜）
酸化物半導体膜４は、図１に示すように、ゲート電極２の上方にゲート絶縁膜３を間に介してそのゲート絶縁膜３上に所定のパターンで設けられる。この酸化物半導体膜４は、ＴＦＴを構成するチャネル領域として使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。

酸化物半導体膜を構成する酸化物としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）としたものや、Ｉｎ：Ｇａ：Ｚｎの比を１：２：４としたものが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ_1-xＭｇ_xの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。

ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、Ｉｎ_ｘＧａ_ｙＺｎ_ｚＯ_{（３ｘ／２＋３ｙ／２＋ｚ）}で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ_２Ｏ_３に近い組成で結晶質を示す。また、アモルファス酸化物が、Ｉｎ_xＧａ_1-x酸化物（０≦ｘ≦１）、Ｉｎ_xＺｎ_1-x酸化物（０．２≦ｘ≦１）、Ｉｎ_xＳｎ_1-x酸化物（０．８≦ｘ≦１）、Ｉｎ_x（Ｚｎ，Ｓｎ）_1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。

本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す）酸化物半導体膜を好ましく挙げることができる。また、このＩＧＺＯ系酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。なお、このＩＧＺＯ系酸化物半導体膜は、透明導電膜からなるゲート電極２と同様、可視光を透過して透明膜となるので、基材１、ゲート絶縁膜３、ソース電極５ｓ及びドレイン電極５ｄを透明にして、ＴＦＴ基板１０全体を透明化することが可能となるので、より好ましい。

また、このＩＧＺＯ系酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。

酸化物半導体膜がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。ハローパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜４には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。

酸化物半導体膜４の形成は、半導体材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法やＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。なお、低温成膜が要求される場合には、成膜手段としてスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。酸化物半導体膜４の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０〜１５０ｎｍの範囲内であることが好ましく、３０〜１００ｎｍの範囲内であることがより好ましい。なお、酸化物半導体膜４には、必要に応じて、成膜後に熱処理を施し、半導体特性（移動度）を向上させたり比抵抗を安定化させたりしてもよい。熱処理としては、レーザ照射や熱アニール処理を挙げることができる。

酸化物半導体膜４を、逆スタガ型のＴＦＴ基板１０の半導体膜として適用した場合、８〜１２ｃｍ^２／Ｖｓｅｃ程度の電荷移動度を示すことができる。本発明では、酸化物半導体膜４を平坦化したゲート絶縁膜３上に設けているので、ゲート絶縁膜３の絶縁性も問題なく、安定した半導体特性を発揮できる。

（ソース電極、ドレイン電極）
ソース電極５ｓ及びドレイン電極５ｄは、図１及び図２に示すように、酸化物半導体膜４上に所定の間隔を隔てた所定のパターンで設けられる。ソース電極材料及びドレイン電極材料は、酸化物半導体膜４とのエネルギー準位を合わせることができる材料であることが好ましく、チタン、金、クロム、鉄、モリブデン、タングステン、銅、ルテニウム、レニウム等の金属材料；ＩＴＯ、ＩＺＯ等の透明導電材料；ポリアニリン、ポリアセチレン等の導電性高分子；等を挙げることができる。特に透明性と酸化物半導体膜４と良好なオーミックコンタクトとを考慮すれば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ_２、ＺｎＯ等の透明導電膜を好ましく挙げることができる。また、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。特に酸化物からなる酸化物半導体膜４であるので、同じ酸化物の透明導電膜でソース電極５ｓ及びドレイン電極５ｄを形成すること好ましい。

ソース電極５ｓ及びドレイン電極５ｄの形成は、電極材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、透明導電膜でソース電極５ｓ及びドレイン電極５ｄを形成する場合には、成膜手段としてスパッタリング法や各種のＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子でソース電極５ｓ及びドレイン電極５ｄを形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。

ソース電極５ｓとドレイン電極５ｄの形成工程時には、例えばドレイン電極用の電源配線ラインやグラウンド配線ラインを同時にパターン形成でき、また、データ電極ライン、スキャン配線ライン、電源配線ラインを同時にパターン形成できる。ソース電極５ｓとドレイン電極５ｄの厚さ、及び、そのソース電極５ｓとドレイン電極５ｄの形成時に同時に形成する電極や配線の厚さは、通常、１００〜３００ｎｍ程度である。

（パッシベーション膜）
パッシベーション膜６は、図３に示すように、必要に応じて設けることができる。このパッシベーション膜６は、酸化物半導体膜４を形成した後にその酸化物半導体膜４に接続するソース電極５ｓとドレイン電極５ｄを形成する場合に、酸化物半導体膜４のチャネル領域を保護しつつ、ソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７を形成するために設けられる。具体的には、パッシベーション膜６は、図３に示すように、酸化物半導体膜４にソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７を形成する部分にコンタクトホール８を形成した形態で酸化物半導体膜４を覆う。

パッシベーション膜６は、液状にしたシリカ（ＳｉＯ_２の水和物）やポリイミド樹脂等のパッシベーション膜用材料を塗布法で成膜し、その後にレジストを用いたパターニングで形成することができる。また、感光性を有するパッシベーション膜用材料を塗布法で成膜し、その後に露光現像して所定パターンのパッシベーション膜５を形成してもよい。こうしたパッシベーション膜５の厚さは、通常、１００〜３０００ｎｍ程度である。

コンタクトホール８を有するパッシベーション膜６を設けた後は活性化処理を行う。この活性化処理により、コンタクトホール８で露出した酸化物半導体膜４の導電性を高めてソース電極５ｓとの接続部７及びドレイン電極５ｄとの接続部７とすることができる。導電性を高めたソース電極との接続部７及びドレイン電極５ｄとの接続部７に、前記したソース電極５ｓ及びドレイン電極５ｄをパターン成膜すると、ソース電極との接続部７及びドレイン電極５ｄとの接続部７それぞれに対するソース電極５ｓ及びドレイン電極５ｄのオーミック抵抗を低減することができる。なお、活性化処理としては、プラズマ処理は、酸化物半導体膜４に酸素欠損を生じさせる処理手段である。

（その他の膜）
本発明に係るＴＦＴ基板１０は、上記以外の構成要素であっても、本発明の趣旨の範囲内であれば、その他の膜を含んでいてもよい。

例えば、基材１の表面に必要に応じて下地膜（図示しない）を任意の厚さで設けてもよい。下地膜としては、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成することができる。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜（熱緩衝膜）として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。

また、例えば、ソース電極５ｓとドレイン電極５ｄを形成した後に、全体を覆う透明な保護膜（図示しない）を設けてもよい。透明な保護膜としては、厚さ５００〜１０００ｎｍ程度のＰＶＰ（ポリビニルピロリドン）膜等の有機保護膜や、厚さ１００〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。

また、必要に応じて、各種の配線を設けてもよい。配線は、その回路設計によって任意に設計されるが、例えば、電源配線ライン、グラウンド配線ライン、また、データ電極ライン、スキャン配線ライン等を設けてもよい。

また、基材１、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄのいずれをも透明膜として、全体として透明なＴＦＴ基板１０を構成すれば、従来の電子ペーパー材料の駆動の他、酸化物半導体膜４が持つ透明性と高い移動度を生かした高速応答ディスプレイや周辺回路等を実現することができる。

代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。

［実施例１］
図１に示すＴＦＴ基板１０Ａを作製した。先ず、厚さ０．７ｍｍのガラス基板１上に、厚さ（Ｔ１）１０００ｎｍのＩＴＯ（インジウム錫オキサイド）をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして配線幅２０μｍのゲート電極２を形成した。次に、ゲート電極２を含む全面上に、塗布型材料であるＳｉＯ_２ゾルゲル剤（株式会社高純度化学研究所製、商品名：Ｓｉ−０５Ｓ）をスピンコートし、ゲート電極２上に厚さ（Ｔ２）１００ｎｍの平坦化膜３ａが形成されるようにして平坦化膜３ａのみからなるゲート絶縁膜３を形成した。このとき、ゲート電極２が設けられた部分の「Ｔ１＋Ｔ２」は高さ１１００ｎｍであり、ゲート電極２が設けられていない部分の「Ｔ３」は高さ１０００ｎｍとなった。Ｔ１は上記のように１０００ｎｍであるので、平坦化率は９０．０％であった。なお、厚さは、触針式膜厚計ＤＥＫＴＡＫ（アルバック
イーエス株式会社製）により評価した。

次に、ゲート絶縁膜３上に、厚さ１００ｎｍの範囲のＩｎＧａＺｎＯ系酸化物半導体膜４をスパッタリング法（組成例：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いた）で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。次に、厚さ２００ｎｍのＩＺＯ膜をスパッタリング法で形成し、その後にフォトリソグラフィでパターニングし、ソース電極５ｓ及びドレイン電極５ｄを形成した。なお、ＩＺＯ膜や上記ＩＴＯ膜のパターニングは、ＣＦ_４ガスをエッチングガスとして用いたドライエッチングで行った。このパターニングは、緩衝フッ酸（バッファードフッ酸）を用いたウエットエッチングで行うこともできる。

こうして実施例１に係るＴＦＴ基板１０Ａを作製した。なお、得られたＴＦＴ基板１０Ａは、全て透明材料で形成したので、可視光領域において良好な透明性を示した。

［実施例２］
実施例１において、平坦化膜３ａを構成する塗布型材料に代えて、絶縁性の塗布型材料であるポリシラザン（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：アクアミカ）をスピンコートし、ゲート電極２上に厚さ（Ｔ２）１５０ｎｍの平坦化膜３ａが形成されるようにして平坦化膜３ａのみからなるゲート絶縁膜３を形成した。このとき、ゲート電極２が設けられた部分の「Ｔ１＋Ｔ２」は高さ１１５０ｎｍであり、ゲート電極２が設けられていない部分の「Ｔ３」は高さ１１３０ｎｍとなった。Ｔ１は上記のように１０００ｎｍであるので、平坦化率は９８．０％であった。こうして実施例２に係るＴＦＴ基板１０Ａを作製した。

［実施例３］
実施例１において、平坦化膜３ａを構成する塗布型材料に代えて、絶縁性の塗布型材料であるＨＭＤＳＯ（東レ・ダウ・シリコーン株式会社製の商品名）をスピンコートし、ゲート電極２上に厚さ（Ｔ２）３００ｎｍの平坦化膜３ａが形成されるようにして平坦化膜３ａのみからなるゲート絶縁膜３形成した。このとき、ゲート電極２が設けられた部分の「Ｔ１＋Ｔ２」は高さ１３００ｎｍであり、ゲート電極２が設けられていない部分の「Ｔ３」は高さ１２００ｎｍとなった。Ｔ１は上記のように１０００ｎｍであるので、平坦化率は９０．０％であった。こうして実施例３に係るＴＦＴ基板１０Ａを作製した。

［実施例４］
図２に示すＴＦＴ基板１０Ｂを作製した。先ず、厚さ０．７ｍｍのガラス基板１上に、厚さ（Ｔ１）１５００ｎｍのＩＴＯ（インジウム錫オキサイド）をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして配線幅１５μｍのゲート電極２を形成した。

次に、ゲート電極２を含む全面上に、塗布型材料であるＳｉＯ_２ゾルゲル剤（株式会社高純度化学研究所製、商品名：Ｓｉ−０５Ｓ）をスピンコートし、ゲート電極２上に厚さ１００ｎｍの平坦化膜３ａが形成されるようにして平坦化膜３ａを形成した。その後、平坦化膜３ａ上に、絶縁膜３ｂとして厚さ１００ｎｍのＳｉＯ_２膜をスパッタリング法で成膜した。絶縁膜３ｂが形成された後におけるゲート電極２の頂部上のゲート絶縁膜３の厚さＴ２は２００ｎｍであった。このとき、ゲート電極２が設けられた部分の「Ｔ１＋Ｔ２」は高さ１７００ｎｍであり、ゲート電極２が設けられていない部分の「Ｔ３」は高さ１６００ｎｍとなった。Ｔ１は上記のように１５００ｎｍであるので、平坦化率は９３．３％であった。なお、厚さは、前記同様、触針式膜厚計ＤＥＫＴＡＫにより評価した。

次に、ゲート絶縁膜３上に、厚さ２００ｎｍの範囲のＩｎＧａＺｎＯ系酸化物半導体膜４をスパッタリング法（組成例：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いた）で成膜し、その後、フォトリソグラフィによりパターニングした。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。

次に、厚さ２００ｎｍのＩＺＯをスパッタリング法で形成し、その後にフォトリソグラフィでパターニングし、ソース電極５ｓ及びドレイン電極５ｄを形成した。なお、ＩＺＯ膜や、上記したＳｉＯ_２膜及びＩＴＯ膜のパターニングは、ＣＦ_４ガスをエッチングガスとして用いたドライエッチングで行った。このパターニングは、緩衝フッ酸（バッファードフッ酸）を用いたウエットエッチングで行うこともできる。

こうして実施例４に係るＴＦＴ基板１０Ｂを作製した。なお、得られたＴＦＴ基板１０Ｂは、全て透明材料で形成したので、可視光領域において良好な透明性を示した。

［実施例５］
実施例４において、絶縁膜３ｂであるＳｉＯ_２膜に代えて、窒化シリコン膜をスパッタリング法で厚さ２００ｎｍで成膜した。このとき、ゲート電極２が設けられた部分の「Ｔ１＋Ｔ２」は高さ１８００ｎｍであり、ゲート電極２が設けられていない部分の「Ｔ３」は高さ１７００ｎｍとなった。Ｔ１は上記のように１５００ｎｍであるので、平坦化率は９３．３％であった。こうして実施例５に係るＴＦＴ基板１０Ｂを作製した。

［実施例６］
図３に示すＴＦＴ基板１０Ｃを作製した。上記実施例４において、酸化物半導体膜４を形成し、ソース電極５ｓとドレイン電極５ｄを形成する前に、パッシベーション膜６を形成した。具体的には、酸化物半導体膜４を覆うように、その全面に感光性塗布型絶縁材料（例えば、新日鐵化学製カルドアクリル系ポリマーＶ２５９）を塗布して厚さ１０００ｎｍの絶縁膜を形成し、その後にパターニングして酸化物半導体膜４を覆うパッシベーション膜６を形成した。ここでのパターニングは、酸化物半導体膜４にソース電極５ｓ及びドレイン電極５ｄを接続するコンタクトホール８を形成するために行う。

次に、プラズマ処理を行った。プラズマ処理は、ＣＦ_４又はＣＨＦ_３のフッ素系ガス（Ａｒガスでも可能）雰囲気中でプラズマ照射を行うことにより、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、コンタクトホール８が設けられた開口部分の酸化物半導体膜４を、半導体特性から導体特性に変化させることができる。したがって、このプラズマ処理により、コンタクトホール８の形成部位で露出した酸化物半導体膜４は導体化し、その後に形成されるソース電極５ｓ及びドレイン電極５ｄとの接続を良好なものにするための接続部７を形成することができ、また、パッシベーション膜６で覆われたチャネル領域はパッシベーション膜６で保護されて半導体特性を損なわない。なお、この実施例での条件は、ＣＦ_４ガスの環境下、５ｍＷ／ｍｍ^２のＲＦ出力で３００ｓｅｃとした。

次に、実施例４と同様、厚さ２００ｎｍのＩＺＯ膜をスパッタリング法で形成した後にフォトリソグラフィでパターニングし、ソース電極５ｓ及びドレイン電極５ｄを形成した。こうして実施例６に係るＴＦＴ基板１０Ｃを作製した。得られたＴＦＴ基板１０Ｃは、全て透明材料で形成したので、可視光領域において良好な透明性を示した。

［比較例１］
実施例１において、ゲート電極を１０００ｎｍのＩＴＯ膜で形成した後、塗布型材料からなる平坦化膜ではなく、スパッタリング法で厚さ１００ｎｍのＳｉＯ_２膜からなるゲート絶縁膜を成膜した。それ以外は実施例１と同様にして、比較例１のＴＦＴ基板を作製した。

［比較例２］
実施例１において、ゲート電極を１０００ｎｍのＩＴＯ膜で形成した後、塗布型材料からなる平坦化膜ではなく、スパッタリング法で厚さ１０００ｎｍのＳｉＯ_２膜からなるゲート絶縁膜を成膜した。それ以外は実施例１と同様にして、比較例２のＴＦＴ基板を作製した。

［比較例３］
実施例１において、ゲート電極を１００ｎｍのＩＴＯ膜で形成した後、塗布型材料からなる平坦化膜ではなく、スパッタリング法で厚さ２００ｎｍのＳｉＯ_２膜からなるゲート絶縁膜を成膜した。それ以外は実施例１と同様にして、比較例３のＴＦＴ基板を作製した。

［比較例４］
実施例１において、半導体層をアモルファスシリコン膜とした他は、実施例１と同様にして、比較例４のＴＦＴ基板を作製した。なお、アモルファスシリコン膜の成膜手段及び条件は、プラズマＣＶＤ法で、ＳｉＨ_４ガス及び水素ガスを原料として、２５０℃の成膜温度で行った。

［特性評価］
ゲート電極（２０μｍの配線幅換算）の配線抵抗は、実施例１〜３では１０００Ω／ｃｍであり、実施例４〜６では６７０Ω／ｃｍであり、ＴＦＴ基板で適用する配線抵抗としてはいずれも十分な値であった。また、ＴＦＴ素子のリーク電流は、実施例１〜３では１００ｐＡ以下が得られ、実施例４〜６では１ｐＡ以下が得られ、ＴＦＴ基板で適用する配線抵抗としてはいずれも十分なリーク電流特性であった。また、実施例１〜６のＴＦＴ素子は、いずれも８〜１２ｃｍ^２／Ｖｓｅｃの移動度が得られ、デバイスを設計するのに十分な特性であった。

一方、比較例１では、ゲート電極とソース・ドレイン電極との間で導通状態となり、素子が動作しなかった。また、比較例２では、ソース・ドレイン電極で断線が生じ、素子が動作しなかった。また、比較例３では、素子は動作したものの、ゲート電極の配線抵抗が１００００Ω／ｃｍと、必要性能の１０倍となり、デバイスの設計ができなかった。また、比較例４では、アモルファスシリコン膜が半導体としてのスイッチング動作を示さなかった。

１ 基材
２ ゲート電極
３ ゲート絶縁膜
３ａ 平坦化膜
３ｂ 絶縁膜
４ 酸化物半導体膜
５ｓ ソース電極
５ｄ ドレイン電極
６ パッシベーション膜
７ 接続部
８ コンタクトホール
１０（１０Ａ，１０Ｂ，１０Ｃ） 薄膜トランジスタ基板
Ｔ１ ゲート電極の厚さ
Ｔ２ ゲート電極の頂部におけるゲート絶縁膜の厚さ
Ｔ３ ゲート電極が設けられていない部分でのゲート絶縁膜の厚さ

１００ 薄膜トランジスタ（ＴＦＴ）
１０１ 基材
１０２ ゲート電極（ＩＴＯ電極）
１０３ ゲート絶縁膜
１０４ 半導体膜
１０５ｓ ソース電極
１０５ｄ ドレイン電極
１１０ 段差部

Claims (6)

1. 基材と、該基材上に設けられた透明導電膜からなるゲート電極と、該ゲート電極を覆って平坦化するように設けられたゲート絶縁膜と、前記ゲート電極の上方であって前記ゲート絶縁膜上に設けられた酸化物半導体膜と、該酸化物半導体膜上に該酸化物半導体膜の中央部を開けて離間して設けられたソース電極及びドレイン電極と、を有し、
   前記ゲート絶縁膜が、塗布型材料からなる絶縁性の平坦化膜を有することを特徴とする薄膜トランジスタ基板。
2. 前記ゲート絶縁膜が、前記平坦化膜からなる、請求項１に記載の薄膜トランジスタ基板。
3. 前記ゲート絶縁膜が、前記平坦化膜と該平坦化膜上に設けられた絶縁膜とからなる、請求項１に記載の薄膜トランジスタ基板。
4. 前記ゲート電極の厚さが１００〜３０００ｎｍの範囲内であり、前記ゲート電極の頂部上での前記ゲート絶縁膜の厚さが１００〜５００ｎｍの範囲内である、請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板。
5. 前記酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなる、請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板。
6. 前記基材、前記ゲート絶縁膜、前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極のいずれもが透明である、請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。

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