CN107195549B - 薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents
薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDFInfo
- Publication number
- CN107195549B CN107195549B CN201710339635.8A CN201710339635A CN107195549B CN 107195549 B CN107195549 B CN 107195549B CN 201710339635 A CN201710339635 A CN 201710339635A CN 107195549 B CN107195549 B CN 107195549B
- Authority
- CN
- China
- Prior art keywords
- photoresist
- layer
- region
- thin film
- active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 title claims abstract description 39
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 146
- 238000005530 etching Methods 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims description 66
- 238000001312 dry etching Methods 0.000 claims description 19
- 238000004380 ashing Methods 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 9
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 239000002184 metal Substances 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 229910004205 SiNX Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000009616 inductively coupled plasma Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜晶体管的制作方法，所述薄膜晶体管包括源极和有源区，所述有源区的制作方法包括：形成有源层；在所述有源层上形成光刻胶掩膜层，所述光刻胶掩膜层包括光刻胶半保留区和光刻胶完全保留区，所述光刻胶半保留区形成在所述光刻胶完全保留区的与所述源极的轴线垂直的两侧；以所述光刻胶掩膜层为抗刻蚀层，刻蚀所述有源层，得到预成形有源区；去除所述光刻胶半保留区；以所述光刻胶完全保留区为抗刻蚀层，刻蚀所述预成形有源区，得到所述有源区。本发明还公开了一种薄膜晶体管、阵列基板和显示装置。
Description
技术领域
本发明涉及显示技术领域，特别是指一种薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
目前，薄膜晶体管液晶显示器(TFT-LCD)由于其优异的性能在显示器件领域占据着绝对的统治地位，但是，随着人们生活水平的提升，对显示器件的要求也越来越高，高分辨率的显示器越来越受到市场的欢迎，随之而来的是显示器件生产厂商面对的压力也越来越大。
TFT阵列基板的制作中一个重要的内容是制作有源区。有源区的制作通常需要通过以光刻胶为掩模来刻蚀得到。但是在实现本发明的过程中，发明人发现，现有TFT的制作方法存在以下问题：
由于通过刻蚀得到的有源区图案的边缘段差坡道的存在，在有源区图案上形成源漏极金属层之后，在源漏极金属层上表面涂覆光刻胶时，与边缘段差坡道对应的区域的光刻胶往往会比其他区域要厚，并且在垂直方向上光刻胶的厚度要比没有段差处的大很多，这样曝光机中的紫外光就很难穿透与边缘段差坡道对应的区域的中段差坡道处的光刻胶膜层，从而在显影过后导致该区域中产生光刻胶残留，这样在刻蚀源漏极金属层时，也会导致金属残留，从而使得TFT的沟道处产生短路，造成显示不良。
发明内容
有鉴于此，本发明的目的在于提出一种薄膜晶体管及其制作方法、阵列基板、显示装置，能够防止因有源区边缘坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了薄膜晶体管沟道处源漏极的短路。
基于上述目的本发明提供的薄膜晶体管的制作方法，所述薄膜晶体管包括源极和有源区，所述有源区的制作方法包括：
形成有源层；
在所述有源层上形成光刻胶掩膜层，所述光刻胶掩膜层包括光刻胶半保留区和光刻胶完全保留区，所述光刻胶半保留区形成在所述光刻胶完全保留区的与所述源极的轴线垂直的两侧；
以所述光刻胶掩膜层为抗刻蚀层，刻蚀所述有源层，得到预成形有源区；
去除所述光刻胶半保留区；
以所述光刻胶完全保留区为抗刻蚀层，刻蚀所述预成形有源区，得到所述有源区。
可选的，所述有源区的坡道角小于所述预成形有源区的坡道角。
可选的，所述光刻胶半保留区环绕所述光刻胶完全保留区。
可选的，所述在所述有源层上形成光刻胶掩膜层，包括：
在所述有源层上形成光刻胶层；
采用半色调掩膜版对所述光刻胶层进行曝光；
显影得到所述光刻胶掩膜层。
可选的，所述刻蚀所述有源层和/或刻蚀所述预成形有源区，采用的是干法刻蚀工艺；和/或，所述去除所述光刻胶半保留区，采用的是灰化工艺。
可选的，所述形成有源层之前，还包括：
在所述基底上依次形成栅极和栅极绝缘层。
可选的，所述得到所述有源区之后，还包括：
形成源极和漏极；
形成钝化层；
在所述钝化层中形成过孔；
形成像素电极，所述像素电极通过所述过孔与漏极电连接。
本发明实施例的第二个方面，提供了一种薄膜晶体管，采用如前任一项所述的薄膜晶体管的制作方法制得。
可选的，所述薄膜晶体管适用于细线化技术。
本发明实施例的第三个方面，提供了一种阵列基板，包括如前任一项所述的薄膜晶体管的阵列。
本发明实施例的第四个方面，提供了一种显示装置，包括如前所述的阵列基板。
从上面所述可以看出，本发明提供的薄膜晶体管及其制作方法、阵列基板、显示装置，通过控制光刻胶半保留区的位置和宽度来控制有源区对应位置的边缘段差处坡道的陡直度，以便减缓有源区对应位置的边缘的陡直度，增大坡道的长度，防止因对应位置的坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了TFT沟道处源漏极的短路。
附图说明
图1为本发明提供的薄膜晶体管的制作方法的第一个实施例的流程示意图；
图2a为本发明提供的薄膜晶体管的制作方法实施例中形成有源层后的半成品薄膜晶体管结构示意图；
图2b为本发明提供的薄膜晶体管的制作方法实施例中形成光刻胶掩膜层后的半成品薄膜晶体管结构示意图；
图2c为本发明提供的薄膜晶体管的制作方法实施例中得到预成形有源区后的半成品薄膜晶体管结构示意图；
图2d为本发明提供的薄膜晶体管的制作方法实施例中去除光刻胶半保留区后的半成品薄膜晶体管结构示意图；
图2e为本发明提供的薄膜晶体管的制作方法实施例中得到有源区后的半成品薄膜晶体管结构示意图；
图2f为本发明提供的薄膜晶体管的制作方法实施例中预成形有源区和有源区的坡道角对比示意图；
图2g为本发明提供的薄膜晶体管的制作方法实施例中剥离掉光刻胶完全保留区后的半成品薄膜晶体管结构示意图；
图2h为本发明提供的薄膜晶体管的制作方法实施例中制备完成其他层后的薄膜晶体管结构示意图；
图3为现有技术和/或本发明实施例中细线化技术阵列基板的结构示意图；
图4为现有技术中细线化技术阵列基板的其中一个TFT的有源层硅岛在制作过程中的剖面结构示意图；
图5为现有技术中细线化技术阵列基板的其中一个TFT在制作完成有源层硅岛后的放大结构示意图；
图6为本发明提供的薄膜晶体管的制作方法的第二个实施例的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。附图中的大小形状并不反映本提案装置的真实比例，目的只是示意说明本发明内容。
基于上述目的，本发明实施例的第一个方面，提供了一种薄膜晶体管的制作方法的第一个实施例，能够防止因有源区边缘坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了薄膜晶体管沟道处源漏极的短路。如图1所示，为本发明提供的薄膜晶体管的制作方法的第一个实施例的流程示意图。
所述薄膜晶体管的制作方法，所述薄膜晶体管包括源极和有源区，所述有源区的制作方法包括以下步骤(图2a～2g所示的剖面图可参照图3中B-B方向的剖面，图2h所示的剖面图可参照图3中C-C方向的剖面)：
步骤101：如图2a所示，形成有源层40；可选的，如图2a所示，所述有源层40形成在已经沉积了其他层的部分完成的阵列基板上，所述部分完成的阵列基板从下到上依次是基底10，栅极20，栅极绝缘层30，有源层40，其中：所述栅极20可选为Cr、Al、Cu、Ti、Ta或Mo金属层，或者Cr、Al、Cu、Ti、Ta或Mo中的至少两种形成的合金层，厚度可选为大约300nm左右；所述栅极绝缘层30可选为SiNx层、SiOx层或者SiNx与SiOx的复合层，厚度可选为大约500～600nm左右；所述有源层40的材质可以为非晶硅、多晶硅等等，有源层厚度可选为大约400～600nm。
步骤102：如图2b所示，在所述有源层40上形成光刻胶掩膜层50，所述光刻胶掩膜层50包括光刻胶半保留区51和光刻胶完全保留区52，所述光刻胶半保留区51形成在所述光刻胶完全保留区52的与所述源极61的轴线垂直的两侧；可参考图3所示，所述光刻胶完全保留区52的与所述源极61的轴线垂直的两侧，可以是指，处于所述源极61的对应位置和漏极62的对应位置之间的、与所述源极61的轴线(亦即源极61的中心线)垂直的且位置与有源区42对应的两个侧边D1和D2处；还可参考图5所示，区域A1和区域A2框出的位置；这样，在后续处理后，此位置对应的有源区42的两侧的坡道的陡直度将会减缓，从而避免该位置因光刻胶膜层厚度过大而导致的源漏极短路问题。
可选的，可利用半色调掩膜版(Halftone mask)技术，在所述有源层40上方制作出所述光刻胶掩膜层50。具体地，可采用以下方法制作所述光刻胶掩膜层50：在所述有源层40上形成光刻胶层；采用半色调掩膜版对所述光刻胶层进行曝光；显影得到所述光刻胶掩膜层50。这样，采用半色调掩膜版就能够一次形成所述光刻胶掩膜层50，节约了工序，提高了制作效率。较佳的，所述光刻胶半保留区51环绕光刻胶完全保留区一周且光刻胶半保留区51的宽度为L，这样，使得最后形成的有源区的周围的坡道角能够保持一致，增加有源区周围的一致性，从而简化制作工艺。所述宽度L可以根据实际需要的坡道角来进行设计，在此不对其进行限定。
步骤103：如图2c所示，以所述光刻胶掩膜层50为抗刻蚀层，刻蚀所述有源层40，得到预成形有源区41；
可选的，利用ICP(Inductively Coupled Plasma，感应耦合等离子体)刻蚀设备，用SF6为刻蚀气体，以所述光刻胶掩膜层50为抗刻蚀层，通过第一次干法刻蚀工艺，制作得到所述预成形有源区41，从而能够得到边缘形状较好的预成形有源区41。如图2c所示，所述预成形有源区41与传统工序中制作出来的有源区一样，边缘都具有较陡直的坡道，理论上，可以通过控制刻蚀参数来减小该坡道的坡道角，但是通过控制刻蚀参数来减小该坡道的坡道角的调节程度有限。
步骤104：如图2d所示，去除所述光刻胶半保留区51；
可选的，利用灰化工艺，去除所述光刻胶半保留区51，仅仅保留所述光刻胶完全保留区52，从而能够较好地去除所述光刻胶半保留区51。理论上，光刻胶的灰化就是指将光刻胶作为被刻蚀目标刻蚀掉，因此，从图2d中可以看出，所述光刻胶完全保留区52在经过灰化工艺处理后，厚度有所减小。
步骤105：如图2e所示，以所述光刻胶完全保留区52为抗刻蚀层，刻蚀所述预成形有源区41，得到所述有源区42；
如图2d所示，在去除所述光刻胶半保留区51后，所述预成形有源区41边缘宽度为L的区域裸露出来。可选的，利用ICP刻蚀设备，对已经具有一定坡道的预成形有源区41的边缘宽度为L的区域继续进行第二次干法刻蚀工艺，以在已经具有的坡道上通过干法刻蚀进一步形成坡道角更小的坡道，从而减小边缘段差处的陡直度。刻蚀完成后如图2e所示，有源区42的边缘上部较所述预成形有源区41的边缘上部向内缩进距离L，从而制备出与所述预成形有源区41相比，边缘段差处的陡直度更小的所述有源区42，即所述有源区42的坡道角β小于所述预成形有源区41的坡道角α。这样，在所述有源区42上继续制作其他层时，防止因坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了薄膜晶体管(TFT)沟道处源漏极的短路。
具体原理如图2f所示，未进行第二次干法刻蚀之前预成形有源区41边缘段差处的坡道角为α，刻蚀之后有源区42边缘段差处的坡道角为β，刻蚀之后有源区42边缘上部向内缩进的距离为L，有源区42边缘下部的缩进距离明显小于L，易知第二次干法刻蚀完成后β＜α，从而可以减小有源区42边缘段差处的坡道角。并且，我们可以通过控制光刻胶半保留区51的宽度L来控制有源区42边缘上部向内缩进的距离，从而控制第二次干法刻蚀后有源区42的坡道角减小的程度。
需要说明的是，上述第一次干法刻蚀和第二次干法刻蚀的步骤，可选为物理干法刻蚀和化学干法刻蚀的结合，即，可采用物理干法刻蚀和化学干法刻蚀的混合刻蚀工艺；可选的，在第二次干法刻蚀时，为了达到更好的控制坡道角的效果，可以适当减小ICP设备的下部电极功率，也就是减小物理轰击的作用，使化学刻蚀反应刻蚀占主导，这样就能减弱对侧壁的轰击，从而进一步减小坡道角。
可选的，上述步骤完成后，还包括步骤106：如图2g所示，剥离掉所述光刻胶完全保留区52，从而就制备出了坡道角减小程度可控的有源区42。这样，就可以通过控制光刻胶半保留区51的宽度来控制有源区42边缘段差处坡道的陡直度，以便减缓有源区42边缘的陡直度，增大坡道的长度，防止因坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了TFT沟道处源漏极的短路，提高了良率。
进一步的，还可包括步骤107：制备其他层，得到薄膜晶体管，如图2h所示。
从上述实施例可以看出，本发明实施例提供的薄膜晶体管的制作方法，通过控制光刻胶半保留区的位置和宽度来控制有源区对应位置的边缘段差处坡道的陡直度，以便减缓有源区对应位置的边缘的陡直度，增大坡道的长度，防止因对应位置的坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了TFT沟道处源漏极的短路。
较佳的，上述薄膜晶体管的制作方法，还可以应用于细线化技术的阵列基板的制作中。下面进行相应的介绍。
高PPI(Pixels Per Inch，每英寸所拥有的像素数目)显示器已经渐渐成为了市场的主流，但是由于曝光机的价格昂贵，更新换代慢，因此细线化技术就应运而生，通过细线化技术，能够突破目前广泛使用的曝光机的极限，制作出精细的光刻胶掩膜图案，从而提高产品的分辨率。但是，在细线化技术中也存在着很多问题，如图3所示的阵列基板中，为了增加开口率，一般直接将有源层硅岛42/42’(可对应于所述有源区42)直接制作在扫描线20/20’(可对应于栅极20)上，数据线61/61’(可对应于源极61)直接搭在有源层硅岛42/42’上作为TFT的源极61/61’，使数据线61/61’与漏极62/62’之间的有源层作为TFT的沟道。如图4所示，现有技术中，由于有源层硅岛42’边缘段差的存在，在源漏极金属层60’上表面涂覆光刻胶50’时，区域A部分的光刻胶往往会比其他区域要厚，并且在垂直方向上光刻胶的厚度要比没有段差处的大很多，这样曝光机中的紫外光就很难穿透区域A中段差坡道处的光刻胶膜层，从而在显影过后导致区域A中产生光刻胶残留，这样在刻蚀源漏极金属层60’时，也会导致金属残留，从而使得TFT的沟道处产生短路，造成显示不良。如图5所示，是现有技术的阵列基板中其中一个TFT区域部分的放大结构示意图，图5中有源层硅岛42’段差处的源漏极金属层60’(参考附图4)在刻蚀过后产生了残留(参见图5中数据线61’和漏极62’之间形成的金属残留区，见图5中区域A1和区域A2框出的位置)。要解决段差处光刻胶曝光不足的问题，有很多办法，例如增大曝光剂量，或者减缓段差处坡道的陡直度等，但是单纯地增大曝光剂量会使源漏极之间的距离变大(使用正性光刻胶时)，从而使沟道的宽度偏离预设值，导致薄膜晶体管的性能下降，因此有必要通过一种可行的办法来控制段差处坡道的陡直度，以便根据需要减缓坡道的陡直度，增大坡道的长度，从而避免段差区域的光刻胶膜层厚度过大。
针对上述问题，本发明前述实施例中提供的薄膜晶体管的制作方法，就可作为一种适用于细线化技术的阵列基板的薄膜晶体管的制作方法。采用前述实施例中提供的薄膜晶体管的制作方法，当制作有源层硅岛图形时利用halftone mask技术，在对应于有源层硅岛的边缘位置制作一圈光刻胶半保留区域，在预成形有源层硅岛图案制作完成后，利用灰化工艺去除光刻胶半保留区，再次刻蚀预成形有源层硅岛图案边缘，这样就可以通过控制光刻胶半保留区域的位置和宽度来控制有源层硅岛对应位置的边缘段差处坡道的陡直度，以便减缓有源层硅岛对应位置的边缘的陡直度，增大坡道的长度，防止因对应位置的坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了细线化技术TFT沟道处源漏极的短路，提高了良率。
当然，本发明实施例提供的薄膜晶体管的制作方法，不仅仅限于上述方案中的细线化阵列基板，只要是能使用本发明实施例提供的薄膜晶体管的制作方法制作的有源层硅岛的阵列基板都可。
本发明还提供了一种薄膜晶体管的制作方法的第二个实施例，能够防止因有源区边缘坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了薄膜晶体管沟道处源漏极的短路。如图6所示，为本发明提供的薄膜晶体管的制作方法的第二个实施例的流程示意图。
所述薄膜晶体管的制作方法，包括以下步骤：
步骤201：参考图2a，在基底10上依次形成栅极20和栅极绝缘层30；所述栅极20可选为Cr、Al、Cu、Ti、Ta或Mo金属层，或者Cr、Al、Cu、Ti、Ta或Mo中的至少两种形成的合金层，厚度可选为大约300nm左右；所述栅极绝缘层30可选为SiNx层、SiOx层或者SiNx与SiOx的复合层，厚度可选为大约500～600nm左右。
步骤202：如图2a所示，在所述栅极绝缘层30上形成有源层40；所述有源层40的材质可以为非晶硅、多晶硅等等，有源层厚度可选为大约400～600nm。
步骤203：如图2b所示，在所述有源层40上形成光刻胶掩膜层50，所述光刻胶掩膜层50包括光刻胶半保留区51和光刻胶完全保留区52，所述光刻胶半保留区51形成在所述光刻胶完全保留区52的与所述源极61的轴线垂直的两侧；
可选的，可利用半色调掩膜版(Halftone mask)技术，在所述有源层40上方制作出所述光刻胶掩膜层50。具体地，可采用以下方法制作所述光刻胶掩膜层50：在所述有源层40上形成光刻胶层；采用半色调掩膜版对所述光刻胶层进行曝光；显影得到所述光刻胶掩膜层50。这样，采用半色调掩膜版就能够一次形成所述光刻胶掩膜层50，节约了工序，提高了制作效率。较佳的，所述光刻胶半保留区51环绕光刻胶完全保留区一周且光刻胶半保留区51的宽度为L，这样，使得最后形成的有源区的周围的坡道角能够保持一致，增加有源区周围的一致性，从而简化制作工艺。所述宽度L可以根据实际需要的坡道角来进行设计，在此不对其进行限定。
步骤204：如图2c所示，以所述光刻胶掩膜层50为抗刻蚀层，刻蚀所述有源层40，得到预成形有源区41；
可选的，利用ICP(Inductively Coupled Plasma，感应耦合等离子体)刻蚀设备，用SF6为刻蚀气体，以所述光刻胶掩膜层50为抗刻蚀层，通过第一次干法刻蚀工艺，制作得到所述预成形有源区41，从而能够得到边缘形状较好的预成形有源区41。如图2c所示，所述预成形有源区41与传统工序中制作出来的有源区一样，边缘都具有较陡直的坡道，理论上，可以通过控制刻蚀参数来减小该坡道的坡道角，但是通过控制刻蚀参数来减小该坡道的坡道角的调节程度有限。
步骤205：如图2d所示，去除所述光刻胶半保留区51；
可选的，利用灰化工艺，去除所述光刻胶半保留区51，仅仅保留所述光刻胶完全保留区52，从而能够较好地去除所述光刻胶半保留区51。理论上，光刻胶的灰化就是指将光刻胶作为被刻蚀目标刻蚀掉，因此，从图2d中可以看出，所述光刻胶完全保留区52在经过灰化工艺处理后，厚度有所减小。
步骤206：如图2e所示，以所述光刻胶完全保留区52为抗刻蚀层，刻蚀所述预成形有源区41，得到所述有源区42；
如图2d所示，在去除所述光刻胶半保留区51后，所述预成形有源区41边缘宽度为L的区域裸露出来。可选的，利用ICP刻蚀设备，对已经具有一定坡道的预成形有源区41的边缘宽度为L的区域继续进行第二次干法刻蚀工艺，以在已经具有的坡道上通过干法刻蚀进一步形成坡道角更小的坡道，从而减小边缘段差处的陡直度。刻蚀完成后如图2e所示，有源区42的边缘上部较所述预成形有源区41的边缘上部向内缩进距离L，从而制备出与所述预成形有源区41相比，边缘段差处的陡直度更小的所述有源区42，即所述有源区42的坡道角β小于所述预成形有源区41的坡道角α。这样，在所述有源区42上继续制作其他层时，防止因坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了薄膜晶体管(TFT)沟道处源漏极的短路。
步骤207：剥离掉所述光刻胶完全保留区52，从而就制备出了坡道角减小程度可控的有源区42。
步骤208：参考图2h，形成源极61和漏极62；可选的，通过沉积生长一层源漏极金属层，再通过构图工艺制备出源极(数据线)61和漏极62。
步骤209：参考图2h，形成钝化层70，所述钝化层70可以保护TFT的背沟道；可选的，钝化层70可以为SiNx层、SiOx层或者SiNx与SiOx的复合层。
步骤210：参考图2h，在所述钝化层70中形成过孔71；可选的，通过钝化层构图工艺制作出所述过孔71。
步骤211：参考图2h，形成像素电极80，所述像素电极80通过所述过孔71与漏极62电连接；可选的，通过溅射生长透明的ITO像素电极层，再通过ITO像素电极层构图工艺制作出ITO像素电极80。
通过上述薄膜晶体管的制作方法，最后制得的TFT，能够防止因坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了TFT沟道处源漏极的短路。
基于上述目的，本发明实施例的第二个方面，提供了一种采用上述薄膜晶体管的制作方法制作的薄膜晶体管的一个实施例，能够防止因有源区边缘坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了薄膜晶体管沟道处源漏极的短路。
参考附图2h，所述薄膜晶体管，采用如前任一实施例所述的薄膜晶体管的制作方法制得。
从上述实施例可以看出，本发明实施例提供的薄膜晶体管，通过控制光刻胶半保留区的位置和宽度来控制有源区对应位置的边缘段差处坡道的陡直度，以便减缓有源区对应位置的边缘的陡直度，增大坡道的长度，防止因对应位置的坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了TFT沟道处源漏极的短路。
较佳的，所述薄膜晶体管适用于细线化技术。这样，在应用于细线化技术中时，所述薄膜晶体管能够更好地防止因坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了细线化技术阵列基板的TFT沟道处源漏极的短路，提高了阵列基板的良率。
基于上述目的，本发明实施例的第三个方面，提供了一种阵列基板的一个实施例，能够防止因有源区边缘坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了阵列基板的薄膜晶体管沟道处源漏极的短路。
所述阵列基板，包括如前任一实施例所述的薄膜晶体管的阵列。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过控制光刻胶半保留区的位置和宽度来控制有源区对应位置的边缘段差处坡道的陡直度，以便减缓有源区对应位置的边缘的陡直度，增大坡道的长度，防止因对应位置的坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了TFT沟道处源漏极的短路。
较佳的，所述阵列基板适用于细线化技术。这样，在应用于细线化技术中时，当制作阵列基板的薄膜晶体管的有源层硅岛图形时利用halftone mask技术，在对应于有源层硅岛的边缘位置制作一圈光刻胶半保留区，在有源层硅岛图案制作完成后，利用灰化工艺去除光刻胶半保留区，再次刻蚀预成形有源层硅岛边缘，这样就可以通过控制光刻胶半保留区域的宽度来控制有源层硅岛边缘段差处坡道的陡直度，以便减缓有源层硅岛边缘的陡直度，增大坡道的长度，防止因坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了细线化技术阵列基板的TFT沟道处源漏极的短路，提高了阵列基板的良率。
基于上述目的，本发明实施例的第四个方面，提供了一种显示装置的一个实施例，能够防止因有源区边缘坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了显示装置的阵列基板的薄膜晶体管沟道处源漏极的短路。
所述显示装置，包括如前任一实施例所述的阵列基板。所述显示装置可以为：OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
从上述实施例可以看出，本发明实施例提供的显示装置，通过控制光刻胶半保留区的位置和宽度来控制有源区对应位置的边缘段差处坡道的陡直度，以便减缓有源区对应位置的边缘的陡直度，增大坡道的长度，防止因对应位置的坡道底部光刻胶厚度过大而不能充分被曝光导致源漏极金属层在被刻蚀时产生残留，从而避免了显示装置的阵列基板的TFT沟道处源漏极的短路。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种薄膜晶体管的制作方法，所述薄膜晶体管包括源极和有源区，其特征在于，所述有源区的制作方法包括：
形成有源层；
在所述有源层上形成光刻胶掩膜层，所述光刻胶掩膜层包括光刻胶半保留区和光刻胶完全保留区，所述光刻胶半保留区形成在所述光刻胶完全保留区的两侧；形成有所述光刻胶半保留区的所述光刻胶完全保留区的两个侧边，是与所述源极的轴线垂直的两个侧边；
以所述光刻胶掩膜层为抗刻蚀层，刻蚀所述有源层，得到预成形有源区；
去除所述光刻胶半保留区；
以所述光刻胶完全保留区为抗刻蚀层，刻蚀所述预成形有源区，得到所述有源区，所述有源区的坡道角小于所述预成形有源区的坡道角。
2.根据权利要求1所述的制作方法，其特征在于，所述光刻胶半保留区环绕所述光刻胶完全保留区。
3.根据权利要求1所述的制作方法，其特征在于，所述在所述有源层上形成光刻胶掩膜层，包括：
在所述有源层上形成光刻胶层；
采用半色调掩膜版对所述光刻胶层进行曝光；
显影得到所述光刻胶掩膜层。
4.根据权利要求1所述的制作方法，其特征在于，所述刻蚀所述有源层和/或刻蚀所述预成形有源区，采用的是干法刻蚀工艺；和/或，所述去除所述光刻胶半保留区，采用的是灰化工艺。
5.根据权利要求1所述的制作方法，其特征在于，所述形成有源层之前，还包括：
在基底上依次形成栅极和栅极绝缘层。
6.根据权利要求1所述的制作方法，其特征在于，所述得到所述有源区之后，还包括：
形成源极和漏极；
形成钝化层；
在所述钝化层中形成过孔；
形成像素电极，所述像素电极通过所述过孔与漏极电连接。
7.一种薄膜晶体管，其特征在于，采用如权利要求1-6任一项所述的薄膜晶体管的制作方法制得。
8.根据权利要求7所述的薄膜晶体管，其特征在于，所述薄膜晶体管适用于细线化技术。
9.一种阵列基板，其特征在于，包括如权利要求7或8所述的薄膜晶体管的阵列。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710339635.8A CN107195549B (zh) | 2017-05-15 | 2017-05-15 | 薄膜晶体管及其制作方法、阵列基板、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710339635.8A CN107195549B (zh) | 2017-05-15 | 2017-05-15 | 薄膜晶体管及其制作方法、阵列基板、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107195549A CN107195549A (zh) | 2017-09-22 |
| CN107195549B true CN107195549B (zh) | 2020-07-03 |
Family
ID=59873547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710339635.8A Active CN107195549B (zh) | 2017-05-15 | 2017-05-15 | 薄膜晶体管及其制作方法、阵列基板、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107195549B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108321186A (zh) * | 2018-02-11 | 2018-07-24 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板与显示装置 |
| CN112310273B (zh) * | 2019-07-29 | 2023-04-07 | 中电海康集团有限公司 | 磁性隧道结及其制备方法 |
| CN110636420B (zh) * | 2019-09-25 | 2021-02-09 | 京东方科技集团股份有限公司 | 一种薄膜扬声器、薄膜扬声器的制备方法以及电子设备 |
| CN111462615B (zh) * | 2020-04-27 | 2022-04-08 | Tcl华星光电技术有限公司 | 显示面板及其制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101656270A (zh) * | 2008-08-21 | 2010-02-24 | 三星移动显示器株式会社 | 薄膜晶体管及其制造方法 |
| JP2011176153A (ja) * | 2010-02-25 | 2011-09-08 | Dainippon Printing Co Ltd | 薄膜トランジスタ基板 |
| CN102376893A (zh) * | 2010-08-06 | 2012-03-14 | 索尼公司 | 半导体装置、显示装置和电子装置 |
| CN103107200A (zh) * | 2011-11-11 | 2013-05-15 | 株式会社半导体能源研究所 | 半导体装置 |
| WO2013183255A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2015056549A (ja) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| CN105895706A (zh) * | 2016-07-01 | 2016-08-24 | 深圳市华星光电技术有限公司 | 薄膜晶体管及显示装置 |
-
2017
- 2017-05-15 CN CN201710339635.8A patent/CN107195549B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101656270A (zh) * | 2008-08-21 | 2010-02-24 | 三星移动显示器株式会社 | 薄膜晶体管及其制造方法 |
| JP2011176153A (ja) * | 2010-02-25 | 2011-09-08 | Dainippon Printing Co Ltd | 薄膜トランジスタ基板 |
| CN102376893A (zh) * | 2010-08-06 | 2012-03-14 | 索尼公司 | 半导体装置、显示装置和电子装置 |
| CN103107200A (zh) * | 2011-11-11 | 2013-05-15 | 株式会社半导体能源研究所 | 半导体装置 |
| WO2013183255A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2015056549A (ja) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| CN105895706A (zh) * | 2016-07-01 | 2016-08-24 | 深圳市华星光电技术有限公司 | 薄膜晶体管及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107195549A (zh) | 2017-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107195549B (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| US8298883B2 (en) | Method of forming photoresist burr edge and method of manufacturing array substrate | |
| US7553707B2 (en) | Method for manufacturing a Liquid crystal display device | |
| WO2017219438A1 (zh) | Tft基板的制造方法 | |
| US7678619B2 (en) | Method of manufacturing a thin film transistor matrix substrate | |
| US10177257B2 (en) | Thin film transistor, method for fabricating the same, display substrate and display device | |
| EP3544050A1 (en) | Array substrate and preparation method therefor, and display device | |
| CN109494257B (zh) | 一种薄膜晶体管及其制造方法、阵列基板、显示装置 | |
| US10431694B2 (en) | Thin film transistor, display apparatus having the same, and fabricating method thereof | |
| WO2015043008A1 (zh) | 薄膜晶体管阵列基板的制造方法 | |
| WO2013185454A1 (zh) | 阵列基板及其制造方法和显示装置 | |
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| CN111584423B (zh) | 阵列基板及其制备方法和显示装置 | |
| US20210066504A1 (en) | Thin film transistor and manufacturing method thereof and display device | |
| TWI298542B (en) | Thin film transistor and method for manufacturing the same | |
| US10497724B2 (en) | Manufacturing method of a thin film transistor and manufacturing method of an array substrate | |
| CN107247376B (zh) | Tft基板的制作方法及液晶显示装置的制作方法 | |
| KR101577234B1 (ko) | 패턴 형성 방법 및 박막 트랜지스터 어레이 기판의 제조 방법 | |
| JP2005215434A (ja) | 表示装置用基板の製造方法及びそれを用いた表示装置の製造方法 | |
| CN108831895A (zh) | 显示面板及其制造方法 | |
| CN114005882B (zh) | 一种薄膜晶体管、显示面板及薄膜晶体管的制备方法 | |
| CN108376643B (zh) | 阵列基板的制造方法、阵列基板及显示装置 | |
| CN110600424B (zh) | 阵列基板的制备方法及阵列基板 | |
| CN109119466B (zh) | 薄膜晶体管及其制作方法 | |
| CN117913099A (zh) | 一种显示面板及其制备方法和显示设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |