CN109119466B - 薄膜晶体管及其制作方法 - Google Patents

薄膜晶体管及其制作方法 Download PDF

Info

Publication number
CN109119466B
CN109119466B CN201810805694.4A CN201810805694A CN109119466B CN 109119466 B CN109119466 B CN 109119466B CN 201810805694 A CN201810805694 A CN 201810805694A CN 109119466 B CN109119466 B CN 109119466B
Authority
CN
China
Prior art keywords
electrode
layer
metal layer
semiconductor active
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810805694.4A
Other languages
English (en)
Other versions
CN109119466A (zh
Inventor
夏慧
谭志威
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN201810805694.4A priority Critical patent/CN109119466B/zh
Priority to PCT/CN2018/098004 priority patent/WO2020015016A1/zh
Priority to US16/080,596 priority patent/US11056577B2/en
Publication of CN109119466A publication Critical patent/CN109119466A/zh
Application granted granted Critical
Publication of CN109119466B publication Critical patent/CN109119466B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开一种薄膜晶体管及其制作方法。该方法包括:在基板上沉积第一金属层;在第一金属层上沉积半导体材料层,利用第一道光刻工艺对半导体材料层进行图案化处理,形成半导体有源层;在第一金属层及半导体有源层上沉积第二金属层,采用第二道光刻工艺对第一金属层及第二金属层进行图案化处理,得到第一电极、第二电极和第三电极,第一电极与第二电极间隔设置,第一电极设置在基板上,第二电极设置在基板与半导体有源层之间,第三电极设置在半导体有源层之上,第二电极与第三电极在水平面的投影重叠,第一电极由第一金属层和第二金属层构成。通过两道光刻工艺即可完成第一电极、第二电极、第三电极以及有源层的制作,减少工艺步骤,降低成本。

Description

薄膜晶体管及其制作方法
技术领域
本发明属于显示技术领域,具体地讲,涉及一种薄膜晶体管及其制作方法。
背景技术
随着显示技术的发展,液晶显示器(Liquid Crystal Display,简称LCD)等平板显示装置因具有高画质、省电、机身薄以及应用范围广等优点,而被广泛地应用于手机、电视、个人数字助理、数字相机、笔记本电脑、台式计算机等各种消费型电子产品,成为显示装置中的主流。
在液晶显示器中,显示面板用于控制液晶层的工作状态,在显示面板的制作过程中,薄膜晶体管的制作是非常关键的步骤。传统的薄膜晶体管在制作过程中,至少需要三道光刻工艺接合lift-off工艺来制作形成源电极、漏电极、栅电极以及有源层,整体的工艺过程比较复杂,制作成本也较高。
发明内容
为了解决上述现有技术存在的不足,本发明的目的在于提供一种利用两道光刻工艺制作形成的薄膜晶体管及其制作方法以及具有该薄膜晶体管的显示面板。
为了实现上述的目的,本发明采用了如下的技术方案:
一种薄膜晶体管的制作方法,所述制作方法包括:
步骤一:在基板上沉积第一金属层;
步骤二:在所述第一金属层上沉积半导体材料层,利用第一道光刻工艺对所述半导体材料层进行图案化处理,形成半导体有源层;
步骤三:在所述第一金属层及所述半导体有源层上沉积第二金属层,采用第二道光刻工艺对所述第一金属层及所述第二金属层进行图案化处理,得到第一电极、第二电极和第三电极,其中,所述第一电极与所述第二电极间隔设置,所述第一电极设置在所述基板上,所述第二电极设置在所述基板与所述半导体有源层之间,所述第三电极设置在所述半导体有源层之上,所述第二电极与所述第三电极在水平面的投影重叠,所述第一电极由第一金属层和第二金属层构成。
优选地,在步骤三之后,所述方法还包括:
在所述基板、所述第一电极和所述第三电极上形成绝缘层。
优选地,所述第一电极由第一金属层和第二金属层构成。
优选地,所述第三电极的厚度大于所述半导体有源层的厚度。
优选地,所述第三电极的厚度与所述半导体有源层的厚度相差500埃。
优选地,在所述第一金属层上沉积半导体材料层,利用第一道光刻工艺对所述半导体材料层进行图案化处理,形成半导体有源层的步骤包括:
在所述第一金属层沉积半导体材料层;
在所述半导体材料层上沉积第一光阻材料层;
采用第一道光罩对所述第一光阻材料层进行曝光、显影,得到第一光阻块;
对未被所述第一光阻块覆盖的半导体材料层进行蚀刻,得到所述半导体有源层;
剥离所述第一光阻块。
优选地,在所述第一金属层及所述半导体有源层上沉积第二金属层,采用第二道光刻工艺对所述第一金属层及第二金属层进行图案化处理,得到第一电极、第二电极和第三电极的步骤包括:
在所述第一金属层及所述半导体有源层上沉积第二金属层;
在所述第二金属层上沉积第二光阻材料层;
采用第二道光罩对所述第二光阻材料层进行曝光、显影,得到相互间隔的第二光阻块和第三光阻块;
对所述第一金属层和所述第二金属层进行蚀刻,得到第一电极、第二电极和第三电极;
剥离所述第二光阻块和所述第三光阻块。
优选地,所述第一电极为栅极,所述第二电极和第三电极为源漏极。
本发明还公开了一种薄膜晶体管,采用上述的制作方法制成,薄膜晶体管包括:
设置在基板上的第一电极、第二电极,设置在所述第二电极上的半导体有源层,设置在所述半导体有源层上的第三电极以及覆盖所述第一电极、所述第二电极、所述半导体有源层、所述第三电极的绝缘层;其中,所述第一电极与所述第二电极间隔设置,第一电极由第一金属层和第二金属层构成,所述第二电极由第一金属层构成,所述第三电极由第二金属层构成,所述第二电极与所述第三电极在水平面的投影重叠。
优选地,所述第三电极的厚度大于所述半导体有源层的厚度。
有益效果:本发明公开的一种薄膜晶体管及其制作方法,通过两道光刻工艺即可完成第一电极、第二电极、第三电极以及有源层的制作,减少了工艺步骤,降低了成本。
附图说明
图1为本发明的实施例一的薄膜晶体管的制作方法的流程图;
图2A至图2N为本发明的实施例一的薄膜晶体管的制程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
实施例一
图1示出了根据本发明的实施例的薄膜晶体管的制作方法的流程图,该制作方法包括步骤一至步骤四:
具体地,步骤一:参照图2A,在基板10上沉积第一金属层20。
作为优选实施例,基板10选用玻璃基底,采用物理气相沉积(Physical VaporDeposition,简称PVD)工艺在基板10上沉积形成第一金属层20,第一金属层20整面覆盖基板10,其中第一金属层20的材料可选用钼铜合金或者钼铝合金。
步骤二:参照图2B至图2E,在第一金属层20上沉积半导体材料层30,利用第一道光刻工艺对半导体材料层30进行图案化处理,形成半导体有源层30a。
作为优选实施例,该步骤二包括步骤二一至步骤二五:
步骤二一:参照图2B,在第一金属层20上形成半导体材料层30。作为优选实施例,采用物理气相沉积工艺在第一金属层20上沉积形成半导体材料层30,半导体材料层30整面覆盖第一金属层20,其中,半导体材料层30的材料优选采用铟镓锌氧化物。
步骤二二:参照图2C,在半导体材料层30上沉积第一光阻材料层40。
步骤二三:参照图2D和图2E,采用第一光罩50对第一光阻材料层40进行曝光,再经过显影得到第一光阻块40a。具体地,对曝光后的第一光阻材料层40进行显影处理,以形成与将形成的有源层30a相对的第一光阻块40a。其中第一光罩50为具有预定图案的半色调掩膜,本实施例中半色调掩膜包括不透光区域、部分透光区域和完全透光区域。
进一步地,控制曝光能量,使得部分透光区域和完全透光区域下方的第一光阻材料层40的部分进行充分曝光,使得第一光阻材料层40显影处理后,与部分透光区域、完全透光区域对应的第一光阻材料层40被完全刻蚀掉,只保留与不透光区域对应的部分,从而形成第一光阻块40a,其中第一光阻块40a的厚度为
Figure BDA0001738127990000041
步骤二四:参照图2F,对未被第一光阻块40a覆盖的半导体材料层30进行蚀刻,得到半导体有源层30a。
作为优选实施例,采用等离子气体对未被第一光阻块40a覆盖的半导体材料层30干刻蚀,以形成有源层30a。当然在其他实施方式中,还可以采用刻蚀液对未被第一光阻块40a覆盖的半导体材料层30湿刻蚀。
步骤二五:参照图2G,剥离第一光阻块40a。
步骤三:参照图2H至图2M,在第一金属层20及半导体有源层30a上沉积第二金属层60,采用第二道光刻工艺对第一金属层20及第二金属层60进行图案化处理,得到第一电极61、第二电极63和第三电极62。其中,第一电极61与第二电极63间隔设置,第一电极61设置在基板10上,第二电极63设置在基板10与半导体有源层30a之间,第三电极62设置在半导体有源层30a之上,第二电极63与第三电极62在水平面的投影重叠。
作为优选实施例,该步骤三包括步骤三一至步骤三五:
步骤三一:参照图2H,在第一金属层20和有源层30a上沉积第二金属层60。
作为优选实施例,采用物理气相沉积工艺在基板10上沉积形成第二金属层60,第二金属层60整面覆盖第一金属层20和有源层30a,其中第二金属层60的材料可选用钼铜合金或者钼铝合金。
步骤三二:参照图2I,在第二金属层60上形成第二光阻材料层70。
步骤三三:参照图2J和图2K利用第二光罩90对第二光阻材料层70进行曝光,然后显影得到相互间隔的第二光阻块70a和第三光阻块70b。其中,第二光阻块70a与有源层30a相对,第三光阻块70b与将形成的第一电极61相对。
进一步地,第二光罩90为具有预定图案的半色调掩膜本实施例中半色调掩膜包括不透光区域、部分透光区域和完全透光区域。控制曝光能量,使得完全透光区域下方的第二光阻材料层70的部分进行充分曝光,部分透光区域下方的第二光阻材料层70的部分进行部分曝光,使得第二光阻材料层70经过显影处理后,与完全透光区域对应的第二光阻材料层70部分被完全刻蚀掉,保留与不透光区域、部分透光区域对应的部分,从而形成第二光阻块70a和第三光阻块70b。其中,第二光阻块70a的厚度为
Figure BDA0001738127990000051
第三光阻块70b的厚度为
Figure BDA0001738127990000052
作为优选实施例,第二光罩90与第一光罩50采用相同的半色调掩膜,通过控制曝光强度,利用同一个半色调掩膜产生不同的图案,这样在进行第二道光刻工艺时,不需要更换新的光罩,利用同一个光罩即可,降低了生产成本。
步骤三四:参照图2L,对第一金属层20和第二金属层60进行蚀刻,得到第一电极61、第二电极63和第三电极62。其中,第一电极61由第一金属层和第二金属层构成。
具体地,将未被第二光阻块70a和第三光阻块70b覆盖的第一金属层20的部分和第二金属层60的部分刻蚀去除。
步骤三五:参照图2M,将第二光阻块70a和第三光阻块70b剥离去除,以形成第三导电极61、第一导电极63和第二导电极62。
其中,第一电极61用作栅极,位于有源层30a上下两个表面的第一金属层20和第二金属层60分别形成第二电极63和第三电极62,第二电极63和第三电极62分别用作源极和漏极,或者第二电极63和第三电极62分别用作漏极和源极,第二电极63、有源层30a和第三电极62三者依序层叠设置在基板10上。
进一步地,第三电极62的厚度大于有源层30a的厚度。作为优选实施例,第三电极62的厚度和有源层30a的厚度之差大于或等于
Figure BDA0001738127990000061
这样能实现第一电极61对有源层30a的有效控制,实现垂直TFT开关的作用。
步骤四:参照图2N,在第一电极61、第三电极62以及基板10上形成绝缘层80。其中绝缘层80的材料优选为氮化硅。
本发明公开的一种薄膜晶体管的制作方法,通过两道光刻工艺即可完成第一电极、第二电极、第三电极以及半导体有源层的制作,减少了工艺步骤,降低了成本。
实施例二
如图2N所示,根据本发明的实施例二的薄膜晶体管包括设置在基板10上的第一电极61、第二电极63,设置在第二电极63上的半导体有源层30a,设置在半导体有源层30a上的第三电极62以及覆盖第一电极61、第二电极63、半导体有源层30a、第三电极62的绝缘层80。其中,第一电极61与第二电极63间隔设置,第一电极61由第一金属层20和第二金属层60构成,第二电极63由第一金属层20构成,第三电极62由第二金属层60构成,第二电极63与第三电极62在水平面的投影重叠。
进一步地,第一电极61的厚度大于有源层30a的厚度。作为优选实施例,第一电极61的厚度和有源层30a的厚度之差大于或等于
Figure BDA0001738127990000062
这样能实现栅电极61对有源层30a的有效控制,实现垂直TFT开关的作用。
上面对本发明的具体实施方式进行了详细描述,虽然已表示和描述了一些实施例,但本领域技术人员应该理解,在不脱离由权利要求及其等同物限定其范围的本发明的原理和精神的情况下,可以对这些实施例进行修改和完善,这些修改和完善也应在本发明的保护范围内。

Claims (7)

1.一种薄膜晶体管的制作方法,其特征在于,所述制作方法包括:
步骤一:在基板(10)上沉积第一金属层(20);
步骤二:在所述第一金属层(20)上沉积半导体材料层(30),利用第一道光刻工艺对所述半导体材料层(30)进行图案化处理,形成半导体有源层(30a);
步骤三:在所述第一金属层(20)及所述半导体有源层(30a)上沉积第二金属层(60),采用第二道光刻工艺对所述第一金属层(20)及所述第二金属层(60)进行图案化处理,得到第一电极(61)、第二电极(63)和第三电极(62),其中,所述第一电极(61)与所述第二电极(63)间隔设置,所述第一电极(61)设置在所述基板(10)上,所述第二电极(63)设置在所述基板(10)与所述半导体有源层(30a)之间,所述第三电极(62)设置在所述半导体有源层(30a)之上,所述第二电极(63)与所述第三电极(62)在水平面的投影重叠;所述第一电极(61)由第一金属层(20)和第二金属层(60)构成;
在所述第一金属层(20)上沉积半导体材料层(30),利用第一道光刻工艺对所述半导体材料层(30)进行图案化处理,形成半导体有源层(30a)的步骤包括:
在所述第一金属层(20)沉积半导体材料层(30);
在所述半导体材料层(30)上沉积第一光阻材料层(40);
采用第一光罩(50)对所述第一光阻材料层(40)进行曝光、显影,得到第一光阻块(40a);
对未被所述第一光阻块(40a)覆盖的半导体材料层(30)进行蚀刻,得到所述半导体有源层(30a);
剥离所述第一光阻块(40a);
其中,所述第一光罩(50)为具有预定图案的半色调掩膜,半色调掩膜包括不透光区域、部分透光区域和完全透光区域,控制曝光能量,使得部分透光区域和完全透光区域下方的所述第一光阻材料层(40)的部分进行充分曝光,使得所述第一光阻材料层(40)显影处理后,与部分透光区域、完全透光区域对应的所述第一光阻材料层(40)被完全刻蚀掉;
在所述第一金属层(20)及所述半导体有源层(30a)上沉积第二金属层(60),采用第二道光刻工艺对所述第一金属层(20)及第二金属层(60)进行图案化处理,得到第一电极(61)、第二电极(63)和第三电极(62)的步骤包括:
在所述第一金属层(20)及所述半导体有源层(30a)上沉积第二金属层(60);
在所述第二金属层(60)上沉积第二光阻材料层(70);
采用第二道光罩(90)对所述第二光阻材料层(70)进行曝光、显影,得到相互间隔的第二光阻块(70a)和第三光阻块(70b);
对所述第一金属层(20)和所述第二金属层(60)进行蚀刻,得到第一电极(61)、第二电极(63)和第三电极(62);
剥离所述第二光阻块(70a)和所述第三光阻块(70b);
所述第二道光罩(90)与所述第一光罩(50)采用相同的半色调掩膜。
2.根据权利要求1所述的制作方法,其特征在于,在步骤三之后,所述方法还包括:
在所述基板(10)、所述第一电极(61)和所述第三电极(62)上形成绝缘层(80)。
3.根据权利要求1所述的制作方法,其特征在于,所述第三电极(62)的厚度大于所述半导体有源层(30a)的厚度。
4.根据权利要求3所述的制作方法,其特征在于,所述第三电极(62)的厚度与所述半导体有源层(30a)的厚度相差500埃。
5.如权利要求1所述的制作方法,其特征在于,所述第一电极(61)为栅极,所述第二电极(63)和第三电极(62)为源漏极。
6.一种薄膜晶体管,采用如权利要求1-5任一项所述的制作方法制成;其特征在于,所述薄膜晶体管包括:
设置在基板(10)上的第一电极(61)、第二电极(63),设置在所述第二电极(63)上的半导体有源层(30a),设置在所述半导体有源层(30a)上的第三电极(62)以及覆盖所述第一电极(61)、所述第二电极(63)、所述半导体有源层(30a)、所述第三电极(62)的绝缘层(80);其中,所述第一电极(61)与所述第二电极(63)间隔设置,第一电极(61)由第一金属层(20)和第二金属层(60)构成,所述第二电极(63)由第一金属层(20)构成,所述第三电极(62)由第二金属层(60)构成,所述第二电极(63)与所述第三电极(62)在水平面的投影重叠。
7.根据权利要求6所述的薄膜晶体管,其特征在于,所述第三电极(62)的厚度大于所述半导体有源层(30a)的厚度。
CN201810805694.4A 2018-07-20 2018-07-20 薄膜晶体管及其制作方法 Active CN109119466B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810805694.4A CN109119466B (zh) 2018-07-20 2018-07-20 薄膜晶体管及其制作方法
PCT/CN2018/098004 WO2020015016A1 (zh) 2018-07-20 2018-08-01 薄膜晶体管及其制作方法
US16/080,596 US11056577B2 (en) 2018-07-20 2018-08-01 Thin-film transistor and manufacturing method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810805694.4A CN109119466B (zh) 2018-07-20 2018-07-20 薄膜晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN109119466A CN109119466A (zh) 2019-01-01
CN109119466B true CN109119466B (zh) 2021-05-11

Family

ID=64863249

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810805694.4A Active CN109119466B (zh) 2018-07-20 2018-07-20 薄膜晶体管及其制作方法

Country Status (3)

Country Link
US (1) US11056577B2 (zh)
CN (1) CN109119466B (zh)
WO (1) WO2020015016A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022148A (zh) * 2012-12-14 2013-04-03 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN105655403A (zh) * 2014-12-03 2016-06-08 业鑫科技顾问股份有限公司 一种垂直型薄膜晶体管及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629633B2 (en) * 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
CN101546077B (zh) * 2008-03-26 2010-12-08 北京京东方光电科技有限公司 薄膜晶体管液晶显示器像素结构及制作方法
CN102338955B (zh) * 2011-08-08 2013-11-06 深圳市华星光电技术有限公司 薄膜晶体管像素单元
KR102322015B1 (ko) * 2015-04-07 2021-11-05 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 어레이 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022148A (zh) * 2012-12-14 2013-04-03 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN105655403A (zh) * 2014-12-03 2016-06-08 业鑫科技顾问股份有限公司 一种垂直型薄膜晶体管及其制作方法

Also Published As

Publication number Publication date
US11056577B2 (en) 2021-07-06
CN109119466A (zh) 2019-01-01
WO2020015016A1 (zh) 2020-01-23
US20210098607A1 (en) 2021-04-01

Similar Documents

Publication Publication Date Title
JP5588740B2 (ja) Tft−lcdアレイ基板およびその製造方法
US11087985B2 (en) Manufacturing method of TFT array substrate
WO2018119927A1 (zh) 一种薄膜晶体管的制作方法
US10916568B2 (en) Manufacturing method of display substrate, array substrate and display device
CN106653774B (zh) 阵列基板及其制造方法、掩膜版、显示装置
US20150340455A1 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
US20150221669A1 (en) Thin FilmTransistor, Array Substrate, And Manufacturing Method Thereof
US10050151B2 (en) Dual-gate TFT array substrate and manufacturing method thereof, and display device
WO2017008497A1 (zh) 氧化物薄膜晶体管的制备方法
US9276014B2 (en) Array substrate and method of fabricating the same, and liquid crystal display device
WO2017024640A1 (zh) 阵列基板及其制造方法
CN107799466B (zh) Tft基板及其制作方法
WO2013026375A1 (zh) 薄膜晶体管阵列基板及其制造方法和电子器件
WO2018188160A1 (zh) Tft基板及其制作方法
WO2018205886A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
WO2018170973A1 (zh) 用于4m制程制备tft的光罩及4m制程tft阵列制备方法
KR20140025577A (ko) 박막 트랜지스터 어레이 기판 및 그의 제조 방법
TWI424507B (zh) 薄膜電晶體陣列基板的製造方法
WO2017147973A1 (zh) 阵列基板的制作方法及制得的阵列基板
JP3706043B2 (ja) 液晶用マトリクス基板の製造方法
TWI396916B (zh) 薄膜電晶體陣列基板之製作方法
CN109119466B (zh) 薄膜晶体管及其制作方法
WO2018040795A1 (zh) 一种阵列基板及其制备方法、显示面板及其制备方法
WO2019104849A1 (zh) 薄膜晶体管的制作方法及阵列基板的制作方法
JP3706033B2 (ja) 液晶用マトリクス基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant