JP2005038895A - トランジスタの製造方法、電気光学装置、電子機器 - Google Patents
トランジスタの製造方法、電気光学装置、電子機器 Download PDFInfo
- Publication number
- JP2005038895A JP2005038895A JP2003197219A JP2003197219A JP2005038895A JP 2005038895 A JP2005038895 A JP 2005038895A JP 2003197219 A JP2003197219 A JP 2003197219A JP 2003197219 A JP2003197219 A JP 2003197219A JP 2005038895 A JP2005038895 A JP 2005038895A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】トランジスタの電気的特性における均一性及び信頼性を高める。
【解決手段】ボトムゲート型のトランジスタにおいて、ゲート絶縁膜の一部を塗布法により形成する。この際、塗布膜が形成されるゲート電極のサイズを、塗布液の物性，塗布条件及び必要となる塗布膜の膜厚に応じて最適に設定する。
【選択図】 図２
【解決手段】ボトムゲート型のトランジスタにおいて、ゲート絶縁膜の一部を塗布法により形成する。この際、塗布膜が形成されるゲート電極のサイズを、塗布液の物性，塗布条件及び必要となる塗布膜の膜厚に応じて最適に設定する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタの製造技術に関する。
【０００２】
【従来の技術】
半導体装置の製造過程において、その膜表面を平坦化することは、この上に形成される配線等の断線や短絡を防止する上で極めて重要である。特にトランジスタでは、ゲート絶縁膜の膜厚均一性が電気的特性に大きく影響するため、このゲート絶縁膜をより平坦に形成する技術が求められている。例えばボトムゲート構造のトランジスタでは、ゲート電極上にゲート絶縁膜が形成されるため、ゲート電極自体で形成される段差形状が、ゲート絶縁膜の膜厚均一性に重要な影響を及ぼすことになり、トランジスタの電気的特性と信頼性を左右することになる。
従来、トランジスタのゲート絶縁膜は主にＣＶＤ法により形成されていた（特許文献１〜５参照）。
【０００３】
【特許文献１】
特開平６−２９３１８号公報
【特許文献２】
特開平６−３６９９号公報
【特許文献３】
特開平６−９７４４４号公報
【特許文献４】
特開平１０−２６８３４７号公報
【特許文献５】
特開平８−２３１０３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のボトムゲート構造のトランジスタではゲート耐圧が十分にとれず、又、リーク電流が多くなる等の課題があった。これは、主に基板表面の凹凸に対するＣＶＤ膜の被覆性に起因する。例えばボトムゲート型のトランジスタでは、ゲート絶縁膜はパターニングされたゲート電極の上に形成されるため、基板上には少なくともこのゲート電極自体の膜厚に起因した段差が形成される。また、ゲート電極のパターニング工程では、その下地絶縁膜である酸化シリコンや窒化シリコンも一部エッチングされることがあるため、基板上には更にこのエッチング量に応じた段差が形成される。そして、これらは重畳してより大きな段差となる。このような段差部分にＣＶＤ法でゲート絶縁膜を形成すると、ゲート電極の上端部や側端部にゲート絶縁膜の薄い部分ができ、ゲート耐圧の低下やリーク電流の増加等の問題を惹起する。
また、ボトムゲート構造のトランジスタでは、上記ゲート絶縁膜上に半導体層が形成されることになるが、ゲート電極の形状がゲート絶縁膜を介して半導体層に影響するため、半導体層の膜厚もゲート電極の形状に左右されることになる。半導体層の膜厚は、トランジスタのオン電流、オフ電流（リーク電流）、閾値電圧など基本的な電気的特性に大きな影響を与える。従って、半導体層が形成される基板面の平坦性を確保することが、トランジスタの電気的特性の均一性を達成する上で重要な課題となる。
【０００５】
また、ゲート電極上にはゲート絶縁膜などを介してソース電極，ドレイン電極や各種配線が通るが、ゲート電極端部には上述のような大きな段差が形成されるため、これらの配線類に段線等が生じやすく、歩留まり低下の要因となる。さらに、ゲート絶縁膜上に形成される半導体膜のソース領域やドレイン領域、或いは、これらの領域とチャネル領域との境界領域が上述の段差位置と重なるため、トランジスタの特性に不均一性が生じる場合もある。
また、ゲート電極は、電気光学装置の保持容量の下電極として形成されることもあるが、該下電極端部の形状により、保持容量の絶縁膜が薄くなったり膜質が低下することにより、保持容量のリークや耐圧低下などの問題が発生する。
【０００６】
このような事態を避けるために、これまで、ゲート電極をテーパ形状としたり（特許文献４）、ゲート電極を階段状にする（特許文献５）等の対応策が採られてきたが、これらの方法では、ゲート電極のエッチング条件を複数条件で制御しなければならないため、ゲート電極の寸法制御が困難となる。このゲート電極の寸法制御の問題は、トランジスタの微細化が進むとより深刻な問題となる。
本発明は、上記の課題を解決するためになされたものであって、電気的特性に優れ、信頼性の高いトランジスタを製造できるようにしたトランジスタの製造方法、及びこのトランジスタを備えた電気光学装置，電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明のトランジスタの製造方法は、基板上にゲート電極形成用導電膜を形成する工程と、この導電膜をパターニングしてゲート電極を形成する工程と、このゲート電極の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体膜を形成する工程とを備え、上記ゲート絶縁膜の形成工程は、ゲート絶縁膜の少なくとも一部を構成する第１の絶縁膜を塗布法により形成する工程を含むことを特徴とする。
【０００８】
本方法では第１の絶縁膜を塗布膜としたため、ゲート電極自身の膜厚による段差や、パターニング工程において削られた下地絶縁膜による段差等をこの第１の絶縁膜により平坦化することができる。これにより、ゲート電極の段差部においてゲート絶縁膜が異常となることを避けることができ、ゲート電極上においてゲート絶縁膜の膜厚の均一性が高まり、高耐圧でリーク電流の少ないトランジスタが得られる。また、ゲート絶縁膜によって基板表面が平坦化されることで、この上に形成される半導体膜の膜厚を均一化でき、配線等の断線も防止できるため、トランジスタの電気的安定性及び信頼性も高まる。
【０００９】
なお、第１の絶縁膜の形成工程では、スピンコート法，ディップコート法，ロールコート法，カーテンコート法，スプレー法，液滴吐出法（インクジェット法）等、種々の塗布方法を用いることができるが、特にスピンコート法では、遠心力により液膜が基板面内に広がるため、より平坦な膜が形成され易い。
また、塗布液としては、第１の絶縁膜の原料やその前駆体、或いは、熱処理により第１の絶縁膜に転化可能な種々の液体材料を用いることができる。具体的には、ポリシラザンをキシレン等の溶剤に溶かしたものを塗布液として用い、これを熱処理により酸化シリコンに転化させることで、高品質なゲート絶縁膜を形成することができる。或いは、シロキサン結合を基本構造とするポリマーをアルコール等の溶剤に溶かした溶液を塗布し、これを熱処理してもよい。後者の絶縁膜はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜として知られ、平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。
このような塗布材料の中でも特にポリシラザンでは、他のものに比べてクラック耐性が高く、残留不純物の少ない絶縁膜を形成できる。なお、ポリシラザンの熱処理はＷＥＴ Ｏ２雰囲気（水蒸気を含んだ酸素雰囲気）下で行なうことが望ましい。これにより、分極の原因となる絶縁膜中の窒素成分を少なくすることができ、トランジスタの電気的特性が安定する。
【００１０】
ところで、第１の絶縁膜の形成工程では、基板の凹凸によって、塗布液の流動抵抗にばらつきが生じることがある。例えば、ゲート電極の形成された領域は他の領域に比べて塗布液の流動抵抗が相対的に大きくなり、この部分の膜面に盛り上がりが生じる場合がある。この盛り上がりの大きさは、塗布膜の膜厚（即ち、第１の絶縁膜の膜厚），塗布液の物性（粘度等），塗布条件だけでなく、この塗布膜が形成されるゲート電極の大きさによっても変わる。つまり、ゲート絶縁膜の膜厚均一性は、第１の絶縁膜の形成工程だけでなく、前工程である導電膜のパターニング工程とも密接に関連しており、均一な膜を得るためには、導電膜のパターニング工程において予め、後工程で用いる塗布液の物性，塗布条件，及び必要とされる第１の絶縁膜の膜厚に応じて、そのパターンサイズを最適に設定しておくことが望ましい。
【００１１】
具体的な手順としては、まず、トランジスタの要求性能に応じてゲート電極の全体サイズ（即ち、チャネル領域のサイズ）やゲート絶縁膜の膜厚を決める。次に、このゲート絶縁膜の膜厚に応じて、必要となる第１の絶縁膜の膜厚を決め、この膜厚が得られるように塗布液の物性（粘度等）及び塗布条件を決める。これらの条件が決まれば、例えば実験データ等から、塗布膜の膜面に盛り上がりが生じない、或いは、盛り上がりができてもそれが許容されるようなゲート電極の最大サイズが決まるため、このサイズ範囲内で導電膜のパターンサイズを設定すればよい。例えば、ゲート電極の全体サイズが上記最大サイズよりも大きくなる場合には、ゲート電極を複数に分割して形成すればよい。このようにトランジスタをマルチゲート構造として個々のゲート電極のサイズを小さくする（即ち、上記最大サイズ以下とする）ことで、この上に形成されるゲート絶縁膜をより平坦化することができる。
【００１２】
また、ゲート絶縁膜の形成工程では、上記半導体膜との界面又はゲート電極との界面に、ゲート絶縁膜の一部を構成する第２の絶縁膜をＣＶＤ法又はスパッタ法により形成する工程を設けることが望ましい。トランジスタでは、ゲート絶縁膜の膜質や膜厚の均一性の他に、ゲート絶縁膜の界面特性がトランジスタの電気的特性に大きく影響する。このため、塗布法よりも密着性の高い膜を形成できるＣＶＤ法やスパッタ法により、半導体膜との界面又はゲート電極との界面の絶縁膜を形成することで、トランジスタの高性能化を図ることができる。なお、この第２の絶縁膜は、半導体膜との界面及びゲート電極との界面のいずれか一方のみに形成してもよいが、双方に形成することも可能である。
【００１３】
また、上記ゲート絶縁膜の形成工程では、上記第１の絶縁膜の形成工程前に、上記ゲート電極の表面を陽極酸化することで、ゲート絶縁膜の一部を構成する第３の絶縁膜を形成する工程を設けてもよい。これによっても、ゲート電極との間で良好な界面特性が得られる。
また、本発明の電気光学装置は、上述の方法により製造されたトランジスタを備えたことを特徴とする。また、本発明の電子機器はこの電気光学装置を備えたことを特徴とする。これにより、高性能な電気光学装置及び電子機器を提供することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の電気光学装置の一例としての液晶装置について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
【００１５】
（第１実施形態）
図１に示すように、本実施形態の液晶装置１は、アクティブマトリクス基板１０と、対向基板２０と、基板１０，２０の間に保持される光変調層としての液晶層４０とを備えている。
【００１６】
図１（ａ）はアクティブマトリクス基板１０の要部平面構造を示す図である。
基板１０には、ガラスやプラスチック等からなる基板本体１０Ａの上に、それぞれＸ方向，Ｙ方向に複数の走査線３３，信号線３４が設けられており、これらの配線３３，３４によって区画されたそれぞれの画素には画素電極１４が配置されている。また、各画素には、画素電極１４の通電制御を行なうためのマルチゲート型のＴＦＴ（薄膜トランジスタ）３０が設けられている。すなわち、走査線３３には、信号線３４との交差部近傍に、前段の走査線側に向けて分岐した複数（本実施形態では２つ）のゲート電極３３１，３３２が設けられ、各ゲート電極３３１，３３２と平面的に重なる位置にそれぞれ島状の半導体膜３１１，３１２が設けられている。但し、島状の半導体膜３１１、３１２は１つの大きな島状半導体膜として形成してもよい。これらの半導体膜のゲート電極と対向する領域はチャネル部として機能し、このチャネル部を挟んで左右に対向する位置がそれぞれソース部，ドレイン部となる。また、信号線３４には、後段側の信号線側に向けて分岐したソース電極３４１が設けられ、これが半導体膜３１１のソース部に導電接続されている。また、半導体膜３１１のドレイン部と半導体膜３１２のソース部とは中間導電膜３４２によって導電接続され、更に、半導体膜３１２のドレイン部はドレイン電極３４３によって画素電極１４に導電接続されている。
【００１７】
図１（ｂ）は図１（ａ）のＡ−Ａ′断面の構造を示す図である。
本実施形態のＴＦＴ３０はボトムゲート構造を有し、本体となる基板１０Ａの下層側から順に、ゲート電極３３１，３３２，ゲート絶縁膜３２，半導体膜３１１，３１２，３５，導電膜３４１，３４２，３４３が積層されている。すなわち、下地絶縁膜１１の上に設けられたゲート電極３３１，３３２の上に、基板全面を覆うようにゲート絶縁膜３２が設けられ、このゲート絶縁膜３２の上に、これらのゲート電極３３１，３３２を跨ぐようにそれぞれ島状の半導体膜３１１，３１２が設けられている。
【００１８】
そして、半導体膜３１１の右端側及び半導体膜３１２の左端側には、これらを導電接続すべく、半導体膜３５を介して中間導電膜３４２が設けられている。また、半導体膜３１１の左端側には半導体膜３５を介してソース電極３４１が設けられ、半導体膜３１２の右端側には半導体膜３５を介してドレイン電極３４３が設けられている。そして、このドレイン電極３４３は半導体膜３１１，３１２と同層に設けられた画素電極１４に導電接続されている。なお、半導体膜３５は半導体膜３１１，３１２と導電膜３４１，３４２，３４３との間で良好なオーミック接触をとるためのものであり、例えばリン（Ｐ）等のＶ族元素を高濃度にドープしたｎ型半導体膜として構成される。
そして、上述のように構成された基板には、更に画素電極１４，ＴＦＴ３０を覆うように、ポリイミド等からなる配向膜１５が設けられている。
【００１９】
一方、対向基板２０には、ガラスやプラスチック等の透光性基板からなる基板本体２０Ａの上に、ＩＴＯ等からなる透光性の共通電極２４が設けられ、更にこの電極２４上にポリイミド等からなる配向膜２５が設けられている。
【００２０】
ところで、上述のゲート絶縁膜３２は、ゲート電極の表面を覆う絶縁膜（第２の絶縁膜）３２ｂと、この上に積層された絶縁膜（第１の絶縁膜）３２ａとの２層構造からなる。
絶縁膜３２ａは、この絶縁膜の原料やその前駆体、或いは、熱処理により絶縁膜に転化可能な材料を溶剤に溶かしたものを塗布液として用い、これを基板上に塗布することで形成されている。一方、絶縁膜３２ｂはＣＶＤ法又はスパッタ法により絶縁膜３２ａの上に形成されている。
【００２１】
絶縁膜３２ａを形成するための塗布液としては、例えばポリシラザン（Ｓｉ−Ｎ結合を有する高分子の総称である）を用いることができる。ポリシラザンは、キシレンなどの溶媒に混合して基板上に塗布され、水蒸気または酸素を含む雰囲気で熱処理することで、酸化シリコンに転化する。ポリシラザンのひとつは、［ＳｉＨ２ＮＨ］ｎ（ｎは正の整数）であり、ポリペルヒドロシラザンと言われる。この製品は、クラリアントジャパン社より市販されている。なお、［ＳｉＨ２ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。
【００２２】
また、塗布法により形成される絶縁膜としては、これ以外にも、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いることができる。このＳＯＧ膜は、シロキサン結合を基本構造とするポリマーをアルコール等の溶剤に溶かした溶液を塗布し、この後、これを熱処理することで形成される。このＳＯＧ膜には、上記シロキサンの構造により、アルキル基を有するポリマーから形成した有機ＳＯＧ膜とアルキル基を持たないポリマーから形成した無機ＳＯＧ膜とがある。ＳＯＧ膜は平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。有機ＳＯＧ膜は酸素プラズマ処理に対してエッチングされ易く、無機ＳＯＧ膜は数百ｎｍの膜厚でもクラックが発生し易すいなどの問題がある。このため、単層で層間絶縁膜などに使用されることは殆どなく、ＣＶＤ絶縁膜の上層の平坦化層として利用される。この点、ポリシラザンはクラック耐性が高く、また耐酸素プラズマ性があり、単層でもある程度厚い絶縁膜として使用可能である。また、ポリシラザンは、他の材料に比べて残留不純物の少ない良質な絶縁膜を形成することができる。したがって、本例では、ポリシラザンをキシレンに混合したものを塗布液として用いる。
【００２３】
また、塗布方法としては、スピンコート法、ディップコート法、ロールコート法、カーテンコート法、スプレー法、あるいは液滴吐出法（インクジェット法）等、種々の方法を用いることができる。特にスピンコート法では、遠心力によって塗布液が基板面内に引き伸ばされて形成されるため、より均一な膜が形成されやすい。このため、本例では、塗布法としてスピンコート法を用いる。
このようにゲート絶縁膜３２の一部を塗布法により形成した場合、塗布液の流動性により、絶縁膜３２ａは基板表面の凹凸をならす形で平坦に形成され、半導体膜３１の形成領域におけるゲート絶縁膜３２の膜厚均一性は、ＣＶＤ法で形成した従来のものに比べて高くなる。
【００２４】
しかし、塗布法では、基板表面の凹凸によって塗布液の流動抵抗が変わるため、膜厚に若干の不均一性が生じる場合がある。つまり、絶縁膜３２ａは半導体膜３１のパターニングによって生じた段差をならすように形成されるため、図８（ａ）に示すように、段差となるゲート電極３１の形成領域Ｅ１では塗布膜Ｍの膜厚Ｌ２は、の非形成領域Ｅ２における塗布膜Ｍの膜厚Ｌ１よりも薄くなり、その分、塗布液の流動抵抗が相対的に大きくなる。このため、両領域Ｅ１，Ｅ２の流動抵抗差が大きい場合や、段差面が広い場合には、図８（ｂ）に示すように、半導体膜３１の形成領域Ｅ１において絶縁膜３２ａの膜面に大きな盛り上がりｇが生じ、トランジスタの動作に支障が生じる。よって、このような絶縁膜３２ａの膜厚不均一性を一定範囲内に留める必要があるが、この膜面の盛り上がりの大きさは、各領域Ｅ１，Ｅ２に形成される塗布膜Ｍの膜厚差（Ｌ１−Ｌ２）や塗布液の物性（粘度等）や塗布条件だけでなく、半導体膜３１のサイズＷによっても変わるため、半導体膜３１のパターニング工程では、後工程である絶縁膜３２ａの形成工程で用いる塗布液の物性，塗布条件，及び必要とされる絶縁膜３２ａの膜厚に応じて、そのパターンサイズを最適に設定する必要がある。
【００２５】
具体的な製造手順としては、図２に示すように、まず、ゲート電極となる導電膜を基板全面に形成し（ステップＳ１；ゲート電極形成用導電膜の形成工程）、次に、この導電膜をパターニングして、それぞれの画素にゲート電極を形成する（導電膜のパターニング工程）。
【００２６】
この際、まず、トランジスタの要求性能に基づいて１画素内に配置されるゲート電極の全体サイズやゲート絶縁膜の膜厚を決定する（ステップＳ２）。次に、このゲート絶縁膜膜厚に応じて、必要となる絶縁膜３２ａの膜厚を決め、この膜厚がゲート電極上で得られるように塗布液の物性及び塗布条件を決定する（ステップＳ３）。このような条件が決まれば、例えば実験データ等から、塗布膜の膜面に盛り上がりが生じない、或いは、盛り上がりができてもそれが許容されるようなゲート電極の最大サイズが決まる。そして、例えば上述のゲート電極の全体サイズが最大サイズ以下の大きさであれば、この全体サイズをそのままゲート電極のパターンサイズとし、全体サイズが上記最大サイズよりも大きくなる場合には、１画素内にゲート電極を複数に分割して形成し、個々のゲート電極のパターンサイズを小さくする。このようにして１画素内に配置するゲート電極の数及びパターンサイズを決定した後（ステップＳ５）、ステップＳ１で形成されたゲート電極形成用導電膜を実際にパターニングしてゲート電極を形成する（ステップＳ６；ゲート電極形成用導電膜のパターニング工程）。
【００２７】
この後、ゲート電極の上に塗布法により絶縁膜３２ａを形成し（ステップＳ７；第１の絶縁膜の形成工程）、続いて、この絶縁膜３２ａの上に蒸着法により絶縁膜３２ｂを形成する（ステップＳ８；第２の絶縁膜の形成工程）。そして、このようにして形成されたゲート絶縁膜３２の上に半導体膜をパターン形成する（ステップＳ９；半導体膜の形成工程）ことで、トランジスタが製造される。
【００２８】
以下、これらの工程を図３〜図５を参照しながら詳細に説明する。
まず、図３に示すように、ガラス等からなる基板本体１０Ａの上に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料としてプラズマＣＶＤ法により、シリコン酸化膜からなる下地絶縁膜１１を形成する。なお、下地絶縁膜として、シリコン酸化膜の他に、シリコン窒化膜やシリコン酸化窒化膜を設けてもよい。この下地絶縁膜１１は、基板１０Ａの表面状態を整えるとともに、基板１０Ａ内の不純物による半導体膜３１の汚染を防止することを目的としているが、これを省略することもできる。
【００２９】
次に、ＣＶＤ法やスパッタ法により、下地絶縁膜１１の上に、ドープドシリコン、シリサイド膜や、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ），銅（Ｃｕ），クロム（Ｃｒ）などの金属或いはこれらの金属を含む合金からなるゲート電極形成用の導電膜３３０を形成する（ゲート電極形成用導電膜の形成工程）。なお、この導電膜３０は単層の導電膜で形成してもよく、積層構造としてもよい。
【００３０】
次に、図４に示すように、この導電膜３３０を所望のサイズにパターニングする（ゲート絶縁膜形成用導電膜のパターニング工程）。この際、次工程である絶縁膜３２ａの形成工程において平坦性のよい膜を形成するために、前述の手順に従って、導電膜３３０のパターンサイズを一定範囲内に制限する。例えば本例では、絶縁膜３２ａにおいて所望の膜厚を得るために、塗布液の粘度，表面張力、及び、スピンコートの回転数，回転時間を決定し、この条件に基づいて、許容されるゲート電極の最大サイズを決定する。具体的には、ゲート電極の一辺のサイズＷ１を１０μｍ以下、Ｗ２を５０μｍ以下とし、これに応じて、１画素内に２つのゲート電極３３１，３３２をパターン形成している。このように１画素内にゲート電極を複数形成することで、個々のゲート電極のサイズを小さくしながら、全体としてトランジスタの要求性能を満たすことができる。
【００３１】
次に、図５に基づいて、これ以降の工程について説明する。なお、図５は、図４の一方のゲート電極３３１のみを取り出して異なる縮尺で示す図であり、各工程における基板１０の一部分を、図１（ｂ）に示した液晶表示装置の断面図に対応させて示している。
【００３２】
導電膜３３０のパターニングが終了すると、図５（ａ）に示すように、このゲート電極３３１を覆うように基板上にシリコン酸化膜（第１の絶縁膜）３２ｂを形成する（第１の絶縁膜の形成工程）。この絶縁膜３２ａは、ポリシラザンをキシレンに混合した塗布液を基板上にスピンコートした後、熱処理することにより形成される。この際、塗布液の物性（粘度や表面張力）やスピンコートの条件については、前述のパターニング工程で予め決定されたものを用いる。例えば、キシレン中にポリシラザンを１５％混合した塗布液を回転数１５００ｒｐｍでスピンコートし、処理温度を１００℃として５分間、プリベークを行なう。この後更に、処理温度を３５０℃としてＷＥＴ Ｏ２雰囲気下で２６０分間、熱処理を行なう。これにより、ゲート電極上に膜厚１５０ｎｍのＳｉＯ２膜が形成される。このように熱処理をＷＥＴ Ｏ２雰囲気下で行なうことで、分極の原因となる絶縁膜中の窒素成分を少なくすることができる。尚、ここではゲート電極として膜厚２００ｎｍのＣｒを用いており、ゲート電極のパターニングは下地絶縁膜１１に対してエッチング性を有しない方法で行っているので、ゲート電極の段差はゲート電極材料自身の膜厚（例えば２００ｎｍ）となる。
【００３３】
次に、図５（ｂ）に示すように、絶縁膜３２ａの上に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料としてプラズマＣＶＤ法により、シリコン酸化膜からなる絶縁膜３２ｂを形成する（第２の絶縁膜の形成工程）。
【００３４】
次に、図５（ｃ）に示すように、プラズマＣＶＤ法により、ゲート絶縁膜３２の上に真性ａ−Ｓｉ膜３１１及びｎ＋ ａ−Ｓｉ膜３５を連続形成し、パターニングにより、チャネル部，ソース部，ドレイン部を形成する（半導体膜の形成工程）。尚、第２の絶縁膜３２ｂとａ−Ｓｉ膜３１１を連続的に形成することにより、より優れたゲート絶縁膜と半導体の界面特性を得ることができる。
次に、図５（ｄ）に示すように、半導体膜３１１，３５及びゲート絶縁膜３２を覆うように、Ａｌ，Ｔａ，Ｍｏ、Ｔｉ，Ｗ、Ｃｕ，Ｃｒ等の金属或いはこれらの金属を含む合金からなる導電膜を形成し、パターニングにより、ソース電極３４１及び中間導電膜３４２を形成する。
以上の工程により、トランジスタ３０が製造される。
【００３５】
このように本実施形態では、絶縁膜３２ａを塗布膜としたため、ゲート電極のパターニングで生じた基板上の凹凸を、この絶縁膜３２ａによって平坦化することができる。これにより、半導体膜を均一な膜厚で形成できるため、トランジスタの電気的特性における均一性も向上する。また、ゲート電極の端部や側部でゲート絶縁膜３２が薄くなることがないので、高耐圧でリーク電流の少ないトランジスタが得られる。特に本実施形態では、塗布膜の平坦性に対する半導体膜３１のサイズの影響を考慮して、予め半導体膜のパターニング工程でパターンサイズを一定範囲内に制限しているため、絶縁膜３２ａの膜厚をより均一にすることができる。
また、本実施形態ではゲート絶縁膜３２を、塗布膜としての絶縁膜３２ａと、蒸着膜としての絶縁膜３２ｂとの積層膜としているため、半導体膜３１１，３１２との間で良好な界面特性が得られる。
【００３６】
（第２実施形態）
次に、図６を参照しながら、本発明の第２実施形態に係るトランジスタの製造方法について説明する。なお、上記第１実施形態と同様の部材については同じ符号を付し、その説明を省略する。
【００３７】
本実施形態は、ゲート絶縁膜を、ゲート電極の陽極酸化膜と塗布膜としての酸化絶縁膜との２層構造としたものであり、上記第１実施形態とは図３，図４の工程まで共通である。このため、これ以降の工程について説明する。なお、図６は、図４の一方のゲート電極３３１のみを取り出して異なる縮尺で示している。
導電膜３３０のパターニングが終了すると、図６（ａ）に示すように、ゲート電極３３１の表面に陽極酸化膜（第３の絶縁膜）３２ｃを形成する（第３の絶縁膜の形成工程）。この陽極酸化は、ゲート電極３３１が形成された基板をクエン酸溶液に浸漬した状態で、ゲート電極３３１の端子に電圧を印加して電流を流すことで行なわれる。
【００３８】
次に、図６（ｂ）に示すように、絶縁膜３２ｃを覆うように、基板全面にシリコン酸化膜（第１の絶縁膜）３２ａを形成する（第１の絶縁膜の形成工程）。この絶縁膜３２ａは、ポリシラザンをキシレンに混合した塗布液を基板上にスピンコートした後、熱処理することにより形成される。この際、塗布液の物性（粘度や表面張力）やスピンコートの条件については、前工程であるゲート電極形成用導電膜のパターニング工程で予め決定されたものを用いる。例えば、キシレン中にポリシラザンを２０％混合した塗布液を回転数１０００ｒｐｍでスピンコートし、処理温度を１００℃として５分間、プリベークを行なう。この後更に、処理温度を３５０℃としてＷＥＴ Ｏ２雰囲気下で３６０分間、熱処理を行なう。これにより、ゲート電極上で膜厚１５０ｎｍのＳｉＯ３膜が形成される。尚、ここではゲート電極として例えば膜厚４００ｎｍのＴａを用いており、前記陽極酸化膜を含めたゲート電極の段差は例えば４５０ｎｍとなった。
以上により、ゲート絶縁膜３２が陽極酸化膜３２ｃと塗布膜としての絶縁膜３２ａとの積層膜として形成される。
【００３９】
次に、図６（ｃ）に示すように、プラズマＣＶＤ法により、ゲート絶縁膜３２の上に真性ａ−Ｓｉ膜３１１及びｎ＋ ａ−Ｓｉ膜３５を連続形成し、パターニングにより、チャネル部，ソース部，ドレイン部を形成する（半導体膜の形成工程）。
次に、図６（ｄ）に示すように、半導体膜３１１，３５及びゲート絶縁膜３２を覆うように、Ａｌ，Ｔａ，Ｍｏ、Ｔｉ，Ｗ、Ｃｕ，Ｃｒ等の金属或いはこれらの金属を含む合金からなる導電膜を形成し、パターニングにより、ソース電極３４１及び中間導電膜３４２を形成する。
以上の工程により、トランジスタ３０が製造される。
【００４０】
したがって、本実施形態でも半導体層が形成される基板面が平坦化されるため、半導体層の膜厚均一性が高く、従って、電気的特性の均一性がよいトランジスタを形成することができる。また、ゲート電極の端部や側部でゲート絶縁膜が薄くなることがないので、ゲート耐圧低下ややゲートリークの問題がなく、信頼性の高いトランジスタを形成できる。また、本実施形態では、ゲート絶縁膜３２を陽極酸化膜である絶縁膜３２ｃと塗布膜としての絶縁膜３２ａとの積層膜としているため、ゲート電極との間で良好な界面特性が得られ、従って、高性能なトランジスタを得ることができる。
【００４１】
［電子機器］
次に、本発明の液晶装置を備えた電子機器の具体例について説明する。
図７は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図８において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上述の液晶装置を用いた表示部を示している。
図７に示す電子機器は、上記実施形態の液晶装置を用いた表示部を備えているので、確実なスイッチングにより高品質な表示が可能となる。
【００４２】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記実施形態では、ゲート絶縁膜３２を塗布膜である絶縁膜３２ａと蒸着膜である絶縁膜３２ｂとの積層膜、或いは、陽極酸化膜である絶縁膜３２ｃと塗布膜である絶縁膜３２ａとの２層構造としたが、これを３層以上の多層膜とすることもできる。例えば、塗布膜としての絶縁膜３２ａの前後に陽極酸化膜及び蒸着膜を設けることで、半導体膜とゲート電極との双方に対して良好な界面特性が得られる。勿論、第１の絶縁膜３２ａのみで良好な界面特性が得られる場合には、ゲート絶縁膜３２を絶縁膜３２ａのみの単層構造とすることも可能である。
【００４３】
また、図３では、ゲート電極を１画素内で２つに分割して形成し、トランジスタをダブルゲート構造とした例を示したが、この代わりに、ゲート電極を３つ或いはそれ以上に分割し、トランジスタをトリプルゲート以上のマルチゲート構造としてもよい。勿論、図２のステップＳ２で決定されたゲート電極の全体サイズが十分小さい場合には、ゲート電極を分割せずにトランジスタをシングルゲート構造とすることも可能である。
また、上記実施形態では電気光学装置として液晶装置を例に挙げて説明したが、これ以外にも、例えば有機ＥＬ表示装置や電気泳動表示装置等の種々のデバイスに対して本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶装置の要部構造を示す図。
【図２】トランジスタの製造手順を説明するためのフロー。
【図３】本発明のトランジスタの製造方法を説明するための工程図。
【図４】図３に続く工程図。
【図５】図４に続く工程図。
【図６】本発明の第２実施形態に係るトランジスタの製造方法を説明するための工程図。
【図７】本発明の電子機器の一例を示す図。
【図８】ゲート絶縁膜の膜厚均一性に対する半導体膜のサイズの影響を説明するための図。
【符号の説明】
１・・・液晶装置（電気光学装置）、１０Ａ…基板、３０・・・薄膜トランジスタ、３２・・・ゲート絶縁膜、３２ａ・・・第１の絶縁膜、３２ｂ・・・第２の絶縁膜、３２ｃ・・・第３の絶縁膜、３１１，３１２…半導体膜、３３１，３３２・・・ゲート電極、１２００・・・電子機器
【発明の属する技術分野】
本発明は、トランジスタの製造技術に関する。
【０００２】
【従来の技術】
半導体装置の製造過程において、その膜表面を平坦化することは、この上に形成される配線等の断線や短絡を防止する上で極めて重要である。特にトランジスタでは、ゲート絶縁膜の膜厚均一性が電気的特性に大きく影響するため、このゲート絶縁膜をより平坦に形成する技術が求められている。例えばボトムゲート構造のトランジスタでは、ゲート電極上にゲート絶縁膜が形成されるため、ゲート電極自体で形成される段差形状が、ゲート絶縁膜の膜厚均一性に重要な影響を及ぼすことになり、トランジスタの電気的特性と信頼性を左右することになる。
従来、トランジスタのゲート絶縁膜は主にＣＶＤ法により形成されていた（特許文献１〜５参照）。
【０００３】
【特許文献１】
特開平６−２９３１８号公報
【特許文献２】
特開平６−３６９９号公報
【特許文献３】
特開平６−９７４４４号公報
【特許文献４】
特開平１０−２６８３４７号公報
【特許文献５】
特開平８−２３１０３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のボトムゲート構造のトランジスタではゲート耐圧が十分にとれず、又、リーク電流が多くなる等の課題があった。これは、主に基板表面の凹凸に対するＣＶＤ膜の被覆性に起因する。例えばボトムゲート型のトランジスタでは、ゲート絶縁膜はパターニングされたゲート電極の上に形成されるため、基板上には少なくともこのゲート電極自体の膜厚に起因した段差が形成される。また、ゲート電極のパターニング工程では、その下地絶縁膜である酸化シリコンや窒化シリコンも一部エッチングされることがあるため、基板上には更にこのエッチング量に応じた段差が形成される。そして、これらは重畳してより大きな段差となる。このような段差部分にＣＶＤ法でゲート絶縁膜を形成すると、ゲート電極の上端部や側端部にゲート絶縁膜の薄い部分ができ、ゲート耐圧の低下やリーク電流の増加等の問題を惹起する。
また、ボトムゲート構造のトランジスタでは、上記ゲート絶縁膜上に半導体層が形成されることになるが、ゲート電極の形状がゲート絶縁膜を介して半導体層に影響するため、半導体層の膜厚もゲート電極の形状に左右されることになる。半導体層の膜厚は、トランジスタのオン電流、オフ電流（リーク電流）、閾値電圧など基本的な電気的特性に大きな影響を与える。従って、半導体層が形成される基板面の平坦性を確保することが、トランジスタの電気的特性の均一性を達成する上で重要な課題となる。
【０００５】
また、ゲート電極上にはゲート絶縁膜などを介してソース電極，ドレイン電極や各種配線が通るが、ゲート電極端部には上述のような大きな段差が形成されるため、これらの配線類に段線等が生じやすく、歩留まり低下の要因となる。さらに、ゲート絶縁膜上に形成される半導体膜のソース領域やドレイン領域、或いは、これらの領域とチャネル領域との境界領域が上述の段差位置と重なるため、トランジスタの特性に不均一性が生じる場合もある。
また、ゲート電極は、電気光学装置の保持容量の下電極として形成されることもあるが、該下電極端部の形状により、保持容量の絶縁膜が薄くなったり膜質が低下することにより、保持容量のリークや耐圧低下などの問題が発生する。
【０００６】
このような事態を避けるために、これまで、ゲート電極をテーパ形状としたり（特許文献４）、ゲート電極を階段状にする（特許文献５）等の対応策が採られてきたが、これらの方法では、ゲート電極のエッチング条件を複数条件で制御しなければならないため、ゲート電極の寸法制御が困難となる。このゲート電極の寸法制御の問題は、トランジスタの微細化が進むとより深刻な問題となる。
本発明は、上記の課題を解決するためになされたものであって、電気的特性に優れ、信頼性の高いトランジスタを製造できるようにしたトランジスタの製造方法、及びこのトランジスタを備えた電気光学装置，電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明のトランジスタの製造方法は、基板上にゲート電極形成用導電膜を形成する工程と、この導電膜をパターニングしてゲート電極を形成する工程と、このゲート電極の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体膜を形成する工程とを備え、上記ゲート絶縁膜の形成工程は、ゲート絶縁膜の少なくとも一部を構成する第１の絶縁膜を塗布法により形成する工程を含むことを特徴とする。
【０００８】
本方法では第１の絶縁膜を塗布膜としたため、ゲート電極自身の膜厚による段差や、パターニング工程において削られた下地絶縁膜による段差等をこの第１の絶縁膜により平坦化することができる。これにより、ゲート電極の段差部においてゲート絶縁膜が異常となることを避けることができ、ゲート電極上においてゲート絶縁膜の膜厚の均一性が高まり、高耐圧でリーク電流の少ないトランジスタが得られる。また、ゲート絶縁膜によって基板表面が平坦化されることで、この上に形成される半導体膜の膜厚を均一化でき、配線等の断線も防止できるため、トランジスタの電気的安定性及び信頼性も高まる。
【０００９】
なお、第１の絶縁膜の形成工程では、スピンコート法，ディップコート法，ロールコート法，カーテンコート法，スプレー法，液滴吐出法（インクジェット法）等、種々の塗布方法を用いることができるが、特にスピンコート法では、遠心力により液膜が基板面内に広がるため、より平坦な膜が形成され易い。
また、塗布液としては、第１の絶縁膜の原料やその前駆体、或いは、熱処理により第１の絶縁膜に転化可能な種々の液体材料を用いることができる。具体的には、ポリシラザンをキシレン等の溶剤に溶かしたものを塗布液として用い、これを熱処理により酸化シリコンに転化させることで、高品質なゲート絶縁膜を形成することができる。或いは、シロキサン結合を基本構造とするポリマーをアルコール等の溶剤に溶かした溶液を塗布し、これを熱処理してもよい。後者の絶縁膜はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜として知られ、平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。
このような塗布材料の中でも特にポリシラザンでは、他のものに比べてクラック耐性が高く、残留不純物の少ない絶縁膜を形成できる。なお、ポリシラザンの熱処理はＷＥＴ Ｏ２雰囲気（水蒸気を含んだ酸素雰囲気）下で行なうことが望ましい。これにより、分極の原因となる絶縁膜中の窒素成分を少なくすることができ、トランジスタの電気的特性が安定する。
【００１０】
ところで、第１の絶縁膜の形成工程では、基板の凹凸によって、塗布液の流動抵抗にばらつきが生じることがある。例えば、ゲート電極の形成された領域は他の領域に比べて塗布液の流動抵抗が相対的に大きくなり、この部分の膜面に盛り上がりが生じる場合がある。この盛り上がりの大きさは、塗布膜の膜厚（即ち、第１の絶縁膜の膜厚），塗布液の物性（粘度等），塗布条件だけでなく、この塗布膜が形成されるゲート電極の大きさによっても変わる。つまり、ゲート絶縁膜の膜厚均一性は、第１の絶縁膜の形成工程だけでなく、前工程である導電膜のパターニング工程とも密接に関連しており、均一な膜を得るためには、導電膜のパターニング工程において予め、後工程で用いる塗布液の物性，塗布条件，及び必要とされる第１の絶縁膜の膜厚に応じて、そのパターンサイズを最適に設定しておくことが望ましい。
【００１１】
具体的な手順としては、まず、トランジスタの要求性能に応じてゲート電極の全体サイズ（即ち、チャネル領域のサイズ）やゲート絶縁膜の膜厚を決める。次に、このゲート絶縁膜の膜厚に応じて、必要となる第１の絶縁膜の膜厚を決め、この膜厚が得られるように塗布液の物性（粘度等）及び塗布条件を決める。これらの条件が決まれば、例えば実験データ等から、塗布膜の膜面に盛り上がりが生じない、或いは、盛り上がりができてもそれが許容されるようなゲート電極の最大サイズが決まるため、このサイズ範囲内で導電膜のパターンサイズを設定すればよい。例えば、ゲート電極の全体サイズが上記最大サイズよりも大きくなる場合には、ゲート電極を複数に分割して形成すればよい。このようにトランジスタをマルチゲート構造として個々のゲート電極のサイズを小さくする（即ち、上記最大サイズ以下とする）ことで、この上に形成されるゲート絶縁膜をより平坦化することができる。
【００１２】
また、ゲート絶縁膜の形成工程では、上記半導体膜との界面又はゲート電極との界面に、ゲート絶縁膜の一部を構成する第２の絶縁膜をＣＶＤ法又はスパッタ法により形成する工程を設けることが望ましい。トランジスタでは、ゲート絶縁膜の膜質や膜厚の均一性の他に、ゲート絶縁膜の界面特性がトランジスタの電気的特性に大きく影響する。このため、塗布法よりも密着性の高い膜を形成できるＣＶＤ法やスパッタ法により、半導体膜との界面又はゲート電極との界面の絶縁膜を形成することで、トランジスタの高性能化を図ることができる。なお、この第２の絶縁膜は、半導体膜との界面及びゲート電極との界面のいずれか一方のみに形成してもよいが、双方に形成することも可能である。
【００１３】
また、上記ゲート絶縁膜の形成工程では、上記第１の絶縁膜の形成工程前に、上記ゲート電極の表面を陽極酸化することで、ゲート絶縁膜の一部を構成する第３の絶縁膜を形成する工程を設けてもよい。これによっても、ゲート電極との間で良好な界面特性が得られる。
また、本発明の電気光学装置は、上述の方法により製造されたトランジスタを備えたことを特徴とする。また、本発明の電子機器はこの電気光学装置を備えたことを特徴とする。これにより、高性能な電気光学装置及び電子機器を提供することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の電気光学装置の一例としての液晶装置について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
【００１５】
（第１実施形態）
図１に示すように、本実施形態の液晶装置１は、アクティブマトリクス基板１０と、対向基板２０と、基板１０，２０の間に保持される光変調層としての液晶層４０とを備えている。
【００１６】
図１（ａ）はアクティブマトリクス基板１０の要部平面構造を示す図である。
基板１０には、ガラスやプラスチック等からなる基板本体１０Ａの上に、それぞれＸ方向，Ｙ方向に複数の走査線３３，信号線３４が設けられており、これらの配線３３，３４によって区画されたそれぞれの画素には画素電極１４が配置されている。また、各画素には、画素電極１４の通電制御を行なうためのマルチゲート型のＴＦＴ（薄膜トランジスタ）３０が設けられている。すなわち、走査線３３には、信号線３４との交差部近傍に、前段の走査線側に向けて分岐した複数（本実施形態では２つ）のゲート電極３３１，３３２が設けられ、各ゲート電極３３１，３３２と平面的に重なる位置にそれぞれ島状の半導体膜３１１，３１２が設けられている。但し、島状の半導体膜３１１、３１２は１つの大きな島状半導体膜として形成してもよい。これらの半導体膜のゲート電極と対向する領域はチャネル部として機能し、このチャネル部を挟んで左右に対向する位置がそれぞれソース部，ドレイン部となる。また、信号線３４には、後段側の信号線側に向けて分岐したソース電極３４１が設けられ、これが半導体膜３１１のソース部に導電接続されている。また、半導体膜３１１のドレイン部と半導体膜３１２のソース部とは中間導電膜３４２によって導電接続され、更に、半導体膜３１２のドレイン部はドレイン電極３４３によって画素電極１４に導電接続されている。
【００１７】
図１（ｂ）は図１（ａ）のＡ−Ａ′断面の構造を示す図である。
本実施形態のＴＦＴ３０はボトムゲート構造を有し、本体となる基板１０Ａの下層側から順に、ゲート電極３３１，３３２，ゲート絶縁膜３２，半導体膜３１１，３１２，３５，導電膜３４１，３４２，３４３が積層されている。すなわち、下地絶縁膜１１の上に設けられたゲート電極３３１，３３２の上に、基板全面を覆うようにゲート絶縁膜３２が設けられ、このゲート絶縁膜３２の上に、これらのゲート電極３３１，３３２を跨ぐようにそれぞれ島状の半導体膜３１１，３１２が設けられている。
【００１８】
そして、半導体膜３１１の右端側及び半導体膜３１２の左端側には、これらを導電接続すべく、半導体膜３５を介して中間導電膜３４２が設けられている。また、半導体膜３１１の左端側には半導体膜３５を介してソース電極３４１が設けられ、半導体膜３１２の右端側には半導体膜３５を介してドレイン電極３４３が設けられている。そして、このドレイン電極３４３は半導体膜３１１，３１２と同層に設けられた画素電極１４に導電接続されている。なお、半導体膜３５は半導体膜３１１，３１２と導電膜３４１，３４２，３４３との間で良好なオーミック接触をとるためのものであり、例えばリン（Ｐ）等のＶ族元素を高濃度にドープしたｎ型半導体膜として構成される。
そして、上述のように構成された基板には、更に画素電極１４，ＴＦＴ３０を覆うように、ポリイミド等からなる配向膜１５が設けられている。
【００１９】
一方、対向基板２０には、ガラスやプラスチック等の透光性基板からなる基板本体２０Ａの上に、ＩＴＯ等からなる透光性の共通電極２４が設けられ、更にこの電極２４上にポリイミド等からなる配向膜２５が設けられている。
【００２０】
ところで、上述のゲート絶縁膜３２は、ゲート電極の表面を覆う絶縁膜（第２の絶縁膜）３２ｂと、この上に積層された絶縁膜（第１の絶縁膜）３２ａとの２層構造からなる。
絶縁膜３２ａは、この絶縁膜の原料やその前駆体、或いは、熱処理により絶縁膜に転化可能な材料を溶剤に溶かしたものを塗布液として用い、これを基板上に塗布することで形成されている。一方、絶縁膜３２ｂはＣＶＤ法又はスパッタ法により絶縁膜３２ａの上に形成されている。
【００２１】
絶縁膜３２ａを形成するための塗布液としては、例えばポリシラザン（Ｓｉ−Ｎ結合を有する高分子の総称である）を用いることができる。ポリシラザンは、キシレンなどの溶媒に混合して基板上に塗布され、水蒸気または酸素を含む雰囲気で熱処理することで、酸化シリコンに転化する。ポリシラザンのひとつは、［ＳｉＨ２ＮＨ］ｎ（ｎは正の整数）であり、ポリペルヒドロシラザンと言われる。この製品は、クラリアントジャパン社より市販されている。なお、［ＳｉＨ２ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。
【００２２】
また、塗布法により形成される絶縁膜としては、これ以外にも、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いることができる。このＳＯＧ膜は、シロキサン結合を基本構造とするポリマーをアルコール等の溶剤に溶かした溶液を塗布し、この後、これを熱処理することで形成される。このＳＯＧ膜には、上記シロキサンの構造により、アルキル基を有するポリマーから形成した有機ＳＯＧ膜とアルキル基を持たないポリマーから形成した無機ＳＯＧ膜とがある。ＳＯＧ膜は平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。有機ＳＯＧ膜は酸素プラズマ処理に対してエッチングされ易く、無機ＳＯＧ膜は数百ｎｍの膜厚でもクラックが発生し易すいなどの問題がある。このため、単層で層間絶縁膜などに使用されることは殆どなく、ＣＶＤ絶縁膜の上層の平坦化層として利用される。この点、ポリシラザンはクラック耐性が高く、また耐酸素プラズマ性があり、単層でもある程度厚い絶縁膜として使用可能である。また、ポリシラザンは、他の材料に比べて残留不純物の少ない良質な絶縁膜を形成することができる。したがって、本例では、ポリシラザンをキシレンに混合したものを塗布液として用いる。
【００２３】
また、塗布方法としては、スピンコート法、ディップコート法、ロールコート法、カーテンコート法、スプレー法、あるいは液滴吐出法（インクジェット法）等、種々の方法を用いることができる。特にスピンコート法では、遠心力によって塗布液が基板面内に引き伸ばされて形成されるため、より均一な膜が形成されやすい。このため、本例では、塗布法としてスピンコート法を用いる。
このようにゲート絶縁膜３２の一部を塗布法により形成した場合、塗布液の流動性により、絶縁膜３２ａは基板表面の凹凸をならす形で平坦に形成され、半導体膜３１の形成領域におけるゲート絶縁膜３２の膜厚均一性は、ＣＶＤ法で形成した従来のものに比べて高くなる。
【００２４】
しかし、塗布法では、基板表面の凹凸によって塗布液の流動抵抗が変わるため、膜厚に若干の不均一性が生じる場合がある。つまり、絶縁膜３２ａは半導体膜３１のパターニングによって生じた段差をならすように形成されるため、図８（ａ）に示すように、段差となるゲート電極３１の形成領域Ｅ１では塗布膜Ｍの膜厚Ｌ２は、の非形成領域Ｅ２における塗布膜Ｍの膜厚Ｌ１よりも薄くなり、その分、塗布液の流動抵抗が相対的に大きくなる。このため、両領域Ｅ１，Ｅ２の流動抵抗差が大きい場合や、段差面が広い場合には、図８（ｂ）に示すように、半導体膜３１の形成領域Ｅ１において絶縁膜３２ａの膜面に大きな盛り上がりｇが生じ、トランジスタの動作に支障が生じる。よって、このような絶縁膜３２ａの膜厚不均一性を一定範囲内に留める必要があるが、この膜面の盛り上がりの大きさは、各領域Ｅ１，Ｅ２に形成される塗布膜Ｍの膜厚差（Ｌ１−Ｌ２）や塗布液の物性（粘度等）や塗布条件だけでなく、半導体膜３１のサイズＷによっても変わるため、半導体膜３１のパターニング工程では、後工程である絶縁膜３２ａの形成工程で用いる塗布液の物性，塗布条件，及び必要とされる絶縁膜３２ａの膜厚に応じて、そのパターンサイズを最適に設定する必要がある。
【００２５】
具体的な製造手順としては、図２に示すように、まず、ゲート電極となる導電膜を基板全面に形成し（ステップＳ１；ゲート電極形成用導電膜の形成工程）、次に、この導電膜をパターニングして、それぞれの画素にゲート電極を形成する（導電膜のパターニング工程）。
【００２６】
この際、まず、トランジスタの要求性能に基づいて１画素内に配置されるゲート電極の全体サイズやゲート絶縁膜の膜厚を決定する（ステップＳ２）。次に、このゲート絶縁膜膜厚に応じて、必要となる絶縁膜３２ａの膜厚を決め、この膜厚がゲート電極上で得られるように塗布液の物性及び塗布条件を決定する（ステップＳ３）。このような条件が決まれば、例えば実験データ等から、塗布膜の膜面に盛り上がりが生じない、或いは、盛り上がりができてもそれが許容されるようなゲート電極の最大サイズが決まる。そして、例えば上述のゲート電極の全体サイズが最大サイズ以下の大きさであれば、この全体サイズをそのままゲート電極のパターンサイズとし、全体サイズが上記最大サイズよりも大きくなる場合には、１画素内にゲート電極を複数に分割して形成し、個々のゲート電極のパターンサイズを小さくする。このようにして１画素内に配置するゲート電極の数及びパターンサイズを決定した後（ステップＳ５）、ステップＳ１で形成されたゲート電極形成用導電膜を実際にパターニングしてゲート電極を形成する（ステップＳ６；ゲート電極形成用導電膜のパターニング工程）。
【００２７】
この後、ゲート電極の上に塗布法により絶縁膜３２ａを形成し（ステップＳ７；第１の絶縁膜の形成工程）、続いて、この絶縁膜３２ａの上に蒸着法により絶縁膜３２ｂを形成する（ステップＳ８；第２の絶縁膜の形成工程）。そして、このようにして形成されたゲート絶縁膜３２の上に半導体膜をパターン形成する（ステップＳ９；半導体膜の形成工程）ことで、トランジスタが製造される。
【００２８】
以下、これらの工程を図３〜図５を参照しながら詳細に説明する。
まず、図３に示すように、ガラス等からなる基板本体１０Ａの上に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料としてプラズマＣＶＤ法により、シリコン酸化膜からなる下地絶縁膜１１を形成する。なお、下地絶縁膜として、シリコン酸化膜の他に、シリコン窒化膜やシリコン酸化窒化膜を設けてもよい。この下地絶縁膜１１は、基板１０Ａの表面状態を整えるとともに、基板１０Ａ内の不純物による半導体膜３１の汚染を防止することを目的としているが、これを省略することもできる。
【００２９】
次に、ＣＶＤ法やスパッタ法により、下地絶縁膜１１の上に、ドープドシリコン、シリサイド膜や、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ），銅（Ｃｕ），クロム（Ｃｒ）などの金属或いはこれらの金属を含む合金からなるゲート電極形成用の導電膜３３０を形成する（ゲート電極形成用導電膜の形成工程）。なお、この導電膜３０は単層の導電膜で形成してもよく、積層構造としてもよい。
【００３０】
次に、図４に示すように、この導電膜３３０を所望のサイズにパターニングする（ゲート絶縁膜形成用導電膜のパターニング工程）。この際、次工程である絶縁膜３２ａの形成工程において平坦性のよい膜を形成するために、前述の手順に従って、導電膜３３０のパターンサイズを一定範囲内に制限する。例えば本例では、絶縁膜３２ａにおいて所望の膜厚を得るために、塗布液の粘度，表面張力、及び、スピンコートの回転数，回転時間を決定し、この条件に基づいて、許容されるゲート電極の最大サイズを決定する。具体的には、ゲート電極の一辺のサイズＷ１を１０μｍ以下、Ｗ２を５０μｍ以下とし、これに応じて、１画素内に２つのゲート電極３３１，３３２をパターン形成している。このように１画素内にゲート電極を複数形成することで、個々のゲート電極のサイズを小さくしながら、全体としてトランジスタの要求性能を満たすことができる。
【００３１】
次に、図５に基づいて、これ以降の工程について説明する。なお、図５は、図４の一方のゲート電極３３１のみを取り出して異なる縮尺で示す図であり、各工程における基板１０の一部分を、図１（ｂ）に示した液晶表示装置の断面図に対応させて示している。
【００３２】
導電膜３３０のパターニングが終了すると、図５（ａ）に示すように、このゲート電極３３１を覆うように基板上にシリコン酸化膜（第１の絶縁膜）３２ｂを形成する（第１の絶縁膜の形成工程）。この絶縁膜３２ａは、ポリシラザンをキシレンに混合した塗布液を基板上にスピンコートした後、熱処理することにより形成される。この際、塗布液の物性（粘度や表面張力）やスピンコートの条件については、前述のパターニング工程で予め決定されたものを用いる。例えば、キシレン中にポリシラザンを１５％混合した塗布液を回転数１５００ｒｐｍでスピンコートし、処理温度を１００℃として５分間、プリベークを行なう。この後更に、処理温度を３５０℃としてＷＥＴ Ｏ２雰囲気下で２６０分間、熱処理を行なう。これにより、ゲート電極上に膜厚１５０ｎｍのＳｉＯ２膜が形成される。このように熱処理をＷＥＴ Ｏ２雰囲気下で行なうことで、分極の原因となる絶縁膜中の窒素成分を少なくすることができる。尚、ここではゲート電極として膜厚２００ｎｍのＣｒを用いており、ゲート電極のパターニングは下地絶縁膜１１に対してエッチング性を有しない方法で行っているので、ゲート電極の段差はゲート電極材料自身の膜厚（例えば２００ｎｍ）となる。
【００３３】
次に、図５（ｂ）に示すように、絶縁膜３２ａの上に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料としてプラズマＣＶＤ法により、シリコン酸化膜からなる絶縁膜３２ｂを形成する（第２の絶縁膜の形成工程）。
【００３４】
次に、図５（ｃ）に示すように、プラズマＣＶＤ法により、ゲート絶縁膜３２の上に真性ａ−Ｓｉ膜３１１及びｎ＋ ａ−Ｓｉ膜３５を連続形成し、パターニングにより、チャネル部，ソース部，ドレイン部を形成する（半導体膜の形成工程）。尚、第２の絶縁膜３２ｂとａ−Ｓｉ膜３１１を連続的に形成することにより、より優れたゲート絶縁膜と半導体の界面特性を得ることができる。
次に、図５（ｄ）に示すように、半導体膜３１１，３５及びゲート絶縁膜３２を覆うように、Ａｌ，Ｔａ，Ｍｏ、Ｔｉ，Ｗ、Ｃｕ，Ｃｒ等の金属或いはこれらの金属を含む合金からなる導電膜を形成し、パターニングにより、ソース電極３４１及び中間導電膜３４２を形成する。
以上の工程により、トランジスタ３０が製造される。
【００３５】
このように本実施形態では、絶縁膜３２ａを塗布膜としたため、ゲート電極のパターニングで生じた基板上の凹凸を、この絶縁膜３２ａによって平坦化することができる。これにより、半導体膜を均一な膜厚で形成できるため、トランジスタの電気的特性における均一性も向上する。また、ゲート電極の端部や側部でゲート絶縁膜３２が薄くなることがないので、高耐圧でリーク電流の少ないトランジスタが得られる。特に本実施形態では、塗布膜の平坦性に対する半導体膜３１のサイズの影響を考慮して、予め半導体膜のパターニング工程でパターンサイズを一定範囲内に制限しているため、絶縁膜３２ａの膜厚をより均一にすることができる。
また、本実施形態ではゲート絶縁膜３２を、塗布膜としての絶縁膜３２ａと、蒸着膜としての絶縁膜３２ｂとの積層膜としているため、半導体膜３１１，３１２との間で良好な界面特性が得られる。
【００３６】
（第２実施形態）
次に、図６を参照しながら、本発明の第２実施形態に係るトランジスタの製造方法について説明する。なお、上記第１実施形態と同様の部材については同じ符号を付し、その説明を省略する。
【００３７】
本実施形態は、ゲート絶縁膜を、ゲート電極の陽極酸化膜と塗布膜としての酸化絶縁膜との２層構造としたものであり、上記第１実施形態とは図３，図４の工程まで共通である。このため、これ以降の工程について説明する。なお、図６は、図４の一方のゲート電極３３１のみを取り出して異なる縮尺で示している。
導電膜３３０のパターニングが終了すると、図６（ａ）に示すように、ゲート電極３３１の表面に陽極酸化膜（第３の絶縁膜）３２ｃを形成する（第３の絶縁膜の形成工程）。この陽極酸化は、ゲート電極３３１が形成された基板をクエン酸溶液に浸漬した状態で、ゲート電極３３１の端子に電圧を印加して電流を流すことで行なわれる。
【００３８】
次に、図６（ｂ）に示すように、絶縁膜３２ｃを覆うように、基板全面にシリコン酸化膜（第１の絶縁膜）３２ａを形成する（第１の絶縁膜の形成工程）。この絶縁膜３２ａは、ポリシラザンをキシレンに混合した塗布液を基板上にスピンコートした後、熱処理することにより形成される。この際、塗布液の物性（粘度や表面張力）やスピンコートの条件については、前工程であるゲート電極形成用導電膜のパターニング工程で予め決定されたものを用いる。例えば、キシレン中にポリシラザンを２０％混合した塗布液を回転数１０００ｒｐｍでスピンコートし、処理温度を１００℃として５分間、プリベークを行なう。この後更に、処理温度を３５０℃としてＷＥＴ Ｏ２雰囲気下で３６０分間、熱処理を行なう。これにより、ゲート電極上で膜厚１５０ｎｍのＳｉＯ３膜が形成される。尚、ここではゲート電極として例えば膜厚４００ｎｍのＴａを用いており、前記陽極酸化膜を含めたゲート電極の段差は例えば４５０ｎｍとなった。
以上により、ゲート絶縁膜３２が陽極酸化膜３２ｃと塗布膜としての絶縁膜３２ａとの積層膜として形成される。
【００３９】
次に、図６（ｃ）に示すように、プラズマＣＶＤ法により、ゲート絶縁膜３２の上に真性ａ−Ｓｉ膜３１１及びｎ＋ ａ−Ｓｉ膜３５を連続形成し、パターニングにより、チャネル部，ソース部，ドレイン部を形成する（半導体膜の形成工程）。
次に、図６（ｄ）に示すように、半導体膜３１１，３５及びゲート絶縁膜３２を覆うように、Ａｌ，Ｔａ，Ｍｏ、Ｔｉ，Ｗ、Ｃｕ，Ｃｒ等の金属或いはこれらの金属を含む合金からなる導電膜を形成し、パターニングにより、ソース電極３４１及び中間導電膜３４２を形成する。
以上の工程により、トランジスタ３０が製造される。
【００４０】
したがって、本実施形態でも半導体層が形成される基板面が平坦化されるため、半導体層の膜厚均一性が高く、従って、電気的特性の均一性がよいトランジスタを形成することができる。また、ゲート電極の端部や側部でゲート絶縁膜が薄くなることがないので、ゲート耐圧低下ややゲートリークの問題がなく、信頼性の高いトランジスタを形成できる。また、本実施形態では、ゲート絶縁膜３２を陽極酸化膜である絶縁膜３２ｃと塗布膜としての絶縁膜３２ａとの積層膜としているため、ゲート電極との間で良好な界面特性が得られ、従って、高性能なトランジスタを得ることができる。
【００４１】
［電子機器］
次に、本発明の液晶装置を備えた電子機器の具体例について説明する。
図７は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図８において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上述の液晶装置を用いた表示部を示している。
図７に示す電子機器は、上記実施形態の液晶装置を用いた表示部を備えているので、確実なスイッチングにより高品質な表示が可能となる。
【００４２】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記実施形態では、ゲート絶縁膜３２を塗布膜である絶縁膜３２ａと蒸着膜である絶縁膜３２ｂとの積層膜、或いは、陽極酸化膜である絶縁膜３２ｃと塗布膜である絶縁膜３２ａとの２層構造としたが、これを３層以上の多層膜とすることもできる。例えば、塗布膜としての絶縁膜３２ａの前後に陽極酸化膜及び蒸着膜を設けることで、半導体膜とゲート電極との双方に対して良好な界面特性が得られる。勿論、第１の絶縁膜３２ａのみで良好な界面特性が得られる場合には、ゲート絶縁膜３２を絶縁膜３２ａのみの単層構造とすることも可能である。
【００４３】
また、図３では、ゲート電極を１画素内で２つに分割して形成し、トランジスタをダブルゲート構造とした例を示したが、この代わりに、ゲート電極を３つ或いはそれ以上に分割し、トランジスタをトリプルゲート以上のマルチゲート構造としてもよい。勿論、図２のステップＳ２で決定されたゲート電極の全体サイズが十分小さい場合には、ゲート電極を分割せずにトランジスタをシングルゲート構造とすることも可能である。
また、上記実施形態では電気光学装置として液晶装置を例に挙げて説明したが、これ以外にも、例えば有機ＥＬ表示装置や電気泳動表示装置等の種々のデバイスに対して本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶装置の要部構造を示す図。
【図２】トランジスタの製造手順を説明するためのフロー。
【図３】本発明のトランジスタの製造方法を説明するための工程図。
【図４】図３に続く工程図。
【図５】図４に続く工程図。
【図６】本発明の第２実施形態に係るトランジスタの製造方法を説明するための工程図。
【図７】本発明の電子機器の一例を示す図。
【図８】ゲート絶縁膜の膜厚均一性に対する半導体膜のサイズの影響を説明するための図。
【符号の説明】
１・・・液晶装置（電気光学装置）、１０Ａ…基板、３０・・・薄膜トランジスタ、３２・・・ゲート絶縁膜、３２ａ・・・第１の絶縁膜、３２ｂ・・・第２の絶縁膜、３２ｃ・・・第３の絶縁膜、３１１，３１２…半導体膜、３３１，３３２・・・ゲート電極、１２００・・・電子機器
Claims (10)
- 基板上にゲート電極形成用導電膜を形成する工程と、
この導電膜をパターニングしてゲート電極を形成する工程と、
このゲート電極の上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜の上に半導体膜を形成する工程とを備え、
上記ゲート絶縁膜の形成工程は、ゲート絶縁膜の少なくとも一部を構成する第１の絶縁膜を塗布法により形成する工程を含むことを特徴とする、トランジスタの製造方法。 - 上記導電膜のパターニング工程では、上記第１の絶縁膜の形成工程で使用する塗布液の物性，塗布条件，及び必要とされる第１の絶縁膜の膜厚に応じて上記導電膜のパターンサイズを設定することを特徴とする、請求項１記載のトランジスタの製造方法。
- 上記導電膜のパターニング工程では、上記第１の絶縁膜の形成工程で使用する塗布液の物性，塗布条件，及び必要とされる第１の絶縁膜の膜厚に応じて、許容されるゲート電極の最大サイズを決定するとともに、ゲート電極の全体サイズをトランジスタの要求性能に基づいて求め、この全体サイズが上記最大サイズよりも大きくなる場合には、上記ゲート電極を複数に分割して形成し、個々のゲート電極のサイズを上記最大サイズ以下とすることを特徴とする、請求項２記載のトランジスタの製造方法。
- 上記第１の絶縁膜の形成工程は、スピンコート法により行なわれることを特徴とする、請求項１〜３のいずれかの項に記載のトランジスタの製造方法。
- 上記第１の絶縁膜の形成工程は、上記半導体膜上にポリシラザンを塗布し、これを熱処理により酸化シリコンに転化させることにより行なわれることを特徴とする、請求項１〜４のいずれかの項に記載のトランジスタの製造方法。
- 上記熱処理はＷＥＴ Ｏ２雰囲気下で行なわれることを特徴とする、請求項５記載のトランジスタの製造方法。
- 上記ゲート絶縁膜の形成工程は、上記半導体膜との界面又はゲート電極との界面に、ゲート絶縁膜の一部を構成する第２の絶縁膜をＣＶＤ法またはスパッタ法により形成する工程を含むことを特徴とする、請求項１〜６のいずれかの項に記載のトランジスタの製造方法。
- 上記ゲート絶縁膜の形成工程は、上記第１の絶縁膜の形成工程前に、上記ゲート電極の表面を陽極酸化することで、ゲート絶縁膜の一部を構成する第３の絶縁膜を形成する工程を含むことを特徴とする、請求項１〜７のいずれかの項に記載のトランジスタの製造方法。
- 請求項１〜８のいずれかの項に記載の方法により製造されたトランジスタを備えたことを特徴とする、電気光学装置。
- 請求項９記載の電気光学装置を備えたことを特徴とする、電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197219A JP4100278B2 (ja) | 2003-07-15 | 2003-07-15 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197219A JP4100278B2 (ja) | 2003-07-15 | 2003-07-15 | アクティブマトリクス基板の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005038895A true JP2005038895A (ja) | 2005-02-10 |
| JP2005038895A5 JP2005038895A5 (ja) | 2005-12-22 |
| JP4100278B2 JP4100278B2 (ja) | 2008-06-11 |
Family
ID=34207439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003197219A Expired - Fee Related JP4100278B2 (ja) | 2003-07-15 | 2003-07-15 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4100278B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319160A (ja) * | 2005-05-13 | 2006-11-24 | Seiko Epson Corp | 導電パターンの形成方法、薄膜トランジスタの製造方法、電気光学装置、及び電子機器 |
| JP2008065012A (ja) * | 2006-09-07 | 2008-03-21 | Future Vision:Kk | 液晶表示パネル |
| WO2009078200A1 (ja) * | 2007-12-19 | 2009-06-25 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 |
| JPWO2007097068A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| JP2009239276A (ja) * | 2008-03-07 | 2009-10-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 |
| WO2010089981A1 (ja) * | 2009-02-04 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
| WO2010106920A1 (ja) * | 2009-03-18 | 2010-09-23 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| JP2011176153A (ja) * | 2010-02-25 | 2011-09-08 | Dainippon Printing Co Ltd | 薄膜トランジスタ基板 |
| US8168980B2 (en) | 2006-02-24 | 2012-05-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film |
-
2003
- 2003-07-15 JP JP2003197219A patent/JP4100278B2/ja not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319160A (ja) * | 2005-05-13 | 2006-11-24 | Seiko Epson Corp | 導電パターンの形成方法、薄膜トランジスタの製造方法、電気光学装置、及び電子機器 |
| JP4729975B2 (ja) * | 2005-05-13 | 2011-07-20 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法、電気光学装置、及び電子機器 |
| JPWO2007097068A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| JP4588785B2 (ja) * | 2006-02-24 | 2010-12-01 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| US7868960B2 (en) | 2006-02-24 | 2011-01-11 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, and television receiver |
| US8168980B2 (en) | 2006-02-24 | 2012-05-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film |
| JP2008065012A (ja) * | 2006-09-07 | 2008-03-21 | Future Vision:Kk | 液晶表示パネル |
| WO2009078200A1 (ja) * | 2007-12-19 | 2009-06-25 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 |
| US8450738B2 (en) | 2007-12-19 | 2013-05-28 | Sharp Kabushiki Kaisha | Active matrix substrate, production method of the same, liquid crystal panel, liquid crystal display device, liquid crystal display unit, and television receiver |
| JP5203391B2 (ja) * | 2007-12-19 | 2013-06-05 | シャープ株式会社 | アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 |
| JP2009239276A (ja) * | 2008-03-07 | 2009-10-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 |
| WO2010089981A1 (ja) * | 2009-02-04 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
| US8686528B2 (en) | 2009-02-04 | 2014-04-01 | Sharp Kabushiki Kaisha | Semiconductor device |
| WO2010106920A1 (ja) * | 2009-03-18 | 2010-09-23 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| JP2011176153A (ja) * | 2010-02-25 | 2011-09-08 | Dainippon Printing Co Ltd | 薄膜トランジスタ基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4100278B2 (ja) | 2008-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2657974B1 (en) | Semiconductor device and display device | |
| JP5234301B2 (ja) | 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法 | |
| JP3980156B2 (ja) | アクティブマトリクス型表示装置 | |
| JP5149464B2 (ja) | コンタクト構造、基板、表示装置、並びに前記コンタクト構造及び前記基板の製造方法 | |
| US7276732B2 (en) | Thin film transistor array panel | |
| US20070148831A1 (en) | Thin film transistor device, method for manufacturing the same and display apparatus having the same | |
| US8610871B2 (en) | Method for forming multilayer structure, method for manufacturing display panel, and display panel | |
| WO2013084846A1 (ja) | 半導体装置 | |
| US7608493B2 (en) | Thin-film transistor substrate and method of manufacturing the same | |
| KR20080074729A (ko) | 박막 트랜지스터 장치, 그 제조 방법 및 표시장치 | |
| JP2006039509A (ja) | アクティブマトリクス基板およびその製造方法、並びに電子装置 | |
| US20060283833A1 (en) | Wiring for display device and thin film transistor array panel with the same, and manufacturing method thereof | |
| JP2019129281A (ja) | 表示装置及びその製造方法 | |
| KR20070092122A (ko) | 박막 트랜지스터 장치 및 그 제조방법 | |
| JP4100278B2 (ja) | アクティブマトリクス基板の製造方法 | |
| WO2010119689A1 (ja) | 半導体装置およびその製造方法 | |
| JPH11271792A (ja) | 液晶表示装置 | |
| JPH0862628A (ja) | 液晶表示素子およびその製造方法 | |
| JP4046029B2 (ja) | トランジスタの製造方法 | |
| JPWO2013011601A1 (ja) | 液晶表示装置およびその製造方法 | |
| WO2014208442A1 (ja) | 薄膜トランジスタ | |
| JP4926378B2 (ja) | 表示装置及びその作製方法 | |
| JP2000305104A (ja) | 液晶表示装置及びその製造方法 | |
| JPH0864829A (ja) | 半導体装置とこれを用いた液晶表示装置 | |
| JP2007116029A (ja) | 配線基板、表示装置及び配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051107 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20051108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070619 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071030 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071128 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080310 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |