WO2013084846A1 - 半導体装置 - Google Patents

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WO2013084846A1
WO2013084846A1 PCT/JP2012/081290 JP2012081290W WO2013084846A1 WO 2013084846 A1 WO2013084846 A1 WO 2013084846A1 JP 2012081290 W JP2012081290 W JP 2012081290W WO 2013084846 A1 WO2013084846 A1 WO 2013084846A1
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semiconductor device
oxide semiconductor
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広志 松木薗
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シャープ株式会社
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    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor, a manufacturing method thereof, and a liquid crystal display device.
  • an active matrix liquid crystal display device includes a substrate (hereinafter referred to as “TFT substrate”) on which a thin film transistor (hereinafter referred to as “TFT”) is formed as a switching element for each pixel, and a counter electrode. And a counter substrate on which a color filter and the like are formed, a liquid crystal layer provided between the TFT substrate and the counter substrate, and a pair of electrodes for applying a voltage to the liquid crystal layer.
  • TFT substrate a substrate
  • TFT substrate a thin film transistor
  • the operation mode include a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching) mode, and the like.
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • the TN mode and the VA mode are longitudinal electric field mode in which an electric field is applied to liquid crystal molecules by a pair of electrodes arranged with a liquid crystal layer interposed therebetween.
  • the IPS mode or the FFS mode is a lateral electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction (lateral direction) parallel to the substrate surface.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the IPS mode liquid crystal display device among the operation modes of the lateral electric field method, a pair of comb electrodes are formed on the TFT substrate by patterning a metal film. For this reason, there exists a problem that the transmittance
  • the aperture ratio and the transmittance can be improved by making the electrodes formed on the TFT substrate transparent.
  • Patent Documents 1 and 2 An FFS mode liquid crystal display device is disclosed in Patent Documents 1 and 2, for example.
  • a common electrode and a pixel electrode are provided above the TFT via an insulating film.
  • slit-like openings are formed in electrodes (for example, pixel electrodes) located on the liquid crystal layer side.
  • an electric field expressed by lines of electric force that emerge from the pixel electrode, pass through the liquid crystal layer, pass through the slit-shaped opening, and reach the common electrode is generated.
  • This electric field has a component transverse to the liquid crystal layer. As a result, a horizontal electric field can be applied to the liquid crystal layer.
  • Patent Document 1 discloses an active matrix liquid crystal display device using an oxide semiconductor TFT as a switching element.
  • the oxide semiconductor TFT there is a problem that oxygen deficiency occurs in the TFT manufacturing process, for example, in a heat treatment process, the carrier concentration increases, and the threshold voltage or the drain voltage rises to the minus side. Can occur.
  • the oxide semiconductor layer below is damaged by a reduction action or the like.
  • the oxide semiconductor layer is insulated from the inside of the oxide semiconductor layer or from the oxide semiconductor layer. It has been found that defect levels due to oxygen deficiency or the like are likely to occur near the interface with the layer, protective layer, etc., thereby causing problems such as TFT characteristic degradation, reliability degradation, and quality variation increase (for example, , International Publication No. 2012/0886513). For reference purposes, the entire disclosure of WO2012 / 086513 is incorporated herein by reference.
  • Patent Document 1 the influence on the TFT characteristics due to diffusion of hydrogen or water contained in the insulating layer and the organic resin layer during the heat treatment process is not considered, and it is considered that the electrical characteristics of the TFT vary due to these diffusions. . Further, in the liquid crystal display device disclosed in Patent Document 1, contact portions for electrically connecting upper and lower pixel electrodes and corresponding wirings / electrodes in the FFS mode liquid crystal display device are formed for each pixel. Therefore, it is disadvantageous for high definition of pixels.
  • the present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device suitable for high-definition of pixels while reducing defects generated in an oxide semiconductor layer of an oxide semiconductor TFT. .
  • a semiconductor device is a semiconductor device including a thin film transistor, and includes a gate electrode formed on a substrate, a gate insulating layer formed on the gate electrode, and the gate insulating layer. Formed on the oxide semiconductor layer, the source electrode and the drain electrode that are electrically connected to the oxide semiconductor layer, and the oxide semiconductor layer, the source electrode, and the drain electrode, respectively.
  • the diffusion prevention layer is another transparent electrode formed from a crystalline transparent oxide.
  • the diffusion prevention layer is formed so as to cover the thin film transistor via the protective layer and the oxygen supply layer.
  • the oxygen supply layer is a layer made of a material containing water (H 2 O), an OR group, or an OH group.
  • the oxygen supply layer is made of an acrylic resin, an SOG material, a silicone resin, an ester polymerization resin, or a resin containing silanol groups, CO-OR groups, or Si-OH groups.
  • the thickness of the oxygen supply layer is in the range of not less than 500 nm and not more than 3500 nm.
  • the diffusion preventing layer has a thickness in the range of 50 nm to 500 nm.
  • the protective layer is made of silicon oxide or silicon nitride.
  • an etch stopper layer is formed so as to cover the channel region of the oxide semiconductor layer.
  • the source electrode and the drain electrode are formed under the oxide semiconductor layer.
  • the liquid crystal display device is a liquid crystal display device including the semiconductor device having the above-described configuration, in which the transparent electrode is a pixel electrode, and the other transparent electrode is a common electrode.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a thin film transistor.
  • A a gate electrode on a substrate, and a gate insulating layer formed on the gate electrode; Forming a thin film transistor having an oxide semiconductor layer formed over the gate insulating layer and a source electrode and a drain electrode formed so as to be electrically connected to the oxide semiconductor layer,
  • B forming a protective layer on the oxide semiconductor layer, the source electrode and the drain electrode;
  • C forming an oxygen supply layer on the protective layer; and
  • D A step of forming a diffusion preventing layer on the oxygen supply layer; and
  • E a step of forming a transparent electrode containing an amorphous transparent oxide on the diffusion preventing layer. It does not perform the annealing process after the amorphous transparent oxide film deposition for forming the transparent electrode.
  • the step (D) includes a step of forming another transparent electrode containing a crystalline transparent oxide as the diffusion preventing layer.
  • the step (D) includes a step of forming the diffusion prevention layer so as to cover the thin film transistor through the protective layer and the oxygen supply layer.
  • the step (A) includes a step of forming an etch stopper layer so as to cover a portion to be a channel region of the oxide semiconductor layer.
  • the step (A) includes a step of forming the oxide semiconductor layer on the source electrode and the drain electrode.
  • a semiconductor device suitable for high-definition of pixels is provided while reducing defects generated in the oxide semiconductor layer of the oxide semiconductor TFT.
  • FIG. 1 is typical sectional drawing of the semiconductor device 100a by embodiment of this invention
  • FIG. 1 is typical sectional drawing of the liquid crystal display device 1000 which has the semiconductor device 100a.
  • FIG. 1 is typical sectional drawing of the semiconductor device 100a by embodiment of this invention
  • FIG. 1 is typical sectional drawing of the liquid crystal display device 1000 which has the semiconductor device 100a.
  • FIG. 1 is typical sectional drawing of the semiconductor device 100a by embodiment of this invention
  • (b) is typical sectional drawing of the liquid crystal display device 1000 which has the semiconductor device 100a.
  • (A) And (b) is a graph explaining the fluctuation
  • FIG. (A) And (b) is a graph explaining the fluctuation
  • FIG. (A) And (b) is a graph explaining the improvement of the electrical property of the oxide semiconductor TFT10a by the oxygen supply from the oxygen supply layer 74.
  • FIG. (A)-(f) is typical sectional drawing explaining the manufacturing method of the semiconductor device 100a.
  • (A) And (b) is typical sectional drawing explaining the manufacturing method of the semiconductor device 100a. It is typical sectional drawing of the semiconductor device 100b in other embodiment by this invention. It is typical sectional drawing of the semiconductor device 100c in other embodiment by this invention.
  • (A)-(i) is typical sectional drawing explaining the manufacturing method of the semiconductor device 100b.
  • (A)-(e) is typical sectional drawing explaining the manufacturing method of the semiconductor device 100c.
  • (A)-(c) is typical sectional drawing explaining the manufacturing method of the semiconductor device 100c. It is a typical top view of semiconductor device 100a.
  • (A) to (d) are schematic cross-sectional views of the contact portion.
  • the semiconductor device of the present invention is a TFT substrate on which an oxide semiconductor TFT is formed, and includes a wide variety of TFT substrates for various display devices and electronic devices.
  • the semiconductor device will be described as a TFT substrate of a display device including an oxide semiconductor TFT as a switching element.
  • FIG. 1A is a schematic cross-sectional view of a semiconductor device (TFT substrate) 100a according to an embodiment of the present invention.
  • the TFT 10a includes a gate electrode 62 formed on a substrate 60 such as a glass substrate, and a gate insulating layer 66 formed on the substrate 60 so as to cover the gate electrode 62.
  • a dielectric layer (insulating layer) 79 is formed between the diffusion preventing layer 78 and the transparent electrode 81.
  • the transparent electrode 81 is electrically connected to the drain electrode 70d in a contact hole formed in the dielectric layer 79, the oxygen supply layer 74, and the protective layer 72.
  • the processing (patterning) of the transparent electrode 81 is stabilized without performing an annealing process after the formation of the amorphous transparent oxide layer, and the line width varies. Is small. Further, hydrogen contained in the dielectric layer 79 can be prevented from diffusing, and the electrical characteristics of the TFT 10a including the oxide semiconductor layer 68 can be prevented from changing due to the diffusion of hydrogen.
  • the transparent electrode 81 when the transparent electrode 81 is formed of a crystalline transparent oxide (for example, polycrystalline ITO), the processing stability after the formation of the crystalline transparent oxide film is improved. By annealing, hydrogen contained in the dielectric layer 79 diffuses to the channel region of the oxide semiconductor layer 68, and the oxide semiconductor is reduced to increase oxygen defects, and the threshold voltage of the TFT shifts to the negative side. I found a problem to do.
  • the transparent electrode 81 is formed from an amorphous transparent oxide, it has excellent processing stability without annealing after the amorphous transparent oxide film is formed, and the oxide semiconductor has oxygen defects. Is difficult to increase. Note that a contact portion for connecting the transparent electrode 81 formed of an amorphous transparent oxide having a high electric resistance and the drain electrode 70d is preferably formed for each pixel.
  • the diffusion preventing layer 78 is made of, for example, a crystalline transparent oxide (for example, polycrystalline ITO or polycrystalline IZO). In the present embodiment, the diffusion preventing layer 78 functions as a common electrode.
  • the diffusion prevention layer 78 may be referred to as another transparent electrode (or common electrode) 78.
  • the common electrode 78 for example, the common wiring and the common electrode 78 formed of the same conductive film as the source wiring or the gate wiring are electrically connected. It is possible to reduce the number of contact portions connected to the frame, which is advantageous for narrowing the frame region that does not contribute to display. Further, when a common potential (common potential) is always applied to the common electrode 78, the uniformity of the common potential in the display region is improved and display quality is improved.
  • the diffusion preventing layer 78 is formed so as to cover the TFT 10 a via the protective layer 72 and the oxygen supply layer 74.
  • the diffusion prevention layer 78 is formed in this way, the moisture contained in the oxygen supply layer 74 or oxygen derived from the OH group or OR group diffuses to the outside and is released by the annealing process performed after the patterning of the diffusion prevention layer 78. Accordingly, oxygen vacancies in the channel region of the oxide semiconductor layer 68 are repaired by diffusion to the oxide semiconductor layer 68 side, so that transistor characteristics can be improved, variation in characteristics can be reduced, and reliability can be improved.
  • the gate electrode 62 may have a two-layer structure in which an upper gate electrode made of, for example, copper (Cu) is formed on a lower gate electrode made of, for example, titanium (Ti).
  • the gate electrode 62 may have a three-layer structure such as Ti / Al (aluminum) / Ti.
  • the gate insulating layer 66 is made of silicon nitride.
  • the gate insulating layer 66 may be formed of silicon oxide or a two-layer structure of a silicon nitride layer and a silicon oxide layer.
  • the oxide semiconductor layer 68 is a layer formed of an In—Ga—Zn—O-based semiconductor (IGZO).
  • the source electrode 70s and the drain electrode 70d formed on the oxide semiconductor layer 68 are conductive layers having a three-layer structure of Ti / Al / Ti.
  • the source electrode 70s and the drain electrode 70d may have a two-layer structure such as Al / Ti, Cu / Ti, or Cu / Mo (molybdenum).
  • the protective layer 72 is made of silicon oxide (SiO 2 ) or silicon nitride (SiN x ). There may be a configuration in which the protective layer 72 is not provided.
  • the oxygen supply layer 74 is a layer made of a material containing water (H 2 O), an OR group, or an OH group.
  • the oxygen supply layer 74 is formed by applying, for example, an acrylic resin by a spin coat method.
  • SOG spin on glass
  • a material containing a silicone resin, silanol (eg, tetrahydroxysilane (Si (OH) 4 )), alkoxysilane, and / or a siloxane resin is used. it can.
  • the oxygen supply layer 74 may be formed from other resin materials containing silanol groups or Si—OH groups.
  • the oxygen supply layer 74 may be formed of an ester polymerization resin or a resin material containing a CO—OR group.
  • the dielectric layer 79 is made of silicon oxide, silicon nitride, or silicon oxynitride. Among these, silicon nitride and silicon oxynitride are excellent in mass productivity.
  • the dielectric layer 79 is an interlayer insulating layer formed between the diffusion preventing layer 78 and the transparent electrode 81.
  • the transparent electrode 81 is formed from amorphous ITO.
  • Amorphous ITO and polycrystalline ITO can be distinguished by the following method. For example, when ITO is etched when immersed in an acid-based etching solution containing phosphoric acid, nitric acid and acetic acid or an acidic etching solution containing oxalic acid, this ITO is amorphous ITO, and the ITO is not etched or the etching rate is If it is very small (for example, 0.2 nm / sec or less), this ITO is polycrystalline ITO.
  • a slit is formed in the transparent electrode 81, and the common electrode 78 is formed over substantially the entire surface of the pixel.
  • FIG. 1B is a schematic cross-sectional view illustrating a liquid crystal display device 1000 of this embodiment.
  • the liquid crystal display device 1000 is an FFS mode liquid crystal display device.
  • the liquid crystal display device 1000 includes a TFT substrate 100a (corresponding to the semiconductor device 100a) and the counter substrate 900 facing each other across the liquid crystal layer 930, and the TFT substrate 100a and the counter substrate 900, respectively.
  • Polarizing plates 910 and 920 disposed outside the light source and a backlight unit 940 for emitting display light toward the TFT substrate 100.
  • the transparent electrode 81 is separated for each pixel, and a slit (not shown) is provided.
  • the diffusion prevention layer (common electrode) 78 exists at least below the slit of the transparent electrode 81 via the dielectric layer 79 and functions as a common electrode.
  • a scanning line driving circuit for driving a plurality of scanning lines (gate bus lines) and a signal line driving circuit for driving a plurality of signal lines (data bus lines) are provided in the peripheral region of the TFT substrate 100a.
  • the scanning line driving circuit and the signal line driving circuit are connected to a control circuit arranged outside the TFT substrate 100a.
  • a scanning signal for switching on / off of the TFT is supplied from the scanning line driving circuit to a plurality of scanning lines, and a plurality of display signals (applied voltages to the transparent electrodes 81) are supplied from the signal line driving circuit. To the signal line.
  • the counter substrate 900 includes a color filter 950.
  • the color filter 950 includes an R (red) filter, a G (green) filter, and a B (blue) filter that are arranged corresponding to the pixels.
  • liquid crystal molecules in the liquid crystal layer 930 are aligned according to the potential difference applied between the diffusion preventing layer 78 that is a common electrode of the TFT substrate 100a and the transparent electrode 81 that is a pixel electrode, and display is performed.
  • FIG. 2A, FIG. 3A, and FIG. 4A show the voltage-current of a plurality of oxide semiconductor TFTs when annealing is not performed after the conductive film that forms the transparent electrode 81 is formed.
  • 3 is a graph showing (Vg-Id) characteristics.
  • 2B, 3B, and 4B show voltage-current characteristics of a plurality of oxide semiconductor TFTs when annealing is performed after the conductive film forming the transparent electrode 81 is formed. It is the graph showing. In any graph, the horizontal axis represents the gate voltage value, and the vertical axis represents the source-drain current value.
  • FIG. 5A is a graph showing voltage-current (Vg-Id) characteristics of a plurality of oxide semiconductor TFTs when the oxygen supply layer 74 is not formed.
  • FIG. 5B shows voltage-current (Vg-Id) characteristics of a plurality of oxide semiconductor TFTs when annealing is performed after the oxygen supply layer (in this embodiment, the organic insulating layer) 74 is formed. It is a represented graph.
  • the annealing treatment is preferably performed in a process in which oxygen can efficiently diffuse into the channel region of the oxide semiconductor layer 68.
  • the common electrode 78 functions as a diffusion preventing layer that prevents oxygen from escaping to the outside, annealing is performed after the common electrode 78 is formed.
  • 6 (a) to 6 (f), 7 (a) and 7 (b) are schematic cross-sectional views showing the manufacturing process of the TFT substrate 100a.
  • a Ti (titanium) layer, an Al (aluminum) layer, and a Ti layer are laminated on the substrate 60 in this order by sputtering or the like.
  • the thickness of each Ti layer is 30 nm or more and 150 nm or less
  • the thickness of the Al layer is 200 nm or more and 500 nm or less.
  • the three stacked layers are patterned using a known photolithography method and wet etching method to obtain the gate electrode 62 shown in FIG.
  • scanning lines, auxiliary capacitance lines, auxiliary capacitance electrodes, etc., not shown here, are also formed at the same time.
  • the remaining resist is stripped and the substrate 60 is cleaned.
  • the gate electrode 62 may be formed of, for example, a single layer film such as Ti, Mo (molybdenum), Ta (tantalum), W (tungsten), Cu (copper), a laminated film, or an alloy film.
  • a gate insulating layer 66 is laminated on the substrate 60 so as to cover the gate electrode 62.
  • the gate insulating layer 66 has a thickness of 100 nm to 700 nm, and is a layer in which a silicon nitride layer and a silicon oxide layer are sequentially stacked by a plasma CVD method.
  • the gate insulating layer 66 may be a single silicon nitride layer or a silicon oxide layer.
  • an oxide semiconductor layer 68 is stacked on the gate insulating layer 66.
  • the oxide semiconductor layer 68 may be stacked by a coating method or an inkjet method.
  • the oxide semiconductor layer 68 may be formed of another type of oxide semiconductor film instead of the IGZO layer.
  • a Ti film is formed by sputtering to cover the oxide semiconductor layer 68 on the gate insulating layer 66.
  • these Ti films are patterned by a photolithography method and a wet etching method to obtain a source electrode 70s and a drain electrode 70d as shown in FIG. Thereafter, the remaining resist is removed and the substrate is cleaned. It is also possible to use dry etching instead of wet etching.
  • a single layer film, a laminated film and an alloy film made of Ti, Ta, Cu and Mo may be used. In this step, a signal line and a storage capacitor counter electrode (not shown) are formed at the same time.
  • silicon oxide is laminated on the entire substrate 60 by a CVD method to form a protective layer 72.
  • a protective layer 72 In the protective layer 72, an opening that exposes a part of the drain electrode 70d is formed.
  • silicon oxide silicon nitride or silicon oxynitride may be stacked, or both silicon oxide and silicon nitride may be stacked.
  • the thickness of the protective layer 72 is 25 nm or more and 350 nm or less. When the thickness of the protective layer 72 is thinner than this, the function as a protective layer falls and the reliability of TFT10a falls. If it is thicker than this, film peeling due to film stress or the like may occur.
  • annealing treatment is performed at a temperature of about 200 ° C. or higher and about 400 ° C. or lower in an air atmosphere.
  • an oxygen supply layer 74 made of an acrylic resin is formed on the protective layer 72 by spin coating.
  • An opening is formed in the oxygen supply layer 74 so as to be aligned with the opening of the protective layer 72.
  • the oxygen supply layer 74 may be formed by applying an SOG material such as a silicone resin by spin coating instead of the acrylic resin.
  • an SOG material such as a silicone resin by spin coating instead of the acrylic resin.
  • a layer made of silanol, alkoxysilane, siloxane resin, or the like can be used as the oxygen supply layer 74.
  • the oxygen supply layer 74 may be formed from other resin materials containing silanol groups or Si—OH groups.
  • the oxygen supply layer 74 may be formed of an ester polymerization resin or a resin material containing a CO—OR group.
  • the thickness of the oxygen supply layer 74 is not less than 500 nm and not more than 3500 nm.
  • the thickness of the oxygen supply layer 74 is less than 500 nm, there is a risk that the effect of improving electrical characteristics due to oxygen supply may not be sufficiently obtained.
  • the thickness exceeds 3500 nm, film peeling occurs and productivity decreases. Is concerned.
  • a diffusion prevention layer 78 is formed on the oxygen supply layer 74.
  • the diffusion prevention layer 78 is made of ITO or IZO and functions as a common electrode.
  • the diffusion prevention layer 78 is preferably formed from polycrystalline ITO or IZO.
  • the diffusion prevention layer 78 is formed so as to cover at least a portion of the oxide semiconductor layer 68 that becomes a channel region.
  • the diffusion prevention layer 78 has an opening, and the diffusion prevention layer 78 is formed so that the opening of the protective layer 72 and the opening of the oxygen supply layer 74 are located inside the opening of the diffusion prevention layer 78.
  • the oxygen supply layer 74 absorbs moisture and swells, so that an annealing process is performed at a temperature of about 200 ° C. after the wet etching step.
  • oxygen is supplied from the oxygen supply layer 74 to the oxide semiconductor layer 68 to repair oxygen defects in the oxide semiconductor layer 68, so that variation in characteristics of the oxide semiconductor TFT is improved.
  • the diffusion preventing layer 78 functions as a diffusion blocking layer for preventing oxygen diffusion.
  • annealing treatment is performed at a temperature of about 200 ° C. after the ITO film is formed in order to stabilize the processing line width.
  • Oxygen from the supply layer 74 is supplied to the oxide semiconductor layer 68 so that oxygen defects are repaired, and variation in characteristics of the oxide semiconductor TFT is improved.
  • Polycrystalline ITO and IZO have a lower electrical resistance than amorphous ITO and IZO, so the number of contact portions for inputting a common potential can be reduced, and productivity and display can be reduced.
  • the width of the frame area that does not contribute to the size can be reduced.
  • a dielectric layer 79 made of silicon nitride or silicon oxynitride is formed on the diffusion prevention layer 78 by a CVD method at a substrate temperature of about 200 ° C. or lower.
  • the thickness of the dielectric layer 79 is not less than 100 nm and not more than 500 nm. If the substrate temperature exceeds 220 ° C., the oxygen supply layer 74 may be decomposed to generate gas.
  • the substrate temperature is lower than 170 ° C., the hydrogen concentration in the dielectric layer 79 becomes high, and there is a possibility that the variation in the electrical characteristics of the oxide semiconductor TFT becomes large.
  • a transparent electrode 81 containing an amorphous transparent oxide (for example, amorphous ITO or IZO) is formed on the dielectric layer 79 by sputtering.
  • amorphous transparent oxide for example, amorphous ITO or IZO
  • H 2 O is added to the process gas for sputtering film formation, and the film is formed at a substrate temperature of 120 ° C. or lower.
  • the transparent electrode 81 is electrically connected to the drain electrode 70d.
  • the semiconductor device 100a having the TFT 10a is completed.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor device 100b.
  • the semiconductor device 100b is different from the semiconductor device 100a in that the semiconductor device 100b includes an etch stopper layer 82 formed so as to cover the channel region on the oxide semiconductor layer 68 included in the TFT 10b. On the etch stopper layer 82, a part of the source electrode 70s and the drain electrode 70d is formed.
  • the etch stopper layer 82 is made of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN x ).
  • FIG. 9 is a schematic cross-sectional view of the semiconductor device 100c.
  • the semiconductor device 100c is different from the semiconductor device 100a in that a source electrode 70s and a drain electrode 70d are formed under the oxide semiconductor layer 68 included in the TFT 10c.
  • FIG. 10 is a schematic cross-sectional view illustrating a method for manufacturing the semiconductor device 100b.
  • 11 and 12 are schematic cross-sectional views illustrating a method for manufacturing the semiconductor device 100c.
  • the gate electrode 62, the gate insulating layer 66, and the oxide semiconductor layer 68 are formed on the substrate 60 by the method described above.
  • an etch stopper layer 82 is formed on the oxide semiconductor layer 68 by a CVD method.
  • the etch stopper layer 82 is formed so as to cover at least a portion to be a channel region of the oxide semiconductor layer 68.
  • the etch stopper layer 82 is made of, for example, silicon oxide.
  • the etch stopper layer 82 can be formed of silicon nitride or silicon oxynitride.
  • the thickness of the etch stopper layer 82 is, for example, not less than 50 nm and not more than 300 nm. Formation of the etch stopper layer 82 can prevent the oxide semiconductor layer 68 from being damaged by etching or the like in a later step.
  • the source electrode 70s and the drain electrode 70d are formed on the etch stopper layer 82 by the method described above.
  • the protective layer 72, the oxygen supply layer 74, the diffusion prevention layer 78, the dielectric layer 79 and the transparent electrode 81 are formed by the method described above.
  • the semiconductor device 100b having the TFT 10b shown in FIG. 8 is completed.
  • a gate electrode 62 and a gate insulating layer 66 are formed on the substrate 60 by the method described above.
  • the source electrode 70s and the drain electrode 70d are formed on the gate insulating layer 66 by the method described above.
  • the oxide semiconductor layer 68 is formed on the source electrode 70s and the drain electrode 70d by the method described above. A portion of the oxide semiconductor layer 68 that is located between the source electrode 70s and the drain electrode 70d and overlaps with the gate electrode 62 with the gate insulating layer 66 interposed therebetween serves as a channel region.
  • the protective layer 72 is formed on the oxide semiconductor layer 68 by the method described above.
  • the oxygen supply layer 74, the diffusion prevention layer 78, the dielectric layer 79, and the transparent electrode 81 are formed by the method described above.
  • the semiconductor device 100c having the TFT 10c shown in FIG. 9 is completed.
  • FIG. 13 is a schematic plan view of the semiconductor device 100a.
  • the semiconductor device 100a includes a display area 101 in which a pixel TFT 10a is formed and a frame area that does not contribute to display and is located around the display area.
  • a gate input terminal 103 and a source input terminal 105 are formed in the frame region.
  • a contact portion 108 for contacting the common electrode 78 and a common wiring (not shown) is formed in the frame region.
  • the contact portions 108 are formed on the gate input terminal 103 side and the source input terminal 105 side, respectively.
  • the common electrode 78 is formed of a crystalline oxide having a small electric resistance, unlike the liquid crystal display device described in Patent Document 1, the contact portion 108 is not formed for each pixel. Therefore, the aperture ratio of the pixel does not decrease.
  • an oxygen defect reduction process of the oxide semiconductor layer by supplying oxygen from the oxygen supply layer 74 is performed at the same time by annealing for stabilizing the processed wiring width after forming the conductive film for forming the common electrode 78. Therefore, the production efficiency of the semiconductor device 100a is improved, the variation in the electrical characteristics of the TFT 10a is reduced, and the reliability is improved. The same applies to the semiconductor devices 100b and 100c described above.
  • FIG. 14 is a schematic cross-sectional view of the contact portion 108.
  • the 14A is formed on the substrate 60, and a gate portion 62a formed of the same conductive film as the gate electrode 62 of the TFT 10a; a gate insulating layer 66 formed on the substrate 60; A protective layer 72 formed on the gate insulating layer 66, an oxygen supply layer 74 formed on the protective layer 72, a common electrode 78 formed on the oxygen supply layer 74, and a common electrode 78 And a dielectric layer 79 formed thereon.
  • the common electrode 78 is electrically connected to the gate portion 62 a in a contact hole formed in the protective layer 72 and the oxygen supply layer 74.
  • a contact hole for electrically connecting the common electrode 78 and the gate portion 62a is formed on the gate portion 62a.
  • the dielectric layer 79 is formed so as to cover the common electrode 78.
  • the contact portion 108 shown in FIG. 14B is formed on the gate insulating layer 66 formed on the substrate 60 and on the gate insulating layer 66, and has the same conductivity as the source electrode 70s and / or the drain electrode 70d of the TFT 10a.
  • the source part 70c formed of a film, the protective layer 72 formed on the gate insulating layer 66, the oxygen supply layer 74 formed on the protective layer 72, and the oxygen supply layer 74 are formed.
  • a common electrode 78 and a dielectric layer 79 formed on the common electrode 78 are included.
  • the common electrode 78 is electrically connected to the source part 70 c in a contact hole formed in the protective layer 72 and the oxygen supply layer 74.
  • a contact hole for electrically connecting the common electrode 78 and the source part 70c is formed on the source part 70c.
  • the dielectric layer 79 is formed so as to cover the common electrode 78.
  • the contact portion 108 shown in FIG. 14C is formed on the substrate 60, and a gate portion 62a formed from the same conductive film as the gate electrode 62 of the TFT 10a, and a gate insulating layer 66 formed on the substrate 60, A source part 70c formed on the gate part 62a and made of the same conductive film as the source electrode 70s and / or the drain electrode 70d of the TFT 10a; a protective layer 72 formed on the gate insulating layer 66; It has an oxygen supply layer 74 formed on the protective layer 72, a common electrode 78 formed on the oxygen supply layer 74, and a dielectric layer 79 formed on the common electrode 78.
  • the source part 70 c is electrically connected to the gate part 62 a in the opening formed in the gate insulating layer 66.
  • the common electrode 78 is electrically connected to the source part 70 c in a contact hole formed in the protective layer 72 and the oxygen supply layer 74.
  • a contact hole for electrically connecting the common electrode 78 and the source part 70c is formed on the source part 70c.
  • the dielectric layer 79 is formed so as to cover the common electrode 78.
  • the source part 70 c is electrically connected to the gate part 62 a in the opening formed in the gate insulating layer 66.
  • the common electrode 78 is electrically connected to the source part 70 c in a contact hole formed in the protective layer 72 and the oxygen supply layer 74.
  • a contact hole for electrically connecting the common electrode 78 and the source part 70c is not formed on the gate part 62a.
  • the dielectric layer 79 is formed so as to cover the common electrode 78.
  • the structure shown in FIGS. 14A, 14C, and 14D can be used.
  • the structure shown in FIGS. 14B, 14C and 14D can be used.
  • the semiconductor devices 100a to 100c are semiconductor devices suitable for high-definition pixels while reducing defects generated in the oxide semiconductor layer of the oxide semiconductor TFT.
  • the embodiment of the present invention is suitably used for a semiconductor device having a thin film transistor and a display device such as a liquid crystal display device and an organic EL display device having the thin film transistor on a TFT substrate.
  • TFT Thin Film Transistor
  • substrate substrate
  • gate electrode gate insulating layer
  • oxide semiconductor layer oxide semiconductor layer
  • drain electrode drain electrode
  • protective layer oxygen supply layer
  • diffusion prevention layer 79 dielectric layer
  • transparent electrode 100a TFT substrate (semiconductor device)

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Abstract

　薄膜トランジスタ（１０ａ）を備える半導体装置（１００ａ）は、基板（６０）の上に形成されたゲート電極（６２）と、ゲート電極の上に形成されたゲート絶縁層（６６）と、ゲート絶縁層の上に形成された酸化物半導体層（６８）と、それぞれが酸化物半導体層に電気的に接続されているソース電極（７０ｓ）およびドレイン電極（７０ｄ）と、酸化物半導体層、ソース電極およびドレイン電極の上に形成された保護層（７２）と、保護層の上に形成された酸素供給層（７４）と、酸素供給層の上に形成された拡散防止層（７８）と、拡散防止層の上に形成され、非晶質透明酸化物から形成された透明電極（８１）とを備える。

Description

[規則37.2に基づきISAが決定した発明の名称]　半導体装置
　本発明は、薄膜トランジスタを備える半導体装置、その製造方法および液晶表示装置に関する。
　アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層と、液晶層に電圧を印加するための一対の電極とを備えている。
　アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モード、ＩＰＳ（In-Plane-Switching）モード、ＦＦＳ（Fringe Field Switching）モードなどが挙げられる。
　このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　横方向電界方式の動作モードのうちＩＰＳモードの液晶表示装置では、ＴＦＴ基板上に、金属膜のパターニングによって一対の櫛歯電極が形成される。このため、透過率および開口率が低くなるという問題がある。これに対し、ＦＦＳモードの液晶表示装置では、ＴＦＴ基板上に形成する電極を透明化することにより、開口率および透過率を改善できる。
　ＦＦＳモードの液晶表示装置は、例えば、特許文献１および２などに開示されている。
　これらの表示装置のＴＦＴ基板には、ＴＦＴの上方に、共通電極および画素電極が絶縁膜を介して設けられている。これらの電極のうち液晶層側に位置する電極（例えば画素電極）には、スリット状の開口が形成されている。これにより、画素電極から出て液晶層を通り、さらにスリット状の開口を通って共通電極に至る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。
　一方、近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。例えば特許文献１には、酸化物半導体ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が開示されている。
　特許文献１に記載の液晶表示装置では、ＴＦＴの酸化物半導体層を覆うように形成される層間膜として、透過する可視光の光強度を減衰させる機能を有する膜を形成して、ＴＦＴの電気特性が変動するのを防止しつつ、カラーフィルタとして機能させ液晶表示装置の製造コストを低下させている。
特開２０１０－１５６９６０号公報 特開２００８－３２８９９号公報
　しかしながら、酸化物半導体ＴＦＴでは、ＴＦＴの製造プロセス中、例えば熱処理工程等において酸素欠損が生じ、キャリア濃度が上昇してしきい値電圧やドレイン電流の立ち上がり電圧がマイナス側にシフトするなどの問題が発生し得る。また、ソース・ドレイン電極のエッチング工程やその上部の絶縁層の形成工程において、下方にある酸化物半導体層が、還元作用等のダメージを受けるという問題も生じ得る。
　発明者が検討した結果、酸化物半導体層がその下部のゲート絶縁層、またはその上部の保護層等と接する構成の酸化物半導体ＴＦＴにおいては、酸化物半導体層内部、または酸化物半導体層と絶縁層、保護層等との界面近傍に酸素欠損等による欠陥準位が発生し易く、それにより、ＴＦＴの特性低下、信頼性低下、品質のばらつき増加等の問題が発生することがわかった（例えば、国際公開第２０１２／０８６５１３号）。参考のために、国際公開第２０１２／０８６５１３号の開示内容の全てを本明細書に援用する。
　特許文献１では、熱処理工程時における絶縁層および有機樹脂層に含まれる水素や水などの拡散によるＴＦＴ特性への影響は考慮されておらず、これらの拡散によりＴＦＴの電気特性がばらつくと考えられる。さらに、特許文献１に開示されている液晶表示装置では、ＦＦＳモードの液晶表示装置における上層および下層画素電極と対応する配線・電極とを電気的に接続させるコンタクト部が画素ごとに形成されているので、画素の高精細化には不利である。
　本発明は、上記に鑑みてなされたものであり、酸化物半導体ＴＦＴの酸化物半導体層に発生する欠陥を低減させつつ、画素の高精細化に適した半導体装置を提供することを目的とする。
　本発明による実施形態による半導体装置は、薄膜トランジスタを備える半導体装置であって、基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、それぞれが前記酸化物半導体層に電気的に接続されているソース電極およびドレイン電極と、前記酸化物半導体層、前記ソース電極および前記ドレイン電極の上に形成された保護層と、前記保護層の上に形成された酸素供給層と、前記酸素供給層の上に形成された拡散防止層と、前記拡散防止層の上に形成され、非晶質透明酸化物から形成された透明電極と、を備える。
　ある実施形態において、前記拡散防止層は、結晶性透明酸化物から形成された他の透明電極である。
　ある実施形態において、前記拡散防止層は、前記薄膜トランジスタを前記保護層および前記酸素供給層を介して覆うように形成されている。
　ある実施形態において、前記酸素供給層が、水（Ｈ2Ｏ）、ＯＲ基、またはＯＨ基を含む材料からなる層である。
　ある実施形態において、前記酸素供給層が、アクリル樹脂、ＳＯＧ材料、シリコーン樹脂、エステル重合樹脂、あるいはシラノール基、ＣＯ－ＯＲ基、またはＳｉ－ＯＨ基を含む樹脂からなる。
　ある実施形態において、前記酸素供給層の厚さが５００ｎｍ以上３５００ｎｍ以下の範囲にある。
　ある実施形態において、前記拡散防止層の厚さが５０ｎｍ以上５００ｎｍ以下の範囲にある。
　ある実施形態において、前記保護層が、酸化シリコンまたは窒化シリコンからなる。
　ある実施形態において、前記酸化物半導体層のチャネル領域を覆うようにエッチストッパ層が形成されている。
　ある実施形態において、前記酸化物半導体層の下に前記ソース電極および前記ドレイン電極が形成されている。
　本発明による実施形態における液晶表示装置は、上述した構成を有する半導体装置を有する液晶表示装置であって、前記透明電極は画素電極であり、前記他の透明電極は共通電極である。
　本発明による実施形態における半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に、ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、それぞれが前記酸化物半導体層に電気的に接続されるように形成されたソース電極及びドレイン電極とを有する薄膜トランジスタを形成する工程と、（Ｂ）前記酸化物半導体層、前記ソース電極および前記ドレイン電極の上に保護層を形成する工程と、（Ｃ）前記保護層の上に酸素供給層を形成する工程と、（Ｄ）前記酸素供給層の上に拡散防止層を形成する工程と、（Ｅ）前記拡散防止層の上に非晶質透明酸化物を含む透明電極を形成する工程と、包含し、前記工程（Ｅ）において、前記透明電極を形成する非晶質透明酸化物膜成膜後のアニール処理を行わない。
　ある実施形態において、前記工程（Ｄ）は、前記拡散防止層として、結晶性透明酸化物を含む他の透明電極を形成する工程を包含する。
　ある実施形態において、前記工程（Ｄ）は、前記薄膜トランジスタを前記保護層および前記酸素供給層を介して覆うように前記拡散防止層を形成する工程を包含する。
　ある実施形態において、前記工程（Ａ）は、前記酸化物半導体層のチャネル領域となる部分を覆うようにエッチストッパ層を形成する工程を包含する。
　ある実施形態において、前記工程（Ａ）は、前記ソース電極および前記ドレイン電極の上に前記酸化物半導体層を形成する工程を包含する。
　本発明の実施形態によれば、酸化物半導体ＴＦＴの酸化物半導体層に発生する欠陥を低減しつつ、画素の高精細化に適した半導体装置が提供される。
（ａ）は、本発明の実施形態による半導体装置１００ａの模式的な断面図であり、（ｂ）は、半導体装置１００ａを有する液晶表示装置１０００の模式的な断面図である。 （ａ）および（ｂ）は、透明電極８１を形成する導電膜の成膜後のアニール処理の有無によるＴＦＴの電気特性の変動を説明するグラフである。 （ａ）および（ｂ）は、透明電極８１を形成する導電膜の成膜後のアニール処理の有無によるＴＦＴの電気特性の変動を説明するグラフである。 （ａ）および（ｂ）は、透明電極８１を形成する導電膜の成膜後のアニール処理の有無によるＴＦＴの電気特性の変動を説明するグラフである。 （ａ）および（ｂ）は、酸素供給層７４からの酸素供給による酸化物半導体ＴＦＴ１０ａの電気特性の改善を説明するグラフである。 （ａ）～（ｆ）は、半導体装置１００ａの製造方法を説明する模式的な断面図である。 （ａ）および（ｂ）は、半導体装置１００ａの製造方法を説明する模式的な断面図である。 本発明による他の実施形態における半導体装置１００ｂの模式的な断面図である。 本発明によるさらに他の実施形態における半導体装置１００ｃの模式的な断面図である。 （ａ）～（ｉ）は、半導体装置１００ｂの製造方法を説明する模式的な断面図である。 （ａ）～（ｅ）は、半導体装置１００ｃの製造方法を説明する模式的な断面図である。 （ａ）～（ｃ）は、半導体装置１００ｃの製造方法を説明する模式的な断面図である。 半導体装置１００ａの模式的な平面図である。 （ａ）～（ｄ）は、コンタクト部１０８の模式的な断面図である。
　以下、図面を参照しながら、本発明の実施形態による表示装置、半導体装置を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明の半導体装置は、酸化物半導体ＴＦＴが形成されたＴＦＴ基板であり、各種表示装置や電子機器などのＴＦＴ基板を広く含むものとする。本実施形態の説明においては、半導体装置を、酸化物半導体ＴＦＴをスイッチング素子として備えた表示装置のＴＦＴ基板として説明する。
　図１（ａ）は、本発明の実施形態による半導体装置（ＴＦＴ基板）１００ａの模式的な断面図である。
　図１（ａ）に示すように、ＴＦＴ１０ａは、ガラス基板等の基板６０の上に形成されたゲート電極６２と、基板６０の上にゲート電極６２を覆うように形成されたゲート絶縁層６６と、ゲート絶縁層６６の上に形成された酸化物半導体層６８と、ゲート絶縁層６６および酸化物半導体層６８の上に形成されたソース電極７０ｓおよびドレイン電極７０ｄと、ソース電極７０ｓおよびドレイン電極７０ｄの上に形成された保護層７２と、保護層７２の上に形成された酸素供給層７４と、酸素供給層７４の上に形成された拡散防止層７８と、拡散防止層７８の上に非晶質透明酸化物（例えば、アモルファスＩＴＯ（Indium Tin Oxide）またはアモルファスＩＺＯ（Indium Zinc Oxide））から形成された透明電極（透明画素電極）８１とを備えている。ＴＦＴ１０ａにおいては、拡散防止層７８と透明電極８１との間に誘電体層（絶縁層）７９が形成されている。透明電極８１は誘電体層７９、酸素供給層７４および保護層７２に形成されたコンタクトホール内でドレイン電極７０ｄと電気的に接続されている。
　このように、透明電極８１を非晶質透明酸化物から形成すると、非晶質透明酸化物層形成後のアニール処理を行わなくとも透明電極８１の加工（パターニング）が安定し、線幅のばらつきが小さい。さらに、誘電体層７９に含まれる水素が拡散するのを防止し、水素の拡散により、酸化物半導体層６８を有するＴＦＴ１０ａの電気的特性が変動するのを防止できる。
　本願の発明者の検討によると、透明電極８１を結晶性の透明酸化物（例えば、多結晶性のＩＴＯ）から形成すると、結晶性の透明酸化物膜の成膜後の加工安定化のためのアニール処理により、誘電体層７９に含まれる水素が酸化物半導体層６８のチャネル領域まで拡散して、酸化物半導体を還元して酸素欠陥を増大させ、ＴＦＴのしきい値電圧がマイナス側にシフトするという問題を見出した。しかしながら、上述したように透明電極８１を非晶質透明酸化物から形成すると、非晶質透明酸化物膜の成膜後アニール処理を行わなくても加工安定性に優れ、酸化物半導体に酸素欠陥が増大しにくい。なお、電気抵抗の大きい非晶質透明酸化物から形成された透明電極８１とドレイン電極７０ｄとを接続させるコンタクト部は画素ごとに形成することが好ましい。
　拡散防止層７８は例えば結晶性透明酸化物（例えば、多結晶性のＩＴＯまたは多結晶性のＩＺＯ）から形成される。本実施形態において、拡散防止層７８は共通電極として機能する。拡散防止層７８を他の透明電極（または共通電極）７８と呼ぶことがある。詳細は後述するが、電気抵抗の小さい結晶性透明酸化物層を共通電極７８として用いると、例えば、ソース配線又はゲート配線と同一の導電膜から形成されたコモン配線と共通電極７８とを電気的に接続させるコンタクト部の数を低減でき、表示に寄与しない額縁領域の狭小化に有利となる。さらに、共通電極７８に常にコモン電位（共通電位）を印加する場合において、表示領域におけるコモン電位の均一性が向上し、表示品位が高まる。
　拡散防止層７８は、保護層７２および酸素供給層７４を介してＴＦＴ１０ａを覆うように形成されている。このように拡散防止層７８を形成すると、拡散防止層７８のパターニング後に行うアニール処理により酸素供給層７４に含まれる水分またはＯＨ基もしくはＯＲ基に由来する酸素が外界へ拡散し放出されるのを抑制し、酸化物半導体層６８側に拡散して酸化物半導体層６８のチャネル領域の酸素欠損を修復し、トランジスタ特性の向上、特性のばらつきの低減および信頼性の向上が図れる。
　ゲート電極６２は、例えばチタン（Ｔｉ）からなる下層ゲート電極の上に、例えば銅（Ｃｕ）からなる上層ゲート電極が形成された２層構造を有し得る。ゲート電極６２を、Ｔｉ／Ａｌ（アルミニウム）／Ｔｉ等の３層構成としてもよい。ゲート絶縁層６６は、窒化シリコンによって形成されている。ゲート絶縁層６６を、酸化シリコンで形成してもよく、窒化シリコン層と酸化シリコン層との２層構成に形成してもよい。
　酸化物半導体層６８は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）からなる層である。酸化物半導体層６８の上に形成されたソース電極７０ｓおよびドレイン電極７０ｄは、Ｔｉ／Ａｌ／Ｔｉの３層構成からなる導電層である。ソース電極７０ｓおよびドレイン電極７０ｄを、Ａｌ／Ｔｉ、Ｃｕ／Ｔｉ、Ｃｕ／Ｍｏ（モリブデン）等の２層構成としてもよい。保護層７２は、酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮx）により形成されている。保護層７２を設けない構成もあり得る。
　酸素供給層７４は、水（Ｈ2Ｏ）、ＯＲ基、またはＯＨ基を含む材料からなる層である。本実施形態では、酸素供給層７４は、例えばアクリル樹脂をスピンコート法によって塗布して形成されている。ＳＯＧ（spin on glass）材料には、例えばシリコ－ン（ｓｉｌｉｃｏｎｅ）樹脂、シラノール（例えば、テトラヒドロキシシラン（Ｓｉ（ＯＨ）4））、アルコキシシラン、または／およびシロキサン樹脂を含む材料を用いることができる。酸素供給層７４を、シラノール基またはＳｉ－ＯＨ基を含む他の樹脂材料から形成してもよい。また、酸素供給層７４は、エステル重合樹脂、またはＣＯ－ＯＲ基を含む樹脂材料によって形成してもよい。
　誘電体層７９は、酸化シリコン、窒化シリコン、または酸化窒化シリコンにより形成されている。中でも、窒化シリコンおよび酸化窒化シリコンは量産性に優れる。誘電体層７９は、拡散防止層７８と透明電極８１との間に形成される層間絶縁層である。
　本実施形態において、透明電極８１は、アモルファスＩＴＯから形成されている。アモルファスＩＴＯと多結晶性のＩＴＯとは以下のような方法で区別できる。例えばリン酸、硝酸および酢酸を含む酸系エッチング液またはシュウ酸を含む酸性エッチング液に浸漬したとき、ＩＴＯがエッチングされる場合、このＩＴＯはアモルファスＩＴＯであり、ＩＴＯがエッチングされない、またはエッチング速度が非常に小さい（例えば、０．２ｎｍ／ｓｅｃ以下）場合、このＩＴＯは多結晶性のＩＴＯである。透明電極８１にはスリットが形成され、共通電極７８は画素の略全面にわたり形成されている。
　次に、図１（ｂ）を参照しながら、本実施形態の半導体装置１００ａを用いた液晶表示装置の構成を説明する。図１（ｂ）は、本実施形態の液晶表示装置１０００を例示する模式的な断面図である。液晶表示装置１０００は、ＦＦＳモードの液晶表示装置である。
　図１（ｂ）に示すように、液晶表示装置１０００は、液晶層９３０を挟んで互いに対向するＴＦＴ基板１００ａ（半導体装置１００ａに対応）および対向基板９００と、ＴＦＴ基板１００ａおよび対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット９４０とを備えている。ＴＦＴ基板１００ａでは、透明電極８１は画素毎に離間し、スリット（図示せず）が設けられている。拡散防止層（共通電極）７８は、少なくとも透明電極８１のスリットの下方に、誘電体層７９を介して存在し、共通電極として機能する。
　図示していないが、ＴＦＴ基板１００ａの周辺領域には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路、および複数の信号線（データバスライン）を駆動する信号線駆動回路が配置されている。走査線駆動回路及び信号線駆動回路は、ＴＦＴ基板１００ａの外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン－オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路から表示信号（透明電極８１への印加電圧）が、複数の信号線に供給される。
　対向基板９００は、カラーフィルタ９５０を備えている。カラーフィルタ９５０は、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。
　液晶表示装置１０００では、ＴＦＴ基板１００ａの共通電極である拡散防止層７８と画素電極である透明電極８１との間に与えられる電位差に応じて、液晶層９３０の液晶分子が配向し、表示がなされる。
　次に、図２～図４を参照しながら、透明電極８１を形成する導電膜の成膜後のアニール処理の有無によるＴＦＴの電気特性の変動について説明する。
　図２（ａ）、図３（ａ）および図４（ａ）は、透明電極８１を形成する導電膜の成膜後のアニール処理を行わない場合における、複数の酸化物半導体ＴＦＴの電圧－電流（Ｖｇ－Ｉｄ）特性を表したグラフである。図２（ｂ）、図３（ｂ）および図４（ｂ）は透明電極８１を形成する導電膜の成膜後のアニール処理を行った場合における、複数の酸化物半導体ＴＦＴの電圧－電流特性を表したグラフである。いずれのグラフにおいても、横軸はゲート電圧値を表し、縦軸はソース－ドレイン電流値を表している。なお、図２（ａ）および図２（ｂ）において、測定した酸化物半導体ＴＦＴのチャネル長Ｌは６μｍ（Ｌ＝６μｍ）であり、チャネル幅Ｗは５μｍである（Ｗ＝５μｍ）。図３（ａ）および図３（ｂ）において、測定した酸化物半導体ＴＦＴのチャネル長Ｌは８μｍ（Ｌ＝８μｍ）であり、チャネル幅Ｗは５μｍである（Ｗ＝５μｍ）。図４（ａ）および図４（ｂ）において、測定した酸化物半導体ＴＦＴのチャネル長Ｌは１０μｍ（Ｌ＝１０μｍ）であり、チャネル幅Ｗは５μｍである（Ｗ＝５μｍ）。
　図２～図４から分かるように、透明電極８１を形成する導電膜の成膜後のアニール処理を行うと、誘電体層７９に含まれる水素が酸化物半導体層６８のチャネル領域まで拡散して、酸化物半導体を還元し、酸素欠陥を増大させることにより、ＴＦＴのＶｇ－Ｉｄ特性の立ち上がり電圧およびしきい値電圧がマイナス側に変動する特性異常が生じる。さらに、ソース・ドレイン電極７０ｓおよび７０ｄが例えばＴｉ（チタン）などの水素を吸蔵する性質を有する金属を含む場合、誘電体層７９から拡散してきた水素が、ソース・ドレイン電極７０ｓおよび７０ｄに吸蔵された後に酸化物半導体層６８へ放出される。このためチャネル長Ｌの短いトランジスタほど、チャネル領域にわたって還元されやすいのでＴＦＴ特性異常が顕著となる。これは、ＴＦＴの小型化によって、画素の高開口率化または高精細化を図る上で特に問題となる。
　次に、図５を参照しながら、酸素供給層７４からの酸素供給による酸化物半導体ＴＦＴ１０ａの電気特性の改善について説明する。
　図５（ａ）は、酸素供給層７４を形成していない場合における、複数の酸化物半導体ＴＦＴの電圧－電流（Ｖｇ－Ｉｄ）特性を表したグラフである。図５（ｂ）は、酸素供給層（本実施形態において、有機絶縁層）７４を形成後、アニール処理を行った場合における、複数の酸化物半導体ＴＦＴの電圧－電流（Ｖｇ－Ｉｄ）特性を表したグラフである。
　図５からわかるように、酸素供給層７４を形成後、アニール処理を行うと、酸素供給層７４に含まれる水、ＯＲ基、またはＯＨ基に由来する酸素が酸化物半導体層６８のチャネル領域まで拡散して酸素欠陥を修復し、酸化物半導体ＴＦＴのＶｇ－Ｉｄ特性が改善する。このため、アニール処理は、酸素が酸化物半導体層６８のチャネル領域に効率的に拡散させることができる工程で行うことが好ましい。本実施形態において、共通電極７８が、酸素が外界に散逸するのを防止する拡散防止層として機能するので、共通電極７８を形成した後にアニール処理を行なっている。
　次に、図６および図７を参照しながら半導体装置１００ａの製造方法を説明する。
　図６（ａ）～（ｆ）、図７（ａ）および（ｂ）は、ＴＦＴ基板１００ａの製造工程を示す模式的な断面図である。
　まず、基板６０の上にスパッタ法などにより、Ｔｉ（チタン）層、Ａｌ（アルミニウム）層およびＴｉ層をこの順に積層する。それぞれのＴｉ層の厚さは３０ｎｍ以上１５０ｎｍ以下であり、Ａｌ層の厚さは２００ｎｍ以上５００ｎｍ以下である。次に、積層した３層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして、図６（ａ）に示すゲート電極６２を得る。このとき、ここでは図示しない走査線、補助容量線、補助容量電極等も同時に形成される。その後、残ったレジストの剥離および基板６０の洗浄が行われる。ゲート電極６２は、例えば、Ｔｉ、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｃｕ（銅）などの単層膜、積層膜または合金膜などから形成されてもよい。
　次に、図６（ｂ）に示すように、基板６０の上にゲート電極６２を覆うようにゲート絶縁層６６を積層する。ゲート絶縁層６６は、厚さ１００ｎｍ以上７００ｎｍ以下であって、プラズマＣＶＤ法によって窒化シリコン層および酸化シリコン層の順に積層された層である。ゲート絶縁層６６は、単層の窒化シリコン層や酸化シリコン層であってもよい。
　次に、図６（ｃ）に示すように、ゲート絶縁層６６の上に酸化物半導体層６８を積層する。酸化物半導体層６８は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ；Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）層であり、スパッタ法によって厚さ１０ｎｍ以上１００ｎｍ以下で積層される。酸化物半導体層６８を塗布法またはインクジェット法によって積層してもよい。酸化物半導体層６８は、ＩＧＺＯ層の代わりに他の種類の酸化物半導体膜から形成されてもよい。
　次に、スパッタ法により、ゲート絶縁層６６の上に酸化物半導体層６８を覆うように、Ｔｉ膜を形成する。次に、フォトリソグラフィ法およびウェットエッチング法によって、これらＴｉ膜をパターニングして、図６（ｄ）に示すように、ソース電極７０ｓおよびドレイン電極７０ｄを得る。その後、残ったレジストの除去、および基板洗浄がなされる。ウェットエッチングの代わりにドライエッチングを用いることも可能である。Ｔｉ膜の代わりに、Ｔｉ、Ｔａ、ＣｕおよびＭｏからなる単層膜、積層膜および合金膜を用いてもよい。この工程では、ここでは図示しない信号線および補助容量対向電極等も同時に形成される。
　次に、図６（ｅ）に示すように、ＣＶＤ法により酸化シリコンを基板６０全体に積層して、保護層７２を形成する。保護層７２には、ドレイン電極７０ｄの一部を露出する開口部が形成される。酸化シリコンの代わりに、窒化シリコンや酸化窒化シリコンを積層してもよく、また、酸化シリコンおよび窒化シリコンの両方を積層してもよい。保護層７２の厚さは、２５ｎｍ以上３５０ｎｍ以下である。保護層７２の厚さがこれよりも薄い場合、保護層としての機能が落ち、ＴＦＴ１０ａの信頼性が低下する。これよりも厚い場合には、膜応力等による膜剥がれが懸念される。またその場合、保護層７２の成膜およびエッチングに時間がかかり、生産性が悪くなる。その後、大気雰囲気下において、約２００℃以上約４００℃以下の温度でアニール処理を行う。
　次に、図６（ｆ）に示すように、スピンコートにより、保護層７２の上にアクリル樹脂からなる酸素供給層７４を形成する。酸素供給層７４には、保護層７２の開口部と整合するように開口部が形成される。アクリル樹脂の代わりにシリコーン樹脂等のＳＯＧ材料をスピンコートで塗布して酸素供給層７４を形成してもよい。酸素供給層７４としては、シラノール、アルコキシシラン、シロキサン樹脂等からなる層を用いることができる。酸素供給層７４を、シラノール基またはＳｉ－ＯＨ基を含む他の樹脂材料から形成してもよい。また、酸素供給層７４を、エステル重合樹脂、またはＣＯ－ＯＲ基を含む樹脂材料によって形成してもよい。酸素供給層７４の厚さは、５００ｎｍ以上３５００ｎｍ以下である。酸素供給層７４の厚さが５００ｎｍ未満である場合、酸素供給による電気特性の改善の効果が十分に得られない恐れがあり、また、３５００ｎｍを超える場合には、膜剥がれ、および生産性の低下が懸念される。
　次に、図７（ａ）に示すように、酸素供給層７４の上に拡散防止層７８を形成する。拡散防止層７８は、ＩＴＯまたはＩＺＯからなり、共通電極として機能する。拡散防止層７８は多結晶性のIＴＯまたはＩＺＯから形成することが好ましい。拡散防止層７８は、少なくとも酸化物半導体層６８のうちのチャネル領域となる部分を覆うように形成される。拡散防止層７８は開口部を有し、拡散防止層７８の開口部の内側に保護層７２の開口部および酸素供給層７４の開口部が位置するように拡散防止層７８が形成される。拡散防止層７８をパターニングする工程のうちウェットエッチング工程の際に、酸素供給層７４が水分を吸収して膨潤するので、ウェットエッチング工程後に約２００℃の温度でアニール処理を行う。このアニール処理の際に、酸素供給層７４から酸化物半導体層６８に酸素が供給されて酸化物半導体層６８の酸素欠陥を修復するので、酸化物半導体ＴＦＴの特性のばらつきが改善される。このとき、拡散防止層７８は、酸素の拡散を防ぐ拡散ブロック層として機能する。さらに、拡散防止層７８を多結晶性のＩＴＯから形成すると、加工線幅安定化のためにＩＴＯ膜成膜後に約２００℃の温度でアニール処理を行うが、このアニール処理の際にも、酸素供給層７４からの酸素が酸化物半導体層６８に供給されて酸素欠陥が修復し、酸化物半導体ＴＦＴの特性のばらつきが改善する。多結晶性のＩＴＯやＩＺＯは、非晶質のＩＴＯやＩＺＯに比べて電気抵抗が小さいので、コモン電位を入力するためのコンタクト部の配置数を低減することができ、さらに、生産性や表示に寄与しない額縁領域の幅を小さくできる。
　次に、図７（ｂ）に示すように、拡散防止層７８の上にＣＶＤ法により、約２００℃の基板温度以下で、窒化シリコンまたは酸化窒化シリコンからなる誘電体層７９を形成する。誘電体層７９の厚さは、１００ｎｍ以上５００ｎｍ以下である。基板温度が２２０℃超であると、酸素供給層７４が分解してガスが発生するおそれがある。また、基板温度が１７０℃未満であると、誘電体層７９中の水素濃度が高くなり、酸化物半導体ＴＦＴの電気特性のばらつきが大きくなるおそれがある。
　次に、図１に示すように、スパッタ法により、誘電体層７９の上に非晶質透明酸化物（例えば、非晶質のＩＴＯやＩＺＯ）を含む透明電極８１を形成する。特にＩＴＯを用いる場合は、スパッタ成膜のプロセスガスにＨ2Ｏを添加し、基板温度１２０℃以下で成膜する。透明電極８１はドレイン電極７０ｄに電気的に接続される。非晶質のＩＴＯやＩＺＯから透明電極８１を形成すると、アニール処理を行わなくとも線幅のばらつきが生じにくいので、非晶質透明酸化物膜の成膜後のアニール処理を行わない。これにより、アニール処理に伴う誘電体層７９に含まれる水素の拡散が生じないため、酸化物半導体層６８の還元によるキャリア濃度の増大を防ぐことができ、ＴＦＴ特性が良好な酸化物半導体ＴＦＴが得られる。
　以上の工程により、ＴＦＴ１０ａを有する半導体装置１００ａが完成する。
　次に、図８を参照しながら本発明による他の実施形態による半導体装置１００ｂを説明する。半導体装置１００ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。図８は、半導体装置１００ｂの模式的な断面図である。
　半導体装置１００ｂは、ＴＦＴ１０ｂが有する酸化物半導体層６８の上にチャネル領域を覆うように形成されたエッチストッパ層８２を有する点で、半導体装置１００ａと異なる。エッチストッパ層８２の上にはソース電極７０ｓおよびドレイン電極７０ｄの一部が形成されている。エッチストッパ層８２は、例えば酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮx）から形成される。
　次に、図９を参照しながら本発明によるさらに他の実施形態による半導体装置１００ｃを説明する。半導体装置１００ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。図９は、半導体装置１００ｃの模式的な断面図である。
　半導体装置１００ｃは、ＴＦＴ１０ｃが有する酸化物半導体層６８の下にソース電極７０ｓおよびドレイン電極７０ｄが形成されている点で、半導体装置１００ａと異なる。
　次に、図１０を参照しながら半導体装置１００ｂの製造方法を説明し、図１１および図１２を参照しながら半導体装置１００ｃの製造方法を説明する。図１０は、半導体装置１００ｂの製造方法を説明する模式的な断面図である。図１１および図１２は、半導体装置１００ｃの製造方法を説明する模式的な断面図である。
　まず、半導体装置１００ｂの製造方法を図１０を参照しながら説明する。
　図１０（ａ）～図１０（ｃ）に示すように、上述した方法で、基板６０上にゲート電極６２、ゲート絶縁層６６および酸化物半導体層６８を形成する。
　次に、図１０（ｄ）に示すように、酸化物半導体層６８の上にエッチストッパ層８２をＣＶＤ法により形成する。エッチストッパ層８２は、少なくとも酸化物半導体層６８のチャネル領域となる部分を覆うように形成される。エッチストッパ層８２は、例えば酸化シリコンから形成される。エッチストッパ層８２は、窒化シリコンや酸化窒化シリコンから形成され得る。エッチストッパ層８２の厚さは、例えば５０ｎｍ以上３００ｎｍ以下である。エッチストッパ層８２の形成により、後の工程でエッチングなどにより酸化物半導体層６８にダメージが及ぶことを防ぐことができる。
　次に、図１０（ｅ）に示すように、エッチストッパ層８２の上に、上述した方法でソース電極７０ｓおよびドレイン電極７０ｄを形成する。
　次に、図１０（ｆ）～図１０（ｉ）および図８に示すように、上述した方法で、保護層７２、酸素供給層７４、拡散防止層７８、誘電体層７９および透明電極８１を形成し、図８に示したＴＦＴ１０ｂを有する半導体装置１００ｂが完成する。
　次に、図１１および図１２を参照しながら、半導体装置１００ｃの製造方法を説明する。
　図１１（ａ）および図１１（ｂ）に示すように、上述した方法で、基板６０上にゲート電極６２およびゲート絶縁層６６を形成する。
　次に、図１１（ｃ）に示すように、ゲート絶縁層６６の上に、上述した方法でソース電極７０ｓおよびドレイン電極７０ｄを形成する。
　次に、図１１（ｄ）に示すように、ソース電極７０ｓおよびドレイン電極７０ｄの上に、上述した方法で酸化物半導体層６８を形成する。酸化物半導体層６８のうちソース電極７０ｓとドレイン電極７０ｄとの間に位置し、ゲート絶縁層６６を介してゲート電極６２と重なる部分は、チャネル領域となる。
　次に、図１１（ｅ）に示すように、酸化物半導体層６８の上に、上述した方法で保護層７２を形成する。
　次に、図１２（ａ）～図１２（ｃ）および図９に示すように、上述した方法で、酸素供給層７４、拡散防止層７８、誘電体層７９および透明電極８１を形成し、図９に示すＴＦＴ１０ｃを有する半導体装置１００ｃが完成する。
　次に、図１３を参照しながらＦＦＳモードの液晶表示装置において、共通電極７８とコモン電位を印加するコモン配線とをコンタクトさせるコンタクト部１０８について説明する。図１３は、半導体装置１００ａの模式的な平面図である。
　半導体装置１００ａは、画素用のＴＦＴ１０ａが形成されている表示領域１０１と表示領域の周辺に位置する表示に寄与しない額縁領域とを有する。額縁領域には、ゲート入力端子１０３とソース入力端子１０５が形成されている。また、額縁領域には、共通電極７８とコモン配線（不図示）とをコンタクトさせるコンタクト部１０８が形成されている。コンタクト部１０８は例えばゲート入力端子１０３側およびソース入力端子１０５側にそれぞれ形成されている。半導体装置１００ａにおいては、共通電極７８を電気抵抗の小さい結晶性の酸化物から形成しているので、特許文献１に記載の液晶表示装置とは異なり、画素ごとにコンタクト部１０８を形成しなくてもよいので画素の開口率が低下しない。さらに、コンタクト部１０８を多く形成しなくても良いので、額縁領域の狭小化に有利である。また、共通電極７８を形成するための導電膜の成膜後の加工配線幅安定化のためのアニール処理により、酸素供給層７４からの酸素供給による酸化物半導体層の酸素欠陥低減処理も同時に行うことができるので、半導体装置１００ａの生産効率が向上するとともに、ＴＦＴ１０ａの電気特性のばらつきが小さくなりかつ信頼性が向上する。上述した半導体装置１００ｂおよび１００ｃについても同様である。
　次に、コンタクト部１０８の構造について図１４を参照しながら説明する。図１４は、コンタクト部１０８の模式的な断面図である。
　図１４（ａ）に示すコンタクト部１０８は、基板６０上に形成され、ＴＦＴ１０ａのゲート電極６２と同一の導電膜から形成されたゲート部６２ａと、基板６０上に形成されたゲート絶縁層６６と、ゲート絶縁層６６の上に形成された保護層７２と、保護層７２の上に形成された酸素供給層７４と、酸素供給層７４の上に形成された共通電極７８と、共通電極７８の上に形成された誘電体層７９とを有する。共通電極７８は、保護層７２および酸素供給層７４に形成されたコンタクトホール内でゲート部６２ａと電気的に接続されている。共通電極７８とゲート部６２ａとを電気的に接続するコンタクトホールは、ゲート部６２ａ上に形成されている。誘電体層７９は共通電極７８を覆うように形成されている。
　図１４（ｂ）に示すコンタクト部１０８は、基板６０上に形成されたゲート絶縁層６６と、ゲート絶縁層６６の上に形成され、ＴＦＴ１０ａのソース電極７０ｓまたは／およびドレイン電極７０ｄと同一の導電膜から形成されたソース部７０ｃと、ゲート絶縁層６６の上に形成された保護層７２と、保護層７２の上に形成された酸素供給層７４と、酸素供給層７４の上に形成された共通電極７８と、共通電極７８の上に形成された誘電体層７９とを有する。共通電極７８は、保護層７２および酸素供給層７４に形成されたコンタクトホール内でソース部７０ｃと電気的に接続されている。共通電極７８とソース部７０ｃとを電気的に接続するコンタクトホールは、ソース部７０ｃ上に形成されている。誘電体層７９は共通電極７８を覆うように形成されている。
　図１４（ｃ）に示すコンタクト部１０８は、基板６０上に形成され、ＴＦＴ１０ａのゲート電極６２と同一の導電膜から形成されたゲート部６２ａと、基板６０上に形成されたゲート絶縁層６６と、ゲート部６２ａの上に形成され、ＴＦＴ１０ａのソース電極７０ｓまたは／およびドレイン電極７０ｄと同一の導電膜から形成されたソース部７０ｃと、ゲート絶縁層６６の上に形成された保護層７２と、保護層７２の上に形成された酸素供給層７４と、酸素供給層７４の上に形成された共通電極７８と、共通電極７８の上に形成された誘電体層７９とを有する。ソース部７０ｃは、ゲート絶縁層６６に形成された開口部内でゲート部６２ａに電気的に接続されている。共通電極７８は、保護層７２および酸素供給層７４に形成されたコンタクトホール内でソース部７０ｃと電気的に接続されている。共通電極７８とソース部７０ｃとを電気的に接続するコンタクトホールは、ソース部７０ｃ上に形成されている。誘電体層７９は共通電極７８を覆うように形成されている。
　図１４（ｄ）に示すコンタクト部１０８は、基板６０上に形成され、ＴＦＴ１０ａのゲート電極６２と同一の導電膜から形成されたゲート部６２ａと、基板６０上に形成されたゲート絶縁層６６と、ゲート部６２ａの上に形成され、ＴＦＴ１０ａのソース電極７０ｓまたは／およびドレイン電極７０ｄと同一の導電膜から形成されたソース部７０ｃと、ゲート絶縁層６６およびソース部７０ｃの上に形成された保護層７２と、保護層７２の上に形成された酸素供給層７４と、酸素供給層７４の上に形成された共通電極７８と、共通電極７８の上に形成された誘電体層７９とを有する。ソース部７０ｃは、ゲート絶縁層６６に形成された開口部内でゲート部６２ａに電気的に接続されている。共通電極７８は、保護層７２および酸素供給層７４に形成されたコンタクトホール内でソース部７０ｃと電気的に接続されている。共通電極７８とソース部７０ｃとを電気的に接続するコンタクトホールは、ゲート部６２ａ上に形成されていない。誘電体層７９は共通電極７８を覆うように形成されている。
　コンタクト部１０８のうちゲート入力端子部１０３側に位置するコンタクト部１０８は、図１４（ａ）、（ｃ）および（ｄ）に示した構造を用いることができる。コンタクト部１０８のうちソース入力端子部１０５側に位置するコンタクト部１０８は図１４（ｂ）、（ｃ）および（ｄ）に示した構造を用いることができる。
　以上、半導体装置１００ａ～１００ｃは、酸化物半導体ＴＦＴの酸化物半導体層に発生する欠陥を低減しつつ、画素の高精細化に適した半導体装置である。
　本発明の実施形態は、薄膜トランジスタを有する半導体装置、および薄膜トランジスタをＴＦＴ基板に備えた液晶表示装置、有機ＥＬ表示装置等の表示装置に好適に用いられる。
　１０ａ　　ＴＦＴ（薄膜トランジスタ）
　６０　　基板
　６２　　ゲート電極
　６６　　ゲート絶縁層
　６８　　酸化物半導体層
　７０ｄ　　ドレイン電極
　７０ｓ　　ソース電極
　７２　　保護層
　７４　　酸素供給層
　７８　　拡散防止層
　７９　　誘電体層
　８１　　透明電極
　１００ａ　　ＴＦＴ基板（半導体装置）

Claims (16)

  1. 　薄膜トランジスタを備える半導体装置であって、
    　基板の上に形成されたゲート電極と、
    　前記ゲート電極の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に形成された酸化物半導体層と、
    　それぞれが前記酸化物半導体層に電気的に接続されているソース電極およびドレイン電極と、
    　前記酸化物半導体層、前記ソース電極および前記ドレイン電極の上に形成された保護層と、
    　前記保護層の上に形成された酸素供給層と、
    　前記酸素供給層の上に形成された拡散防止層と、
    　前記拡散防止層の上に形成され、非晶質透明酸化物から形成された透明電極と、を備えた、半導体装置。
  2. 　前記拡散防止層は、結晶性透明酸化物から形成された他の透明電極である、請求項１に記載の半導体装置。
  3. 　前記拡散防止層は、前記薄膜トランジスタを前記保護層および前記酸素供給層を介して覆うように形成されている、請求項１または２に記載の半導体装置。
  4. 　前記酸素供給層が、水（Ｈ2Ｏ）、ＯＲ基、またはＯＨ基を含む材料からなる層である、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記酸素供給層が、アクリル樹脂、ＳＯＧ材料、シリコーン樹脂、エステル重合樹脂、あるいはシラノール基、ＣＯ－ＯＲ基、またはＳｉ－ＯＨ基を含む樹脂からなる、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記酸素供給層の厚さが５００ｎｍ以上３５００ｎｍ以下の範囲にある、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記拡散防止層の厚さが５０ｎｍ以上５００ｎｍ以下の範囲にある、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記保護層が、酸化シリコンまたは窒化シリコンからなる、請求項１から７のいずれかに記載の半導体装置。
  9. 　前記酸化物半導体層のチャネル領域を覆うようにエッチストッパ層が形成されている、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記酸化物半導体層の下に前記ソース電極および前記ドレイン電極が形成されている、請求項１から８のいずれかに記載の半導体装置。
  11. 　請求項１から１０に記載の半導体装置を有する液晶表示装置であって、
    　前記透明電極は画素電極であり、
    　前記他の透明電極は共通電極である、液晶表示装置。
  12. 　薄膜トランジスタを備えた半導体装置の製造方法であって、
    　（Ａ）基板上に、ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、それぞれが前記酸化物半導体層に電気的に接続されるように形成されたソース電極及びドレイン電極とを有する薄膜トランジスタを形成する工程と、
    　（Ｂ）前記酸化物半導体層、前記ソース電極および前記ドレイン電極の上に保護層を形成する工程と、
    　（Ｃ）前記保護層の上に酸素供給層を形成する工程と、
    　（Ｄ）前記酸素供給層の上に拡散防止層を形成する工程と、
    　（Ｅ）前記拡散防止層の上に非晶質透明酸化物を含む透明電極を形成する工程と、包含し、
    　前記工程（Ｅ）において、前記透明電極を形成する非晶質透明酸化物膜成膜後のアニール処理を行わない、半導体装置の製造方法。
  13. 　前記工程（Ｄ）は、前記拡散防止層として、結晶性透明酸化物を含む他の透明電極を形成する工程を包含する、請求項１２に記載の半導体装置の製造方法。
  14. 　前記工程（Ｄ）は、前記薄膜トランジスタを前記保護層および前記酸素供給層を介して覆うように前記拡散防止層を形成する工程を包含する、請求項１２または１３に記載の半導体装置の製造方法。
  15. 　前記工程（Ａ）は、前記酸化物半導体層のチャネル領域となる部分を覆うようにエッチストッパ層を形成する工程を包含する、請求項１２から１４のいずれかに記載の半導体装置の製造方法。
  16. 　前記工程（Ａ）は、前記ソース電極および前記ドレイン電極の上に前記酸化物半導体層を形成する工程を包含する、請求項１２から１４のいずれかに記載の半導体装置の製造方法。
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