KR20130133289A - 박막 트랜지스터 - Google Patents

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파나소닉 주식회사
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Abstract

본 발명은, 기판(21) 상에 형성한 게이트 전극(22)과, 이 게이트 전극(22)을 덮도록 형성한 게이트 절연막(23)과, 이 게이트 절연막(23) 상에 형성한 산화물 반도체층(24)과, 이 산화물 반도체층(24)의 단부를 덮도록 형성한 소스 전극(25s) 및 드레인 전극(25d)과, 소스 전극(25s) 및 드레인 전극(25d)과 산화물 반도체층(24) 상에 이들을 덮도록 형성한 패시베이션막(26)을 갖는다. 패시베이션막(26)은, 450㎚ 이하의 파장의 광을 감쇠시키는 것이 가능한 절연막 재료에 의해 구성되어 있다.

Description

박막 트랜지스터 {THIN FILM TRANSISTOR}
본 발명은, 액정 표시 장치나 유기 EL 표시 장치에 사용되는 박막 트랜지스터에 관한 것이다.
액정 표시 장치나 유기 EL 표시 장치에 사용되는 박막 트랜지스터에 있어서, 산화물 반도체막을 포함하는 박막 트랜지스터에는, 소스 전극, 드레인 전극을 형성할 때의 산화물 반도체에의 데미지를 억제하기 위해, 채널 에칭 스토퍼 구조가 이용된다. 또한, 채널 에칭 스토퍼 형성시, 산화물 반도체가 환원성 가스에 의해 특성 변동을 일으키는 것을 방지하기 위해, 특허문헌 1에 개시된 바와 같이 채널 에칭 스토퍼에는 SiO2 박막이 사용된다.
일본 특허 출원 공개 제2010-161227호 공보
본 발명은, 기판 상에 형성한 게이트 전극과, 이 게이트 전극을 덮도록 형성한 게이트 절연막과, 이 게이트 절연막 상에 형성한 산화물 반도체층과, 이 산화물 반도체층의 단부를 덮도록 형성한 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 산화물 반도체층 상에 이들을 덮도록 형성한 패시베이션막을 갖는다. 패시베이션막은, 450㎚ 이하의 파장의 광을 감쇠시키는 것이 가능한 절연막 재료에 의해 구성되어 있다.
이 구성에 의해, 특성의 변동을 억제하여, 원하는 트랜지스터 특성을 갖는 박막 트랜지스터를 제공하는 것이 가능해진다.
도 1은 일 실시 형태에 있어서의 EL 표시 장치의 사시도이다.
도 2는 일 실시 형태에 있어서의 EL 표시 장치의 픽셀 뱅크의 예를 도시하는 사시도이다.
도 3은 일 실시 형태에 있어서의 박막 트랜지스터의 화소 회로의 회로 구성을 도시하는 전기 회로도이다.
도 4는 일 실시 형태에 있어서의 박막 트랜지스터를 도시하는 개략 단면도이다.
도 5a는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5b는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5c는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5d는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5e는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5f는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5g는 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 본 발명의 일 실시 형태에 있어서의 박막 트랜지스터에 대해, 도면을 이용하여 설명한다.
도 1은 일 실시 형태에 있어서의 EL 표시 장치의 사시도, 도 2는 일 실시 형태에 있어서의 EL 표시 장치의 픽셀 뱅크의 예를 도시하는 사시도, 도 3은 일 실시 형태에 있어서의 박막 트랜지스터의 화소 회로의 회로 구성을 도시하는 도면이다.
도 1∼도 3에 도시한 바와 같이, EL 표시 장치는, 하층으로부터, 복수개의 박막 트랜지스터(10) 또는 박막 트랜지스터(11)를 배치한 박막 트랜지스터 어레이 장치(1)와, 하부 전극인 양극(2)과 유기 재료로 이루어지는 발광층인 EL층(3)과 투명한 상부 전극인 음극(4)으로 이루어지는 발광부와의 적층 구조에 의해 구성되어 있다. 이 발광부는 박막 트랜지스터 어레이 장치(1)에 의해 발광 제어된다. 또한, 발광부는, 한 쌍의 전극인 양극(2)과 음극(4)과의 사이에 EL층(3)을 배치한 구성이다. 양극(2)과 EL층(3)의 사이에는 정공 수송층이 적층 형성되고, EL층(3)과 투명한 음극(4)의 사이에는 전자 수송층이 적층 형성되어 있다. 박막 트랜지스터 어레이 장치(1)에는, 복수의 화소(5)가 매트릭스 형상으로 배치되어 있다.
각 화소(5)는, 각각에 설치된 화소 회로(6)에 의해 구동된다. 또한, 박막 트랜지스터 어레이 장치(1)는, 행(行)형상으로 배치되는 복수의 게이트 배선(7)과, 게이트 배선(7)과 교차하도록 열(列)형상으로 배치되는 복수의 신호 배선으로서의 소스 배선(8)과, 소스 배선(8)에 평행하게 연장되는 복수의 전원 배선(9)(도 1에서는 생략)을 구비한다.
게이트 배선(7)은, 화소 회로(6)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터(10)의 게이트 전극(10g)을 행마다 접속한다. 소스 배선(8)은, 화소 회로(6)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터(10)의 소스 전극(10s)을 열마다 접속한다. 전원 배선(9)은, 화소 회로(6)의 각각에 포함되는 구동 소자로서 동작하는 박막 트랜지스터(11)의 드레인 전극(11d)을 열마다 접속한다.
도 2에 도시한 바와 같이, EL 표시 장치의 각 화소(5)는, 3색(적색, 녹색, 청색)의 서브 화소(5R, 5G, 5B)에 의해 구성되고, 이들 서브 화소(5R, 5G, 5B)는, 표시면 상에 복수개 매트릭스 형상으로 배열되도록 형성되어 있다(이하, 서브 화소열이라고 표기한다). 각 서브 화소(5R, 5G, 5B)는, 뱅크(5a)에 의해 서로 분리되어 있다. 뱅크(5a)는, 게이트 배선(7)에 평행하게 연장되는 돌조와, 소스 배선(8)에 평행하게 연장되는 돌조가 서로 교차하도록 형성되어 있다. 그리고, 이 돌조로 둘러싸이는 부분[즉, 뱅크(5a)의 개구부]에 서브 화소(5R, 5G, 5B)가 형성되어 있다.
양극(2)은, 박막 트랜지스터 어레이 장치(1) 상의 층간 절연막 상에, 또한 뱅크(5a)의 개구부 내에, 서브 화소(5R, 5G, 5B)마다 형성되어 있다. 마찬가지로, EL층(3)은, 양극(2) 상에, 또한 뱅크(5a)의 개구부 내에, 서브 화소(5R, 5G, 5B)마다 형성되어 있다. 투명한 음극(4)은, 복수의 EL층(3) 및 뱅크(5a) 상에, 또한 모든 서브 화소(5R, 5G, 5B)를 덮도록, 연속적으로 형성되어 있다.
또한, 박막 트랜지스터 어레이 장치(1)에는, 각 서브 화소(5R, 5G, 5B)마다 화소 회로(6)가 형성되어 있다. 그리고, 각 서브 화소(5R, 5G, 5B)와, 대응하는 화소 회로(6)와는, 후술하는 콘택트 홀 및 중계 전극에 의해 전기적으로 접속되어 있다. 또한, 서브 화소(5R, 5G, 5B)는, EL층(3)의 발광색이 상이한 것을 제외하고 동일한 구성이다. 따라서, 이후의 설명에서는, 서브 화소(5R, 5G, 5B)를 구별하는 일 없이, 모두 화소(5)라고 표기한다.
도 3에 도시한 바와 같이, 화소 회로(6)는, 스위치 소자로서 동작하는 박막 트랜지스터(10)와, 구동 소자로서 동작하는 박막 트랜지스터(11)와, 대응하는 화소에 표시하는 데이터를 기억하는 캐패시터(12)로 구성된다.
박막 트랜지스터(10)는, 게이트 배선(7)에 접속되는 게이트 전극(10g)과, 소스 배선(8)에 접속되는 소스 전극(10s)과, 캐패시터(12) 및 박막 트랜지스터(11)의 게이트 전극(11g)에 접속되는 드레인 전극(10d)과, 반도체막(도시하지 않음)으로 구성된다. 이 박막 트랜지스터(10)는, 접속된 게이트 배선(7) 및 소스 배선(8)에 전압이 인가되면, 당해 소스 배선(8)에 인가된 전압값을 표시 데이터로서 캐패시터(12)에 보존한다.
박막 트랜지스터(11)는, 박막 트랜지스터(10)의 드레인 전극(10d)에 접속되는 게이트 전극(11g)과, 전원 배선(9) 및 캐패시터(12)에 접속되는 드레인 전극(11d)과, 양극(2)에 접속되는 소스 전극(11s)과, 반도체막(도시하지 않음)으로 구성된다. 이 박막 트랜지스터(11)는, 캐패시터(12)가 유지하고 있는 전압값에 대응하는 전류를 전원 배선(9)으로부터 소스 전극(11s)을 통하여 양극(2)에 공급한다. 즉, 상기 구성의 EL 표시 장치는, 게이트 배선(7)과 소스 배선(8)의 교점에 위치하는 화소(5)마다 표시 제어를 행하는 액티브 매트릭스 방식을 채용하고 있다.
도 4는 일 실시 형태에 있어서의 박막 트랜지스터를 도시하는 개략 단면도이다.
도 4에 도시한 바와 같이, 기판(21) 상에 게이트 전극(22)을 형성하고, 이 게이트 전극(22)을 덮도록 게이트 절연막(23)이 형성되어 있다. 게이트 절연막(23) 상에는, 산화물 반도체층(24)이 섬 형상으로 형성되어 있다. 산화물 반도체층(24)의 단부를 덮도록 소스 전극(25s), 드레인 전극(25d)이 형성되어 있다.
또한, 소스 전극(25s), 드레인 전극(25d) 및 산화물 반도체층(24) 상에는, 이들을 덮도록 상층에 형성하는 발광층의 전극과의 절연을 위한 패시베이션막(26)이 형성되어 있다. 또한, 도시하고 있지 않지만, 이 패시베이션막(26)에는 콘택트 홀이 형성되고, 이 콘택트 홀을 통하여 상층의 발광층의 전극과 전기적으로 접속된다.
여기서, 기판(21)으로서는, 예를 들면, 글래스 기판이 사용된다. 또한, 플렉시블 디스플레이에 사용하는 경우에는 수지 기판을 사용해도 된다. 또한, 게이트 전극(22)에는, 예를 들면 Ti, Mo, W, Al, Au 등의 금속이나 ITO(산화인듐주석) 등의 도전 산화물을 사용할 수 있다. 또한, 금속에 관해서는, 예를 들면 MoW과 같은 합금도 사용할 수 있다. 또한, 막의 밀착성을 높이기 위해, 산화물과의 밀착성이 좋은 금속, 예를 들면 Ti, Al이나 Au 등을 사이에 끼운 금속의 적층체를 전극으로서 사용할 수 있다.
또한, 게이트 절연막(23)에는, 예를 들면 산화실리콘막, 산화하프늄막 등의 산화물 박막, 질화실리콘막 등의 질화막, 실리콘산질화막의 단층막 혹은 적층막 등이 사용된다.
또한, 산화물 반도체층(24)에는, In, Zn 및 Ga을 포함하는 산화물 반도체가 사용되지만, 아몰퍼스이면, 보다 바람직하다. 산화물 반도체층(24)의 형성 방법으로서는, DC 스퍼터링법, 고주파 스퍼터링법, 플라즈마 CVD법, 펄스 레이저 퇴적법, 또는 잉크제트 프린팅법 등을 이용할 수 있다. 막 두께는, 10㎚∼150㎚가 바람직하다. 막 두께가 10㎚보다 얇은 경우, 핀 홀이 발생하기 쉬워지고, 막 두께가 150㎚보다 두꺼운 경우, 트랜지스터 특성의 오프 동작시의 리크 전류나, 서브스레시홀드 스윙값(S값)이 증대하는 문제가 생긴다.
또한, 소스 전극(25s), 드레인 전극(25d)에는, 상기 게이트 전극(22)과 마찬가지로, 예를 들면 Ti, Mo, W, Al, Au 등의 금속이나 ITO 등의 도전 산화물을 사용할 수 있다. 또한, 금속에 관해서는, 예를 들면 MoW과 같은 합금도 사용할 수 있다. 또한, 막의 밀착성을 높이기 위해, 산화물과의 밀착성이 좋은 금속, 예를 들면 Ti, Al이나 Au 등을 사이에 끼운 금속의 적층체를 전극으로서 사용할 수 있다.
패시베이션막(26)으로서는, 450㎚ 이하의 파장의 광을 감쇠시키는 것이 가능한 실세스퀴옥산, 아크릴, 실록산을 포함하는 수지 도포형의 감광성 절연막 재료가 사용된다. 이에 의해, 산화물 반도체층(24)의 채널 부분에 450㎚ 이하의 파장의 광이 조사되지 않는 구조로 할 수 있다. 또한, 감광성 절연 재료는, 450㎚ 이하의 파장의 광의 투과율은 20％ 이하이면 되는 것이 실험에 의해 확인되었다. 또한, 감광성 절연막 재료를 사용함으로써, 패시베이션막(26)의 가공을 포토리소그래피에 의해 행하는 것이 가능해지고, 드라이 에칭법이나 웨트 에칭법 등에 의한 가공 공정이 필요로 되지 않으므로, 저코스트화가 가능해진다. 또한, 패시베이션막(26)은, 상기 감광성 절연 재료와, 무기 절연 재료와의 적층막이어도 된다. 무기 절연 재료로서는, 예를 들면 산화실리콘, 산화알루미늄, 산화티탄 등이 사용된다. 또한, 성막에는 CVD법, 스퍼터링법, ALD법 등이 이용된다.
다음에, 도 5a∼도 5g를 이용하여, 일 실시 형태에 있어서의 박막 트랜지스터의 제조 방법에 대해 설명한다.
우선, 도 5a에 도시한 바와 같이, 기판(21) 상에 게이트 전극(22)을 원하는 게이트 형상으로 가공을 행하고, 다음에 게이트 전극(22)을 덮도록 게이트 절연막(23)을 형성한다. 그 후, 게이트 절연막(23) 상에 산화물 반도체층(24)을 형성한다.
다음에, 도 5b에 도시한 바와 같이, 산화물 반도체층(24) 상에 레지스트 마스크(27)를 형성하고, 이 레지스트 마스크(27)를 사용하여, 도 5c에 도시한 바와 같이, 산화물 반도체층(24)의 패터닝을 행한다. 산화물 반도체층(24)의 가공에는, 예를 들면 웨트 에칭법을 이용한다. 웨트 에칭법에는, 인산, 질산, 아세트산 등의 산 혼합액, 옥살산, 염산 등이 사용된다.
다음에, 도 5d에 도시한 바와 같이, 레지스트 마스크(27)를 제거한다. 레지스트 마스크(27)의 제거에는 레지스트 박리액을 사용한 웨트 에칭 처리나, O2 플라즈마를 사용한 드라이 에칭 처리 등이 사용된다.
다음에, 도 5e에 도시한 바와 같이, 소스 전극(25s), 드레인 전극(25d)으로 이루어지는 전극층(25)을 형성한 후, 레지스트 마스크(28)를 형성한다.
다음에, 도 5f에 도시한 바와 같이, 레지스트 마스크(28)를 사용하여 전극층(25)의 패터닝을 행하여, 소스 전극(25s), 드레인 전극(25d)을 가공한 후, 레지스트 마스크(28)를 제거한다. 소스 전극(25s), 드레인 전극(25d)의 가공에는, 웨트 에칭법이 이용된다. 소스 전극(25s), 드레인 전극(25d)을 형성한 후, 산화물 반도체층(24)을 150∼450℃에서 0.5∼1200분간 열처리한다. 열처리를 행함으로써, 소스 전극(25s), 드레인 전극(25d)과의 콘택트 저항값을 저감시킬 수 있고, 또한 산화물 반도체층(24)의 특성을 안정화할 수 있다.
다음에, 도 5g에 도시한 바와 같이, 패시베이션막(26)을 형성한다. 상술한 바와 같이, 패시베이션막(26)에는, 소스 전극(25s), 드레인 전극(25d)과의 전기적 콘택트 및 게이트 전극(22)과의 전기적 콘택트를 형성하기 위해 콘택트 홀이 형성된다. 콘택트 홀의 형성은 패시베이션막(26)에 감광성 재료를 사용함으로써, 포토리소그래피법에 의해 형성할 수 있다.
이상과 같이 본 실시 형태에서는, 산화물 반도체층(24) 상에 패시베이션막(26)으로서, 450㎚ 이하의 파장의 광을 감쇠시키는 것이 가능한 수지 도포형의 감광성 절연막 재료를 사용하고 있고, 이에 의해, 산화물 반도체층(24)의 채널 부분에 450㎚ 이하의 파장의 광이 조사되지 않는 구조로 할 수 있어, 광전도의 발생이 없는 산화물 반도체를 사용한 박막 트랜지스터(10) 또는 박막 트랜지스터(11)의 형성이 가능해진다. 그리고, 이에 의해 특성의 변동을 억제하여, 원하는 트랜지스터 특성을 갖는 박막 트랜지스터(10) 또는 박막 트랜지스터(11)를 제공하는 것이 가능해진다.
이상과 같이 본 발명은, 산화물 반도체를 사용한 박막 트랜지스터의 특성의 안정화에 유용하다.
10 : 박막 트랜지스터
10d : 드레인 전극
10g : 게이트 전극
10s : 소스 전극
11 : 박막 트랜지스터
11d : 드레인 전극
11g : 게이트 전극
11s : 소스 전극
21 : 기판
22 : 게이트 전극
23 : 게이트 절연막
24 : 산화물 반도체층
25d : 드레인 전극
25s : 소스 전극
26 : 패시베이션막

Claims (2)

  1. 기판 상에 형성한 게이트 전극과, 이 게이트 전극을 덮도록 형성한 게이트 절연막과, 이 게이트 절연막 상에 형성한 산화물 반도체층과, 이 산화물 반도체층의 단부를 덮도록 형성한 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 상에 이들을 덮도록 형성된 패시베이션막을 갖는 박막 트랜지스터로서, 상기 패시베이션막은, 450㎚ 이하의 파장의 광을 감쇠시키는 것이 가능한 절연막 재료에 의해 구성된, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 산화물 반도체층은, In, Zn 및 Ga을 포함하는 산화물 반도체에 의해 구성된, 박막 트랜지스터.
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