JPWO2012133103A1 - アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法 - Google Patents
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Abstract
Description
まず、基板上にスパッタ法などにより金属層を形成する。この金属層は、例えば、Al、Ti、およびTiN(窒化チタン)の3層構成を有する。次に、金属層を公知のフォトリソグラフィ法によりパターニングして(第1のマスク工程)、図21(a)に示すように、ゲート電極112a、補助容量電極116a、および走査線112を得る。このとき、ここでは図示しないCs線116も同時に形成される。S端子160には金属層は残されない。
次に、図21(b)に示すように、ゲート電極112a、補助容量電極116a、および走査線112を覆うように基板上に酸化シリコンをプラズマCVD法によって積層して、ゲート絶縁層142を得る。
次に、ゲート絶縁層142の上にITO(Indium Tin Oxide)等の透明導電材料を積層し、フォトリソグラフィ法によりパターニングして(第2のマスク工程)、図21(c)に示すように、ソース電極132およびドレイン電極133を得る。
次に、ゲート絶縁層142の上に、スパッタ法によってソース電極132およびドレイン電極133を覆うようにIGZO等の酸化物半導体材料を積層する。その後、酸化物半導体材料を、フォトリソグラフィ法によりパターニングして(第3のマスク工程)、図21(d)に示すように、半導体層131を得る。
次に、スパッタ法により、ゲート絶縁層142の上に、ソース電極132、ドレイン電極133、および半導体層131を覆うように、Ti、Al、およびMoNをこの順番に積層する。その後、フォトリソグラフィ法によってこれら3層を同時にパターニングして(第4のマスク工程)、図22(e)に示すように、ソース接続線136、ドレイン接続線137、Cs対向電極147、および信号線114を得る。これらの配線は、上述したように3層構成を有する。
次に、各配線を覆うように、酸化シリコンを積層して第1保護層144を形成し、その上に窒化シリコンを積層して第2保護層146を得る。その後、フォトリソグラフィ法によって、ドレイン接続線137、Cs対向電極147、S端子160における信号線114、およびG端子170における走査線112の上にそれぞれコンタクトホール135、145、165、および175を形成する(第5のマスク工程)。ここで、ドレイン接続線137、Cs対向電極147、および信号線114の上層153がエッチストッパの役割を果たし、コンタクトホール135、145、および165の中で、ドレイン接続線137、Cs対向電極147、および信号線114それぞれの上層153が露出するようにエッチングがなされる。また、G端子170においては、コンタクトホール175の中で走査線112が露出する。
次に、第2保護層146の上にスパッタ法によってITO等の透明導電材料を積層する。このとき透明導電材料は、コンタクトホール135、145、165、および175内にも積層される。その後、フォトリソグラフィ法によって、透明電極材料のパターニングを行って画素電極121、上部配線161、および上部配線171が形成される(第6のマスク工程)。
図1〜4を参照して、本発明の実施形態1によるアクティブマトリクス基板1を説明する。
まず、基板上にスパッタ法などにより金属層を形成する。この金属層は、例えば、Al、Ti、TiN、ITOの4層構成を有する。次に、金属層を公知のフォトリソグラフィ法によりパターニングして(第1のマスク工程)、図3(a)に示すように、ゲート電極12a、補助容量電極16a、および走査線12を得る。このとき、ここでは図示しないCs線16も同時に形成される。S端子60には金属層は残されない。
次に、図3(b)に示すように、ゲート電極12a、補助容量電極16a、および走査線12を覆うように基板上に酸化シリコンをプラズマCVD法によって積層して、ゲート絶縁層42を得る。
次に、ゲート絶縁層42の上にITO、MoN、Al、MoN、およびITOをこの順に積層する。その後積層した金属層をフォトリソグラフィ法によりパターニングして(第2のマスク工程)、図3(c)に示す金属多層構造19および信号線14を得る。TFT30におけるゲート電極12a上の、後にTFT30のチャネル領域となる位置には、金属多層構造19の開口39が形成される。
次に、ゲート絶縁層42の上に、プラズマCVD法によって、金属多層構造19および信号線14を覆うように窒化シリコンを積層して、図3(d)に示すように、第1保護層44を得る。
次に、フォトリソグラフィ法によって第1保護層44を選択的に除去し、図4(e)に示すように、ソース電極32の一部、ドレイン電極33、および画素電極21を露出させる(第3のマスク工程)。このとき、残された金属多層構造19によりソース接続線36が形成される。
次に、基板上に、IGZO等の酸化物半導体材料を積層する。その後、酸化物半導体材料を、フォトリソグラフィ法によりパターニングして(第4のマスク工程)、図4(f)に示すように半導体層31を得る。
次に、プラズマCVD法等により、画素電極21、ソース電極32、ドレイン電極33、半導体層31、および残された第1保護層44の上に酸化シリコンを積層して、第2保護層46を得る。その後、フォトリソグラフィ法により第2保護層46をパターニングして、S端子60における信号線14の上、およびG端子70における走査線12の上に、それぞれコンタクトホール65および75を形成する(第5のマスク工程)。ここで、信号線14の第4層54がエッチストッパの役割を果たし、コンタクトホール65の中で第4層54が露出する。また、G端子70においては、コンタクトホール75の中で走査線12が露出する。
次に、本発明の実施形態2によるアクティブマトリクス基板1を説明する。以下、実施形態1のアクティブマトリクス基板1と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態2のアクティブマトリクス基板1の平面構成は図1に表したものと同じであるので、その説明を省略する。
まず、基板上にスパッタ法などによりITO、MoN、Al、MoNを順次積層する。次に、これら4つの金属層をフォトリソグラフィ法によりパターニングして(第1マスク工程)、図6(a)に示すように、TFT30および補助容量部40における画素電極21、ソース電極32、ドレイン電極33、およびこれらの電極の上に積層された金属多層構造19を得る。また、S端子60には電極層61および電極層61の上に積層された3層構成の信号線14が形成される。
次に、スパッタ法により上記金属層を覆うように窒化シリコンを積層して、図6(b)に示すように第1保護層44を得る。
次に、フォトリソグラフィ法によって第1保護層44および金属多層構造19を選択的に除去し、図6(c)に示すように、ソース電極32の一部、ドレイン電極33、および画素電極21を露出させる(第2のマスク工程)。このとき、TFT30に残された金属多層構造19によりソース接続線36が形成される。G端子70には第1保護層44は残らない。
次に、基板上にIGZO等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして(第3のマスク工程)、図6(d)に示すように半導体層31を得る。
次に、図7(e)に示すように、画素電極21、ソース電極32、ドレイン電極33、半導体層31、および残された第1保護層44の上に酸化シリコンを積層して、ゲート絶縁層42を得る。S端子60にはゲート絶縁層42は積層されない。
次に、基板上にスパッタ法により金属層を積層する。この金属層は、例えば、Al、Ti、TiNの3層構成を有する。次に、積層した金属層をフォトリソグラフィ法によりパターニングして(第4のマスク工程)、図7(f)に示すように、ゲート電極12a、補助容量電極16a、および走査線12を得る。このとき、ここでは図示しないCs線16も同時に形成される。S端子60には金属層は残されない。
次に、プラズマCVD法等により、ゲート電極12a、補助容量電極16a、および走査線12を覆うように窒化シリコンを積層して第2保護層46を得る。その後、フォトリソグラフィ法により第1保護層44および第2保護層46をパターニングして、S端子60における信号線14の上、およびG端子70における走査線12の上に、それぞれコンタクトホール65および75を形成する(第5のマスク工程)。ここで、信号線14の第3層53がエッチストッパの役割を果たし、コンタクトホール65の中で第3層53が露出する。また、G端子70においては、コンタクトホール75の中で走査線12が露出する。
次に、本発明の実施形態3によるアクティブマトリクス基板1を説明する。以下、実施形態1のアクティブマトリクス基板1と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態3のアクティブマトリクス基板1の平面構成は図1に表したものと同じであるので、その説明を省略する。
まず、基板上にスパッタ法などにより第1層91、第2層92、第3層93、第4層94、および第5層95を順次積層する。次に、金属層をフォトリソグラフィ法によりパターニングして(第1のマスク工程)、図9(a)に示すように、ゲート電極12a、補助容量電極16a、および走査線12を得る。このとき、ここでは図示しないCs線16も同時に形成される。S端子60には金属層は残されない。
次に、図9(b)に示すように、ゲート電極12a、補助容量電極16a、および走査線12を覆うように基板上に酸化シリコンをプラズマCVD法によって積層して、ゲート絶縁層42を得る。
次に、ゲート絶縁層42の上にITO、MoN、Al、およびMoNをこの順に積層する。その後積層した金属層をフォトリソグラフィ法によりパターニングして(第2のマスク工程)、図9(c)に示すように、TFT30および補助容量部40における画素電極21、ソース電極32、ドレイン電極33、およびこれらの電極の上に積層された3層構成の金属多層構造19を得る。また、S端子60には電極層61および電極層61の上に積層された3層構成の信号線14が形成される。TFT30におけるゲート電極12a上の、後にTFT30のチャネル領域となる位置には、金属多層構造19の開口39が形成される。
次に、プラズマCVD法によって、金属多層構造19および信号線14を覆うように窒化シリコンを積層して、図9(d)に示すように、第1保護層44を得る。
次に、フォトリソグラフィ法によって第1保護層44、金属多層構造19、および信号線14を選択的に除去し、図10(e)に示すように、ソース電極32の一部、ドレイン電極33、および画素電極21を露出させる(第3のマスク工程)。このとき、残された金属多層構造19によりソース接続線36が形成される。このとき、S端子60においては、第1保護層44および信号線14を貫通するコンタクトホール65が形成され、そのなかで電極層61が露出する。またG端子70においては、第1保護層44、ゲート絶縁層42、および走査線12の第2層〜第5層(92〜95)を貫通するコンタクトホール75が形成され、その中で走査線12の第1層91が露出する。
次に、基板上に、IGZO等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして(第4のマスク工程)、図10(f)に示すように半導体層31を得る。
次に、プラズマCVD法等により酸化シリコンを積層して、第2保護層46を得る。その後、フォトリソグラフィ法により第2保護層46をパターニングして、S端子60におけるコンタクトホール65の中で電極層61を露出させるとともに、G端子70におけるコンタクトホール75の中で走査線12の第1層91を露出させる(第5のマスク工程)。
次に、本発明の実施形態4によるアクティブマトリクス基板1を説明する。以下、実施形態1および3のアクティブマトリクス基板1と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態4のアクティブマトリクス基板1の平面構成は図1に表したものと同じであるので、その説明を省略する。
まず、実施形態3において説明した工程A3〜D3を実施した後、フォトリソグラフィ法によって第1保護層44および金属多層構造19を選択的に除去し、図12(a)に示すように、ソース電極32の一部、ドレイン電極33、および画素電極21を露出させる(第3のマスク工程)。このとき、残された金属多層構造19によりソース接続線36が形成される。このとき、S端子60およびG端子70においては、第1保護層44は除去されない。
次に、基板上に、IGZO等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして(第4のマスク工程)、図12(b)に示すように半導体層31を得る。
次に、プラズマCVD法等により酸化シリコンを積層して、第2保護層46を得る。その後、フォトリソグラフィ法により第2保護層46をパターニングして、S端子60におけるコンタクトホール65、およびG端子70におけるコンタクトホール75を形成する(第5のマスク工程)。
次に、本発明の実施形態5によるアクティブマトリクス基板1を説明する。以下、実施形態1および2のアクティブマトリクス基板1と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態5のアクティブマトリクス基板1の平面構成は図1に表したものと同じであるので、その説明を省略する。
実施形態2において説明した工程A2と同じ工程が実施され、図14(a)に示すように、TFT30および補助容量部40における画素電極21、ソース電極32、ドレイン電極33、およびこれらの電極の上に積層された金属多層構造19を得る。また、S端子60には電極層61および電極層61の上に積層された3層構成の信号線14が形成される。
次に、実施形態2において説明した工程B2と同じ工程が実施され、図14(b)に示すように第1保護層44が形成される。
次に、フォトリソグラフィ法によって第1保護層44、金属多層構造19、および信号線14を選択的に除去し、図14(c)に示すように、ソース電極32の一部、ドレイン電極33、および画素電極21を露出させる(第2のマスク工程)。このとき、TFT30に残された金属多層構造19によりソース接続線36が形成される。S端子60においては、電極層61の上に信号線14および第1保護層44の開口が形成され、その中で電極層61が露出する。G端子70には第1保護層44は残らない。
次に、基板上に酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして(第3のマスク工程)、図14(d)に示すように半導体層31を得る。
次に、図15(e)に示すように、基板上に酸化シリコンを積層してゲート絶縁層42を得る。
次に、基板上にスパッタ法により金属層を積層する。この金属層は、例えば、Al、Ti、TiNの3層構成を有する。次に、積層した金属層をフォトリソグラフィ法によりパターニングして(第4のマスク工程)、図15(f)に示すように、ゲート電極12a、補助容量電極16a、および走査線12を得る。このとき、ここでは図示しないCs線16も同時に形成される。S端子60には金属層は残されない。
次に、プラズマCVD法等により、ゲート電極12a、補助容量電極16a、および走査線12を覆うように窒化シリコンを積層して第2保護層46を得る。その後、フォトリソグラフィ法により第2保護層46をパターニングして、S端子60における電極層61の上、およびG端子70における走査線12の上に、それぞれコンタクトホール65および75を形成する(第5のマスク工程)。コンタクトホール65の中では電極層61が露出し、コンタクトホール75の中では走査線12が露出する。
図16は、本発明の実施形態6による液晶表示装置1000の構成を模式的に表した斜視図である。
12、112 走査線
12a、112a ゲート電極
14、114 信号線
16、116 補助容量線(Cs線)
16a、116a 補助容量電極
19 金属多層構造
20、120 画素
21、121 画素電極
30、130 TFT
31、131 半導体層
32、132 ソース電極
33、133 ドレイン電極
36、136 ソース接続線
40、140 補助容量部
42、142 ゲート絶縁層
44、144 第1保護層
46、146 第2保護層
51 第1層
52 第2層
53 第3層
54 第4層
60、160 信号線端子(S端子)
61 電極層
65、75、135、145、165、175 コンタクトホール
39、66 開口
70、170 ゲート線端子(G端子)
80、180 補助容量線端子(Cs端子)
137 ドレイン接続線
147 Cs対向電極
151 下層
152 中間層
153 上層
161、171 上部配線
200 対向基板
210、220 偏光板
230 バックライトユニット
240 走査線駆動回路
250 信号線駆動回路
260 制御回路
300、400 端子
1000 液晶表示装置
Claims (13)
- 酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板であって、
前記薄膜トランジスタのゲート電極、ソース電極、およびドレイン電極と、
前記ソース電極に電圧を供給する信号線と、
前記薄膜トランジスタのスイッチング信号を供給する走査線と、
前記ソース電極およびドレイン電極に接続された酸化物半導体からなる半導体層と、を備え、
(A)前記ゲート電極の上に酸化シリコンからなるゲート絶縁層が形成され、
前記ゲート絶縁層の上に前記ソース電極、前記ドレイン電極、および前記半導体層が形成され、
前記ゲート絶縁層の上に前記半導体層を覆うことなく窒化シリコンからなる第1保護層が形成され、
前記半導体層の上に酸化シリコンからなる第2保護層が形成されているか、
または、
(B)前記半導体層を覆うことなく窒化シリコンからなる第1保護層が形成され、
前記半導体層の上に酸化シリコンからなるゲート絶縁層が形成され、
前記半導体層のチャネル部の上方の前記ゲート絶縁層の上に前記ゲート電極が形成され、
前記ゲート電極の上に窒化シリコンからなる第2保護層が形成されている、ことを特徴とするアクティブマトリクス基板。 - 前記信号線と前記ソース電極とを接続するソース接続線とを備え、
前記信号線および前記ソース接続線が前記第1保護層に接するように形成されている、請求項1に記載のアクティブマトリクス基板。 - 前記信号線が透明電極材料による電極層の上に形成されており、
前記ソース電極が前記透明電極材料からなり、
前記ソース電極の一部の上に前記ソース接続線が形成されている、請求項2に記載のアクティブマトリクス基板。 - それぞれが画素電極を含む複数の画素を備え、
前記ソース電極、前記ドレイン電極、および前記画素電極が、同じ透明電極材料によって同一の層に形成されている、請求項1から3のいずれかに記載のアクティブマトリクス基板。 - 前記複数の画素のそれぞれに形成された補助容量を備え、
前記補助容量の補助容量電極が、前記ゲート絶縁層を挟んで前記画素電極と対向するように配置されている、請求項4に記載のアクティブマトリクス基板。 - 前記信号線の一部を含む信号線端子を備え、
前記信号線端子内に、前記第1保護層および前記第2保護層を貫通して前記信号線に達するコンタクトホールが形成されている、請求項1から5のいずれかに記載のアクティブマトリクス基板。 - 前記走査線の一部を含むゲート線端子を備え、
前記ゲート線端子内に、少なくとも前記第2保護層を貫通して前記走査線に達するコンタクトホールが形成されている、請求項1から6のいずれかに記載のアクティブマトリクス基板。 - 請求項1から7のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
- 酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板の製造方法であって、
前記薄膜トランジスタのソース電極およびドレイン電極となる電極層を形成する工程と、
前記電極層の上に金属層を積層する工程と、
前記金属層の上に、窒化シリコンからなる第1保護層を形成する工程と、
前記第1保護層および前記金属層をパターニングして、前記電極層の一部を露出させる工程と、
前記電極層の上に酸化物半導体からなる半導体層を形成する工程と、
露出した前記電極層、前記半導体層、および残された前記第1保護層の上に酸化シリコンからなる第2保護層またはゲート絶縁層を形成する工程と、を含むアクティブマトリクス基板の製造方法。 - 露出した前記電極層、前記半導体層、および残された前記第1保護層の上に酸化シリコンからなる第2保護層が形成され、
前記電極層を形成する前に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程が実施される、請求項9に記載のアクティブマトリクス基板の製造方法。 - 露出した前記電極層、前記半導体層、および残された前記第1保護層の上に酸化シリコンからなるゲート絶縁層が形成され、
前記ゲート絶縁層を形成した後に、前記半導体層の上方の前記ゲート絶縁層の上に前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上に窒化シリコンからなる第2保護層を形成する工程が実施される、請求項9に記載のアクティブマトリクス基板の製造方法。 - 前記金属層によって、前記ソース電極に電圧を供給する信号線、および前記信号線と前記ソース電極とを接続するソース接続線が形成される、請求項9から11のいずれかに記載のアクティブマトリクス基板の製造方法。
- 前記電極層が透明電極材料からなり、前記電極層から画素電極が形成される、請求項9から12のいずれかに記載のアクティブマトリクス基板の製造方法。
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