WO2014147964A1 - 薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法 - Google Patents

薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法 Download PDF

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WO2014147964A1
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semiconductor
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有宣 鐘ヶ江
森田　清之
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パナソニック株式会社
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a thin film semiconductor substrate, a light emitting panel, and a method for manufacturing the thin film semiconductor substrate.
  • a thin film semiconductor device called a thin film transistor (TFT) is used for an active matrix display device such as a liquid crystal display device or an organic EL display device, or a solid-state imaging device such as a digital camera.
  • TFT thin film transistor
  • a TFT is used as a switching transistor for selecting a pixel, a driving transistor for driving the pixel, a transistor for a driver outside the panel, or the like.
  • an organic EL display having an organic EL element using an organic material EL is a current-driven display device unlike a voltage-driven liquid crystal display. Is in a hurry.
  • a TFT has a gate electrode, a semiconductor layer (channel layer), a source electrode, and a drain electrode formed on a substrate, and an amorphous silicon thin film or a polysilicon thin film is generally used for the channel layer.
  • An amorphous silicon TFT using an amorphous silicon thin film as a channel layer generally has a so-called bottom gate structure in which a gate electrode exists under the channel layer from the viewpoint of ease of manufacturing.
  • a polysilicon TFT using a polysilicon thin film as a channel layer generally has a so-called top gate structure in which a gate electrode exists on the channel layer in order to maximize its performance.
  • TFTs using an oxide semiconductor typified by IGZO In—Ga—Zn—O
  • IGZO In—Ga—Zn—O
  • the same bottom gate structure as that of a conventional amorphous silicon TFT is generally used.
  • Patent Documents 1 and 2 Research and development of the top gate structure is also made (for example, Patent Documents 1 and 2).
  • a wiring connected to the TFT is formed on the thin film semiconductor substrate on which the TFT is formed.
  • Such wiring preferably has a low resistance and is desired to be thickened.
  • an upper layer such as an EL layer is formed above the TFT.
  • the upper layer is preferably flat. However, it is difficult to achieve both reduction in wiring resistance and planarization of the upper layer.
  • the present invention has been made in view of the above problems, and a thin film semiconductor substrate, a light emitting panel, and a thin film semiconductor substrate capable of easily ensuring the flatness of the upper layer above the TFT while reducing the resistance of the wiring connected to the TFT. It aims at providing the manufacturing method of.
  • one embodiment of a thin film semiconductor device includes a substrate, a first semiconductor element and a second semiconductor element formed above the substrate, and an upper portion of the substrate.
  • the first semiconductor element includes a first semiconductor layer, a first gate insulating film located above the first semiconductor layer, and the first gate insulating film.
  • the second semiconductor element includes a second semiconductor layer, a second gate insulating film located above the second semiconductor layer, and a second gate insulating film.
  • FIG. 14 is a schematic diagram showing a layout of one pixel of a conventional thin film semiconductor substrate.
  • FIG. 15 is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 16 is a cross-sectional view of a light-emitting panel when an organic EL element is formed on the thin film semiconductor substrate shown in FIG.
  • the first TFT 110 is a top-gate TFT, and is formed on the first semiconductor layer (channel layer) 111 formed on the substrate 161 and the first semiconductor layer 111.
  • This is a stacked structure of the formed first gate insulating film 112 and the first gate electrode 110G formed on the first gate insulating film 112.
  • the second TFT 120 is also a top-gate TFT, and the second semiconductor layer (channel layer) 121 formed on the substrate 161 and the second semiconductor layer 121 formed on the second semiconductor layer 121. 2, and a second gate electrode 120 ⁇ / b> G formed on the second gate insulating film 122.
  • a passivation layer 164 is formed so as to cover the first gate electrode 110G and the second gate electrode 120G.
  • the first source electrode 110 ⁇ / b> S and the first drain electrode 110 ⁇ / b> D are connected to the first semiconductor layer 111 through a contact hole formed in the passivation layer 164.
  • the second source electrode 120S and the second drain electrode 120D are connected to the second semiconductor layer 121 through contact holes formed in the passivation layer 164.
  • the gate wiring 131 and the source wiring 132 have a low resistance from the viewpoint of reducing the wiring load.
  • the power supply wiring 133 desirably has a low resistance from the viewpoint of improving uniformity and reducing power consumption. In any case, it is desirable that the gate wiring 131, the source wiring 132, and the power supply wiring 133 have a low resistance.
  • the gate wiring 131, the source wiring 132, and the power supply wiring 133 are formed to a thickness of 300 nm or more.
  • the electrodes of the first TFT 110 and the second TFT 120 such as the first drain electrode 110D and the second source electrode 120S, thinly.
  • the film thickness of the source wiring 132 and the power supply wiring 133 to be formed is also reduced, and the resistance of the source wiring 132 and the power supply wiring 133 is increased.
  • the thickness of the second gate electrode and the thickness of one of the first source electrode and the first drain electrode extending from the second gate electrode are greater than the thickness of the data line. Also, it is configured to be thin. As a result, even if the data line is made thicker and lower in resistance, the second gate electrode of the second semiconductor element and the one electrode of the first semiconductor element are made thinner. The flatness of the upper layer formed above the semiconductor element and the second semiconductor element can be easily ensured.
  • the thin film semiconductor substrate according to the aspect of the invention may further include a first gate wiring connected to the first gate electrode, and the thickness of the first gate electrode may be the first gate wiring.
  • the thickness of the data line may be smaller than the thickness of the data line.
  • the first gate wiring having the same film thickness as the first gate electrode is formed in the same process as the first gate electrode.
  • the gate wiring is also thinned and the resistance is increased, the wiring resistance of the gate wiring can be substantially reduced because the second gate wiring is stacked on the first gate wiring. Therefore, in addition to the planarization of the upper layer formed above the first semiconductor element and the second semiconductor element and the reduction of the resistance of the data line, the resistance of the gate wiring can also be reduced.
  • One embodiment of the light-emitting panel according to the present invention includes any one of the above thin film semiconductor substrates, an anode formed above the thin film semiconductor substrate, a light emitting layer formed on the anode, and the light emitting layer. And a barrier rib sandwiching the light emitting layer from a side, wherein the barrier rib is disposed above the data line.
  • a step of forming a first semiconductor layer and a second semiconductor layer above the substrate, and the first semiconductor layer and the second semiconductor layer are formed.
  • the first gate electrode, the second gate electrode, one electrode of the first drain electrode and the first source electrode, and one electrode of the second drain electrode and the second source electrode Forming the gate and
  • a first gate insulating film is formed between the first semiconductor layer and the first gate electrode by patterning the first metal layer whose layer is patterned as a mask pattern, and the second Forming a second gate insulating film between the semiconductor layer and the second gate electrode, the first gate electrode, the first drain electrode, the first drain electrode, the first drain electrode, the first drain electrode,
  • FIG. 1 is a plan view showing a schematic configuration of a thin film semiconductor array substrate according to Embodiment 1 of the present invention.
  • the thin film semiconductor array substrate (TFT array substrate) is an example of a thin film semiconductor substrate, and is an active matrix substrate for producing an organic EL display, for example.
  • FIG. 2 is a partially cutaway perspective view of the organic EL display according to Embodiment 1 of the present invention.
  • the organic EL display 2 is an example of a light-emitting panel, and is formed on the thin film semiconductor array substrate 1 corresponding to the plurality of pixels PX on the thin film semiconductor array substrate 1 having the plurality of pixels PX constituting the pixel circuit.
  • the organic EL element 80 a plurality of gate wirings (scanning lines) 31 formed along the row direction of the pixels PX, and a plurality of source wirings (data lines) 32 formed along the column direction of the pixels PX. And a power supply wiring 33 (not shown) formed in parallel with the source wiring 32.
  • the source wiring (data line) 32 supplies a data voltage for determining the light emission intensity of the organic EL element 80 in the pixel PX to the pixel circuit of each pixel PX included in the pixel column.
  • the power supply wiring 33 supplies a power supply voltage to the pixel circuit of each pixel PX included in the pixel row. In the present embodiment, the power supply wiring 33 supplies a power supply voltage to the second TFT 20 of each pixel PX.
  • FIG. 4 is a schematic diagram showing a layout of one pixel in the thin film semiconductor array substrate according to the first embodiment of the present invention.
  • 5A is a cross-sectional view taken along the line AA ′ of FIG. 4
  • FIG. 5B is a cross-sectional view taken along the line BB ′ of FIG. 4
  • FIG. 5C is a cross-sectional view taken along the line CC ′ of FIG. 5D is a cross-sectional view taken along the line DD ′ of FIG.
  • a region surrounded by a broken line inside the pixel PX indicates a light emitting region EL when an organic EL element is formed on the thin film semiconductor array substrate 1.
  • the pixel PX is partitioned by a gate wiring 31 and a source wiring 32 which are orthogonal to each other, and each pixel PX includes a first TFT 10, a second TFT 20, a capacitor 40 and a contact pad 50. Is provided.
  • the contact pad 50 is connected to the anode 81 of the organic EL element 80 through the contact portion.
  • the thin-film semiconductor array substrate 1 includes a substrate 61, a first TFT (first semiconductor element) 10 and a second TFT (second semiconductor element) 10 formed above the substrate 61.
  • Semiconductor element) 20 In addition, a gate wiring 31, a source wiring 32, and a power supply wiring 33 are also formed above the substrate 61.
  • the first TFT 10 is a TFT having a top gate structure, and is positioned above the first semiconductor layer 11 and the first semiconductor layer (channel layer) 11 located above the substrate 61.
  • the second TFT 20 is a TFT having a top gate structure, and includes a second semiconductor layer (channel layer) 21 located above the substrate 61 and a second gate located above the second semiconductor layer 21. Insulating film 22, second gate electrode 20 ⁇ / b> G located above second gate insulating film 22, second source electrode 20 ⁇ / b> S and second drain electrode connected to part of second semiconductor layer 21 20D and a second protective layer 23 located above the second gate electrode 20G.
  • the source wiring 32 is connected to the first source electrode 10S in the first TFT 10.
  • the source wiring 32 and the first source electrode 10S are integrally formed, and a part of the source wiring 32 constitutes the first source electrode 10S.
  • the power supply wiring 33 is connected to the second drain electrode 20D in the second TFT 20.
  • the power supply wiring 33 and the second drain electrode 20D are integrally formed, and a part of the power supply wiring 33 constitutes the second drain electrode 20D.
  • the first gate insulating film 12 and the second gate insulating film 22 are constituted by the same gate insulating layer 62 and are formed in the same process.
  • the 1st protective layer 13 and the 2nd protective layer 23 are comprised by the same passivation layer 64, and are formed in the same process.
  • the passivation layer 64 is formed so as to continuously cover the first gate electrode 10G, the first drain electrode 10D, the second source electrode 20S, and the second gate electrode 20G.
  • the first protective layer 13 extends from the region above the first gate electrode 10G to the second region so as to straddle the region above the first drain electrode 10D and the region above the second source electrode 20S.
  • the gate electrode 20G is continuously formed up to the region above the gate electrode 20G.
  • the second protective layer 23 extends from the region above the second gate electrode 20G so as to straddle the region above the second source electrode 20S and the region above the first drain electrode 10D. It is continuously formed up to the region above the gate electrode 10G.
  • the upper surface of the region located therebetween is in contact with the passivation layer 64 made of a continuous film.
  • the first drain electrode 10D in the first TFT 10 is configured by extending the second gate electrode 20G in the second TFT 20.
  • the first drain electrode 10D and the second gate electrode 20G are connected by a relay electrode 60 formed in the same layer as the first drain electrode 10D and the second gate electrode 20G. That is, the first drain electrode 10D and the second gate electrode 20G are connected without a contact portion (contact hole).
  • the relay electrode 60 is a connection electrode for connecting the first drain electrode 10D and the second gate electrode 20G.
  • the contact pad 50 is configured by extending the second source electrode 20 ⁇ / b> S of the second TFT 20.
  • the gate wiring 31 is formed so as to intersect the source wiring 32 and the power supply wiring 33.
  • the first gate electrode 10 ⁇ / b> G in the first TFT 10 is configured by extending a part of the gate wiring 31.
  • a passivation layer 64 is formed between the gate wiring 31, the source wiring 32, and the power supply wiring 33.
  • the contact pad 50 and the relay electrode 60 are formed by patterning a common metal layer (first metal layer). Therefore, the thickness of each of the first gate electrode 10G, the first drain electrode 10D, the second source electrode 20S, the second gate electrode 20G, the gate wiring 31, the contact pad 50, and the relay electrode 60 is determined in manufacturing. Is almost the same except for the error of.
  • the source wiring 32 and the power supply wiring 33 are formed by patterning a common second metal layer formed in an upper layer than the first metal layer. Therefore, the thicknesses of the source wiring 32 and the power supply wiring 33 are the same except for manufacturing errors.
  • the film thickness of the first gate electrode 10G and the first drain electrode 10D in the first TFT 10 and the film thickness of the second source electrode 20S and the second gate electrode 20G in the second TFT 20 are reduced.
  • the film thickness of the source wiring 32 and the film thickness of the power supply wiring 33 can be increased.
  • the electrode of the first TFT 10 (the first gate electrode 10G, The thickness of the first drain electrode 10D) and the electrodes of the second TFT 20 (the second gate electrode 20G and the second source electrode 20S) can be reduced. Thereby, it becomes easy to ensure the flatness of the upper layer formed on the first TFT 10 and the second TFT 20.
  • the organic EL layer 82 can be formed of an organic material, and includes, for example, a stack of layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • the organic EL layer 82 is formed in the opening of the partition wall 90.
  • the organic EL element 80 is formed corresponding to the pixel PX of the thin film semiconductor array substrate 1, and the anode 81 and the organic EL layer 82 are formed.
  • a thick layer (source wiring 32 and power supply wiring 33) is not formed below the region where the thin film is formed (only the electrode of the first TFT 10 and the second TFT 20). Is formed.
  • the electrode of the first TFT 10 and the electrode of the second TFT 20 can be thinned in the light emitting region EL, and the wiring (source wiring 32 and power supply wiring 33) can be thickened outside the light emitting region EL. Therefore, it is possible to achieve both reduction in wiring resistance and planarization of the upper layer (the anode 81 and the organic EL layer 82) without affecting the light emitting state of the organic EL element 80.
  • FIGS. 7 to 9 are diagrams showing each step of the method of manufacturing the thin film semiconductor array substrate according to the first embodiment of the present invention.
  • a semiconductor film is formed on the substrate 61 by sputtering.
  • semiconductor materials for forming the semiconductor film IGZO (In—Ga—Zn—O), ITZO (In—Tin—Zn—O), ZnO (Zn—O), IGO (In—Ga—Zn—O) are used.
  • an oxide semiconductor material such as IZO (In—Zn—O) can be used.
  • the semiconductor material is not limited to the above in realizing the structure that facilitates flattening the inside of the pixel PX as described above.
  • any material capable of realizing a top gate type TFT may be used.
  • crystalline silicon such as amorphous silicon or polysilicon, Si nanowire, carbon nanotube, graphene, or the like may be used.
  • the first semiconductor layer 11 and the second semiconductor layer 21 having a predetermined shape are patterned in desired regions by a general photolithography method and etching method.
  • the semiconductor layer 41 of the capacitor 40 shown in FIG. 5D is also formed.
  • the film thickness of the semiconductor film can be, for example, about 10 nm to 300 nm.
  • the first metal layer 63 is patterned by a photolithography method and an etching method.
  • the first gate electrode 10G, the first drain electrode 10D, the second source electrode 20S, the second gate electrode 20G, and the gate wiring 31 are formed in a predetermined shape.
  • the first metal layer 63 is patterned so that the first drain electrode 10D and the second gate electrode 20G are continuously connected.
  • a planarization layer 70 is formed so as to cover the entire thin film semiconductor array substrate 1.
  • FIG. 13 is a cross-sectional view showing a configuration of a thin film semiconductor array substrate according to a modification of the second embodiment of the present invention, and corresponds to the cross-sectional view of FIG. 12B.

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Abstract

　薄膜半導体基板は、トップゲート型の第１のＴＦＴ（１０）及び第２のＴＦＴ（２０）とデータ線（ソース配線（３２））とを備え、第１のＴＦＴ（１０）は、第１の半導体層（１１）と、第１のゲート絶縁膜（１２）と、第１のゲート電極（１０Ｇ）と、第１のソース電極（１０Ｓ）及び第１のドレイン電極（１０Ｄ）と、第１の保護層（１３）とを含み、第２のＴＦＴ（２０）は、第２の半導体層（２１）と、第２のゲート絶縁膜（２２）と、第２のゲート電極（２０Ｇ）と、第２のソース電極（２０Ｓ）及び第２のドレイン電極（２０Ｄ）と、第２の保護層（２３）とを含み、データ線は、第１のソース電極（１０Ｓ）と接続されており、第１のドレイン電極（１０Ｄ）は、第２のゲート電極（２０Ｇ）が延伸されて構成されており、第２のゲート電極（２０Ｇ）の厚みは、データ線の厚みよりも薄い。

Description

薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法
　本発明は、薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法に関する。
　従来、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置は、液晶表示装置や有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置、又は、デジタルカメラ等の固体撮像装置に用いられている。
　アクティブマトリクス方式の表示装置（表示パネル）において、ＴＦＴは、画素を選択するスイッチングトランジスタ、画素を駆動する駆動トランジスタ、あるいは、パネル外部のドライバのトランジスタ等として用いられる。
　例えば、有機材料のＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ素子を有する有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであることから、優れた性能を有するＴＦＴの開発が急がれている。
　ＴＦＴは、基板上に、ゲート電極、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはアモルファスシリコン薄膜もしくはポリシリコン薄膜を用いることが一般的である。
　チャネル層としてアモルファスシリコン薄膜を用いたアモルファスシリコンＴＦＴは、その作りやすさの観点から、チャネル層の下にゲート電極が存在する、所謂ボトムゲート構造が一般的である。
　一方、チャネル層としてポリシリコン薄膜を用いたポリシリコンＴＦＴは、その性能を最大限発揮するために、チャネル層の上にゲート電極が存在する、所謂トップゲート構造が一般的である。
　最近、チャネル層にＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）に代表される酸化物半導体を用いたＴＦＴの開発が盛んに行われている。酸化物半導体を用いたＴＦＴの構造としては、従来のアモルファスシリコンＴＦＴと同じボトムゲート構造が一般的であるが、ゲート電極とソース電極又はドレイン電極との間の寄生容量を削減できる、より高性能であるトップゲート構造の研究開発もなされている（例えば、特許文献１、２）。
特開２００９－２７８１１５号公報 特開２０１１－２２８６２２号公報
　ＴＦＴが形成された薄膜半導体基板には、ＴＦＴに接続された配線が形成されている。このような配線は、低抵抗であることが好ましく、厚膜化したい。また、ＴＦＴの上方には例えばＥＬ層などの上部層が形成される。この場合、上部層は平坦であることが好ましい。しかしながら、配線の低抵抗化と上部層の平坦化との両立を図ることは難しい。
　本発明は、上記課題に鑑みてなされたものであり、ＴＦＴに接続される配線を低抵抗化しつつ、ＴＦＴ上方の上部層の平坦性を確保しやすくできる薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法を提供することを目的とする。
　上記の目的を達成するために、本発明に係る薄膜半導体装置の一態様は、基板と、前記基板の上方に形成された第１の半導体素子及び第２の半導体素子と、前記基板の上方に形成されたデータ線とを備え、前記第１の半導体素子は、第１の半導体層と、前記第１の半導体層の上方に位置する第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上方に位置する第１のゲート電極と、前記第１の半導体層の一部に接続された第１のソース電極及び第１のドレイン電極と、前記第１のゲート電極の上方に位置する第１の保護層とを含み、前記第２の半導体素子は、第２の半導体層と、前記第２の半導体層の上方に位置する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上方に位置する第２のゲート電極と、前記第２の半導体層の一部に接続された第２のソース電極及び第２のドレイン電極と、前記第２のゲート電極の上方に位置する第２の保護層とを含み、前記第１のソース電極及び前記第１のドレイン電極のうちの一方の電極は、前記第２のゲート電極が延伸されて構成されており、前記データ線は、前記第１のソース電極及び前記第１のドレイン電極の他方の電極と接続されており、前記第２の保護層は、前記第２のゲート電極の上方から前記第１のソース電極及び前記第１のドレイン電極のうちの前記一方の電極の上方まで連続して形成されており、前記第２のゲート電極の厚みは、前記データ線の厚みよりも薄いことを特徴とする。
　本発明によれば、配線を低抵抗化しつつ、ＴＦＴ上方の上部層の平坦性を確保しやすくすることができる。
図１は、本発明の実施の形態１に係る薄膜半導体アレイ基板の概略構成を示す平面図である。 図２は、本発明の実施の形態１に係る有機ＥＬディスプレイの一部切り欠き斜視図である。 図３は、本発明の実施の形態１に係る薄膜半導体アレイ基板における画素の回路構成を示す図である。 図４は、本発明の実施の形態１に係る薄膜半導体アレイ基板における一画素のレイアウトを示す概略図である。 図５Ａは、図４のＡ－Ａ’線における本発明の実施の形態１に係る薄膜半導体アレイ基板の断面図である。 図５Ｂは、図４のＢ－Ｂ’線における本発明の実施の形態１に係る薄膜半導体アレイ基板の断面図である。 図５Ｃは、図４のＣ－Ｃ’線における本発明の実施の形態１に係る薄膜半導体アレイ基板の断面図である。 図５Ｄは、図４のＤ－Ｄ’線における本発明の実施の形態１に係る薄膜半導体アレイ基板の断面図である。 図６は、本発明の実施の形態１における有機ＥＬディスプレイの構成を示す断面図である。 図７は、本発明の実施の形態１に係る薄膜半導体アレイ基板の製造方法の各工程を示す図である。 図８は、本発明の実施の形態１に係る薄膜半導体アレイ基板の製造方法の各工程を示す図である。 図９は、本発明の実施の形態１に係る薄膜半導体アレイ基板の製造方法の各工程を示す図である。 図１０は、本発明の実施の形態１に係る有機ＥＬディスプレイの製造方法を説明するための図である。 図１１は、本発明の実施の形態２に係る薄膜半導体アレイ基板における一画素のレイアウトを示す概略図である。 図１２Ａは、図１１のＣ－Ｃ’線における本発明の実施の形態２に係る薄膜半導体アレイ基板の断面図である。 図１２Ｂは、図１１のＥ－Ｅ’線における本発明の実施の形態２に係る薄膜半導体アレイ基板の断面図である。 図１３は、本発明の実施の形態２の変形例に係る薄膜半導体アレイ基板の構成を示す断面図である。 図１４は、従来の薄膜半導体基板の一画素のレイアウトを示す概略図である。 図１５は、図１４のＡ－Ａ’線における従来の薄膜半導体基板の断面図である。 図１６は、図１５に示す薄膜半導体基板の上に有機ＥＬ素子を形成したときの発光パネルの断面図である。
　（本発明の基礎になった知見）
　本発明の実施の形態の説明に先立ち、本発明の一態様を得るに至った経緯について、図１４～１６を用いて説明する。図１４は、従来の薄膜半導体基板の一画素のレイアウトを示す概略図である。図１５は、図１４のＡ－Ａ’線における断面図である。図１６は、図１５に示す薄膜半導体基板の上に有機ＥＬ素子を形成したときの発光パネルの断面図である。
　図１４は、トップゲート構造のＴＦＴを用いて有機ＥＬ素子を駆動するときの画素ＰＸの一例を示している。図１４に示すように、従来の薄膜半導体アレイ基板１０１は、ゲート配線（走査線）１３１、ソース配線（データ線）１３２、電源配線１３３、有機ＥＬ素子（不図示）の電極と接続されるコンタクトパッド１５０、第１のＴＦＴ１１０及び第２のＴＦＴ１２０より構成されている。
　スイッチングトランジスタである第１のＴＦＴ１１０は、第１のゲート電極１１０Ｇがゲート配線１３１に接続され、第１のソース電極１１０Ｓがソース配線１３２に接続され、第１のドレイン電極１１０Ｄがコンタクト部１６０を介して第２のＴＦＴ１２０の第２のゲート電極１２０Ｇに接続されている。
　また、駆動トランジスタである第２のＴＦＴ１２０は、第２のゲート電極１２０Ｇが第１のＴＦＴ１１０の第１のドレイン電極１１０Ｄに接続され、第２のソース電極１２０Ｓがコンタクトパッド１５０に接続され、第２のドレイン電極１２０Ｄが電源配線１３３に接続されている。
　図１５に示すように、第１のＴＦＴ１１０は、トップゲート構造のＴＦＴであり、基板１６１の上に形成された第１の半導体層（チャネル層）１１１と、第１の半導体層１１１の上に形成された第１のゲート絶縁膜１１２と、第１のゲート絶縁膜１１２の上に形成された第１のゲート電極１１０Ｇとの積層構造である。
　同様に、第２のＴＦＴ１２０も、トップゲート構造のＴＦＴであり、基板１６１の上に形成された第２の半導体層（チャネル層）１２１と、第２の半導体層１２１の上に形成された第２のゲート絶縁膜１２２と、第２のゲート絶縁膜１２２の上に形成された第２のゲート電極１２０Ｇとの積層構造である。
　また、第１のゲート電極１１０Ｇ及び第２のゲート電極１２０Ｇを覆うようにパッシベーション層１６４が形成されている。第１のＴＦＴ１１０において、第１のソース電極１１０Ｓ及び第１のドレイン電極１１０Ｄは、パッシベーション層１６４に形成されたコンタクトホールを介して第１の半導体層１１１に接続されている。同様に、第２のＴＦＴ１２０において、第２のソース電極１２０Ｓ及び第２のドレイン電極１２０Ｄは、パッシベーション層１６４に形成されたコンタクトホールを介して第２の半導体層１２１に接続されている。
　ゲート配線１３１及びソース配線１３２は、配線負荷低減の観点から低抵抗であることが望ましい。また、電源配線１３３は、均一性向上及び消費電力低減の観点から低抵抗であることが望ましい。いずれにしても、ゲート配線１３１、ソース配線１３２及び電源配線１３３は、低抵抗であること望ましく、一般的には厚膜化して３００ｎｍ以上の膜厚で形成される。
　しかし、ゲート配線１３１、ソース配線１３２及び電源配線１３３は、ＴＦＴの電極と同一工程で形成することが多いので、ゲート配線１３１、ソース配線１３２及び電源配線１３３を厚膜化すると、ＴＦＴの電極も厚膜化されることになる。
　例えば、図１４及び図１５に示す薄膜半導体アレイ基板１０１では、ソース配線１３２及び電源配線１３３と、第１のＴＦＴ１１０における第１のソース電極１１０Ｓ及び第１のドレイン電極１１０Ｄと、第２のＴＦＴ１２０における第２のソース電極１２０Ｓ及び第２のドレイン電極１２０Ｄとが同一工程で形成される。このため、ソース配線１３２及び電源配線１３３を厚膜化すると、第１のソース電極１１０Ｓ及び第１のドレイン電極１１０Ｄが厚膜化するとともに、第２のソース電極１２０Ｓ及び第２のドレイン電極１２０Ｄも厚膜化する。
　この結果、第１のＴＦＴ１１０及び第２のＴＦＴ１２０の上方にＥＬ層などの層（上部層）を形成したときに、当該上部層の平坦性を確保することが難しくなる。
　例えば、図１６に示すように、図１５に示す薄膜半導体アレイ基板１０１の上に、上部層として、平坦化層１７０、陽極１８１、発光層を含む有機ＥＬ層１８２、陰極１８３及び隔壁１９０を形成すると、陽極１８１の下に、ソース配線１３２及び電源配線１３３と同一工程で形成された厚膜の第１のドレイン電極１１０Ｄ及び第２のソース電極１２０Ｓが存在するので、陽極１８１を平坦に形成することが困難になる。
　このように、陽極１８１の平坦性が不十分になった場合、陽極１８１上の有機ＥＬ層１８２も均一に形成することが困難になる。この結果、有機ＥＬ層１８２の一部に電界が集中して発光層にかかる電圧が不均一となり、有機ＥＬ素子の寿命が短くなってしまうという課題が発生する。
　そこで、第１のドレイン電極１１０Ｄ及び第２のソース電極１２０Ｓなど、第１のＴＦＴ１１０及び第２のＴＦＴ１２０の電極を薄く形成することも考えられるが、そのようにすると、これらの電極と同一工程で形成されるソース配線１３２及び電源配線１３３の膜厚も薄くなってしまい、ソース配線１３２及び電源配線１３３が高抵抗化する。
　なお、ゲート配線１３１及びソース配線１３２と第１のＴＦＴ１１０及び第２のＴＦＴ１２０の電極とを同一工程で形成した後に、第１のＴＦＴ１１０及び第２のＴＦＴ１２０の電極のみを薄膜化することも考えられる。しかしながら、この方法では、別途薄膜化工程を追加する必要がある。
　このように、ゲート配線１３１、ソース配線１３２及び電源配線１３３の各配線の低抵抗化と、ＴＦＴの上部層の平坦化との両立を図ることは難しい。
　本発明は、このような知見に基づいてなされたものであり、ＴＦＴに接続される配線を低抵抗化しつつ、ＴＦＴ上方の上部層の平坦性を確保しやすくできる、薄膜半導体基板、表示パネル及び薄膜半導体基板の製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜半導体基板の一態様は、基板と、前記基板の上方に形成された第１の半導体素子及び第２の半導体素子と、前記基板の上方に形成されたデータ線とを備え、前記第１の半導体素子は、第１の半導体層と、前記第１の半導体層の上方に位置する第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上方に位置する第１のゲート電極と、前記第１の半導体層の一部に接続された第１のソース電極及び第１のドレイン電極と、前記第１のゲート電極の上方に位置する第１の保護層とを含み、前記第２の半導体素子は、第２の半導体層と、前記第２の半導体層の上方に位置する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上方に位置する第２のゲート電極と、前記第２の半導体層の一部に接続された第２のソース電極及び第２のドレイン電極と、前記第２のゲート電極の上方に位置する第２の保護層とを含み、前記第１のソース電極及び前記第１のドレイン電極のうちの一方の電極は、前記第２のゲート電極が延伸されて構成されており、前記データ線は、前記第１のソース電極及び前記第１のドレイン電極の他方の電極と接続されており、前記第２の保護層は、前記第２のゲート電極の上方から前記第１のソース電極及び前記第１のドレイン電極のうちの前記一方の電極の上方まで連続して形成されており、前記第２のゲート電極の厚みは、前記データ線の厚みよりも薄いことを特徴とする。
　本態様によれば、第２のゲート電極の厚みと、第２のゲート電極から延伸する第１のソース電極及び第１のドレイン電極のうちの一方の電極の厚みとが、データ線の厚みよりも薄くなるように構成されている。これにより、データ線を厚膜化して低抵抗化したとしても、第２の半導体素子の第２のゲート電極と第１の半導体素子の前記一方の電極とを薄くしているので、第１の半導体素子及び第２の半導体素子の上方に形成する上部層の平坦性を確保しやすくできる。
　また、本発明に係る薄膜半導体基板の一態様において、さらに、前記第１のゲート電極に接続された第１のゲート配線を備え、前記第１のゲート電極の厚みは、前記第１のゲート配線の厚みと略同一であり、前記データ線の厚みよりも薄くてもよい。
　本態様によれば、第１のゲート電極の厚みがデータ線の厚みよりも薄くなるように構成されている。これにより、第１の半導体素子及び第２の半導体素子の上方に形成する上部層の平坦性を一層確保しやすくできる。
　また、本発明に係る薄膜半導体基板の一態様において、さらに、前記第１のゲート配線の上に積層された第２のゲート配線を備える、としてもよい。
　本態様によれば、第１のゲート電極を薄くして形成すると、第１のゲート電極と同一膜厚である第１のゲート配線を第１のゲート電極と同一工程で形成すると、第１のゲート配線も薄くなって高抵抗化するが、第１のゲート配線の上に第２のゲート配線が積層されているので、ゲート配線の配線抵抗を実質的に低くすることができる。したがって第１の半導体素子及び第２の半導体素子の上方に形成する上部層の平坦化とデータ線の低抵抗化とに加えて、ゲート配線も低抵抗化することができる。
　また、本発明に係る薄膜半導体基板の一態様において、さらに、前記第２のソース電極及び前記第２のドレイン電極のうちの一方の電極に接続された電源配線を備え、前記電源配線の厚みは、前記データ線の厚みと略同一であってもよい。
　本態様によれば、電源配線の厚みがデータ線の厚みと略同一であるので、電源配線とデータ線とを同一工程で形成することができる。これにより、電源配線も厚く形成できるので、電源配線も低抵抗化することができる。
　また、本発明に係る発光パネルの一態様は、上記いずれか記載の薄膜半導体基板と、前記薄膜半導体基板の上方に形成された陽極と、前記陽極上に形成された発光層と、前記発光層上に形成された陰極と、前記発光層を側方から挟む隔壁とを備え、前記隔壁は、前記データ線の上方に配置されていることを特徴とする。
　本態様によれば、第２のゲート電極の厚みと、第２のゲート電極から延伸する第１のソース電極及び第１のドレイン電極のうちの一方の電極の厚みとが、データ線の厚みよりも薄くなるように構成された薄膜半導体基板の上に、陽極及び発光層が形成されている。これにより、陽極及び発光層の平坦性を確保することができるので、発光層にかかる電圧を均一にするこができる。したがって、発光パネルの寿命を向上させることができる。
　また、本発明に係る発光パネルの一態様において、前記隔壁の側壁は、２段形状である、としてもよい。
　本態様によれば、有機ＥＬ層の材料を隔壁内に印刷して形成するときに、隔壁の２段形状部分で有機ＥＬ層の材料の高さ位置を規制することができるので、基板面内において有機ＥＬ層の材料を印刷するときのピンニング位置を揃えることができる。したがって、基板面内において有機ＥＬ層の膜厚を均一にすることができる。
　また、本発明に係る発光パネルの一態様において、当該発光パネルを平面視したときに、前記隔壁に挟まれた前記発光層に対応する領域を発光領域とすると、前記第１の半導体素子における第１のゲート電極及び一方の電極と、前記第２の半導体素子における第２のゲート電極とは、前記発光領域内に形成されており、前記データ線は、前記発光領域外に形成されている、としてもよい。
　本態様によれば、第２のゲート電極と、第２のゲート電極から延伸する第１のソース電極及び第１のドレイン電極のうちの一方の電極とが、発光領域内に形成されており、一方、データ線は発光領域外に形成されている。これにより、発光領域内では第１の半導体素子及び第２の半導体素子の電極を薄膜化し、発光領域外ではデータ線を厚膜化することができる。したがって、発光状態に影響を与えることなく、データ線の低抵抗化と上部層の平坦化との両立を図ることができる。
　また、本発明に係る薄膜半導基板の製造方法の一態様は、基板上の上方に第１の半導体層及び第２の半導体層を形成する工程と、前記第１の半導体層及び第２の半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層に開口を形成して、前記第１の半導体層及び前記第２の半導体層の一部を露出させる工程と、前記第１の半導体層及び前記第２の半導体層における前記ゲート絶縁層から露出する部分を覆うように、前記ゲート絶縁層上に第１金属層を形成する工程と、前記第１金属層をパターニングすることによって、第１のゲート電極、第２のゲート電極、第１のドレイン電極及び第１のソース電極のうちの一方の電極、並びに、第２のドレイン電極及び第２のソース電極のうちの一方の電極を形成する工程と、前記ゲート絶縁層をパターニングされた前記第１金属層をマスクパターンとしてパターニングすることによって、前記第１の半導体層と前記第１のゲート電極との間に第１のゲート絶縁膜を形成するとともに、前記第２の半導体層と前記第２のゲート電極との間に第２のゲート絶縁膜を形成する工程と、前記第１のゲート電極、前記第１のドレイン電極、前記第２のソース電極及び前記第２のゲート電極の上にパッシベーション層を形成する工程と、前記パッシベーション層に開口を形成して、前記第１の半導体層及び前記第２の半導体層の一部を露出させる工程と、前記第１の半導体層及び前記第２の半導体層における前記パッシベーション層から露出する部分を覆うように、前記パッシベーション層上に、前記第１金属層よりも厚い膜厚の第２金属層を形成する工程と、前記第２金属層をパターニングすることによって、前記第１のドレイン電極及び前記第１のソース電極のうちの他方の電極、前記第２のドレイン電極及び前記第２のソース電極のうちの他方の電極、並びに、前記第１のドレイン電極及び前記第１のソース電極のうちの前記他方の電極に接続されるデータ線を形成する工程とを含み、前記第１金属層をパターニングする工程において、前記第１のソース電極及び前記第１のドレイン電極のうちの前記一方の電極と前記第２のゲート電極とが繋がるように第１金属層をパターニングすることを特徴とする。
　本態様によれば、同一の第１金属層をパターニングして形成される第２のゲート電極と第１のソース電極及び第１のドレイン電極のうちの一方の電極との厚みが、第２金属層をパターニングして形成されるデータ線の厚みよりも薄くなるように構成されている。これにより、データ線を厚膜化して低抵抗化したとしても、第２のゲート電極と前記一方の電極とを薄くすることができるので、第１の半導体素子及び第２の半導体素子の上方に形成する上部層の平坦性を確保しやすくできる。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図同士の縮尺等は、必ずしも一致しない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態１）
　まず、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１に係る薄膜半導体アレイ基板の概略構成を示す平面図である。
　本実施の形態に係る薄膜半導体アレイ基板（ＴＦＴアレイ基板）は、薄膜半導体基板の一例であって、例えば有機ＥＬディスプレイを作製するためのアクティブマトリクス基板である。
　図１に示すように、薄膜半導体アレイ基板１は、複数の画素ＰＸがマトリクス状に配列されることで構成される表示部を備える。
　なお、図１には、２つの薄膜半導体アレイ基板１を得るためのマザー基板を示しており、このマザー基板を切断することによって、２つの薄膜半導体アレイ基板１を得ることができる。また、図１において、画素ＰＸは表示部の４隅の一部にしか図示されておらず、実際には、画素ＰＸは表示部内に複数配列されている。
　図２は、本発明の実施の形態１に係る有機ＥＬディスプレイの一部切り欠き斜視図である。
　有機ＥＬディスプレイ２は、発光パネルの一例であって、画素回路を構成する複数の画素ＰＸを有する薄膜半導体アレイ基板１と、薄膜半導体アレイ基板１の上において複数の画素ＰＸに対応して形成された有機ＥＬ素子８０と、画素ＰＸの行方向に沿って形成された複数のゲート配線（走査線）３１と、画素ＰＸの列方向に沿って形成された複数のソース配線（データ線）３２と、ソース配線３２と並行して形成された電源配線３３（不図示）とを備える。
　有機ＥＬ素子８０は、薄膜半導体アレイ基板１上に順次積層された、陽極８１、有機ＥＬ層８２及び陰極８３で構成されている。
　図３は、図１及び図２に示す薄膜半導体アレイ基板１における画素ＰＸの回路構成を示す図である。
　各画素ＰＸは、第１のＴＦＴ１０、第２のＴＦＴ２０、ゲート配線３１、ソース配線３２、電源配線３３及び容量（コンデンサ）４０によって構成されている。各画素ＰＸにおいて、第１のＴＦＴ１０は、画素ＰＸを選択するためのスイッチングトランジスタであり、第２のＴＦＴ２０は、画素ＰＸを駆動するための駆動トランジスタである。
　第１のＴＦＴ１０は、第１のゲート電極１０Ｇがゲート配線３１に接続され、第１のソース電極１０Ｓがソース配線３２に接続され、第１のドレイン電極１０Ｄが容量４０と第２のＴＦＴ２０の第２のゲート電極２０Ｇとに接続されている。
　また、第２のＴＦＴ２０は、第２のゲート電極２０Ｇが第１のＴＦＴ１０の第１のドレイン電極１０Ｄに接続され、第２のソース電極２０Ｓが有機ＥＬ素子８０の陽極８１に接続され、第２のドレイン電極２０Ｄが電源配線３３に接続されている。
　ゲート配線（走査線）３１は、画素行に含まれる各画素ＰＸの画素回路に、データ電圧を書き込むタイミング信号（ゲート電圧）を供給する。
　ソース配線（データ線）３２は、画素列に含まれる各画素ＰＸの画素回路に、当該画素ＰＸにおける有機ＥＬ素子８０の発光強度を決定するデータ電圧を供給する。
　電源配線３３は、画素行に含まれる各画素ＰＸの画素回路に電源電圧を供給する。本実施の形態において、電源配線３３は、各画素ＰＸの第２のＴＦＴ２０に電源電圧を供給する。
　容量４０は、ソース配線３２から供給されたデータ電圧を保持する保持容量である。
　このように構成される各画素ＰＸにおいて、ゲート配線３１にゲート信号が入力されて第１のＴＦＴ１０がオン状態になると、ソース配線３２を介して供給されたデータ電圧（映像信号電圧）が容量４０に書き込まれる。そして、容量４０に書き込まれたデータ電圧は、１フレーム期間を通じて保持される。この保持されたデータ電圧により、第２のＴＦＴ２０のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子８０の陽極８１から陰極８３へと流れて有機ＥＬ素子８０が発光する。これにより、所定の画像を表示することができる。
　なお、本実施の形態においては、２つのＴＦＴと１つの容量とからなる２Ｔｒ１Ｃの画素回路を例示したが、画素回路の構成は、これに限るものではない。また、ＴＦＴの閾値電圧を補正することのできる画素回路を用いてもよい。
　図４は、本発明の実施の形態１に係る薄膜半導体アレイ基板における一画素のレイアウトを示す概略図である。図５Ａは、図４のＡ－Ａ’線における断面図であり、図５Ｂは、図４のＢ－Ｂ’線における断面図であり、図５Ｃは、図４のＣ－Ｃ’線における断面図であり、図５Ｄは、図４のＤ－Ｄ’線における断面図である。なお、図４において、画素ＰＸの内側において破線で囲まれる領域は、薄膜半導体アレイ基板１の上に有機ＥＬ素子を形成した場合における発光領域ＥＬを示している。
　図４に示すように、画素ＰＸは、直交するゲート配線３１とソース配線３２とによって区画されており、各画素ＰＸには、第１のＴＦＴ１０、第２のＴＦＴ２０、容量４０及びコンタクトパッド５０が設けられている。コンタクトパッド５０は、コンタクト部を介して有機ＥＬ素子８０の陽極８１と接続される。
　図５Ａ～図５Ｄに示すように、薄膜半導体アレイ基板１は、基板６１と、基板６１の上方に形成された第１のＴＦＴ（第１の半導体素子）１０及び第２のＴＦＴ（第２の半導体素子）２０とを備える。また、基板６１の上方には、ゲート配線３１、ソース配線３２及び電源配線３３も形成される。
　図５Ａに示すように、第１のＴＦＴ１０は、トップゲート構造のＴＦＴであり、基板６１の上方に位置する第１の半導体層（チャネル層）１１と、第１の半導体層１１の上方に位置する第１のゲート絶縁膜１２と、第１のゲート絶縁膜１２の上方に位置する第１のゲート電極１０Ｇと、第１の半導体層１１の一部に接続された第１のソース電極１０Ｓ及び第１のドレイン電極１０Ｄと、第１のゲート電極１０Ｇの上方に位置する第１の保護層１３とを有する。
　また、第２のＴＦＴ２０は、トップゲート構造のＴＦＴであり、基板６１の上方に位置する第２の半導体層（チャネル層）２１と、第２の半導体層２１の上方に位置する第２のゲート絶縁膜２２と、第２のゲート絶縁膜２２の上方に位置する第２のゲート電極２０Ｇと、第２の半導体層２１の一部に接続された第２のソース電極２０Ｓ及び第２のドレイン電極２０Ｄと、第２のゲート電極２０Ｇの上方に位置する第２の保護層２３とを有する。
　図４及び図５Ａに示すように、ソース配線３２は、第１のＴＦＴ１０における第１のソース電極１０Ｓと接続されている。本実施の形態では、ソース配線３２と第１のソース電極１０Ｓとが一体形成されており、ソース配線３２の一部が第１のソース電極１０Ｓを構成している。
　また、電源配線３３は、第２のＴＦＴ２０における第２のドレイン電極２０Ｄと接続されている。本実施の形態では、電源配線３３と第２のドレイン電極２０Ｄとが一体形成されており、電源配線３３の一部が第２のドレイン電極２０Ｄを構成している。
　図５Ａに示すように、第１のゲート絶縁膜１２と第２のゲート絶縁膜２２とは、同一のゲート絶縁層６２によって構成されており、同一の工程で形成される。また、第１の保護層１３と第２の保護層２３とは、同一のパッシベーション層６４によって構成されており、同一の工程で形成される。
　パッシベーション層６４は、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ及び第２のゲート電極２０Ｇを連続して覆うように形成されている。言い換えると、第１の保護層１３は、第１のドレイン電極１０Ｄの上方の領域及び第２のソース電極２０Ｓの上方の領域を跨ぐように、第１のゲート電極１０Ｇの上方の領域から第２のゲート電極２０Ｇの上方の領域まで連続して形成されている。同様に、第２の保護層２３は、第２のソース電極２０Ｓの上方の領域及び第１のドレイン電極１０Ｄの上方の領域を跨ぐように、第２のゲート電極２０Ｇの上方の領域から第１のゲート電極１０Ｇの上方の領域まで連続して形成されている。
　このように、第２のゲート電極２０Ｇのうち第２の半導体層２１の上方に位置する領域の上面と、第１のゲート電極１０Ｇのうち第１の半導体層１１の上方に位置する領域の上面と、その間に位置する部分の領域の上面とは、連続膜からなるパッシベーション層６４と接している。
　図４及び図５Ｂに示すように、第１のＴＦＴ１０における第１のドレイン電極１０Ｄは、第２のＴＦＴ２０における第２のゲート電極２０Ｇが延伸されて構成されている。具体的には、第１のドレイン電極１０Ｄと第２のゲート電極２０Ｇとは、第１のドレイン電極１０Ｄ及び第２のゲート電極２０Ｇと同層に形成された中継電極６０によって接続されている。つまり、第１のドレイン電極１０Ｄと第２のゲート電極２０Ｇとは、コンタクト部（コンタクトホール）を介さずに接続されている。中継電極６０は、第１のドレイン電極１０Ｄと第２のゲート電極２０Ｇとを接続するための接続電極である。
　なお、図４に示すように、コンタクトパッド５０は、第２のＴＦＴ２０の第２のソース電極２０Ｓが延伸されて構成されている。
　また、図４に示すように、ゲート配線３１は、ソース配線３２及び電源配線３３と交差するように形成されている。第１のＴＦＴ１０における第１のゲート電極１０Ｇは、ゲート配線３１の一部が延伸されて構成されている。また、図５Ｃに示すように、ゲート配線３１とソース配線３２及び電源配線３３との間には、パッシベーション層６４が形成されている。
　このように構成される薄膜半導体アレイ基板１において、第１のゲート電極１０Ｇと、第１のドレイン電極１０Ｄと、第２のソース電極２０Ｓと、第２のゲート電極２０Ｇと、ゲート配線３１と、コンタクトパッド５０と、中継電極６０とは、共通の金属層（第１金属層）をパターニングすることによって形成される。したがって、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ、ゲート配線３１、コンタクトパッド５０及び中継電極６０の各々の厚さは、製造上の誤差を除き、ほぼ同じである。
　また、ソース配線３２と電源配線３３とは、第１金属層よりも上層に形成される共通の第２金属層をパターニングすることによって形成される。したがって、ソース配線３２及び電源配線３３の各々の厚さは、製造上の誤差を除き、同じである。
　そして、本実施の形態では、第１金属層は、第２金属層よりも薄い膜厚で形成される。つまり、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ、ゲート配線３１、コンタクトパッド５０及び中継電極６０の各々の厚さは、ソース配線３２及び電源配線３３の各々の厚さよりも薄くなっている。
　これにより、第１のＴＦＴ１０における第１のゲート電極１０Ｇ及び第１のドレイン電極１０Ｄの膜厚と第２のＴＦＴ２０における第２のソース電極２０Ｓ及び第２のゲート電極２０Ｇの膜厚とを薄くすることができる一方で、ソース配線３２の膜厚及び電源配線３３の膜厚を厚くすることができる。
　また、図４及び図５Ｄに示すように、容量４０は、半導体層４１と絶縁膜４２と第１の金属膜４３とからなるＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と第１の金属膜４３と絶縁膜４４と第２の金属膜４５とからなるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造とにより構成される。但し、図４において、画素ＰＸの内側において破線で囲まれる領域（薄膜半導体アレイ基板１の上に有機ＥＬ素子を形成した場合における発光領域ＥＬ）では、容量４０は、半導体層４１と絶縁膜４２と第１の金属膜４３とからなるＭＩＳ構造で形成されている。
　半導体層４１は、第１の半導体層１１及び第２の半導体層２１と同一の半導体材料をパターニングすることによって形成される。また、絶縁膜４２は、第１のゲート絶縁膜１２及び第２のゲート絶縁膜２２と同一の絶縁材料をパターニングすることによって形成される。また、第１の金属膜４３は、第１のゲート電極１０Ｇ及び第２のゲート電極２０Ｇと同一の第１金属層をパターニングすることによって形成される。また、絶縁膜４４はパッシベーション層６４と同一の絶縁材料をパターニングすることによって形成される。また、第２の金属膜４５はソース配線３２及び電源配線３３と同一の金属層をパターニングすることによって形成される。
　以上、本実施の形態に係る薄膜半導体アレイ基板１によれば、トップゲート型のＴＦＴを有する画素ＰＸであっても、画素ＰＸ内において、第１のＴＦＴ１０の電極（第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ）及び第２のＴＦＴ２０の電極（第２のゲート電極２０Ｇ、第２のソース電極２０Ｓ）の厚さを薄くすることができる。これにより、第１のＴＦＴ１０及び第２のＴＦＴ２０の上に形成する上部層の平坦性が確保しやすくなる。
　しかも、本実施の形態によれば、第１のＴＦＴ１０及び第２のＴＦＴ２０の電極とソース配線３２及び電源配線３３とを異なる層で形成している。これにより、第１のＴＦＴ１０及び第２のＴＦＴ２０の電極の厚さを薄くしたとしても、ソース配線３２及び電源配線３３の厚さを厚くすることができる。したがって、ソース配線３２及び電源配線３３を厚膜化して低抵抗化することができるので、信号遅延を抑制したり電圧低下による輝度ムラを抑制したりすることができる。
　このように、本実施の形態によれば、画素ＰＸ内のＴＦＴに接続される配線を低抵抗化しつつ、ＴＦＴの上方における上部層の平坦性を確保しやすくできる。
　また、本実施の形態において、容量４０は、薄膜半導体アレイ基板１の上に有機ＥＬ素子を形成した場合における発光領域ＥＬでは、第１のゲート電極１０Ｇ（第１金属層）と同層の薄膜の第１の金属膜４３を金属電極とするＭＩＳ構造であって、容量４０を構成する層には厚膜のソース配線３２及び電源配線３３（第２金属層）が含まれていない。これにより、第１のＴＦＴ１０及び第２のＴＦＴ２０の上方に形成される上部層の平坦性が一層確保しやすくなる。
　次に、本実施の形態における有機ＥＬディスプレイ２の断面構成について、図６を用いて説明する。図６は、本実施の形態における有機ＥＬディスプレイの構成を示す断面図であって、図５Ａに示す薄膜半導体アレイ基板１の上に有機ＥＬ素子８０を形成したときの図を示している。
　図６に示すように、本実施の形態における有機ＥＬディスプレイ２は、トップエミッション型の表示パネルであって、薄膜半導体アレイ基板１と、薄膜半導体アレイ基板１の上に形成された平坦化層７０と、平坦化層７０の上に形成された有機ＥＬ素子８０及び隔壁９０とを備える。
　有機ＥＬ素子８０は、発光層を含む発光素子であって、第２のＴＦＴ２０を介してデータ電圧に応じた駆動電流が流れることにより発光する。有機ＥＬ素子８０は、平坦化層７０の上に形成された陽極８１と、陽極８１の上に形成された有機ＥＬ層８２と、有機ＥＬ層８２の上に形成された陰極８３とによって構成されている。隔壁（バンク層）９０は、有機ＥＬ層８２を側方から挟むように構成されている。
　陽極（アノード）８１は、例えば、光反射性を有する反射電極等によって構成することができる。
　有機ＥＬ層８２は、有機材料によって形成することができ、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層などの各層が積層されて構成される。有機ＥＬ層８２は、隔壁９０の開口部内に形成される。
　陰極（カソード）８３は、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）又はインジウム亜鉛酸化物（ＩＺＯ：Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）等の透明金属酸化物等を用いることができる。
　陽極８１及び有機ＥＬ層８２は、薄膜半導体アレイ基板１の画素ＰＸに対応して形成されている。有機ＥＬ層８２は、発光層を含み、画素ＰＸにおける発光領域ＥＬとなる。
　隔壁９０は、ソース配線３２及び電源配線３３の上方に位置するよう形成されている。つまり、隔壁９０に挟まれる有機ＥＬ層８２は、後述のプロセスにより、ソース配線３２と電源配線３３との間の領域に形成される。隔壁９０の幅は、ソース配線３２及び電源配線３３の線幅よりも大きくなるように構成されている。
　なお、隔壁９０は、一つの画素ＰＸ毎に有機ＥＬ層８２の周囲を囲むように構成されたピクセルバンクであってもよいし、列方向に並ぶ複数の画素ＰＸに共通する有機ＥＬ層８２を囲むように構成されたラインバンクであってもよい。
　以上、本実施の形態に係る有機ＥＬディスプレイ２によれば、有機ＥＬ素子８０が上記の薄膜半導体アレイ基板１の画素ＰＸに対応して形成されており、陽極８１及び有機ＥＬ層８２が形成されている領域の下側には、厚い膜厚の層（ソース配線３２及び電源配線３３）が形成されておらず、薄い膜厚の層（第１のＴＦＴ１０の電極及び第２のＴＦＴ２０）のみが形成されている。
　これにより、平坦化層７０によって画素ＰＸ内の段差（凹凸）を良好に平坦化することが可能となる。したがって、平坦化層７０を厚膜化することなく、陽極８１及び有機ＥＬ層８２を容易に平坦に形成することができる。したがって、発光層にかかる電圧を均一にするこができるので、有機ＥＬ素子８０の寿命を向上させることができる。
　特に、本実施の形態では、有機ＥＬディスプレイ２を平面視したときに、図４に示すように、第１のＴＦＴ１０の電極（第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ）及び第２のＴＦＴ２０の電極（第２のゲート電極２０Ｇ、第２のソース電極２０Ｓ）は、発光領域ＥＬ内に形成されており、一方、ソース配線３２及び電源配線３３は、発光領域ＥＬ外に形成されている。
　これにより、発光領域ＥＬ内では第１のＴＦＴ１０の電極及び第２のＴＦＴ２０の電極を薄膜化し、発光領域ＥＬ外では配線（ソース配線３２及び電源配線３３）を厚膜化することができる。したがって、有機ＥＬ素子８０の発光状態に影響を与えることなく、配線の低抵抗化と上部層（陽極８１及び有機ＥＬ層８２）の平坦化との両立を図ることができる。
　また、本実施の形態では、上述のとおり、各画素ＰＸの発光領域ＥＬにおいて、容量４０には厚膜の配線層が含まれていない。これにより、さらに陽極８１を容易に平坦に形成することが可能となるので、有機ＥＬ素子８０の寿命をさらに向上させることが可能となる。
　また、本実施の形態において、隔壁９０は、厚膜で形成されたソース配線３２及び電源配線３３の上方に形成されている。したがって、平坦化層７０の厚みにもよるが、隔壁９０の高さを容易に高くすることができる。つまり、高さのあるソース配線３２及び電源配線３３を利用することで、高さの高い隔壁９０を容易に形成することができる。これにより、有機ＥＬ層８２の材料を印刷法、例えば、インクジェット法で形成する場合に、より多くの液滴を隔壁９０内に塗布することが可能となり、有機ＥＬ層８２の膜厚の均一性を向上させることができる。
　さらに、図６に示すように、隔壁９０の幅をソース配線３２及び電源配線３３の線幅よりも大きくすることによって、隔壁９０のエッジを、厚膜で形成されたソース配線３２及び電源配線３３よりも内側に持ってくることができる。これにより、隔壁９０の側壁を２段形状にすることができるので、有機ＥＬ層８２の材料を隔壁９０の開口部内にインクジェット法にて塗布するときに、隔壁９０の２段形状部分において有機ＥＬ層８２の材料の高さ位置を規制することができる。したがって、インクジェット時における基板面内でのピンニング位置を揃えることができるので、基板面内において有機ＥＬ層８２の膜厚の均一性を向上させることが可能となる。その結果、輝度の均一性を向上させることが可能となる。
　次に、本発明の実施の形態１に係る薄膜半導体アレイ基板１の製造方法について、図７～図９を用いて説明する。図７～図９は、本発明の実施の形態１に係る薄膜半導体アレイ基板の製造方法の各工程を示す図である。
　まず、図７（ａ）に示すように、基板６１の上に第１の半導体層１１及び第２の半導体層２１を形成する。
　具体的には、まず、基板６１を準備する。基板６１は、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が第１の半導体層１１及び第２の半導体層２１に侵入することを防止するために、基板６１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。さらに、酸化物半導体は水素（Ｈ）に対して敏感であるため、これを抑制するためにアルミナ（ＡｌｙＯｘ）をアンダーコート層として形成してもよい。アンダーコート層の膜厚は、例えば１００ｎｍ～２０００ｎｍ程度とすることができる。
　その後、基板６１の上に半導体膜をスパッタ法により形成する。半導体膜を形成するための半導体材料としては、ＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、ＩＴＺＯ（Ｉｎ－Ｔｉｎ－Ｚｎ－Ｏ）、ＺｎＯ（Ｚｎ－Ｏ）、ＩＧＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）又はＩＺＯ（Ｉｎ－Ｚｎ－Ｏ）等の酸化物半導体材料を用いることができる。なお、上述のように画素ＰＸ内を平坦にしやすくする構造を実現するにあたり、半導体材料は、上記のものに限られるものではない。半導体材料としては、トップゲート型のＴＦＴを実現できるものであればよく、例えば、アモルファスシリコン、ポリシリコン等の結晶シリコン、Ｓｉナノワイヤ、カーボンナノチューブ、グラフェン等を用いてよい。
　上記半導体材料を用いて半導体膜を成膜した後、一般的なフォトリソグラフィー法及びエッチング法により、所望の領域に所定形状の第１の半導体層１１及び第２の半導体層２１をパターン形成する。このとき、図５Ｄに示される容量４０の半導体層４１も形成される。なお、半導体膜の膜厚としては、例えば、１０ｎｍ～３００ｎｍ程度とすることができる。
　本実施の形態において、第１の半導体層１１及び第２の半導体層２１は、ＩＧＺＯを用いて形成した。
　続いて、図７（ｂ）に示すように、第１の半導体層１１及び第２の半導体層２１の上にゲート絶縁層（第１の層間絶縁膜）６２を形成する。ゲート絶縁層６２としては、例えば、ＣＶＤ法により酸化シリコンを形成することができる。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。なお、酸化シリコン以外に、窒化シリコン、酸窒化シリコン、又はそれらの積層膜を積層してもよい。ゲート絶縁層６２の膜厚としては、例えば、５０ｎｍ～４００ｎｍ程度とすることができる。
　続いて、図７（ｃ）に示すように、ゲート絶縁層６２のパターニングを行う。本実施の形態では、フォトリソグラフィー法及びエッチング法により、ゲート絶縁層６２の一部を開口して第１の半導体層１１及び第２の半導体層２１の各々の一部を露出させる。
　例えば、六フッ化硫黄（ＳＦ６）等のガスを用いたドライエッチングプロセスにより、第１のＴＦＴ１０における第１のドレイン電極１０Ｄの領域と第２のＴＦＴ２０における第２のソース電極２０Ｓの領域となる部分について、ゲート絶縁層６２の一部を開口して第１のコンタクトホールＣＨ１と第２のコンタクトホールＣＨ２を形成し、第１の半導体層１１の一部の表面と第２の半導体層２１の一部の表面とを露出させる。
　続いて、図７（ｄ）に示すとおり、第１の半導体層１１及び第２の半導体層２１におけるゲート絶縁層６２から露出する部分を覆うように、ゲート絶縁層６２上に、薄膜の金属層である第１金属層６３を形成する。
　第１金属層６３としては、ゲート電極を構成する材料を用いればよく、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等を用いることができる。本実施の形態において、第１金属層６３は、スパッタ法によりＭｏＷ膜を形成した。また、第１金属層６３の膜厚としては、例えば、２０～１００ｎｍ程度とすることができる。
　続いて、図８（ａ）に示すように、フォトリソグラフィー法及びエッチング法により、第１金属層６３のパターニングを行う。これにより、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ及びゲート配線３１（不図示）が所定形状に形成される。このとき、図４に示すように、第１のドレイン電極１０Ｄと第２のゲート電極２０Ｇとが連続して繋がるように第１金属層６３をパターニングする。
　続いて、図８（ｂ）に示すように、ゲート絶縁層６２を、パターニングされた第１金属層６３をマスクパターンとしてパターニングすることによって、第１の半導体層１１と第１のゲート電極１０Ｇとの間に第１のゲート絶縁膜１２を形成するとともに、第２の半導体層２１と第２のゲート電極２０Ｇとの間に第２のゲート絶縁膜２２を形成する。
　本実施の形態では、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ及びゲート配線３１（不図示）をマスクにして、フォトリソグラフィー法及びエッチング法により、ゲート絶縁層６２をパターニングする。これにより、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ及びゲート配線３１の直下の領域にのみゲート絶縁層６２が残り、それ以外の領域におけるゲート絶縁層６２は除去される。このゲート絶縁層６２の加工により、所定形状の第１のゲート絶縁膜１２及び第２のゲート絶縁膜２２が形成されるとともに、第１の半導体層１１及び第２の半導体層２１の一部が露出する。
　なお、ゲート絶縁層６２の加工後は、酸化物半導体層である第１の半導体層１１及び第２の半導体層２１に対して低抵抗化処理を行うとよい。これにより、第１の半導体層１１及び第２の半導体層２１の露出部分、すなわち、第１の半導体層１１及び第２の半導体層２１において第１金属層６３が被らない領域（オフセット領域）を、低抵抗化させることが可能となり、良好なＴＦＴ特性を得ることができる。
　続いて、図８（ｃ）に示すように、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ及び第２のゲート電極２０Ｇの上に、パッシベーション層（第２の層間絶縁膜）６４を形成する。
　本実施の形態では、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ及びゲート配線３１（図外）を覆うように、基板６１上の全体にパッシベーション層６４を形成する。
　パッシベーション層６４としては、例えば、ＣＶＤ法により酸化シリコンを用いることができる。この場合、酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。なお、酸化シリコン以外に、窒化シリコン、酸窒化シリコン、又はそれらの積層膜を積層してもよい。もしくは、アルミナを形成してもよい。パッシベーション層６４の膜厚としては、例えば、５０ｎｍ～４００ｎｍ程度とすることができる。
　続いて、図８（ｄ）に示すように、フォトリソグラフィー法及びエッチング法により、パッシベーション層６４の一部を開口して第１の半導体層１１及び第２の半導体層２１の各々の一部を露出させる。
　例えば、第１のＴＦＴ１０における第１のソース電極１０Ｓの領域と第２のＴＦＴ２０における第２のドレイン電極２０Ｄの領域となる部分について、パッシベーション層６４の一部を開口して第３のコンタクトホールＣＨ３及び第４のコンタクトホールＣＨ４を形成し、第１の半導体層１１の一部の表面と第２の半導体層２１の一部の表面とを露出させる。
　その後、図９（ａ）に示すように、第１の半導体層１１及び第２の半導体層２１におけるパッシベーション層６４から露出する部分を覆うように、パッシベーション層６４上に、厚膜の金属層である第２金属層６５を形成する。つまり、第３のコンタクトホールＣＨ３及び第４のコンタクトホールＣＨ４を埋めるようにして第２金属層６５を形成する。ここで、第２金属層６５は、第１金属層６３よりも厚い膜厚で形成する。
　第２金属層６５としては、配線を構成する材料を用いればよく、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等を用いることができる。本実施の形態において、第２金属層６５は、スパッタ法により、ＭｏＷ／Ａｌ／ＭｏＷの３層を積層することにより形成した。また、第２金属層６５の膜厚としては、例えば、３００～８００ｎｍ程度とすることができる。
　引き続き、図９（ｂ）に示すように、フォトリソグラフィー法及びエッチング法により、第２金属層６５のパターニングを行う。これにより、第１のソース電極１０Ｓと、これに接続されるソース配線３２と、第２のドレイン電極２０Ｄと、これに接続される電源配線３３とを所定形状で形成する。
　このようにして、図４及び図５Ａ～図５Ｄに示されるような薄膜半導体アレイ基板１を製造することができる。
　その後、図示しないが、薄膜半導体アレイ基板１の上に、平坦化層７０、隔壁９０、陽極８１、有機ＥＬ層８２及び陰極８３を形成することによって、図６に示される有機ＥＬディスプレイ２を製造することができる。
　以下、本実施の形態に係る有機ＥＬディスプレイ２の製造方法について、図１０を参照しながら、上記図６を用いて簡単に説明する。図１０は、本発明の実施の形態１に係る有機ＥＬディスプレイの製造方法を説明するための図である。
　具体的には、図６及び図１０に示すように、まず、薄膜半導体アレイ基板１の全体を覆うように平坦化層７０を形成する。
　その後、フォトリソグラフィー法及びエッチング法により、平坦化層７０を貫通するコンタクトホール（不図示）を形成する。このコンタクトホールは、後に、有機ＥＬ素子８０の陽極８１と第２のソース電極２０Ｓとを電気的に接続するために、陽極８１とコンタクトパッド５０（図４参照）とを接続するための貫通孔となる。
　その後、同図に示すように、隔壁９０が、平坦化層７０上の各画素ＰＸの境界に対応する位置に形成される。また、陽極８１が、平坦化層７０上で、隔壁９０の開口部内に画素ＰＸ毎に形成される。このとき、陽極８１を構成する材料が平坦化層７０のコンタクトホールに充填され、コンタクト部が形成される。このコンタクト部とコンタクトパッド５０とを介して、陽極８１と第２のソース電極２０Ｓとが電気的に接続される。
　なお、陽極８１の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を、真空蒸着法、電子ビーム蒸着法、スパッタ法、又は、印刷法などにより形成し、所定形状の電極パターンを形成する。
　その後、図６に示すように、発光層を含む有機ＥＬ層８２を形成する。有機ＥＬ層８２は、陽極８１上で、隔壁９０の開口部内に画素ＰＸ毎に形成される。この有機ＥＬ層８２は、上述のように、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα－ＮＰＤ（Ｂｉｓ［Ｎ－（１－Ｎａｐｈｔｈｙｌ）－Ｎ－Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ３（ｔｒｉｓ（８－ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
　有機ＥＬ層８２の各層の有機材料８２Ａは、例えばインクジェット法にて隔壁９０の開口部内に印刷することができる。このとき、本実施の形態では、図１０に示すように、隔壁９０の側壁が２段形状となっているので、隔壁９０の２段形状部分で有機材料８２Ａの高さ位置を規制することができる。これにより、画素ＰＸ間における有機材料８２Ａのピンニング位置を揃えることができるので、基板面内における有機ＥＬ層８２の膜厚を容易に均一にすることができる。なお、有機材料８２Ａを塗布した後は、加熱処理を行うことによって、所定の膜厚の有機ＥＬ層８２の各層を形成することができる。
　その後、図６に示すように、全ての画素ＰＸに共通するように陰極８３を形成する。陰極８３は、全ての有機ＥＬ層８２上に連続的に形成される光透過性を有する電極である。陰極８３の材料は、上述のように、ＩＴＯ又はＩＺＯを用いることができるが、この他に、ＳｎＯ２、Ｉｎ２Ｏ３、ＺｎＯ又はこれらの組み合わせなどを用いてもよい。
　このようにして、図６に示されるような有機ＥＬディスプレイ２が得られる。
　（実施の形態２）
　次に、本発明の実施の形態２に係る薄膜半導体アレイ基板１Ａ及び有機ＥＬディスプレイについて、図１１、図１２Ａ及び図１２Ｂを用いて説明する。図１１は、本発明の実施の形態２に係る薄膜半導体アレイ基板における一画素のレイアウトを示す概略図であり、図４に対応する。図１２Ａは、図１１のＣ－Ｃ’線における断面図であり、図１２Ｂは、図１１のＥ－Ｅ’線における断面図である。なお、実施の形態１と共通する点の説明については省略し、実施の形態１と相違する点を中心に説明する。
　図１１、図１２Ａ及び図１２Ｂに示すように、本発明の実施の形態２に係る薄膜半導体アレイ基板１Ａでは、ゲート配線３１Ａが複数の金属層によって構成されている。本実施の形態におけるゲート配線３１Ａは、２つの金属膜の積層構造であり、下層の第１のゲート配線３１ａと上層の第２のゲート配線３１ｂとによって構成されている。つまり、ゲート配線３１Ａは、実施の形態１における薄膜のゲート配線３１を第１のゲート配線３１ａとしたときに、この第１のゲート配線３１ａの上に第２のゲート配線３１ｂが積層された構造となっている。
　さらに、本実施の形態では、第２のゲート配線３１ｂの膜厚は、第１のゲート配線３１ａの膜厚よりも厚くしている。また、第２のゲート配線３１ｂは、第１のゲート配線３１ａとは組成が異なる金属材料を用いて形成している。本実施の形態において、薄膜の第１のゲート配線３１ａとしてＴｉ膜を形成し、厚膜の第２のゲート配線３１ｂとして、ＭｏＷ／Ａｌ／ＭｏＷの３層膜を形成した。なお、第２のゲート配線３１ｂの材料としては、低抵抗金属材料を用いることが好ましく、実施の形態１におけるゲート配線３１と同様の材料を用いてもよい。
　２層構造のゲート配線３１Ａを形成する場合、第１のゲート配線３１ａとなる下部金属層と第２のゲート配線３１ｂとなる上部金属層とを連続して形成し、その後、ハーフトーンマスクを用いたハーフトーンプロセスによりパターニングするとよい。これにより、例えば、１回のマスク工程によって、第１のＴＦＴ１０及び第２のＴＦＴ２０の電極には下部金属層（Ｔｉ）のみを残し、ゲート配線３１Ａには上部金属層（Ｔｉ）及び上部電極層（ＭｏＷ／Ａｌ／ＭｏＷ）が積層されるように形成することができる。
　また、本実施の形態では、上層の第２のゲート配線３１ｂをウエットエッチングにより形成し、下層の第１のゲート配線３１ａをドライエッチングにより形成しているため、図１２Ｂに示すように、ゲート配線３１Ａは、上層の第２のゲート配線３１ｂの線幅が下層の第１のゲート配線３１ａの線幅よりも小さくなる。
　本実施の形態における薄膜半導体アレイ基板１Ａは、ゲート配線３１Ａの形成以外は、実施の形態１と同様の方法によって製造することができる。また、本実施の形態に係る有機ＥＬディスプレイは、実施の形態１と同様にして製造することができる。
　なお、第２のゲート配線層３２ｂを形成するときの金属層は、第１のゲート配線層３２ａ上のみに形成されている。つまり、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ及び第２のゲート電極２０Ｇは、実施の形態１と同様に、第１金属層（第１のゲート配線層３２ａの金属層）のみによって構成されており、これらの電極の上には、第２のゲート配線層３２ｂを形成するときの金属層は形成されていない。
　このように構成されるゲート配線３１Ａは、実施の形態１におけるゲート配線３１と比べて、厚膜になった分、低抵抗化することができる。これにより、実施の形態１よりも、ゲート配線における信号伝達性を向上させることができるので、画質向上に貢献することができる。この点について、以下、詳細に説明する。
　実施の形態１におけるゲート配線３１は、膜厚を薄くしたい第１のゲート電極１０Ｇ等と同一の金属層（第１金属層）を用いて形成されることから薄く形成されてしまう。つまり、ゲート配線３１は、第１のゲート電極１０Ｇ等の膜厚の制約を受けて薄く形成せざるを得ないことから、ソース配線３２及び電源配線３３にように、容易に厚膜化して低抵抗化することができない。このため、実施の形態１のゲート配線３１については信号遅延が生じうる。
　これに対して、本実施の形態では、２層構造のゲート配線３１Ａを用いているので、第１のゲート配線３１ａを、実施の形態１におけるゲート配線３１と同様に第１のゲート電極１０Ｇ等と同一の金属層（第１金属層）を用いて形成したとしても、第１のゲート配線３１ａの上に第２のゲート配線３１ｂが積層されているので、ゲート配線としての実質的な配線抵抗を低下させることができる。これにより、実施の形態１と比べて、ゲート配線における信号遅延を抑制することができる。
　以上、本実施の形態に係る薄膜半導体アレイ基板１Ａによれば、トップゲート型のＴＦＴ構造であっても画素内を平坦にしやすくする構造を維持したまま、ゲート配線の抵抗を下げることが可能となる。すなわち、第１のＴＦＴ１０及び第２のＴＦＴ２０の上方に形成される上部層の平坦化と、ソース配線３２及び電源配線３３の低抵抗化とに加えて、ゲート配線３１Ａも低抵抗化することができる。
　また、本実施の形態において、第２のゲート配線３１ｂの膜厚は、第１のゲート配線３１ａの膜厚よりも厚い。これにより、ゲート配線３１Ａの配線抵抗をさらに下げることができる。
　また、本実施の形態において、ゲート配線３１は、ハーフトーンプロセスにより形成されている。これにより、実施の形態１に対して、マスク工程を増やすことなく、低抵抗のゲート配線３１Ａを形成することができる。
　また、本実施の形態では、ゲート絶縁層６２は、実施の形態１と同様に、第１のゲート電極１０Ｇ、第１のドレイン電極１０Ｄ、第２のソース電極２０Ｓ、第２のゲート電極２０Ｇ及び第１のゲート配線３１ａをマスクにしてパターニングされるので（図８（ｂ）参照）、図１２Ａ及び図１２Ｂに示すように、第１のゲート配線３１ａの下には、第１のゲート配線３１ａの線幅と同じ線幅の絶縁層６２ａが形成される。
　ソース配線３２は、絶縁層６２ａ、第１のゲート配線３１ａ及び第２のゲート配線３１ｂの積層構造を乗り越える必要があるが、本実施の形態では、第１のゲート配線３１ａの下に絶縁層６２ａを形成しているので、上記積層構造における段差の高さが大きくなっている。このため、当該積層構造の段差によってパッシベーション層６４が薄くなって段切れが生じて、ソース配線３２とゲート配線３１Ａとがショートしてしまう可能性がある。　　　
　これを回避するために、ゲート配線を図１３に示すような構成としてもよい。図１３は、本発明の実施の形態２の変形例に係る薄膜半導体アレイ基板の構成を示す断面図であり、図１２Ｂの断面図に対応する。
　図１３に示すように、本変形例では、基板６１の上に第１のゲート配線３１ａを形成してゲート配線３１Ｂを構成している。これにより、第１のゲート配線３１ａ及び第２のゲート配線３１ｂの積層構造における段差を緩和することができる。したがって、ソース配線３２とゲート配線３１Ｂとがショートする確率を低減することが可能となる。
　なお、図１３に示す構成のゲート配線３１Ｂを形成する場合、絶縁層６２ａのパターニングは、第１のゲート配線３１ａをマスクにして行うのではなく、第１のゲート配線３１ａを形成する前に行う必要がある。
　具体的には、図７（ｃ）に示されるゲート絶縁層６２のパターニング工程において、絶縁層６２ａを形成すればよい。このように、本実施の形態では、ゲート絶縁層６２のパターニング工程（図７（ｃ））を含むので、製造工程を追加することなく、図１３に示す構成のゲート配線３１Ｂを形成することができる。
　（その他）
　以上、本発明の実施の形態に係る薄膜半導体アレイ基板及びその製造方法、並びに、発光パネルについて説明したが、本発明は、上記の実施の形態に限定されるものではない。
　例えば、上記の実施の形態において、ソース電極とドレイン電極は、ＴＦＴの種類に応じて入れ替えてもよい。具体的には、第１のＴＦＴ１０において、第１のソース電極１０Ｓを第１のドレイン電極１０Ｄとするとともに、第１のドレイン電極１０Ｄを第１のソース電極１０Ｓとしてもよい。また、第２のＴＦＴ２０において、第２のソース電極２０Ｓを第２のドレイン電極２０Ｄとするとともに、第２のドレイン電極２０Ｄを第２のソース電極２０Ｓとしてもよい。
　また、上記の実施の形態において、薄膜半導体アレイ基板は、有機ＥＬ素子を用いた有機ＥＬディスプレイ（発光パネル）に適用する例について説明したが、これに限らない。例えば、上記の実施の形態における薄膜半導体アレイ基板は、広くアクティブマトリクス基板として用いることができ、液晶表示パネル等の他のアクティブマトリクス方式の表示パネルにも適用することもできる。
　その他、実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明は、テレビジョンセット、パーソナルコンピュータ又は携帯電話などに用いられるフラットパネルディスプレイ等の表示装置、デジタルカメラなどの固体撮像装置又はその他様々な電気機器等において広く利用することができる。
　１、１Ａ、１０１　薄膜半導体アレイ基板
　２　有機ＥＬディスプレイ
　１０、１１０　第１のＴＦＴ
　１０Ｇ、１１０Ｇ　第１のゲート電極
　１０Ｓ、１１０Ｓ　第１のソース電極
　１０Ｄ、１１０Ｄ　第１のドレイン電極
　１１、１１１　第１の半導体層
　１２、１１２　第１のゲート絶縁膜
　１３　第１の保護層
　２０、１２０　第２のＴＦＴ
　２０Ｇ、１２０Ｇ　第２のゲート電極
　２０Ｓ、１２０Ｓ　第２のソース電極
　２０Ｄ、１２０Ｄ　第２のドレイン電極
　２１、１２１　第２の半導体層
　２２、１２２　第２のゲート絶縁膜
　２３　第２の保護層
　３１、３１Ａ、３１Ｂ、１３１　ゲート配線
　３１ａ　第１のゲート配線
　３１ｂ　第２のゲート配線
　３２、１３２　ソース配線
　３３、１３３　電源配線
　４０　容量
　４１　半導体層
　４２、４４　絶縁膜
　４３　第１の金属膜
　４５　第２の金属膜
　５０、１５０　コンタクトパッド
　６０　中継電極
　６１、１６１　基板
　６２　ゲート絶縁層
　６２ａ　絶縁層
　６３　第１金属層
　６４、１６４　パッシベーション層
　６５　第２金属層
　７０、１７０　平坦化層
　８０　有機ＥＬ素子
　８１、１８１　陽極
　８２、１８２　有機ＥＬ層
　８２Ａ　有機材料
　８３、１８３　陰極
　９０、１９０　隔壁
　１６０　コンタクト部

Claims (8)

  1. 　基板と、
    　前記基板の上方に形成された第１の半導体素子及び第２の半導体素子と、
    　前記基板の上方に形成されたデータ線とを備え、
    　前記第１の半導体素子は、
    　第１の半導体層と、
    　前記第１の半導体層の上方に位置する第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の上方に位置する第１のゲート電極と、
    　前記第１の半導体層の一部に接続された第１のソース電極及び第１のドレイン電極と、
    　前記第１のゲート電極の上方に位置する第１の保護層とを含み、
    　前記第２の半導体素子は、
    　第２の半導体層と、
    　前記第２の半導体層の上方に位置する第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の上方に位置する第２のゲート電極と、
    　前記第２の半導体層の一部に接続された第２のソース電極及び第２のドレイン電極と、
    　前記第２のゲート電極の上方に位置する第２の保護層とを含み、
    　前記第１のソース電極及び前記第１のドレイン電極のうちの一方の電極は、前記第２のゲート電極が延伸されて構成されており、
    　前記データ線は、前記第１のソース電極及び前記第１のドレイン電極の他方の電極と接続されており、
    　前記第２の保護層は、前記第２のゲート電極の上方から前記第１のソース電極及び前記第１のドレイン電極のうちの前記一方の電極の上方まで連続して形成されており、
    　前記第２のゲート電極の厚みは、前記データ線の厚みよりも薄い
    　薄膜半導体基板。
  2. 　さらに、前記第１のゲート電極に接続された第１のゲート配線を備え、
    　前記第１のゲート電極の厚みは、前記第１のゲート配線の厚みと略同一であり、前記データ線の厚みよりも薄い
    　請求項１に記載の薄膜半導体基板。
  3. 　さらに、前記第１のゲート配線の上に積層された第２のゲート配線を備える
    　請求項２に記載の薄膜半導体基板。
  4. 　さらに、前記第２のソース電極及び前記第２のドレイン電極のうちの一方の電極に接続された電源配線を備え、
    　前記電源配線の厚みは、前記データ線の厚みと略同一である
    　請求項１～３のいずれか１項に記載の薄膜半導体基板。
  5. 　請求項１～４のいずれか１項に記載の薄膜半導体基板と、
    　前記薄膜半導体基板の上方に形成された陽極と、
    　前記陽極上に形成された発光層と、
    　前記発光層上に形成された陰極と、
    　前記発光層を側方から挟む隔壁とを備え、
    　前記隔壁は、前記データ線の上方に配置されている
    　発光パネル。
  6. 　前記隔壁の側壁は、２段形状である
    　請求項５に記載の発光パネル。
  7. 　当該発光パネルを平面視したときに、前記隔壁に挟まれた前記発光層に対応する領域を発光領域とすると、
    　前記第１の半導体素子における第１のゲート電極及び一方の電極と、前記第２の半導体素子における第２のゲート電極とは、前記発光領域内に形成されており、
    　前記データ線は、前記発光領域外に形成されている
    　請求項５又は６に記載の発光パネル。
  8. 　基板上の上方に第１の半導体層及び第２の半導体層を形成する工程と、
    　前記第１の半導体層及び第２の半導体層の上にゲート絶縁層を形成する工程と、
    　前記ゲート絶縁層に開口を形成して、前記第１の半導体層及び前記第２の半導体層の一部を露出させる工程と、
    　前記第１の半導体層及び前記第２の半導体層における前記ゲート絶縁層から露出する部分を覆うように、前記ゲート絶縁層上に第１金属層を形成する工程と、
    　前記第１金属層をパターニングすることによって、第１のゲート電極、第２のゲート電極、第１のドレイン電極及び第１のソース電極のうちの一方の電極、並びに、第２のドレイン電極及び第２のソース電極のうちの一方の電極を形成する工程と、
    　前記ゲート絶縁層をパターニングされた前記第１金属層をマスクパターンとしてパターニングすることによって、前記第１の半導体層と前記第１のゲート電極との間に第１のゲート絶縁膜を形成するとともに、前記第２の半導体層と前記第２のゲート電極との間に第２のゲート絶縁膜を形成する工程と、
    　前記第１のゲート電極、前記第１のドレイン電極、前記第２のソース電極及び前記第２のゲート電極の上にパッシベーション層を形成する工程と、
    　前記パッシベーション層に開口を形成して、前記第１の半導体層及び前記第２の半導体層の一部を露出させる工程と、
    　前記第１の半導体層及び前記第２の半導体層における前記パッシベーション層から露出する部分を覆うように、前記パッシベーション層上に、前記第１金属層よりも厚い膜厚の第２金属層を形成する工程と、
    　前記第２金属層をパターニングすることによって、前記第１のドレイン電極及び前記第１のソース電極のうちの他方の電極、前記第２のドレイン電極及び前記第２のソース電極のうちの他方の電極、並びに、前記第１のドレイン電極及び前記第１のソース電極のうちの前記他方の電極に接続されるデータ線を形成する工程とを含み、
    　前記第１金属層をパターニングする工程において、前記第１のソース電極及び前記第１のドレイン電極のうちの前記一方の電極と前記第２のゲート電極とが繋がるように第１金属層をパターニングする
    　薄膜半導体基板の製造方法。
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