CN107464819A - 发光面板 - Google Patents

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Abstract

本发明涉及发光面板。一种薄膜半导体基板，具备顶栅型的第1TFT(10)及第2TFT(20)和数据线(源极布线(32))，第1TFT(10)包括第1半导体层(11)、第1栅极绝缘膜(12)、第1栅电极(10G)、第1源电极(10S)及第1漏电极(10D)、以及第1保护层(13)，第2TFT(20)包括第2半导体层(21)、第2栅极绝缘膜(22)、第2栅电极(20G)、第2源电极(20S)及第2漏电极(20D)、以及第2保护层(23)，数据线与第1源电极(10S)连接，第1漏电极(10D)是第2栅电极(20G)延伸而构成的，第2栅电极(20G)的厚度比数据线的厚度薄。

Description

发光面板
本申请是基于申请号201480001305.2、申请日2014年2月21日、发明名称薄膜半导体基板、发光面板以及薄膜半导体基板的制造方法的中国专利申请提出的分案申请。
技术领域
本发明涉及薄膜半导体基板、发光面板以及薄膜半导体基板的制造方法。
背景技术
以往，称作薄膜晶体管(TFT：Thin Film Transistor)的薄膜半导体装置用于在液晶显示装置、有机EL显示装置等有源矩阵方式的显示装置、或数码相机等固体摄像装置(固态摄像装置)。
在有源矩阵方式的显示装置(显示面板)中，TFT被用作选择像素的开关晶体管、驱动像素的驱动晶体管或者面板外部的驱动器的晶体管等。
例如，具有利用了有机材料的EL(Electro Luminescence：电致发光)的有机EL元件的有机EL显示器，与电压驱动型的液晶显示器不同，是电流驱动型的显示器设备，因此，正在加紧开发具有优异性能的TFT。
TFT是在基板上形成栅电极、半导体层(沟道层)、源电极及漏电极而得到的，在沟道层中通常使用非晶硅薄膜或多晶硅薄膜。
使用了非晶硅薄膜作为沟道层的非晶硅TFT，从易于制造的观点来看，通常是在沟道层之下存在栅电极的所谓底栅构造。
另一方面，使用了多晶硅薄膜作为沟道层的多晶硅TFT，为了最大限度地发挥其性能，通常是在沟道层之上存在栅电极的所谓顶栅构造。
最近，正在大力开发在沟道层中使用了以IGZO(In-Ga-Zn-O)为代表的氧化物半导体的TFT。作为使用了氧化物半导体的TFT的构造，通常是与以往的非晶硅TFT相同的底栅构造，但也正在研究开发能够削减栅电极与源电极或漏电极之间的寄生电容的、更高性能的顶栅构造(例如，专利文献1、2)。
现有技术文献
专利文献1：日本特开2009-278115号公报
专利文献2：日本特开2011-228622号公报
发明内容
发明要解决的问题
在形成有TFT的薄膜半导体基板，形成有与TFT连接的布线。这样的布线优选为低电阻，希望厚膜化。另外，在TFT的上方形成例如EL层等上部层。该情况下，上部层优选是平坦的。然而，难以兼顾布线的低电阻化和上部层的平坦化。
本发明是鉴于上述问题而完成的，其目的在于，提供一种能够既使与TFT连接的布线低电阻化又使得容易确保TFT上方的上部层的平坦性的薄膜半导体基板、发光面板以及薄膜半导体基板的制造方法。
用于解决问题的手段
为了达成上述目的，本发明的薄膜半导体装置的一个技术方案的特征在于，具备：基板；第1半导体元件及第2半导体元件，其形成在所述基板的上方；以及数据线，其形成在所述基板的上方，所述第1半导体元件包括：第1半导体层；第1栅极绝缘膜，其位于所述第1半导体层的上方；第1栅电极，其位于所述第1栅极绝缘膜的上方；第1源电极及第1漏电极，其与所述第1半导体层的一部分连接；以及第1保护层，其位于所述第1栅电极的上方，所述第2半导体元件包括：第2半导体层；第2栅极绝缘膜，其位于所述第2半导体层的上方；第2栅电极，其位于所述第2栅极绝缘膜的上方；第2源电极及第2漏电极，其与所述第2半导体层的一部分连接；以及第2保护层，其位于所述第2栅电极的上方，所述第1源电极及所述第1漏电极中的一方的电极是所述第2栅电极延伸而构成的，所述数据线与所述第1源电极及所述第1漏电极中的另一方的电极连接，所述第2保护层从所述第2栅电极的上方连续地形成到所述第1源电极及所述第1漏电极中的所述一个电极的上方，所述第2栅电极的厚度比所述数据线的厚度薄。
发明效果
根据本发明，能够既使布线低电阻化又容易确保TFT上方的上部层的平坦性。
附图说明
图1是表示本发明实施方式1的薄膜半导体阵列基板的概略构成的俯视图。
图2是本发明实施方式1的有机EL显示器的局部剖切立体图。
图3是表示本发明实施方式1的薄膜半导体阵列基板中的像素的电路构成的图。
图4是表示本发明实施方式1的薄膜半导体阵列基板中的一像素的布局的概略图。
图5A是沿图4的A-A’线的本发明实施方式1的薄膜半导体阵列基板的剖面图。
图5B是沿图4的B-B’线的本发明实施方式1的薄膜半导体阵列基板的剖面图。
图5C是沿图4的C-C’线的本发明实施方式1的薄膜半导体阵列基板的剖面图。
图5D是沿图4的D-D’线的本发明实施方式1的薄膜半导体阵列基板的剖面图。
图6是表示本发明实施方式1的有机EL显示器的构成的剖面图。
图7是表示本发明实施方式1的薄膜半导体阵列基板的制造方法的各工序的图。
图8是表示本发明实施方式1的薄膜半导体阵列基板的制造方法的各工序的图。
图9是表示本发明实施方式1的薄膜半导体阵列基板的制造方法的各工序的图。
图10是用于说明本发明实施方式1的有机EL显示器的制造方法的图。
图11是表示本发明实施方式2的薄膜半导体阵列基板中的一像素的布局的概略图。
图12A是沿图11的C-C’线的本发明实施方式2的薄膜半导体阵列基板的剖面图。
图12B是沿图11的E-E’线的本发明实施方式2的薄膜半导体阵列基板的剖面图。
图13是表示本发明实施方式2的变形例的薄膜半导体阵列基板的构成的剖面图。
图14是表示以往的薄膜半导体基板的一像素的布局的概略图。
图15是图14的A-A’线的以往的薄膜半导体基板的剖面图。
图16是在图15所示的薄膜半导体基板上形成了有机EL元件时的发光面板的剖面图。
具体实施方式
(成为本发明的基础的认知)
在说明本发明的实施方式之前，使用图14～16来说明得到本发明的一个技术方案的经过。图14是表示以往的薄膜半导体基板的一个像素的布局的概略图。图15是图14的A-A’线的剖面图。图16是在图15所示的薄膜半导体基板上形成了有机EL元件时的发光面板的剖面图。
图14表示使用顶栅构造的TFT来驱动有机EL元件时的像素PX的一例。如图14所示，以往的薄膜半导体阵列基板101由栅极布线(扫描线)131、源极布线(数据线)132、电源布线133、与有机EL元件(未图示)的电极连接的接触焊盘(pad)150、第1TFT110以及第2TFT120构成。
在作为开关晶体管的第1TFT110中，第1栅电极110G与栅极布线131连接，第1源电极110S与源极布线132连接，第1漏电极110D经由接触部160与第2TFT120的第2栅电极120G连接。
另外，在作为驱动晶体管的第2TFT120中，第2栅电极120G与第1TFT110的第1漏电极110D连接，第2源电极120S与接触焊盘150连接，第2漏电极120D与电源布线133连接。
如图15所示，第1TFT110是顶栅构造的TFT，是在基板161上形成的第1半导体层(沟道层)111、在第1半导体层111上形成的第1栅极绝缘膜112以及在第1栅极绝缘膜112上形成的第1栅电极110G的层叠构造。
同样，第2TFT120也是顶栅构造的TFT，是在基板161上形成的第2半导体层(沟道层)121、在第2半导体层121上形成的第2栅极绝缘膜122以及在第2栅极绝缘膜122上形成的第2栅电极120G的层叠构造。
另外，形成钝化层164以覆盖第1栅电极110G及第2栅电极120G。在第1TFT110中，第1源电极110S及第1漏电极110D经由在钝化层164形成的接触孔连接于第1半导体层111。同样，在第2TFT120中，第2源电极120S及第2漏电极120D经由在钝化层164形成的接触孔连接于第2半导体层121。
从减少布线负荷的观点来看，栅极布线131及源极布线132优选为低电阻。另外，从提高均匀性和减少功耗的观点来看，电源布线133优选为低电阻。不管从哪一点来看，栅极布线131、源极布线132以及电源布线133均优选为低电阻，通常厚膜化，以300nm以上的膜厚形成。
但是，栅极布线131、源极布线132以及电源布线133大多与TFT的电极在同一工序中形成，所以若使栅极布线131、源极布线132以及电源布线133厚膜化，则TFT的电极也会厚膜化。
例如，在图14及图15所示的薄膜半导体阵列基板101中，源极布线132及电源布线133、第1TFT110的第1源电极110S及第1漏电极110D、第2TFT120的第2源电极120S及第2漏电极120D在同一工序中形成。因此，若使源极布线132及电源布线133厚膜化，则第1源电极110S及第1漏电极110D也会厚膜化，并且第2源电极120S及第2漏电极120D也会厚膜化。
其结果，在第1TFT110及第2TFT120的上方形成了EL层等层(上部层)时，难以确保该上部层的平坦性。
例如，如图16所示，在图15所示的薄膜半导体阵列基板101上作为上部层而形成平坦化层170、阳极181、包含发光层的有机EL层182、阴极183以及隔壁190时，由于在阳极181下存在与源极布线132及电源布线133在同一工序中形成的厚膜的第1漏电极110D及第2源电极120S，因此难以将阳极181形成得平坦。
这样，在阳极181的平坦性不充分的情况下，阳极181上的有机EL层182也难以均匀地形成。其结果，产生以下问题：电场集中于有机EL层182的一部分以致施加于发光层的电压变得不均匀，有机EL元件的寿命变短。
因此，也考虑了将第1漏电极110D及第2源电极120S等第1TFT110及第2TFT120的电极形成得薄，但这样一来，与这些电极在同一工序中形成的源极布线132及电源布线133的膜厚也会变薄，源极布线132及电源布线133会高电阻化。
此外，也考虑了在同一工序中形成了栅极布线131及源极布线132和第1TFT110及第2TFT120的电极之后，仅使第1TFT110及第2TFT120的电极薄膜化。然而，在该方法中，需要另外追加薄膜化工序。
这样，难以兼顾栅极布线131、源极布线132以及电源布线133这些布线的低电阻化和TFT的上部层的平坦化。
本发明是基于这样的认知而完成的发明，其目的在于，提供一种能够既使与TFT连接的布线低电阻化、又容易确保TFT上方的上部层的平坦性的薄膜半导体基板、显示面板以及薄膜半导体基板的制造方法。
为了达成上述目的，本发明的薄膜半导体基板的一个技术方案的特征在于，具备：基板；第1半导体元件及第2半导体元件，其形成在所述基板的上方；以及数据线，其形成在所述基板的上方，所述第1半导体元件包括：第1半导体层；第1栅极绝缘膜，其位于所述第1半导体层的上方；第1栅电极，其位于所述第1栅极绝缘膜的上方；第1源电极及第1漏电极，其与所述第1半导体层的一部分连接；以及第1保护层，其位于所述第1栅电极的上方，所述第2半导体元件包括：第2半导体层；第2栅极绝缘膜，其位于所述第2半导体层的上方；第2栅电极，其位于所述第2栅极绝缘膜的上方；第2源电极及第2漏电极，其与所述第2半导体层的一部分连接；以及第2保护层，其位于所述第2栅电极的上方，所述第1源电极及所述第1漏电极中的一方的电极是所述第2栅电极延伸而构成的，所述数据线与所述第1源电极及所述第1漏电极中的另一方的电极连接，所述第2保护层从所述第2栅电极的上方连续地形成到所述第1源电极及所述第1漏电极中的所述一个电极的上方，所述第2栅电极的厚度比所述数据线的厚度薄。
根据本技术方案，第2栅电极的厚度和从第2栅电极延伸的第1源电极及第1漏电极中的一方的电极的厚度比数据线的厚度薄。由此，即使使数据线厚膜化从而低电阻化，由于将第2半导体元件的第2栅电极和第1半导体元件的所述一方的电极形成得薄，所以也能够容易地确保在第1半导体元件及第2半导体元件的上方形成的上部层的平坦性。
另外，在本发明的薄膜半导体基板的一个技术方案中，也可以还具备与所述第1栅电极连接的第1栅极布线，所述第1栅电极的厚度与所述第1栅极布线的厚度大致相同，且比所述数据线的厚度薄。
根据本技术方案，第1栅电极的厚度可以比数据线的厚度薄。由此，能够进一步容易地确保在第1半导体元件及第2半导体元件的上方形成的上部层的平坦性。
另外，在本发明的薄膜半导体基板的一个技术方案中，也可以还具备层叠在所述第1栅极布线上的第2栅极布线。
根据本技术方案，在将第1栅电极形成得薄时，若将与第1栅电极相同膜厚的第1栅极布线和第1栅电极由同一工序形成，则虽然第1栅极布线也变薄从而高电阻化，但由于在第1栅极布线上层叠有第2栅极布线，所以实质上能够降低栅极布线的布线电阻。因此，除了在第1半导体元件及第2半导体元件的上方形成的上部层的平坦化和数据线的低电阻化之外，还能够够使栅极布线也低电阻化。
另外，在本发明的薄膜半导体基板的一个技术方案中，也可以还具备与所述第2源电极及所述第2漏电极中的一方的电极连接的电源布线，所述电源布线的厚度与所述数据线的厚度大致相同。
根据本技术方案，由于电源布线的厚度与数据线的厚度大致相同，所以能够将电源布线和数据线在同一工序中形成。由此，能够将电源布线也形成得厚，从而能够使电源布线也低电阻化。
另外，本发明的发光面板的一个技术方案的特征在于，具备：上述任意一技术方案所述的薄膜半导体基板；阳极，其形成在所述薄膜半导体基板的上方；发光层，其形成在所述阳极上；阴极，其形成在所述发光层上；以及隔壁，其从侧方夹着所述发光层，所述隔壁配置在所述数据线的上方。
根据本技术方案，在第2栅电极的厚度和从第2栅电极延伸的第1源电极及第1漏电极中的一方电极的厚度构成为比数据线的厚度薄的薄膜半导体基板上，形成有阳极及发光层。由此，能够确保阳极及发光层的平坦性，从而能够使施加于发光层的电压均匀。因此，能够使发光面板的寿命提高。
另外，在本发明的发光面板的一个技术方案中，所述隔壁的侧壁可以是2级台阶形状。
根据本技术方案，在将有机EL层的材料印刷在隔壁内来形成有机EL层时，能够用隔壁的2级台阶形状部分来限制有机EL层的材料的高度位置，所以能够使在基板面内印刷有机EL层的材料时的固定位置齐整。因此，能够在基板面内使有机EL层的膜厚均匀。
另外，在本发明的发光面板的一个技术方案中，若将在俯视该发光面板时与由所述隔壁所夹的所述发光层对应的区域设为发光区域，则所述第1半导体元件的第1栅电极及一方的电极和所述第2半导体元件的第2栅电极可以形成在所述发光区域内，所述数据线可以形成在所述发光区域外。
根据本技术方案，第2栅电极和从第2栅电极延伸的第1源电极及第1漏电极中的一方的电极形成在发光区域内，而数据线形成在发光区域外。由此，能够在发光区域内使第1半导体元件及第2半导体元件的电极薄膜化，在发光区域外使数据线厚膜化。因此，能够不影响发光状态而兼顾数据线的低电阻化和上部层的平坦化。
另外，本发明的薄膜半导体基板的制造方法的一个技术方案的特征在于，包括：在基板上的上方形成第1半导体层及第2半导体层的工序；在所述第1半导体层及第2半导体层上形成栅极绝缘层的工序；在所述栅极绝缘层形成开口，使所述第1半导体层及所述第2半导体层的一部分露出的工序；在所述栅极绝缘层上形成第1金属层以覆盖所述第1半导体层及所述第2半导体层的从所述栅极绝缘层露出的部分的工序；通过对所述第1金属层进行图案化来形成第1栅电极、第2栅电极、第1漏电极及第1源电极的中的一个电极、以及第2漏电极及第2源电极中的一方的电极的工序；通过将图案化后的所述第1金属层作为掩模图案来对所述栅极绝缘层进行图案化，在所述第1半导体层与所述第1栅电极之间形成第1栅极绝缘膜，并且在所述第2半导体层与所述第2栅电极之间形成第2栅极绝缘膜的工序；在所述第1栅电极、所述第1漏电极、所述第2源电极以及所述第2栅电极上形成钝化层的工序；在所述钝化层形成开口，使所述第1半导体层及所述第2半导体层的一部分露出的工序；在所述钝化层上形成膜厚比所述第1金属层厚的第2金属层以覆盖所述第1半导体层及所述第2半导体层的从所述钝化层露出的部分的工序；以及通过对所述第2金属层进行图案化来形成所述第1漏电极及所述第1源电极中的另一方的电极、所述第2漏电极及所述第2源电极中的另一方的电极、以及与所述第1漏电极及所述第1源电极中的所述另一方的电极连接的数据线的工序，在对所述第1金属层进行图案化的工序中，对第1金属层进行图案化以使得所述第1源电极及所述第1漏电极中的所述一个电极和所述第2栅电极相连。
根据本技术方案，对同一第1金属层进行图案化而形成的第2栅电极和第1源电极及第1漏电极中的一方的电极的厚度比对第2金属层进行图案化而形成的数据线的厚度薄。由此，即使使数据线厚膜化并低电阻化，由于能够将第2栅电极和所述一方的电极形成得薄，所以也能够容易地确保在第1半导体元件及第2半导体元件的上方形成的上部层的平坦性。
以下，在参照附图的同时说明本发明的实施方式。此外，以下说明的实施方式均表示本发明的优选的一个具体例。因此，以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、工序(步骤)、工序的顺序等只是一例而并非旨在限定本发明。因而，以下的实施方式中的构成要素中，对于没有记载于表示本发明的最上位概念的独立权利要求中的构成要素，作为任意的构成要素进行说明。
此外，各图是示意图，不一定严格图示。因此，各图彼此的比例尺等未必一致。另外，在各图中，对于实质上相同的构成标注有相同的标号，省略或简化重复的说明。
(实施方式1)
首先，说明本发明实施方式1。图1是表示本发明实施方式1的薄膜半导体阵列基板的概略结构的俯视图。
本实施方式的薄膜半导体阵列基板(TFT阵列基板)是薄膜半导体基板的一例，例如是用于制作有机EL显示器的有源矩阵基板。
如图1所示，薄膜半导体阵列基板1具备通过将多个像素PX排列成矩阵状而构成的显示部。
此外，在图1中示出了用于得到2个薄膜半导体阵列基板1的母基板，通过切断该母基板，能够得到2个薄膜半导体阵列基板1。另外，在图1中仅在显示部的4个角的一部分图示了像素PX，实际上在显示部内排列有多个像素PX。
图2是本发明实施方式1的有机EL显示器的局部剖切立体图。
有机EL显示器2是发光面板的一例，具备：薄膜半导体阵列基板1，其具有构成像素电路的多个像素PX；有机EL元件80，其在薄膜半导体阵列基板1上与多个像素PX对应地形成；多个栅极布线(扫描线)31，其沿着像素PX的行方向形成；多个源极布线(数据线)32，其沿着像素PX的列方向形成；以及电源布线33(未图示)，其与源极布线32平行地形成。
有机EL元件80由依次层叠在薄膜半导体阵列基板1上的阳极81、有机EL层82以及阴极83构成。
图3是表示图1及图2所示的薄膜半导体阵列基板1中的像素PX的电路结构的图。
各像素PX由第1TFT10、第2TFT20、栅极布线31、源极布线32、电源布线33以及电容(电容器)40构成。在各像素PX中，第1TFT10是用于选择像素PX的开关晶体管，第2TFT20是用于驱动像素PX的驱动晶体管。
在第1TFT10中，第1栅电极10G与栅极布线31连接，第1源电极10S与源极布线32连接，第1漏电极10D与电容40及第2TFT20的第2栅电极20G连接。
另外，在第2TFT20中，第2栅电极20G与第1TFT10的第1漏电极10D连接，第2源电极20S与有机EL元件80的阳极81连接，第2漏电极20D与电源布线33连接。
栅极布线(扫描线)31向像素行所包含的各像素PX的像素电路供给写入数据电压的定时信号(栅极电压)。
源极布线(数据线)32向像素列所包含的各像素PX的像素电路供给决定该像素PX中的有机EL元件80的发光强度的数据电压。
电源布线33向像素行所包含的各像素PX的像素电路供给电源电压。在本实施方式中，电源布线33向各像素PX的第2TFT20供给电源电压。
电容40是保持从源极布线32供给的数据电压的保持电容。
在这样构成的各像素PX中，在向栅极布线31输入栅极信号而第1TFT10成为接通状态时，经由源极布线32供给的数据电压(图像信号电压)被写入电容40。然后，写入至电容40的数据电压在1帧的期间内而保持。通过该保持的数据电压，第2TFT20的电导模拟性变化，与发光色阶对应的驱动电流从有机EL元件80的阳极81向阴极83流动从而有机EL元件80发光。由此，能够显示预定的图像。
此外，在本实施方式中，虽然例示了由2个TFT和1个电容形成的2Tr1C的像素电路，但像素电路的结构不限于此。另外，也可以使用能够修正TFT的阈值电压的像素电路。
图4是表示本发明实施方式1的薄膜半导体阵列基板中的一个像素的布局的概略图。图5A是图4的A-A’线的剖面图，图5B是图4的B-B’线的剖面图，图5C是图4的C-C’线的剖面图，图5D是图4的D-D’线的剖面图。此外，在图4中，在像素PX的内侧由虚线包围的区域表示在薄膜半导体阵列基板1上形成了有机EL元件的情况下的发光区域EL。
如图4所示，像素PX由正交的栅极布线31和源极布线32区划，在各像素PX设置有第1TFT10、第2TFT20、电容40以及接触焊盘50。接触焊盘50经由接触部与有机EL元件80的阳极81连接。
如图5A～图5D所示，薄膜半导体阵列基板1具备基板61和在基板61的上方形成的第1TFT(第1半导体元件)10及第2TFT(第2半导体元件)20。另外，在基板61的上方也形成栅极布线31、源极布线32以及电源布线33。
如图5A所示，第1TFT10是顶栅构造的TFT，具有位于基板61的上方的第1半导体层(沟道层)11、位于第1半导体层11的上方的第1栅极绝缘膜12、位于第1栅极绝缘膜12的上方的第1栅电极10G、与第1半导体层11的一部分连接的第1源电极10S及第1漏电极10D、以及位于第1栅电极10G的上方的第1保护层13。
另外，第2TFT20是顶栅构造的TFT，具有位于基板61的上方的第2半导体层(沟道层)21、位于第2半导体层21的上方的第2栅极绝缘膜22、位于第2栅极绝缘膜22的上方的第2栅电极20G、与第2半导体层21的一部分连接的第2源电极20S及第2漏电极20D、以及位于第2栅电极20G的上方的第2保护层23。
如图4及图5A所示，源极布线32与第1TFT10的第1源电极10S连接。在本实施方式中，源极布线32和第1源电极10S一体形成，源极布线32的一部分构成第1源电极10S。
另外，电源布线33与第2TFT20的第2漏电极20D连接。在本实施方式中，电源布线33和第2漏电极20D一体形成，电源布线33的一部分构成第2漏电极20D。
如图5A所示，第1栅极绝缘膜12和第2栅极绝缘膜22由同一栅极绝缘层62构成，由同一工序形成。另外，第1保护层13和第2保护层23由同一钝化层64构成，由同一工序形成。
钝化层64形成为连续覆盖第1栅电极10G、第1漏电极10D、第2源电极20S以及第2栅电极20G。换言之，第1保护层13从第1栅电极10G的上方的区域连续地形成到第2栅电极20G的上方的区域，以跨越第1漏电极10D的上方的区域及第2源电极20S的上方的区域。同样，第2保护层23从第2栅电极20G的上方的区域连续地形成到第1栅电极10G的上方的区域，以跨越第2源电极20S的上方的区域及第1漏电极10D的上方的区域。
这样，第2栅电极20G中位于第2半导体层21的上方的区域的上面、第1栅电极10G中位于第1半导体层11的上方的区域的上面、以及位于它们之间的部分的区域的上面与由连续膜形成的钝化层64接触。
如图4及图5B所示，第1TFT10的第1漏电极10D是第2TFT20的第2栅电极20G延伸而构成的。具体而言，第1漏电极10D和第2栅电极20G通过与第1漏电极10D及第2栅电极20G在同一层形成的中继电极60而连接。也就是说，第1漏电极10D和第2栅电极20G不经由接触部(接触孔)地连接。中继电极60是用于将第1漏电极10D和第2栅电极20G连接的连接电极。
此外，如图4所示，接触焊盘50是第2TFT20的第2源电极20S延伸而构成的。
另外，如图4所示，栅极布线31形成为与源极布线32及电源布线33交差。第1TFT10的第1栅电极10G是栅极布线31的一部分延伸而构成的。另外，如图5C所示，在栅极布线31与源极布线32及电源布线33之间形成有钝化层64。
在这样构成的薄膜半导体阵列基板1中，第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G、栅极布线31、接触焊盘50以及中继电极60通过对共用的金属层(第1金属层)进行图案化来形成。因此，第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G、栅极布线31、接触焊盘50以及中继电极60各自的厚度除了制造上的误差之外大致相同。
另外，源极布线32和电源布线33通过对形成在比第1金属层靠上层的共用的第2金属层进行图案化来形成。因此，源极布线32及电源布线33各自的厚度除了制造上的误差之外大致相同。
并且，在本实施方式中，第1金属层以比第2金属层薄的膜厚形成。也就是说，第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G、栅极布线31、接触焊盘50以及中继电极60各自的厚度比源极布线32及电源布线33各自的厚度薄。
由此，能够将第1TFT10的第1栅电极10G及第1漏电极10D的膜厚和第2TFT20的第2源电极20S及第2栅电极20G的膜厚形成得薄，另一方面，能够将源极布线32的膜厚及电源布线33的膜厚形成得厚。
另外，如图4及图5D所示，电容40由MIS(Metal-Insulator-Semiconductor：金属-绝缘层-半导体)构造和MIM(Metal-Insulator-Metal：金属-绝缘层-金属)构造构成，所述MIS构造由半导体层41、绝缘膜42和第1金属膜43形成，所述MIM构造由第1金属膜43、绝缘膜44、第2金属膜45形成。但是，在图4中，在像素PX的内侧由虚线包围的区域(在薄膜半导体阵列基板1上形成了有机EL元件的情况下的发光区域EL)中，电容40由MIS构造形成，所述MIS构造由半导体层41、绝缘膜42和第1金属膜43形成。
半导体层41通过对与第1半导体层11及第2半导体层21相同的半导体材料进行图案化来形成。另外，绝缘膜42通过对与第1栅极绝缘膜12及第2栅极绝缘膜22相同的绝缘材料进行图案化来形成。另外，第1金属膜43通过对与第1栅电极10G及第2栅电极20G相同的第1金属层进行图案化来形成。另外，绝缘膜44通过对与钝化层64相同的绝缘材料进行图案化来形成。另外，第2金属膜45通过对与源极布线32及电源布线33相同的金属层进行图案化来形成。
如上所述，根据本实施方式的薄膜半导体阵列基板1，即使是具有顶栅型的TFT的像素PX，也能够在像素PX内将第1TFT10的电极(第1栅电极10G、第1漏电极10D)及第2TFT20的电极(第2栅电极20G、第2源电极20S)的厚度形成得薄。由此，容易确保在第1TFT10及第2TFT20上形成的上部层的平坦性。
而且，根据本实施方式，以不同的层形成第1TFT10及第2TFT20的电极和源极布线32及电源布线33。由此，即使将第1TFT10及第2TFT20的电极的厚度形成得薄，也能够将源极布线32及电源布线33的厚度形成得厚。因此，能够使源极布线32及电源布线33厚膜化从而低电阻化，所以能够抑制信号延迟，并抑制由电压下降引起的辉度不均。
这样，根据本实施方式，能够既使与像素PX内的TFT连接的布线低电阻化，又容易确保TFT上方的上部层的平坦性。
另外，在本实施方式中，电容40是在薄膜半导体阵列基板1上形成了有机EL元件的情况下的发光区域EL中、将与第1栅电极10G(第1金属层)同层的薄膜的第1金属膜43作为金属电极的MIS构造，构成电容40的层不包括厚膜的源极布线32及电源布线33(第2金属层)。由此，更加容易确保在第1TFT10及第2TFT20的上方形成的上部层的平坦性。
接着，使用图6说明本实施方式的有机EL显示器2的剖面结构。图6是表示本实施方式的有机EL显示器的结构的剖面图，示出了在图5A所示的薄膜半导体阵列基板1上形成了有机EL元件80时的图。
如图6所示，本实施方式的有机EL显示器2是顶部发射性的显示面板，具备薄膜半导体阵列基板1、在薄膜半导体阵列基板1上形成的平坦化层70、以及在平坦化层70上形成的有机EL元件80及隔壁90。
有机EL元件80是包含发光层的发光元件，通过经由第2TFT20流动与数据电压对应的驱动电流而发光。有机EL元件80由在平坦化层70上形成的阳极81、在阳极81上形成的有机EL层82、以及在有机EL层82上形成的阴极83构成。隔壁(堤层)90构成为从侧方夹着有机EL层82。
阳极81例如可以用具有光反射性的反射电极等来构成。
有机EL层82可以用有机材料来形成，例如是空穴注入层、空穴输送层、发光层、电子输送层以及电子注入层等各层层叠而构成的。有机EL层82形成在隔壁90的开口部内。
阴极83例如可以使用铟锡氧化物(ITO：Indium Tin Oxide)或铟锌氧化物(IZO：Indium Zinc Oxide)等透明金属氧化物等。
阳极81及有机EL层82与薄膜半导体阵列基板1的像素PX对应地形成。有机EL层82包含发光层，成为像素PX的发光区域EL。
隔壁90形成为位于源极布线32及电源布线33的上方。也就是说，被隔壁90夹着的有机EL层82通过后述工艺而形成在源极布线32与电源布线33之间的区域。隔壁90的宽度构成为比源极布线32及电源布线33的线宽大。
此外，隔壁90既可以是按每一个像素PX将有机EL层82的周围包围而构成的像素堤，也可以是将在列方向上排列的多个像素PX所共用的有机EL层82包围而构成的线堤。
如上所述，根据本实施方式的有机EL显示器2，有机EL元件80与上述薄膜半导体阵列基板1的像素PX对应地形成，在形成有阳极81及有机EL层82的区域的下侧不形成厚膜厚的层(源极布线32及电源布线33)，仅形成有薄膜厚的层(第1TFT10的电极及第2TFT20)。
由此，能够用平坦化层70使像素PX内的台阶差(凹凸)良好地平坦化。因此，无需使平坦化层70厚膜化就容易地将阳极81及有机EL层82形成得平坦。因此，能够使施加于发光层的电压均匀，所以能够使有机EL元件80的寿命提高。
特别是，在本实施方式中，在俯视有机EL显示器2时，如图4所示，第1TFT10的电极(第1栅电极10G、第1漏电极10D)及第2TFT20的电极(第2栅电极20G、第2源电极20S)形成在发光区域EL内，而源极布线32及电源布线33形成在发光区域EL外。
由此，能够在发光区域EL内使第1TFT10的电极及第2TFT20的电极薄膜化，在发光区域EL外使布线(源极布线32及电源布线33)厚膜化。因此，能够不影响有机EL元件80的发光状态而兼顾布线的低电阻化和上部层(阳极81及有机EL层82)的平坦化。
另外，在本实施方式中，如上所述，在各像素PX的发光区域EL中，电容40不包括厚膜的布线层。由此，能够更容易地将阳极81形成得平坦，能够进一步使有机EL元件80的寿命提高。
另外，在本实施方式中，隔壁90形成在由厚膜形成的源极布线32及电源布线33的上方。因此，虽然也会因为平坦化层70的厚度而有所不同，但却能够容易地将隔壁90的高度设定得高。也就是说，通过利用具有高度的源极布线32及电源布线33，能够容易地形成高度高的隔壁90。由此，在用例如喷墨法等印刷法来形成有机EL层82的材料的情况下，能够向隔壁90内涂敷更多的液滴，能够使有机EL层82的膜厚的均匀性提高。
进而，如图6所示，通过使隔壁90的宽度比源极布线32及电源布线33的线宽大，能够使隔壁90的边缘比由厚膜形成的源极布线32及电源布线33靠内侧。由此，能够使隔壁90的侧壁为2级台阶形状，因此，在用喷墨法向隔壁90的开口部内涂敷有机EL层82的材料时，能够在隔壁90的2级台阶形状部分限制有机EL层82的材料的高度位置。因此，能够使喷墨时的基板面内的固定(pinning)位置齐整，因而能够使在基板面内有机EL层82的膜厚的均匀性提高。其结果，能够使辉度的均匀性提高。
接着，使用图7～图9说明本发明实施方式1的薄膜半导体阵列基板1的制造方法。图7～图9是表示本发明实施方式1的薄膜半导体阵列基板的制造方法的各工序的图。
首先，如图7(a)所示，在基板61上形成第1半导体层11及第2半导体层21。
具体而言，首先准备基板61。基板61例如是由石英玻璃、无碱玻璃或高耐热性玻璃等玻璃材料形成的玻璃基板。此外，为了防止玻璃基板中含有的钠、磷等杂质侵入第1半导体层11及第2半导体层21，也可以在基板61上形成由氮化硅膜(SiNx)、氧化硅(SiOy)或氮氧化硅膜(SiOyNx)等形成的底涂层。进而，由于氧化物半导体对氢(H)敏感，所以也可以为了抑制氢而形成氧化铝(AlyOx)作为底涂层。底涂层的膜厚例如可以设为100nm～2000nm左右。
然后，在基板61上用溅射法形成半导体膜。作为用于形成半导体膜的半导体材料，可以使用IGZO(In-Ga-Zn-O)、ITZO(In-Tin-Zn-O)、ZnO(Zn-O)、IGO(In-Ga-Zn-O)或IZO(In-Zn-O)等氧化物半导体材料。此外，在如上述那样实现容易使像素PX内平坦的构造时，半导体材料不限于上述材料。作为半导体材料，只要是能够实现顶栅型的TFT的材料即可，例如可以使用非晶硅、多晶硅等晶体硅、Si纳米线、碳纳米管、石墨烯等。
在使用上述半导体材料形成了半导体膜之后，用通常的光刻法及蚀刻法，在希望的区域图案形成预定形状的第1半导体层11及第2半导体层21。此时，也形成图5D所示的电容40的半导体层41。此外，作为半导体膜的膜厚，例如可以设为10nm～300nm左右。
在本实施方式中，使用IGZO形成了第1半导体层11及第2半导体层21。
接着，如图7(b)所示，在第1半导体层11及第2半导体层21之上形成栅极绝缘层(第1层间绝缘膜)62。作为栅极绝缘层62，例如可以用CVD法形成氧化硅。氧化硅例如可以通过以预定的浓度比导入硅烷气体(SiH4)和一氧化二氮气体(N2O)来成膜。此外，除了氧化硅以外，也可以层叠氮化硅、氮氧化硅或者它们的层叠膜。作为栅极绝缘层62的膜厚，例如可以设为50nm～400nm左右。
接着，如图7(c)所示，进行栅极绝缘层62的图案化。在本实施方式中，用光刻法及蚀刻法，使栅极绝缘层62的一部分开口，从而使第1半导体层11及第2半导体层21各自的一部分露出。
例如，通过使用六氟化硫(SF6)等气体的干式蚀刻工艺，对于成为第1TFT10的第1漏电极10D的区域和第2TFT20的第2源电极20S的区域的部分，使栅极绝缘层62的一部分开口而形成第1接触孔CH1和第2接触孔CH2，使第1半导体层11的一部分表面和第2半导体层21的一部分表面露出。
接着，如图7(d)所示，在栅极绝缘层62上形成作为薄膜的金属层的第1金属层63，以覆盖第1半导体层11及第2半导体层21的从栅极绝缘层62露出的部分。
作为第1金属层63，只要使用构成栅电极的材料即可，例如可以使用铝(Al)、钼(Mo)、钨(W)、钨化钼(MoW)、铜(Cu)、钛(Ti)或铬(Cr)等。在本实施方式中，作为第1金属层63，用溅射法形成了MoW膜。另外，作为第1金属层63的膜厚，例如可以设为20～100nm左右。
接着，如图8(a)所示，用光刻法及蚀刻法进行第1金属层63的图案化。由此，以预定形状形成第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G以及栅极布线31(未图示)。此时，如图4所示，对第1金属层63进行图案化，以使得第1漏电极10D和第2栅电极20G连续相连。
接着，如图8(b)所示，通过将图案化后的第1金属层63作为掩模图案对栅极绝缘层62进行图案化，从而在第1半导体层11与第1栅电极10G之间形成第1栅极绝缘膜12，并且在第2半导体层21与第2栅电极20G之间形成第2栅极绝缘膜22。
在本实施方式中，将第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G以及栅极布线31(未图示)作为掩模，用光刻法及蚀刻法对栅极绝缘层62进行图案化。由此，仅在第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G以及栅极布线31的正下方的区域剩下栅极绝缘层62，除此以外的区域的栅极绝缘层62被除去。通过该栅极绝缘层62的加工，形成预定形状的第1栅极绝缘膜12及第2栅极绝缘膜22，并且第1半导体层11及第2半导体层21的一部分露出。
此外，在栅极绝缘层62的加工之后，可以对作为氧化物半导体层的第1半导体层11及第2半导体层21进行低电阻化处理。由此，能够使第1半导体层11及第2半导体层21的露出部分、即第1半导体层11及第2半导体层21中没有被第1金属层63覆盖的区域(偏置区域)低电阻化，能够得到良好的TFT特性。
接着，如图8(c)所示，在第1栅电极10G、第1漏电极10D、第2源电极20S以及第2栅电极20G上形成钝化层(第2层间绝缘膜)64。
在本实施方式中，在基板61的整个上形成钝化层64，以覆盖第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G以及栅极布线31(图外)。
作为钝化层64，例如可以使用氧化硅由CVD法形成。在该情况下，氧化硅例如可以通过以预定的浓度比导入硅烷气体(SiH4)和一氧化二氮气体(N2O)来成膜。此外，除了氧化硅以外，也可以层叠氮化硅、氮氧化硅或者它们的层叠膜。或者，也可以形成氧化铝。作为钝化层64的膜厚，例如可以设为50nm～400nm左右。
接着，如图8(d)所示，用光刻法及蚀刻法，使钝化层64的一部开口从而使第1半导体层11及第2半导体层21各自的一部分露出。
例如，对于成为第1TFT10的第1源电极10S的区域和成为第2TFT20的第2漏电极20D的区域的部分，使钝化层64的一部分开口来形成第3接触孔CH3及第4接触孔CH4，使第1半导体层11的一部分表面和第2半导体层21的一部分表面露出。
然后，如图9(a)所示，在钝化层64上形成作为厚膜的金属层的第2金属层65，以覆盖第1半导体层11及第2半导体层21的从钝化层64露出的部分。也就是说，以填埋第3接触孔CH3及第4接触孔CH4的方式形成第2金属层65。在此，第2金属层65以比第1金属层63厚的膜厚来形成。
作为第2金属层65，只要使用构成布线的材料即可，例如可以使用铝(Al)、钼(Mo)、钨(W)，钨化钼(MoW)、铜(Cu)、钛(Ti)或铬(Cr)等。在本实施方式中，利用溅射法，层叠MoW/Al/MoW这3个层，从而形成了第2金属层65。另外，作为第2金属层65的膜厚，例如可以设为300～800nm左右。
接着，如图9(b)所示，用光刻法及蚀刻法，进行第2金属层65的图案化。由此，以预定形状形成第1源电极10S、与第1源电极10S连接的源极布线32、第2漏电极20D、以及与第2漏电极20D连接的电源布线33。
这样，能够制造如图4及图5A～图5D所示的薄膜半导体阵列基板1。
然后，虽然未进行图示，但在薄膜半导体阵列基板1上形成平坦化层70、隔壁90、阳极81、有机EL层82以及阴极83，由此能够制造图6所示的有机EL显示器2。
以下，在参照图10的同时，使用图6简单地说明本实施方式的有机EL显示器2的制造方法。图10是用于说明本发明实施方式1的有机EL显示器的制造方法的图。
具体而言，如图6及图10所示，首先，形成平坦化层70以覆盖薄膜半导体阵列基板1的整体。
然后，用光刻法及蚀刻法，形成贯通平坦化层70的接触孔(未图示)。该接触孔在以后成为用于将阳极81和接触焊盘50(参照图4)连接、以使有机EL元件80的阳极81和第2源电极20S电连接的贯通孔。
然后，如该图所示，在平坦化层70上的与各像素PX的边界对应的位置形成隔壁90。另外，在平坦化层70上，在隔壁90的开口部内按各像素PX形成阳极81。此时，构成阳极81的材料被填充到平坦化层70的接触孔而形成接触部。阳极81和第2源电极20S经由该接触部和接触焊盘50而电连接。
此外，阳极81的材料是例如钼、铝、金、银、铜等导电性金属或其合金、PEDOT：PSS等有机导电性材料、氧化锌和添加了铅的氧化铟中的任意一种材料。用真空蒸镀法、电子束蒸镀法、溅射法或者印刷法等形成由这些材料形成的膜，形成预定形状的电极图案。
然后，如图6所示，形成包含发光层的有机EL层82。有机EL层82在阳极81上按各像素PX形成在隔壁90的开口部内。如上所述，该有机EL层82例如是层叠空穴注入层、空穴输送层、发光层、电子输送层以及电子注入层等各层而构成的。例如，可以使用铜酞菁作为空穴注入层，使用α-NPD(Bis[N-(1-Naphthyl)-N-Phenyl]benzidine，双[N-(1-萘基)-N-苯基]联苯胺)作为空穴输送层，使用Alq3(tris(8-hydroxyquinoline)aluminum，三(8-羟基喹啉)铝)作为发光层，使用噁唑衍生物作为电子输送层，使用Alq3作为电子注入层。此外，这些材料只不过是一例，也可以使用其他材料。
有机EL层82的各层的有机材料82A例如可以用喷墨法印刷到隔壁90的开口部内。此时，在本实施方式中，如图10所示，由于隔壁90的侧壁形成为2级台阶形状，所以能够在隔壁90的2级台阶形状部分限制有机材料82A的高度位置。由此，能够使像素PX之间的有机材料82A的固定位置齐整，因而能够容易地使基板面内的有机EL层82的膜厚均匀。此外，在涂敷了有机材料82A之后，通过进行加热处理，能够形成预定的膜厚的有机EL层82的各层。
然后，如图6所示，形成阴极83以供所有像素PX共用。阴极83是在所有有机EL层82上连续形成的具有光透过性的电极。如上所述，阴极83的材料可以使用ITO或IZO，但除此之外也可以使用SnO2、In2O3、ZnO或者它们的组合等。
这样，能够得到如图6所示的有机EL显示器2。
(实施方式2)
接着，使用图11、图12A以及图12B，对本发明实施方式2的薄膜半导体阵列基板1A及有机EL显示器进行说明。图11是表示本发明实施方式2的薄膜半导体阵列基板中的一个像素的排列的概略图，与图4对应。图12A是图11的C-C’线的剖面图，图12B是图11的E-E’线的剖面图。此外，省略与实施方式1共同点的说明，以与实施方式1不同点为中心进行说明。
如图11、图12A以及图12B所示，在本发明实施方式2的薄膜半导体阵列基板1A中，栅极布线31A由多个金属层构成。本实施方式的栅极布线31A是2个金属膜的层叠构造，由下层的第1栅极布线31a和上层的第2栅极布线31b构成。也就是说，在将实施方式1的薄膜的栅极布线31设为第1栅极布线31a时，栅极布线31A成为在该第1栅极布线31a上层叠第2栅极布线31b的构造。
进而，在本实施方式中，第2栅极布线31b的膜厚比第1栅极布线31a的膜厚要厚。另外，第2栅极布线31b使用组成与第1栅极布线31a不同的金属材料来形成。在本实施方式中，形成Ti膜作为薄膜的第1栅极布线31a，形成MoW/Al/MoW这3层膜作为厚膜的第2栅极布线31b。此外，作为第2栅极布线31b的材料，优选使用低电阻金属材料，也可以使用与实施方式1的栅极布线31同样的材料。
在形成2层构造的栅极布线31A的情况下，可以连续形成成为第1栅极布线31a的下部金属层和成为第2栅极布线31b的上部金属层，然后通过使用半色调(half tone)掩模的半色调工艺来进行图案化。由此，例如，通过1次的掩模工序，能够形成为：在第1TFT10及第2TFT20的电极仅剩下下部金属层(Ti)，在栅极布线31A层叠上部金属层(Ti)及上部电极层(MoW/Al/MoW)。
另外，在本实施方式中，用湿式蚀刻形成上层的第2栅极布线31b，用干式蚀刻形成下层的第1栅极布线31a，因此，如图12B所示，在栅极布线31A中，上层的第2栅极布线31b的线宽变得比下层的第1栅极布线31a的线宽小。
除了栅极布线31A的形成以外，本实施方式的薄膜半导体阵列基板1A能够用与实施方式1同样的方法来制造。另外，本实施方式的有机EL显示器能够与实施方式1同样地制造。
此外，形成第2栅极布线层32b时的金属层仅在第1栅极布线层32a上形成。也就是说，第1栅电极10G、第1漏电极10D、第2源电极20S以及第2栅电极20G与实施方式1同样，仅由第1金属层(第1栅极布线层32a的金属层)构成，在这些电极上没有形成形成第2栅极布线层32b时的金属层。
这样构成的栅极布线31A与实施方式1的栅极布线31相比，电阻能够与成为厚膜的量相应地降低。由此，能够比实施方式1进一步使栅极布线的信号传递性提高，因而能够有助于画质提高。以下详细说明这一点。
实施方式1的栅极布线31使用与想要使膜厚薄的第1栅电极10G等相同的金属层(第1金属层)来形成，因而会形成得薄。也就是说，栅极布线31受到第1栅电极10G等的膜厚的制约而不得不形成得薄，因此，无法如源极布线32及电源布线33那样容易地厚膜化从而低电阻化。因此，在实施方式1的栅极布线31中，可能产生信号延迟。
与此相对，在本实施方式中，使用2层构造的栅极布线31A，因此，即使与实施方式1的栅极布线31同样地使用与第1栅电极10G等相同的金属层(第1金属层)形成了第1栅极布线31a，由于在第1栅极布线31a上层叠有第2栅极布线31b，所以也能够降低作为栅极布线的实质上的布线电阻。由此，与实施方式1相比，能够抑制栅极布线中的信号延迟。
如上所述，根据本实施方式的薄膜半导体阵列基板1A，即使是顶栅型的TFT构造，也能够在维持容易使像素内平坦的构造的情况下，降低栅极布线的电阻。即，除了在第1TFT10及第2TFT20的上方形成的上部层的平坦化和源极布线32及电源布线33的低电阻化之外，还能够使栅极布线31A也低电阻化。
另外，在本实施方式中，第2栅极布线31b的膜厚比第1栅极布线31a的膜厚要厚。由此，能够进一步降低栅极布线31A的布线电阻。
另外，在本实施方式中，栅极布线31通过半色调工艺而形成。由此，能够对实施方式1不增加掩模工序而形成低电阻的栅极布线31A。
另外，在本实施方式中，与实施方式1同样，将第1栅电极10G、第1漏电极10D、第2源电极20S、第2栅电极20G以及第1栅极布线31a作为掩模来对栅极绝缘层62进行图案化(参照图8(b))，因此，如图12A及图12B所示，在第1栅极布线31a的下方形成线宽与第1栅极布线31a的线宽相同的绝缘层62a。
源极布线32需要越过绝缘层62a、第1栅极布线31a以及第2栅极布线31b的层叠构造，但在本实施方式中，由于在第1栅极布线31a的下方形成绝缘层62a，所以上述层叠构造的台阶差的高度变大。因此，会由于该层叠构造的台阶差，导致钝化层64变薄而产生台阶切断，源极布线32与栅极布线31A短路。
为了避免这种情况，也可以将栅极布线设为如图13所示的结构。图13是表示本发明实施方式2的变形例的薄膜半导体阵列基板的结构的剖面图，与图12B的剖面图对应。
如图13所示，在本变形例中，在基板61上形成第1栅极布线31a来构成栅极布线31B。由此，能够缓和第1栅极布线31a及第2栅极布线31b的层叠构造中的台阶差。因此，能够减少源极布线32和栅极布线31B短路的概率。
此外，在形成图13所示的结构的栅极布线31B的情况下，绝缘层62a的图案化不是将第1栅极布线31a作为掩模来进行，而是需要在形成第1栅极布线31a之前进行。
具体而言，在图7(c)所示的栅极绝缘层62的图案化工序中，形成绝缘层62a即可。这样，在本实施方式中，由于包括栅极绝缘层62的图案化工序(图7(c))，所以能够不追加制造工序而形成图13所示的结构的栅极布线31B。
(其他)
以上，对本发明的实施方式的薄膜半导体阵列基板及其制造方法以及发光面板进行了说明，但本发明不限于上述实施方式。
例如，在上述实施方式中，源电极和漏电极也可以根据TFT的种类调换。具体而言，在第1TFT10中，也可以将第1源电极10S作为第1漏电极10D并且将第1漏电极10D作为第1源电极10S。另外，在第2TFT20中，也可以将第2源电极20S作为第2漏电极20D并且将第2漏电极20D作为第2源电极20S。
另外，在上述实施方式中，对薄膜半导体阵列基板应用于使用有机EL元件的有机EL显示器(发光面板)的例子进行了说明，但不限于此。例如，上述实施方式中的薄膜半导体阵列基板可以广泛地作为有源矩阵基板来使用，也可以应用于液晶显示面板等其他有源矩阵方式的显示面板。
另外，对实施方式及变形例实施本领域技术人员想到的各种各样变形而得到的技术方案、和/或通过在不脱离本发明的主旨的范围内任意组合实施方式及变形例中的构成要素及功能而实现的技术方案也包含于本发明。
产业上的可利用性
本发明可以在电视机、个人计算机或移动电话等所使用的平板显示器等显示装置、数码相机等固体摄像装置或其他各种各样的电气设备等中广泛利用。
附图标记说明
1、1A、101 薄膜半导体阵列基板
2 有机EL显示器
10、110 第1TFT
10G、110G 第1栅电极
10S、110S 第1源电极
10D、110D 第1漏电极
11、111 第1半导体层
12、112 第1栅极绝缘膜
13 第1保护层
20、120 第2TFT
20G、120G 第2栅电极
20S、120S 第2源电极
20D、120D 第2漏电极
21、121 第2半导体层
22、122 第2栅极绝缘膜
23 第2保护层
31、31A、31B、131 栅极布线
31a 第1栅极布线
31b 第2栅极布线
32、132 源极布线
33、133 电源布线
40 电容
41 半导体层
42、44 绝缘膜
43 第1金属膜
45 第2金属膜
50、150 接触焊盘
60 中继电极
61、161 基板
62 栅极绝缘层
62a 绝缘层
63 第1金属层
64、164 钝化层
65 第2金属层
70、170 平坦化层
80 有机EL元件
81、181 阳极
82、182 有机EL层
82A 有机材料
83、183 阴极
90、190 隔壁
160 接触部

Claims (4)

1.一种发光面板，具备：
基板；
第1半导体元件及第2半导体元件，位于所述基板的上方；
数据线，位于所述基板的上方；
位于所述基板的上方的阳极；
位于所述阳极的上方的发光层；以及
位于所述发光层的上方的阴极，
所述第1半导体元件包括：
第1半导体层；
第1栅极绝缘膜，位于所述第1半导体层的上方；
第1栅电极，位于所述第1栅极绝缘膜的上方；以及
第1源电极及第1漏电极，与所述第1半导体层的一部分连接，
所述第2半导体元件包括：
第2半导体层；
第2栅极绝缘膜，位于所述第2半导体层的上方；
第2栅电极，位于所述第2栅极绝缘膜的上方；以及
第2源电极及第2漏电极，与所述第2半导体层的一部分连接，
所述第1半导体元件与所述第2半导体元件电连接，
所述数据线与所述第1源电极及所述第1漏电极中的另一方的电极连接，
所述第1源电极以及所述第1漏电极中的一方的电极的厚度比所述数据线的厚度薄。
2.根据权利要求1所述的发光面板，
还具备与所述第2源电极以及所述第2漏电极中的一方的电极连接的电源布线，
所述第2源电极以及所述第2漏电极的另一方的电极配置在所述发光层的下方，或者与所述第2源电极以及所述第2漏电极的一方的电极相比靠近所述发光层的下方的位置，
所述第2源电极以及所述第2漏电极中的所述另一方的电极的厚度比所述数据线的厚度薄。
3.根据权利要求1或2所述的发光面板，
所述第1半导体元件还包括位于所述第1栅电极的上方的第1保护层，
所述第2半导体元件还包括位于所述第2栅电极的上方的第2保护层，
所述第2保护层从所述第2栅电极的上方连续地形成到所述第1源电极及所述第1漏电极中的一方的电极的上方。
4.根据权利要求1～3中任一项所述的发光面板，
所述第1源电极以及所述第1漏电极中的一方的电极与所述第2栅电极连接。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015207576A (ja) * 2014-04-17 2015-11-19 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置
KR102352182B1 (ko) * 2015-01-23 2022-01-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP6563367B2 (ja) 2016-06-15 2019-08-21 株式会社Ｊｏｌｅｄ アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置
US10790318B2 (en) 2016-11-22 2020-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device
KR102560918B1 (ko) * 2017-12-29 2023-07-27 엘지디스플레이 주식회사 전계 발광 표시장치
CN108365132B (zh) * 2018-02-07 2020-02-14 深圳市华星光电半导体显示技术有限公司 一种顶发光oled基板及其制备方法、oled显示面板
CN109212827A (zh) * 2018-08-31 2019-01-15 深圳市华星光电技术有限公司 一种柔性lcd及其制备方法
CN110504212A (zh) * 2019-08-12 2019-11-26 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
KR20210059323A (ko) * 2019-11-15 2021-05-25 엘지디스플레이 주식회사 투명 표시 패널 및 이를 포함하는 투명 표시 장치
CN110828485B (zh) * 2019-11-19 2022-08-26 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置
JP2021039956A (ja) * 2020-12-08 2021-03-11 パイオニア株式会社 発光装置
CN113193048A (zh) * 2021-04-26 2021-07-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352955A (ja) * 2001-03-19 2002-12-06 Seiko Epson Corp 表示装置の製造方法及び表示装置並びに電子機器
CN1638575A (zh) * 2003-12-15 2005-07-13 Lg.菲利浦Lcd株式会社 双面板型有机电致发光器件及其制造方法
CN100459143C (zh) * 2005-07-14 2009-02-04 三星电子株式会社 平板显示器及其制造方法
JP2010156963A (ja) * 2008-12-05 2010-07-15 Semiconductor Energy Lab Co Ltd 半導体装置
CN102074569A (zh) * 2009-11-10 2011-05-25 三星移动显示器株式会社 有机发光二极管显示装置及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0981053A (ja) * 1995-09-07 1997-03-28 Casio Comput Co Ltd 電界発光素子及びその駆動方法
EP0845812B1 (en) 1996-11-28 2009-10-28 Casio Computer Co., Ltd. Display apparatus
JP3457819B2 (ja) * 1996-11-28 2003-10-20 カシオ計算機株式会社 表示装置
JP3830238B2 (ja) * 1997-08-29 2006-10-04 セイコーエプソン株式会社 アクティブマトリクス型装置
JP2001015762A (ja) 1999-07-02 2001-01-19 Seiko Epson Corp 薄膜半導体装置とその製造方法
US6744198B2 (en) 2001-03-19 2004-06-01 Seiko Epson Corporation Method for manufacturing display device, display device, and electronic apparatus
US7012597B2 (en) * 2001-08-02 2006-03-14 Seiko Epson Corporation Supply of a programming current to a pixel
KR100906964B1 (ko) * 2002-09-25 2009-07-08 삼성전자주식회사 유기 전계발광 구동 소자와 이를 갖는 유기 전계발광 표시패널
GB0225205D0 (en) * 2002-10-30 2002-12-11 Koninkl Philips Electronics Nv Thin film transistors and methods of manufacture thereof
JP3527232B2 (ja) * 2002-12-09 2004-05-17 株式会社半導体エネルギー研究所 アクティブマトリクス型電気光学表示装置
TWI317556B (en) * 2006-11-10 2009-11-21 Innolux Display Corp Top emission type oled and method for fabricating same
CN101765917B (zh) * 2007-08-07 2012-07-18 株式会社半导体能源研究所 显示器件及具有该显示器件的电子设备及其制造方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR101768786B1 (ko) * 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
KR20120129592A (ko) * 2011-05-20 2012-11-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
CN102654698B (zh) * 2011-06-15 2015-03-25 京东方科技集团股份有限公司 液晶显示器阵列基板及其制造方法、液晶显示器
CN102956713B (zh) * 2012-10-19 2016-03-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352955A (ja) * 2001-03-19 2002-12-06 Seiko Epson Corp 表示装置の製造方法及び表示装置並びに電子機器
CN1638575A (zh) * 2003-12-15 2005-07-13 Lg.菲利浦Lcd株式会社 双面板型有机电致发光器件及其制造方法
CN100459143C (zh) * 2005-07-14 2009-02-04 三星电子株式会社 平板显示器及其制造方法
JP2010156963A (ja) * 2008-12-05 2010-07-15 Semiconductor Energy Lab Co Ltd 半導体装置
CN102074569A (zh) * 2009-11-10 2011-05-25 三星移动显示器株式会社 有机发光二极管显示装置及其制造方法

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