JP2011142309A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】基板の大面積化を可能とするとともに、特性の改善された酸化物半導体層を形成し、所望の高い電界効果移動度を有するトランジスタを製造可能とし、大型の表示装置や高性能の半導体装置等の実用化を図ることを課題の一つとする。
【解決手段】絶縁表面を有する基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に酸素を含む絶縁層を形成し、酸素を含む絶縁層上に水素を含む絶縁層を形成した後、熱処理を行うことにより、水素を含む絶縁層中の水素を少なくとも酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
【選択図】図1

Description

トランジスタなどの半導体素子を少なくとも一つの素子として含む回路を有する半導体装置およびその作製方法に関する。例えば、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路や、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば酸化物半導体として、酸化亜鉛、In−Ga−Zn−O系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献1および特許文献2で開示されている。
特開2007−123861号公報 特開2007−96055号公報
また、大型の表示装置が普及しつつある。家庭用のテレビにおいても表示画面の対角が40インチから50インチクラスのテレビも普及し始めている。
従来の酸化物半導体を用いたトランジスタの電界効果移動度は10〜20cm/Vsが得られている。酸化物半導体を用いたトランジスタは、アモルファスシリコンのトランジスタの10倍以上の電界効果移動度が得られるため、大型の表示装置においても画素のスイッチング素子としては十分な性能が得られる。
しかし、酸化物半導体を用いたトランジスタを半導体装置の駆動デバイス、例えば大型の表示装置等の駆動回路の一つのスイッチング素子として用いるには限界があった。
本発明の一態様は、基板の大面積化を可能とするとともに、特性の改善された酸化物半導体層を形成し、所望の高い電界効果移動度を有するトランジスタを製造可能とし、大型の表示装置や高性能の半導体装置等の実用化を図ることを課題の一つとする。
本発明の一態様において、チャネル形成領域に酸化物半導体層を用いたトランジスタにおいて、酸化物半導体層に接する酸素を含む絶縁層と、酸素を含む絶縁層に接する水素を含む絶縁層とを積層し、ゲート絶縁層及び酸化物半導体層の界面、酸化物半導体層、及び酸化物半導体層と酸素を含む絶縁層の界面の少なくとも一に、水素を含む絶縁層中の水素を供給して、トランジスタの特性改善を図ることを特徴とする。
また、本発明の他の一態様は、絶縁表面を有する基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に絶縁層を形成し、絶縁層上に水素を含む絶縁層を形成した後、加熱処理を行うことにより、水素を含む絶縁層中の水素を少なくとも酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁層の形成後、該絶縁層上であり、且つゲート電極層と重なる領域にバックゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面を有する基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層の一部上に、チャネル保護層として機能する絶縁層を形成し、酸化物半導体層及び絶縁層上に、ソース電極層及びドレイン電極層を形成し、絶縁層、ソース電極層、及びドレイン電極層上に、水素を含む絶縁層を形成した後、加熱処理を行うことにより、水素を含む絶縁層中の水素を少なくとも酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面を有する基板上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に、ゲート絶縁層として機能する絶縁層を形成し、絶縁層上にゲート電極層を形成し、絶縁層及びゲート電極層上に、水素を含む絶縁層を形成した後、加熱処理を行うことにより、少なくとも水素を含む絶縁層中の水素を酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
また、本発明の一態様において、チャネル形成領域に酸化物半導体層を用いたトランジスタにおいて、酸化物半導体層の水素濃度を低減した後、酸化物半導体層に接する酸素を含む絶縁層を形成し、加熱処理して酸化物半導体層の酸素欠損を酸化して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成した後、酸素を含む絶縁層上に水素を含む絶縁層を形成し、ゲート絶縁層及び酸化物半導体層の界面、酸化物半導体層、及び酸化物半導体層及び酸素を含む絶縁層の界面の少なくとも一に、水素を含む絶縁層中の水素を供給して、トランジスタの特性改善を図ることを特徴とする。なお、本明細書において、i型とはキャリア密度が1×1012cm−3未満、好ましくは1.45×1010cm−3未満であることをいうものとする。
また、本発明の他の一態様は、絶縁表面を有する基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成した後、第1の加熱処理により酸化物半導体層中の水素濃度を低減し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に酸素を含む絶縁層を形成した後、第2の加熱処理により酸化物半導体層に酸素を供給し、酸素を含む絶縁層上に水素を含む絶縁層を形成した後、第3の加熱処理を行うことにより、水素を含む絶縁層中の水素を少なくとも酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、酸素を含む絶縁層の形成後、該酸素を含む絶縁層上であり、且つゲート電極層と重なる領域にバックゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面を有する基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成した後、第1の加熱処理により酸化物半導体層中の水素濃度を低減し、酸化物半導体層の一部上に、チャネル保護層として機能する酸素を含む絶縁層を形成した後、第2の加熱処理により酸化物半導体層に酸素を供給し、酸化物半導体層及び酸素を含む絶縁層上に、ソース電極層及びドレイン電極層を形成し、酸素を含む絶縁層、ソース電極層、及びドレイン電極層上に水素を含む絶縁層を形成した後、第3の加熱処理を行うことにより、水素を含む絶縁層中の水素を少なくとも酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面を有する基板上に酸化物半導体層を形成した後、第1の加熱処理により酸化物半導体層中の水素濃度を低減し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に、ゲート絶縁層として機能する酸素を含む絶縁層を形成した後、第2の加熱処理により酸化物半導体層に酸素を供給し、酸素を含む絶縁層上にゲート電極層を形成し、酸素を含む絶縁層及びゲート電極層上に、水素を含む絶縁層を形成した後、第3の加熱処理を行うことにより、少なくとも水素を含む絶縁層中の水素を酸化物半導体層に供給することを特徴とする半導体装置の作製方法である。
酸化物半導体層に接する酸素を含む絶縁層上に、水素を含む絶縁層を形成した後、150℃以上450℃以下、好ましくは250℃以上440℃以下で加熱処理することで、ゲート絶縁層及び酸化物半導体層の界面、酸化物半導体層、及び酸化物半導体層及び酸素を含む絶縁層の界面の少なくとも一に、水素を含む絶縁層の水素を供給することが可能であり、当該供給された水素は、酸化物半導体層に含まれる欠陥または未結合手を水素で終端することが可能である。この結果、トランジスタのオン電流及び電界効果移動度を高めることが可能である。
なお、加熱処理は、炉での熱処理、またはラピッドサーマルアニール法(RTA法)を用いる。RTA法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱処理を行う方法がある。RTA法を用いると熱処理に要する時間を0.1時間よりも短時間とすることもできる。
酸素を含む絶縁層は、スパッタリング法またはCVD法により形成される酸化シリコン層、または酸化窒化シリコン層が好ましく、特にスパッタリング法により形成される酸化シリコン層がより好ましい。
水素を含む絶縁層は、スパッタリング法またはCVD法により形成される窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層が好ましい。特に、シランと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化シリコン層または窒化酸化シリコン層は比較的水素原子を多く含むため好ましい。また、水素化アルミニウムと、窒素を含む気体とを少なくとも原料ガスとしたCVD法により形成される窒化アルミニウム層、窒化酸化アルミニウム層は、比較的水素原子を多く含むため好ましい。なお、本明細書において、水素を含む絶縁層とは、酸化物半導体層に接する絶縁層と比較して多くの水素を含む絶縁層をいう。例えば、水素を含む絶縁層中の水素濃度は、1×1019atoms/cm以上1×1022atoms/cm以下とすることが好ましい。
酸化物半導体層は金属酸化物であり、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系、Sn−O系、Zn−O系などを用いることができる。
酸化物半導体層は、InMO(ZnO)(m>0)で表記される材料を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。
また、酸化物半導体層は、In−M−Zn−O(Y=0.5〜5)で表現される酸化物半導体材料を用いても良い。ここで、Mは、ガリウム(Ga)やアルミニウム(Al)やボロン(B)などの13族元素から選択される一または複数種類の元素を表す。なお、In、M、Zn、及びOの含有量は任意であり、Mの含有量がゼロ(即ち、X=0)の場合を含む。一方、InおよびZnの含有量はゼロではない。すなわち、上述の表記には、In−Ga−Zn−OやIn−Zn−Oなどが含まれる。
酸化物半導体層は、非晶質構造や、非晶質領域中に結晶領域を有する構造とすることができる。酸化物半導体層を非晶質構造とすることで、複数の素子間における特性のばらつきを低減することができる。また、酸化物半導体層を非晶質領域中に結晶領域を有する構造とすることで、より電界効果移動度及びオン電流の高いトランジスタとすることができる。
また、チャネル形成領域に酸化物半導体層を用いたトランジスタにおいて、400℃以上750℃以下、好ましくは400℃以上基板の歪み点未満で、水素及び水分をほとんど含まない雰囲気下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点−50℃以下)など)で第1の加熱処理を行い、酸化物半導体層の水素濃度を低減する。次に、酸化物半導体層に接する酸素を含む絶縁層を形成した後、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の加熱処理(好ましくは200℃以上450℃以下、例えば250℃以上350℃以下)を行い、酸化物半導体層の酸素欠損に酸素を供給して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成する。次に、酸素を含む絶縁層上に水素を含む絶縁層を形成し、150℃以上450℃以下、好ましくは250℃以上440℃以下で第3の加熱処理を行うことで、ゲート絶縁層及び酸化物半導体層の界面、酸化物半導体層、及び酸化物半導体層及び酸素を含む絶縁層の界面の少なくとも一に、水素を含む絶縁層中の水素を供給し、酸化物半導体層に含まれる欠陥または未結合手を水素で終端して、トランジスタの特性改善を図ることができる。
第1の加熱処理において、酸化物半導体層に含まれる水分、水素などの不純物を低減し高純度化することにより、i型(真性半導体)またはi型に限りなく近い酸化物半導体とすることができる。i型(真性半導体)又はi型に限りなく近い酸化物半導体層に含まれる水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectroscopy)による測定値では、1×1018cm−3以下、好ましくは1×1016cm−3以下、さらには実質的には0である。また、i型(真性半導体)又はi型に限りなく近い酸化物半導体のキャリア密度は、ホール効果測定またはCV測定(Capacitance−Voltage−Measurement)による測定値では1×1012cm−3未満、さらに好ましくは1.45×1010cm−3未満である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロに近い。また、i型(真性半導体)又はi型に限りなく近い酸化物半導体のバンドギャップは2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
具体的に、上述したように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタは、例えば、チャネル幅Wが1×10μmでチャネル長が3μmの素子であっても、オフ電流が10−13A以下、サブスレッショルドスイング値(S値)が0.1V/dec.程度(ゲート絶縁層厚100nm)の特性が得られる。従って、ゲート電極層とソース電極層間の電圧がほぼ0の状態におけるオフ電流、すなわちリーク電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。なお、本明細書において、オフ電流とは、例えば、Nチャネル型トランジスタの場合、ゲート−ソース間の電圧が−5Vのときのソース−ドレイン間の電流をいうものとする。
また、本発明の他の一態様は、絶縁表面を有する基板上にゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極層またはドレイン電極層と、酸化物半導体層上に接する、酸素を含む絶縁層と、酸素を含む絶縁層上に接する、水素を含む絶縁層と、を有する半導体装置である。
トランジスタは、ボトムゲート型であっても良いし、トップゲート型であっても良いし、ボトムコンタクト型であっても良い。ボトムゲート型トランジスタは、基板上のゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上においてゲート電極層と重なる酸化物半導体層と、酸化物半導体層上のソース電極層及びドレイン電極層とを有する。
トップゲート型トランジスタは、基板上の酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上において酸化物半導体層と重なるゲート電極層と、ソース電極層及びドレイン電極層とを有する。
ボトムコンタクト型トランジスタは、基板上のゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上のソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上にあり、なおかつゲート絶縁層上においてゲート電極層と重なる酸化物半導体層とを有する。
トランジスタのオン電流及び電界効果移動度を向上させることができる。また、オフ電流を低減し且つオン電流を向上させることで、トランジスタのオンオフ比を向上させることができる。このようなトランジスタを用いて大型の表示装置や高性能の半導体装置等を実現する。
本発明の一態様を示す断面図である。 本発明の一態様を示す断面工程図である。 本発明の一態様を示す断面工程図である。 本発明の一態様を示す断面工程図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面工程図である。 本発明の一態様を示す断面工程図である。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示す断面図である。 電子機器の一例を示す図である。 電子機器の一例を示す図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本発明は、マイクロプロセッサ、画像処理回路などの集積回路や、RFタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体装置とは、半導体特性を利用することで機能しうる装置全般を意味し、半導体表示装置、半導体回路および電子機器は全て半導体装置である。半導体表示装置は、液晶表示装置、有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)等や、半導体素子を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置が有する、トランジスタの構造について説明する。また、本実施の形態では、トランジスタとして、逆スタガ型トランジスタについて説明する。
図1に示すトランジスタ150は、基板100上にゲート電極層101aが形成され、ゲート電極層101a上にゲート絶縁層102が形成される。ゲート絶縁層102上に、チャネル形成領域として酸化物半導体層106aが形成され、酸化物半導体層106a上にソース電極層及びドレイン電極層108a、108bが形成される。ソース電極層及びドレイン電極層108a、108b、並びに酸化物半導体層106a上に、酸素を含む絶縁層112が形成される。酸素を含む絶縁層112は、酸化物半導体層106aのバックチャネルにおいて酸化物半導体層106aに接する。酸素を含む絶縁層112に接して水素を含む絶縁層116が形成される。水素を含む絶縁層116上には、平坦化膜として機能する層間絶縁層118が形成されてもよい。本実施の形態で説明するトランジスタ150は、酸化物半導体層106aに接する酸素を含む絶縁層112と、酸素を含む絶縁層112に接する水素を含む絶縁層116とを有することを特徴とする。
基板100は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。基板100としては、例えば、フュージョン法やフロート法で作製されるガラス基板を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、酸化ホウ素と比較して酸化バリウム(BaO)を多く含ませることで、より実用的な耐熱ガラスが得られるため、BよりBaOを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を適用しても良い。
また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐熱温度が一般的に低い傾向にあるが、後の作製工程における処理温度に耐え得るのであれば、基板100として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート(PET)に代表されるポリエステル、ポリエーテルスルホン(PES)、ポリエチレンナフタレート(PEN)、ポリカーボネート(PC)、ポリエーテルエーテルケトン(PEEK)、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリアリレート(PAR)、ポリブチレンテレフタレート(PBT)、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
ゲート電極層101aの材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電層、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
例えば、二層の積層構造を有するゲート電極層101aとして、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造を有するゲート電極層101aとしては、アルミニウム層、アルミニウムとシリコンの合金層、アルミニウムとチタンの合金層またはアルミニウムとネオジムの合金層を中間層とし、タングステン層、窒化タングステン層、窒化チタン層またはチタン層を上下層として積層した構造とすることが好ましい。
また、ゲート電極層101aに酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電層を用いることで、表示装置の画素部の開口率を向上させることができる。ゲート電極層101aの厚さは、10nm〜400nm、好ましくは100nm〜200nmとする。
ゲート絶縁層102は、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、または酸化タンタル層を単層でまたは積層させて形成することができる。ゲート絶縁層102の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。
また、ゲート絶縁層102として、ハフニウムシリケート(HfSiO)、窒素が添加されたハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアルミネート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでゲートリークを低減できる。さらには、high−k材料と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層のいずれか一以上との積層構造とすることができる。
また、ゲート絶縁層102として、μ波(2.45GHz)を用いた高密度プラズマCVD法により形成される、緻密で絶縁耐圧の高い高品質な絶縁層を用いることで、酸化物半導体層106aとゲート絶縁層102との界面準位を低減して界面特性を良好なものとすることができるため好ましい。
また、ゲート絶縁層102として、バリア性の高い材料を用いた絶縁層と、含まれる窒素の比率が低い酸化珪素層、酸化窒化珪素層などの絶縁層とを積層させた構造としてもよい。この場合、酸化珪素層、酸化窒化珪素層などの絶縁層は、バリア性を有する絶縁層と酸化物半導体層の間に形成する。バリア性の高い絶縁層として、例えば窒化珪素層、窒化酸化珪素層、窒化アルミニウム層、または窒化酸化アルミニウム層などがある。バリア性を有する絶縁層を用いることで、水分または水素などの雰囲気中不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、ゲート絶縁層102、酸化物半導体層106a、或いは、酸化物半導体層106aと他の絶縁層の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体層106aに接するように窒素の比率が低い酸化珪素層、酸化窒化珪素層などの絶縁層を形成することで、バリア性の高い材料を用いた絶縁層が直接酸化物半導体層に接するのを防ぐことができる。
酸化物半導体層106aは金属酸化物であり、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系、Sn−O系、Zn−O系などを用いることができる。
酸化物半導体層106aは、InMO(ZnO)(m>0)で表記される材料を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。
また、酸化物半導体層106aは、In−M−Zn−O(Y=0.5〜5)で表現される酸化物半導体材料を用いても良い。ここで、Mは、ガリウム(Ga)やアルミニウム(Al)やボロン(B)などの13族元素から選択される一または複数種類の元素を表す。なお、In、M、Zn、及びOの含有量は任意であり、Mの含有量がゼロ(即ち、X=0)の場合を含む。一方、InおよびZnの含有量はゼロではない。すなわち、上述の表記には、In−Ga−Zn−OやIn−Zn−Oなどが含まれる。
酸化物半導体層106aは、結晶成分を含まない非晶質構造や、非晶質領域中に結晶領域を有する構造とすることができる。非晶質領域中に結晶領域を有する構造としては、代表的には非晶質領域中に粒径1nm以上20nm以下(代表的には2nm以上4nm以下)の結晶領域を有する。酸化物半導体層106aを非晶質構造とすることで、複数の素子間における特性のばらつきを低減することができる。
ソース電極層及びドレイン電極層108a、108bは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、イットリウムから選ばれた金属元素、または上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金などで形成する。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いることができる。また、ソース電極層及びドレイン電極層108a、108bは、単層構造、または二層以上の積層構造とすることができる。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、タングステン層上にチタン層を積層する二層構造、チタン層と、そのチタン層上に重ねてアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた層を用いてもよい。また、それらの合金層または窒化物層を用いても良い。
また、ソース電極層及びドレイン電極層108a、108bとして、インジウム錫酸化物層、酸化タングステンを含むインジウム酸化物層、酸化タングステンを含むインジウム亜鉛酸化物層、酸化チタンを含むインジウム酸化物層、酸化チタンを含むインジウム錫酸化物層、インジウム亜鉛酸化物層、酸化ケイ素を添加したインジウム錫酸化物層などの透光性を有する導電性層を適用することもできる。また、上記透光性を有する導電層と、上記金属元素の積層構造とすることもできる。
酸素を含む絶縁層112は、酸化シリコン層、または酸化窒化シリコン層などの酸素を含む絶縁層を用いて形成する。酸素を含む絶縁層112はスパッタリング法またはCVD法で形成されることが好ましく、特にスパッタリング法により形成される酸化シリコン層がより好ましい。
水素を含む絶縁層116は、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの、水素を含む絶縁層を用いて形成する。例えば、水素を含む絶縁層116中の水素濃度は、1×1019atoms/cm以上1×1022atoms/cm以下とすることが好ましい。水素を含む絶縁層116は、スパッタリング法またはCVD法により形成されることが好ましい。特に、シランと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化シリコン層または窒化酸化シリコン層や、水素化アルミニウムと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化アルミニウム層、窒化酸化アルミニウム層は、水素原子を比較的多く含むため好ましい。
水素を含む絶縁層116中の水素は、150℃以上450℃以下、好ましくは250℃以上440℃以下の加熱処理により、少なくとも、酸化物半導体層106aに拡散する、または供給されると共に、酸化物半導体層106a中、ゲート絶縁層102及び酸化物半導体層106aの界面、酸化物半導体層106a及び酸素を含む絶縁層112の界面の少なくとも一に含まれる欠陥または未結合手を終端する。このため、酸化物半導体層106aの欠陥が低減する。この結果、トランジスタのオン電流及び電界効果移動度が向上する。
本実施の形態により、高い電界効果移動度及びオン電流を有するトランジスタを実現できる。また、オフ電流が低く、電界効果移動度及びオン電流の高いトランジスタを実現できる。
(実施の形態2)
次に、半導体装置の構成の一例であるトランジスタ150の作製方法について図2乃至図4を参照して説明する。
まず、基板100上に導電層101を形成する(図2(A)参照)。
基板100は、絶縁表面を有する基板であればよく、例えば、ガラス基板とすることができる。ガラス基板は無アルカリガラス基板であることが望ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料が用いられる。他にも、基板100として、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したものを用いることができる。
また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐熱温度が一般的に低い傾向にあるが、後の作製工程における処理温度に耐え得るのであれば、基板100として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート(PET)に代表されるポリエステル、ポリエーテルスルホン(PES)、ポリエチレンナフタレート(PEN)、ポリカーボネート(PC)、ポリエーテルエーテルケトン(PEEK)、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリアリレート(PAR)、ポリブチレンテレフタレート(PBT)、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
導電層101は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層101は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層101は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ合金(In―SnO、ITOと略記する場合がある)、酸化インジウム酸化亜鉛合金(In―ZnO)、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層101は、単層構造であっても良いし、2層以上の積層構造としてもよい。なお、開示する発明の一態様では、導電層101の形成後に、比較的高い温度で熱処理が行われるから、導電層101は耐熱性の高い材料を用いて形成することが望ましい。耐熱性の高い材料としては、例えば、チタンやタンタル、タングステン、モリブデンなどがある。不純物元素を添加することにより導電性を高めたポリシリコンなどを用いることもできる。
次に、導電層101を選択的にエッチングして、ゲート電極層101aを形成し、当該ゲート電極層101aを覆うゲート絶縁層102を形成する(図2(B)参照)。
エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。特に、チャネル長(L)が25nm未満の露光を行う場合には、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形成の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦点深度も大きいため、微細化には適している。
ゲート絶縁層102は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層102は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層102は、単層構造としても良いし、積層構造としても良い。ゲート絶縁層102の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。
また、ゲート絶縁層102として、ハフニウムシリケート(HfSiO)、窒素が添加されたハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアルミネート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料を用いることでゲートリークを低減できる。さらには、high−k材料と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層のいずれか一以上との積層構造とすることができる。
なお、ゲート絶縁層102は、できるだけ水素や水を含まないように形成することが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態でゲート絶縁層102を形成することが望ましい。また、処理室内の残留水分を除去するためには、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポンプを用いることが望ましい。また、処理室内の残留水分を除去するために、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているため、ゲート絶縁層102に含まれる不純物の濃度を低減することができる。
また、マイクロ波(例えば、2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層102を形成できる点で好適である。酸化物半導体層と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。特に、1×1011/cm以上のプラズマ密度を達成できる高密度プラズマ装置を用いるのが好ましい。
このようにゲート絶縁層102と酸化物半導体層106aとの界面特性を良好にするとともに、酸化物半導体の不純物、特に水素や水などを排除することで、ゲートバイアス・熱ストレス試験(BT試験:例えば、85℃、2×10V/cm、12時間など)に対しても、しきい値電圧(Vth)が変動しない安定なトランジスタを得ることが可能である。
また、ゲート絶縁層102を形成する際には、水素や水などの不純物が、濃度数ppm程度(望ましくは、濃度数ppb程度)にまで低減された高純度ガスを用いることが望ましい。
次に、ゲート絶縁層102上に酸化物半導体層106を形成する(図2(C)参照)。
酸化物半導体層106は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、単元系金属酸化物であるIn−O系、Sn−O系、Zn−O系などを用いて形成することができる。
中でも、In−Ga−Zn−O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO(ZnO)(m>0)で表記されるものがある。また、Gaに代えてMを用い、InMO(ZnO)(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、ガリウム(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)、コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなども適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、酸化物半導体層106としてIn−Ga−Zn−O系の酸化物半導体成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。
In−Ga−Zn−O系の酸化物半導体層106をスパッタリング法で作製するための酸化物半導体成膜用ターゲットとしては、In:Ga:Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成式で表されるものを用いればよい。例えば、In:Ga:Zn=1:1:1[atom比](x=1、y=1)、(すなわち、In:Ga:ZnO=1:1:2[mol数比])の組成比を有する酸化物半導体成膜用ターゲットなどを用いても良い。また、酸化物半導体成膜用ターゲットとしてIn:Ga:Zn=1:1:0.5[atom比]の組成比を有する酸化物半導体成膜用ターゲット、またはIn:Ga:Zn=1:1:2[atom比]、In:Ga:Zn=1:0:1[atom比](x=0、y=1)の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。
酸化物半導体成膜用ターゲット中の酸化物半導体の相対密度は80%以上、好ましくは95%以上、さらに好ましくは99.9%以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層106を形成すること可能である。
酸化物半導体層106の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ppm程度(望ましくは濃度数ppb程度)にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層106の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板温度を100℃以上600℃以下好ましくは200℃以上400℃以下に熱する。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、上記酸化物半導体成膜用ターゲットを用いて酸化物半導体層106を形成する。基板を熱しながら酸化物半導体層106を形成することにより、酸化物半導体層106に含まれる不純物を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプを用いて排気した処理室は、水素や水などが除去されているため、酸化物半導体層106の不純物濃度を低減できる。
酸化物半導体層106の形成条件としては、例えば、基板と酸化物半導体成膜用ターゲットの間との距離が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素100%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミともいう)が軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体層106の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。ただし、適用する酸化物半導体材料や用途などにより適切な厚さは異なるから、酸化物半導体層106の厚さは、用いる材料や用途などに応じて選択すればよい。
なお、酸化物半導体層106をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層102の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層106を加工して、島状の酸化物半導体層106aを形成する(図3(A)参照)。ここで、島状の酸化物半導体層106aは、ゲート電極層101aと重畳する領域に形成するようにする。
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エッチング時間、温度等)は適宜設定する。
ドライエッチングとしては、平行平板型RIE(Reactive Ion Etching)法や、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法などを用いることができる。この場合にも、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)は適宜設定する必要がある。
ドライエッチングに用いることができるエッチングガスには、例えば、塩素を含むガス(塩素系ガス、例えば塩素(Cl)、塩化硼素(BCl)、塩化珪素(SiCl)、四塩化炭素(CCl)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF)、六弗化硫黄(SF)、三弗化窒素(NF)、トリフルオロメタン(CHF)など)、臭化水素(HBr)、酸素(O)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。
ウェットエッチングに用いることができるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などがある。また、ITO07N(関東化学社製)などのエッチング液を用いてもよい。
その後、酸化物半導体層106aに対して、熱処理(第1の熱処理)を行うことが望ましい。この第1の熱処理によって酸化物半導体層106a中の、過剰な水素(水や水酸基を含む)を除去し、酸化物半導体層の構造を整え、酸化物半導体層106a中の欠陥を低減することができる。第1の熱処理の温度は、例えば、400℃以上750℃以下、または400℃以上基板の歪み点未満とする。なお、成膜の段階で水素が十分に低減された酸化物半導体層106aが得られる場合には、当該熱処理は不要である。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板100を導入し、窒素雰囲気下、450℃、1時間の条件で行うことができる。この間、酸化物半導体層106aは大気に触れさせず、水や水素の混入が行われないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第1の熱処理として、650℃〜700℃の高温に熱した不活性ガス雰囲気中に基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる。例えば、ガラス基板を用いる場合、耐熱温度(歪み点)を超える温度では基板のシュリンクが問題となるが、短時間の熱処理の場合にはこれは問題とならない。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因する欠陥を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
以上のような第1の熱処理を行うことにより、酸化物半導体層106に含まれる水素を低減し、好ましくは、酸化物半導体層106に含まれる水素を除去し、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化することができる。これにより、過剰な水素原子により乱された酸化物半導体層106の構造を整え、過剰な水素原子によって形成される欠陥を低減することができる。このときの酸化物半導体層106の水素濃度は、1×1016cm−3以下が好ましい。また、酸化物半導体層106のキャリア密度は一般的なシリコンウェハにおけるキャリア密度(1×1014/cm程度)と比較して、十分に小さいキャリア密度の値(例えば、1×1012/cm未満、より好ましくは、1.45×1010/cm未満)であることが好ましい。また、バンドギャップは2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
また、ドレイン電圧が1Vから10Vの範囲のいずれかの電圧において、オフ電流(ゲートソース間の電圧を0V以下としたときのソースドレイン間に流れる電流)が、チャネル長10μmであり、酸化物半導体層の合計膜厚30nmの場合において、1×10−13A以下、またはオフ電流密度(オフ電流をトランジスタのチャネル幅で除した数値)は100aA(a(アト)は10−18倍を示す)/μm以下、好ましくは10aA/μm以下、更に好ましくは1aA/μm以下にすることができる。なお、オフ電流とドレイン電圧の値が分かればオームの法則からトランジスタがオフのときの抵抗値(オフ抵抗R)を算出することができ、チャネル形成領域の断面積Aとチャネル長Lが分かればρ=RA/Lの式(Rはオフ抵抗)からオフ抵抗率ρを算出することができる。オフ抵抗率は1×10Ω・m以上(又は1×1010Ω・m)が好ましい。ここで、断面積Aは、チャネル形成領域の膜厚をdとし、チャネル幅をWとするとき、A=dWから算出することができる。
このような高純度化された酸化物半導体層106をチャネル形成領域に用いると、トランジスタのオフ電流を低減することができる。オフ電流は、直接再結合または間接再結合による正孔と電子の生成−再結合によって流れるが、酸化物半導体層はバンドギャップが広く、電子の励起のために大きな熱エネルギーが必要であるため、直接再結合及び間接再結合が生じにくい。オフ状態では、少数キャリアであるホールは実質的にゼロであるため、直接再結合及び間接再結合が生じにくく、オフ電流は限りなく低減できる。このため、オフ電流を低減し、且つオン電流及び電界効果移動度を向上させた、優れた特性を有するトランジスタとなる。
以上のように、高純度化された酸化物半導体層は通路(パス)として機能し、キャリアは電極のソース、ドレインにより供給される。酸化物半導体の電子親和力χおよびフェルミレベル、理想的には真性フェルミレベルと一致したフェルミレベルと、ソース、ドレインの電極の仕事関数とを適宜選択することで、酸化物半導体層のキャリア密度を低減したまま、ソース電極及びドレイン電極からキャリアを注入させることが可能となり、n型トランジスタ及びp型トランジスタを適宜作製することができる。
また、高純度化された酸化物半導体の真性キャリア密度は、シリコンと比較して、極端に低い。シリコン及び酸化物半導体の真性キャリア密度は、フェルミ・ディラック分布及びボルツマン分布の近似式から求めることが可能であり、シリコンの真性キャリア密度nは1.45×1010cm−3、酸化物半導体(ここでは、In−Ga−Zn−O層)の真性キャリア密度nは1.2×10−7cm−3となり、前者は後者より真性キャリア密度が1017倍大きい。即ち、シリコンと比較して、酸化物半導体の真性キャリア密度が極端に低いことが分かる。
なお、第1の熱処理の条件、または酸化物半導体層106の材料によっては、酸化物半導体層106の一部が結晶化し、酸化物半導体層106中に微結晶または多結晶が形成される場合もある。
なお、第1の熱処理は、島状の酸化物半導体層106aに加工する前の酸化物半導体層106に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板100を取り出し、フォトリソグラフィ工程を行うことになる。
第1の熱処理には水素や水を除去する効果があるから、第1の熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層106a上にソース電極層またはドレイン電極層を積層させた後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層106aに接するように導電層108を形成する(図3(B)参照)。
導電層108は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層108は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いて形成することができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数を含む材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を一または複数含有させた材料を用いてもよい。
また、導電層108は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ合金(In―SnO、ITOと略記する場合がある)、酸化インジウム酸化亜鉛合金(In―ZnO)、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層108は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜上にアルミニウム膜と、該アルミニウム膜上にチタン膜が積層された三層の積層構造や、モリブデン膜上にアルミニウム膜と、該アルミニウム膜上にモリブデン膜を積層した三層の積層構造を適用することができる。また、アルミニウム膜とタングステン膜を積層した二層の積層構造、銅膜とタングステン膜を積層した二層の積層構造、アルミニウム膜とモリブデン膜を積層した二層の積層構造とすることもできる。勿論、単層、または四層以上の積層構造としてもよい。単層構造とする場合には、例えば、チタン膜の単層構造とするのが好適である。チタン膜の単層構造を用いると、後のエッチングの際に良好なテーパー形状を形成するエッチングを実現することができる。ここでは、チタン膜とアルミニウム膜とチタン膜の3層構造を適用することとする。
なお、導電層108の、酸化物半導体層106aと接する部分には、酸素を引き抜く効果の低い材料(酸素との親和性が低い材料)を用いても良い。このような材料としては、例えば、窒化チタンや窒化タングステン、白金などがある。導電層108の構造は、上述と同様、単層構造としても積層構造としても良い。導電層108を積層構造にする場合には、例えば、窒化チタン膜とチタン膜の2層構造、窒化チタン膜とタングステン膜の2層構造、窒化チタン膜と銅−モリブデン合金膜の2層構造、窒化タンタル膜とタングステン膜の2層構造、窒化タンタル膜と銅膜の2層構造、窒化チタン膜とタングステン膜とチタン膜の3層構造、などを採用することができる。
上述のような酸素引き抜きの効果が低い材料を導電層108に用いることで、酸素の引き抜きによる酸化物半導体層のn型化を防ぎ、不均一なn型化などに起因するトランジスタ特性への悪影響を抑制することができる。
また、上述のように窒化チタン膜や窒化タンタル膜などのバリア性の高い材料を、酸化物半導体層106aと接する部分に用いることで、酸化物半導体層106aへの不純物の侵入を抑制し、トランジスタ特性への悪影響を抑えることができる。
次に、導電層108を選択的にエッチングして、ソース電極層またはドレイン電極層108a、ソース電極層またはドレイン電極層108bを形成する(図3(C)参照)。なお、導電層108上に絶縁層を形成し、当該絶縁層をエッチングして、ソース電極層またはドレイン電極層の上に、ソース電極層およびドレイン電極層と略同一形状の絶縁層を形成しても良い。この場合、ソース電極層またはドレイン電極層と、ゲート電極層とによる容量(いわゆるゲート容量)を低減することができる。なお、「略同一」の表現は、厳密に同一であることを要しない趣旨で用いるものであり、同一と見なすことができる範囲が含まれる。例えば、一のエッチング処理によって形成される場合の差異は許容される。また、厚さまで同一であることは要しない。
エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。特に、チャネル長(L)が25nm未満の露光を行う場合には、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形成の露光を行うのが好適である。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長(L)を10nm以上1000nm以下とすることも可能である。このような方法でチャネル長を小さくすることにより、動作速度を向上させることができる。また、上記酸化物半導体を用いたトランジスタはオフ電流が僅かであるため、微細化による消費電力の増大を抑制できる。
導電層108のエッチングの際には、酸化物半導体層106aが除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層106aの一部がエッチングされ、溝部(凹部)を有する酸化物半導体層となることもある。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
次に、酸化物半導体層106aの一部に接する酸素を含む絶縁層112を形成した後、第2の熱処理を行う(図4(A)参照)。酸素を含む絶縁層112は、CVD法やスパッタリング法等を用いて形成することができる。また、酸素を含む絶縁層112は、酸化珪素、酸化窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。特にスパッタリング法を用いて形成される酸化珪素膜が好ましい。なお、酸素を含む絶縁層112は、単層構造としても良いし、積層構造としても良い。酸素を含む絶縁層112の厚さは特に限定されないが、例えば、10nm以上500nm以下、好ましくは、50nm以上200nm以下とすることができる。
第2の熱処理は、不活性ガス雰囲気下、または酸素雰囲気下で行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは250℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、酸化物半導体層106aに酸素を供給し、該酸化物半導体層106aの酸素欠損を低減して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成することができる。また、第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
次に、酸素を含む絶縁層112上に、水素を含む絶縁層116を形成した後、第3の熱処理を行う(図4(B)参照)。水素を含む絶縁層116は、CVD法やスパッタリング法などを用いて形成することができる。また、水素を含む絶縁層116は、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの、水素を含む絶縁層を用いて形成するのが好適である。特に、シランと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化シリコン層または窒化酸化シリコン層や、水素化アルミニウムと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化アルミニウム層、窒化酸化アルミニウム層は、水素原子を比較的多く含むため好ましい。
第3の熱処理は、窒素雰囲気下、150℃以上450℃以下、好ましくは250℃以上440℃以下とする。また、第3の加熱処理は、窒素雰囲気下に限定されず、酸素雰囲気、希ガス雰囲気、乾燥空気雰囲気で行えばよい。
第3の熱処理により、水素を含む絶縁層116中の水素は、少なくとも、酸化物半導体層106aに拡散され、または供給されると共に、酸化物半導体層106a中、ゲート絶縁層102及び酸化物半導体層106aの界面、酸化物半導体層106a及び酸素を含む絶縁層112の界面の少なくとも一に残存する欠陥または未結合手を終端する。このため、酸化物半導体層106aの欠陥が低減する。この結果、トランジスタのオン電流及び電界効果移動度が向上する。当該熱処理による水素の供給は、十分に欠陥が低減され、i型化された酸化物半導体層に対して行う場合には、より効果的である。
なお、第2の熱処理の条件、第3の熱処理の条件、または酸化物半導体層106の材料によっては、酸化物半導体層106の一部が結晶化し、酸化物半導体層106中に微結晶または多結晶が形成される場合もある。
次に、水素を含む絶縁層116上に、層間絶縁層118を形成してもよい(図4(C)参照)。層間絶縁層118は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層118の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。
なお、上記層間絶縁層118は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層118を形成することで、層間絶縁層118上に、電極や配線などを好適に形成することができるためである。
以上により、水素を含む絶縁層116に含まれる水素を拡散させて欠陥を終端させたトランジスタ150が完成する。
次に、本実施の形態に係る半導体装置の構造の他の一例について、図5を参照して説明する。図5に示すトランジスタ150は、チャネルストップ型のトランジスタである。
図5に示すトランジスタ150は、酸化物半導体層106aのチャネル形成領域と重なる領域に、絶縁層113をチャネルストッパーとして設けている。
チャネルストッパーとして設けられる絶縁層113の形成方法について説明する。まず、図3(A)に示す酸化物半導体層106aを形成した後、該酸化物半導体層106aを覆うように、酸化珪素、または酸化窒化珪素、などの酸素原子を含む材料を用いて、スパッタリング法またはCVD法などにより絶縁膜を形成する。その後、絶縁膜を選択的にエッチングすることで、絶縁層113を形成することができる。絶縁層113を形成した後は、図3(B)以降の工程を参照することができる。
酸化物半導体層106aのチャネル形成領域と重なる領域に、絶縁層113をチャネルストッパーとして設けることによって、ソース電極層及びドレイン電極層108a、108bの形成時のダメージ(エッチング時のプラズマや、エッチング剤による膜減り)を防ぐことができる。従って、トランジスタ150の信頼性を向上させることができる。
本実施の形態で示す方法により、高い電界効果移動度及びオン電流を有するトランジスタを実現できる。また、オフ電流が低く、電界効果移動度及びオン電流の高いトランジスタを実現できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、上記実施の形態に係る半導体装置の構造及び作製方法の他の一例について説明する。また、本実施の形態では、トランジスタとして、トップゲート型トランジスタについて説明する。
〈半導体装置の構造〉
まず、本実施の形態で説明する半導体装置の構造の一例であるトランジスタ150について説明する。図6(D)に示すトランジスタ150は、基板100上に酸化物半導体層106aが形成され、酸化物半導体層106a上にソース電極層及びドレイン電極層108a、108bが形成される。ソース電極層及びドレイン電極層108a、108b及び酸化物半導体層106aを覆うように、酸素を含む絶縁層112が形成される。絶縁層112は、ゲート絶縁層として機能する。酸素を含む絶縁層112は、酸化物半導体層106aのチャネルにおいて酸化物半導体層106aに接する。また、絶縁層112上に酸化物半導体層106aと重畳するようにゲート電極層114が形成される。さらに、酸素を含む絶縁層112及びゲート電極層114を覆うように、水素を含む絶縁層116が形成される。水素を含む絶縁層116上には、平坦化膜として機能する絶縁層118が形成されていてもよい。本実施の形態で説明するトランジスタ150は、酸化物半導体層106aに接する酸素を含む絶縁層112と、酸素を含む絶縁層112に接する水素を含む絶縁層116とを有する。なお、基板100と酸化物半導体層106aとの間に、下地膜として機能する絶縁層102を形成してもよい。
〈半導体装置の作製方法〉
次に、半導体装置の構成の一例であるトランジスタ150の作製方法について図6を参照して説明する。
まず、下地膜として機能する絶縁層102が形成された基板100上に、酸化物半導体層106aを形成した後、該酸化物半導体層106a上にソース電極層及びドレイン電極層108a、108bを形成する(図6(A)参照)。
基板100は、図2(A)の基板100を参照すればよいため、詳細な説明は省略する。
下地膜として機能する絶縁層102は、CVD法やスパッタリング法等を用いて形成することができる。また、絶縁層102は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルを含むように形成することが好ましい。絶縁層102は、単層構造としても良いし、積層構造としても良い。絶縁層102は、例えば、10nm以上500nm以下とすることができる。なお、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態で絶縁層102を形成することが好ましい。
酸化物半導体層は、基板100上又は絶縁層102上に、スパッタリング法等を用いて形成する。酸化物半導体層の材料及び形成方法については、図2(C)の酸化物半導体層106aを参照すればよいため、詳細な説明は省略する。
本実施の形態では、酸化物半導体層106aとして、In−Ga−Zn−O系の酸化物半導体成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層102の表面の付着物を除去することが好ましい。
次に、マスクを用いたエッチングなどの方法によって、酸化物半導体層を加工して、島状の酸化物半導体層106aを形成する。酸化物半導体層のエッチングとしては、ドライエッチング、ウェットエッチングのいずれか一方、または両方を組み合わせて行うことができる。酸化物半導体層のエッチングの条件については、実施の形態2を参照すればよいため、詳細な説明は省略する。
次に、酸化物半導体層106aに対して、第1の熱処理(脱水化処理、脱水素化処理)を行うことが望ましい。この第1の熱処理によって酸化物半導体層106a中の水(水酸基を含む)や水素などを除去することができる。第1の熱処理の条件については、実施の形態2を参照すればよいため、詳細な説明は省略する。
なお、第1の熱処理は、島状の酸化物半導体層106aに加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板100を取り出し、フォトリソグラフィ工程を行うことになる。
次に、酸化物半導体層106a、ソース電極層及びドレイン電極層108a、108bを覆うように、絶縁層112を形成する(図6(B)参照)。
絶縁層112は、ゲート絶縁層として機能する。絶縁層112は、酸化珪素、または酸化窒化珪素などの酸素原子を含むように形成することが好ましい。絶縁層112は、スパッタリング法またはCVD法で形成することが好ましい。
次に、酸化物半導体層106aに対して、第2の熱処理を行うことが望ましい。第2の熱処理を行うことによって、酸素を含む絶縁層112中の酸素を、酸化物半導体層106a中に供給し、該酸化物半導体層106aの酸素欠損を酸化して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層106aを形成することができる。また、第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。第2の熱処理の条件については、実施の形態2を参照すればよいため、詳細な説明は省略する。
次に、酸素を含む絶縁層112上に、酸化物半導体層106aと重畳するように、ゲート電極層114を形成する(図6(C)参照)。
まず、酸素を含む絶縁層112上に、スパッタリング法またはCVD法を用いて導電層を形成する。導電層の材料及び形成方法については、図2(A)の導電層101を参照すればよいため、詳細な説明は省略する。その後、導電層を選択的にエッチングして、ゲート電極層114を形成する。
次に、ゲート電極層114を覆うように、水素を含む絶縁層116を形成した後、平坦化膜として機能する絶縁層118を形成する(図6(D)参照)。
水素を含む絶縁層116は、窒化珪素、窒化酸化珪素、窒化アルミニウム、窒化酸化アルミニウムなどで、水素を含む被膜を形成する。水素を含む絶縁層116は、スパッタリング法またはCVD法で形成することが好ましい。特に、シランと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化シリコン層または窒化酸化シリコン層や、水素化アルミニウムと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化アルミニウム層、窒化酸化アルミニウム層は、水素原子を比較的多く含むため好ましい。なお、酸素を含む絶縁層112と接するように、水素を含む絶縁層116を形成することが好ましい。
次に、酸化物半導体層106aに対して第3の熱処理を行う。第3の熱処理の条件としては、実施の形態2を参照すればよいため、詳細な説明は省略する。第3の熱処理を行うことによって、水素を含む絶縁層116中の水素は、少なくとも酸化物半導体層106aに、拡散または供給すると共に、酸化物半導体層106a中、酸化物半導体層106aと酸素を含む絶縁層112との界面、酸化物半導体層106aと絶縁層102との界面、の少なくとも一に含まれる欠陥または未結合手を終端する。これにより、酸化物半導体層106aの欠陥が低減する。この結果、トランジスタのオン電流及び電界効果移動度が向上する。
絶縁層118は、スパッタリング法またはCVD法などを用いて形成することができる。絶縁層118の材料及び形成方法については、図4(C)を参照すればよいため、詳細な説明は省略する。
以上の工程により、酸化物半導体層106aを用いたトランジスタ150が完成する。
本実施の形態に係るトランジスタ150において、400℃以上750℃以下、好ましくは400℃以上基板の歪み点未満で、水素及び水分をほとんど含まない雰囲気下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点−50℃以下)など)で第1の熱処理を行い、酸化物半導体層106aの水素濃度を低減する。次に、酸化物半導体層106aに接する酸素を含む絶縁層112を形成した後、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは200℃以上450℃以下、例えば250℃以上350℃以下)を行い、酸化物半導体層106aの酸素欠損を酸化して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層106aを形成する。次に、酸素を含む絶縁層112上に水素を含む絶縁層116を形成し、150℃以上450℃以下、好ましくは250℃以上440℃以下で第3の熱処理を行うことで、絶縁層102及び酸化物半導体層106aの界面、酸化物半導体層106a、及び酸化物半導体層106a及び酸素を含む絶縁層112の界面の少なくとも一に、水素を含む絶縁層116中の水素を供給し、酸化物半導体層106aに含まれる欠陥または未結合手を水素で終端することで、トランジスタの特性改善を図ることができる。
なお、第1の熱処理、第2の熱処理及び第3の熱処理の条件、または酸化物半導体層106aの材料によっては、酸化物半導体層106aの一部が結晶化し、酸化物半導体層106a中に微結晶または多結晶が形成される場合もある。このように、酸化物半導体層106aを、非晶質領域中に結晶領域を有する構造とすることによって、より電界効果移動度及びオン電流の高いトランジスタとすることができる。酸化物半導体層106aが非晶質構造の場合は、複数の素子間における特性のばらつきを低減することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、上記実施の形態に係る半導体装置の構造及び作製方法の他の一例について説明する。
〈半導体装置の構造〉
まず、本実施の形態で説明する半導体装置の構造の一例であるトランジスタ150について説明する。図7(D)に示すトランジスタ150は、基板100上にゲート電極層101aが形成され、ゲート電極層101a上にゲート絶縁層102が形成される。ゲート絶縁層102上に、チャネル形成領域として酸化物半導体層106aが形成され、酸化物半導体層106a上にソース電極層及びドレイン電極層108a、108bが形成される。ソース電極層及びドレイン電極層108a、108b、並びに酸化物半導体層106a上に、酸素を含む絶縁層112が形成される。酸素を含む絶縁層112は、酸化物半導体層106aのバックチャネルにおいて酸化物半導体層106aに接する。酸素を含む絶縁層112上に、酸化物半導体層106aと重畳するように、ゲート電極層114が形成され、該ゲート電極層114を覆うように、水素を含む絶縁層116が形成される。水素を含む絶縁層116上には、平坦化膜として機能する絶縁層118が形成されてもよい。本実施の形態で説明するトランジスタ150は、酸化物半導体層106aに接する酸素を含む絶縁層112と、酸素を含む絶縁層112に接する水素を含む絶縁層116とを有することを特徴とする。
本実施の形態において、ゲート電極層114はいわゆるバックゲートとして機能する。ゲート電極層114を有することで、酸化物半導体層106a中の電界を制御することが可能であり、これによって、トランジスタ150の電気的特性を制御することができる。なお、ゲート電極層114は、他の配線や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁されてフローティング状態であっても良い。
なお、「ゲート電極」は通常、電位を意図的に制御することができるものをいうが、本明細書等においては、電位の制御を意図的に行わない場合についても「ゲート電極」の称呼を用いる。例えば、上述のように、絶縁され、フローティング状態にある導電層についても「ゲート電極層」と呼ぶことがある。
〈半導体装置の作製方法〉
次に、半導体装置の構成の一例であるトランジスタ150の作製方法について図7を参照して説明する。
まず、基板100上にゲート電極層101aを形成した後、該ゲート電極層101aを覆うように、ゲート絶縁層102を形成する。次に、ゲート絶縁層102上にゲート電極層101aと重畳するように酸化物半導体層106aを形成した後、ソース電極層及びドレイン電極層108a、108bを形成する(図7(A)参照)。ここまでの工程については、(図2及び図3)を参照すればよいため、詳細な説明は省略する。
次に、酸化物半導体層106a、ソース電極層及びドレイン電極層108a、108bを覆うように、酸素を含む絶縁層112を形成する(図7(B)参照)。酸素を含む絶縁層112の材料および形成方法は、図4(A)を参照すればよいため、詳細な説明は省略する。
次に、酸化物半導体層106aに対して、第2の熱処理を行うことが望ましい。第2の熱処理を行うことによって、酸素を含む絶縁層112中の酸素を、酸化物半導体層106a中に供給し、該酸化物半導体層106aの酸素欠損を酸化して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層106aを形成することができる。また、第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。第2の熱処理の条件については、実施の形態2を参照すればよいため、詳細な説明は省略する。
次に、酸素を含む絶縁層112上に、酸化物半導体層106aと重畳するように、ゲート電極層114を形成する(図7(C)参照)。ゲート電極層114の材料および形成方法は、図6(C)のゲート電極層114を参照すればよいため、詳細な説明は省略する。本実施の形態では、ゲート電極層114は、いわゆるバックゲートとして機能する。
次に、ゲート電極層114を覆うように、水素を含む絶縁層116を形成した後、絶縁層118を形成する(図7(D)参照)。
水素を含む絶縁層116の材料及び形成方法は、図4(B)の絶縁層116を参照すればよいため、詳細な説明は省略する。
次に、酸化物半導体層106aに対して第3の熱処理を行う。第3の熱処理の条件としては、実施の形態2を参照すればよいため、詳細な説明は省略する。第3の熱処理を行うことによって、水素を含む絶縁層116中の水素は、少なくとも酸化物半導体層106aに、拡散または供給すると共に、酸化物半導体層106a中、酸化物半導体層106aと酸素を含む絶縁層112との界面、酸化物半導体層106aと絶縁層102との界面、の少なくとも一に含まれる欠陥または未結合手を終端する。これにより、酸化物半導体層106aの欠陥が低減する。この結果、トランジスタのオン電流及び電界効果移動度が向上する。
絶縁層118の材料及び形成方法は、図4(C)の絶縁層118を参照すればよいため、詳細な説明は省略する。
以上の工程により、酸化物半導体層106aを用いたトランジスタ150が完成する。
本実施の形態に係るトランジスタ150において、400℃以上750℃以下、好ましくは400℃以上基板の歪み点未満で、水素及び水分をほとんど含まない雰囲気下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点−50℃以下)など)で第1の熱処理を行い、酸化物半導体層106aの水素濃度を低減する。次に、酸化物半導体層106aに接する酸素を含む絶縁層112を形成した後、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは200℃以上450℃以下、例えば250℃以上350℃以下)を行い、酸化物半導体層106aの酸素欠損を酸化して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層106aを形成する。次に、酸素を含む絶縁層112上に水素を含む絶縁層116を形成し、150℃以上450℃以下、好ましくは250℃以上440℃以下で第3の熱処理を行うことで、ゲート絶縁層102及び酸化物半導体層106aの界面、酸化物半導体層106a、及び酸化物半導体層106a及び酸素を含む絶縁層112の界面の少なくとも一に、水素を含む絶縁層116中の水素を供給し、酸化物半導体層106aに含まれる欠陥または未結合手を水素で終端することで、トランジスタの特性改善を図ることができる。
なお、第1の熱処理、第2の熱処理及び第3の熱処理の条件、または酸化物半導体層106aの材料によっては、酸化物半導体層106aの一部が結晶化し、酸化物半導体層106a中に微結晶または多結晶が形成される場合もある。このように、酸化物半導体層106aを、非晶質領域中に結晶領域を有する構造とすることによって、より電界効果移動度及びオン電流の高いトランジスタとすることができる。酸化物半導体層106aが非晶質構造の場合は、複数の素子間における特性のばらつきを低減することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、上記実施の形態に係る半導体装置の作製方法の他の一例について説明する。
まず、絶縁表面を有する基板上に導電層を成膜し、該導電層を選択的にエッチングすることにより、ゲート電極層を形成する。次に、該ゲート電極層を覆うようにゲート絶縁層を形成する。以上の工程については、実施の形態2と同様の方法で行えばよいので、当該箇所を参照されたい。
次に、該ゲート絶縁層上に、非晶質の酸化物半導体層を成膜し、エッチングなどの方法によって、島状の酸化物半導体層を形成する。これらの工程については、実施の形態2に記載の方法で行うが、本実施の形態においては、当該工程における酸化物半導体層の熱処理は行わない。
次に、酸化物半導体層に接するように導電層を形成し、該導電層を選択的にエッチングして、ソース電極層及びドレイン電極層を形成する。以上の工程については、実施の形態2と同様の方法で行えばよいので、当該箇所を参照されたい。
次に、該酸化物半導体層の一部に接する絶縁層を形成する。ここで当該絶縁層は、後述の工程において、水素を含む絶縁層から水素を拡散させて酸化物半導体層に供給できればよい。当該絶縁層は、CVD法やスパッタリング法等を用いて形成することができる。また、実施の形態2で示すように、酸素を含む絶縁層を形成し、熱処理を行って酸化物半導体層に酸素を供給するようにしても良く、その場合、実施の形態2でしめすのと同様の方法で行えばよい。
次に、該絶縁層上に水素を含む絶縁層を形成した後、熱処理を行う。水素を含む絶縁層は、CVD法やスパッタリング法などを用いて形成することができる。また、水素を含む絶縁層は、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの、水素を含む絶縁層を用いて形成するのが好適である。特に、シランと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化シリコン層または窒化酸化シリコン層や、水素化アルミニウムと、窒素を含む気体(代表的には、窒素ガス、アンモニアガス等)とを少なくとも原料ガスとしたCVD法により形成される窒化アルミニウム層、窒化酸化アルミニウム層は、水素原子を比較的多く含むため好ましい。
当該熱処理は、窒素雰囲気下、150℃以上450℃以下、好ましくは250℃以上440℃以下とする。また、当該加熱処理は、窒素雰囲気下に限定されず、酸素雰囲気、希ガス雰囲気、乾燥空気雰囲気で行えばよい。
当該熱処理により、水素を含む絶縁層中の水素は、少なくとも、酸化物半導体層に拡散され、または供給されると共に、酸化物半導体層中、ゲート絶縁層及び酸化物半導体層の界面、酸化物半導体層及び酸素を含む絶縁層の界面の少なくとも一に残存する欠陥または未結合手を終端する。このため、酸化物半導体層の欠陥が低減し、トランジスタの特性改善が成される。この結果、トランジスタのオン電流及び電界効果移動度が向上する。
以上より、水素を含む絶縁層に含まれる水素を拡散させて欠陥を終端させたトランジスタが完成する。
なお、本実施の形態では、ボトムゲート型のトランジスタについて示したが、これに限られるものではなく、トップゲート型のトランジスタとしてもよいし、いわゆるバックゲートを有する構造のトランジスタとしてもよい。
本実施の形態で示す方法により、高い電界効果移動度及びオン電流を有するトランジスタを実現できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、水素を供給してオン電流及び電界効果移動度を向上させたトランジスタを作製し、該トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置(表示装置ともいう)を作製する場合について説明する。また、駆動回路の一部または全部を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
本実施の形態では、本発明の一形態である半導体装置として液晶表示装置の例を示す。まず、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図8を用いて説明する。図8は、第1の基板4001上に形成された、水素が供給された酸化物材料を半導体層として含むトランジスタ4010、4011、及び液晶素子4013を、第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図8(B)は、図8(A)のM−Nにおける断面図に相当する。
第1の基板4001上に設けられた画素部4002と、信号線駆動回路4003と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、信号線駆動回路4003と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002、信号線駆動回路4003、及び走査線駆動回路4004は、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。
また、第1の基板4001上に設けられた画素部4002と、信号線駆動回路4003と、走査線駆動回路4004は、トランジスタを複数有しており、図8(B)では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。トランジスタ4010、4011上には絶縁層4020、4021が設けられている。
トランジスタ4010、4011は、先の実施の形態で示した水素が供給された酸化物半導体層を含むトランジスタを適用することができる。本実施の形態において、トランジスタ4010、4011はnチャネル型トランジスタである。
絶縁層4021上において、駆動回路用のトランジスタ4011の酸化物半導体層のチャネル形成領域と重なる位置に導電層4040が設けられている。導電層4040を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、BT試験前後におけるトランジスタ4011のしきい値電圧の変化量を低減することができる。また、導電層4040は、電位がトランジスタ4011のゲート電極層と同じでもよいし、異なっていても良く、第2のゲート電極層として機能させることもできる。また、導電層4040の電位は、GND、0V、またはフローティング状態であってもよい。
また、液晶素子4013が有する画素電極層4030は、トランジスタ4010と電気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板4006上に形成されている。画素電極層4030と対向電極層4031と液晶層4008とが重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向電極層4031にはそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、絶縁層4032、4033を介して液晶層4008を挟持している。
なお、第2の基板4006としては、ガラス、プラスチックを用いることができる。
また、スペーサ4035は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031は、トランジスタ4010と同一絶縁基板上に設けられる共通電位線と電気的に接続される。また、共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層4031と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材4005に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に用いると良い。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、ブルー相を示す液晶を用いると、配向膜へのラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。特に、酸化物半導体層を用いるトランジスタでは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。なお、ブルー相を用いる場合は、図8の構成に限らず、対向電極層4031に相当する電極層が画素電極層4030と同じ基板側に形成された構造の、所謂横電界モードの構成を用いても良い。
なお、本実施の形態で示す液晶表示装置は透過型液晶表示装置の例であるが、反射型液晶表示装置としても良いし、半透過型液晶表示装置としても良い。
また、本実施の形態で示す液晶表示装置では、基板の外側(視認側)に偏光板を設け、内側に着色層(カラーフィルタ)、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、必要に応じてブラックマトリクスとして機能する遮光層を設けてもよい。
また、本実施の形態では、トランジスタ起因の表面凹凸を低減するため、及びトランジスタの信頼性を向上させるため、トランジスタを保護層や平坦化絶縁層として機能する絶縁層(絶縁層4020、絶縁層4014、絶縁層4021)で覆う構成となっている。なお、保護層は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護層は、スパッタリング法を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、又は窒化酸化アルミニウム層の単層、又は積層で形成すればよい。
ここでは、保護層として絶縁層の積層を形成する。ここでは、一層目の絶縁層4020として、スパッタリング法を用いて酸化珪素層を形成する。保護層として酸化珪素層を用いると、保護層と接する酸化物半導体層に酸素を添加し、酸素欠損を低減することができる。
また、保護層の二層目として絶縁層4014を形成する。ここでは、二層目の絶縁層4014として、プラズマCVD法を用いて水素を含む窒化珪素層を形成し、その後熱処理を行って酸化物半導体層に水素を拡散させる。また、保護層として窒化珪素層を用いると、ナトリウム等のイオンが半導体領域中に侵入して、トランジスタの電気特性を変化させることを抑制することができる。
また、平坦化絶縁層として絶縁層4021を形成する。絶縁層4021としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層4021を形成してもよい。
画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また同一基板上に形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。
本実施の形態では、接続端子電極4015が、液晶素子4013が有する画素電極層4030と同じ導電層から形成され、端子電極4016は、トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電層で形成されている。
接続端子電極4015は、FPC4018が有する端子と、異方性導電層4019を介して電気的に接続されている。
また、必要であれば、カラーフィルタを各画素に対応して設ける。また、第1の基板4001と第2の基板4006の外側には偏光板や拡散板を設ける。また、バックライトの光源は冷陰極管やLEDにより構成されて液晶表示モジュールとなる。
液晶表示モジュールには、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
以上の工程により、液晶表示装置を作製することができる。
先の実施の形態に示す水素が供給された酸化物半導体層を用いたトランジスタは、高い電界効果移動度を有するため、本実施の形態のように、これを用いて液晶表示装置を製造することで、優れた表示特性の液晶表示装置が実現される。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態7)
半導体装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び断面について、図9を用いて説明する。図9は、第1の基板上に形成された水素が供給された酸化物半導体層を含むトランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの平面図であり、図9(B)は、図9(A)のH−Iにおける断面図に相当する。
第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よって画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4507と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルムやカバー材でパッケージング(封入)することが好ましい。
また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、トランジスタを複数有しており、図9(B)では、画素部4502に含まれるトランジスタ4510と、信号線駆動回路4503aに含まれるトランジスタ4509とを例示している。
トランジスタ4509、4510は、水素が供給された酸化物半導体層を含む移動度の高いトランジスタを適用することができる。本実施の形態において、トランジスタ4509、4510はnチャネル型トランジスタである。
絶縁層4544上において駆動回路用のトランジスタ4509の酸化物半導体層のチャネル形成領域と重なる位置に導電層4540が設けられている。また、導電層4540は、電位がトランジスタ4509のゲート電極層と同じでもよいし、異なっていても良く、第2のゲート電極層として機能させることもできる。また、導電層4540の電位は、GND、0V、またはフローティング状態であってもよい。
トランジスタ4509は、保護絶縁層としてチャネル形成領域を含む半導体層に接して絶縁層4541が形成されている。絶縁層4541は先の実施の形態で示した絶縁層112と同様な材料及び方法で形成すればよい。また、絶縁層4541上に保護絶縁層4514が形成されている。保護絶縁層4514は先の実施の形態で示した絶縁層116と同様な材料及び方法で形成すればよい。ここでは、保護絶縁層4514として、PCVD法により窒化珪素層を形成する。
また、保護絶縁層4514上に、トランジスタの表面凹凸を低減する平坦化絶縁層として機能する絶縁層4544を形成する。絶縁層4544としては、実施の形態6で示した絶縁層4021と同様な材料及び方法で形成すればよい。ここでは、平坦化絶縁層4544としてアクリルを用いる。
また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極層4517は、トランジスタ4510のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層4512、第2の電極層4513の積層構造であるが、示した構成に限定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変えることができる。
隔壁4520は、有機樹脂層、無機絶縁層または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁が連続した曲率を有する傾斜面となるようにすることが好ましい。
電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成されていても良い。
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4513及び隔壁4520上に保護層を形成してもよい。保護層としては、窒化珪素層、窒化酸化珪素層、DLC層等を形成することができる。
また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518bから供給されている。
接続端子電極4515が、発光素子4511が有する第1の電極層4517と同じ導電層から形成され、端子電極4516は、トランジスタ4509、4510が有するソース電極層及びドレイン電極層と同じ導電層から形成されている。
接続端子電極4515は、FPC4518aが有する端子と、異方性導電層4519を介して電気的に接続されている。
発光素子4511からの光の取り出し方向に位置する基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
以上の工程により、発光表示装置(表示パネル)を作製することができる。
先の実施の形態に示す水素が供給された酸化物半導体層を用いたトランジスタは、高い電界効果移動度を有するため、本実施の形態のように、これを用いて発光表示装置を製造することで、優れた表示特性の発光表示装置が実現される。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態8)
半導体装置の一形態として電子ペーパーの例を示す。
水素を供給してオン電流及び電界効果移動度を向上させたトランジスタは、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)とも呼ばれており、紙と同じように読みやすく、他の表示装置に比べ低消費電力化、薄型化、軽量化が可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、例えば、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する構成とすることができる。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。アクティブマトリクス基板としては、例えば、先の実施の形態で示す水素が供給されたトランジスタを用いたアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いて形成することができる。
図10には、半導体装置の例として、アクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられるトランジスタ581は、先の実施の形態で示すトランジスタと同様に作製でき、水素が供給された移動度の高いトランジスタである。また、絶縁層584は、水素を含む絶縁膜であり、酸化物半導体材料に水素を供給するために設けられている。
図10の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板580上のトランジスタ581はボトムゲート構造のトランジスタであり、半導体層と接する絶縁層583に覆われている。トランジスタ581のソース電極層又はドレイン電極層は、第1の電極層587と、絶縁層583、584、585に形成された開口において電気的に接続している。第1の電極層587と基板596に設けられた第2の電極層588との間には、球形粒子が存在する。球形粒子は、黒色領域590a及び白色領域590bを有し、その周りに液体で満たされているキャビティ594を含む。また、キャビティ594の周囲は樹脂等の充填材595で充填されている(図10参照。)。
また、第1の電極層587が画素電極に相当し、第2の電極層588が共通電極に相当する。第2の電極層588は、トランジスタ581と同一絶縁基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第2の電極層588と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、電子ペーパーを作製することができる。
本実施の形態では、先の実施の形態に示すトランジスタを用いて、いわゆる電子ペーパーを作製している。当該トランジスタは、高い電界効果移動度を有するため、これを用いて電子ペーパーを製造することで、優れた表示特性の電子ペーパーが実現される。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態9)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
本実施の形態では、実施の形態6乃至8のいずれか一で得られる表示装置を搭載した電子機器の例について図11及び図12を用いて説明する。
図11(A)は、少なくとも表示装置を一部品として実装して作製したノート型のパーソナルコンピュータであり、本体3001、筐体3002、表示部3003、キーボード3004などによって構成されている。なお、実施の形態6に示す液晶表示装置をノート型のパーソナルコンピュータは有している。
図11(B)は、少なくとも表示装置を一部品として実装して作製した携帯情報端末(PDA)であり、本体3021には表示部3023と、外部インターフェイス3025と、操作ボタン3024等が設けられている。また操作用の付属品としてスタイラス3022がある。なお、実施の形態7に示す発光表示装置を携帯情報端末は有している。
図11(C)は実施の形態8に示す電子ペーパーを一部品として実装して作製した電子書籍である。図11(C)は、電子書籍2700を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図11(C)では表示部2705)に文章を表示し、左側の表示部(図11(C)では表示部2707)に画像を表示することができる。
また、図11(C)では、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカ2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図11(D)は、少なくとも表示装置を一部品として実装して作製した携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2800には、携帯型情報端末の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。
また、表示パネル2802はタッチパネルを備えており、図11(D)には映像表示されている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2802と同一面上にカメラ用レンズ2807を備えているため、テレビ電話が可能である。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2800と筐体2801は、スライドし、図11(D)のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット2811に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図11(E)は少なくとも表示装置を一部品として実装して作製したデジタルカメラであり、本体3051、表示部(A)3057、接眼部3053、操作スイッチ3054、表示部(B)3055、バッテリー3056などによって構成されている。
図12は、テレビジョン装置9600を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、スタンド9605により筐体9601を支持した構成を示している。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機9610により行うことができる。リモコン操作機9610が備える操作キー9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
表示部9603には、画素のスイッチング素子として、先の実施の形態に示すトランジスタを複数配置し、その表示部9603と同一絶縁基板上に形成する駆動回路として先の実施の形態に示す移動度の高いトランジスタを配置する。
本実施の形態は、実施の形態1乃至8のいずれか一と自由に組み合わせることができる。
100 基板
101 導電層
102 絶縁層
106 酸化物半導体層
108 導電層
112 絶縁層
113 絶縁層
116 絶縁層
114 ゲート電極層
118 絶縁層
150 トランジスタ
101a ゲート電極層
106a 酸化物半導体層
108a ドレイン電極層
580 基板
581 トランジスタ
583 絶縁層
584 絶縁層
587 電極層
588 電極層
594 キャビティ
595 充填材
596 基板
2700 電子書籍
2701 筐体
2703 筐体
2705 表示部
2707 表示部
2711 軸部
2721 電源
2723 操作キー
2725 スピーカ
2800 筐体
2801 筐体
2802 表示パネル
2803 スピーカー
2804 マイクロフォン
2805 操作キー
2806 ポインティングデバイス
2807 カメラ用レンズ
2808 外部接続端子
2810 太陽電池セル
2811 外部メモリスロット
3001 本体
3002 筐体
3003 表示部
3004 キーボード
3021 本体
3022 スタイラス
3023 表示部
3024 操作ボタン
3025 外部インターフェイス
3051 本体
3053 接眼部
3054 操作スイッチ
3055 表示部(B)
3056 バッテリー
3057 表示部(A)
4001 基板
4002 画素部
4003 信号線駆動回路
4004 走査線駆動回路
4005 シール材
4006 基板
4008 液晶層
4010 トランジスタ
4011 トランジスタ
4013 液晶素子
4014 絶縁層
4015 接続端子電極
4016 端子電極
4018 FPC
4019 異方性導電層
4020 絶縁層
4021 絶縁層
4030 画素電極層
4031 対向電極層
4032 絶縁層
4040 導電層
4501 基板
4502 画素部
4505 シール材
4506 基板
4507 充填材
4509 トランジスタ
4510 トランジスタ
4511 発光素子
4512 電界発光層
4513 電極層
4514 保護絶縁層
4515 接続端子電極
4516 端子電極
4517 電極層
4519 異方性導電層
4520 隔壁
4540 導電層
4541 絶縁層
4544 絶縁層
590a 黒色領域
590b 白色領域
9600 テレビジョン装置
9601 筐体
9603 表示部
9605 スタンド
9607 表示部
9609 操作キー
9610 リモコン操作機
4503a 信号線駆動回路
4504a 走査線駆動回路
4518a FPC

Claims (14)

  1. 絶縁表面を有する基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に絶縁層を形成し、
    前記絶縁層上に水素を含む絶縁層を形成した後、加熱処理を行うことにより、前記水素を含む絶縁層中の水素を少なくとも前記酸化物半導体層に供給することを特徴とする半導体装置の作製方法。
  2. 請求項1において、前記絶縁層の形成後、該絶縁層上であり、且つ前記ゲート電極層と重なる領域にバックゲート電極を形成することを特徴とする半導体装置の作製方法。
  3. 絶縁表面を有する基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層の一部上に、チャネル保護層として機能する絶縁層を形成し、
    前記酸化物半導体層及び前記絶縁層上に、ソース電極層及びドレイン電極層を形成し、
    前記絶縁層、前記ソース電極層、及び前記ドレイン電極層上に、水素を含む絶縁層を形成した後、加熱処理を行うことにより、前記水素を含む絶縁層中の水素を少なくとも前記酸化物半導体層に供給することを特徴とする半導体装置の作製方法。
  4. 絶縁表面を有する基板上に酸化物半導体層を形成し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に、ゲート絶縁層として機能する絶縁層を形成し、
    前記絶縁層上にゲート電極層を形成し、
    前記絶縁層及び前記ゲート電極層上に、水素を含む絶縁層を形成した後、加熱処理を行うことにより、少なくとも前記水素を含む絶縁層中の水素を前記酸化物半導体層に供給することを特徴とする半導体装置の作製方法。
  5. 請求項1乃至4のいずれか一項において、前記加熱処理は、150℃以上450℃以下であることを特徴とする半導体装置の作製方法。
  6. 請求項1乃至5のいずれか一項において、前記水素を含む絶縁層は、シランと窒素を含む気体を用いてCVD法により形成される半導体装置の作製方法。
  7. 絶縁表面を有する基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に酸化物半導体層を形成した後、第1の加熱処理により前記酸化物半導体層中の水素濃度を低減し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に酸素を含む絶縁層を形成した後、第2の加熱処理により前記酸化物半導体層に酸素を供給し、
    前記酸素を含む絶縁層上に水素を含む絶縁層を形成した後、第3の加熱処理を行うことにより、前記水素を含む絶縁層中の水素を少なくとも前記酸化物半導体層に供給することを特徴とする半導体装置の作製方法。
  8. 請求項7において、前記酸素を含む絶縁層の形成後、該酸素を含む絶縁層上であり、且つ前記ゲート電極層と重なる領域にバックゲート電極を形成することを特徴とする半導体装置の作製方法。
  9. 絶縁表面を有する基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に酸化物半導体層を形成した後、第1の加熱処理により前記酸化物半導体層中の水素濃度を低減し、
    前記酸化物半導体層の一部上に、チャネル保護層として機能する酸素を含む絶縁層を形成した後、第2の加熱処理により前記酸化物半導体層に酸素を供給し、
    前記酸化物半導体層及び前記酸素を含む絶縁層上に、ソース電極層及びドレイン電極層を形成し、
    前記酸素を含む絶縁層、前記ソース電極層、及び前記ドレイン電極層上に水素を含む絶縁層を形成した後、第3の加熱処理を行うことにより、前記水素を含む絶縁層中の水素を少なくとも前記酸化物半導体層に供給することを特徴とする半導体装置の作製方法。
  10. 絶縁表面を有する基板上に酸化物半導体層を形成した後、第1の加熱処理により前記酸化物半導体層中の水素濃度を低減し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に、ゲート絶縁層として機能する酸素を含む絶縁層を形成した後、第2の加熱処理により前記酸化物半導体層に酸素を供給し、
    前記酸素を含む絶縁層上にゲート電極層を形成し、
    前記酸素を含む絶縁層及び前記ゲート電極層上に、水素を含む絶縁層を形成した後、第3の加熱処理を行うことにより、少なくとも前記水素を含む絶縁層中の水素を前記酸化物半導体層に供給することを特徴とする半導体装置の作製方法。
  11. 請求項7乃至10のいずれか一項において、
    前記第1の加熱処理は、400℃以上750℃以下であり、
    前記第2の加熱処理は、200℃以上450℃以下であり、
    前記第3の加熱処理は、150℃以上450℃以下であることを特徴とする半導体装置の作製方法。
  12. 請求項7乃至11のいずれか一項において、前記水素を含む絶縁層は、シランと窒素を含む気体を用いてCVD法により形成される半導体装置の作製方法。
  13. 絶縁表面を有する基板上にゲート電極層と、
    前記ゲート電極層上にゲート絶縁層と、
    前記ゲート絶縁層上に酸化物半導体層と、
    前記酸化物半導体層上にソース電極層またはドレイン電極層と、
    前記酸化物半導体層上に接する、酸素を含む絶縁層と、
    前記酸素を含む絶縁層上に接する、水素を含む絶縁層と、を有する半導体装置。
  14. 請求項13において、前記水素を含む絶縁層は、窒化シリコン層または窒化酸化シリコン層である半導体装置。
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US (2) US8420553B2 (ja)
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TW (2) TWI532102B (ja)
WO (1) WO2011070892A1 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074073A (ja) * 2011-09-27 2013-04-22 Toshiba Corp 薄膜トランジスタ、その製造方法、および表示装置
JP2013084941A (ja) * 2011-09-26 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置、および半導体装置の作製方法
WO2013084846A1 (ja) * 2011-12-05 2013-06-13 シャープ株式会社 半導体装置
JP2013138195A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013201427A (ja) * 2012-02-23 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014067920A (ja) * 2012-09-26 2014-04-17 Toshiba Corp 薄膜トランジスタおよび表示装置
KR20140045984A (ko) * 2011-07-29 2014-04-17 후지필름 가부시키가이샤 반도체 소자의 제조 방법
JP2014143404A (ja) * 2012-12-25 2014-08-07 Semiconductor Energy Lab Co Ltd 抵抗素子、表示装置、及び電子機器
WO2016035503A1 (ja) * 2014-09-02 2016-03-10 株式会社神戸製鋼所 薄膜トランジスタ
JP2016111324A (ja) * 2014-09-02 2016-06-20 株式会社神戸製鋼所 薄膜トランジスタ
JP2017003976A (ja) * 2015-06-15 2017-01-05 株式会社半導体エネルギー研究所 表示装置
JP2017041536A (ja) * 2015-08-20 2017-02-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
US9660099B2 (en) 2014-12-05 2017-05-23 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing the same
JP2017228800A (ja) * 2012-05-10 2017-12-28 株式会社半導体エネルギー研究所 半導体装置
JP2019165230A (ja) * 2014-02-05 2019-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101511076B1 (ko) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102352590B1 (ko) 2009-12-18 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US20120032172A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9646829B2 (en) * 2011-03-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI483344B (zh) * 2011-11-28 2015-05-01 Au Optronics Corp 陣列基板及其製作方法
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI515912B (zh) * 2013-05-08 2016-01-01 友達光電股份有限公司 半導體元件
US9419181B2 (en) * 2013-05-13 2016-08-16 Infineon Technologies Dresden Gmbh Electrode, an electronic device, and a method for manufacturing an optoelectronic device
WO2015132697A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102418666B1 (ko) * 2014-05-29 2022-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 소자, 전자 기기, 촬상 소자의 구동 방법, 및 전자 기기의 구동 방법
KR101561924B1 (ko) * 2014-06-12 2015-10-22 연세대학교 산학협력단 산화물 박막 후처리 방법, 및 그를 이용한 반도체 소자 제조 방법
TWI686870B (zh) * 2015-03-03 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置及使用該顯示裝置之電子裝置
KR102653836B1 (ko) * 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
US10103276B2 (en) 2015-10-29 2018-10-16 Mitsubishi Electric Corporation Thin film transistor substrate
US10062626B2 (en) * 2016-07-26 2018-08-28 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN106298880B (zh) * 2016-10-13 2019-08-27 中山大学 氧化物薄膜及制备方法、晶体管及制备方法、显示背板
CN106531782A (zh) * 2016-11-21 2017-03-22 陕西师范大学 一种金属氧化物薄膜晶体管及其制备方法
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN108766972B (zh) * 2018-05-11 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
CN110630731A (zh) 2019-09-03 2019-12-31 精进电动科技股份有限公司 一种减速器水冷结构和减速器总成
US11444025B2 (en) * 2020-06-18 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and fabrication method thereof
US20230378368A1 (en) * 2022-05-20 2023-11-23 Applied Materials, Inc. Regeneration anneal of metal oxide thin-film transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194594A (ja) * 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007220817A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法

Family Cites Families (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW577129B (en) * 1997-03-05 2004-02-21 Hitachi Ltd Method for fabricating semiconductor integrated circuit device
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004311702A (ja) * 2003-04-07 2004-11-04 Sumitomo Heavy Ind Ltd 薄膜トランジスタの製造方法および薄膜トランジスタ
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
DE102004038800A1 (de) * 2003-08-13 2005-03-31 Dsm Ip Assets B.V. Herstellung von Tocol, Tocolderivaten und Tocopherolen
DE10349749B3 (de) * 2003-10-23 2005-05-25 Infineon Technologies Ag Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen
JP2005228819A (ja) 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
KR101019337B1 (ko) * 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4754798B2 (ja) * 2004-09-30 2011-08-24 株式会社半導体エネルギー研究所 表示装置の作製方法
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585063C (en) * 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7180066B2 (en) * 2004-11-24 2007-02-20 Chang-Hua Qiu Infrared detector composed of group III-V nitrides
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI445178B (zh) * 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
WO2007011061A1 (en) * 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7524713B2 (en) * 2005-11-09 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN101577231B (zh) * 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
US8058675B2 (en) * 2006-12-27 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device using the same
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101612130B1 (ko) * 2007-03-20 2016-04-12 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 산화물 반도체막 및 반도체 디바이스
WO2008126729A1 (ja) 2007-04-06 2008-10-23 Sharp Kabushiki Kaisha 半導体素子およびその製造方法、並びに該半導体素子を備える電子デバイス
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP2009031750A (ja) * 2007-06-28 2009-02-12 Fujifilm Corp 有機el表示装置およびその製造方法
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) * 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8384077B2 (en) * 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8461583B2 (en) * 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
CN101911247B (zh) * 2007-12-27 2013-03-27 夏普株式会社 半导体装置及其制造方法
US8119490B2 (en) * 2008-02-04 2012-02-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009224357A (ja) * 2008-03-13 2009-10-01 Rohm Co Ltd ZnO系トランジスタ
JP5291972B2 (ja) * 2008-04-09 2013-09-18 シャープ株式会社 半導体記憶装置、表示装置及び機器
US8017045B2 (en) * 2008-04-16 2011-09-13 Electronics And Telecommunications Research Institute Composition for oxide semiconductor thin film and field effect transistor using the composition
US8106474B2 (en) * 2008-04-18 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
US9041202B2 (en) * 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8455371B2 (en) 2008-05-22 2013-06-04 Idemitsu Kosan Co., Ltd. Sputtering target, method for forming amorphous oxide thin film using the same, and method for manufacturing thin film transistor
EP2297778A1 (en) * 2008-05-23 2011-03-23 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101612147B1 (ko) * 2008-10-23 2016-04-12 이데미쓰 고산 가부시키가이샤 박막 트랜지스터 및 그 제조방법
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2202802B1 (en) * 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
EP3236504A1 (en) 2009-06-30 2017-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102138547B1 (ko) 2009-11-13 2020-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103151266B (zh) 2009-11-20 2016-08-03 株式会社半导体能源研究所 用于制造半导体器件的方法
KR20170100065A (ko) * 2009-12-04 2017-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101511076B1 (ko) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194594A (ja) * 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007220817A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101659054B1 (ko) * 2011-07-29 2016-09-22 후지필름 가부시키가이샤 반도체 소자의 제조 방법
US9171942B2 (en) 2011-07-29 2015-10-27 Fujifilm Corporation Semiconductor element manufacturing method
KR20140045984A (ko) * 2011-07-29 2014-04-17 후지필름 가부시키가이샤 반도체 소자의 제조 방법
JP2013084941A (ja) * 2011-09-26 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置、および半導体装置の作製方法
US9905516B2 (en) 2011-09-26 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9159836B2 (en) 2011-09-27 2015-10-13 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, and display device
JP2013074073A (ja) * 2011-09-27 2013-04-22 Toshiba Corp 薄膜トランジスタ、その製造方法、および表示装置
US9324879B2 (en) 2011-09-27 2016-04-26 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, and display device
US9601631B2 (en) 2011-11-30 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013138195A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US10084072B2 (en) 2011-11-30 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9343580B2 (en) 2011-12-05 2016-05-17 Sharp Kabushiki Kaisha Semiconductor device
WO2013084846A1 (ja) * 2011-12-05 2013-06-13 シャープ株式会社 半導体装置
JP2013201427A (ja) * 2012-02-23 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2017228800A (ja) * 2012-05-10 2017-12-28 株式会社半導体エネルギー研究所 半導体装置
US8994020B2 (en) 2012-09-26 2015-03-31 Kabushiki Kaisha Toshiba Thin film transistor with channel protection film of specific resistivity
JP2014067920A (ja) * 2012-09-26 2014-04-17 Toshiba Corp 薄膜トランジスタおよび表示装置
US10229934B2 (en) 2012-12-25 2019-03-12 Semiconductor Energy Laboratory Co., Ltd. Resistor, display device, and electronic device
US10629625B2 (en) 2012-12-25 2020-04-21 Semiconductor Energy Laboratory Co., Ltd. Resistor, display device, and electronic device
US10978492B2 (en) 2012-12-25 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Resistor, display device, and electronic device
JP2014143404A (ja) * 2012-12-25 2014-08-07 Semiconductor Energy Lab Co Ltd 抵抗素子、表示装置、及び電子機器
JP2019165230A (ja) * 2014-02-05 2019-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11011648B2 (en) 2014-02-05 2021-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11640996B2 (en) 2014-02-05 2023-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11942555B2 (en) 2014-02-05 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016111324A (ja) * 2014-09-02 2016-06-20 株式会社神戸製鋼所 薄膜トランジスタ
WO2016035503A1 (ja) * 2014-09-02 2016-03-10 株式会社神戸製鋼所 薄膜トランジスタ
US9660099B2 (en) 2014-12-05 2017-05-23 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing the same
JP2017003976A (ja) * 2015-06-15 2017-01-05 株式会社半導体エネルギー研究所 表示装置
CN106469757B (zh) * 2015-08-20 2020-01-17 株式会社日本显示器 半导体装置及半导体装置的制造方法
CN106469757A (zh) * 2015-08-20 2017-03-01 株式会社日本显示器 半导体装置及半导体装置的制造方法
JP2017041536A (ja) * 2015-08-20 2017-02-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法

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WO2011070892A1 (en) 2011-06-16
KR20130092631A (ko) 2013-08-20
JP2017135394A (ja) 2017-08-03
US20130237013A1 (en) 2013-09-12
JP5731180B2 (ja) 2015-06-10

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