CN101911247B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明具有：在基体层形成器件部的器件部形成工序、在基体层形成剥离层的剥离层形成工序、把形成有器件部的基体层粘贴到基板的粘贴工序、以及通过把粘贴到基板的基体层加热沿着剥离层分离去除基体层的深度方向的一部分的分离工序；进一步地，还包括在分离工序之后进行的用来调整元件的P型区域的杂质浓度向基体层离子注入P型杂质元素的离子注入工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及例如被适用在液晶显示装置等的半导体装置、以及其制造方法。
背景技术
近几年，液晶显示装置，例如作为手机等移动机器和所谓液晶电视等薄型的显示装置，需求非常高涨着。这样的液晶显示装置具有由一对的基板夹持液晶层的构成，其中一个的基板构成为在玻璃基板上形成有多个TFT(Thin-Film Transistor)的半导体装置。
但是，在绝缘层表面形成了单晶硅层的硅基板的SOI(Siliconon Insulator)向来为人所知。通过在SOI基板上形成晶体管等元件，能够降低寄生电容并且提高绝缘电阻。换句话说，能够谋求元件的高性能化和高集成化。上述绝缘层，例如能够以氧化硅膜(SiO2)来形成。
上述SOI基板，从提高元件的动作速度并且进一步降低寄生电容的观点，最好是使得单晶硅层的薄膜厚度为薄。一般，作为SOI基板的形成方法，利用机械研磨和化学机械研磨(ChemicalMechanical Polishing：CMP)或是多晶硅的方法等种种方法为人所知。例如作为氢注入的方法的例子，布鲁尔(Bruel)公开了如下技术，即：向半导体基板内部注入氢，把这个基板与其他基板贴合之后，通过进行热处理沿着氢注入层分离半导体基板，转印到其他基板上的智能剥离法(smart cut)(参照非专利文献1及非专利文献2等)。
根据这个技术，能够形成在绝缘层的表面形成有单晶硅层的硅基板即SOI基板。通过在这样的基板构造上形成晶体管等元件，由于能够降低寄生电容并且能够提高绝缘电阻，因此能够谋求元件的高性能化和高集成化。
非专利文献1：Electronics Letters，Vol.31，No.14，1995，pp.1201
非专利文献2：JJAP，Vol.36(1997)pp.1636
非专利文献3：Applied Physics Letters，43(2)，15 July 1983″Deactivation of the boron acceptor in silicon by hydrogen”，
非专利文献4：Jourl of Applied Physics，75(7)，1 April 1994″Hydrogenintroductiond hydrogen-enhanced thermal donor formation”
发明内容
-发明要解决的技术问题-
本申请的发明人发现：对于形成有MOS晶体管等半导体元件的至少一部分的半导体基板，通过形成氢注入层来分离半导体基板的一部分，能够在其他的基板上来薄膜化而制造半导体元件。并且，通过使上述的其他基板为透明基板，将能够把半导体层被薄膜化的半导体装置适用到液晶显示装置。
然而，根据本申请的发明人反复地致力研究的结果，明白了：在其他的基板上薄膜化形成的NMOS晶体管及PMOS晶体管，其阈值电压将向负电压方向移动1V左右。根据这样的阈值电压的变动，上述NMOS晶体管及PMOS晶体管的阈值和漏极电流值等的平衡崩溃，因此将发生由这些NMOS晶体管及PMOS晶体管构成的CMOS电路等将变得无法正常动作的这类问题。
作为阈值电压向负电压方向移动的原因，能够考虑如下状况。首先，能够考虑：为了控制阈值而向NMOS晶体管及PMOS晶体管的沟道区域导入的硼等P型杂质元素的一部分与用来分离半导体基板而注入的氢结合被不活性化，因此失去了原来作为P型杂质元素的功能。并且，能够考虑：由于对存在于硅基板内部的氧原子氢介入而形成了热施主(thermal donor)，因此，沟道区域被N型化等(参照非专利文献3及4)。其结果，能预想：实际的阈值电压比所要的阈值电压还要向负电压方向移动。
由于与氢的这样的结合造成的P型杂质元素的不活性化、和由于热施主造成的沟道区域的N型化，能够考虑：通过预先使得对沟道形成区域的硼等P型杂质的注入量为多，来适当调整最终地作为电性接受体(acceptor)发挥功能的P型杂质浓度。
但是，即使是这样的情况，也必须把P型杂质元素的不活性化的量和由于热施主的N型化的量各自正确且再现性(reproducibility)良好地控制。根据本申请的发明人以实验等所获得的见解，把晶体管薄膜化形成到玻璃基板之后进行的热处理温度为600℃左右的情况时，该晶体管的最初离子注入的P型杂质元素当中，实际发挥功能的P型杂质的比例是全体的1～2成左右。
若是使得上述热处理温度为高温(700℃以上)，虽然能够提高实效性的P型杂质的比例，但是，考虑玻璃基板的翘曲点(在其温度以下不发生翘曲的温度)是600～700℃左右，则提高热处理的温度是困难。
因此，在上述方法中，实效性的P型杂质元素的比例比较小，有时也伴随有偏差，因此精度良好地且也包含再现性良好地来控制晶体管的阈值是有着困难的一面。并且，由于要在晶体管的沟道内导入大量的杂质元素，也导致杂质元素的杂质散乱造成迁移率下降的问题。
本发明有鉴于上述问题点思考出来，其目的在于：在其他的基板上来薄膜化形成在基体层所形成的元件并且精度良好地及再现性良好地来适当化其P型区域的杂质浓度。
-用以解决技术问题的技术方案-
为了达成上述的目的，本发明涉及的半导体制造方法具有如下工序：在基体层形成包含元件的至少包含一部的器件部的器件部形成工序、对上述基体层离子注入剥离用物质形成剥离层的剥离层形成工序、把形成了上述器件部的基体层粘贴到基板的粘贴工序、以及通过把粘贴到上述基板的上述基体层加热沿着上述剥离层分离去除该基体层的没有形成上述器件部的上述基体层的深度方向的一部分的分离工序；还包括：在上述分离工序之后被进行的、用来调整上述元件的P型区域的杂质浓度来在上述基体层离子注入P型杂质元素的离子注入工序。
最好是，包括：在上述分离工序后被进行的、加热上述基体层来从该基体层去除上述剥离用物质的热处理工序。
也可以是：包括形成覆盖在上述基体层的被分离去除的一侧的绝缘膜的绝缘膜形成工序，上述离子注入工序中，通过上述绝缘膜向上述基体层离子注入上述P型杂质元素。
最好是，包括：在上述分离工序之后被进行的加热上述基体层从该基体层去除上述剥离用物质的热处理工序、和对被热处理的上述基体层形成覆盖在该基体层的被分离去除的一侧的绝缘膜的绝缘膜形成工序，上述离子注入工序是通过上述绝缘膜在上述基体层离子注入上述P型杂质元素。
最好是，上述P型杂质元素是硼。
上述基板，也可以是玻璃基板或单晶硅半导体基板。
最好是，上述基体层包含从单晶硅半导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、含这些的同族元素的混晶、以及氧化物半导体构成的组中所选择的至少一个。
最好是，上述剥离用物质是氢或是惰性元素。
上述元件可以是MOS晶体管、双极晶体管、和二极管的其中至少一个。
也可以是，上述元件是MOS晶体管，上述P型区域是MOS晶体管的沟道区域。
也可以是，上述元件是双极晶体管，上述P型区域是双极晶体管的基极区。
也可以是，上述元件是PN结二极管，上述P型区域是PN结二极管的P型区域。
并且，本发明涉及的半导体装置是：把基体层粘贴到基板来构成，该基体层的一部分沿着含氢的剥离层来分离去除，该基体层形成有包含元件的至少一部分的器件部，上述基体层含P型杂质元素、并且上述基体层具有在该基体层所含的P型杂质元素中电活性的P型杂质元素的比例在80％以上并且在100％以下的区域。
并且，本发明涉及的半导体装置是：把基体层粘贴到基板来构成，该基体层的一部分沿着含氢的剥离层来分离去除，该基体层形成有包含元件的至少一部分的器件部，并具有在上述基体层的表面和没有设置该基体层的区域的上述基板表面的双方连续形成的绝缘层，上述基体层及上述绝缘层含P型杂质元素，上述基体层及上述绝缘层中所含的P型杂质元素的浓度分布在上述基体层及上述绝缘层界面为连续性。
最好是，上述P型杂质元素的浓度在5×1016cm-3以上并且在1×1018cm-3以下。
最好是，电活性的上述P型杂质元素的载流子浓度在5×1016cm-3以上并且在1×1018cm-3以下。
最好是，上述P型杂质元素是硼。
上述基板也可以是玻璃基板或是单晶硅半导体基板。
最好是，上述基体层包含从单晶硅半导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、含这些的同族元素的混晶、以及氧化物半导体构成的组中所选择的至少一个。
也可以是，上述元件是MOS晶体管、双极晶体管、和二极管的其中至少一个。
也可以是，上述元件是MOS晶体管，上述P型区域是MOS晶体管的沟道区域好。
也可以是，上述元件是双极晶体管，上述P型区域是双极晶体管的基极区。
也可以是，上述元件是PN结二极管，上述P型区域是PN结二极管的P型区域。
-作用-
本申请的发明人，对于有关把含器件部的基体层粘贴到其他基板之后沿着剥离层分离去除其一部分的半导体装置，一再致力研究之下，从实验中获得了以下见解。
换句话说，被导入半导体层等的基体层作为剥离用物质的氢的一部分，与硼等P型杂质元素成组而使得该杂质元素不活性化。另一方面，被导入基体层的其他的氢，通过把该基体层在其他基板薄膜化形成之后以600℃以下进行温度热处理，能够从基体层来加以去除。此后，重新在基体层离子注入的硼等P型杂质元素，不受到氢的N型化的影响，能够全部电性地作为P型杂质发挥功能。
因此，把包含器件部的基体层在其他基板薄膜化来形成之后，以600℃以下的温度予以热处理去除基体层中所含的氢。此后重新根据离子注入用来控制晶体管的阈值的硼等P型杂质，将不会受到该P型杂质元素的由于氢而N型化的结果即活性化率的变化影响，而能够精度良好地、包括再现性良好地来控制晶体管的阈值电压。并且，由于将无需在晶体管的沟道区域导入大量的杂质元素，因此，也不会发生由于杂质元素的杂质散乱造成的迁移率降低的问题。
本发明的半导体装置的制造方法，是按照上述见解所进行，在制造该半导体装置时，首先，进行器件部形成工序。这个工序中，在基体层形成包含元件的至少一部分的器件部。
作为器件部中所含的元件，能够适用例如MOS晶体管、双极晶体管、或二极管的其中至少一个。基体层例如从单晶硅半导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、包含这些同族元素的混晶、以及氧化物半导体构成的组所选择的至少一个。
其次，进行剥离层形成工序，对基体层离子注入剥离用物质形成剥离层。作为剥离用物质，能够适用例如氢或惰性元素。
其次，进行粘贴工序，把形成有器件部的基体层粘贴到基板。对于基板能够适用玻璃基板或是单晶硅半导体基板。例如在上述基板适用玻璃基板时，该基板变得透明，因此能够把该半导体装置适用在液晶显示装置等显示装置。
其次，进行分离工序，通过把被粘贴到基板的基体层加热，沿着剥离层分离去除没有形成基体层的器件部的基体层的深度方向的一部分。由此，使基体层薄膜化。其结果，将能够提高元件的动作速度并且降低寄生电容。这时，由于基体层被加热，将能够分离去除上述剥离层并且从基体层去除基体层中所含的剥离用物质。
此后，进行离子注入工序，用来调整元件的P型区域的杂质浓度，向基体层离子注入P型杂质元素。作为P型杂质元素，能够适用P型杂质元素。这时，由于在上述分离工序中剥离用物质从基体层被去除，抑制P型杂质元素的不活性化，将能够维持其作为P型杂质元素的功能。其结果，将能够精度良好地且再现性良好地适当化元件的P型区域的杂质浓度。并且，由于降低对基体层的P型杂质元素的注入量变得可能，因此将抑制杂质散乱造成的迁移率的降低。
并且，这样地制造的半导体装置，具有在基体层中所含的P型杂质元素当中、电活性的P型杂质元素的比例在80％以上且在100％以下的区域将变得可能。
不过，在上述分离工序之后，也可以另外进行热处理工序、加热基体层从基体层去除剥离用物质。由此一来，将能够从基体层确实地去除剥离用物质。
并且，也可以是：在上述分离工序之后，进行绝缘膜形成工序，形成覆盖在基体层的被分离去除的一侧的绝缘膜，接着，进行离子注入工序，通过其绝缘膜在基体层离子注入P型杂质元素。因此，在这样被制造的半导体装置，基体层及绝缘层中所含的P型杂质元素的浓度分布将在基体层及绝缘层界面中成为连续的分布。
并且，也可以是，分离工序之后进行热处理工序，此后，通过根据绝缘膜形成工序形成的绝缘膜在基体层可以离子注入P型杂质元素。
根据本发明，由于加热了基体层之后，把用来调整元件的P型区域的杂质浓度的P型杂质元素离子注入到基体层，因此能够根据加热来去除在基体层所含的剥离用物质，其结果，能够抑制上述P型杂质元素的不活性化，维持其作为P型杂质元素的功能。换句话说，能够精度良好地且再现性良好地适当化元件的P型区域的杂质浓度。进一步地，一边维持P型杂质元素的功能并且降低对基体层的P型杂质元素的注入量，因此，能够抑制杂质散乱造成的迁移率的降低。
附图说明
图1是示意地示出半导体装置的主要部分构造的剖视图。
图2是示出形成在硅基板的热氧化膜的剖视图。
图3是示出离子注入磷的工序的剖视图。
图4是示出形成热氧化膜、N阱区域的状态的剖视图。
图5是示出图形化了的热氧化膜及氮化硅膜的剖视图。
图6是示出形成有LOCOS氧化膜的状态的剖视图。
图7是示出形成有氧化膜的状态的剖视图。
图8是示出对N阱区域离子注入硼的工序的剖视图。
图9是示出离子注入硼的工序的剖视图。
图10是示出形成栅极氧化膜的状态的剖视图。
图11是示出形成有栅电极的状态的剖视图。
图12是示出形成低浓度杂质区域的工序的剖视图。
图13是示出在N阱区域形成低浓度杂质区域的工序的剖视图。
图14是示出形成有侧壁的状态的剖视图。
图15是示出形成高浓度杂质区域的工序的剖视图。
图16是示出在N阱区域形成高浓度杂质区域的工序的剖视图。
图17是示出形成有平坦化膜的状态的剖视图。
图18是示出形成有剥离层的状态的剖视图。
图19是示出形成有源电极及漏电极的状态的剖视图。
图20是示出粘贴到玻璃基板上的器件部的剖视图。
图21是示出分离了硅基板的一部分的状态的放大剖视图。
图22是示出通过氧化膜离子注入的状态的剖视图。
图23是示出与玻璃基板上的电元件连接的器件部的剖视图。
图24是示出半导体装置的主要部分的俯视图。
符号说明
S  半导体装置
D  器件部
1  硅基板(基体层)
4  N型杂质元素
10        LOCOS氧化膜
13、15    沟道区域
16        栅极氧化膜
17        栅电极
19        N型杂质元素
20        N型低浓度杂质区域
22        P型杂质元素
23        P型低浓度杂质区域
26        N型杂质元素
27        N型高浓度杂质区域
29        P型杂质元素
30        P型高浓度杂质区域
32        剥离用物质
33        剥离层
38        玻璃基板(基板)
39        氧化膜
40        层间绝缘膜
43        杂质元素
45        杂质元素
50        P型杂质元素、硼
51        第1活性区域
52        第2活性区域
56        PMOS晶体管
57        NMOS晶体管
具体实施方式
以下，按照附图详细说明本发明的实施方式。并且，本发明并受到以下实施方式的限定。
实施方式1
图1～图22、图24示出本发明的实施方式1。图1，是示意地示出半导体装置S的主要部分构造的剖视图。图2～图22，是示出半导体装置S的各个制造工序的剖视图。图24是表示半导体装置S的主要部分的俯视图。
虽然省略图示，半导体装置S，例如被直接形成在构成液晶显示装置的显示面板的玻璃基板38，例如适用来作为驱动控制显示面板的多个象素的驱动电路、电源电路、时钟生成电路、输出入电路、和存储器电路等各种功能电路。
这里，虽然省略图示，液晶显示装置，具备形成有多个TFT(晶体管)的TFT基板、与TFT基板相对设置的相对基板、以及在TFT基板及相对基板之间设置的液晶层。相对基板，例如在玻璃基板上形成有由ITO等构成的共通电极和滤色片等。另一方面，在TFT基板，在上述玻璃基板38上形成有多个TFT和象素电极等。
如图1所示，半导体装置S具备玻璃基板38、以及在玻璃基板38上的基体层1高密度且高精度地形成的器件部D。在器件部D中，包含作为元件的晶体管56、57，晶体管56、57由平坦化膜37所覆盖。由此地，器件部D，隔着平坦化膜37和玻璃基板38通过自我连接粘贴。换句话说，基体层1，与器件部D一起被粘贴到玻璃基板38。
并且，把半导体装置S适用在进行透过显示的液晶显示装置时，最好是，基板38是玻璃基板38等透明基板，不过，如果适用在其他显示装置等时，基板38能够适用单晶硅半导体基板等其他基板。
器件部D，如图1及图24所示，具有半导体元件的NMOS晶体管57及PMOS晶体管56。作为电性地分离这些各各个晶体管56、57彼此之间的元件分离区域，如图1所示，形成有作为元件分离用膜的LOCOS氧化膜10。
这里，图1中右侧的PMOS晶体管56示意地示出在图24的A-A断面。另一方面，图1中左侧的NMOS晶体管57示意地示出在图24的B-B断面。
并且，图1及图24中，虽然各示出一个NMOS晶体管57及PMOS晶体管56，但是，所形成的元件并不限于这些，能够适用于所有半导体元件。并且，其件数从一个到数百万个程度没有限制。并且，能够在器件部D预先形成包含元件的至少一部分。
基体层1，具有在图1中右侧的N阱区域7所形成的第1活性区域51、和在图1中左侧的区域所形成的第2活性区域52。第1活性区域51构成PMOS晶体管56，另一方面，第2活性区域52构成NMOS晶体管57。
上述第1及第2活性区域51、52分别具有如下的LDD(LightlyDoped Drain)结构，即：该LDD由在沟道区域13、15的左右两外侧所各自形成的低浓度杂质区域23、20、以及在其低浓度杂质区域23、20的外侧所形成的高浓度杂质区域30、27构成。
换句话说，在第1活性区域51形成有沟道区域13并且形成了配置在其左右两侧的P型低浓度杂质区域23、和配置在其P型低浓度杂质区域23外侧的P型高浓度杂质区域3O。另一方面，在第2活性区域52形成有沟道区域15、并且形成有配置在其左右两侧的N型低浓度杂质区域20、和配置在其N型低浓度杂质区域20的外侧的N型高浓度杂质区域27。
基体层1，例如是单晶硅半导体等半导体层。并且，基体层1，除了单晶硅半导体层以外，也能够使得其构成为从IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、包含这些同族元素的混晶、以及氧化物半导体构成的组中所选择的至少一个。
基体层1的一部分，如后述地，沿着根据离子注入氢等剥离用物质所形成的剥离层来加以分离去除。由此地，基体层1根据加热处理把其一部分加以分离去除而被薄膜化。
如图1所示，在玻璃基板38的表面叠层有作为绝缘膜的平坦化膜37。在这个平坦化膜37进一步地叠层了层间绝缘膜34及平坦化膜31。在平坦化膜31的上面，形成有栅极氧化膜16及LOCOS氧化膜10。在栅极氧化膜16的上面，叠层有形成了上述第1活性区域51及第2活性区域52的基体层1。基体层1的表面和LOCOS氧化膜10一起地被绝缘层的氧化膜39覆盖。氧化膜39，在构成器件部D表面的基体层1表面、和在没有设置这个基体层1的区域的玻璃基板38的表面的双方连续形成。进一步地，氧化膜39由层间绝缘膜40覆盖。
并且，平坦化膜31和栅极氧化膜16之间，例如由多晶硅等构成的栅电极17及侧壁24。栅电极17，隔着栅极氧化膜16与沟道区域13、15相对。另一方面，侧壁24，被配置在栅电极17的侧方，隔着栅极氧化膜16与低浓度杂质区域20、23相对。
平坦化膜31及层间绝缘膜34，各自与高浓度杂质区域27、30和上下重叠的位置，贯通形成接触孔35。接触孔35，各自形成作为金属电极的源电极36及漏电极36。
这样地，本实施方式1半导体装置S，具有CMOS构造。换句话说，如图24所示，施加有输入电压的金属配线36i，隔着接触孔35g与NMOS晶体管57的栅电极17n、以及PMOS晶体管56的栅电极17p各自电连接。并且，NMOS晶体管57及PMOS晶体管56的漏极区域，与被取出输出电压的金属配线360各自电连接。
并且，基体层1，在NMOS晶体管57的沟道区域15或是PMOS晶体管56的沟道区域13内，含有P型杂质元素即硼，具有其基体层1中包含的硼当中电活性的硼比例是80％以上并且是100％以下的区域。特别是，在基体层1的硼浓度是再5×1016cm-3以上并且在1×1018cm-3以下。并且，电活性的P形式杂质元素(例如硼等)的载流子浓度，也可以是5×1016cm-3以上并且在1×1018cm-3。
进一步地，不仅是在基体层1中含硼、在氧化膜39中也含硼，其基体层1及氧化膜39中所含的硼浓度分布，在基体层1及氧化膜39界面中为连续。
-制造方法-
其次，说明上述半导体装置S的制造方法。
首先，器件部形成工序中，例如在单晶硅半导体层即基体层1，形成至少包含元件即NMOS晶体管57及PMOS晶体管56的一部分的器件部D。换句话说，如图2所示，对于晶片即硅基板1(相当于体层1)，形成30nm左右的厚度的热氧化膜2。热氧化膜2的目的在于在后边进行离子注入的工序中用来防御硅基板1的表面污染，但是热氧化膜2并不一定是必要的。
这里，作为基体层1，虽然举出由单晶硅半导体构成的硅基板1为例来说明，不过，本发明并不限于此能够以包含其他半导体等的材料来构成。换句话说，能够使得基体层1结构为：从单晶硅半导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、含IV-IV族化合物半导体、包含这些同族元素的混晶、以及氧化物半导体构成的群选择的至少一个。
其次，如图3所示，在成为第2活性区域52的区域形成了抗蚀遮罩3的状态，向第1活性区域51的区域离子注入N型杂质元素4(例如磷等)。离子注入磷元素时，把注入能源设定在50～150KeV左右且把剂量为1×1012～1×1013cm-2左右。
这时，在后工序中，去除粘贴到玻璃基板38的基体层1的硅薄膜中所含的氢之后，在硅薄膜的整面也在N阱区域7注入硼等P型杂质时，则考量与P型杂质元素所抵消的相当部分来追加设定N型杂质元素的注入量。
此后，如图4所示，去除了热氧化膜2之后，根据在氧化气氛中进行900～1000°左右的热处理，形成30nm左右厚度的热氧化膜6并且使注入到N阱区域7的杂质元素扩散来形成N阱区域7。
其次，在热氧化膜6的表面以CVD等形成了200nm左右的厚度的氮化硅膜9之后，如图5所示，进行氮化硅膜9及热氧化膜6的图形化。由此，在留下有这些氮化硅膜9及热氧化膜6的区域，其后形成NMOS晶体管57和PMOS晶体管56。
接着，如图6所示，根据在氧气氛中900～1000°左右的热处理来进行LOCOS氧化。由此，形成200～500nm左右的厚度例如350nm的LOCOS氧化膜10。LOCOS氧化膜10，是被形成在从上述氮化硅膜9及热氧化膜6所露出的区域。并且，LOCOS氧化是为了元件分离的方法，但是，例如也可以根据STI(Shallow Trench Isolation)等的LOCOS氧化以外的方法来进行元件分离。
其次，一旦去除氮化硅膜9及热氧化膜6之后，在氧气氛中进行1000℃左右的热处理，如图7所示，在硅基板1的表面形成20nm左右的厚度的热氧化膜11。
其次，如图8所示，使得PMOS晶体管56形成区域开口地来形成抗蚀膜12。根据离子注入把用来设定PMOS晶体管56的阈值电压的杂质元素43导入N阱区域7。
这时，若是注入的杂质元素43是磷等N型杂质元素则进行注入，若是在上述杂质元素43是硼等P型杂质元素的情况时，这时不进行注入，省略图8所示的本工序。有关注入N型或是注入P型杂质元素的哪一个，根据栅电极材料及根据其导电型来适当地选择。
例如，在栅电极适用了N+多晶硅的PMOS晶体管的情况时，考虑栅电极的工作函数，一般为了设定阈值电压而注入硼，因此将省略本工序。另一方面，如果在栅电极使用P+多晶硅时，以1×1012～1×1013cm-2左右的剂量，根据10～50KeV左右的能源进行磷离子注入。按照控制目标值和构成的阈值电压来调整剂量。
其次，如图9所示，使得NMOS晶体管57的区域开口地来形成抗蚀膜14。根据离子注入把用来设定NMOS晶体管57的阈值电压的杂质元素45导入硅基板1。
这时，与PMOS晶体管的情况同样地，若是注入的杂质元素是磷等N型杂质则进行注入，不过，若是上述杂质元素45是硼等P型杂质元素的情况时，这时不进行注入，省略图9所示的本工序。
例如，在栅电极适用了N+多晶硅的NMOS晶体管的情况时，考虑栅电极的工作函数，一般为了设定阈值电压注入硼，因此，将省略这个工序。另一方面，如果在栅电极适用了P+多晶硅时，以1×1012～1×1013cm-2左右的剂量，根据10～50KeV左右的能源进行磷离子注入。按照控制目标值和构成的阈值电压来调整剂量。
此后，如图10所示，一旦去除抗蚀膜14及热氧化膜11之后，在氧气氛中进行1000℃左右的热处理。由此，在包含N阱区域7的硅基板1的表面形成10～20nm左右的厚度的栅极氧化膜16。
此后，如图11所示，在栅极氧化膜16上面，形成NMOS晶体管57及PMOS晶体管56的栅电极17。换句话说，栅电极17，根据CVD等在栅极氧化膜16上面沉积300nm左右的厚度的多晶硅层之后，根据扩散等把磷等N杂质元素导入栅电极17的内部使得其成为N+多晶硅层。接着，根据光刻法来图形化N+多晶硅层形成栅电极17。
接着，如图12所示，使得在形成NMOS晶体管57的区域(图12中的右侧区域)开口地来形成抗蚀膜18，以栅电极17为遮罩，离子注入N型杂质元素19。由此，在硅基板1形成N型低浓度杂质区域20。N型杂质元素19例如适用磷。如果注入磷时，以1×1013～1×1014cm-2左右的剂量，根据10～50KeV左右的能源进行离子注入。
其次，如图13所示，使得在形成PMOS晶体管56的区域(图14中左侧的区域)开口地形成抗蚀膜21，以栅电极17为遮罩，离子注入P型杂质元素22。由此，形成P型低浓度杂质区域23。
如上述地，由于硼等P型杂质元素的一部分将与氢成组其杂质元素将被不活性化，而失去作为本来的P型杂质元素的功能。并且，根据存在于硅基板1内部的氧原子氢的干涉，热施主被形成的结果，使得上述P型杂质元素被N型化。因此，考虑实际地发挥功能的P型杂质元素的比例，来设定P型杂质的剂量。P型杂质，例如是硼元素，其离子注入条件，例如注入硼(BF2+)时，以5×1012～5×1014cm-2左右的剂量，根据10～50KeV左右的能源进行离子注入。
并且，由于硼的热扩散系数比较大，因此如果只有根据在后工序中形成PMOS晶体管56的P型高浓度杂质区域时注入的硼的热扩散，有时能够形成PMOS晶体管56的P型低浓度杂质区域。因此，不一定要进行为了形成P型低浓度杂质区域的离子注入。
在上述P型低浓度杂质区域23的形成工序，由于以栅电极17作为遮罩进行，因此在这时需要在栅电极17形成后进行。并且，因为这时导入的P型杂质元素22，对PMOS晶体管的阈值电压不会直接造成影响，因此不会对阈值电压的精度、再现性直接造成不良影响。
其次，使得覆盖栅极氧化膜16及LOCOS氧化膜10等地根据CVD等来形成SiO2膜。此后，根据对上述SiO2膜进行各向异性干蚀刻法，如图14所示，在栅电极17的两侧壁形成由SiO2构成的侧壁24。
其次，如图15所示，使得在形成NMOS晶体管57的区域开口地形成抗蚀膜25，以栅电极17和侧壁24为遮罩，在硅基板1离子注入磷等N型杂质元素26。由此，在N型低浓度杂质区域20的两外侧形成N型高浓度杂质区域27。
接着，如图16所示，使得在形成PMOS晶体管56的区域开口地形成抗蚀28，以栅电极17和侧壁24作为遮罩，向硅基板1离子注入硼等P型杂质元素29。由此，在P型低浓度杂质区域23的两外侧形成P型高浓度杂质区域30。此后，对被离子注入杂质元素的区域进行热处理，使该杂质元素活性化。作为热处理例如以900℃进行10分种的热处理。
此后，如图17所示，使得覆盖栅电极17及侧壁24等地来形成SiO2等绝缘膜之后，根据CMP等平坦化来形成厚度600nm左右的平坦化膜31。
其次，进行剥离层形成工序。在剥离层形成工序，如图18所示，对硅基板1，通过平坦化膜31离子注入剥离用物质32形成剥离层33。对于剥离用物质32，适用氢。并且，也可以取代氢或是在氢以外适用He和Ne等惰性元素。作为离子注入的条件，例如剥离用物质32是氢的情况，使得剂量约2×1016～1×1017cm-2，注入能源为约100～200KeV左右。
此后，如图19所示，在平坦化膜31的表面形成层间绝缘膜34。接着，在平坦化膜31及层间绝缘膜34形成接触孔35，在接触孔35的底部使高浓度杂质区域27、30露出。此后，在接触孔35的内部填充金属材料，如图19所示，形成作为金属电极的源电极36及漏电极36。
并且，在图示省略的栅电极17的其他地方中，对栅电极17同样地也形成接触孔35，在内部填充金属材料，在栅电极17形成用来施加电压的金属电极。并且，通过使得在剥离用物质32的离子注入前形成的平坦化膜31形成为较厚，不形成层间绝缘膜34地来形成接触孔35、源电极36及漏电极36。
其次，如图20所示，使得覆盖上述NMOS晶体管57及PMOS晶体管56地来形成平坦化膜37。换句话说，首先，根据在层间绝缘膜34上面，根据CVD等沉积形成绝缘膜。其次，以CMP法等把绝缘膜的表面研磨平坦化。
如同上述地，进行器件部形成工序来在硅基板1的基体层1形成包括作为元件的NMOS晶体管57及PMOS晶体管56的至少一部分的器件部D。
此后，进行粘贴工序。在粘贴工序，向基板38粘贴形成有器件部D的硅基板1(基体层1)。基板38例如适用玻璃基板38。换句话说，各自进行SC1冲洗平坦化膜37的表面和玻璃基板38的表面。SC1冲洗液，由氨、过氧化氢和水构成，这是为了把对象物的表面亲水化而进行的。此后，如图20所示，在玻璃基板38位置配合器件部D，通过根据范德耳瓦斯引力(Van der Waals attraction)的自我接合，使得在平坦化膜37的表面互相贴合。
其次，进行分离工序。分离工序中，如图21所示，通过以400～600℃左右加热被粘贴到玻璃基板38的硅基板1(基体层1)，沿着剥离层33分离去除该硅基板1(基体层1)的深度方向的一部分(也就是隔着剥离层33与栅电极17相反面的部分、没有形成器件部D的一部分)。结果，把NMOS晶体管57及PMOS晶体管56移到玻璃基板38的上面。
此后，根据蚀刻法等去除了剥离层33之后，根据蚀刻法和CMP等对基体层1(包含N阱区域7)薄膜化直到LOCOS氧化膜10露出为止，进行元件分离。并且，直到LOCOS氧化膜10露出为止对基体层1的这个蚀刻工序并不一定是必要的。
此后，进行热处理工序，加热基体层1从基体层1去除作为剥离用物质的氢。换句话说，根据400～600℃的温度进行30分～4小时左右的热处理，去除基体层1内部的氢。
其次，进行绝缘膜形成工序，如图22所示，形成覆盖在基体层1的被分离去除的一侧的绝缘膜的氧化膜39。氧化膜39，根据CVD等形成为10～100nm左右的厚度。并且，把氧化膜39形成为包含器件部D侧面的表面、和没有设置器件部D的玻璃基板38的表面。
此后，进行离子注入工序，如图22所示，调整NMOS晶体管57及调整PMOS晶体管56的P型区域的杂质浓度，为了适当地设定其阈值电压，在基体层1通过氧化膜39离子注入P型杂质元素的硼50。换句话说，硼50是从与基体层1的栅电极17的相反侧来导入。
由此，调整NMOS晶体管57及PMOS晶体管56的阈值电压。作为硼50的注入条件，例如，把剂量为1×1012～1×1013cm-2，注入能源为20～100KeV左右。
这样地被制造出来的半导体装置S将具有基体层1中所含的硼当中电活性的硼的比例在80％以上且在100％以下的区域。并且，在基体层1及氧化膜39中所含的硼的浓度分布，成为在基体层1及氧化膜39的界面中连续分布。
其次，如图1所示，在氧化膜39的表面形成层间绝缘膜40。此后，使注入的杂质元素活化，进行以500～600℃左右、30分～4小时左右的热处理、或是对玻璃基板38不会带来不良影响地以600～700℃短时间进行(10分钟以下)的热处理。由此，来制造半导体装置S。
-实施方式1的效果-
因此，根据这个实施方式1，加热基体层1之后，为了调整NMOS晶体管57及PMOS晶体管56的P型区域的杂质浓度，把用来适当设定阈值电压的硼50离子注入基体层1，根据事先的分离工序和热处理工序进行的加热处理能够去除基体层1所含的氢。结果，将能够抑制导入基体层1的硼50由于氢所造成的不活性化，而能够维持硼50作为P型杂质元素的功能。换句话说，能够使得NMOS晶体管57及PMOS晶体管56的阈值电压精度良好地且再现性良好地予以适当化。进一步地，由于能够维持P型杂质元素的功能并且降低基体层1的硼50的注入量，因此也能够抑制杂质散乱所造成的迁移率的降低。
由此，所制造出来的半导体装置S，将提高NMOS晶体管57及PMOS晶体管56的动作速度并且降低寄生电容。
并且，不仅是在分离工序的加热处理，进一步地还进行热处理工序，因此能够充分地加热基体层1，从该基体层1来确实地去除氢。
-其他实施方式-
上述实施方式1中，虽然把加热处理基体层1的热处理工序与分离工序分别进行，不过，也可以省略上述热处理工序把为了从基体层1去除氢的热处理兼做前头的分离工序的基体层1的热处理就可以。由此，能够谋求缩短工序数降低成本。
并且，上述实施方式1中虽然说明了让器件部D粘贴到玻璃基板38的例子，但是，如剖视图的图23所示，也可以是：对在该玻璃基板38所预先形成的电元件42，来电连接粘贴到玻璃基板38的器件部D的NMOS晶体管57及PMOS晶体管56。
换句话说，对预先形成有能动元件和无源元件等电元件42的玻璃基板38，在上述粘贴工序中粘贴器件部D。此后，进行上述热处理工序。其次，形成氧化膜39使其覆盖玻璃基板38上面的器件部D和电元件42之后，进行上述离子注入工序。其次，形成层间绝缘膜40使其覆盖上述氧化膜39。此后，在器件部D形成接触孔46，在其接触孔46的底部使得源电极36和漏电极36露出。另一方面，在器件部D的侧方，使得电元件42露出地来在氧化膜39及层间绝缘膜40形成接触孔47。由此，通过接触孔46、47连接电元件42、源电极36或是漏电极36，图形化形成金属配线41。也可以这样地来制造半导体装置S。
并且，上述实施方式1中，虽然作为元件举出MOS晶体管的例子加以说明，不过，本发明并不受到这个限定。换句话说，对于元件，能够适用MOS晶体管、双极晶体管和二极管当中的至少一个。
例如，元件为MOS晶体管的情况时，P型区域，能够作为MOS晶体管的沟道区域适用于本发明。并且，在元件为双极晶体管的情况时，P型区域，能够作为双极晶体管的基极区适用本发明。并且，在元件为PN结二极管的情况时，P型区域，同样地能够作为PN结二极管的P型区域适用于本发明。
并且，实施方式1中，在例如单晶硅半导体层即基体层1形成包含元件的NMOS晶体管57及PMOS晶体管56的至少一部分的器件部D的元件形成工序中，说明了基本上省略硼等P型杂质元素的离子注入工序的方法。
但是，也可以是：在器件部形成工序进行硼等P型杂质元素的离子注入工序，粘贴到玻璃基板38分离去除之后，为了设定NMOS晶体管57及PMOS晶体管56的阈值电压，通过氧化膜39向基体层1离子注入P型杂质元素即硼50。
这个情况，如前述地，在器件部形成工序进行离子注入时，考虑与氢的结合的P型杂质元素的不活性化、和考虑由于热施主造成的沟道区域的N型化，必须根据预先使得对沟道形成区域的硼等P型杂质的注入量为多来适当调整最终地电性地作为受主功能的P型杂质浓度。然而，由于能够根据粘贴到玻璃基板38、分离去除之后的离子注入最终地调整阈值电压，因此与只有在器件部形成工序中进行P型杂质元素的离子注入的情况相比，将能够良好地来控制设定P型杂质浓度。
并且，例如对于与具有平面微小元件尺寸的MOS晶体管的沟道区域内的源区域及漏极区域的低浓度杂质区域相邻的部位、为了抑制所谓短沟道效应、以栅电极为遮罩从斜方向来离子注入(Halo注入)P型杂质元素的情况，由于分离去除后的离子注入是不可能的，因此，最好是在元件形成工序、和粘贴薄膜分离之后的工序的双方工序中来导入P型杂质元素。
-产业实用性-
综合所述，本发明对于例如适用于液晶显示装置等的半导体装置、及其制造方法非常有用，特别是适用于把在基体层形成的元件在其他的基板上薄膜化地来形成并且使得其P型区域的杂质浓度精度良好且再现性良好地加以适当化。

Claims (19)

1.一种半导体装置的制造方法，其特征在于：
该制造方法具有：在基体层形成包含元件的至少一部分的器件部的器件部形成工序、对所述基体层离子注入剥离用物质形成剥离层的剥离层形成工序、把已形成有所述器件部的基体层粘贴到基板的粘贴工序、以及通过把粘贴到所述基板的所述基体层加热沿着所述剥离层分离去除该基体层的未形成所述器件部的所述基体层的深度方向的一部分的分离工序，
该制造方法包括：
在所述分离工序之后进行的加热所述基体层来从该基体层去除所述剥离用物质的热处理工序；
对在所述热处理工序中被热处理的所述基体层形成覆盖该基体层的被分离去除的一侧的绝缘膜的绝缘膜形成工序；和
在所述绝缘膜形成工序之后进行的、为了调整所述元件的P型区域的杂质浓度而通过所述绝缘膜向所述基体层离子注入P型杂质元素，由此使所述基体层及所述绝缘层中所含的P型杂质元素的浓度分布在所述基体层及所述绝缘层的界面连续的离子注入工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述P型杂质元素是硼。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述基板是玻璃基板或是单晶硅半导体基板。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述基体层包含从单晶硅半导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、含这些同族元素的混晶、以及氧化物半导体构成的组中所选择的至少一个。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述剥离用物质是氢或是惰性元素。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述元件是MOS晶体管、双极晶体管、和二极管当中的至少一个。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述元件是MOS晶体管，
所述P型区域是MOS晶体管的沟道区域。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述元件是双极晶体管，
所述P型区域是双极晶体管的基极区。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于：
所述元件是PN结二极管，
所述P型区域是PN结二极管的P型区域。
10.一种半导体装置，其特征在于：
该半导体装置是把基体层粘贴到基板来构成，该基体层的一部分沿着含氢的剥离层来分离去除，该基体层形成有包含元件的至少一部分的器件部，
该半导体装置具有在所述基体层的表面和没有设置该基体层的区域的所述基板表面的双方连续地形成的绝缘层，
所述基体层及所述绝缘层含P型杂质元素，
所述基体层及所述绝缘层中所含的P型杂质元素的浓度分布在所述基体层及所述绝缘层的界面是连续的。
11.根据权利要求10所述的半导体装置，其特征在于：
所述P型杂质元素的浓度在5×1016cm-3以上并且在1×1018cm-3以下。
12.根据权利要求10所述的半导体装置，其特征在于：
电活性的所述P型杂质元素的载流子浓度在5×1016cm-3以上并且在1×1018cm-3以下。
13.根据权利要求10所述的半导体装置，其特征在于：
所述P型杂质元素是硼。
14.根据权利要求10所述的半导体装置，其特征在于：
所述基板是玻璃基板或是单晶硅半导体基板。
15.根据权利要求10所述的半导体装置，其特征在于：
所述基体层是从单晶硅半导体、IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、含这些同族元素的混晶、以及氧化物半导体构成的组中所选择的至少一个。
16.根据权利要求10所述的半导体装置，其特征在于：
所述元件是MOS晶体管、双极晶体管、和二极管当中的至少一个。
17.根据权利要求10所述的半导体装置的制造方法，其特征在于：
所述元件是MOS晶体管，
所述P型区域是MOS晶体管的沟道区域。
18.根据权利要求10所述的半导体装置的制造方法，其特征在于：
所述元件是双极晶体管，
所述P型区域是双极晶体管的基极区。
19.根据权利要求10所述的半导体装置的制造方法，其特征在于：
所述元件是PN结二极管，
所述P型区域是PN结二极管的P型区域。
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