KR101659054B1 - 반도체 소자의 제조 방법 - Google Patents

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마사시 오노
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Abstract

본 발명은, 산화물 반도체층을 구비하는 반도체 소자의 광 조사시의 소자 특성을 안정화시키기 위한 제조 방법을 제공하는 것을 목적으로 하는 것이다. 본 발명의 제조 방법은, 산화물 반도체를 주체로 하는 반도체막을 성막하는 제 1 공정과, 제 1 공정 후에, 반도체막의 면 상에 제 1 절연막을 성막하는 제 2 공정과, 제 2 공정 후에, 산화성 분위기 중에서 열처리하는 제 3 공정과, 제 3 공정 후에, 제 1 절연막의 면 상에 제 2 절연막을 성막하는 제 4 공정을 갖고, 제 2 공정과 상기 제 3 공정 시에, 제 1 절연막의 두께를 Z (㎚) 로 하고, 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 제 1 절연막 및 반도체막 중으로의 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 제 1 절연막의 두께와 열처리 온도를 조정하는 것이다.

Description

반도체 소자의 제조 방법{SEMICONDUCTOR ELEMENT MANUFACTURING METHOD}
본 발명은, 반도체 소자의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
최근, 전계 효과형 트랜지스터나 다이오드 등과 같은 산화물 반도체를 사용한 반도체 소자의 연구가 활발히 실시되고 있다. 그 중에서도 전계 효과형 트랜지스터는, 반도체 메모리용 집적 회로의 단위 소자나 고주파 신호 증폭 소자, 액정 구동용 소자 등에 이용되고 있으며, 특히 박막화한 것은 박막 트랜지스터 (TFT) 로서 폭 넓은 분야에서 이용되고 있다.
전계 효과형 트랜지스터를 형성하는 반도체 채널층 (활성층) 으로는, 종래부터 실리콘 반도체나 그 화합물이 많이 이용되고 있으며, 고속 동작이 필요한 고주파 증폭 소자, 집적 회로 등에는 단결정 실리콘, 또는 저속 동작으로 충분하지만, 디스플레이 용도 등 대면적화에 대한 대응이 요구되는 액정 구동 장치용에는 아모르퍼스 실리콘이 이용되고 있는데, 대형화/고정세화를 위하여, 아모르퍼스 실리콘 성능을 견디는 TFT 특성이 요구되고 있다. 또한, 최근 경량 그리고 굽혀지는 플렉시블 디스플레이가 주목을 받고 있다. 플렉시블 디바이스에는, 가요성이 높은 수지 기판이 주로 이용되며, 액정 디스플레이 프로세스 (400 ℃) 보다 저온 프로세스가 필요하다. 이러한 가운데, In-Ga-Zn-O 계 (이하 IGZO 라고 한다) 가, 아모르퍼스 실리콘보다 전기 특성이 양호하고, 또한 액정 프로세스, 또한 저온 프로세스로 제작 가능한 산화물 반도체로서, 토쿄 공업 대학 호소노 등에 의해 보고되었다. 이 IGZO 는, 차세대 디스플레이용의 반도체 소자 재료로서 유망시되고 있으며, 전세계 대학/메이커가 활발히 실용화를 위하여, 연구 개발을 실시하고 있다. 반도체 소자, 특히 TFT 로서 요구되는 성능에는, 이동도나 S 값, Vth 등이 있는데, 실용화를 위한 큰 과제는 TFT 동작시의 ΔVth (임계값 전압 시프트 : 단위는 (V)) 이다. 이것은, IGZO 등의 산화물이 수분이나 산소, 오염 등에 대하여 내성이 낮기 때문에, IGZO 등의 산화물을 주체로 한 활성층이 대기 중에 노출되어 있으면 당해 산화물이 경년 열화하게 되는 것에서 기인한다.
그래서, 최근에는, IGZO 를 주체로 하는 활성층의 노출면 상에 보호층을 성막하여 활성층을 수분 등으로부터 보호함으로써, ΔVth 의 억제를 실시하고 있다. 요컨대, IGZO 등의 산화물을 활성층으로서 안정적으로 사용하는 데에는, 보호층이 필수라고 할 수 있다. 또한, 탑 게이트형의 TFT 여도, 활성층 상에 당해 활성층의 보호층으로서의 역할도 겸하는 게이트 절연층이 필수가 된다.
그러나, 활성층의 노출면 상에 보호층을 성막해도, 활성층을 향하여 광 조사를 하는 경우, 통상적인 TFT 동작시의 ΔVth 보다 큰 값을 취하게 되어 (비특허문헌 1 : 「월간 디스플레이 2011. 1 월호 Vol. 17 NO 1 "산화물 TFT 의 최근의 동향과 전망"」 의 표 2 참조), 광 조사시의 ΔVth 등의 소자 특성의 안정화가 큰 과제가 되고 있다.
여기서, 특허문헌 1 (일본 공개특허공보 2010-183027호) 에는, IGZO 막으로 이루어지는 활성층의 일부 노출면 상에 스퍼터링법을 이용하여 두께 200 ㎚ 의 보호층을 성막하고, 또한 활성층의 다른 일부 노출면 상에 개구부를 갖는 소스·드레인 전극을 형성한 후, 두께 300 ㎚ 의 층간 절연막을 성막하는 보텀 게이트형 TFT 의 제조 방법이 개시되어 있다. 또한 동 제조 방법 중에서는, 소스·드레인 전극의 형성 후, 층간 절연막을 성막하기 전에, 예를 들어 질소 농도 60 ％ 이고 산소 농도 40 ％ 의 분위기 중에서 300 ℃ 의 조건하, 산소 어닐 (열처리) 하여, 개구부 및 활성층의 노출 부분으로부터, 활성층 중의 산소가 부족한, 또는 산소가 탈리한 결손 부분에 산소를 공급하여 TFT 특성을 회복하는 것도 실시되어 있다.
또한, 특허문헌 2 (일본 공개특허공보 2011-49550호) 에는, 보텀 게이트형의 TFT 의 제조 방법에 있어서, IGZO 막으로 이루어지는 활성층의 일부 노출면 상에 스퍼터링법을 이용하여 두께가 적어도 1 ㎚ 이상인 산화물 절연막을 성막한 후, 당해 산화물 절연막 상에 배치되는 보호 절연층을 형성하기 전에, 산화성 분위기하, 활성층의 일부가 노출된 상태로 열처리를 실시함으로써, 당해 활성층의 적어도 일부를 산소 과잉인 상태로 하는 것이 개시되어 있다.
또한, 특허문헌 3 (WO 2011/001715호) 에는, 보텀 게이트형의 TFT 의 제조 방법에 있어서, IGZO 막으로 이루어지는 활성층의 노출면 전체면 상에 CVD 법을 이용하여 100 ∼ 700 ㎚ 가 되도록 보호층을 성막한 후, 당해 보호층 상에 배치되는 층간 절연막을 형성하기 전에, 220 ℃ 이상에서 열처리를 실시함으로써, 보호층을 개재하여 활성층에 산소를 보충하고, 활성층 중의 산소 함유량을 제어하는 것이 개시되어 있다.
여기서, 상기 서술한 바와 같이 활성층의 노출면 상에는 보호층이나 당해 보호층의 기능을 겸하는 게이트 절연층이 필수인 것으로 설명하였지만, 그들의 성막에 의해 활성층의 노출면이 데미지를 받아, 결과, 광 조사시의 ΔVth 를 좌우하는 표면 결함이 발생하게 되는 경우가 있다. 또한, 활성층 형성시에도 에칭 데미지나 물리 데미지 등에 의해 표면 결함이 발생하게 되는 경우가 있다. 성막 중에서도, 생산성/배리어성의 관점에서 플라즈마를 발생하는 스퍼터법이나 CVD 법을 사용하면, 그 플라즈마에 의해 활성층의 노출면이 특히 데미지를 받아, 결과, 표면 결함이 증대하게 된다.
그리고, 이 표면 결함을 회복하는 데에는, 특허문헌 1 ∼ 3 에 기재되어 있는 바와 같은 제조 방법으로 보호층을 성막한 후에 열처리하는 것이 유효한 것으로도 생각할 수 있다.
그러나, 특허문헌 1 의 제조 방법에서는, 열처리로 개구부 및 활성층의 노출 부분으로부터 활성층에 산소를 공급하고 있지만, 보호층의 성막에 의해 플라즈마 데미지를 받은 활성층의 면에는, 성막한 두께 200 ㎚ 의 보호층에 의해 덮여 있기 때문에, 300 ℃ 정도의 열처리로는 산소가 도달하지 않아, 플라즈마 데미지를 받은 활성층의 면의 표면 결함을 보충할 수 없다. 따라서, 플라즈마 데미지를 받은 활성층의 면 이외의 활성층의 면에 산소를 공급해도, 광 조사시의 ΔVth 는 개선되지 않는 것으로 생각된다. 또한, 적어도 개구부에는, 열처리한 후에 층간 절연막이 성막되기 때문에, 개구부에 노출된 활성층의 면이 층간 절연막의 성막에 의해 데미지를 받아, 표면 결함은 증대되게 된다.
또한, 특허문헌 2 의 제조 방법에서는, 산화성 분위기 중에서의 열처리 시에, 몇 ℃ 의 열처리 온도로 하는지 언급이 없고, 또한 산화물 절연막의 막두께에 관해서도 1 ㎚ 이상이라는 넓은 범위만 언급하고 있다. 그리고, 열처리 온도와 산화물 절연막의 막두께의 관계에 대해서는 일절 언급이 없다. 따라서, 산화물 절연막의 성막에 의해 플라즈마 데미지를 받은 활성층의 면에는, 성막한 두께 1 ㎚ 이상 (예를 들어 300 ㎚) 의 산화물 절연막에 의해 덮여 있기 때문에, 열처리 온도와 산화물 절연막의 막두께의 관계에 따라서는 열처리해도 산소가 도달하지 않아, 플라즈마 데미지를 받은 활성층의 면의 표면 결함을 보충할 수 없다. 또한, 이 열처리는, 활성층의 일부가 노출된 상태로 실시하고 있기 때문에, 그 노출된 부분으로부터만, 활성층에 산소가 공급되고 있는 것으로 생각된다.
따라서, 플라즈마 데미지를 받은 활성층의 면 이외의 활성층의 면에 산소를 공급해도, 광 조사시의 ΔVth 는 개선되지 않는 것으로 생각된다.
동일하게, 특허문헌 3 의 제조 방법에서는, 열처리 온도에 관해서 220 ℃ 이상으로 넓은 범위만이 언급되어 있고, 또한 보호층의 막두께에 관해서도 100 ∼ 700 ㎚ 로 넓은 범위만이 언급되어 있다. 그리고, 열처리 온도와 보호층의 막두께의 관계에 대해서는 일절 언급이 없다. 특허문헌 3 에는, 이 열처리에 의해, 보호층을 개재하여 활성층에 산소를 보충하고, 활성층 중의 산소 함유량을 제어하는 것이 개시되어 있지만, 보호층의 성막에 의해 플라즈마 데미지를 받은 활성층의 면에는, 성막한 두께 100 ∼ 700 ㎚ 의 보호층에 의해 덮여 있기 때문에, 상기 서술한 열처리 온도와 보호층의 막두께의 관계에 따라서는 열처리해도 산소가 도달하지 않아, 플라즈마 데미지를 받은 활성층의 표면 결함을 보충할 수 없다. 또한, 이 열처리에서는 활성층에 산소를 공급하고 있다는 실험 결과도 있지만, 보호층의 막두께가 100 ∼ 700 ㎚ 로 두껍기 때문에, 분위기 중의 산소가 아니라 보호층 중의 산소가 활성층과 보호층의 계면에 도달함으로써, 활성층에 산소를 공급하고 있는 것으로 생각된다. 혹은, 보호층 이외를 개재하여, 산소가 공급되고 있을 가능성도 있다. 그리고, 이 보호층 중의 산소 공급만 또는 보호층 이외를 개재한 산소 공급에서는, 플라즈마 데미지를 받은 활성층의 면의 표면 결함을 충분히 보충할 수 없어, 광 조사시의 ΔVth 는 개선되지 않는 것으로 생각된다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 광 조사시의 소자 특성을 안정화시키는 반도체 소자의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ 산화물 반도체를 주체로 하는 반도체막을 성막하는 제 1 공정과, 상기 제 1 공정 후에, 상기 반도체막의 면 상에 제 1 절연막을 성막하는 제 2 공정과, 상기 제 2 공정 후에, 산화성 분위기 중에서 열처리하는 제 3 공정과, 상기 제 3 공정 후에, 상기 제 1 절연막의 면 상에 제 2 절연막을 성막하는 제 4 공정을 갖고, 상기 제 2 공정과 상기 제 3 공정 시에, 상기 제 1 절연막의 두께를 Z (㎚) 로 하고, 상기 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 상기 제 1 절연막 및 상기 반도체막 중으로의 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는 반도체 소자의 제조 방법.
＜2＞ 상기 제 2 공정과 상기 제 3 공정 시에, Z ≤ L - 1.0 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, ＜1＞ 에 기재된 반도체 소자의 제조 방법.
＜3＞ 상기 제 2 공정과 상기 제 3 공정 시에, Z ≤ L - 2.0 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, ＜2＞ 에 기재된 반도체 소자의 제조 방법.
＜4＞ 상기 제 2 공정과 상기 제 3 공정 시에, L - 5.0 ≤ Z 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, ＜1＞ ∼ ＜3＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜5＞ 상기 제 2 공정과 상기 제 3 공정 시에, L - 2.0 ≤ Z 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, ＜1＞ 또는 ＜2＞ 에 기재된 반도체 소자의 제조 방법.
＜6＞ 상기 제 2 공정 시에, 상기 제 1 절연막의 두께 Z 를, 2 ㎚ 이상으로 조정하는, ＜1＞ ∼ ＜5＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜7＞ 상기 제 2 공정과 상기 제 4 공정 시에, 플라즈마를 발생하는 성막법을 이용하여 상기 제 1 절연막 및 상기 제 2 절연막을 성막하는, ＜1＞ ∼ ＜6＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜8＞ 상기 제 2 공정에서는, 상기 제 4 공정에서의 성막보다 성막 속도를 낮추고 또한 플라즈마 전위를 낮추거나, 또는 성막 압력을 높이는, ＜7＞ 에 기재된 반도체 소자의 제조 방법.
＜9＞ 상기 제 2 공정에서는, 상기 제 1 절연막을 20 ㎚/min 이하의 성막 속도로 성막하는, ＜7＞ 또는 ＜8＞ 에 기재된 반도체 소자의 제조 방법.
＜10＞ 상기 제 2 공정에서는, 상기 제 4 공정에서 상기 제 2 절연막을 성막하는 성막 시간보다 짧은 성막 시간에 상기 제 1 절연막을 성막하는, ＜7＞ ∼ ＜9＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜11＞ 상기 제 1 공정에서는, 상기 반도체막의 두께가 5 ㎚ 이상이 되도록 성막하는, ＜1＞ ∼ ＜10＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜12＞ 상기 제 4 공정 후에, 산화성 분위기하에 있어서 상기 제 3 공정에서의 열처리 온도보다 낮은 온도에서 열처리하는 제 5 공정을 추가로 갖는 ＜1＞ ∼ ＜11＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜13＞ 상기 제 5 공정의 열처리 온도는 100 ℃ 이상인, ＜12＞ 에 기재된 반도체 소자의 제조 방법.
＜14＞ 상기 제 5 공정의 열처리 온도는 300 ℃ 이상인, ＜13＞ 에 기재된 반도체 소자의 제조 방법.
＜15＞ 상기 제 4 공정에서는, 상기 제 1 절연막보다 두께가 큰 상기 제 2 절연막을 성막하는, ＜1＞ ∼ ＜14＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜16＞ 상기 산화물 반도체는, In, Ga 및 Zn 중 적어도 1 종을 포함하는 비정질 산화물인, ＜1＞ ∼ ＜15＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜17＞ 상기 제 3 공정에서의 상기 열처리 온도를, 600 ℃ 미만으로 하는, ＜1＞ ∼ ＜16＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜18＞ 상기 제 2 공정에서는, 상기 반도체막의 면 상 전체면에 제 1 절연막을 성막하는, ＜1＞ ∼ ＜17＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜19＞ 상기 제 2 절연막의 구성 재료는, 금속을 포함하고, 상기 제 1 절연막은, 상기 제 2 절연막의 구성 재료의 적어도 일부의 금속과 상기 반도체막의 구성 재료의 적어도 일부의 금속의 양방을 포함하는, ＜1＞ ∼ ＜18＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법.
＜20＞ 게이트 전극, 소스 전극, 및 드레인 전극을 형성하는 전극 형성 공정과, 상기 전극 형성 공정 전 또는 동안에, ＜1＞ ∼ ＜19＞ 의 어느 한 항에 기재된 반도체 소자의 제조 방법을 이용하여 활성층으로서의 상기 반도체막 그리고 보호층 또는 게이트 절연층으로서의 상기 제 1 절연막 및 상기 제 2 절연막을 성막하는 비전극 형성 공정을 갖는 전계 효과형 트랜지스터의 제조 방법.
＜21＞ 상기 전극 형성 공정과 상기 비전극 형성 공정은, 상기 게이트 전극이 보텀 게이트형이 되는 순서로 실시하고, 상기 제 1 절연막 및 상기 제 2 절연막을 상기 반도체막의 보호층으로서 성막하는, ＜20＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜22＞ 상기 제 1 절연막과 상기 제 2 절연막의 두께의 합계가 30 ㎚ 이상인, ＜21＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜23＞ 상기 전극 형성 공정 중 상기 소스 전극 및 상기 드레인 전극의 형성은, 상기 소스 전극 및 상기 드레인 전극이 탑 콘택트형이 되도록 상기 제 1 공정과 상기 제 2 공정 사이에서 실시하고, 또한, 상기 소스 전극 및 상기 드레인 전극의 두께를 Y 로 했을 때, 0 ＜ Y ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 상기 소스 전극 및 상기 드레인 전극의 두께와 상기 열처리 온도를 조정하는, ＜20＞ ∼ ＜22＞ 의 어느 한 항에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜24＞ 상기 전극 형성 공정 중 상기 소스 전극 및 상기 드레인 전극의 형성은, 상기 소스 전극 및 상기 드레인 전극이 보텀 컨택트형이 되도록 상기 제 1 공정보다 전에 실시하는, ＜20＞ ∼ ＜22＞ 의 어느 한 항에 기재된 전계 효과형 트랜지스터의 제조 방법.
본 발명에 의하면, 광 조사시의 소자 특성을 안정화하는 반도체 소자의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법을 제공할 수 있다.
도 1a 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조이고 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1b 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조이고 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1c 는 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조이고 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1d 는 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조이고 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2a 는 보텀 게이트 구조이고 또한 탑 콘택트형의 TFT 의 제조 방법의 일 공정도이다.
도 2b 는 도 2a 에 이어지는 TFT 의 제조 방법의 일 공정도이다.
도 2c 는 도 2b 에 이어지는 TFT 의 제조 방법의 일 공정도이다.
도 2d 는 도 2c 에 이어지는 TFT 의 제조 방법의 일 공정도이다.
도 2e 는 도 2d 에 이어지는 TFT 의 제조 방법의 일 공정도이다.
도 2f 는 도 2e 에 이어지는 TFT 의 제조 방법의 일 공정도이다.
도 2g 는 도 2f 에 이어지는 TFT 의 제조 방법의 일 공정도이다.
도 3 은 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내는 도면이다.
도 4 는 도 3 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도를 나타낸다.
도 5 는 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내는 도면이다.
도 6 은 도 5 에 나타내는 유기 EL 표시 장치의 전기 배선의 개략 구성도를 나타낸다.
도 7 은 본 발명의 센서의 일 실시형태인 X 선 센서에 대하여, 그 일부분의 개략 단면도를 나타내는 도면이다.
도 8 은 도 7 에 나타내는 X 선 센서의 전기 배선의 개략 구성도를 나타낸다.
도 9a 는 본 발명의 실시형태에 관련된 포토 다이오드의 제조 방법의 일 공정도이다.
도 9b 는 도 9a 에 이어지는 포토 다이오드의 제조 방법의 일 공정도이다.
도 9c 는 도 9b 에 이어지는 포토 다이오드의 제조 방법의 일 공정도이다.
도 9d 는 도 9c 에 이어지는 포토 다이오드의 제조 방법의 일 공정도이다.
도 9e 는 도 9d 에 이어지는 포토 다이오드의 제조 방법의 일 공정도이다.
도 10 은 실험예 1-1 의 샘플 제작에 의해 얻어지는 TFT 의 단면도이다.
도 11 은 실험예 1-2 의 샘플 제작에 의해 얻어지는 TFT 의 단면도이다.
도 12 는 Vg-Id 특성을 측정할 때의 스트레스 플로우를 나타내는 도면이다.
도 13 은 실험예 1-1 에 관련된 TFT 의 Vg-Id 특성의 계측 결과를 나타내는 도면이다.
도 14 는 실험예 1-2 에 관련된 TFT 의 Vg-Id 특성의 계측 결과를 나타내는 도면이다.
도 15 는 광 조사 특성 평가를 위한 구성을 나타내는 도면이다.
도 16 은 광 조사 특성 평가의 플로우를 나타내는 도면이다.
도 17 은 실험예 1-1 의 샘플에 대한 광 조사시의 ΔVth 의 산출 결과를 나타내는 도면이다.
도 18 은 실험예 1-1 의 샘플의 활성층의 노출면 상에, 실험예 1-2 와 동일한 방법으로 보호층을 성막한 샘플에 대한 광 조사시의 ΔVth 의 산출 결과를 나타내는 도면이다.
도 19 는 실험예 3-2 의 샘플 제작에 의해 얻어지는 TFT 의 단면도이다.
도 20 은 실험예 3-1 에 관련된 TFT 에 대한 Vg-Id 특성의 계측 결과를 나타내는 도면이다.
도 21 은 실험예 3-2 에 관련된 TFT 에 대한 Vg-Id 특성의 계측 결과를 나타내는 도면이다.
도 22 는 실험예 3-1 에 관련된 TFT 와 실험예 3-2 에 관련된 TFT 에 대한 각각의 광 조사시의 ΔVth 의 산출 결과를 나타내는 도면이다.
도 23 은 열처리시의 시스템 구성을 나타내는 도면이다.
도 24 는 실험예 4-1 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 25 는 실험예 4-2 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 26 은 실험예 4-3 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 27 은 실험예 4-4 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 28 은 구한 산소의 확산 거리 L 과 열처리 온도의 관계를 플롯한 그래프도이다.
도 29 는 실험예 4-5 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 30 은 실험예 5-1 ∼ 5-6 에 관련된 샘플에 대한 광 조사 파장과 ΔVth 의 관계를 나타내는 도면이다.
도 31 은 실험예 5-1 ∼ 5-6 에 관련된 샘플에 대한 제 1 절연막의 두께 Z 와 광 조사시의 ΔVth 의 관계를 나타내는 도면이다.
도 32 는 실험예 5-1 ∼ 5-6 에 관련된 샘플에 대한 제 1 절연막의 두께 Z 와 광 조사시의 이동도의 관계를 나타내는 도면이다.
도 33 은 실험예 6 에 있어서의 승온 탈리 분석의 결과를 나타내는 도면이다.
도 34 는 SIMS 분석에 의한 In 의 깊이와 2 차 이온 강도를 나타내는 도면이다.
도 35 는 SIMS 분석에 의한 Zn 의 깊이와 2 차 이온 강도를 나타내는 도면이다.
도 36 은 Ga2O3 막을 포함하는 실험예 4-3 의 샘플에 대한 SIMS 분석 결과와 IGZO 막 (In : Ga : Zn = 1 : 0.9 : 0.7) 을 포함하는 실험예 4-5 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 37 은 In, Ga, Zn 의 조성비가 In : Ga : Zn = 1.85 : 0.15 : 1, In : Ga : Zn = 1 : 1 : 1, In : Ga : Zn = 0.5 : 1.5 : 1 의 3 개의 IGZO 막을, 각각 실험예 4-3 과 동일한 조건 (단, 열처리 온도는 450 ℃) 으로 열처리한 각 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 38 은 조성비가 In : Ga : Zn = 0.5 : 1.5 : 1 의 IGZO 막을 실험예 4-3 과 동일한 조건 (단, 열처리 온도는 450 ℃) 으로 열처리한 샘플에 대한 SIMS 분석 결과와 SiO2 막을 실험예 4-3 과 동일한 조건 (단, 열처리 온도는 450 ℃) 으로 열처리한 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
이하, 첨부한 도면을 참조하면서, 본 발명의 실시형태에 관련된 반도체 소자의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법에 대하여 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다. 또한, 이하에서 설명하는 경우에 사용하는 「상」 및 「하」 라는 용어는, 편의적으로 사용하는 것으로, 방향으로 구속되어야 하는 것은 아니다.
본 발명의 실시형태에 관련된 반도체 소자의 제조 방법은, 산화물 반도체를 주체로 하는 반도체막을 성막하는 제 1 공정과, 상기 제 1 공정 후에, 상기 반도체막의 면 상에 제 1 절연막을 성막하는 제 2 공정과, 상기 제 2 공정 후에, 산화성 분위기 중에서 열처리하는 제 3 공정과, 상기 제 3 공정 후에, 상기 제 1 절연막의 면 상에 제 2 절연막을 성막하는 제 4 공정을 갖고, 상기 제 2 공정과 상기 제 3 공정 시에, 상기 제 1 절연막의 두께를 Z (㎚) 로 하고, 상기 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 상기 제 1 절연막 및 상기 반도체막 중으로의 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는 반도체 소자의 제조 방법이다. 또한, 관계식 중의 「±0.1」 은 측정 오차이다. 또한, 「반도체막」 이란, 10-4 Ωm 이상 104 Ωm 이하의 중저항체막이고, 「절연막」 이란 104 Ωm 초과의 고저항체막이다.
그리고, 이와 같은 제조 방법에 의하면, 제 1 절연막의 두께 Z 와 열처리 온도 T 의 조정을 실시한 후에 제 3 공정의 열처리를 함으로써, 산화성 분위기 중의 산소를 제 1 절연막을 개재하여 반도체막의 표면 내부에까지 공급할 수 있기 때문에, 제 2 공정의 성막에 의해 성막 데미지를 받은 반도체막의 표면 결함을 충분히 보충할 수 있어, 광 조사시의 ΔVth 등의 소자 특성을 현저하게 안정화할 수 있다.
그리고, 이와 같은 제조 방법은, 트랜지스터나 다이오드, 콘덴서, 집적 회로, 저항 등 다양한 반도체 소자의 제조 방법에 적용할 수 있는데, 이하의 실시형태에서는, 전반에서, 반도체 소자 중에서도 전계 효과형 트랜지스터의 제조 방법을 일례로 들어 구체적으로 설명하고, 후반에서, 포토 다이오드의 제조 방법을 일례로 들어 구체적으로 설명한다.
1. 반도체 소자 : 전계 효과형 트랜지스터의 개략 구성
먼저, 전계 효과형 트랜지스터의 제조 방법을 설명하기 전에, 당해 제조 방법에 의해 제작되는 전계 효과형 트랜지스터의 구성에 대하여 개략을 설명한다.
본 발명의 실시형태에 관련된 전계 효과형 트랜지스터는, 박막 트랜지스터 : TFT 로서, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 갖고, 게이트 전극에 전압을 인가하여, 활성층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극 사이의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
TFT 의 소자 구조로는, 게이트 전극의 위치에 기초한, 이른바 역스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (탑 게이트형이라고도 불린다) 의 어느 양태여도 된다. 또한, 활성층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」 이라고 한다) 과의 접촉 부분에 기초하여, 이른바 탑 콘택트형, 보텀 컨택트형의 어느 양태여도 된다.
또한, 탑 게이트형이란, 게이트 절연층의 상측에 게이트 전극이 배치되고, 게이트 절연층의 하측에 활성층이 형성된 형태이고, 보텀 게이트형이란, 게이트 절연층의 하측에 게이트 전극이 배치되고, 게이트 절연층의 상측에 활성층이 형성된 형태이다. 또한, 보텀 컨택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 탑 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1a 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조이고 탑 콘택트형의 TFT (10) 의 일례를 나타내는 모식도이다. 도 1a 에 나타내는 TFT (10) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (14) 과 게이트 절연층 (16) 과 활성층 (18) 이 순서대로 적층되어 있다. 이 활성층 (18) 의 표면 상에는, 소스 전극 (20) 및 드레인 전극 (22) 이 서로 이간되어 설치되어 있다. 그리고, 본 실시형태에서는 추가로 소스 전극 (20) 과 드레인 전극 (22) 사이로부터 노출되는 활성층 (18) 의 면 상에, 보호층 (28) 으로서 기능하는 제 1 절연막 (24) 과 제 2 절연막 (26) 이 순서대로 적층되어 있다.
도 1b 는 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조이고 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1b 에 나타내는 TFT (30) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (14) 과 게이트 절연층 (16) 이 순서대로 적층되어 있다. 이 게이트 절연층 (16) 의 표면 상에는, 소스 전극 (20) 및 드레인 전극 (22) 이 서로 이간되어 설치되고, 이들 위에는 활성층 (18) 이 적층되어 있다. 그리고, 본 실시형태에서는 추가로 활성층 (18) 의 노출면 상 등에, 보호층 (28) 으로서 기능하는 제 1 절연막 (24) 과 제 2 절연막 (26) 이 순서대로 적층되어 있다.
도 1c 는 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조이고 탑 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1c 에 나타내는 TFT (40) 에서는, 기판 (12) 의 일방의 주면 상에 활성층 (18) 이 적층되어 있다. 이 활성층 (18) 상에 소스 전극 (20) 및 드레인 전극 (22) 이 서로 이간되어 설치되고, 추가로 이들 위에 게이트 절연층 (16) 과 게이트 전극 (14) 이 순서대로 적층되어 있다. 그리고, 본 실시형태에서는, 게이트 절연층 (16) 이 2 층으로 되고, 소스 전극 (20) 과 드레인 전극 (22) 사이로부터 노출되는 활성층 (18) 의 면 상에, 게이트 절연층 (16) 으로서 기능하는 제 1 절연막 (24) 과 제 2 절연막 (26) 이 순서대로 적층되어 있다.
도 1d 는 본 발명의 실시형태에 관련된 TFT 로서, 탑 게이트 구조이고 보텀 컨택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1d 에 나타내는 TFT (50) 에서는, 기판 (12) 의 일방의 주면 상에 소스 전극 (20) 및 드레인 전극 (22) 이 서로 이간되어 설치되어 있다. 이들 기판 (12) 의 주면, 소스 전극 (20) 및 드레인 전극 (22) 상에는, 활성층 (18) 과 게이트 절연층 (16) 과 게이트 전극 (14) 이 순서대로 적층되어 있다. 그리고, 본 실시형태에서는, 게이트 절연층 (16) 이 2 층으로 되고, 활성층 (18) 의 노출면 상 등에, 게이트 절연층 (16) 으로서 기능하는 제 1 절연막 (24) 과 제 2 절연막 (26) 이 순서대로 적층되어 있다.
또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 다양한 구성을 취하는 것이 가능하며, 예를 들어 기판 상에 절연층 등을 구비하는 구성이어도 된다.
2. 전계 효과형 트랜지스터의 제조 방법
이상 설명한 전계 효과형 트랜지스터의 제조 방법은, 게이트 전극 (14), 소스 전극 (20), 및 드레인 전극 (22) 을 형성하는 전극 형성 공정과, 전극 형성 공정 전 또는 동안에, 상기 서술한 반도체 소자의 제조 방법을 이용하여 활성층 (18) 으로서의 반도체막 그리고 보호층 (28) 또는 게이트 절연층 (16) 으로서의 제 1 절연막 (24) 및 제 2 절연막 (26) 을 성막하는 비전극 형성 공정을 가지고 있다.
이와 같은 전계 효과형 트랜지스터의 제조 방법에 대하여, 상기 서술한 보텀 게이트 구조이고 또한 탑 콘택트형의 TFT (10) 의 제조 방법을 일례로 들어 설명한다. 단, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터의 제조 방법은, 다른 형태의 TFT 를 제조하는 경우에 대해서도 하기 동일하게 적용할 수 있다.
도 2 는 보텀 게이트 구조이고 또한 탑 콘택트형의 TFT (10) 의 제조 방법의 공정도이다.
-게이트 전극 (14) 의 형성-
먼저, 도 2a 에 나타내는 바와 같이, TFT (10) 를 형성하기 위한 기판 (12) 을 준비한 후, 기판 (12) 의 일방의 주면 상에, 게이트 전극 (14) 을 형성한다.
기판 (12) 의 형상, 구조, 크기 등에 대해서는, 막을 성막 가능한 주면이 있는 것을 전제로 하여 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (12) 의 재질로는 특별히 한정은 없고, 예를 들어 유리, YSZ (이트륨 안정화 지르코늄) 등의 무기 기판, 수지 기판이나, 그 복합 재료 등을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판이나 그 복합 재료가 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리알릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌설파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피설파이드 화합물 등의 합성 수지 기판, 산화규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 플레이크, 유리 파이버, 유리 비즈와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 혹은 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 혹은 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 형성된 알루미늄 기판 등을 사용할 수 있다. 또한, 수지 기판은, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 상기 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더 코트층 등을 구비하는 것이 바람직하다. 여기서, 언더 코트층을 수지 기판의 편면에 형성한 경우에는, 내부 잔류 응력으로 수지 기판에 휨이 발생하기 때문에, 양면에 코트하거나 혹은, 저응력으로 제어한 막질, 또는 적층으로 압축/인장 응력으로 제어하는 것이 바람직하다. 또한, 언더 코트층은, 배리어성을 높이기 위해서, 후술하는 게이트 절연층 (16) 등에 사용되는 재료가 바람직하다.
게이트 전극 (14) 의 형성에서는, 먼저 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 도전막을 성막한다. 성막 후, 도전막을 포토 리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝함으로써, 도전막으로부터 게이트 전극 (14) 을 형성한다. 이 때, 게이트 전극 (14) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
게이트 전극 (14) 을 구성하는 도전막은, 높은 도전성을 갖는 것을 사용하는 것이 바람직하고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용할 수 있다.
-게이트 절연층 (16) 의 형성-
게이트 전극 (14) 을 형성한 후에는, 도 2b 에 나타내는 바와 같이, 당해 게이트 전극 (14) 상 및 기판 (12) 의 노출면 상에 게이트 절연층 (16) 을 형성한다.
게이트 절연층 (16) 의 형성에서는, 먼저 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 절연막을 성막한다. 성막 후, 필요에 따라, 포토 리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝을 실시하여, 절연막으로부터 게이트 절연층 (16) 을 형성한다.
게이트 절연층 (16) 을 구성하는 절연막은, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 적어도 2 개 이상 포함하는 절연막으로 해도 된다.
또한, 게이트 절연층 (16) 은 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연층의 두께가 지나치게 크면 구동 전압의 상승을 초래하게 된다. 게이트 절연층 (16) 의 두께는, 그 재질에 따라 다르기도 하지만, 10 ㎚ 이상 10 ㎛ 이하가 바람직하고, 50 ㎚ 이상 1000 ㎚ 이하가 보다 바람직하고, 100 ㎚ 이상 400 ㎚ 이하가 특히 바람직하다.
-활성층 (18) 의 형성 (제 1 공정)-
게이트 절연층 (16) 을 형성한 후에는, 도 2c 에 나타내는 바와 같이, 당해 게이트 절연층 (16) 상에서 게이트 전극 (14) 과 대향하는 위치에 활성층 (18) 을 형성한다.
활성층 (18) 의 형성에서는, 먼저 예를 들어 인쇄 방식이나 코팅 방식 등의 습식 방식, 진공 증착법이나 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD 나 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 산화물 반도체를 주체로 하는 반도체막을 성막하는 제 1 공정을 실시한다. 이들 중에서도, 막두께의 제어가 쉽다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 사용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하다. 또한 양산성의 관점에서, 스퍼터링법이 더욱 바람직하다. 예를 들어, RF 마그네트론 스퍼터링 성막법에 의해, 진공도 및 산소 유량을 제어하여 성막된다.
그리고, 이와 같은 성막 시, 반도체막의 두께가 5 ㎚ 이상이 되도록 조정하는 것이 바람직하다. 후술하는 제 3 공정의 열처리에 의해 제 1 절연막 (24) 과 접하는 반도체막 (활성층 (18)) 의 계면 내부에 산소가 공급되기 때문에, 막두께가 5 ㎚ 미만이면 반도체막 전체에 산소가 공급되어 반도체로서 기능하는 것이 곤란해지거나, 반도체막 전체에 공급되지 않아도 캐리어가 이동하는 영역이 극단적으로 감소하는 경우가 있기 때문에, 이와 같은 경우를 회피하기 위함이다. 또한, 비용적인 문제로부터, 반도체막의 두께는 150 ㎚ 이하인 것이 보다 바람직하다. 또한, 캐리어 이동의 확보 및 비용의 억제라는 양자의 관점에서, 30 ㎚ 이상 60 ㎚ 이하인 것이 보다 바람직하다.
반도체막의 성막 후에는, 필요에 따라, 포토 리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝을 실시하여, 반도체막으로부터 활성층 (18) 을 형성한다. 그 후, 적절히, 전기 저항률 등을 조정하기 위하여 열처리를 실시해도 된다. 또한, 열처리하는 경우에는, 열처리 후의 활성층 (18) 이, 상기 서술한 반도체막의 막두께인 것이 바람직하다.
활성층 (18) 을 구성하는 반도체막은, 산화물 반도체를 주체로 하고 있으면 되고, 그 외에 불순물 등을 함유하고 있어도 된다. 여기서, 「주체」 란, 활성층 (18) 을 구성하는 구성 성분 중, 가장 많이 함유되어 있는 성분을 나타낸다.
산화물 반도체는, 비정질 또는 결정질 중 어느 것이어도 되지만, 바람직하게는, 비정질 산화물 반도체가 사용된다. 반도체막을 산화물 반도체에 의해 구성하면, 비정질 실리콘의 반도체막에 비하여 전하의 이동도가 훨씬 높아, 저전압으로 구동시킬 수 있다. 또한, 산화물 반도체를 이용하면, 통상적으로, 실리콘보다 광 투과성이 높은 반도체막을 형성할 수 있다. 또한, 산화물 반도체, 특히 비정질 산화물 반도체는, 저온 (예를 들어 실온) 에서 균일하게 성막이 가능하기 때문에, 플라스틱과 같은 가요성이 있는 수지 기판을 사용할 때에 특히 유리해진다.
산화물 반도체의 구성 재료로는, 종래 공지된 것이 포함되며, 예를 들어 In, Ti, Nb, Sn, Zn, Gd, Cd, Zr, Y, La, Ta 등의 천이 금속의 산화물 외에, SrTiO3, CaTiO3, ZnO·Rh2O3, CuGaO2, SrCu2O2 등의 산화물 등을 들 수 있다.
이와 같이, 활성층 (18) 의 반도체막에 사용되는 산화물 반도체는, 특별히 한정되는 것은 아니지만, In, Sn, Zn, Ga 및 Cd 중 적어도 1 종을 포함하는 금속 산화물이 바람직하고, In, Sn, Zn 및 Ga 중 적어도 1 종을 포함하는 금속 산화물이 보다 바람직하고, In, Ga 및 Zn 중 적어도 1 종을 포함하는 금속 산화물 (예를 들어 In-O 계) 이 더욱 바람직하다.
특히, In, Ga 및 Zn 중 적어도 2 종을 포함하는 금속 산화물 (예를 들어 In-Zn-O 계, In-Ga-O 계, Ga-Zn-O 계) 이 바람직하고, In, Ga 및 Zn 을 모두 포함하는 금속 산화물이 보다 바람직하다. In-Ga-Zn-O 계 산화물 반도체로는, 결정 상태에 있어서의 조성이 InGaO3(ZnO)m (m 은 6 미만의 자연수) 으로 나타내는 산화물 반도체가 바람직하고, 특히, InGaZnO4 가 보다 바람직하다. 이 조성의 산화물 반도체의 특징으로는, 전기 전도도가 증가함에 따라서, 전자 이동도가 증가하는 경향을 나타낸다. 단, IGZO 의 조성비는, 엄밀하게 In : Ga : Zn = 1 : 1 : 1 이 될 필요는 없다. 또한, InGaZnO4 (IGZO) 외에도, 구체적으로, ITO (Indium Tin Oxide) 나 ISZO (Indium Silicon Oxide), IGO (Indium Gallium Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), IHZO (Indium Hafnium Zinc Oxide) 등이 바람직하다.
활성층 (18) 의 층 구조는, 2 층 이상으로 구성되어 있어도 되고, 활성층 (18) 이 저저항층과 고저항층으로 형성되고, 저저항층이 게이트 절연층 (16) 과 접하고, 고저항층이 소스 전극 (20) 및 드레인 전극 (22) 의 적어도 일방과 전기적으로 접하고 있는 것이 바람직하다.
-소스·드레인 전극 (20, 22) 의 형성-
활성층 (18) 을 형성한 후에는, 도 2d 에 나타내는 바와 같이, 당해 활성층 (18) 상 및 게이트 절연층 (16) 의 노출면 상에 소스 전극 (20) 및 드레인 전극 (22) 을 형성한다.
소스·드레인 전극 (20, 22) 의 형성에서는, 먼저 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 도전막을 성막한다. 이들 중에서도, 막두께의 제어가 쉽다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 사용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하다. 또한 양산성의 관점에서, 스퍼터링법이 더욱 바람직하다. 성막 후, 필요에 따라, 포토 리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝을 실시하여, 도전막으로부터 소스·드레인 전극 (20, 22) 을 형성한다. 이 때, 소스·드레인 전극 (20, 22) 에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
소스·드레인 전극 (20, 22) 을 구성하는 도전막은, 높은 도전성을 갖는 것을 이용하여, 예를 들어 Al, Mo, Cr, Ta, Ti, Au 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 이용하여 형성할 수 있다. 소스·드레인 전극 (20, 22) 으로는 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
성막하는 도전막의 막두께는, 성막성이나 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 1 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 500 ㎚ 이하로 하는 것이 보다 바람직하다. 또한, 후술에서 구체적으로 설명하지만, 제 3 공정에서의 열처리에 의해, 산화성 분위기 중의 산소를 제 1 절연막 (24) 을 개재하여 당해 제 1 절연막 (24) 과 접하는 활성층 (18) 의 계면 내부에 공급할 뿐만 아니라, 소스·드레인 전극 (20, 22) 을 개재하여 당해 소스·드레인 전극 (20, 22) 과 접하는 활성층 (18) 의 계면 내부에도 공급할 수 있는 막두께인 것이 바람직하다.
-제 1 절연막의 성막 (제 2 공정)-
제 1 공정 후로써 소스·드레인 전극 (20, 22) 의 형성 후에, 도 2e 에 나타내는 바와 같이, 활성층 (18) 의 노출면 상에 보호층 (28) 의 일부로서 기능하는 제 1 절연막 (24) 을 성막하는 제 2 공정을 실시한다.
제 1 절연막 (24) 의 성막은, 먼저 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 도전막을 성막한다. 이들 중에서도, 막두께의 제어가 쉽다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 사용하는 것이 바람직하다. 기상 성막법 중에서도, 생산성/배리어성의 관점에서 플라즈마를 발생하는 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 가 보다 바람직하다. 또한, 양산성의 관점에서는 스퍼터링법이 특히 바람직하고, 배리어성의 관점에서는 CVD 법이 특히 바람직하다. 제 1 절연막 (24) 의 성막 후에는, 필요에 따라, 포토 리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝을 실시해도 된다.
여기서, 제 2 공정에서는, 활성층 (18) 의 노출면 상에 성막을 실시하기 때문에, 당해 노출면이 데미지를 받아, 결과, 광 조사시의 ΔVth 를 좌우하는 표면 결함이 발생하게 되는 경우가 있다. 성막 중에서도, 생산성/배리어성의 관점에서 플라즈마를 발생하는 성막법을 사용하면, 그 플라즈마에 의해 활성층 (18) 의 노출면이 특히 데미지를 받아, 결과, 표면 결함이 증대하게 된다.
따라서, 플라즈마를 발생하는 성막법을 사용하는 경우, 플라즈마 데미지를 저감시킨다는 관점에서, 제 4 공정에서의 성막보다 성막 속도를 낮추고 또한 플라즈마 전위를 낮추거나, 또는 성막실 내의 성막 압력을 높이는 것이 바람직하다. 또한, 보호층 (28) 을 제 1 절연막 (24) 과 제 2 절연막 (26) 으로 나눈 것은, 후술하는 제 3 공정에 있어서의 열처리시의 보호층 (28) 의 두께를 얇게 하기 위함인데, 제 4 공정에 있어서의 제 2 절연막 (26) 의 성막에서는 활성층 (18) 의 면에 데미지를 주지 않기 때문에, 플라즈마 전위에 관계없이 성막 속도를 어느 정도 높이고, 그 만큼, 제 2 공정에 있어서의 제 1 절연막 (24) 의 성막 속도를 낮추고 또한 플라즈마 전위를 낮추어, 활성층 (18) 의 노출면 상에 주는 플라즈마 데미지를 저감시킬 수 있다.
반대로, 플라즈마하에 긴 시간 노출되지 않도록 하여 플라즈마 데미지를 저감시킨다는 관점에서, 성막 속도를 높임으로써, 제 4 공정에서 제 2 절연막 (26) 을 성막하는 성막 시간보다 짧은 성막 시간에 제 1 절연막 (24) 을 성막하는 것이 바람직하다. 제 1 절연막 (24) 의 성막 속도는, 구체적으로, 두께의 제어가 쉽다는 관점에서, 20 ㎚/min 이하로 하는 것이 바람직하다.
상기와 동일하게 성막 시간을 짧게 하여 플라즈마 데미지를 저감시킨다는 관점에서, 제 2 공정에서는, 제 1 절연막 (24) 의 막두께가 제 2 절연막 (26) 보다 얇아지도록 조정하는 것이 바람직하다. 단, 제 1 절연막의 두께를 2 ㎚ 미만으로 얇게 하면 성막 예정의 활성층 (18) 의 노출면 일부가 노출된 채의 상태가 되거나 균일한 막이 되지 않는 경우가 있기 때문에 2 ㎚ 이상으로 조정하는 것이 바람직하다. 또한, 막두께의 조정의 상세한 것에 대해서는 후술한다.
또한, 제 2 공정에 있어서의 제 1 절연막 (24) 의 성막은, 활성층 (18) 의 노출면 상의 일부에만 성막을 실시하도록 해도 된다. 이 경우, 활성층 (18) 의 나머지 노출면 상에 제 2 절연막 (26) 을 성막했을 때, 당해 나머지 노출면 상에 데미지를 주게 되는데, 적어도 제 1 절연막 (24) 과 접하는 활성층 (18) 의 계면 (노출면 상의 일부였던 면) 에는 데미지를 주지 않고, 또한 제 1 절연막 (24) 의 성막시에 준 데미지에 의한 표면 결함은, 후술하는 제 3 공정의 열처리로 보충되기 때문이다. 그러나, 보충하는 영역을 늘리고, 또한 소스·드레인 전극 (20, 22) 을 개재하여 전류가 흐르는 영역은 TFT 특성에 영향을 주기 쉽기 때문에 그 부분을 보충한다는 관점에서, 적어도 소스·드레인 전극 (20, 22) 사이에 있는 활성층 (18) 의 노출면 상 전체면에 성막하는 것이 바람직하다. 그리고, 보충하는 영역을 최대한으로 늘린다는 관점에서, 제 4 공정 이후에 활성층 (18) 의 노출면 상 전체면에 성막하는 것이 보다 바람직하다.
제 1 절연막 (24) 의 구성 재료는, 특별히 한정되지 않지만, SiO2, SiO, MgO, Al2O3, GeO, NiO, SrO, Y2O3, ZrO2, CeO2, Rb2O, Sc2O3, La2O3, Nd2O3, Sm2O3, Gd2O3, Dy2O3, Er2O3, Yb2O3, Ta2O3, Ta2O5, Nb2O5, HfO2, Ga2O3, TiO2 등의 금속 산화물, AlN, SiN, SiNxOy 등의 금속 질화물 등의 무기 재료를 들 수 있다. 그 중에서도, 성막 속도가 빠른 SiO2 나 Gd2O3 등이 바람직하고, Gd2O3 이 보다 바람직하다. 또한, 산소량 조정, 조성 조정, 또는 원소 도핑 등에 의해 저항률을 변화시키는 등을 하여 IGZO 등 활성층 (18) 과 동일한 재료를 사용할 수도 있다. 또한, 제 1 절연막 (24) 의 구성 재료가 산화물이면 후술하는 제 3 공정의 열처리로 그 산소량이 변화하여 막 특성이 변할 수 있는 점에서, 막 특성을 변화시키지 않도록 한다는 관점에서, 산화물 이외의 질화물 등의 절연체를 사용하는 것도 바람직하다.
또한, 활성층 (18) 과 보호층 (28) 의 밀착성을 높인다는 관점에서, 제 1 절연막 (24) 은 제 2 절연막 (26) 의 구성 재료의 적어도 일부의 금속과 활성층 (18) (반도체막) 의 구성 재료의 적어도 일부의 금속의 양방을 포함하는 것이 바람직하다.
-열처리 (제 3 공정)-
제 2 공정 후에는, 도 2f 에 나타내는 바와 같이, 히터 (60) 로 기판 (12) 등을 가열함으로써, 산소를 함유하는 산화성 분위기 중에서 열처리하는 제 3 공정을 실시한다. 또한, 가열 방법에 대해서는 특별히 한정되지 않으며, 히터 (60) 외에, 레이저 어닐로 국소적으로 가열하는 방법을 사용해도 된다. 또한 산화성 분위기 중의 산소 함유량에 대해서도 특별히 한정되지 않지만, 이동도 등의 TFT 특성을 향상시키는 관점에서 산소 함유량에 대해서는 전체의 5 ％ 이상인 것이 바람직하다.
여기서, 본 실시형태에서는, 제 2 공정과 제 3 공정 시에, 제 1 절연막 (24) 의 두께를 Z (㎚) 로 하고, 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 또한 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 제 1 절연막 (24) 의 두께와 상기 열처리 온도를 조정한다. 이와 같이, 제 1 절연막의 두께 Z 와 열처리 온도 T 의 조정을 실시한 후에 제 3 공정의 열처리를 함으로써, 산화성 분위기 중의 산소를 제 1 절연막 (24) 을 개재하여 활성층 (18) 의 표면 내부에까지 공급할 수 있기 때문에, 제 2 공정의 성막에 의해 성막 데미지를 받은 활성층 (18) 의 표면 결함을 충분히 보충할 수 있고, 광 조사시의 ΔVth 등의 소자 특성을 현저하게 안정화할 수 있다.
또한, 실시예에서도 설명하지만, 제 1 절연막 (24) 의 두께 Z 가 상기 범위 외로 두꺼워도, 특허문헌 3 과 같이, 적어도 300 ℃ 초과의 열처리에 의해, 산화성 분위기 중의 산소가 아니라 제 1 절연막 (24) 중의 산소 또 제 1 절연막 (24) 이외 (측면 등) 를 통한 산소를, 당해 제 1 절연막 (24) 과 접하는 활성층 (18) 의 계면 내부에 공급하는 것에 의해서도, 광 조사시의 TFT 특성을 안정화할 수 있기는 하지만, 그 안정화는 매우 미미한 것이다. 구체적으로, 제 1 절연막 (24) 의 두께 Z 를 상기 범위 외로 얇게 해도, 그 두께 1 ㎚ 당 ΔVth 가 소수점 제 3 자리수 ∼ 4 자리수 정도 밖에 개선되지 않는다 (0 V 에 가까워지지 않는다).
한편, 제 1 절연막 (24) 의 두께 Z 를 상기 범위 내로 얇게 해가면, 구체적으로, 그 두께 1 ㎚ 당 ΔVth 가 소수점 제 1 자리수 ∼ 2 자리수 정도 현저하게 개선된다 (0 V 에 가까워진다). 특히, 파장 400 ㎚ 이하의 단파장의 광 조사를 하는 경우, 1 ㎚ 당 ΔVth 가 소수점 제 1 자리수 정도 개선되게 되어, 현저함이 증가한다. 또한, 파장 700 ㎚ 이상의 광 조사를 실시하는 경우에는, 제 1 절연막 (24) 의 두께 Z 가 상기 범위 내에서는, ΔVth 가 부 (負) 의 값으로부터 0 을 초과하여 정 (正) 의 값이 되는 점에서, 파장 700 ㎚ 미만의 광 조사를 실시하도록 하는 것이 바람직하다.
또한, 제 2 공정과 제 3 공정 시에, Z ≤ (L - 1.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 1.0 의 관계식을 만족하도록 제 1 절연막 (24) 의 두께와 열처리 온도를 조정하는 것이 바람직하다. 제 1 절연막 (24) 의 두께를 상기 범위 내로 얇게 하면 ΔVth 가 보다 현저하게 개선되고 또한 광 조사의 파장이 360 ㎚ 이상인 어느 파장이어도, ΔVth 가 -0.8 V 초과로 개선되기 때문이다.
또한, 제 2 공정과 제 3 공정 시에, Z ≤ (L - 2.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 2.0 의 관계식을 만족하도록 제 1 절연막 (24) 의 두께와 열처리 온도를 조정하는 것이 바람직하다. 광 조사의 파장이 360 ㎚ 이상인 어느 파장이어도, ΔVth 가 -0.6 V 이상으로 개선되기 때문이다.
또한, 제 2 공정과 제 3 공정 시에, (L - 5.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 5.0 ≤ Z 의 관계식을 만족하도록 제 1 절연막 (24) 의 두께와 열처리 온도를 조정하는 것도 바람직하다. 산소 공급에 수반하는 활성층 (18) 의 이동도의 감소가 현저해지는 것을 회피하기 위함이다.
또한, 제 2 공정과 제 3 공정 시에, (L - 2.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 2.0 ≤ Z 의 관계식을 만족하도록 제 1 절연막 (24) 의 두께와 열처리 온도를 조정하는 것도 바람직하다. 파장 (예를 들어 420 ㎚ 나 440 ㎚ 의 파장) 에 따라서는, 활성층 (18) 의 이동도가 거의 변화 (감소) 하지 않기 때문이다.
이와 같이, 제 3 공정에서의 열처리 온도 T 는, 제 1 절연막 (24) 의 두께 Z 와의 관계를 고려하여 값을 조정하게 되는데, 활성층 (18) 을 구성하는 산화물 반도체를 결정질로서 사용하는 경우, 산화물 반도체의 종류에 따라 다르기도 하지만 1000 ℃ 이하인 것이 바람직하다. 제 3 공정의 열처리에 의한 산화물 반도체의 결정 변화나 용융을 억제하기 위함이다. 또한, 이상의 조건에 적합한 산화물 반도체로는, 예를 들어 In, Ga 및 Zn 중 적어도 1 종을 포함하는 비정질 산화물을 들 수 있다.
또한, 활성층 (18) 을 구성하는 산화물 반도체를 비정질로서 사용하는 경우, 700 ℃ 미만으로 하는 것이 보다 바람직하다. 분위기에 따라서는 700 ℃ 이상의 고온이 되면 환원 작용이 강하게 작용하는 경우가 있으며, 이 경우 산소 공급량보다 산소 탈리량이 증가하게 되기 때문에, 이것을 회피하기 위함이다.
또한, 활성층 (18) 을 구성하는 산화물 반도체를 비정질로서 사용하는 경우, 산화물 반도체의 종류에 따라 다르기도 하지만 600 ℃ 미만으로 하는 것이 보다 바람직하다. 제 3 공정의 열처리에 의한 산화물 반도체의 결정화를 방지하기 위함이다. 또한, 비정질·결정질에 상관없이, 600 ℃ 미만의 열처리 온도이면, 활성층 (18) 과 제 1 절연막 (24) 사이에서 카티온의 상호 확산이 일어나 2 개의 영역이 서로 섞이게 되는 것을 억제할 수 있기 때문이다. 또한, 이상의 조건에 적합한 산화물 반도체로는, 예를 들어 In, Ga 및 Zn 중 적어도 1 종을 포함하는 비정질 산화물을 들 수 있다.
또한, 활성층 (18) 을 구성하는 산화물 반도체를 비정질로서 이용하고, 또한, 기판 (12) 으로서 수지 기판을 사용하는 경우에는, 기판 (12) 의 종류에 따라 다르기도 하지만 450 ℃ 이하로 하는 것이 보다 바람직하다. 제 3 공정의 열처리에 의한 결정화를 방지하기 위함이다. 또한, 이상의 조건에 적합한 수지 기판으로는, 폴리이미드 (내열성 : 450 ℃) 를 들 수 있다.
또한 여기서, 제 1 절연막 (24) 및 활성층 (18) 중으로의 산소의 확산 거리 L 에 대하여 설명한다. 먼저, 상기 서술한 L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 이라는 관계식에 열처리 온도 T (℃) 를 100 ℃ 씩 변화시켜 대입했을 때의 확산 거리 L 의 이론치를 표 1 에 나타낸다. 또한, 실측치에 대해서는 실시예에서 설명한다.
Figure 112014006788367-pct00001
표 1 에 나타내는 바와 같이, 700 ℃ 이상의 고온의 열처리 온도 T 에서 제 3 공정의 열처리를 실시하면, 산소의 확산 거리 L 이 288 ㎚ 이상이 되어, 제 1 절연막 (24) 의 두께 Z 를, Z ＜ L 의 관계로부터 288 ㎚ 미만까지 두껍게 할 수 있고, 제 1 절연막 (24) 만으로 보호층 (28) 으로서 충분히 기능하는 두께를 확보할 수 있다. 또한, 보호층 (28) 으로서 충분히 기능하는 두께로는, 활성층 (18) 으로의 수분의 진입을 억제하는 관점에서 30 ㎚ 이상이 바람직하고, 활성층 (18) 으로부터의 산소 탈리를 억제하는 관점에서 50 ㎚ 이상이 보다 바람직하고, 활성층 (18) 으로의 수분의 진입을 회피하고 또한 활성층 (18) 으로부터의 산소 탈리를 회피하는 관점에서 100 ㎚ 이상이 더욱 바람직하다. 또한, 비용이나 제조 시간을 삭감하는 관점에서 1 ㎛ 이하가 바람직하다.
그러나, 상기 서술한 바와 같이 분위기에 따라서는 700 ℃ 이상의 고온이 되면 환원 작용이 강하게 작용하는 경우가 있으며, 이 경우 산소 공급량보다 산소 탈리량이 증가하게 된다. 그래서, 반대로 700 ℃ 미만의 열처리 온도 T, 특히 600 ℃ 미만의 저온의 열처리 온도 T 에서 제 3 공정의 열처리를 실시하는 것을 고려하면, 산소의 확산 거리 L 이 288 ㎚ 미만 (700 ℃ 미만일 때), 특히 108 ㎚ 미만 (600 ℃ 미만일 때) 이 되어, 열처리 온도 T 를 저온으로 하면 할수록, 제 1 절연막 (24) 의 두께 Z 를, Z ＜ L 의 관계로부터 얇게 해야 한다. 이와 같이, 제 1 절연막 (24) 의 두께 Z 가 얇으면, 제 1 절연막 (24) 만으로는 보호층 (28) 으로서 충분히 기능하는 두께를 확보할 수 없기 때문에, 보호층 (28) 으로서 기능하는 제 2 절연막 (26) 의 성막이 유효해진다.
그래서, 본 실시형태에서는, 제 2 절연막 (26) 을 성막하는 제 4 공정을 실시한다. 물론, 제 1 절연막 (24) 만으로 보호층 (28) 으로서 충분히 기능하는 두께를 확보할 수 있는 것을 전제로 하여, 본 발명에는, 제 4 공정을 실시하지 않는 경우도 포함하는 것으로 한다.
-제 2 절연막의 성막 (제 4 공정)-
이 제 4 공정에서는, 제 3 공정 후에, 도 2g 에 나타내는 바와 같이, 제 1 절연막 (24) 의 면 상에 제 2 절연막 (26) 을 성막한다.
제 2 절연막 (26) 의 성막 방법은, 제 1 절연막 (24) 의 성막 방법과 동일해도 되고, 상이해도 된다. 단, 생산성/배리어성의 관점에서 제 1 절연막 (24) 과 제 2 절연막 (26) 의 성막 방법이, 모두 플라즈마를 발생하는 성막법인 것이 바람직하다. 동일하게, 제 2 절연막 (26) 의 구성 재료도, 제 1 절연막 (24) 의 구성 재료와 동일해도 되고, 상이해도 된다.
또한, 제 3 공정에서의 열처리 온도 T 가 600 ℃ 미만의 저온인 경우, 산소 확산 거리 L 이 짧기 때문에 산소를 활성층 (18) 계면 내부에까지 공급한다는 관점에서, 제 1 절연막 (24) 의 두께 Z 를 얇게 할 필요가 있다. 반대로 보호층 (28) 으로는 충분히 기능하지 않게 되기 때문에, 이 제 4 공정에서는, 제 1 절연막 (24) 을 얇게 하는 만큼, 제 1 절연막 (24) 보다 두께가 큰 제 2 절연막 (26) 을 성막하는 것이 바람직하다.
-열처리 (제 5 공정)-
제 4 공정 후에는, 필요에 따라, 산화성 분위기하에 있어서 제 3 공정에서의 열처리 온도보다 낮은 온도에서 열처리하는 제 5 공정을 실시한다. 제 3 공정에서의 열처리 온도 이상의 온도에서 열처리하면, 활성층 (18) 중의 산소 (제 3 공정에서 공급한 산소 등) 가 외부로 확산될 우려가 있기 때문이다.
제 5 공정에서의 열처리 온도는, 보호층 (28) (제 2 절연막 (26)) 표면의 수분을 증발시킨다는 관점에서 100 ℃ 이상인 것이 바람직하다. 또한, 보호층 (28) 중의 수분을 증발시킨다는 관점에서 200 ℃ 이상인 것이 보다 바람직하다.
또한, 제 1 절연막 (24) 과 제 2 절연막 (26) 의 두께의 합계가, 상기 서술한 보호층 (28) 의 두께가 되도록 하는 것이 바람직하고, 예를 들어 활성층 (18) 으로의 수분의 진입을 억제하여 보호층 (28) 으로서 충분히 기능시킨다는 관점에서 30 ㎚ 이상인 것이 바람직하다.
이상의 공정을 거침으로써, 도 1a 에 나타내는 TFT (10) 를 제작할 수 있다.
본 발명의 실시형태에 관련된 TFT (10) 의 제조 방법에 의하면, 제 1 절연막 (24) 의 두께 Z 와 열처리 온도 T 의 조정을 실시한 후에 제 3 공정의 열처리를 함으로써, 산화성 분위기 중의 산소를 제 1 절연막 (24) 을 개재하여 활성층 (18) 의 표면 내부에까지 공급할 수 있기 때문에, 제 2 공정의 성막에 의해 성막 데미지를 받은 활성층 (18) 의 표면 결함을 충분히 보충할 수 있고, 광 조사시의 ΔVth 등의 소자 특성을 현저하게 안정화할 수 있다.
또한, TFT (10) 의 완성 후에, 본 발명의 실시형태에 관련된 제조 방법을 이용하여 제작한 TFT (10) 인지 여부를 확인 (제 3 공정의 열처리를 실시했는지 여부를 확인) 하는 수단으로는, 단면 TEM 관찰, 단면 TEM 과 SIMS (Secondary Ion-microprobe Mass Spectrometer : 2 차 이온 질량 분석계) 의 조합 또는 ICP (Inductively Coupled Plasma : 유도 결합 플라즈마) 발광 분석 등의 조성 분석을 들 수 있다.
구체적으로, 활성층 (18) 과 제 1 절연막 (24) 의 구별 등을 단면 TEM 관찰에 의해 실시하고, 추가로 활성층 (18) 중에 Zn 을 포함하고 있는 경우, SIMS 에 의해 그 Zn 이 열처리로 확산되어 제 1 절연막 (24) 내에 들어가는 것을 알고 있기 때문에, 단면 TEM 관찰로 제 1 절연막 (24) 에 상당하는 영역에 Zn 을 나타내는 라인 (콘트라스트의 변화도 포함한다) 이 있는지 여부를 특정한다. 이로써, 제 3 공정의 열처리를 실시했는지 여부를 확인할 수 있다.
또는, 활성층 (18) 과 제 1 절연막 (24) 의 구별 등을 단면 TEM 관찰에 의해 실시하고, 추가로 활성층 (18) 중에 Zn 을 포함하고 있는 경우, SIMS 에 의해 제 1 절연막 (24) 의 깊이에서 Zn 에 대응하는 강도가 있는지 여부를 특정한다. 이로써, 제 3 공정의 열처리를 실시했는지 여부를 확인할 수 있다.
또한, 제 3 공정에서는 상기 관계식으로부터 300 ℃ 초과의 열처리 온도를 필요로 하고 있는데, Zn 은 산화성 분위기하 250 ℃ 이상의 열처리에 의해 확산되기 시작하는 것을 알고 있기 때문에, 제 3 공정을 실시하면 필연적으로 활성층 (18) 중의 Zn 이 확산되게 된다.
또한, 활성층 (18) 중에 Zn 을 포함하고 있는 경우에 250 ℃ 이상의 온도에서 열처리했을 때, Zn 원소의 감소가 관측되기 때문에, 제 3 공정에서 300 ℃ 초과의 열처리를 실시한 TFT 의 활성층 (18) 에 있어서는, 적층막 표면과, 적층막 내부에 Zn 원소가 감소한 부위가 보일 것이다. 따라서, 본 발명의 실시형태에 관련된 제조 방법을 이용하여 제작한 TFT (10) 인지 여부는, 활성층의 조성 분포를 평가하는 것으로도 판단할 수 있다.
단, 열처리가 제 3 공정에서 실시한 것인지 예를 들어 제 5 공정에서 실시한 것인지를 구별하는 것은 곤란한 것으로 생각된다. 그러나, 제 3 공정에서의 보호층 (28) 의 두께 (제 1 절연막 (24) 만) 와 제 5 공정에서의 보호층 (28) 의 두께 (제 1 절연막 (24) 과 제 2 절연막 (26)) 는 각각 상이하고, 또한 열처리 온도도 각각 상이할 수 있기 때문에, Zn 의 확산량과 확산 거리가 상이한 경우가 있다. 따라서, 제조 공정에서 제 3 공정과 제 5 공정을 양방 실시하면, 제 1 절연막 (24) 에 상당하는 영역에 Zn 을 나타내는 라인이 적층 방향으로 복수 보이기 때문에, 제 3 공정의 열처리를 실시했는지 여부를 확인할 수 있는 것으로 생각된다.
또한, 제 5 공정을 실시한 경우에는, 보호층 (28) (특히 제 2 절연막 (26)) 중의 수분량이 감소하고 있기 때문에, 그 수분량을 열중량 분석 등으로 측정함으로써, 수분량이 많은 경우에는 제 3 공정을 실시한 것으로 특정하고, 수분량이 낮은 경우에는 제 5 공정을 실시한 것으로 특정하는 것도 가능한 것으로 생각된다.
3. 변형예
또한, 본 발명을 특정한 실시형태에 대하여 상세하게 설명하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니며, 본 발명의 범위 내에서 다른 다양한 실시형태가 가능한 것은 당업자에게 있어 분명하고, 예를 들어 상기 서술한 복수의 실시형태는, 적절히, 조합하여 실시 가능하다. 또한, 이하의 변형예끼리, 적절히 조합해도 된다.
예를 들어, 본 발명의 실시형태에 관련된 반도체 소자의 제조 방법에서는, 제 5 공정은 생략할 수 있다. 반대로, 제 1 공정 ∼ 제 5 공정 이외의 공정을 추가로 가지고 있어도 된다.
또한, 상기 실시형태에서는, 일례로서 전극 형성 공정 (게이트 전극 (14), 소스·드레인 전극 (20, 22)) 과 비전극 형성 공정 (게이트 절연층 (16), 활성층 (18), 제 1 절연막 (24), 제 2 절연막 (26)) 은, 게이트 전극 (14) 이 보텀 게이트형이 되는 순서로 실시하고, 제 1 절연막 (24) 및 제 2 절연막 (26) 을 반도체막 (활성층 (18)) 의 보호층 (28) 으로서 성막하는 경우를 설명하였지만, 전극 형성 공정 (게이트 전극 (14), 소스·드레인 전극 (20, 22)) 과 비전극 형성 공정 (게이트 절연층 (16), 활성층 (18), 제 1 절연막 (24), 제 2 절연막 (26)) 은, 도 1c 또는 도 1d 에 나타내는 바와 같이 게이트 전극 (14) 이 탑 게이트형이 되는 순서로 실시하여, 제 1 절연막 (24) 및 제 2 절연막 (26) 을 게이트 절연층 (16) 으로서 성막하도록 해도 된다. 이 경우, 게이트 절연층 (16) 의 성막이 활성층 (18) 에 데미지를 주게 되는 문제가 발생하기 때문이다.
또한, 제 1 절연막 (24) 및 제 2 절연막 (26) 을 게이트 절연층 (16) 으로서 성막할 때에는, 제 1 절연막 (24) 및 제 2 절연막 (26) 의 두께의 합계가, 상기 서술한 게이트 절연층 (16) 의 두께 (10 ㎚ 이상 10 ㎛ 이하가 바람직하고, 50 ㎚ 이상 1000 ㎚ 이하가 보다 바람직하고, 100 ㎚ 이상 400 ㎚ 이하가 특히 바람직하다) 가 되도록 하는 것이 바람직하다.
그런데, 본 실시형태에서는, 전극 형성 공정 중 소스 전극 (20) 및 드레인 전극 (22) 의 형성은, 소스 전극 (20) 및 드레인 전극 (22) 이 탑 콘택트형이 되도록 제 1 공정과 제 2 공정 사이에서 실시하는 경우를 설명하였다. 이 경우, 보호층 (28) 의 성막에 의한 활성층 (18) 에 대한 데미지 이외에도, 소스 전극 (20) 및 드레인 전극 (22) 을 구성하는 도전막의 성막에 의한 활성층 (18) 에의 데미지도 고려하는 것이 바람직하다. 따라서, 도전막의 성막에 의한 활성층 (18) 에의 데미지도 고려하면, 소스 전극 (20) 및 드레인 전극 (22) 의 두께를 Y 로 했을 때, 0 ＜ Y ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.5 의 관계식을 만족하도록 소스 전극 (20) 및 드레인 전극 (22) 의 두께와 제 3 공정에서의 열처리 온도를 조정하는 것이 바람직하다. 또한, 제 1 절연막 (24) 의 두께 Z 와, 소스 전극 (20) 및 드레인 전극 (22) 의 두께 Y 는 동일해도 되고 상이해도 된다. 단, 동일한 것이, 활성층 (18) 의 표면 결함의 보충이, 제 1 절연막 (24) 과 접하는 계면과, 소스 전극 (20) 및 드레인 전극 (22) 과 접하는 계면에 있어서 실질적으로 동등해지기 때문에 특성 제어가 용이해진다는 관점에서 바람직하다.
또한, 소스 전극 (20) 및 드레인 전극 (22) 의 두께 Y 가, 도전성 등의 관점에서 부족한 경우에는, 제 3 공정 후에 소스 전극 (20) 및 드레인 전극 (22) 용의 도전막을 추가 성막하도록 해도 된다.
한편으로, 도 1b 나 도 1d 에 나타내는 바와 같이, 전극 형성 공정 중 소스 전극 (20) 및 드레인 전극 (22) 의 형성을, 소스 전극 (20) 및 드레인 전극 (22) 이 보텀 컨택트형이 되도록 제 1 공정보다 전에 실시하도록 하면, 소스 전극 (20) 및 드레인 전극 (22) 을 구성하는 도전막의 성막에 의한 활성층 (18) 에의 데미지를 고려할 필요가 없다.
또한, 일본 출원 2011-167092 의 개시는 그 전체가 참조에 의해 본 명세서에 받아들여진다.
본 명세서에 기재된 모든 문헌, 특허 출원, 및 기술 규격은, 개개의 문헌, 특허 출원, 및 기술 규격이 참조에 의해 받아들여지는 것이 구체적 그리고 개개로 기재된 경우와 동일한 정도로, 본 명세서 중에 참조에 의해 받아들여진다.
4. 응용
이상에서 설명한 본 실시형태의 TFT 의 용도에는 특별히 한정은 없지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 사용하는 경우에 바람직하다.
또한 실시형태의 TFT 는, 수지 기판을 사용한 저온 프로세스로 제작 가능한 디바이스에 특히 바람직하고 (예를 들어 플렉시블 디스플레이 등), X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 다양한 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
5. 전기 광학 장치 및 센서
본 실시형태의 전기 광학 장치 또는 센서는, 전술한 본 발명의 박막 트랜지스터를 구비하여 구성된다.
전기 광학 장치의 예로는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등) 가 있다.
센서의 예로는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.
본 실시형태의 TFT 를 사용한 전기 광학 장치 및 센서는, 모두 특성의 면내 균일성이 높다. 또한, 여기서 말하는 「특성」 이란, 전기 광학 장치 (표시 장치) 의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
이하, 본 실시형태에 의해 제조되는 박막 트랜지스터를 구비한 전기 광학 장치 또는 센서의 대표예로서, 액정 표시 장치, 유기 EL 표시 장치, X 선 센서에 대하여 설명한다.
6. 액정 표시 장치
도 3 에, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 4 에 그 전기 배선의 개략 구성도를 나타낸다.
도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 도 1c 에 나타낸 탑 게이트 구조이고 탑 콘택트형의 TFT (40) 와, TFT (40) 의 패시베이션층 (102) 으로 보호된 게이트 전극 (14) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 의 사이에 낀 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (40) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.
또한, 도 4 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는, 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에, TFT (40) 가 구비되어 있다.
TFT (40) 의 게이트 전극 (14) 은 게이트 배선 (112) 에 접속되어 있고, TFT (40) 의 소스 전극 (20) 은 데이터 배선 (114) 에 접속되어 있다. 또한, TFT (40) 의 드레인 전극 (22) 은 게이트 절연층 (16) 에 형성된 컨택트홀 (116) 을 개재하여 (컨택트홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은 접지된 대향 상부 전극 (106) 과 함께 캐패시터 (118) 를 구성하고 있다.
도 3 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트 구조의 TFT (40) 를 구비하는 것으로 하였지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 TFT 는 탑 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 실시형태의 TFT 는 광 조사시의 안정성이 매우 높은 점에서, 액정 표시 장치의 신뢰성이 증가한다.
7. 유기 EL 표시 장치
도 5 에, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 6 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제작할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정세화, 대화면화가 곤란하다. 액티브 매트릭스 방식은 화소별로 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선수를 늘릴 수 없다는 문제는 없기 때문에 고정세화, 대화면화에 적절하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1c 에 나타낸 탑 게이트 구조의 TFT (40) 가, 패시베이션층 (202) 을 구비한 기판 (12) 상에, 구동용 TFT (204) 및 스위칭용 TFT (206) 로서 구비되고, 그 TFT (204 및 206) 상에 하부 전극 (208) 및 상부 전극 (210) 사이에 끼워진 유기 발광층 (212) 으로 이루어지는 유기 EL 발광 소자 (214) 를 구비하고, 상면도 패시베이션층 (216) 에 의해 보호된 구성으로 되어 있다.
또한, 도 6 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는, 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (40b) 의 게이트 전극 (14) 은 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (40b) 의 소스 전극 (20) 은 데이터 배선 (222) 에 접속되어 있다. 또한, 스위칭용 TFT (40b) 의 드레인 전극 (22) 은 구동용 TFT (40) 의 게이트 전극 (14) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (40a) 를 온 상태로 유지한다. 구동용 TFT (40a) 의 소스 전극 (20) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (22) 은 유기 EL 발광 소자 (214) 에 접속된다.
도 5 에 나타낸 본 실시형태의 유기 EL 장치에 있어서는, 탑 게이트 구조의 TFT (40a 및 40b) 를 구비하는 것으로 하였지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 TFT 는, 탑 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 발명에 의해 제조되는 TFT 는 광 조사시에 있어서의 안정성이 매우 높은 점에서, 신뢰성이 높은 유기 EL 표시 장치의 제조에 적합하다.
또한, 도 5 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (210) 을 투명 전극으로 하여 탑 에미션형으로 해도 되고, 하부 전극 (208) 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 에미션형으로 해도 된다.
8. X 선 센서
도 7 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 8 에 그 전기 배선의 개략 구성도를 나타낸다.
도 7 은 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (300) 는 기판 (12) 상에 형성된 TFT (40) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상부 전극 (306) 을 구비하여 구성된다. TFT (40) 상에는 패시베이션막 (308) 이 형성되어 있다.
캐패시터 (310) 는 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 에서 절연막 (316) 을 사이에 둔 구조로 되어 있다. 캐패시터용 상부 전극 (314) 은 절연막 (316) 에 형성된 컨택트홀 (318) 을 개재하여, TFT (40) 의 소스 전극 (20) 및 드레인 전극 (22) 의 어느 일방 (도 7 에 있어서는 드레인 전극 (22)) 과 접속되어 있다.
전하 수집용 전극 (302) 은 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있으며, 캐패시터용 상부 전극 (314) 에 접해 있다.
X 선 변환층 (304) 은 아모르퍼스 셀렌으로 이루어지는 층으로, TFT (40) 및 캐패시터 (310) 를 덮도록 형성되어 있다.
상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있으며, X 선 변환층 (304) 에 접해 있다.
도 8 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (300) 는, 서로 평행한 복수의 게이트 배선 (320) 과, 게이트 배선 (320) 과 교차하는, 서로 평행한 복수의 데이터 배선 (322) 을 구비하고 있다. 여기서 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에, TFT (40) 가 구비되어 있다.
TFT (40) 의 게이트 전극 (14) 은 게이트 배선 (320) 에 접속되어 있고, TFT (40) 의 소스 전극 (20) 은 데이터 배선 (322) 에 접속되어 있다. 또한, TFT (40) 의 드레인 전극 (22) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 이 전하 수집용 전극 (302) 은 캐패시터 (310) 에 접속되어 있다.
본 실시형태의 X 선 센서 (300) 에 있어서, X 선은 도 7 중, 상부 (상부 전극 (306) 측) 로부터 조사되어, X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되고, TFT (40) 를 순차적으로 주사함으로써 판독된다.
본 실시형태의 X 선 센서 (300) 는 광 조사시의 안정성이 높은 TFT (40) 를 구비하기 때문에, 균일성이 우수한 화상을 얻을 수 있다.
또한, 도 7 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 탑 게이트 구조의 TFT 를 구비하는 것으로 하였지만, 본 발명의 센서에 있어서 사용되는 TFT 는 탑 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
9. 포토 다이오드의 제조 방법
이상에서는, 반도체 소자의 제조 방법으로서 TFT 의 제조 방법을 예로 들어 설명하였지만, 반도체 소자의 제조 방법으로서 포토 다이오드의 제조 방법에 대해서도 이하 간단하게 설명한다.
본 발명의 실시형태에 관련된 포토 다이오드는, MSM (Metal-Semiconductor-Metal) 의 빗살형 전극을 갖는 가로형 포토 다이오드로, 도시하지는 않지만, 반도체 기판 상에 설정된 원형의 1 개의 포토 다이오드 영역과, 그 위에 선택 에피택셜 성장에 의해 형성된 복수 (예를 들어 4 개) 의 활성 영역과, 그들 활성 영역에 대하여 각각 형성되고, 서로 연락하여 그들 활성 영역을 전기적으로 접속하는 빗살형 전극과, 그들에 접속된 전극으로 구성되어 있다.
이하, 상기 구성의 포토 다이오드를 제작하는 방법에 대하여, 도 9 를 참조하여 설명한다.
1) 먼저 Si 기판 (402) 의 표면에, 선택 에피택셜 성장의 마스크를 형성하기 위해서, 열산화에 의해 SiO2 층 (404) 을 형성한다.
2) 상기 SiO2 층 (404) 을 에칭하고, 선택 에피택셜 성장하는 영역하는 창 영역의 Si 표면을 노출시킨다 (패터닝).
여기까지의 공정을 종료한 기판 (402) 상태를, 도 9a 에 나타낸다.
3) 적절히 클리닝을 실시한다.
4) LP (UHV 가 바람직하다) CVD 장치에 의해 저온하 (360 ℃) 에서 선택 에피택셜 성장을 실시하여, 산화물 반도체를 주체로 하는 반도체막 (406) 을 성장시킨다 (막두께 50 ∼ 100 ㎚).
5) LP (UHV 가 바람직하다) CVD 장치에 의해 고온하 (700 ∼ 750 ℃) 에서 선택 에피택셜 성장을 실시하여, 산화물 반도체를 주체로 하는 반도체막 (406) (활성 영역) 을 추가로 성장시킨다 (막두께 0.4 ∼ 1 ㎛) (제 1 공정).
6) 퍼니스로에 의해, 850 ℃, 30 분의 조건으로 열처리한다.
여기까지의 공정을 종료한 기판 (402) 상태를, 도 9b 에 나타낸다.
7) SiO2 층 (404) 을 디포지션한다.
8) SiO2 층 (404) 에 빗살형 전극 패턴을 에칭한다.
9) 전극이 되는 금속층을 스퍼터링 등에 의해 형성한다.
10) SiO2 층 (404) 을 에칭하여 빗살형 전극 (408) 을 패터닝한다.
11) 패시베이션층으로서 SiO2 로 이루어지는 제 1 절연막 (410) 을 성막한다 (제 2 공정).
여기까지의 공정을 종료한 기판 (402) 상태를, 도 9c 에 나타낸다.
12) 도 9d 에 나타내는 바와 같이, 퍼니스로에 의해, 산화성 분위기하에서 열처리한다 (제 3 공정). 여기서, 제 2 공정과 제 3 공정 시에, 제 1 절연막 (410) 의 두께를 P (㎚) 로 하고, 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 제 1 절연막 (410) 및 반도체막 (406) 중으로의 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ P ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 제 1 절연막 (410) 의 두께와 열처리 온도를 조정한다.
13) 추가적인 패시베이션층으로서 SiO2 로 이루어지는 제 2 절연막 (412) 을 성막한다 (제 4 공정).
이상의 제조 공정을 얻음으로써, 도 9e 에 나타내는 바와 같은 본 발명의 실시형태에 관련된 포토 다이오드 (400) 를 얻을 수 있다.
이상 설명한 본 발명의 실시형태에 관련된 포토 다이오드 (400) 의 제조 방법에 의하면, 제 1 절연막 (410) 의 두께 P 와 열처리 온도 T 의 조정을 실시한 후에 제 3 공정의 열처리를 함으로써, 산화성 분위기 중의 산소를 제 1 절연막 (410) 을 개재하여 반도체막 (406) 의 표면 내부에까지 공급할 수 있기 때문에, 제 2 공정의 성막에 의해 성막 데미지를 받은 반도체막 (406) 의 표면 결함을 충분히 보충할 수 있고, 광 조사시의 ΔVth 등의 소자 특성을 현저하게 안정화할 수 있다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 어떠한 한정도 되지 않는다.
＜실험예 1 : 보호층 유무에 따른 TFT 특성에 주는 영향의 검증＞
먼저, 보호층이 있는지 여부로 TFT 특성에 어떠한 영향이 있는지 실험예 1 에 의해 검증하였다.
-실험예 1-1 의 샘플 제작-
도 10 은 실험예 1-1 의 샘플 제작에 의해 얻어지는 TFT (500) 의 단면도이다.
실험예 1 에서는, 도 10 에 나타내는 바와 같이, 기판으로서 게이트 전극을 겸하는 열산화막 (504) 이 형성된 p 형 Si 기판 (502) (가로세로 1 inch, 두께 : 525 ㎛t, 열산화막 (SiO2) : 두께 : 100 ㎚) 을 이용하여, 열산화막 (504) 을 게이트 절연막으로서 사용하는 간이형의 TFT (500) 를 제작하였다 (이것을 실험예 1-1 의 샘플로 한다).
구체적으로는, 레지스트 도포/베이크, 에칭에 의한 이면 SiO2 박리 (BHF 사용), 순수 세정, 레지스트 박리 (황산과수 사용), 순수 세정/린스, N2 블로우하여 제작된 열산화막이 형성된 p 형 Si 기판 (502) 을 준비한다. 또한, 이 기판 (502) 은 붕소 도프로 저항률 : 0.001 ∼ 0.0013 Ω㎝ 의 것이다.
배압 : 5 × 10-6 ㎩, 성막 압력 : 0.8 ㎩, Ar : 30 sccm (5.07 × 10-2 ㎩ ㎥/s), O2 : 0.25 sccm (4.225 × 10-4 ㎩ ㎥/s), DC : 50 W 의 조건하, 싱글 타겟 (토시마 제작소 제조, In : Ga : Zn = 1 : 1 : 1) 을 이용하여, 활성층 (506) 으로서의 IGZO 막 (In : Ga : Zn = 1 : 0.9 : 0.7) 을, 두께 50 ㎚ 로 하여 DC 스퍼터에 의해 성막하였다. 또한, 통상적으로는 활성층 (506) 형성 후에 포토 리소그래피 및 에칭에 의해 패터닝을 실시하지만, 본 발명의 효과를 보다 정확하게 확인하기 위해서 포토 리소그래피 및 에칭으로의 활성층 (506) 계면의 오염이나 데미지의 영향을 배제하기 위해서, 실험예 1 에서는 메탈 마스크를 사용한 패턴 성막을 실시하였다. 또한, X 선 회절 측정에 의해 이 IGZO 막은 비정질막인 것을 확인하였다.
그 후, 활성층 (506) (IGZO 막) 상에, 배압 : 4×10-6 ㎩, 성막 압력 : 0.8 ㎩, Ar : 30 sccm (5.07 × 10-2 ㎩ ㎥/s, O2 없음), DC : 30 W 의 조건하, 소스·드레인 전극 (508, 510) 을 스퍼터에 의해 성막하였다. 소스·드레인 전극 (508, 510) 의 성막은 메탈 마스크를 사용한 패턴 성막으로 제작하고, Ti 를 10 ㎚ 성막 후, Au 를 40 ㎚ 성막하였다. 소스·드레인 전극 (508, 510) 의 사이즈는 각각 가로세로 1 ㎜ 로 하고, 전극간 거리는 0.2 ㎜ 로 하였다.
계속해서, 분위기가 제어 가능한 전기로에서 열처리를 실시하였다. 열처리 분위기는 Ar (80 ％) 과 O2 (20 ％) : 1 atm 의 산화성 분위기로 하고, 열처리 온도는 400 ℃ 로 하고, 열처리 시간은 1 시간으로 하였다.
이상에 의해 실험예 1-1 에 관련된 TFT (500) 를 제작하였다.
-실험예 1-2 의 샘플 제작-
다음으로, 실험예 1-2 의 샘플 제작을 실시하였다.
도 11 은 실험예 1-2 의 샘플 제작에 의해 얻어지는 TFT (600) 의 단면도이다.
구체적으로, 도 11 에 나타내는 바와 같이, 소스·드레인 전극 (510, 512) 의 형성까지는, 실험예 1-1 에 관련된 TFT (500) 와 동일한 방법으로 실시한다. 그리고, 소스·드레인 전극 (508, 510) 의 형성 후에는, 소스·드레인 전극 (508, 510) 사이에 있는 활성층 (506) 의 노출면 상에, 배압 : 5 × 10-6 ㎩, 성막 압력 : 0.4 ㎩, Ar : 30 sccm (5.07 × 10-2 ㎩·㎥/s), O2 : 0.3 sccm (5.07 × 10-4 ㎩·㎥/s), RF : 50 W 의 조건하, 두께 50 ㎚ 의 Ga2O3 막으로 이루어지는 보호층 (512) 을 RF 스퍼터에 의해 성막하였다. 또한, 이 성막도 메탈 마스크를 사용한 패턴 성막에 의해 실시하였다.
계속해서, 분위기가 제어 가능한 전기로에서 열처리를 실시하였다. 열처리 분위기는 Ar (80 ％) 과 O2 (20 ％) 로 1 atm 의 산화성 분위기로 하고, 열처리 온도는 400 ℃ 로 하고, 열처리 시간은 1 시간으로 하였다.
이상에 의해 실험예 1-2 에 관련된 TFT (600) 를 제작하였다.
-실험예 1 의 평가-
실험예 1-1 에 관련된 TFT (500) 와 실험예 1-2 에 관련된 TFT (600) 로, 바이어스 스트레스에 의한 ΔVth 의 비교 평가를 실시하였다. 비교 평가에서는, 소자 사이즈는 채널 길이 180 um, 채널 폭 1 ㎜ 로 하고, VDS (소스 드레인 간 전압) 는 5 V 고정으로 끊임없이 인가하였다. 스트레스 시간에는 Vg (게이트 전압) 를 15 V 고정시키고, 0 ∼ 14400 초 (0, 300, 600, 1200, 1800, 2400, 3000, 3600, 5400, 7200, 10800, 14400 초), 계측시에 Vg 를 -10 ∼ ＋10 V 인가하여, Vg-Id 특성을 얻었다 (스트레스 플로우는 도 12 참조). Vg-Id 특성의 계측에는 반도체 파라미터·애널라이저 (아질렌트 테크놀로지사 제조) 를 사용하였다. 계측 분위기는 실온, 대기 환경하에서 실시하였다.
도 13 은 실험예 1-1 에 관련된 TFT (500) 의 Vg-Id 특성의 계측 결과를 나타내는 도면이다. 도 14 는 실험예 1-2 에 관련된 TFT (600) 의 Vg-Id 특성의 계측 결과를 나타내는 도면이다.
도 13 과 도 14 의 비교에서 도 14 가, TFT 특성이 안정적인 것을 알 수 있다. 그리고, 이들 결과로부터 각각 ΔVth (V) 를 산출하면, 실험예 1-1 에 관련된 TFT (500) 가 4.98 V, 실험예 1-2 에 관련된 TFT (600) 가 0.66 V 가 되었다. 실험예 1-1 과 실험예 1-2 의 샘플에서는 보호층 (512) 의 유무의 차이만 있기 때문에, 명확하게 보호층이 있는 것이 ΔVth 의 값이 작고, 안정적이다. 보호층 효과로 분위기로부터의 수분이나 산소, 오염 등의 영향을 배제할 수 있었다. 요컨대, IGZO (산화물 반도체) 에 보호층 (512) 을 형성하지 않으면 동작 특성이 시간으로 변화하여, 실용적으로는 필수인 것을 확인할 수 있었다.
＜실험예 2 : 보호층 성막에 의한 활성층에 대한 데미지의 검증＞
실험예 2 이후에서는, 산화물 반도체에 필수라고 확인한 보호층을 성막하는 것을 전제로 하여, 각종 실험을 실시하는 것으로 하였다.
그리고, 실험예 2 에서는, 실험예 1-1 의 TFT (500) 의 광 조사 특성과, 실험예 1-1 의 TFT (500) 의 활성층 (506) 의 노출면 상에, 실험예 1-2 와 동일한 방법으로 두께 50 ㎚ 의 Ga2O3 막으로 이루어지는 보호층을 성막했을 때의 광 조사 특성에 대하여 비교 평가하여, 보호층 성막에 의한 활성층에 대한 데미지의 검증을 실시하였다.
광 조사 특성의 평가는, 도 15 에 나타내는 바와 같이, 프로브 스테이지대 (700) 에 각 TFT 를 두고, 건조 대기를 1 시간 흘린 후, 당해 건조 대기 분위기하에서 TFT 특성 (Vg-Id 특성) 을 측정하였다. 모노크로 광 조사 TFT 특성의 측정 조건은, Vds = 10 V, 모노크로 광원의 조사 강도를 10 ㎼/㎠, 파장 λ 의 범위를 360 ∼ 700 ㎚ 로 하였다.
도 16 은 광 조사 특성 평가의 플로우를 나타내는 도면이다. 먼저, 측정 대상의 TFT 는 어두운 환경하에 1 시간 방치하였다 (소자 보관 환경하에서의 실내 광의 영향을 배제하기 위하여). TFT 에는 Vg, VDS 에는 전압 인가가 없는 상태로 광 조사 (크세논 램프를 분광으로 10 uW/㎠) 하였다. 조사 시간은 10 min 의 타이밍으로 Vg, VDS 를 인가하고, 광 조사를 계속하면서 Vg-Id 특성을 측정하였다. 여기서, 미리, 광 조사하지 않았을 때의 Vg-Id 특성으로부터 Vth 를 산출해 두고, 산출한 Vth 를 기준으로 하여 광 조사시의 Vg-Id 특성의 측정 결과로부터 파장별 ΔVth 를 산출하였다. 또한, 측정별로 광 조사시의 영향을 배제하기 위하여, 1 계측 (예 : 500 ㎚) 종료하면, 광 조사하지 않았을 때의 Vg-Id 특성을 재현할 때까지, 어두운 환경하에서 방치하였다. 그리고, 이상의 공정을, 모든 계측이 끝날 때까지 반복하였다.
도 17 은 실험예 1-1 의 샘플에 대한 광 조사시의 ΔVth 의 산출 결과를 나타내는 도면이다. 도 18 은 실험예 1-1 의 샘플의 활성층 (506) 의 노출면 상에, 실험예 1-2 와 동일한 방법으로 보호층을 성막한 샘플에 대한 광 조사시의 ΔVth 의 산출 결과를 나타내는 도면이다. 또한, 표 2 는 실험예 1-1 의 샘플 (보호층 없음) 에 대한 광 조사시의 ΔVth 와 이동도, 및 실험예 1-1 의 샘플의 활성층 (506) 의 노출면 상에, 실험예 1-2 와 동일한 방법으로 보호층을 성막한 샘플에 대한 광 조사시의 ΔVth 와 이동도를 정리한 것이다.
Figure 112014006788367-pct00002
도 17, 도 18 및 표 2 에 나타내는 결과로부터, 산화물 반도체에 필수인 것으로 확인한 보호층을 성막하면, ΔVth 의 시프트가 발생하는 것을 알았다. 특히, 단파장 측으로 향할수록 ΔVth 의 시프트가 마이너스 방향으로 증대하는 것을 알았다. 이것은, 보호층의 성막에 의해 활성층 (506) 표면이 데미지를 받아 활성층 (506) 의 표면 결함이 증대 (캐리어 증대) 되었기 때문인 것으로 생각된다.
＜실험예 3 : 열처리시의 보호층의 두께에 따른 광 조사 특성의 검증＞
실험예 3 에서는, 실험예 3-1 (비교예 1 이라고도 호칭한다) 의 샘플로서 실험예 1-2 와 동일한 TFT (600) 를 이용하고, 실험예 3-2 (실시예 1 이라고도 호칭한다) 의 샘플로서 이하와 같은 TFT 를 이용하여, 열처리시의 보호층의 두께에 따른 광 조사 특성의 검증을 실시하였다.
-실험예 3-2 의 샘플 제작-
도 19 는 실험예 3-2 의 샘플 제작에 의해 얻어지는 TFT (800) 의 단면도이다.
실험예 3-2 의 샘플 제작에서는, TFT (600) 의 두께 50 ㎚ 의 보호층 (512) 을 제 1 절연막 (514) 과 제 2 절연막 (516) 의 2 층으로 나누어, 제 1 절연막 (514) 의 성막 후에, 열처리를 실시하였다.
구체적으로는, 도 19 에 나타내는 바와 같이, 소스·드레인 전극 (510, 512) 의 형성까지는, 실험예 1-1 에 관련된 TFT (500) 와 동일한 방법으로 실시하였다. 그리고, 소스·드레인 전극 (510, 512) 의 형성 후에는, 활성층 (506) 의 노출면 상에, 배압 : 5 × 10-6 ㎩, 성막 압력 : 0.4 ㎩, Ar : 30 sccm (5.07 × 10-2 ㎩·㎥/s), O2 : 0.3 sccm (5.07 × 10-4 ㎩·㎥/s), RF : 50 W 의 조건하, 두께 10 ㎚ 의 Ga2O3 막으로 이루어지는 제 1 절연막 (514) 을 RF 스퍼터에 의해 성막하였다. 또한, 이 성막도 메탈 마스크를 사용한 패턴 성막에 의해 실시하였다.
계속해서, 분위기가 제어 가능한 전기로에서 열처리를 실시하였다. 열처리 분위기는 Ar (80 ％) 과 O2 (20 ％) 로 1 atm 의 산화성 분위기로 하고, 열처리 온도는 400 ℃ 로 하고, 열처리 시간은 1 시간으로 하였다.
열처리 후, 활성층 (506) 의 노출면 상에, 제 1 절연막 (514) 의 성막과 동일한 조건하, 두께 40 ㎚ 의 Ga2O3 막으로 이루어지는 제 2 절연막 (516) 을 RF 스퍼터에 의해 성막하였다. 또한, 이 성막도 메탈 마스크를 사용한 패턴 성막에 의해 실시하였다.
이상에 의해, 실험예 3-2 에 관련된 TFT (800) 를 제작하였다.
-광 조사 특성의 평가-
제작한 실험예 3-1 에 관련된 TFT (600) 와 실험예 3-2 에 관련된 TFT (800) 에 대하여, Vg-Id 특성이나 ΔVth 등의 광 조사 특성의 평가를 실시하였다. 또한, 광 조사 특성의 평가는, 실험예 2 와 동일한 방법을 이용하여 실시하였다.
도 20 은 실험예 3-1 에 관련된 TFT (600) 에 대한 Vg-Id 특성의 계측 결과를 나타내는 도면이다. 도 21 은 실험예 3-2 에 관련된 TFT (800) 에 대한 Vg-Id 특성의 계측 결과를 나타내는 도면이다.
도 20 의 쪽, 요컨대 실험예 3-1 : 비교예 1 에 관련된 TFT (600) 는, 파장 단파측으로 갈수록, 특성 시프트가 커져 있는 것을 알 수 있다. 한편, 도 21 은 요컨대 실험예 3-2 : 실시예 1 에 관련된 TFT (800) 는, TFT (600) 에 비하여 특성 시프트가 작은 것을 알 수 있었다.
도 22 는 실험예 3-1 에 관련된 TFT (600) 와 실험예 3-2 에 관련된 TFT (800) 에 대한 각각의 광 조사시의 ΔVth 의 산출 결과를 나타내는 도면이다.
도 22 로부터, 실험예 3-1 : 비교예 1 에 관련된 TFT (600) 와 실험예 3-2 : 실시예 1 에 관련된 TFT (800) 의 광 조사시의 ΔVth 에 대하여, 파장 : 700 ㎚ 내지 440 ㎚ 정도까지는 모두 차는 없지만, 440 ㎚ 보다 단파측에서는 그 차가 현저해져 있는 것을 알았다. 요컨대, 440 ㎚ 보다 단파측에서, 실험예 3-1 : 비교예 1 에 관련된 TFT (600) 의 ΔVth 에 비하여 실험예 3-2 : 실시예 1 에 관련된 TFT (800) 의 ΔVth 가 현저하게 개선되어 있다 (0 V 에 가까워진다).
이것은, 실험예 3-2 : 실시예 1 에 관련된 TFT (800) 의 제조 방법에 관해서, 제 3 공정인 열처리시의 보호층 (512) 의 두께 (제 1 절연막 (514) 의 두께만) 가 10 ㎚ 로 얇기 때문에, 제 1 절연막 (514) 과 접하는 활성층 (18) 의 계면 내부에 산소가 공급되어, 제 1 절연막 (514) 의 성막에 의해 발생한 표면 결함을 보충했기 때문인 것으로 상정할 수 있다.
＜실험예 4 : 제 3 공정의 열처리에 있어서의 산소 확산 깊이의 검증＞
그래서, 상기 상정한 내용을 확인하기 위해서, 제 3 공정의 열처리로 산화성 분위기 중의 산소가 열처리 온도와의 관계에서, 보호층 (512) 이나 활성층 (506) 의 어느 정도 깊이까지 확산되어 가는지 검증하였다.
-실험예 4 에 관련된 샘플 제작-
실험예 4 에 관련된 샘플 제작에서는, 활성층의 형성까지는, 실험예 1-1 에 관련된 TFT (500) 와 동일한 방법으로 실시하였다. 다음으로, 활성층면 상에, 소스 전극이나 드레인 전극은 형성하지 않고, 그대로 실험예 1-2 와 동일한 방법으로 두께 50 ㎚ 의 Ga2O3 막으로 이루어지는 보호층을 연속 성막하였다. 그리고 이들 공정을 반복하여, 샘플을 4 개 준비하였다.
준비한 4 개의 샘플에 대하여, 산소 안정 동위체인 O18 가스 (타이요 닛산사의 시판 18O2 가스) 분위기하, 300 ℃, 350 ℃, 400 ℃ 또는 450 ℃ 의 열처리 온도에서 가열 처리를 실시하였다. 산소 안정 동위체의 O18 은 통상적인 O16 과 실질적으로 동일한 확산 길이를 가져, 보호층이나 활성층으로 확산되어 가는 것이 예상된다. 또한, 300 ℃ 에서 열처리한 샘플을 실험예 4-1 의 샘플로 하고, 350 ℃ 에서 열처리한 샘플을 실험예 4-2 의 샘플로 하고, 400 ℃ 에서 열처리한 샘플을 실험예 4-3 의 샘플로 하고, 450 ℃ 에서 열처리한 샘플을 실험예 4-4 의 샘플이라고 호칭한다.
또한, 열처리의 플로우는, 실험예 1 등에서 설명한 열처리와 동일하기는 하지만, 실험예 4 에서는 산소 안정 동위체인 O18 을 사용하기 때문에, 보다 구체적으로 설명한다.
도 23 은 열처리시의 시스템 구성 (1000) 을 나타내는 도면이다.
열처리시의 시스템 구성 (1000) 에서는, 터보 분자 펌프 (1002) 가 메인 밸브 (1004) 를 개재하여 챔버 (1006) 에 접속되어 있다. 챔버 (1006) 내에는, 히터 (1008) 가 배치되고, 당해 히터 (1008) 상에는 열처리 대상의 샘플 (1010) 이 배치된다. 그리고, 챔버 (1006) 에는 추가로 진공 게이지 (1012) 와 매스 플로우 컨트롤러 (1014) 와 매스 플로우 컨트롤러 (1016) 가 접속되어 있다.
그리고, 열처리에서는, 먼저 시스템 구성 (1000) 의 챔버 (1006) 내에 있는 히터 (1008) 상에 샘플 (1010) 을 세트한다. 그리고, 메인 밸브 (1004) 를 열어 터보 분자 펌프 (1002) 를 동작시켜, 챔버 (1006) 내를 진공 배기한다. 다음으로, 메인 밸브 (1004) 를 닫아, O18 가스 진공계로 약 0.02 ㎩ 까지 도입하였다. 계속해서, Ar 가스를 대기압 (0.1 ㎫) 까지 도입하였다. 다음으로, 히터 (1008) 를 승온 속도 8 ℃/min 으로 온하고, 목표 온도까지 샘플을 가열 및 목표 온도 도달 후에 30 분 유지하였다. 마지막으로, 히터 (1008) 를 오프하여 실온까지 냉각시키고, 샘플을 꺼냈다. 이상으로, 열처리가 완료되었다. 그리고, 상기 O18 이 확산된 샘플에 대하여 이하의 SIMS 분석을 실시하고, 그 O18 을 검출함으로써, 어느 열처리 온도 때에 O18 원소가 어느 깊이까지 확산되었는지 평가할 수 있다.
-SIMS 분석-
다음으로, 제작한 실험예 4-1 ∼ 실험예 4-4 의 샘플에 대하여, SIMS 분석을 실시하였다. SIMS 분석에서는, 구체적으로 SIMS 분석 장치로서 알박 파이 주식회사의 형식 : PHI ADEPT1010 을 사용하였다. 또한, 분석 환경은, 1 차 이온종 : Cs＋, 1 차 가속 전압 : 3.0 ㎸, 검출 영역 : 56 × 56 (㎛ × ㎛) 으로 하였다. 또한, 샘플로부터의 2 차 이온은 부극성을 검출하였다.
도 24 는 실험예 4-1 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다. 도 25 는 실험예 4-2 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다. 도 26 은 실험예 4-3 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다. 도 27 은 실험예 4-4 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 24 로부터, 실험예 4-1 의 샘플, 요컨대 300 ℃ 의 열처리에서는, 산소가 확산 (보호층 등으로의 취입) 자체가 되지 않은 것을 알 수 있었다. 다음으로, 도 25 ∼ 도 27 을 보면, 열처리 온도가 높아짐에 따라, 산소의 확산 거리 L 이 길어져 있는 것을 알 수 있었다.
그래서, 도 24 ∼ 도 27 의 분석 결과에 기초하여, 각 열처리 온도에서 18O/(O16 ＋ O18) 의 강도가 높아지기 시작하는 깊이, 요컨대 O18 (= O16) 의 확산 거리 L (㎚) 을 구하여, 표 3 에 정리하였다.
Figure 112014006788367-pct00003
다음으로, 구한 산소의 확산 거리 L 과 열처리 온도 T 의 관계를 그래프에 플롯하였다. 도 28 은 구한 산소의 확산 거리 L 과 열처리 온도 T 의 관계를 플롯한 그래프도이다.
그리고, 도 28 중의 플롯에 기초하여, 산소의 확산 거리 L 과 열처리 온도의 관계를 나타내는 3 차 함수의 근사 곡선을 산출하였다. 이 산출 결과, L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 이라는 관계식이 얻어졌다. 또한, 「±0.1」 은 측정 (및 산출) 오차이며, 도면 중에서는, 오차 바로 나타내고, 그 오차 바를 보기 쉽게 하기 위해서, 「±0.1」 보다 크게 나타내고 있다.
이상의 결과로부터, 예를 들어 열처리 온도가 400 ℃ 인 경우를 예로 들면, 도 26 에 나타내는 바와 같이, 산화성 분위기로부터 Ga2O3 막에 약 12 ㎚ 까지 O18 이 확산되어 있는 (취입되어 있는) 것을 알 수 있다. 이 점에서, 실험예 3-1 에서는 열처리시의 보호층의 두께가 50 ㎚ 였기 때문에, 산소의 확산 거리 L 과의 관계 (12 ㎚) 에서, 산소가 활성층 계면까지 도달하지 않은 것을 알 수 있었다. 요컨대, 보호층 성막 (활성층 형성도 포함되는 경우가 있다) 에서 기인하는 활성층의 표면 결함은 수복되어 있지 않은 것으로 생각된다.
한편으로, 실험예 3-2 에서는 열처리시의 보호층 (제 1 절연막 (514)) 의 두께가 10 ㎚ 였기 때문에, 산소의 확산 거리 L 과의 관계 (12 ㎚) 에서, 제 1 절연막 (514) 과 접하는 활성층 계면으로부터 2 ㎚ 정도 내부까지 산소가 도달해 있는 것을 알 수 있었다. 요컨대, 보호층 성막 (활성층 형성도 포함되는 경우가 있다) 에서 기인하는 활성층의 표면 결함이 수복되어 있는 것으로 생각된다.
또한, 보호층의 재료나 활성층의 재료에 의해 산소의 확산 거리 L 이 변화하게 되면, 상기와 같은 결과가 되지 않을 우려도 있기 때문에, 실험예 4-5 의 샘플로서, 활성층의 형성까지 실험예 1-1 에 관련된 TFT (500) 와 동일한 방법으로 실시하고, 다음으로 실험예 4-4 와 동일한 열처리 조건 (열처리 온도는 400 ℃) 으로 열처리를 실시함으로써 제작하고, 보호층은 형성하지 않고 그대로 SIMS 분석을 실시하였다.
도 29 는 실험예 4-5 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
도 29 에 나타내는 결과로부터, 산화성 분위기로부터 IGZO 막 (활성층) 에 약 12 ㎚ 까지 O18 이 확산되어 있는 (취입되어 있는) 것을 알 수 있다. 그리고, 이 결과는, 산화성 분위기로부터 Ga2O3 막에 약 12 ㎚ 까지 O18 이 확산되는 실험예 4-4 의 경우와 동일한 결과인 것을 알 수 있었다. 따라서, 보호층이나 활성층의 재료가 상이해도 산소의 확산 거리 L 은 변함없는 것으로 생각된다. 또한, 보호층이나 활성층의 성막 방법에 따라서도 산소의 확산 거리 L 은 변함없는 것을 확인하였다. 예를 들어, 스퍼터법에 있어서 싱글 타겟을 사용하는 방법을 이용해도, 공스퍼터법을 이용해도 산소의 확산 거리 L 은 변함없었다.
또한, 이상의 고찰, 결론 및 표 3 에 나타내는 결과로부터, 제 1 절연막 (514) 의 두께 Z 가, Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 이라는 관계식을 만족하면, 제 1 절연막 (514) 과 접하는 활성층 계면 내부까지 산소가 도달하는 것으로 결론지었다. 또한, 상기 관계식에 있어서 Z = L 을 포함하지 않는 것은, 산소가 활성층 계면에 도달하는 것 만으로는 활성층 내부에 있는 표면 결함을 충분히 수복할 수 없는 것으로 상정할 수 있기 때문이다.
＜실험예 5 : 수복 정도의 검증＞
그래서, 상기 상정한 내용을 확인하기 위해서, 열처리 조건을 고정 (열처리 온도는 400 ℃ 로 고정) 시켜, 보호층 (제 1 절연막 (514)) 의 두께에 따라, 어떻게 활성층 내부에 있는 표면 결함이 수복되어 가는지, 각 제 1 절연막 (514) 의 두께에 있어서의 ΔVth 와 이동도를 구함으로써 검증하였다.
-실험예 5 에 관련된 샘플의 제작-
실험예 5 에 관련된 샘플의 제작에서는, 실험예 3-2 의 샘플 제작과 동일한 방법을 이용하여, 제 2 절연막 (516) 의 두께를 20 ㎚ 로 고정시키고, 제 1 절연막 (514) 의 두께만을, 8 ㎚, 10 ㎚, 11 ㎚, 12 ㎚, 20 ㎚, 50 ㎚ 로 변화시켜, 도 19 에 나타내는 바와 같은 TFT 샘플을 제작하였다. 또한, 제 1 절연막 (514) 의 두께를 8 ㎚ 로 한 샘플을 실험예 5-1 (실시예 2 라고도 호칭한다) 에 관련된 샘플로 하고, 제 1 절연막 (514) 의 두께를 10 ㎚ 로 한 샘플을 실험예 5-2 (실시예 3 이라고도 호칭한다) 에 관련된 샘플로 하고, 제 1 절연막 (514) 의 두께를 11 ㎚ 로 한 샘플을 실험예 5-3 (실시예 4 라고도 호칭한다) 에 관련된 샘플로 하고, 제 1 절연막 (514) 의 두께를 12 ㎚ 로 한 샘플을 실험예 5-4 (비교예 2 라고도 호칭한다) 에 관련된 샘플로 하고, 제 1 절연막 (514) 의 두께를 20 ㎚ 로 한 샘플을 실험예 5-5 (비교예 3 이라고도 호칭한다) 에 관련된 샘플로 하고, 제 1 절연막 (514) 의 두께를 50 ㎚ 로 한 샘플을 실험예 5-6 (비교예 4 라고도 호칭한다) 에 관련된 샘플이라고 호칭한다.
-광 조사 특성의 평가-
다음으로, 제작한 실험예 5-1 ∼ 5-6 에 관련된 샘플에 대하여, Vg-Id 특성의 측정을 실시하여 ΔVth 나 이동도를 구하는 등을 하여 광 조사 특성의 평가를 실시하였다. 또한, 광 조사 특성의 평가는, 실험예 2 와 동일한 방법을 이용하여 실시하였다.
도 30 은 실험예 5-1 ∼ 5-6 에 관련된 샘플에 대한 광 조사 파장과 ΔVth 의 관계를 나타내는 도면이다.
도 30 에 나타내는 결과로부터, 제 1 절연막 (514) 의 두께가 50 ㎚ 내지 8 ㎚ 에 걸쳐서 얇아지면 얇아질수록 ΔVth 가 저감 (개선) 되어 있고, 그리고 특히 광 조사의 파장이 단파장이 되면 될수록, 그 ΔVth 의 개선 정도가 높아져 있다.
여기서, 실험예 4 에서 검증한 바와 같이, 산소의 확산 거리 L 과의 관계 (열처리 온도 400 ℃ 일 때 12 ㎚) 에서 산소가 활성층 계면 내부에까지 도달하지 않을, 실험예 5-3 ∼ 5-5 의 샘플도 ΔVth 가 개선되어 있는 것이 문제가 되는 것으로도 생각된다. 요컨대, 산화성 분위기 중의 산소가 제 1 절연막 (514) 을 개재하여 활성층 계면 내부에까지 도달해 있는지 여부로, 활성층 내부에 있는 표면 결함을 수복할 수 있는지 여부를 상정한 것이 오류가 아니었나 하는 것이 문제가 되는 것으로도 생각된다.
그래서, 도 30 의 플롯을 제 1 절연막 (514) 의 두께 Z 와 ΔVth 의 관계로 수정하였다. 도 31 은 실험예 5-1 ∼ 5-6 에 관련된 샘플에 대한 제 1 절연막 (514) 의 두께 Z 와 광 조사시의 ΔVth 의 관계를 나타내는 도면이다. 또한, 이상의 평가로 구한 각 샘플의 ΔVth 와 이동도의 각 값을 표 4 ∼ 표 6 에 정리하였다.
Figure 112014006788367-pct00004
Figure 112014006788367-pct00005
Figure 112014006788367-pct00006
도 31 그리고 표 4 ∼ 표 6 에 나타내는 결과로부터, 실험예 4 에서 검증한 바와 같이, 산소의 확산 거리 L 과의 관계 (열처리 온도 400 ℃ 일 때 12 ㎚) 에서 산소가 활성층 계면 내부에까지 도달하지 않을, 실험예 5-4 ∼ 5-6 의 샘플 (제 1 절연막 (514) 의 두께 Z = 12, 20, 50 의 소위 비교예 2 ∼ 4 의 샘플) 에서는, 그 범위 내에서 제 1 절연막 (514) 의 두께 Z 가 얇아져도, ΔVth 는 거의 개선되어 있지 않은 것을 알 수 있었다. 예를 들어, 두께 1 ㎚ 당 얇게 해도 ΔVth 가 소수점 제 3 자리수 ∼ 4 자리수 정도 밖에 개선되지 않는다. 그리고, 이것은 광 조사의 파장을 변화해도 동일한 결론이 되는 것을 알 수 있다.
한편으로, 제 1 절연막 (514) 의 두께 Z 가 12 ㎚ 를 경계로 하여, 실험예 5-1 ∼ 5-3 의 샘플 (제 1 절연막 (514) 의 두께 Z = 8, 10, 11 의 소위 실시예 2 ∼ 4 의 샘플) 에서는, 그 범위 내에서 제 1 절연막 (514) 의 두께 Z 를 얇게 하면 급격하게 ΔVth 가 개선되는 것을 알 수 있었다. 두께 1 ㎚ 당 얇게 하면 ΔVth 가 소수점 제 1 자리수 ∼ 2 자리수 정도 현저하게 개선된다 (0 V 에 가까워진다). 특히, 파장 400 ㎚ 이하의 단파장의 광 조사를 하는 경우, 1 ㎚ 당 ΔVth 가 소수점 제 1 자리수 정도 개선되게 되어, 급격함 (현저함) 이 증가한다.
구체적으로, 파장 400 ㎚ 의 단파장의 광 조사를 하는 경우, 제 1 절연막 (514) 의 두께가 12 ㎚ 이상이면 1 ㎚ 당 ΔVth 의 개선도가 약 0.003 (V/㎚) 만인 것이, 제 1 절연막 (514) 의 두께가 12 ㎚ 미만이면 약 0.16 (V/㎚) 으로 비약적으로 개선된다.
또한, 파장 700 ㎚ 이상의 광 조사를 실시하는 경우에는, 제 1 절연막 (514) 의 두께 Z 가 상기 범위 내 (Z = 8, 10, 11) 에서는, ΔVth 가 부의 값으로부터 0 을 초과하여 정의 값이 되게 되는 점에서, 파장 700 ㎚ 미만의 광 조사를 실시하도록 하는 것이 바람직한 것을 알 수 있었다.
이상의 결과로부터, 열처리 온도 T 와의 관계에서 제 1 절연막 (514) 의 두께 Z 를 조정하지 않아도 (두께 Z 가 두꺼워도), 적어도 300 ℃ 초과의 열처리에 의해, 산화성 분위기 중의 산소가 아니라 제 1 절연막 (514) 중의 산소 또 제 1 절연막 (514) 이외 (측면 등) 를 통한 산소를, 당해 제 1 절연막 (24) 과 접하는 활성층 (18) 의 계면 내부에 공급하는 것에 의해서도, 광 조사시의 ΔVth 를 개선 (TFT 특성의 안정화) 할 수 있기는 하지만, 그 개선은 매우 미미한 것이라는 것을 알았다. 그리고, 상기에서 문제 제기한 바와 같이, 산화성 분위기 중의 산소가 제 1 절연막 (514) 을 개재하여 활성층 계면 내부에까지 도달해 있는지 여부로, 활성층 내부에 있는 표면 결함을 수복할 수 있는지 여부를 상정했던 것이 오류가 아니었나 하는 문제에 대해서는, 산화성 분위기 중의 산소가 제 1 절연막 (514) 을 개재하여 활성층 계면 (정확히) 에 도달하는 L = Z = 12 의 조건을 만족하는 실험예 5-4 : 비교예 2 의 샘플을 경계로 하여, ΔVth 의 개선 정도가 분명하게 상이한 점에서, 산화성 분위기 중의 산소가 제 1 절연막 (514) 을 개재하여 활성층 계면 내부에까지 도달해 있는지 여부로, 활성층 내부에 있는 표면 결함을 충분히 수복할 수 있는지 여부가 변한다는 결론에 이르렀다.
또한, 열처리 온도 T 를 400 ℃ 로 고정시켰지만, 다른 열처리 온도에서도 상기 결론은 변함없는 것으로 생각되기 때문에, 최종적으로, 제 1 절연막 (514) 의 두께를 Z (㎚) 로 하고, 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 또한 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정하면, 산화성 분위기 중의 산소를 제 1 절연막을 개재하여 활성층의 표면 내부에까지 공급할 수 있게 되어, 제 2 공정의 성막에 의해 성막 데미지를 받은 활성층의 표면 결함을 충분히 보충할 수 있고, 광 조사시의 ΔVth 등의 소자 특성을 현저하게 안정화할 수 있다는 결론을 얻었다.
또한, 도 31 그리고 표 4 ∼ 표 6 에 나타내는 결과로부터, 열처리 온도 T 가 400 ℃ 일 때 제 1 절연막 (514) 의 두께 Z 를 11 ㎚ 이하로 조정하는, 즉, Z ≤ (L - 1.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 1.0 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정하는 것이 바람직한 것을 알 수 있다. 제 1 절연막 (514) 의 두께를 상기 범위 내로 얇게 하면 ΔVth 가 보다 현저하게 개선되고 또한 광 조사의 파장이 360 ㎚ 이상의 어느 파장이어도, ΔVth 가 -0.8 V 초과로 개선되기 때문이다.
또한, 도 31 그리고 표 4 ∼ 표 6 에 나타내는 결과로부터, 열처리 온도 T 가 400 ℃ 일 때 제 1 절연막 (514) 의 두께 Z 를 10 ㎚ 이하로 조정하는, 즉, Z ≤ (L - 2.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 2.0 의 관계식을 만족하도록 제 1 절연막 (24) 의 두께와 열처리 온도를 조정하는 것이 바람직하다. 광 조사의 파장이 360 ㎚ 이상인 어느 파장이어도, ΔVth 가 -0.6 V 이상으로 개선되기 때문이다.
다음으로, 도 32 는 실험예 5-1 : 실시예 2 ∼ 5-6 : 비교예 4 에 관련된 샘플에 대한 제 1 절연막 (514) 의 두께 Z 와 광 조사시의 이동도의 관계를 나타내는 도면이다.
도 32 및 표 4 ∼ 표 6 으로부터 이동도에 관해서는, 420 ㎚ 미만의 단파에서는, ΔVth 와는 반대로 제 1 절연막 (514) 의 두께 Z 가 12 ㎚ 일 때를 경계로 하여, 그것보다 얇아지면 급격하게 악화되어 있는 것을 알 수 있다. 이것은, 캐리어로서 작용하고 있던 활성층의 표면 결함이, 제 1 절연막 (514) 을 개재하여 활성층 계면 내부에 산소가 공급됨으로써, 보충된 증거가 된다.
이와 같이 이동도의 감소가 현저해지면 TFT 로서 바람직하지 않기 때문에, 이것을 회피하기 위해서, 열처리 온도 400 ℃ 일 때 적어도 제 1 절연막 (514) 의 두께를 7 ㎚ 이상으로 조정하는, 즉, (L - 5.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 5.0 ≤ Z 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정하는 것이 바람직한 것을 알았다.
또한, 420 ㎚ 이상의 장파장에서는, 제 1 절연막 (514) 의 두께 Z 가 10 ㎚ 또는 11 ㎚ 일 때가 이동도 급격 감소의 경계가 되고 있다. 따라서, 열처리 온도 400 ℃ 일 때 적어도 10 ㎚ 이상으로 조정하는, 즉, (L - 2.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 2.0 ≤ Z 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정하는 것이 바람직한 것을 알 수 있었다. 장파장의 광 조사에서는, 활성층의 이동도가 거의 변화 (감소) 하지 않기 때문이다.
또한, 파장을 바꾸어도 보다 이동도가 변화하지 않는다는 이유에서, 열처리 온도 400 ℃ 일 때 적어도 11 ㎚ 이상으로 조정하는, 즉, (L - 1.0) = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 - 2.0 ≤ Z 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정하는 것이 보다 바람직하다.
또한, 제 1 절연막 (514) 성막 직후에 400 ℃ 에서 열처리한 표 4 ∼ 표 6 과, 활성층 형성 직후에 400 ℃ 에서 열처리하여 제 1 절연막 (514) 등의 보호층을 성막하지 않은 결과를 나타내는 표 2 를 비교하면, 제 1 절연막 (514) 의 두께 Z 를 10 ㎚ 로 하여 열처리했을 때의 ΔVth 가, 활성층 형성 직후에 400 ℃ 에서 열처리했을 때의 ΔVth 와 실질적으로 동등해져 있는 것을 알 수 있다. 요컨대, 제 1 절연막 (514) 을 성막했을 때 생성된 표면 결함을 실질적으로 100 ％ 보충하고 있는 것을 알 수 있다. 추가로 말하면, 제 1 절연막 (514) 의 두께 Z 를 8 ㎚ 로 하여 열처리했을 때의 ΔVth 는, 오히려 활성층 형성 직후에 400 ℃ 에서 열처리했을 때의 ΔVth 보다 개선되어 있는 것을 알 수 있다. 이것은, 활성층 형성시에 생성된 표면 결함까지도 산소 공급에 의해 보충했기 때문인 것으로 생각된다.
＜실험예 6 : Zn 확산의 검증＞
마지막으로, TFT 완성 후에, 본 발명의 실시예에 관련된 제조 방법 (0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정) 을 이용하여 제작한 TFT 인지 여부를 확인하는 수단으로는, Zn 의 확산에 기초하는 확인 수단을 상정할 수 있다. 왜냐하면, Si 논도프 기판 상에 IGZO 막을 200 ㎚ 성막한 샘플에 대하여, IGZO 중의 Zn (M/Z64) 이 250 ℃ 이상의 저온에서 확산된다는 사실을, 승온 탈리 분석에 의해 알아냈기 때문이다 (도 33 참조).
그래서, IGZO 의 Zn 이 IGZO 막과 접하는 다른 층에까지 확산되는지 여부를 SIMS 분석을 이용하여 검증하였다. 이 분석의 샘플로는, 구체적으로는, 도 19 에 나타내는 바와 같이, 활성층이 되는 IGZO 막의 형성까지는, 실험예 1-1 에 관련된 TFT (500) 와 동일한 방법으로 실시하고, 소스 전극이나 드레인 전극은 형성하지 않고, 그대로 보호층이 되는 두께 100 ㎚ 의 Ga2O3 막을 성막한 것을 사용하였다. 그리고, 열처리의 유무로, SIMS 분석을 각각 실시하였다. 또한, 분석 방법의 자세한 것은, 실험예 4 와 동일하기 때문에 생략한다.
도 34 는 SIMS 분석에 의한 In 의 깊이와 2 차 이온 강도를 나타내는 도면이다. 도 35 는 SIMS 분석에 의한 Zn 의 깊이와 2 차 이온 강도를 나타내는 도면이다.
도 34 에 나타내는 결과로부터, IGZO 막 중의 In 은, 열처리가 있어도 Ga2O3 막까지는 거의 확산되어 있지 않은 것을 알 수 있다. 한편으로, IGZO 막 중의 Zn 은, 열처리가 있으면 Ga2O3 막 중까지 확산되어 있는 것을 알 수 있다.
이상의 결과로부터, TFT 완성 후에, 본 발명의 실시예에 관련된 제조 방법 (0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 제 1 절연막 (514) 의 두께와 열처리 온도를 조정) 을 이용하여 제작한 TFT 인지 여부를 확인하는 수단으로는, Zn 의 확산에 기초하는 확인 수단이 유효한 것으로 생각되며, 예를 들어 단면 TEM 관찰로 제 1 절연막 (514) 에 상당하는 영역에 Zn 을 나타내는 라인 (콘트라스트의 변화도 포함한다) 이 있는지 여부를 특정하는 수단 등을 들 수 있다.
＜실험예 7 : 다른 재료에 대한 관계식의 적용성의 검증＞
다음으로, 상기 서술한 「보호층의 재료가 상이해도 산소의 확산 거리 L 은 변함없는 것으로 생각된다」 라는 점에 대하여 검증한다. 즉, 제 1 절연막이 Ga2O3 막이 아니어도, 다른 재료, 예를 들어 금속 산화물이어도, 도 28 에 기초하는 상기의 관계식 「L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1」 을 그대로 적용시킬 수 있는지 검증하였다.
도 36 은 Ga2O3 막을 포함하는 실험예 4-3 의 샘플에 대한 SIMS 분석 결과와 IGZO 막 (In : Ga : Zn = 1 : 0.9 : 0.7) 을 포함하는 실험예 4-5 의 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
또한, 도 37 은 In, Ga, Zn 의 조성비가 In : Ga : Zn = 1.85 : 0.15 : 1, In : Ga : Zn = 1 : 1 : 1, In : Ga : Zn = 0.5 : 1.5 : 1 의 3 개의 IGZO 막을, 각각 실험예 4-3 과 동일한 조건 (단, 열처리 온도는 450 ℃) 으로 열처리한 각 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
또한, 도 38 은 조성비가 In : Ga : Zn = 0.5 : 1.5 : 1 인 IGZO 막을 실험예 4-3 과 동일한 조건 (단, 열처리 온도는 450 ℃) 으로 열처리한 샘플에 대한 SIMS 분석 결과와, SiO2 막을 실험예 4-3 과 동일한 조건 (단, 열처리 온도는 450 ℃) 으로 열처리한 샘플에 대한 SIMS 분석 결과를 나타내는 도면이다.
또한, 도 37 및 도 38 에 관련된 각 샘플에 대한 SIMS 분석은, 상기 서술한 SIMS 분석과 동일한 방법을 이용하여 실시하였다.
도 36 에 나타내는 SIMS 분석 결과로부터, 「Ga2O3 중」 에 관련된 실험 데이터와 「IGZO 중」 에 관련된 실험 데이터 사이에서, 18O/(16O＋18O) 의 비율은 상이하지만, 18O/(16O＋18O) 의 비율이 일정해지기 시작하는 표면으로부터의 거리는 동일한 것을 알 수 있다. 즉, 각 실험 데이터로부터, Ga2O3 막에 대한 18O (= 16O) 의 확산 거리 L 과 IGZO 막 (In : Ga : Zn = 1 : 0.9 : 0.7) 에 대한 18O (= 16O) 의 확산 거리 L 은, 동일한 12 ㎚ 인 것을 알 수 있었다.
이 실험 사실로부터, Ga2O3 막과 IGZO 막은 산소의 확산 거리 L 이 동일하고, 이 확산 거리 L 은 「L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1」 로 나타낸다는 결론이 얻어졌다.
또한, 도 37 에 나타내는 SIMS 분석 결과로부터, IGZO 중의 In, Ga, Zn 의 조성비가 In : Ga : Zn = 1.85 : 0.15 : 1, In : Ga : Zn = 1 : 1 : 1, In : Ga : Zn = 0.5 : 1.5 : 1 로 변화해도, 18O/(16O＋18O) 의 비율이 일정해지기 시작하는 표면으로부터의 거리 L 은 동일한 18 ㎚ 인 것을 알 수 있었다.
이 실험 사실로부터, IGZO 막은 그 조성비가 바뀌어도 산소의 확산 거리 L 이 동일하고, 이 확산 거리 L 은 「L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1」 로 나타낸다는 결론이 얻어졌다.
또한, 도 38 에 나타내는 SIMS 분석 결과로부터, 「IGZO (0.5 : 1.5 : 1)」 에 관련된 실험 데이터와 「SiO2」 에 관련된 실험 데이터 사이에서, 18O/(16O＋18O) 의 비율은 상이하지만, 18O/(16O＋18O) 의 비율이 일정해지기 시작하는 표면으로부터의 거리는 동일한 것을 알 수 있었다. 즉, 각 실험 데이터로부터, SiO2 막에 대한 18O 의 확산 거리 L 과 IGZO 막 (In : Ga : Zn = 0.5 : 1.5 : 1) 에 대한 18O (= 16O) 의 확산 거리 L 은, 동일한 18 ㎚ 인 것을 알 수 있었다.
이상, 도 36 ∼ 도 38 모든 실험 사실을 조합하면, 18O, 즉 산소의 확산 거리 L 은, SiO2 나 IGZO, Ga2O3 등의 재료, 특히 금속 산화물이면 변화하지 않고 (차이는 없고), 상기 관계식이 「L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1」 로 나타낸다는 결론이 얻어졌다.
즉, Ga2O3 막에 있어서의 산소의 확산 거리 L 이 「L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1」 로 나타낸 경우, 제 1 절연막이 Ga2O3 이외의 다른 재료로 구성되어 있어도, 상기의 관계식이 그대로 적용된다는 결론이 얻어졌다.

Claims (24)

  1. 산화물 반도체를 주체로 하는 반도체막을 성막하는 제 1 공정과,
    상기 제 1 공정 후에, 상기 반도체막의 면 상에 금속 산화물을 구성 재료로 하는 제 1 절연막을 성막하는 제 2 공정과,
    상기 제 2 공정 후에, 산화성 분위기 중에서 열처리하는 제 3 공정과,
    상기 제 3 공정 후에, 상기 제 1 절연막의 면 상에 제 2 절연막을 성막하는 제 4 공정을 갖고,
    상기 제 2 공정과 상기 제 3 공정 시에, 상기 제 1 절연막의 두께를 Z (㎚) 로 하고, 상기 제 3 공정에서의 열처리 온도를 T (℃) 로 하고, 상기 제 1 절연막 및 상기 반도체막 중으로의 산소의 확산 거리를 L (㎚) 로 했을 때, 0 ＜ Z ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하고,
    상기 제 2 절연막의 구성 재료는, 금속을 포함하고,
    상기 제 1 절연막은, 상기 제 2 절연막의 구성 재료의 적어도 일부의 금속과 상기 반도체막의 구성 재료의 적어도 일부의 금속의 양방을 포함하는, 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 공정과 상기 제 3 공정 시에, Z ≤ L - 1.0 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 공정과 상기 제 3 공정 시에, Z ≤ L - 2.0 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, 반도체 소자의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 공정과 상기 제 3 공정 시에, L - 5.0 ≤ Z 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, 반도체 소자의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 공정과 상기 제 3 공정 시에, L - 2.0 ≤ Z 의 관계식을 만족하도록 상기 제 1 절연막의 두께와 상기 열처리 온도를 조정하는, 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 공정 시에, 상기 제 1 절연막의 두께 Z 를, 2 ㎚ 이상으로 조정하는, 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 공정과 상기 제 4 공정 시에, 플라즈마를 발생하는 성막법을 이용하여 상기 제 1 절연막 및 상기 제 2 절연막을 성막하는, 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 공정에서는, 상기 제 4 공정에서의 성막보다 성막 속도를 낮추고 또한 플라즈마 전위를 낮추거나, 또는 성막 압력을 높이는, 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 2 공정에서는, 상기 제 1 절연막을 20 ㎚/min 이하의 성막 속도로 성막하는, 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 2 공정에서는, 상기 제 4 공정에서 상기 제 2 절연막을 성막하는 성막 시간보다 짧은 성막 시간에 상기 제 1 절연막을 성막하는, 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 공정에서는, 상기 반도체막의 두께가 5 ㎚ 이상이 되도록 성막하는, 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 4 공정 후에, 산화성 분위기하에 있어서 상기 제 3 공정에서의 열처리 온도보다 낮은 온도에서 열처리하는 제 5 공정을 추가로 갖는, 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 5 공정의 열처리 온도는 100 ℃ 이상인, 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 5 공정의 열처리 온도는 300 ℃ 이상인, 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 4 공정에서는, 상기 제 1 절연막보다 두께가 큰 상기 제 2 절연막을 성막하는, 반도체 소자의 제조 방법.
  16. 제 1 항에 있어서,
    상기 산화물 반도체는, In, Ga 및 Zn 중 적어도 1 종을 포함하는 비정질 산화물인, 반도체 소자의 제조 방법.
  17. 제 1 항에 있어서,
    상기 제 3 공정에서의 상기 열처리 온도를 600 ℃ 미만으로 하는, 반도체 소자의 제조 방법.
  18. 제 1 항에 있어서,
    상기 제 2 공정에서는, 상기 반도체막의 면 상 전체면에 상기 제 1 절연막을 성막하는, 반도체 소자의 제조 방법.
  19. 삭제
  20. 게이트 전극, 소스 전극, 및 드레인 전극을 형성하는 전극 형성 공정과,
    제 1 항에 기재된 반도체 소자의 제조 방법을 이용하여 활성층으로서의 상기 반도체막 그리고 상기 반도체막의 보호층 또는 게이트 절연층으로서의 상기 제 1 절연막 및 상기 제 2 절연막을 성막하는 비전극 형성 공정을 갖고,
    상기 비전극 형성 공정의 적어도 일부는, 상기 전극 형성 공정의 상기 게이트 전극의 형성과 상기 소스 및 드레인 전극의 형성 사이에 이루어지는, 전계 효과형 트랜지스터의 제조 방법.
  21. 제 20 항에 있어서,
    상기 전극 형성 공정과 상기 비전극 형성 공정은, 상기 게이트 전극이 보텀 게이트형이 되는 순서로 실시하고, 상기 제 1 절연막 및 상기 제 2 절연막을 상기 반도체막의 보호층으로서 성막하는, 전계 효과형 트랜지스터의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 절연막과 상기 제 2 절연막의 두께의 합계가 30 ㎚ 이상인, 전계 효과형 트랜지스터의 제조 방법.
  23. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 전극 형성 공정 중 상기 소스 전극 및 상기 드레인 전극의 형성은, 상기 소스 전극 및 상기 드레인 전극이 탑 콘택트형이 되도록 상기 제 1 공정과 상기 제 2 공정 사이에서 실시하고, 또한, 상기 소스 전극 및 상기 드레인 전극의 두께를 Y 로 했을 때, 0 ＜ Y ＜ L = 8 × 10-6 × T3 - 0.0092 × T2 ＋ 3.6 × T - 468 ± 0.1 의 관계식을 만족하도록 상기 소스 전극 및 상기 드레인 전극의 두께와 상기 열처리 온도를 조정하고,
    상기 소스 전극 및 드레인 전극은 금속 산화물을 구성 재료로 하는, 전계 효과형 트랜지스터의 제조 방법.
  24. 제 20 항에 있어서,
    상기 전극 형성 공정 중 상기 소스 전극 및 상기 드레인 전극의 형성은, 상기 소스 전극 및 상기 드레인 전극이 보텀 컨택트형이 되도록 상기 제 1 공정보다 전에 실시하는, 전계 효과형 트랜지스터의 제조 방법.
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