JP2011077514A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】酸化物半導体膜を用いる薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される構造の作製方法を提供することを課題の一つとする。
【解決手段】第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度で、昇温と降温を複数回繰り返す第２の熱処理を行うことによって、チャネル長に依存せず、酸化物半導体層を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを作製することができる。
【選択図】図１

Description

酸化物半導体を用いる半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御することが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。また、しきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。
ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
酸化物半導体膜を用いる薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される構造の作製方法を提供することを課題の一つとする。
また、薄膜トランジスタの高速化及び省電力化を図るに当たって、薄膜トランジスタのチャネル長を短くすることが挙げられる。しかし、特にチャネル長の短い薄膜トランジスタでは、しきい値電圧がマイナスにシフトしやすいといった所謂短チャネル効果の問題がある。
また、酸化物半導体膜を用いる薄膜トランジスタのしきい値電圧のバラツキを低減することも課題の一つとする。特に、液晶表示装置においては、個々の素子間でのバラツキが大きい場合、そのしきい値電圧のバラツキに起因する表示むらが発生する恐れがある。
本明細書で開示する本発明の一態様は、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度で、昇温と降温を複数回繰り返す第２の熱処理を行うことを特徴とする半導体装置の作製方法である。
また、本明細書で開示する本発明の一態様は、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度で、且つ第１の熱処理より長時間連続で第２の熱処理を行うことを特徴とする半導体装置の作製方法である。
本明細書で開示する本発明の一態様は、絶縁表面を有する基板上に、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層を形成した後、第１の熱処理を行い、酸化物半導体層上に、ソース電極層及びドレイン電極層を形成し、ゲート絶縁層、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接する保護絶縁層を形成し、保護絶縁層を形成した後、昇温と降温を複数回繰り返す第２の熱処理を行い、第２の熱処理は、第１の熱処理より低い温度で行うことを特徴とする半導体装置の作製方法である。
なお、酸化物半導体層のチャネル長は、２０μｍ以下であることが好ましい。また、第１の熱処理は、窒素雰囲気または希ガス雰囲気下で行うことが好ましい。また、第１の熱処理は、３５０℃以上７５０℃以下の温度で行うことが好ましい。また、第２の熱処理は、大気雰囲気、酸素雰囲気、窒素雰囲気または希ガス雰囲気下で行うことが好ましい。また、第２の熱処理は、１００℃以上３００℃以下の温度に昇温して行うことが好ましい。また、第２の熱処理は、昇温後室温まで降温することが好ましい。また、第２の熱処理は、昇温と降温との間に高温維持過程を有し、降温と昇温との間に低温維持過程を有し、高温維持過程と低温維持過程は１分以上６０分以下とすることが好ましい。また、第２の熱処理は、昇温と降温を３回乃至５０回繰り返すことが好ましい。
上記構成は、上記課題の少なくとも一つを解決する。
また、本明細書で開示する本発明の一態様は、絶縁表面を有する基板上に、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層を形成した後、第１の熱処理を行い、酸化物半導体層上に、ソース電極層及びドレイン電極層を形成し、ゲート絶縁層、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接する保護絶縁層を形成した後、昇温後第１の熱処理より長時間温度を保つ第２の熱処理を行い、第２の熱処理は、第１の熱処理より低い温度で行うことを特徴とする半導体装置の作製方法である。
なお、酸化物半導体層のチャネル長は、２０μｍ以下であることが好ましい。また、第１の熱処理は、窒素雰囲気または希ガス雰囲気下で行うことが好ましい。また、第１の熱処理は、３５０℃以上７５０℃以下の温度で行うことが好ましい。また、第２の熱処理は、大気雰囲気、酸素雰囲気、窒素雰囲気または希ガス雰囲気下で行うことが好ましい。また、第２の熱処理は、１００℃以上３００℃以下の温度に昇温して行うことが好ましい。また、第２の熱処理は、１時間以上５０時間以下行うことが好ましい。
本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する。ただし、ｍは必ずしも整数にはならない。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系薄膜とも呼ぶ。
また、酸化物半導体層に適用する酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。また上記酸化物半導体層中に酸化珪素を含ませてもよい。酸化物半導体層に結晶化を阻害する酸化珪素（ＳｉＯｘ（Ｘ＞０））を含ませることで、製造プロセス中において酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。なお、酸化物半導体層は非晶質な状態であることが好ましく、一部結晶化していてもよい。
また、加熱処理の条件または酸化物半導体層の材料によっては、酸化物半導体層が非晶質な状態から微結晶膜または多結晶膜となる場合もある。微結晶膜または多結晶膜となる場合であっても、ＴＦＴとしてスイッチング特性を得ることができる。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度で、昇温と降温を複数回繰り返す第２の熱処理を行うことによって、チャネル長に依存せず、酸化物半導体層を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを作製することができる。
本発明の一態様を示す作製工程の断面図である。 第２の熱処理の時間と温度の関係を示すグラフ。 本発明の一態様を示す半導体装置を説明する図である。 実施例１における第２の熱処理の時間と温度の関係を示すグラフ。 実施例１の薄膜トランジスタのしきい値電圧と移動度を示すグラフ。 実施例２の薄膜トランジスタの電流電圧特性を示すグラフ。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの構成を説明する図及び動作を説明するタイミングチャート。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 第２の熱処理の時間と温度の関係を示すグラフ。 実施例３の薄膜トランジスタのしきい値電圧と移動度を示すグラフ。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、図１（Ｅ）に示す薄膜トランジスタ４６１の作製方法の一形態について、薄膜トランジスタ作製工程の断面図である図１（Ａ）乃至図１（Ｅ）を用いて説明する。ここで、図１（Ｅ）に示す薄膜トランジスタ４６１は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。
まず、絶縁表面を有する基板である基板４００上に、フォトマスクを用いてフォトリソグラフィ工程によりゲート電極層４０１を設ける。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
基板４００としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、基板４００としてガラス基板を用いる場合には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英ガラス基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４０１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、または酸化窒化珪素膜から選ばれた一または複数の膜による積層構造により形成することができる。
ゲート電極層４０１としては、金属導電膜を用いることができる。金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いるのが好ましい。例えば、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電膜として単層、または２層構造、または４層以上の積層構造としてもよい。
次いで、ゲート電極層４０１上にゲート絶縁層４０２を形成する。
ゲート絶縁層４０２は、プラズマＣＶＤ法またはスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層または窒化酸化珪素層を単層でまたは積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層４０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、プラズマＣＶＤ法により、酸化珪素膜である膜厚１００ｎｍのゲート絶縁層４０２を形成する。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において加熱処理（４００℃以上基板の歪み点未満）を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層４０２としてもよい。
次いで、ゲート絶縁層４０２上に、膜厚５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下の酸化物半導体膜を形成する。酸化物半導体膜の形成後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜の膜厚を薄くすることで酸化物半導体層の形成後に加熱処理した場合に、酸化物半導体層が結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜１３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
また、酸化物半導体成膜用ターゲット中の酸化物半導体の相対密度は９９％以上とするのが好ましい。これにより、形成された酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高い薄膜トランジスタを得ることができる。本実施の形態では、酸化物半導体の相対密度が９７％の酸化物半導体ターゲットを用いる。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ 酸素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系薄膜の膜厚は、５ｎｍ〜２００ｎｍとする。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタ法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系薄膜を成膜する。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いるＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
また、ゲート絶縁層４０２、及び酸化物半導体膜を大気に触れさせることなく連続的に形成してもよい。大気に触れさせることなく成膜することで、界面が、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
次いで、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層４３２に加工する（図１（Ａ）参照。）。また、島状の酸化物半導体層４３２を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、第１の熱処理を行って、酸化物半導体層４３２の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の熱処理の温度は、３５０℃以上７５０℃以下、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３２を得る。本実施の形態では、酸化物半導体層４３２の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、希ガス雰囲気（ヘリウム、ネオン、アルゴン等）下等において脱水化または脱水素化を行う。
なお、第１の熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の熱処理は、電気炉を用いた加熱方法を用いることができる。なお、第１の熱処理は、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
また、第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶膜または多結晶膜となる場合もある。ここで、酸化物半導体層は、結晶化率が８０％以上または９０％以上の微結晶膜となることがある。また、酸化物半導体層の材料によっては、結晶を有さない酸化物半導体層となることもある。
また、酸化物半導体層の第１の熱処理は、島状の酸化物半導体層４３２に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
次いで、ゲート絶縁層４０２、及び酸化物半導体層４３２上にソース電極層及びドレイン電極層を形成するための導電膜を成膜する。
ソース電極層及びドレイン電極層を形成するための導電膜としては、ゲート電極層４０１と同様に、金属導電膜を用いることができる。金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いるのが好ましい。例えば、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電膜として単層、または２層構造、または４層以上の積層構造としてもよい。
フォトマスクを用いてフォトリソグラフィ工程により、ソース電極層及びドレイン電極層を形成するための導電膜から、ソース電極層またはドレイン電極層４０５ａ、４０５ｂを形成する（図１（Ｂ）参照。）。また、このとき酸化物半導体層４３２も一部がエッチングされ、溝部（凹部）を有する酸化物半導体層４３２となる。なお、薄膜トランジスタのチャネル長の長さは、ソース電極層４０５ａとドレイン電極層４０５ｂとの距離で定義される。
なお、ソース電極層またはドレイン電極層４０５ａ、４０５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、ゲート絶縁層４０２、酸化物半導体層４３２、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４３２の一部と接する保護絶縁層４０７を成膜する（図１（Ｃ）参照。）。保護絶縁層４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、保護絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。ここでは、保護絶縁層４０７は、スパッタリング法を用いて形成する。酸化物半導体層４３２の一部と接して形成される保護絶縁層４０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、酸化珪素膜を用いるのが好ましく、窒化酸化珪素膜、窒化珪素膜、酸化アルミニウム膜、酸化窒化アルミニウム膜又は窒化アルミニウム膜、を用いてもよい。
また、保護絶縁層４０７は、酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜又は酸化窒化アルミニウム膜の上に窒化珪素膜又は窒化アルミニウム膜を積層する構造としてもよい。特に窒化珪素膜は水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックしやすいので好ましい。
ここで、酸化物半導体層に水や水素が混入すると、酸化物半導体層がｎ型化し、薄膜トランジスタがノーマリーオンとなる恐れがある。また、酸化物半導体層に水や水素が混入すると、薄膜トランジスタの信頼性が低減する恐れがある。よって、保護絶縁層４０７により、酸化物半導体層４３２に水や水素等の不純物を混入させないようにするのは重要である。
また、保護絶縁層４０７に水や水素が混入すると、保護絶縁層４０７中の水や水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体層がｎ型化し、薄膜トランジスタがノーマリーオンとなる恐れがある。また、保護絶縁層４０７に水や水素が混入すると、薄膜トランジスタの信頼性が低減する恐れがある。よって、保護絶縁層４０７に水や水素等の不純物を混入させないようにするのは重要である。
本実施の形態では、保護絶縁層４０７として膜厚３００ｎｍの酸化珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素を形成することができる。
次いで、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁層４０２及び酸化物半導体層４３２に大気雰囲気下、酸素雰囲気下、窒素雰囲気下又は希ガス雰囲気（ヘリウム、ネオン、アルゴン等）下において昇温と降温を複数回繰り返す第２の熱処理を行って、酸化物半導体層４０３を形成する。（図１（Ｄ）および図１（Ｅ）参照。）。ここで、第２の熱処理は、第１の熱処理より低い温度で行う。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して酸素雰囲気下において第２の熱処理を行う。
第２の熱処理では、昇温過程、高温維持過程、降温過程及び低温維持過程からなるサイクルを複数回繰り返す。図２に第２の熱処理工程を、縦軸に温度、横軸に時間をとったグラフで示す。図２に示すように、第２の熱処理のサイクルは、時間ｔ１で温度Ｔ１から温度Ｔ２まで昇温する昇温過程と、時間ｔ２の間温度Ｔ２を維持する高温維持過程と、時間ｔ３で温度Ｔ２から温度Ｔ１まで冷却する降温過程と、時間ｔ４の間温度Ｔ１を維持する低温維持過程と、からなる。１回目のサイクルが終わると、同様に２回目のサイクルを開始し、Ｎ回目までサイクルを繰り返して第２の熱処理は終了する。
ここで、温度Ｔ１は、室温程度とするのが好ましく、温度Ｔ２は、１００℃以上３００℃以下とするのが好ましく、より好ましくは、１２５℃以上２５０℃以下とする。また、第２の熱処理のサイクルは、３回乃至５０回とするのが好ましい。また、時間ｔ１、時間ｔ２、時間ｔ３及び時間ｔ４は、１分乃至６０分程度とするのが好ましい。もちろん時間ｔ１、時間ｔ２、時間ｔ３及び時間ｔ４は、適宜それぞれ異なる時間にすればよい。また、時間ｔ１、時間ｔ２、時間ｔ３及び時間ｔ４のいずれかを同じ時間としてもよい。ただし、時間ｔ１、時間ｔ２、時間ｔ３及び時間ｔ４は、必ずしも１分乃至６０分程度とする必要はない。例えば、時間ｔ２及び時間ｔ４を１分未満とし、図２に示す第２の熱処理工程のグラフの概形が昇温と降温を頻繁に繰り返すような形状としてもよい。
また、第２の熱処理は、全く同じサイクルを複数回繰り返す必要はない。例えば、サイクル１回ごとに温度Ｔ１、温度Ｔ２、時間ｔ１〜時間ｔ４が異なるようにしても良い。
また、降温過程では、冷却された気体を送風して基板の降温を行ってもよい。冷却された気体を送風して基板の降温を行うことにより、自然冷却よりも基板の降温を急峻にすることができる。
ここで、薄膜トランジスタのしきい値電圧が０Ｖから大きく離れる、または同一基板上に複数形成された薄膜トランジスタのしきい値電圧にバラツキが生じることの原因として、ゲート絶縁層４０２と酸化物半導体層４３２の界面及び、酸化物半導体層４３２と保護絶縁層４０７の界面に形成されるダングリングボンドや、第１の熱処理の脱水化または脱水素化によって酸化物半導体層４３２中に空間が生じることが考えられる。
しかし、第２の熱処理を行うことによって、ゲート絶縁層４０２と酸化物半導体層４３２の界面及び、酸化物半導体層４３２と保護絶縁層４０７の界面に形成されるダングリングボンドの終端や、酸化物半導体層４３２中に空間の周辺に存在する原子の再配列を少しずつ行い、当該部位の構造を安定なものとした酸化物半導体層４０３を形成することができる。
また、保護絶縁層４０７として酸化珪素膜を用いている場合、酸化物半導体層４３２内の金属原子に結合しているヒドロキシル基中の水素原子が、酸化珪素膜中の珪素と結合している酸素原子のダングリングボンドに引き抜かれ、金属酸化物及び、ヒドロキシル基が結合した珪素が形成されると推測される。これにより、酸化物半導体層４０３中のさらなる脱水素化が図られ、薄膜トランジスタの信頼性向上を図ることができる。
よって、酸化物半導体層４０３を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されるようにすることができる。特に、チャネル長が２０μｍ以下と短い場合においても、同様に薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されるようにすることができる。また、この第２の熱処理により電界効果移動度の向上を図ることもできる。
また、酸化物半導体層４０３を有する薄膜トランジスタを、同一基板上に複数形成しても、薄膜トランジスタのしきい値電圧にバラツキが生じるのを防ぐことができる。
また、ＢＴストレス試験（バイアス・温度ストレス試験）を行った際のしきい値電圧のシフト量を低減することができ、信頼性の高い薄膜トランジスタを得ることができる。なお、本明細書中で、ＢＴストレス試験（バイアス・温度ストレス試験）とは、薄膜トランジスタに高温雰囲気下で、高ゲート電圧を印加する試験のことを指す。
よって、本実施の形態に示す作製方法を用いて表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
また、本実施の形態に示す作製方法を用いて表示装置の駆動回路部の薄膜トランジスタを作製することにより、しきい値電圧をマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
なお、第２の熱処理においては、酸素、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第２の熱処理は、電気炉を用いた加熱方法などを用いることができる。
なお、本実施の形態では、保護絶縁層４０７を成膜したすぐ後に第２の熱処理を行ったが、保護絶縁層上に、層間膜や配線層などを形成してから第２の熱処理を行ってもよい。つまり、保護絶縁層４０７を成膜した後ならば、いつ第２の熱処理を行ってもよい。例えば、表示装置の画素部に用いる薄膜トランジスタを作製する場合には、画素電極層形成後に第２の熱処理を行ってもよい。
また、第２の熱処理を行う前に、不活性ガス雰囲気下、または窒素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下）を行ってもよい。ここで、該加熱処理は、第１の熱処理温度より低い温度、且つ、第２の熱処理温度より高い温度とするのが好ましい。例えば、窒素雰囲気下で２５０℃、１時間程度行えばよい。
以上の工程より、絶縁表面を有する基板である基板４００上にゲート電極層４０１が設けられ、ゲート電極層４０１の上にゲート絶縁層４０２が設けられ、ゲート絶縁層４０２の上に酸化物半導体層４０３が設けられ、酸化物半導体層４０３の上にソース電極層またはドレイン電極層４０５ａ、４０５ｂが設けられ、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４０３の一部と接する保護絶縁層４０７が設けられている、チャネルエッチ型の薄膜トランジスタ４６１を形成することができる（図１（Ｅ）参照。）。
また、薄膜トランジスタ４６１はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタや、保護絶縁層４０７上に第２のゲート電極層を有する構造の薄膜トランジスタとすることもできる。
また、本実施の形態では、チャネルエッチ型の薄膜トランジスタ４６１の作製方法について説明したが、本実施の形態の構成はこれに限られるものではない。図３（Ａ）に示すような、ボトムゲート構造のボトムコンタクト型（逆コプラナ型とも呼ぶ）の薄膜トランジスタ４６０や、図３（Ｂ）に示すような、チャネルストップ型の薄膜トランジスタ４８１等も同様の材料、方法を用いて形成することができる。
ここで、薄膜トランジスタ４６０は、絶縁表面を有する基板である基板４５０上にゲート電極層４５１が設けられ、ゲート電極層４５１の上にゲート絶縁層４５２が設けられ、ゲート絶縁層４５２の上にソース電極層またはドレイン電極層４５５ａ、４５５ｂが設けられ、ソース電極層またはドレイン電極層４５５ａ、４５５ｂ及びゲート絶縁層４５２の上に酸化物半導体層４５３が設けられ、ゲート絶縁層４５２、酸化物半導体層４５３、ソース電極層４５５ａ及びドレイン電極層４５５ｂを覆い、酸化物半導体層４５３の一部と接する保護絶縁層４５７が設けられている。
なお、薄膜トランジスタ４６０の基板４５０、ゲート電極層４５１、ゲート絶縁層４５２、ソース電極層またはドレイン電極層４５５ａ、４５５ｂ、酸化物半導体層４５３及び保護絶縁層４５７は、図１に示す薄膜トランジスタ４６１の基板４００、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層またはドレイン電極層４０５ａ、４０５ｂ、酸化物半導体層４０３及び保護絶縁層４０７と対応しており、同様の材料、方法を用いて作製することができる。
また、薄膜トランジスタ４８１は、絶縁表面を有する基板である基板４７０上にゲート電極層４７１が設けられ、ゲート電極層４７１の上にゲート絶縁層４７２が設けられ、ゲート絶縁層４７２の上に酸化物半導体層４７３が設けられ、酸化物半導体層４７３の上にチャネル保護層４８０が設けられ、酸化物半導体層４７３及びチャネル保護層４８０の上にソース電極層またはドレイン電極層４７５ａ、４７５ｂが設けられ、ゲート絶縁層４７２、酸化物半導体層４７３、チャネル保護層４８０、ソース電極層４７５ａ及びドレイン電極層４７５ｂを覆い、チャネル保護層４８０の一部と接する保護絶縁層４７７が設けられている。
また、チャネル保護層４８０は、保護絶縁層４０７と同様の材料、方法で絶縁膜を成膜した後、エッチングにより形状を加工する。例えば、酸化物半導体層４７３上にスパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することにより、チャネル保護層４８０を形成する。また、チャネル保護層４８０は、酸化物半導体層４７３の形成後大気に触れることなく、連続的に形成することもできる。これにより、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく積層界面を形成することができる。
なお、薄膜トランジスタ４８１の基板４７０、ゲート電極層４７１、ゲート絶縁層４７２、ソース電極層またはドレイン電極層４７５ａ、４７５ｂ、酸化物半導体層４７３及び保護絶縁層４７７は、薄膜トランジスタ４６１の基板４００、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層またはドレイン電極層４０５ａ、４０５ｂ、酸化物半導体層４０３及び保護絶縁層４０７と対応しており、同様の材料、方法を用いて作製することができる。
以上のように、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度で、昇温と降温を複数回繰り返す第２の熱処理を行うことによって、チャネル長に殆ど依存せず、酸化物半導体層を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる方法で第２の熱処理を行う。実施の形態１では、第２の熱処理として、第１の熱処理より低い温度で、昇温と降温を複数回繰り返して熱処理を行ったが、本実施の形態では、第２の熱処理として、第１の熱処理より低い温度に保ったまま、第１の熱処理より長時間連続して熱処理を行う。
第２の熱処理までは、実施の形態１と同様の工程で薄膜トランジスタを作製する（図１（Ｃ）参照。）。
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁層４０２及び酸化物半導体層４３２に大気雰囲気下、酸素雰囲気下、窒素雰囲気下又は希ガス（ヘリウム、ネオン、アルゴン等）雰囲気下において第１の熱処理より低い温度に保ったまま、第１の熱処理より長時間連続して第２の熱処理を行って、酸化物半導体層４０３を形成する。（図１（Ｄ）および図１（Ｅ）参照。）。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して酸素雰囲気下において第２の熱処理を行う。
本実施の形態に示す第２の熱処理は、昇温過程、高温維持過程、降温過程及び低温維持過程の４工程からなるが、各工程を一度ずつしか行わない。つまり、一度昇温すると降温過程を経て第２の熱処理が終わるまで、温度Ｔ２のままで高温維持過程を続けることになる。図３６に第２の熱処理工程を、縦軸に温度、横軸に時間をとったグラフで示す。図３６に示すように、第２の熱処理工程は、時間ｔ１で温度Ｔ１から温度Ｔ２まで昇温する昇温過程と、時間ｔ２の間温度Ｔ２を維持する高温維持過程と、時間ｔ３で温度Ｔ２から温度Ｔ１まで冷却する降温過程と、時間ｔ４の間温度Ｔ１を維持する低温維持過程と、からなる。なお、低温維持過程については必ずしも行う必要はない。
ここで、温度Ｔ１は、室温程度とするのが好ましく、温度Ｔ２は、１００℃以上３００℃以下とするのが好ましく、より好ましくは、１２５℃以上２５０℃以下とする。また、時間ｔ１、時間ｔ３及び時間ｔ４は、１分乃至６０分程度とするのが好ましい。時間ｔ２は、１時間以上５０時間以下とするのが好ましい。時間ｔ１、時間ｔ２、時間ｔ３及び時間ｔ４は、適宜それぞれ異なる時間としてもよいが、ｔ２＞ｔ１＋ｔ３＋ｔ４となるようにする。
また、降温過程では、冷却された気体を送風して基板の降温を行ってもよい。冷却された気体を送風して基板の降温を行うことにより、自然冷却よりも基板の降温を急峻にすることができる。
第１の熱処理より低温度、長時間連続の第２の熱処理を行うことによって、実施の形態１に記載した昇温と降温を繰り返す第２の熱処理と同様に、ゲート絶縁層４０２と酸化物半導体層４３２の界面及び、酸化物半導体層４３２と保護絶縁層４０７の界面に形成されるダングリングボンドの終端や、酸化物半導体層４３２中に空間の周辺に存在する原子の再配列を少しずつ行い、当該部位の構造を安定なものとした酸化物半導体層４０３を形成することができる。
よって、酸化物半導体層４０３を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されるようにすることができる。特に、チャネル長が２０μｍ以下と短い場合においても、同様に薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されるようにすることができる。また、この第２の熱処理により電界効果移動度の向上を図ることもできる。
また、酸化物半導体層４０３を有する薄膜トランジスタを、同一基板上に複数形成しても、薄膜トランジスタのしきい値電圧にバラツキが生じるのを防ぐことができる。
また、ＢＴストレス試験（バイアス・温度ストレス試験）を行った際のしきい値電圧のシフト量を低減することができ、信頼性の高い薄膜トランジスタを得ることができる。
よって、本実施の形態に示す作製方法を用いて表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
また、本実施の形態に示す作製方法を用いて表示装置の駆動回路部の薄膜トランジスタを作製することにより、しきい値電圧を殆どマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
なお、第２の熱処理においては、酸素、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第２の熱処理は、電気炉を用いた加熱方法などを用いることができる。
なお、第２の熱処理は、必ずしも保護絶縁層４０７を形成したすぐ後に行う必要はない。保護絶縁層上に、層間膜や配線層などを形成してから第２の熱処理を行ってもよい。つまり、保護絶縁層４０７を形成した後ならば、いつ第２の熱処理を行ってもよい。例えば、表示装置の画素部に用いる薄膜トランジスタを作製する場合には、画素電極層形成後に第２の熱処理を行ってもよい。
また、第２の熱処理を行う前に、不活性ガス雰囲気下、または窒素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下）を行ってもよい。ここで、該加熱処理は、第１の熱処理温度より低い温度、且つ、第２の熱処理温度より高い温度とするのが好ましい。例えば、窒素雰囲気下で２５０℃、１時間程度行えばよい。
以上の工程より、実施の形態１と同様に、絶縁表面を有する基板である基板４００上にゲート電極層４０１が設けられ、ゲート電極層４０１の上にゲート絶縁層４０２が設けられ、ゲート絶縁層４０２の上に酸化物半導体層４０３が設けられ、酸化物半導体層４０３の上にソース電極層またはドレイン電極層４０５ａ、４０５ｂが設けられ、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４０３の一部と接する保護絶縁層４０７が設けられている、チャネルエッチ型の薄膜トランジスタ４６１を形成することができる（図１（Ｅ）参照。）。
よって、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度に保ったまま、第１の熱処理より長時間連続して第２の熱処理を行うことによって、チャネル長に依存せず、酸化物半導体層を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なり、保護絶縁層４０７を形成する前に第３の熱処理を行って、薄膜トランジスタを作製する。
ソース電極層またはドレイン電極層４０５ａ、４０５ｂを形成するまでは、実施の形態１と同様の工程で薄膜トランジスタを作製する（図１（Ｂ）参照。）。
それから、第３の熱処理を行って、酸化物半導体層４３２の、ソース電極層またはドレイン電極層４０５ａ、４０５ｂから露出した領域（バックチャネル）の脱水または脱水素化を行う。第３の熱処理は、１００℃乃至３００℃の温度で行うのが好ましく、真空中、酸素雰囲気下、希ガス雰囲気（ヘリウム、ネオン、アルゴン等）下または減圧下において行うのが好ましい。また、第３の熱処理の時間は、１分乃至６０分とするのが好ましい。
第３の熱処理によって、水や水素の侵入によりバックチャネルに形成される余剰キャリアを除去することができる。これにより、後の工程で行う、実施の形態１及び実施の形態２で示した第２の熱処理の熱処理時間を短縮しても同様の効果を得ることができるようになる。
次に、実施の形態１で示したように、ゲート絶縁層４０２、酸化物半導体層４３２、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体層４３２の一部と接する保護絶縁層４０７を形成する（図１（Ｃ）参照。）。保護絶縁層４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、保護絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。ここでは、保護絶縁層４０７は、酸素雰囲気下とし、大気に触れさせることなく、室温以上１００℃以下程度の成膜温度でスパッタリング法を用いて形成する。酸化物半導体層４３２の一部と接して形成される保護絶縁層４０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、酸化珪素膜を用いるのが好ましい。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。
また、保護絶縁層４０７は、酸化珪素膜上に窒化珪素膜を積層する構造としてもよく、窒化珪素膜は水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックしやすいので好ましい。窒化珪素膜の積層も大気に触れさせることなく行い、保護絶縁層４０７に水、水素等の不純物を混入させないことが重要である。
次いで、実施の形態１または実施の形態２に示す、第１の熱処理より低い温度で、昇温と降温を複数回繰り返す第２の熱処理か、第１の熱処理より低い温度に保ったまま、第１の熱処理より長時間連続して行う第２の熱処理を行って、酸化物半導体層４０３を形成し、チャネルエッチ型の薄膜トランジスタ４６１を作製することができる（図１（Ｅ）参照。）。
このとき、第２の熱処理の前に第３の熱処理を行っておくことによって、第２の熱処理の時間を短くしても、酸化物半導体層４０３を有する薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されるようにすることができる。特に、チャネル長が２０μｍ以下と短い場合においても、同様に薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されるようにすることができる。また、この第２の熱処理により電界効果移動度の向上を図ることもできる。
また、第２の熱処理の前に第３の熱処理を行っておくことによって、第２の熱処理の時間を短くしても、酸化物半導体層４０３を有する薄膜トランジスタを、同一基板上に複数形成しても、薄膜トランジスタのしきい値電圧にバラツキが生じるのを防ぐことができる。
また、第２の熱処理の前に第３の熱処理を行っておくことによって、第２の熱処理の時間を短くしても、ＢＴストレス試験（バイアス・温度ストレス試験）を行った際のしきい値電圧のシフト量を低減することができ、信頼性の高い薄膜トランジスタを得ることができる。
よって、本実施の形態に示す作製方法を用いて表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
また、本実施の形態に示す作製方法を用いて表示装置の駆動回路部の薄膜トランジスタを作製することにより、しきい値電圧をマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態３に従って形成する。また、実施の形態１乃至実施の形態３に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１１（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御ＩＣともいう）に接続されている。
図１１（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例として、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図１１（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
また、実施の形態１乃至実施の形態３に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである。図１２（Ａ）、図１２（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジスタを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦＴである例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナログ信号である場合が多い。
次に、図１２（Ａ）の信号線駆動回路の動作について、図１２（Ｂ）のタイミングチャートを参照して説明する。図１２（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のために誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないものであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにおいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれることによって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃至実施の形態３に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又はＰチャネル型のいずれかの極性のみで構成することができる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態について図１３及び図１４を用いて説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバッファなどを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（Ｎは３以上の自然数）を有している（図１３（Ａ）参照）。図１３（Ａ）に示すシフトレジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎは２以上の自然数）が入力される。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２）のパルス出力回路１０＿ｎ＋２からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／または二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が出力される。なお、図１３（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜第４の配線１４のいずれかと電気的に接続されている。例えば、図１３（Ａ）において、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されている。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１３（Ｂ）参照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜トランジスタの他に、４端子の薄膜トランジスタを用いることができる。図１３（Ｃ）に４端子の薄膜トランジスタ２８のシンボルについて示す。図１３（Ｃ）に示す薄膜トランジスタ２８のシンボルは、４端子の薄膜トランジスタを意味し、図面等で以下用いることとする。薄膜トランジスタ２８は、第１のゲート電極に入力される第１の制御信号Ｇ１及び第２のゲート電極に入力される第２の制御信号Ｇ２によって、Ｉｎ端子とＯｕｔ端子間の電気的な制御を行うことのできる素子である。
図１３（Ｃ）に示す薄膜トランジスタ２８のしきい値電圧は、薄膜トランジスタ２８のチャネル形成領域の上下にゲート絶縁膜を介してゲート電極を設け、上部及び／または下部のゲート電極の電位を制御することにより所望の値に制御することができる。
次に、図１３（Ｂ）に示したパルス出力回路の具体的な回路構成の一例について、図１３（Ｄ）で説明する。
図１３（Ｄ）に示す第１のパルス出力回路１０＿１は、第１のトランジスタ３１〜第１３のトランジスタ４３を有している。また、上述した第１の入力端子２１〜第５の入力端子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１３のトランジスタ４３に信号、または電源電位が供給される。ここで図１３（Ｄ）の各電源線の電源電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。なお電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお図１３（Ｄ）に図示するように、第１のトランジスタ３１〜第１３のトランジスタ４３のうち、第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９には、図１３（Ｃ）で示した４端子の薄膜トランジスタ２８を用いることが好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパルス出力回路の誤動作を低減することができるトランジスタである。そのため、図１３（Ｃ）で示した４端子の薄膜トランジスタ２８を用いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス出力回路とすることができる。なお図１３（Ｄ）では第１の制御信号Ｇ１及び第２の制御信号Ｇ２が同じ制御信号としたが、異なる制御信号が入力される構成としてもよい。
図１３（Ｄ）において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８の第２端子に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が第２の入力端子２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気的に接続され、ゲート電極（第１のゲート電極及び第２のゲート電極）が電源線５２に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に電気的に接続されている。
図１３（Ｄ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢとする（図１４（Ａ）参照）。
図１４（Ａ）に、図１３（Ｄ）で説明したパルス出力回路を第１のパルス出力回路１０＿１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソースの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
なお図１３（Ｄ）、図１４（Ａ）において、ノードＡを浮遊状態とすることによりブートストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１４（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャートについて図１４（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場合、図１４（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
なお、図１４（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下のような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。そのため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間ともに、大きな電圧が印加されるために大きなストレスがかかり、トランジスタの劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないようにすることができる。つまり、第９のトランジスタ３９を設けることにより、第１のトランジスタ３１のゲートとソースの間に印加される負の電圧の値を小さくすることができる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１のゲートとソースの間に印加される負の電圧も小さくできるため、ストレスによる第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続されるように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトランジスタ３９を省略してもよく、トランジスタ数を削減することに利点がある。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給されるクロック信号は、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジスタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏する。なお、図１４（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２回生じることとなる。一方、図１４（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオン、第８のトランジスタ３８がオフの状態、次いで、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトランジスタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、第７のトランジスタ３７のゲート電極（第１のゲート電極及び第２のゲート電極）に第３の入力端子２３によってクロック信号を供給し、第８のトランジスタ３８のゲート電極（第１のゲート電極及び第２のゲート電極）に第２の入力端子２２によってクロック信号を供給される接続関係とすることが好適である。なぜなら、ノードＢの電位の変動回数が低減され、ノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制することができる。
実施の形態１に示す薄膜トランジスタの作製方法を用いて上記駆動回路の薄膜トランジスタを作製することにより、しきい値電圧をマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図７を用いて説明する。図７（Ａ１）（Ａ２）は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図７（Ｂ）は、図７（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図７（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図７（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図７（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０４１、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する酸化物絶縁層４０３２、４０３３が設けられ、酸化物絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
またスペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なおスペーサ４０３５として球状のスペーサを用いてもよい。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラーフィルタ）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。
薄膜トランジスタ４０１１は、保護絶縁膜としてチャネル形成領域を含む半導体層に接して絶縁層４０４１が形成されている。絶縁層４０４１は、例えば実施の形態１で示した保護絶縁層４０７と同様な材料及び方法で形成すればよい。ここでは、絶縁層４０４１として、実施の形態１と同様にスパッタリング法により酸化珪素膜を形成する。
また、絶縁層４０４１上に保護絶縁層４０２０が形成されている。保護絶縁層４０２０は、実施の形態１で示した保護絶縁層４０７と同様な材料及び方法で形成すればよい。ここでは、絶縁層４０２０として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、薄膜トランジスタの表面凹凸を低減するため、絶縁層４０２０上に平坦化絶縁膜として機能する絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５は、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図７においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図１６は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図１６は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。
実施の形態１に示す薄膜トランジスタの作製方法を用いて上記液晶表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
また、実施の形態１に示す薄膜トランジスタの作製方法を用いて液晶表示装置の駆動回路の薄膜トランジスタを作製することにより、しきい値電圧をマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
半導体装置の一形態として電子ペーパーの例を示す。
実施の形態１の薄膜トランジスタは、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
図１５は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。
図１５の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、半導体層と接する絶縁膜５８３に覆われている。薄膜トランジスタ５８１のソース電極層又はドレイン電極層は第１の電極層５８７と、絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と基板５９６上に形成された第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１５参照。）。第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
実施の形態１乃至実施の形態３に示す薄膜トランジスタの作製方法を用いて上記電子ペーパーの画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
（実施の形態７）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図９は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図９と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図９に示す画素構成は、これに限定されない。例えば、図９に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１０を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１０（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴである駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
下面射出構造の発光素子について図１０（Ａ）を用いて説明する。
駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１０（Ａ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が形成されており、陰極７０１３上にＥＬ層７０１４、陽極７０１５が順に積層されている。なお、透光性を有する導電膜７０１７は、酸化物絶縁層７０３１に形成されたコンタクトホールを介して駆動用ＴＦＴ７０１１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることができる。
また、陰極７０１３は様々な材料を用いることができるが、仕事関数が小さい材料、例えば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。図１０（Ａ）では、陰極７０１３の膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングして透光性を有する導電膜７０１７と陰極７０１３を形成してもよく、この場合、同じマスクを用いてエッチングすることができ、好ましい。
また、陰極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、陰極７０１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、陰極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陰極７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０１４上に形成する陽極７０１５としては、様々な材料を用いることができるが、仕事関数が大きい材料、例えば、窒化チタン、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ（酸化インジウム酸化亜鉛）、ＺｎＯなどの透明導電性材料が好ましい。また、陽極７０１５上に遮蔽膜７０１６、例えば光を遮光する金属、光を反射する金属等を用いる。本実施の形態では、陽極７０１５としてＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
陰極７０１３及び陽極７０１５で、ＥＬ層７０１４を挟んでいる領域が発光素子７０１２に相当する。図１０（Ａ）に示した素子構造の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
なお、図１０（Ａ）ではゲート電極層として透光性を有する導電膜を用いる例を示しており、発光素子７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、駆動用ＴＦＴ７０１１のゲート電極層やソース電極層を通過して射出させる。駆動用ＴＦＴ７０１１のゲート電極層やソース電極層として透光性を有する導電膜を用い、開口率を向上することができる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁層７０３５によって覆う。なお、図１０（Ａ）ではオーバーコート層７０３４は薄い膜厚で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸を平坦化する機能を有している。
また、保護絶縁層７０３５及び絶縁層７０３２に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する。図１０（Ａ）では、ドレイン電極層７０３０に達するコンタクトホールと、隔壁７０１９と、を重ねるレイアウトとすることで開口率の向上を図ることができる。
次に、両面射出構造の発光素子について、図１０（Ｂ）を用いて説明する。
図１０（Ｂ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が形成されており、陰極７０２３上にＥＬ層７０２４、陽極７０２５が順に積層されている。なお、透光性を有する導電膜７０２７は酸化物絶縁層７０４１に形成されたコンタクトホールを介して駆動用ＴＦＴ７０２１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることができる。
また、陰極７０２３は様々な材料を用いることができるが、仕事関数が小さい材料、例えば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本実施の形態では、陰極７０２３の膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０２３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングして透光性を有する導電膜７０２７と陰極７０２３を形成してもよく、この場合、同じマスクを用いてエッチングすることができ、好ましい。
また、陰極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、陰極７０２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、陰極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陰極７０２３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、陰極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０２４上に形成する陽極７０２５としては、様々な材料を用いることができるが、仕事関数が大きい材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料が好ましい。本実施の形態では、陽極７０２５として酸化珪素を含むＩＴＯ膜を用いる。
陰極７０２３及び陽極７０２５で、ＥＬ層７０２４を挟んでいる領域が発光素子７０２２に相当する。図１０（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、図１０（Ｂ）ではゲート電極層として透光性を有する導電膜を用いる例を示しており、発光素子７０２２から陰極７０２３側に発せられる光は、カラーフィルタ層７０４３を通過し、駆動用ＴＦＴ７０２１のゲート電極層やソース電極層を通過して射出させる。駆動用ＴＦＴ７０２１のゲート電極層やソース電極層として透光性を有する導電膜を用いることで、陽極７０２５側の開口率と陰極７０２３側の開口率をほぼ同一とすることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁層７０４５によって覆う。
また、保護絶縁層７０４５及び絶縁層７０４２に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。ドレイン電極層に達するコンタクトホールと、隔壁７０２９とを重ねるレイアウトとすることで陽極７０２５側の開口率と陰極７０２３側の開口率をほぼ同一とすることができる。
また、保護絶縁層７０４５及び絶縁層７０４２に形成され、且つ、透光性を有する導電膜７０２７に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、陽極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラーフィルタ層を備えた封止基板を陽極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１０（Ｃ）を用いて説明する。
図１０（Ｃ）に、駆動用ＴＦＴである駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１０（Ｃ）では、駆動用ＴＦＴ７００１と接続電極層７０５０を介して電気的に接続された発光素子７００２の陰極７００３が形成されており、陰極７００３上にＥＬ層７００４、陽極７００５が順に積層されている。
また、陰極７００３は様々な材料を用いることができるが、仕事関数が小さい材料、例えば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、陰極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、陰極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、陰極７００３及び隔壁７００９上に形成するＥＬ層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陰極７００３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。この順に積層する場合は、陰極７００３は陽極として機能することとなる。
図１０（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、消費電力を比較する場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５でＥＬ層７００４を挟んでいる領域が発光素子７００２に相当する。図１０（Ｃ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
また、図１０（Ｃ）において、駆動用ＴＦＴ７００１は薄膜トランジスタ４６１を用いる例を示しているが、特に限定されず、薄膜トランジスタ４６０または薄膜トランジスタ４８１を用いることができる。
また、図１０（Ｃ）において、駆動用ＴＦＴ７００１のドレイン電極層は、接続電極層７０５０と酸化物絶縁層７０５１を介して電気的に接続し、接続電極層は、保護絶縁層７０５２及び絶縁層７０５５を介して陰極７００３と電気的に接続する。平坦化絶縁層７０５３は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０５３を形成してもよい。平坦化絶縁層７０５３の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
また、図１０（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７００２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色発光素子を加えた４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１０（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子として、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成してもよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
また、発光素子、及び隔壁を設けない構成であれば液晶表示装置にも適用することができる。液晶表示装置の場合について図３５に示す。
駆動用ＴＦＴ７０７１がｎ型の場合について示す。図３５では、駆動用ＴＦＴ７０７１と電気的に接続された透光性を有する導電膜７０６７を有し、透光性を有する導電膜７０６７は、酸化物絶縁層７０６１及び保護絶縁層７０６２に形成されたコンタクトホールを介して駆動用ＴＦＴ７０７１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０６７としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることができる。
なお、図３５ではゲート電極層として透光性を有する導電膜を用いる例を示しており、バックライトなどから発せられる光は、カラーフィルタ層７０６３を通過して射出させる。よって、駆動用ＴＦＴ７０７１のゲート電極層やソース電極層として透光性を有する導電膜を用い、開口率を向上することができる。
カラーフィルタ層７０６３はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０６３はオーバーコート層７０６４で覆われ、さらに保護絶縁層７０６５によって覆われる。なお、図３５ではオーバーコート層７０６４は薄い膜厚で図示したが、オーバーコート層７０６４は、カラーフィルタ層７０６３に起因する凹凸を平坦化する機能を有している。
さらに透光性を有する導電膜７０６７の上に液晶層を設けることにより、液晶表示装置にも適用することができる。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図８を用いて説明する。図８（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、図８（Ｂ）は、図８（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図８（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
薄膜トランジスタ４５０９は、保護絶縁膜としてチャネル形成領域を含む半導体層に接して絶縁層４５４１が形成されている。絶縁層４５４１は実施の形態１で示した保護絶縁層４０７と同様な材料及び方法で形成すればよい。また、薄膜トランジスタの表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４５４４で覆う構成となっている。ここでは、絶縁層４５４１として、実施の形態１に示す保護絶縁層４０７を用いてスパッタ法により酸化珪素膜を形成する。
また、絶縁層４５４１上に保護絶縁層４５４３が形成されている。保護絶縁層４５４３は実施の形態１で示した保護絶縁層４０７と同様な材料及び方法で形成すればよい。ここでは、保護絶縁層４５４３として、ＰＣＶＤ法により窒化珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４５４４を形成する。絶縁層４５４４としては、実施の形態５で示した絶縁層４０２１と同様な材料及び方法で形成すればよい。ここでは、平坦化絶縁層４５４４としてアクリルを用いる。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図８の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
実施の形態１乃至実施の形態３に示す薄膜トランジスタの作製方法を用いて上記発光表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
また、実施の形態１乃至実施の形態３に示す薄膜トランジスタの作製方法を用いて発光表示装置の駆動回路の薄膜トランジスタを作製することにより、しきい値電圧をマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１７に示す。
図１７は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１７では表示部２７０５）に文章を表示し、左側の表示部（図１７では表示部２７０７）に画像を表示することができる。
また、図１７では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１８（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１８（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部９７０３と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム９７００の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１９（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図１９（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図１９（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図１９（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図１９（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図２０（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２０（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２０（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図２０（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本体を腕に装着するためのバンド部９２０４、腕に対するバンド部９２０４の固定状態を調節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッチや、撮像開始指示スイッチの他、例えばスイッチを押すとインターネット用のプログラムが起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図２０（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指などで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２０（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テレビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２０（Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。図２０（Ｂ）に示す携帯電話は、小型、且つ、軽量であるため、バッテリー容量が限られており、表示部９２０１に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。
なお、図２０（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定されず、携行できる形状を有しているものであればよい。
（実施の形態１０）
本実施の形態では、半導体装置の一形態として、実施の形態１で示す薄膜トランジスタを有する表示装置の例を図２１乃至図３４を用いて説明する。本実施の形態は、表示素子として液晶素子を用いた液晶表示装置の例を図２１乃至図３４を用いて説明する。図２１乃至図３４の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１で示す薄膜トランジスタを適用することができ、実施の形態１で示す工程で同様に作製できる電気特性及び信頼性の高い薄膜トランジスタである。ＴＦＴ６２８及びＴＦＴ６２９は、酸化物半導体層をチャネル形成領域とする薄膜トランジスタである。図２１乃至図３４では、薄膜トランジスタの一例として図４に示す薄膜トランジスタを用いる場合について説明するが、これに限定されるものではない。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型とは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図２２及び図２３は、それぞれ画素電極層及び対向電極層を示している。なお、図２２は画素電極層が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を図２１に表している。また、図２３は対向電極層が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
図２１は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
対向基板６０１においてスペーサ（図示せず）が形成される位置には、第１の着色膜、第２の着色膜、第３着色膜（図示せず）、対向電極層６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサの高さを異ならせている。画素電極層６２４上には配向膜６４８が形成され、同様に対向電極層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１の間に液晶層６５０が形成されている。
スペーサはここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサを基板６００上に形成される画素電極層６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成される。画素電極層６２４は、ＴＦＴ６２８、配線６１６、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６９６、絶縁膜６９６を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１で示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同時に形成した第１の容量配線である容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８と同時に形成した第２の容量配線である容量配線６１７で構成される。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形成されている。
図２２に基板６００上の平面構造を示す。画素電極層６２４は実施の形態１で示した材料を用いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。
図２２に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６により構成されている。画素電極層６２４と画素電極層６２６はサブピクセルである。
図２３に対向基板側の構造を示す。対向電極層６４０は、画素電極層６２４と同様の材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突起６４４が形成されている。なお、図２３に基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配置されている様子を示している。
この画素構造の等価回路を図２４に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２５乃至図２８を用いて説明する。
図２５と図２６は、ＶＡ型液晶表示パネルの画素構造を示している。図２６は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２５に表している。以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、絶縁膜６９６及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極層６２６は、絶縁膜６２０、絶縁膜６９６及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを適宜用いることができる。また、容量配線６９０が設けられている。なお、ゲート配線６０２、ゲート配線６０３及び容量配線６９０上にはゲート絶縁膜６０６が形成されている。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が形成されている。画素電極層６２４と画素電極層６２６に印加する電圧のタイミングを、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図２８に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、ＴＦＴ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶素子６５１と液晶素子６５２の液晶の配向を精密に制御して視野角を広げることができる。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図２７に対向基板側の構造を示す。対向電極層６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。なお、図２７に基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配置されている様子を示している。
画素電極層６２４及び画素電極層６２６上には配向膜６４８が形成され、同様に対向電極層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１の間に液晶層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。また、図２５乃至図２８で説明する表示パネルの画素構造は、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造となっている。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
図２９は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電極は設けられていない。基板６００と対向基板６０１の間に、配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、第１の画素電極である画素電極層６０７及び画素電極層６０７に接続する容量配線６０４、並びに実施の形態１で示すＴＦＴ６２８が形成される。また、画素電極層６０７は略画素の形状に区画化した形状で形成する。なお、画素電極層６０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極となる画素電極層６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０の上に絶縁膜６９６が形成される。また、絶縁膜６９６上には、絶縁膜６２０及び絶縁膜６９６に形成されるコンタクトホールにおいて、配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は実施の形態５で示した画素電極層４０３０と同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成される。なお、保持容量は第１の画素電極である画素電極層６０７と第２の画素電極である画素電極層６２４の間で形成している。
図３０は、画素電極の構成を示す平面図である。図３０に示す切断線Ｏ−Ｐに対応する断面構造を図２９に表している。画素電極層６２４にはスリット６２５が設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界は画素電極層６０７と画素電極層６２４の間で発生する。画素電極層６０７と画素電極層６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極層６０７と画素電極層６２４は共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３１と図３２は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３２は平面図であり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３１に表している。以下の説明ではこの両図を参照して説明する。
図３１は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電極は設けられていない。基板６００と対向基板６０１の間に、配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１で示すＴＦＴ６２８が形成される。共通電位線６０９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。また、第１の画素電極である画素電極層６０７は略画素の形状に区画化した形状で形成する。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレインの一方の電極となる。配線６１８は、ソース及びドレインの他方の電極となり第２の画素電極である画素電極層６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成され、絶縁膜６２０上に絶縁膜６９６が形成される。また、絶縁膜６９６上には、絶縁膜６２０及び絶縁膜６９６に形成されるコンタクトホール６２３において、配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は実施の形態５で示した画素電極層４０３０と同様の材料を用いて形成する。なお、図３２に示すように、画素電極層６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極層６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、それにより形成している。容量電極６１５と画素電極層６２４はコンタクトホール６３３を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３３と図３４は、ＴＮ型の液晶表示装置の画素構造を示している。図３４は平面図であり、図中に示す切断線Ｋ−Ｌに対応する断面構造を図３３に表している。以下の説明ではこの両図を参照して説明する。
画素電極層６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態１に示すＴＦＴのいずれかを適用することができる。
画素電極層６２４は、先の実施の形態に示す画素電極層と同様の材料を用いて形成される。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ゲート配線６０２及び容量配線６０４上にはゲート絶縁膜６０６が形成される。保持容量は、容量配線６０４と容量電極６１５の間にゲート絶縁膜６０６を介して形成している。容量電極６１５と画素電極層６２４はコンタクトホール６２３を介して接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配向膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形成されている。
また、基板６００または対向基板６０１にカラーフィルタなどが形成されていても良い。また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、表示装置として液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、開口率が高い液晶表示装置である。
実施の形態１乃至実施の形態３に示す薄膜トランジスタの作製方法を用いて上記液晶表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
また、実施の形態１乃至実施の形態３に示す薄膜トランジスタの作製方法を用いて液晶表示装置の駆動回路の薄膜トランジスタを作製することにより、しきい値電圧をマイナスシフトさせることなく、チャネル長を短くすることができるので、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。
本実施例では、本発明の一形態に示す薄膜トランジスタの作製方法を用いて薄膜トランジスタを作製し、昇温と降温を繰り返す第２の熱処理による、薄膜トランジスタのしきい値電圧のチャネル長依存性及び電界効果移動度の変化について評価した結果を示す。
本実施例では、同一基板上にチャネル長Ｌの長さを３μｍ、４μｍ、５μｍ、６μｍ、８μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍとする薄膜トランジスタを作製し、昇温と降温を繰り返す第２の熱処理による、薄膜トランジスタのしきい値電圧のチャネル長依存性及び電界効果移動度の変化について評価した。まず、薄膜トランジスタの作製方法について説明する。
まず、ガラス基板上に下地膜として、ＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成し、酸化窒化珪素膜上にゲート電極層としてスパッタ法により膜厚１５０ｎｍのタングステン膜を形成し、ゲート電極層上にゲート絶縁層としてＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成した。
次に、ゲート絶縁層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下で成膜し、膜厚５０ｎｍの酸化物半導体層を形成した。
次に、酸化物半導体層を窒素雰囲気下、４５０℃で１時間、第１の熱処理を行った。
酸化物半導体層上にソース電極層及びドレイン電極層としてチタン膜（膜厚５０ｎｍ）、アルミニウム膜（膜厚２００ｎｍ）、及びチタン膜（膜厚５０ｎｍ）の積層を、スパッタ法により形成した。その後、電極層をエッチングしてソース電極層及びドレイン電極層を形成し、薄膜トランジスタのチャネル長Ｌの長さが３μｍ、４μｍ、５μｍ、６μｍ、８μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍ、チャネル幅Ｗが２０μｍとなるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてスパッタ法により膜厚３００ｎｍの酸化珪素膜を形成した。さらに保護絶縁層上に配線層としてシリコンを５重量％含む酸化インジウム酸化スズ合金（ＩＴＯ）膜を膜厚１１０ｎｍで、スパッタ法を用いて成膜した。それから酸化物半導体層を窒素雰囲気下、２５０℃で１時間、熱処理を行った。
次に、大気雰囲気下で昇温と降温を繰り返す第２の熱処理を行った。図４に第２の熱処理工程を縦軸に温度［℃］、横軸に時間［分］をとったグラフで示す。図４に示すように、第２の熱処理は、０分〜２０分の２０分間で２５℃から１５０℃に昇温する昇温過程と、２０分〜６０分の４０分間、温度を１５０℃に維持する高温維持過程と、６０分〜１０５分の４５分間で１５０℃から２５℃に冷却する降温過程と、１０５分〜１２０分の１５分間、温度を２５℃に維持する低温維持過程と、からなるサイクルを１０回繰り返す。
以上の工程により、チャネル幅Ｗの長さを２０μｍ、チャネル長Ｌの長さを３μｍ、４μｍ、５μｍ、６μｍ、８μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍとする薄膜トランジスタを同一基板上に作製した。
第２の熱処理の前後で各薄膜トランジスタの電流電圧特性を測定し、第２の熱処理による、薄膜トランジスタのしきい値電圧のチャネル長依存性及び電界効果移動度の変化について評価した。
図５（Ａ）に第２の熱処理前の各薄膜トランジスタのしきい値電圧及び電界効果移動度を、図５（Ｂ）に第２の熱処理後の各薄膜トランジスタのしきい値電圧及び電界効果移動度を示す。図５（Ａ）、図５（Ｂ）は縦軸にしきい値電圧（Ｖｔｈ１［Ｖ］、Ｖｔｈ２［Ｖ］）及び電界効果移動度（μＦＥ［ｃｍ２／Ｖｓ］）をとり、横軸にチャネル長（Ｌ［μｍ］）をとる。ここで、しきい値電圧Ｖｔｈ１、しきい値電圧Ｖｔｈ２はしきい値電圧の評価方法が異なる。
しきい値電圧Ｖｔｈ１は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２）を縦軸にプロットしたグラフにおいて、最大傾きであるＩｄ１／２の接線を外挿したときのＶｇ軸との交点で定義する。また、しきい値電圧Ｖｔｈ２は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の対数を縦軸にプロットしたグラフにおいて、最大傾きであるＩｄの接線を外挿したときのＩｄ＝１．０×１０−１２［Ａ］軸との交点で定義する。
図５（Ａ）を見ると、しきい値電圧Ｖｔｈ１、Ｖｔｈ２はチャネル長Ｌが短くなるにつれて減少しており、チャネル長Ｌが２０μｍ以下になるとその傾向が顕著になる。特にしきい値電圧Ｖｔｈ２は、チャネル長Ｌが１０μｍ以下になるとマイナスとなっている。それに対して、図５（Ｂ）では、しきい値電圧Ｖｔｈ１、Ｖｔｈ２がチャネル長Ｌの減少と共に減少する傾向は見られるが、図５（Ａ）に比べると緩和されている。特に、チャネル長Ｌが２０μｍ以下の部分では、図５（Ａ）よりしきい値電圧Ｖｔｈ１、Ｖｔｈ２の減少が抑えられており、最もチャネル長の短いＬ＝３μｍの場合も、しきい値電圧Ｖｔｈ１、Ｖｔｈ２が０より大きく、ノーマリーオフとなっている。
よって、チャネル長Ｌを短くすることに伴うしきい値電圧のマイナスシフトが、第２の熱処理により、抑制されることが分かった。
また、図５（Ａ）では、電界効果移動度μＦＥが１０．７ｃｍ２／Ｖｓ〜１１．５ｃｍ２／Ｖｓ程度だが、図５（Ｂ）では、電界効果移動度μＦＥが１１．３ｃｍ２／Ｖｓ〜１２．２ｃｍ２／Ｖｓ程度に増加している。よって、第２の熱処理により電界効果移動度μＦＥが増加している。
以上のことから、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、昇温と降温を複数回繰り返す第２の熱処理を行うことによって、チャネル長Ｌを短くすることに伴うしきい値電圧のマイナスシフトが抑制されることが分かった。また、第２の熱処理により、薄膜トランジスタの電界効果移動度μＦＥを増加できることが分かった。
本実施例では、本発明の一形態に示す薄膜トランジスタの作製方法を用いて薄膜トランジスタを作製し、昇温と降温を繰り返す第２の熱処理による、同一基板上の薄膜トランジスタのしきい値電圧のバラツキの変化について評価した結果を示す。
本実施例では、同一基板上にチャネル長Ｌの長さを３μｍ、チャネル幅の長さを２０μｍ、とする複数の薄膜トランジスタを作製し、昇温と降温を繰り返す第２の熱処理による、同一基板上の薄膜トランジスタのしきい値電圧のバラツキの変化について評価した。薄膜トランジスタの作製方法については、実施例１と同様なので実施例１を参照されたい。
実施例１と同様に、第２の熱処理の前後で各薄膜トランジスタの電流電圧特性を測定し、第２の熱処理による、同一基板上の薄膜トランジスタのしきい値電圧のバラツキについて評価した。
図６（Ａ）に第２の熱処理前の各薄膜トランジスタの電流電圧特性及び電界効果移動度を、図６（Ｂ）に第２の熱処理後の各薄膜トランジスタの電流電圧特性及び電界効果移動度を示す。図６（Ａ）、図６（Ｂ）は縦軸にドレイン電流（ＩＤ［Ａ］）及び電界効果移動度（μＦＥ［ｃｍ２／Ｖｓ］）をとり、横軸にゲート電圧（ＶＧ［Ｖ］）をとる。ここで、図６（Ａ）、図６（Ｂ）は、ドレイン電流ＩＤはドレイン電圧ＶＤを１Ｖ、１０Ｖとして測定したものを、電界効果移動度μＦＥはドレイン電圧ＶＤを１０Ｖとして測定したものを表示している。
図６（Ａ）を見ると、第２の熱処理の前の薄膜トランジスタは、ドレイン電圧ＶＤが１Ｖ、１０Ｖに関わらず、しきい値電圧が０Ｖより小さく、同一基板面内でしきい値電圧の値にバラツキがある。それに対して図６（Ｂ）では、薄膜トランジスタのしきい値電圧の値は、ドレイン電圧の値に関わらず、同一基板面内でＶＧ＝０Ｖにほぼ同じ値をとっている。よって、第２の熱処理により、同一基板面上の薄膜トランジスタのしきい値電圧のバラツキが抑制されることが確認された。
また、図６（Ａ）と図６（Ｂ）の電界効果移動度μＦＥを比較すると、実施例１と同様に、第２の熱処理によって増加しているのが見受けられる。
以上のことから、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、昇温と降温を複数回繰り返す第２の熱処理を行うことによって、同一基板面上の薄膜トランジスタのしきい値電圧のバラツキが抑制され、しきい値電圧を０Ｖに近い正のゲート電圧にできることが分かった。また、第２の熱処理により、薄膜トランジスタの電界効果移動度μＦＥを増加できることが分かった。
本実施例では、実施例１とは異なる方法で第２の熱処理を行って、薄膜トランジスタを作製し、薄膜トランジスタのしきい値電圧のチャネル長依存性及び電界効果移動度の変化について評価した結果を示す。
実施例１では、第２の熱処理として、第１の熱処理より低い温度で昇温と降温を１０回繰り返す熱処理を行ったが、本実施例では、第２の熱処理として、第１の熱処理より低い温度を保ったまま、第１の熱処理より長時間連続して熱処理を行った。なお、本実施例は、第２の熱処理以外の工程は、実施例１と同様なので、それまでの過程は、実施例１を参考にされたい。
第２の熱処理として、大気雰囲気下で、第１の熱処理より低い温度を保ったまま、第１の熱処理より長時間連続して熱処理を行った。詳しくは、第２の熱処理として、３５分間で２５℃から１５０℃に昇温する昇温過程と、５６５分間、温度を１５０℃に維持する高温維持過程と、４５分間で１５０℃から２５℃に冷却する降温過程と、を行った。
以上の工程により、チャネル幅Ｗの長さを２０μｍ、チャネル長Ｌの長さを３μｍ、４μｍ、５μｍ、６μｍ、８μｍ、１０μｍ、１５μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍとする薄膜トランジスタを同一基板上に作製した。
実施例１と同様に、第２の熱処理の前後で各薄膜トランジスタの電流電圧特性を測定し、第２の熱処理による、薄膜トランジスタのしきい値電圧のチャネル長依存性及び電界効果移動度の変化について評価した。
図３７（Ａ）に第２の熱処理前の各薄膜トランジスタのしきい値電圧及び電界効果移動度を、図３７（Ｂ）に第２の熱処理後の各薄膜トランジスタのしきい値電圧及び電界効果移動度を示す。図３７（Ａ）、図３７（Ｂ）は縦軸にしきい値電圧（Ｖｔｈ１［Ｖ］、Ｖｔｈ２［Ｖ］）及び電界効果移動度（μＦＥ［ｃｍ２／Ｖｓ］）をとり、横軸にチャネル長（Ｌ［μｍ］）をとる。ここで、しきい値電圧Ｖｔｈ１、しきい値電圧Ｖｔｈ２の定義は、実施例１と同様である。
図３７（Ａ）を見ると、実施例１と同様に、チャネル長の減少に伴い、しきい値電圧Ｖｔｈ１、Ｖｔｈ２が減少している。それに対して、図３７（Ｂ）では、チャネル長の減少に伴い、しきい値電圧Ｖｔｈ１、Ｖｔｈ２が減少する傾向が緩和され、特に、チャネル長Ｌが２０μｍ以下の部分では、図３７（Ａ）よりしきい値電圧Ｖｔｈ１、Ｖｔｈ２の減少が抑えられており、最もチャネル長の短いＬ＝３μｍの場合も、しきい値電圧Ｖｔｈ１、Ｖｔｈ２が０より大きく、ノーマリーオフとなっている。
よって、実施例１と同様に、チャネル長Ｌを短くすることに伴うしきい値電圧のマイナスシフトが、第１の熱処理より低い温度を保ったまま、第１の熱処理より長時間連続して熱処理を行う第２の熱処理により、抑制されることが分かった。
また、図３７（Ａ）、図３７（Ｂ）を比較すると、第２の熱処理により電界効果移動度μＦＥが増加している。
以上のことから、第１の熱処理によって脱水化または脱水素化させた酸化物半導体層を有する、薄膜トランジスタを覆うように保護絶縁層を形成し、第１の熱処理より低い温度を保ったまま、第１の熱処理より長時間連続して熱処理を行う第２の熱処理を行うことによって、チャネル長Ｌを短くすることに伴うしきい値電圧のマイナスシフトが抑制されることが分かった。また、第２の熱処理により、薄膜トランジスタの電界効果移動度μＦＥを増加できることが分かった。
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 保護絶縁層
４３２ 酸化物半導体層
４５０ 基板
４５１ ゲート電極層
４５２ ゲート絶縁層
４５３ 酸化物半導体層
４５５ａ ソース電極層
４５５ｂ ドレイン電極層
４５７ 保護絶縁層
４６０ 薄膜トランジスタ
４６１ 薄膜トランジスタ
４７０ 基板
４７１ ゲート電極層
４７２ ゲート絶縁層
４７３ 酸化物半導体層
４７５ａ ソース電極層
４７５ｂ ドレイン電極層
４７７ 保護絶縁層
４８０ チャネル保護層
４８１ 薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁膜
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材
５９６ 基板
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁膜
６０７ 画素電極層
６０９ 共通電位線
６１５ 容量電極
６１６ 配線
６１７ 容量配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
６９６ 絶縁膜
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 保護絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 酸化物絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４１ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４１ 絶縁層
４５４３ 保護絶縁層
４５４４ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５４４４ 平坦化絶縁層
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
５９０ａ 黒色領域
５９０ｂ 白色領域
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ ＥＬ層
７００５ 陽極
７００８ 陰極
７００９ 隔壁
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ ＥＬ層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ ＥＬ層
７０２５ 陽極
７０２７ 導電膜
７０２９ 隔壁
７０３０ ドレイン電極層
７０３１ 酸化物絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４１ 酸化物絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５０ 接続電極層
７０５１ 酸化物絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０６１ 酸化物絶縁層
７０６２ 保護絶縁層
７０６３ カラーフィルタ層
７０６４ オーバーコート層
７０６５ 保護絶縁層
７０６７ 導電膜
７０７１ 駆動用ＴＦＴ
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５１８ａ ＦＰＣ

Claims (11)

  1. 絶縁表面を有する基板上に、ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層を形成した後、第１の熱処理を行い、
    前記酸化物半導体層上に、ソース電極層及びドレイン電極層を形成し、
    前記ゲート絶縁層、前記酸化物半導体層、前記ソース電極層及び前記ドレイン電極層上に前記酸化物半導体層の一部と接する保護絶縁層を形成し、
    前記保護絶縁層を形成した後、昇温と降温を複数回繰り返す第２の熱処理を行い、
    前記第２の熱処理は、前記第１の熱処理より低い温度で行うことを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記第２の熱処理は、昇温後室温まで降温することを特徴とする半導体装置の作製方法。
  3. 請求項１又は請求項２において、
    前記第２の熱処理は、昇温と降温を３回乃至５０回繰り返すことを特徴とする半導体装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第２の熱処理は、前記昇温と前記降温との間に高温維持過程を有し、
    前記降温と前記昇温との間に低温維持過程を有し、
    前記高温維持過程及び前記低温維持過程は、１分以上６０分以下とすることを特徴とする半導体装置の作製方法。
  5. 絶縁表面を有する基板上に、ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層を形成した後、第１の熱処理を行い、
    前記酸化物半導体層上に、ソース電極層及びドレイン電極層を形成し、
    前記ゲート絶縁層、前記酸化物半導体層、前記ソース電極層及び前記ドレイン電極層上に前記酸化物半導体層の一部と接する保護絶縁層を形成し、
    前記保護絶縁層を形成した後、昇温後第１の熱処理より長時間温度を保つ第２の熱処理を行い、
    前記第２の熱処理は、前記第１の熱処理より低い温度で行うことを特徴とする半導体装置の作製方法。
  6. 請求項５において、
    前記第２の熱処理は、１時間以上５０時間以下行うことを特徴とする半導体装置の作製方法。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記酸化物半導体層のチャネル長は、２０μｍ以下であることを特徴とする半導体装置の作製方法。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記第１の熱処理は、窒素雰囲気または希ガス雰囲気下で行うことを特徴とする半導体装置の作製方法。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記第１の熱処理は、３５０℃以上７５０℃以下の温度で行うことを特徴とする半導体装置の作製方法。
  10. 請求項１乃至請求項９のいずれか一項において、
    前記第２の熱処理は、大気雰囲気、酸素雰囲気、窒素雰囲気または希ガス雰囲気下で行うことを特徴とする半導体装置の作製方法。
  11. 請求項１乃至請求項１０のいずれか一項において、
    前記第２の熱処理は、１００℃以上３００℃以下の温度に昇温して行うことを特徴とする半導体装置の作製方法。
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