KR101672072B1 - 반도체 장치의 제작 방법 - Google Patents

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다까히로 쯔지
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히로유끼 도마쯔
마사히꼬 하야까와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

채널이 형성되는 임계값 전압이 플러스이고 0V에 될 수 있는 한 가까운 산화물 반도체막을 포함하는 박막 트랜지스터의 구조의 제작 방법을 제공하는 것을 과제로 한다.
제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도에서 승온과 강온을 복수회 반복하는 제2 열처리를 행함으로써, 채널 길이에 의존하지 않고, 채널이 형성되는 임계값 전압이 플러스이고 0V에 될 수 있는 한 가까운 산화물 반도체층을 포함하는 박막 트랜지스터를 제작할 수 있다.

Description

반도체 장치의 제작 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 포함하는 반도체 장치의 제작 방법에 관한 것이다.
본 명세서에서 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 모든 종류의 장치를 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(대략 수 내지 몇백 nm의 두께를 가짐)을 이용해서 박막 트랜지스터(TFT)을 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC 및 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 이용되는 박막 트랜지스터가 급격하게 개발되고 있다. 금속 산화물은 다양하게 존재하며 다양한 용도에 이용되고 있다. 산화 인듐은, 잘 알려진 재료이며, 액정 디스플레이 등에서 필요한 투명 전극 재료로서 이용되고 있다.
금속 산화물의 중에는 반도체 특성을 갖는 것이 있다. 반도체 특성을 갖는 금속 산화물로서는, 예를 들면, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있다. 이러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 특허 문헌 2).
[특허 문헌 1] 일본 특허 공개 공보 제2007-123861호 [특허 문헌 2] 일본 특허 공개 공보 제2007-96055호
액티브 매트릭스형의 표시 장치에서는, 회로에 포함되는 박막 트랜지스터의 전기 특성이 중요하며, 전기 특성이 표시 장치의 성능을 좌우한다. 특히, 박막 트랜지스터의 전기 특성 중, 임계값 전압(Vth)이 중요하다. 전계 효과 이동도가 높더라도 임계 전압값이 높거나 임계 전압값이 마이너스라면, 회로를 제어하는 것이 곤란하다. 임계 전압값이 높고, 임계 전압의 절대값이 큰 박막 트랜지스터의 경우, 구동 전압이 낮을 때에는 TFT로서의 스위칭 기능을 완수할 수 없고, 부하가 될 수 있다. 또한, 임계 전압값이 마이너스일 때, 전압이 0V라도 소스 전극과 드레인 전극의 사이에 전류가 흐르는, 소위 노멀리 온(normally on)으로 되기 쉽다.
n채널형의 박막 트랜지스터의 경우, 게이트 전압에 플러스의 전압을 인가한 후, 채널이 형성되어, 드레인 전류가 흐르기 시작하는 것이 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터와, 마이너스의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 이용되는 박막 트랜지스터로서는 부적합하다.
채널이 형성되는 임계값 전압이 플러스이고 0V에 가능한 한 근접한, 산화물 반도체막을 포함하는 박막 트랜지스터의 구조의 제작 방법을 제공하는 것을 과제의 하나로 한다.
박막 트랜지스터의 고속화 및 전력 절약화를 위하여 박막 트랜지스터의 채널 길이를 짧게할 수 있다. 그러나, 특히 채널 길이의 짧은 박막 트랜지스터에서는, 임계값 전압이 마이너스로 시프트하기 쉽다는 소위 단채널 효과(short channel effect)의 문제가 있다.
또한, 산화물 반도체막을 포함하는 박막 트랜지스터의 임계값 전압의 변동을 감소시키는 것도 과제의 하나로 한다. 특히, 액정 표시 장치에서는, 소자들 간의 변동이 클 경우, 임계값 전압의 변동에 기인하는 표시 얼룩이 발생할 우려가 있다.
본 명세서에 개시되는 본 발명의 일 실시 형태에 따른 반도체 장치의 제작 방법에서는, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도에서 승온과 강온을 복수회 반복하는 제2 열처리를 수행한다.
본 명세서에 개시되는 본 발명의 일 실시 형태에 따른 반도체 장치의 제작 방법에서는, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도에서 제1 열처리보다 장시간 연속으로 제2 열처리를 수행한다.
본 명세서에 개시되는 본 발명의 일 실시 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계와, 게이트 전극층 위에 게이트 절연층을 형성하는 단계와, 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와, 산화물 반도체층을 형성한 후 제1 열처리를 수행하는 단계와, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와, 게이트 절연층, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층의 일부와 접하는 보호 절연층을 형성하는 단계와, 보호 절연층을 형성한 후 승온과 강온을 복수회 반복하는 제2 열처리를 행하는 단계를 포함하는 반도체 장치의 제작 방법이다. 상기 제2 열처리는 제1 열처리보다 낮은 온도에서 수행된다.
또한, 산화물 반도체층의 채널 길이는, 20㎛ 이하인 것이 바람직하다는 것에 주목해야 한다. 제1 열처리는, 질소 분위기 또는 희가스 분위기에서 수행되는 것이 바람직하다. 제1 열처리는, 350℃ 이상 750℃ 이하의 온도에서 수행되는 것이 바람직하다. 제2 열처리는, 대기 분위기, 산소 분위기, 질소 분위기 또는 희가스 분위기에서 수행되는 것이 바람직하다. 제2 열처리에서는, 100℃ 이상 300℃ 이하의 온도로 승온하는 것이 바람직하다. 제2 열처리에서는, 승온 후 실온까지 강온하는 것이 바람직하다. 제2 열처리는, 승온과 강온 사이에 고온 유지 기간을 포함하며, 강온과 승온 사이에 저온 유지 기간을 포함하고, 고온 유지 기간과 저온 유지 기간의 시간 길이는 각각 1분 이상 60분 이하로 하는 것이 바람직하다. 제2 열처리에서는, 승온과 강온을 3회 내지 50회 반복하는 것이 바람직하다.
상기 구성은, 상기 과제들 중 적어도 하나를 해결한다.
본 명세서에 개시되는 본 발명의 일 실시 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계와, 게이트 전극층 위에 게이트 절연층을 형성하는 단계와, 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와, 산화물 반도체층을 형성한 후 제1 열처리를 수행하는 단계와, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와, 게이트 절연층, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층의 일부와 접하는 보호 절연층을 형성하는 단계와, 승온 후 제1 열처리보다 장시간 온도를 유지하는 제2 열처리를 수행하는 단계를 포함하는 반도체 장치의 제작 방법이다. 상기 제2 열처리는 제1 열처리보다 낮은 온도에서 수행된다.
또한, 산화물 반도체층의 채널 길이는, 20㎛ 이하인 것이 바람직하다는 것에 주목해야 한다. 또한, 제1 열처리는, 질소 분위기 또는 희가스 분위기에서 수행하는 것이 바람직하다. 제1 열처리는, 350℃ 이상 750℃ 이하의 온도에서 수행하는 것이 바람직하다. 제2 열처리는, 대기 분위기, 산소 분위기, 질소 분위기 또는 희가스 분위기에서 수행하는 것이 바람직하다. 제2 열처리에서는, 100℃ 이상 300℃ 이하의 온도로 승온해서 수행하는 것이 바람직하다. 제2 열처리는, 1시간 이상 50시간 이하로 수행하는 것이 바람직하다.
본 명세서에서 이용되는 산화물 반도체는, InMO3(ZnO)m (m>0)로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 이용한 박막 트랜지스터를 제작한다. 단，m은 항상 정수는 아니라는 것에 주목해야 한다. M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga일 수 있거나 또는 Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함될 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe 또는 Ni 등의 천이 금속 원소, 또는 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에서는，InMO3(ZnO)m (m>0)로 표기되는 구조의 산화물 반도체층 중，M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라 하고, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 박막이라고도 한다.
산화물 반도체층에 적용되는 산화물 반도체로서 상기 외에도, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체를 적용할 수 있다. 상기 산화물 반도체층 중에 산화규소를 포함시켜도 좋다. 산화물 반도체층에 결정화를 저해하는 산화규소(SiOx(x>0))를 포함시킴으로써, 제조 프로세스에서 산화물 반도체층의 형성 후에 가열 처리했을 경우, 산화물 반도체층의 결정화를 억제할 수 있다. 산화물 반도체층은 비정질 상태인 것이 바람직하고, 일부 결정화하고 있어도 좋다는 것에 주목해야 한다.
가열 처리의 조건 및 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 비정질한 상태로부터 미결정막 또는 다결정막으로 될 경우도 있다. 산화물 반도체층이 미결정막 또는 다결정막인 경우에도, TFT로서 스위칭 특성을 얻을 수 있다.
본 명세서에서 "제1" 및 "제2" 등의 서수사는 편의상 이용되는 것이다. 따라서, 이들은 공정순 또는 적층순을 나타내는 것은 아니며, 발명을 특정하는 고유한 명칭을 나타내는 것은 아니다.
제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도에서 승온과 강온을 복수회 반복하는 제2 열처리를 행함으로써, 채널 길이에 의존하지 않고, 채널이 형성되는 임계값 전압이 플러스이고 0V에 될 수 있는 한 가까운 산화물 반도체층을 포함하는 박막 트랜지스터를 제작할 수 있다.
도 1의 (a) 내지 (e)는 본 발명의 일 실시 형태의 제작 공정을 도시하는 단면도.
도 2는 제2 열처리의 시간과 온도의 관계를 나타내는 그래프.
도 3의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 반도체 장치를 각각 도시하는 도면．
도 4는 실시예 1에서의 제2 열처리의 시간과 온도의 관계를 나타내는 그래프.
도 5의 (a) 및 (b)는 실시예 1의 박막 트랜지스터의 임계값 전압 및 이동도를 나타내는 그래프.
도 6의 (a) 및 (b)는 실시예 2의 박막 트랜지스터의 전류 전압 특성을 나타내는 그래프.
도 7의 (a1), (a2) 및 (b)는 반도체 장치를 각각 도시하는 도면.
도 8의 (a) 및 (b)는 반도체 장치를 도시하는 도면.
도 9는 반도체 장치의 화소 등가 회로를 나타내는 도면.
도 10의 (a) 내지 (c)는 반도체 장치를 각각 도시하는 도면.
도 11의 (a) 및 (b)는 각각 반도체 장치의 블록도.
도 12의 (a) 및 (b)는 신호선 구동 회로의 구성을 나타내는 도면.
도 13의 (a) 내지 (d)는 시프트 레지스터의 구성을 나타내는 회로도.
도 14의 (a)는 시프트 레지스터의 구성을 나타내는 회로도이고, 도 14의 (b)는 시프트 레지스터의 동작의 타이밍차트를 나타내는 도면.
도 15는 반도체 장치를 도시하는 도면.
도 16은 반도체 장치를 도시하는 도면.
도 17은 전자 서적의 일례를 나타내는 외관도.
도 18의 (a) 및 (b)는 텔레비전 장치 및 디지털 포토프레임 일례를 각각 나타내는 외관도.
도 19의 (a) 및 (b)는 오락 기기의 일례를 나타내는 외관도.
도 20의 (a) 및 (b)는 각각 휴대형 컴퓨터 및 휴대 전화기의 일례를 나타내는 외관도.
도 21은 반도체 장치를 도시하는 도면.
도 22는 반도체 장치를 도시하는 도면.
도 23은 반도체 장치를 도시하는 도면.
도 24는 반도체 장치를 나타내는 도면.
도 25는 반도체 장치를 도시하는 도면.
도 26은 반도체 장치를 도시하는 도면.
도 27은 반도체 장치를 도시하는 도면.
도 28은 반도체 장치를 나타내는 도면.
도 29는 반도체 장치를 도시하는 도면.
도 30은 반도체 장치를 도시하는 도면.
도 31은 반도체 장치를 도시하는 도면.
도 32는 반도체 장치를 도시하는 도면.
도 33은 반도체 장치를 도시하는 도면.
도 34는 반도체 장치를 도시하는 도면.
도 35는 반도체 장치를 도시하는 도면.
도 36은 제2 열처리의 시간과 온도의 관계를 나타내는 그래프.
도 37의 (a) 및 (b)는 각각 실시예 3의 박막 트랜지스터의 임계값 전압과 이동도를 나타내는 그래프.
이하에서는 본 발명의 실시 형태들에 대해서 첨부 도면을 참조하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 당업자라면 그 형태 및 상세를 다양하게 변경할 수 있다는 것을 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용으로 한정되지 않는다.
[실시 형태 1]
본 실시 형태에서는, 도 1의 (e)에 도시하는 박막 트랜지스터(461)의 제작 방법의 일 실시 형태에 대해서, 박막 트랜지스터 제작 공정의 단면도인 도 1의 (a)내지 도 1의 (e)를 참조하여 설명한다. 여기서, 도 1의 (e)에 도시하는 박막 트랜지스터(461)는, 채널 에치형(channel-etched structure)이라 불리는 보텀 게이트(bottom-gate) 구조를 갖는다.
우선, 절연 표면을 갖는 기판인 기판(400) 위에, 포토 마스크를 이용해서 포토리소그래피 공정에 의해 게이트 전극층(401)을 설치한다. 레지스트 마스크를 잉크제트법으로 형성해도 좋다는 것에 주목해야 한다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않으므로, 제조 코스트를 감소시킬 수 있다.
기판(400)으로서는, 후 가열 처리의 온도가 높을 경우, 스트레인점(strain point)이 730℃ 이상의 것을 이용하면 좋다. 기판(400)으로서 유리 기판을 이용할 경우, 예를 들면, 알루미노실리케이트(aluminosilicate) 유리, 알루미노 붕소 규소산(aluminoborosilicate) 유리, 또는 바륨 붕소 규소산 유리 등의 유리 재료가 이용된다. 또한, 붕산보다 산화 바륨(BaO)을 많이 포함함으로써, 보다 실용적인 내열 유리가 얻어진다는 것에 주목해야 한다. 따라서, B2O3의 양보다 BaO의 양이 많도록 BaO 및 B2O3를 포함하는 유리 기판을 이용하는 것이 바람직하다.
유리 기판 대신에, 세라믹 기판, 석영 유리 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성되는 기판을 이용해도 된다는 것에 주목해야 한다. 그 외에, 결정화 유리 등을 이용할 수 있다.
기초막으로 되는 절연막을 기판(400)과 게이트 전극층(401)의 사이에 설치하여도 된다. 기초막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 이용하는 단층 또는 적층 구조을 갖도록 형성될 수 있다.
게이트 전극층(401)으로서는 금속 도전막을 이용할 수 있다. 금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 이들 원소 중 임의의 것을 성분으로서 함유하는 합금, 이들 원소 중 임의의 것을 조합한 합금 등을 이용하는 것이 바람직하다. 예를 들면, 티타늄층 위에 알루미늄층과, 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층과, 알루미늄층 위에 몰리브덴층을 적층한 3층의 적층 구조가 바람직하다. 물론, 금속 도전막으로서 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조로 해도 좋다.
다음으로, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 단층 구조 또는 이들의 적층 구조를 갖도록 형성될 수 있다. 예를 들면, 성막 가스로서, SiH4, 산소 및 질소를 이용해서 플라즈마 CVD법에 의해 산화 질화 규소층을 형성하면 된다． 게이트 절연층(402)의 막 두께는, 100nm 이상 500nm 이하로 한다. 적층 구조의 경우, 예를 들면, 막 두께 50nm 이상 200nm 이하의 제1 게이트 절연층과, 제1 게이트 절연층 위에 막 두께 5nm 이상 300nm 이하의 제2 게이트 절연층을 적층한다.
본 실시 형태에서는, 플라즈마 CVD법에 의해, 산화 규소막인 막 두께 100nm의 게이트 절연층(402)을 형성한다.
또한, 산화물 반도체막의 성막 전에, 불활성 가스 분위기(질소 분위기, 헬륨 분위기, 네온 분위기, 아르곤 분위기 등)하에서 가열 처리(400℃ 이상 기판의 스트레인점 미만)를 행하여, 게이트 절연층(402) 내에 포함되는 수소 및 물 등의 불순물을 제거해도 좋다.
다음으로, 게이트 절연층(402) 위에, 막 두께 5nm 이상 200nm 이하, 바람직하게는 10nm 이상 50nm 이하의 산화물 반도체막을 형성한다. 산화물 반도체막의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하여도 산화물 반도체막을 비정질 구조로 하기 위해서, 막 두께를 50nm 이하로 하는 것이 바람직하다. 산화물 반도체막의 막 두께를 얇게 함으로써 산화물 반도체층의 형성 후에 가열 처리했을 경우에, 산화물 반도체층이 결정화해버리는 것을 억제할 수 있다.
산화물 반도체막을 스퍼터링법에 의해 성막 하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링(reverse sputtering)을 행하여, 게이트 절연층(402)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다는 것에 주목해야 한다. 역스퍼터링이란, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기에서 기판 측에 RF 전원을 이용해 전압을 인가해서 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기 등을 이용해도 된다는 것에 주목해야 한다．
산화물 반도체막은, In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막을 이용하여 형성된다. 본 실시 형태에서는, In-Ga-Zn-O계 산화물 반도체 성막용 타깃을 이용해서 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막(130)은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용할 경우, SiO2를 2중량％ 이상 10중량％ 이하 포함하는 타깃을 이용해서 성막을 행하고, 산화물 반도체막에 결정화를 저해하는 SiOx(x>0)를 포함시켜, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화해버리는 것을 억제하는 것이 바람직하다.
산화물 반도체 성막용 타깃 중의 산화물 반도체의 상대 밀도는 99% 이상으로 하는 것이 바람직하며, 이에 의해, 형성된 산화물 반도체막 중의 불순물 농도를 감소시킬 수 있고, 전기 특성 또는 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다. 본 실시 형태에서는, 산화물 반도체의 상대 밀도가 97%인 산화물 반도체 타깃을 이용한다.
여기에서, 산화물 반도체막은, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO = 1:1:1[몰비], In:Ga:Zn = 1:1:0.5[원자비])을 이용하여, 기판과 타깃 사이의 거리를 100mm, 압력 0.2Pa, 직류(DC) 전원 0.5kW와 같은 조건하에서, 아르곤 및 산소(아르곤:산소 = 30sccm:20sccm　산소 유량 비율 40%)의 분위기하에서 성막된다. 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분말형 물질(파티클 또는 먼지라고도 한다)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다는 것에 주목해야 한다. In-Ga-Zn-O계 박막의 막 두께는, 5nm∼200nm로 한다. 본 실시 형태에서는, 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 성막용 타깃을 이용해서 스퍼터링법에 의해 막 두께 20nm의 In-Ga-Zn-O계 박막을 성막한다.
스퍼터링법의 예로서는, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법, 직류 전원을 이용하는 DC 스퍼터링법, 또한 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터링법 등이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타깃을 복수 설치할 수 있는 다원(multi-source) 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 다른 재료막을 적층하여 성막할 수도 있고, 동일 챔버에서 동시에 방전시켜서 복수 종류의 재료를 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비하여 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로우(glow) 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학 반응시켜 그것들의 화합물 박막을 형성하는 반응성 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
또한, 게이트 절연층(402) 및 산화물 반도체막을 대기에 접촉시키지 않고 연속적으로 형성해도 좋다. 대기에 접촉시키지 않고 성막함으로써, 계면이 물이나 하이드로카본 등의 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되는 일없이 적층들 사이의 계면을 형성할 수 있다. 따라서, 박막 트랜지스터 특성의 변동을 감소시킬 수 있다.
다음으로, 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(432)으로 가공한다(도 1의 (a) 참조). 또한, 섬 형상의 산화물 반도체층(432)을 형성하기 위한 레지스트 마스크를 잉크제트법으로 형성해도 좋다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 코스트를 감소시킬 수 있다.
이후, 제1 열처리를 행하여, 산화물 반도체층(432)의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 위한 제1 열처리의 온도는, 350℃ 이상 750℃ 이하, 바람직하게는 425℃ 이상으로 한다. 425℃ 이상인 경우 열처리 시간은 1시간 이하가 좋지만, 425℃ 미만인 경우 가열 처리 시간은, 1시간보다도 장시간 행하는 것으로 한다는 것에 주목해야 한다. 여기에서는, 가열 처리 장치의 일례인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에서 가열 처리를 행한다. 이후, 산화물 반도체층은 대기에 접촉하는 일없이, 산화물 반도체층에 물이나 수소가 재혼입하는 것을 방지할 수 있다. 이러한 식으로 산화물 반도체층(432)을 얻는다. 본 실시 형태에서는, 산화물 반도체층(432)의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 다시 물이 들어가지 않을 정도의 충분한 온도까지 동일한 노(furnace)를 이용하여, 구체적으로는 가열 온도 T보다도 100℃ 이상 내려갈 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 희가스 분위기(헬륨, 네온, 아르곤 등)하 등에서 탈수화 또는 탈수소화를 행한다.
또한, 제1 열처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 것에 주목해야 한다. 대안으로서, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제1 열처리는, 전기로를 이용한 가열 방법을 이용할 수 있다. 그러나, 제1 열처리를 위한 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas　Rapid　Thermal　Annealing) 장치, LRTA(Lamp　Rapid　Thermal　Annealing) 장치 등의 RTA(Rapid　Thermal　Annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드(halide) 램프, 크세논 아크(xenon arc) 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 기체로서는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
제1 열처리의 조건 및 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 결정화하여, 미결정막 또는 다결정막으로 될 경우도 있다. 여기서, 산화물 반도체층은 결정화되어 결정화율이 80% 이상 또는 90% 이상의 미결정(microcrystalline) 반도체가 되는 경우도 있다. 또한, 산화물 반도체층의 재료에 따라서는, 결정을 갖지 않는 산화물 반도체가 되는 경우도 있다.
산화물 반도체층의 제1 열처리는, 섬 형상의 산화물 반도체층(432)으로 가공하기 전에, 섬 형상의 산화물 반도체층(432) 대신에, 산화물 반도체막에 행할 수도 있다. 이 경우, 제1 열처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다.
다음으로, 게이트 절연층(402) 및 산화물 반도체층(432) 위에 소스 전극층 및 드레인 전극층을 형성하기 위한 도전막을 성막한다.
소스 전극층 및 드레인 전극층을 형성하기 위한 도전막으로서는, 게이트 전극층(401)과 마찬가지로, 금속 도전막을 이용할 수 있다. 금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소의 임의의 것을 성분으로 함유하는 합금이나, 상술한 원소 중 임의의 것을 조합한 합금 등을 이용하는 것이 바람직하다. 예를 들면, 티타늄층 위에 알루미늄층과, 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층과, 알루미늄층 위에 몰리브덴층이 적층된 3층의 적층 구조로 하는 것이 바람직하다. 물론, 금속 도전막으로서 단층, 또는 2층 구조, 또는 4층 이상의 적층 구조로 해도 좋다.
소스 전극층 및 드레인 전극층을 형성하기 위한 도전막이, 포토마스크를 이용하는 포토리소그래피 공정에 놓임으로써, 소스 전극층(405a) 및 드레인 전극층(405b)이 형성된다(도 1의 (b) 참조). 이때 산화물 반도체층(432)은 또한 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층(432)이 된다. 또한, 박막 트랜지스터의 채널 길이 길이는, 소스 전극층(405a)과 드레인 전극층(405b)과의 거리로 정의된다는 것에 주목해야 한다.
또한, 소스 및 드레인 전극층(405a 및 405b)을 형성하는데 이용되는 레지스트 마스크를 잉크제트법으로 형성해도 좋다는 것에 주목해야 한다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 코스트를 감소시킬 수 있다.
다음으로, 게이트 절연층(402), 산화물 반도체층(432), 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체층(432)의 일부와 접하는 보호 절연층(407)을 성막한다(도 1의 (c) 참조). 보호 절연층(407)은, 적어도 1nm 이상의 막 두께로, 스퍼터링법 등, 보호 절연층(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 형성될 수 있다. 여기에서는, 보호 절연층(407)은, 스퍼터링법에 의해 형성된다. 산화물 반도체층(432)의 일부와 접하는 보호 절연층(407)은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 산화 규소막을 이용하는 것이 바람직하고, 대안으로서, 질화 산화 규소막, 질화 규소막, 산화 알루미늄막, 산화 질화 알루미늄막 또는 질화 알루미늄막을 이용해도 된다．
또한, 대안으로서, 보호 절연층(407)은, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막 또는 산화 질화 알루미늄막 위에 질화 규소막 또는 질화 알루미늄막을 적층하는 구조로 해도 좋다. 특히, 질화 규소막은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하므로 바람직하다.
여기서, 산화물 반도체층에 물이나 수소가 혼입하면, 산화물 반도체층이 n형화하고, 박막 트랜지스터가 노멀리 온으로 될 우려가 있다. 또한, 산화물 반도체층에 물이나 수소가 혼입하면, 박막 트랜지스터의 신뢰성이 감소할 우려가 있다. 따라서, 보호 절연층(407)을 이용하여 산화물 반도체층(432)에 물이나 수소 등의 불순물을 혼입시키지 않도록 하는 것이 중요하다.
또한, 보호 절연층(407)에 물이나 수소가 혼입하면, 보호 절연층(407) 중의 물이나 수소가 산화물 반도체층 중의 산소를 인출하고, 산화물 반도체층이 n형화하여 박막 트랜지스터가 노멀리 온으로 될 우려가 있다. 또한, 보호 절연층(407)에 물이나 수소가 혼입하면, 박막 트랜지스터의 신뢰성이 감소할 우려가 있다. 따라서, 보호 절연층(407)에 물이나 수소 등의 불순물을 혼입시키지 않도록 하는 것이 중요하다.
본 실시 형태에서는, 보호 절연층(407)으로서 막 두께 300nm의 산화 규소막을 성막한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시 형태에서는 100℃로 한다. 산화 규소막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소의 혼합 분위기하에서 행할 수 있다．타깃으로서 산화규소 타깃 또는 규소 타깃을 이용할 수 있다. 예를 들면, 규소 타깃을 이용하여, 산소 및 질소를 포함하는 분위기에서의 스퍼터링법에 의해 산화 규소를 형성할 수 있다.
다음으로, 대기 분위기하, 산소 분위기하, 질소 분위기하 또는 희가스 분위기(헬륨, 네온, 아르곤 등)하에서 승온과 강온을 복수회 반복하는 제2 열처리를 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402) 및 산화물 반도체층(432)에 행하여, 산화물 반도체층(403)을 형성한다(도 1의 (d) 및 도 1의 (e) 참조). 여기서, 제2 열처리는, 제1 열처리보다 낮은 온도에서 행한다. 본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 산소 분위기하에서 제2 열처리를 행한다.
제2 열처리에서는, 승온 기간, 고온 유지 기간, 강온 기간 및 저온 유지 기간으로 이루어지는 사이클을 복수회 반복한다. 도 2에는 제2 열처리 공정을 나타내며, 여기에서 종축은 온도를 나타내며, 횡축은 시간을 나타낸다. 도 2 에 도시한 바와 같이, 제2 열처리의 사이클은, 시간 t1에서 온도 T1으로부터 온도 T2까지 승온하는 승온 기간과, 시간 t2에서 온도 T2를 유지하는 고온 유지 기간과, 시간 t3에서 온도 T2로부터 온도 T1까지 냉각하는 강온 기간과, 시간 t4에서 온도 T1을 유지하는 저온 유지 기간으로 이루어진다. 1회째의 사이클이 끝나면, 마찬가지로 2회째의 사이클을 개시하고, N회째까지 사이클을 반복한다. 이후 제2 열처리는 종료한다.
여기서, 온도 T1은, 실온 정도로 하는 것이 바람직하고, 온도 T2는, 100℃ 이상 300℃ 이하로 하는 것이 바람직하고, 보다 바람직하게는 125℃ 이상 250℃ 이하로 한다. 또한, 제2 열처리의 사이클은, 3회 내지 50회로 반복하는 것이 바람직하다. 또한, 시간 t1, 시간 t2, 시간 t3 및 시간 t4는, 각각, 대략 1분 내지 60분으로 하는 것이 바람직하다. 물론, 시간 t1, 시간 t2, 시간 t3 및 시간 t4는, 적절히 각각 상이한 시간으로 하면 된다． 또한, 시간 t1, 시간 t2, 시간 t3 및 시간 t4 중 어느 두개 이상을 동일한 시간으로 해도 좋다. 시간 t1, 시간 t2, 시간 t3 및 시간 t4는, 반드시 대략 1분 내지 60분으로 할 필요는 없다는 것에 주목해야 한다. 예를 들면, 시간 t2 및 시간 t4를 1분 미만으로 하여, 도 2로 나타내는 제2 열처리 공정의 그래프에서 승온과 강온을 빈번하게 반복되게 하여도 좋다.
또한, 제2 열처리는, 완전히 같은 사이클을 복수회 반복할 필요는 없다. 예를 들면, 사이클 한번마다 온도 T1, 온도 T2, 시간 t1∼시간 t4를 다르게 해도 된다.
강온 기간에서는, 냉각된 기체를 송풍해서 기판의 강온을 행해도 된다． 냉각된 기체를 송풍해서 기판의 강온을 행함으로써, 자연 냉각보다 기판의 강온을 급격하게 할 수 있다.
여기서, 박막 트랜지스터의 임계값 전압이 0V로부터 크게 벗어나거나, 또는 동일 기판 위에 복수 형성된 박막 트랜지스터의 임계값 전압에 변동이 생기는 것의 원인으로서, 게이트 절연층(402)과 산화물 반도체층(432)의 계면 및 산화물 반도체층(432)과 보호 절연층(407)의 계면에 형성되는 댕글링 본드(dangling bond)나, 제1 열처리의 탈수화 또는 탈수소화에 의해 산화물 반도체층(432) 중에 발생되는 공간이 생각되어질 수 있다.
그러나, 제2 열처리를 행함으로써, 게이트 절연층(402)과 산화물 반도체층(432)의 계면 및 산화물 반도체층(432)과 보호 절연층(407)의 계면에 형성되는 댕글링 본드의 종단이나, 산화물 반도체층(432) 중에 공간의 주변에 존재하는 원자의 재배열을 조금씩 행하여, 상술된 부위의 구조를 안정하게 한 산화물 반도체층(403)을 형성할 수 있다.
보호 절연층(407)으로서 산화 규소막을 이용할 경우, 산화물 반도체층(432) 내의 금속 원자와 결합되어 있는 히드록실기 중의 수소 원자가, 산화 규소막 내의 규소와 결합하고 있는 산소 원자의 댕글링 본드에 의해 인출되어, 금속 산화물 및, 히드록실기가 결합된 규소가 형성되는 것으로 추측된다. 이에 의해, 산화물 반도체층(403) 중의 탈수소화가 한층 더 도모되고, 박막 트랜지스터의 신뢰성 향상을 도모할 수 있다.
따라서, 산화물 반도체층(403)을 포함하는 박막 트랜지스터에서, 채널이 형성되는 임계값 전압은 플러스일 수 있고, 가능한 한 0V에 가까울 수 있다. 특히, 채널 길이가 20㎛ 이하로 짧은 박막 트랜지스터에서도, 채널이 형성되는 임계값 전압은 마찬가지로 플러스일 수 있고, 가능한 한 0V에 가까울 수 있다. 또한, 이 제2 열처리에 의해 전계 효과 이동도의 향상을 도모할 수도 있다.
또한, 산화물 반도체층(403)을 포함하는 박막 트랜지스터를, 동일 기판 위에 복수 형성해도, 박막 트랜지스터의 임계값 전압에 변동이 생기는 것을 방지할 수 있다.
또한，BT 스트레스 시험(바이어스-온도 스트레스 시험)을 행했을 때의 임계값 전압의 시프트량을 감소시킬 수 있어, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다. 또한, 본 명세서 중에서, BT 스트레스 시험(바이어스-온도 스트레스 시험)이란, 박막 트랜지스터에 고온 분위기하에서, 높은 게이트 전압을 인가하는 시험을 가리킨다.
따라서, 본 실시 형태에서 설명되는 제작 방법을 이용해서 표시 장치 화소부의 박막 트랜지스터를 제작하는 경우, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 본 실시 형태에서 설명되는 제작 방법을 이용해서 표시 장치 구동 회로부의 박막 트랜지스터를 제작하는 경우, 임계값 전압을 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부 박막 트랜지스터의 고속 동작을 실현하고, 전력 절약화를 도모할 수 있다.
제2 열처리에서는, 산소, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 것에 주목해야 한다. 대안으로서, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
제2 열처리는 전기로를 이용한 가열 방법 등을 이용할 수 있다.
본 실시 형태에서는, 보호 절연층(407)을 성막한 바로 뒤에 제2 열처리를 행하였지만, 보호 절연층 위에, 층간막이나 배선층 등을 형성하고나서 제2 열처리를 행해도 된다． 즉, 보호 절연층(407)을 성막한 후이면, 언제든 제2 열처리를 행해도 된다． 예를 들면, 표시 장치의 화소부에 이용되는 박막 트랜지스터를 제작하는 경우, 화소 전극층 형성 후에 제2 열처리를 행해도 된다．
또한, 제2 열처리를 행하기 전에, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 400℃ 이하)를 행해도 된다． 여기서, 해당 가열 처리는, 제1 열처리 온도보다 낮은 온도이고, 제2 열처리 온도보다 높은 온도로 하는 것이 바람직하다. 예를 들면, 질소 분위기하에서 250℃, 약 1시간 행하면 좋다.
이상의 공정으로부터, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401)이 설치되고, 게이트 전극층(401) 위에 게이트 절연층(402)이 설치되고, 게이트 절연층(402) 위에 산화물 반도체층(403)이 설치되고, 산화물 반도체층(403) 위에 소스 및 드레인 전극층(405a 및 405b)이 설치되고, 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체층(403)의 일부와 접하는 보호 절연층(407)이 설치되어 있는, 채널 에치형의 박막 트랜지스터(461)를 형성할 수 있다(도 1의 (e) 참조).
또한, 박막 트랜지스터(461)로서 싱글 게이트 구조의 박막 트랜지스터를 설명했지만, 채널 형성 영역을 복수 포함하는 멀티 게이트 구조의 박막 트랜지스터나, 보호 절연층(407) 위에 제2 게이트 전극층을 갖는 구조의 박막 트랜지스터로 할 수도 있다.
또한, 본 실시 형태에서는, 채널 에치형의 박막 트랜지스터(461)의 제작 방법에 대해서 설명했지만, 본 실시 형태의 구성은 이에 한정되지 않는다. 도 3의 (a)에 도시한 바와 같은, 보텀 게이트 구조의 보텀 컨택트형(역-코플래너형; inverted-coplanar type)의 박막 트랜지스터(460)나, 도 3의 (b)에 도시한 바와 같은, 채널 스톱형의 박막 트랜지스터(481) 등도 마찬가지의 재료, 방법을 이용해서 형성할 수 있다.
여기서, 박막 트랜지스터(460)에서는, 절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451)이 설치되고, 게이트 전극층(451) 위에 게이트 절연층(452)이 설치되고, 게이트 절연층(452) 위에 소스 및 드레인 전극층(455a 및 455b)이 설치되고, 소스 및 드레인 전극층(455a 및 455b) 및 게이트 절연층(452) 위에 산화물 반도체층(453)이 설치되고, 게이트 절연층(452), 산화물 반도체층(453), 소스 전극층(455a) 및 드레인 전극층(455b)을 덮고, 산화물 반도체층(453)의 일부와 접하는 보호 절연층(457)이 설치된다.
박막 트랜지스터(460)의 기판(450), 게이트 전극층(451), 게이트 절연층(452), 소스 및 드레인 전극층(455a 및 455b), 산화물 반도체층(453) 및 보호 절연층(457)은, 도 1의 (a) 내지 (e)에 각각 나타내는 박막 트랜지스터(461)의 기판(400), 게이트 전극층(401), 게이트 절연층(402), 소스 및 드레인 전극층(405a 및 405b), 산화물 반도체층(403) 및 보호 절연층(407)과 대응하고, 마찬가지의 재료, 방법을 이용해서 제작할 수 있다는 것에 주목해야 한다.
또한, 박막 트랜지스터(481)에서는, 절연 표면을 갖는 기판인 기판(470) 위에 게이트 전극층(471)이 설치되고, 게이트 전극층(471) 위에 게이트 절연층(472)이 설치되고, 게이트 절연층(472) 위에 산화물 반도체층(473)이 설치되고, 산화물 반도체층(473) 위에 채널 보호층(480)이 설치되고, 산화물 반도체층(473) 및 채널 보호층(480) 위에 소스 또는 드레인 전극층(475a 및 475b)이 설치되고, 게이트 절연층(472), 산화물 반도체층(473), 채널 보호층(480), 소스 또는 드레인 전극층(475a 및 475b)을 덮고, 채널 보호층(480)의 일부와 접하는 보호 절연층(477)이 설치된다.
채널 보호층(480)은, 보호 절연층(407)과 마찬가지의 재료, 방법을 이용하여 절연막을 성막한 후, 에칭에 의해 형상을 가공한다. 예를 들면, 산화물 반도체층(473) 위에 스퍼터링법에 의해 산화 규소막을 형성하고, 포토리소그래피에 의해 형성된 마스크를 이용해서 에칭 가공함으로써, 채널 보호층(480)을 형성한다. 대안으로서, 채널 보호층(480)은, 산화물 반도체층(473)의 형성 후 대기에 노출되는 일없이, 연속적으로 형성할 수도 있다. 이에 의해, 물이나 하이드로카본 등의, 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되는 일없이 적층 계면을 형성할 수 있다.
박막 트랜지스터(481)의 기판(470), 게이트 전극층(471), 게이트 절연층(472), 소스 또는 드레인 전극층(475a 및 475b), 산화물 반도체층(473) 및 보호 절연층(477)은, 박막 트랜지스터(461)의 기판(400), 게이트 전극층(401), 게이트 절연층(402), 소스 또는 드레인 전극층(405a 및 405b), 산화물 반도체층(403) 및 보호 절연층(407)과 각각 대응하고, 마찬가지의 재료, 방법을 이용해서 제작할 수 있다는 것에 주목해야 한다.
이상과 같이, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도에서, 승온과 강온을 복수회 반복하는 제2 열처리를 행함으로써, 채널 길이에 거의 의존하지 않고, 채널이 형성되는 임계값 전압이 가능한 한 OV에 가까운 플러스인 산화물 반도체층을 포함하는 박막 트랜지스터를 제작할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시 형태 2]
본 실시 형태에서는, 실시 형태 1과는 다른 방법으로 제2 열처리를 행한다. 실시 형태 1에서는, 제2 열처리로서, 제1 열처리보다 낮은 온도에서 승온과 강온을 복수회 반복해서 열처리를 행하였다. 본 실시 형태에서는, 제2 열처리로서, 제1 열처리보다 낮은 온도로 유지한 채, 제1 열처리보다 장시간 연속해서 열처리를 행한다.
제2 열처리의 바로 전 단계까지는, 실시 형태 1과 마찬가지의 공정으로 박막 트랜지스터를 제작한다(도 1의 (c) 참조).
대기 분위기하, 산소 분위기하, 질소 분위기하 또는 희가스(헬륨, 네온, 아르곤 등) 분위기하에서 제1 열처리보다 낮은 온도로 유지한 채, 제1 열처리보다 장시간 연속해서 제2 열처리를 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402) 및 산화물 반도체층(432)에 행하여, 산화물 반도체층(403)을 형성한다(도 1의 (d) 및 도 1의 (e) 참조). 본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 산소 분위기하에서 제2 열처리를 행한다.
본 실시 형태에 설명되는 제2 열처리는, 승온 기간, 고온 유지 기간, 강온 기간 및 저온 유지 기간의 4공정으로 이루어지지만, 각 공정을 한 번씩만 행한다. 즉, 한번 승온하면 강온 기간을 거쳐서 제2 열처리가 끝날 때까지, 온도 T2인채로 고온 유지 기간을 계속하게 된다. 도 36에 제2 열처리 공정을, 종축에 온도, 횡축에 시간을 취한 그래프로 나타낸다. 도 36에 도시한 바와 같이, 제2 열처리 공정은, 시간 t1에서 온도 T1으로부터 온도 T2까지 승온하는 승온 기간과, 시간 t2에서 온도 T2를 유지하는 고온 유지 기간과, 시간 t3에서 온도 T2로부터 온도 T1까지 냉각하는 강온 기간과, 시간 t4에서 온도 T1을 유지하는 저온 유지 기간으로 이루어진다. 또한, 저온 유지 기간에 대해서는 반드시 행할 필요는 없다는 것에 주목해야 한다.
여기서, 온도 T1은, 대략 실온으로 하는 것이 바람직하고, 온도 T2는, 100℃ 이상 300℃ 이하로 하는 것이 바람직하고, 보다 바람직하게는, 125℃ 이상 250℃ 이하로 한다. 또한, 시간 t1, 시간 t3 및 시간 t4는, 대략 1분 내지 60분으로 하는 것이 바람직하다. 시간 t2는, 1시간 이상 50시간 이하로 하는 것이 바람직하다. 시간 t1, 시간 t2, 시간 t3 및 시간 t4는, 적절히 각각 상이한 시간으로 해도 좋지만, t2 > t1+t3+t4가 되도록 한다.
또한, 강온 기간에서는, 냉각된 기체를 송풍해서 기판의 강온을 행해도 된다． 냉각된 기체를 송풍해서 기판의 강온을 행함으로써, 자연 냉각보다도 기판의 강온을 급격하게 할 수 있다.
제1 열처리보다 저온도이며, 장시간 연속의 제2 열처리를 행함으로써, 실시 형태 1에 기재한 승온과 강온을 반복하는 제2 열처리와 마찬가지로, 게이트 절연층(402)과 산화물 반도체층(432)의 계면 및, 산화물 반도체층(432)과 보호 절연층(407)의 계면에 형성되는 댕글링 본드의 종단이나, 산화물 반도체층(432) 중에 공간의 주변에 존재하는 원자의 재배열을 조금씩 행하여, 해당 부위의 구조를 안정된 것으로 한 산화물 반도체층(403)을 형성할 수 있다.
이로써, 산화물 반도체층(403)을 포함하는 박막 트랜지스터에서, 채널이 형성되는 임계값 전압이 가능한 한 OV에 가까운 플러스일 수 있다. 특히, 채널 길이가 20㎛ 이하인 박막 트랜지스터에서도, 채널이 형성되는 임계값 전압은, 마찬가지의 방식으로, 가능한 한 0V에 가까운 플러스일 수 있다. 또한, 이 제2 열처리에 의해 전계 효과 이동도의 향상을 도모할 수도 있다.
또한, 산화물 반도체층(403)을 포함하는 박막 트랜지스터를, 동일기판 위에 복수 형성한 경우에도, 박막 트랜지스터의 임계값 전압에 변동이 생기는 것을 방지할 수 있다.
또한，BT 스트레스 시험(바이어스·온도 스트레스 시험)을 행했을 때의 임계값 전압의 시프트량을 감소시킬 수 있어, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
이로써, 본 실시 형태로 나타내는 제작 방법을 이용해서 표시 장치 화소부의 박막 트랜지스터를 제작하는 경우, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 본 실시 형태에서 설명되는 제작 방법을 이용해서 표시 장치 구동 회로부의 박막 트랜지스터를 제작하는 경우, 임계값 전압을 거의 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부 박막 트랜지스터의 고속동작을 실현하고, 전력 절약화를 도모할 수 있다.
제2 열처리에서는, 산소, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 것에 주목해야 한다. 대안으로서, 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
제2 열처리는, 전기로를 이용한 가열 방법 등을 이용할 수 있다.
또한, 제2 열처리는, 반드시 보호 절연층(407)을 형성한 바로 뒤에 행할 필요는 없다는 것에 주목해야 한다. 보호 절연층 위에, 층간막이나 배선층 등을 형성하고나서 제2 열처리를 행해도 된다． 즉, 보호 절연층(407)을 형성한 후이면, 언제든 제2 열처리를 행해도 된다． 예를 들면, 표시 장치의 화소부에 이용되는 박막 트랜지스터를 제작하는 경우에는, 화소 전극층 형성 후에 제2 열처리를 행해도 된다．
또한, 제2 열처리를 행하기 전에, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 400℃ 이하)를 행해도 된다． 여기서, 해당 가열 처리는, 제1 열처리 온도보다 낮은 온도, 및 제2 열처리 온도보다 높은 온도로 하는 것이 바람직하다. 예를 들면, 질소 분위기하에서 250℃, 약 1시간 행하면 좋다.
이상의 공정으로부터, 실시 형태 1과 마찬가지로, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401)이 설치되고, 게이트 전극층(401) 위에 게이트 절연층(402)이 설치되고, 게이트 절연층(402) 위에 산화물 반도체층(403)이 설치되고, 산화물 반도체층(403) 위에 소스 및 드레인 전극층(405a 및 405b)이 설치되고, 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체층(403)의 일부와 접하는 보호 절연층(407)이 설치되어 있는, 채널 에치형의 박막 트랜지스터(461)를 형성할 수 있다(도 1의 (e) 참조).
이로써, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도로 유지한 채, 제1 열처리보다 장시간 연속해서 제2 열처리를 행함으로써, 채널 길이에 의존하지 않고, 채널이 형성되는 임계값 전압이 0V에 가능한 한 가까운 플러스인, 산화물 반도체층을 포함하는 박막 트랜지스터를 제작할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시 형태 3]
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2와는 상이하고, 보호 절연층(407)을 형성하기 전에 제3 열처리를 행하여, 박막 트랜지스터를 제작한다.
소스 및 드레인 전극층(405a 및 405b)을 형성할 때까지는, 실시 형태 1과 마찬가지의 공정으로 박막 트랜지스터를 제작한다(도 1의 (b) 참조).
이후, 제3 열처리를 행하여, 산화물 반도체층(432)의 소스 및 드레인 전극층(405a 및 405b)으로부터 노출한 영역(백(back) 채널)의 탈수 또는 탈수소화를 행한다. 제3 열처리는, 100℃ 내지 300℃의 온도에서 행하는 것이 바람직하고, 진공 중, 산소 분위기하, 희가스 분위기(헬륨, 네온, 아르곤 등)하 또는 감압 하에서 행하는 것이 바람직하다. 또한, 제3 열처리의 시간은, 1분 내지 60분으로 하는 것이 바람직하다.
제3 열처리에 의해, 물이나 수소의 침입에 의해 백 채널에 형성되는 잉여 캐리어를 제거할 수 있다. 이에 의해，후의 공정에서 행하는, 실시 형태 1 및 실시 형태 2에 설명된 제2 열처리의 열처리 시간을 단축해도 마찬가지의 효과를 얻을 수 있게 된다.
다음으로, 실시 형태 1에서 설명된 방식으로, 게이트 절연층(402), 산화물 반도체층(432), 소스 전극층(405a) 및 드레인 전극층(405b)을 덮고, 산화물 반도체층(432)의 일부와 접하는 보호 절연층(407)을 형성한다(도 1의 (c) 참조). 보호 절연층(407)은, 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등, 보호 절연층(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 형성할 수 있다. 여기에서, 보호 절연층(407)은, 산소 분위기하에서 대기에 노출시키지 않고, 실온 이상 100℃ 이하의 성막 온도에서 스퍼터링법을 이용해서 형성한다. 산화물 반도체층(432)의 일부와 접해서 형성되는 보호 절연층(407)은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기절연막을 이용하고, 산화 규소막을 이용하는 것이 바람직하다. 또한, 타깃으로서 산화 규소 타깃 또는 규소 타깃을 이용할 수 있다.
또한, 보호 절연층(407)은, 산화 규소막 위에 질화 규소막을 적층하는 구조로 해도 좋다. 질화 규소막은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하므로 바람직하다. 질화 규소막의 적층도 대기에 노출되지 않게 행하고, 보호 절연층(407)에 물, 수소 등의 불순물을 혼입시키지 않는 것이 중요하다.
다음으로, 실시 형태 1에서 설명되는, 제1 열처리보다 낮은 온도에서 승온과 강온을 복수회 반복하는 제2 열처리나, 실시 형태 2에서 설명되는, 제1 열처리보다 낮은 온도로 유지한 채, 제1 열처리보다 장시간 연속해서 행하는 제2 열처리를 행하여 산화물 반도체층(403)을 형성하고, 채널 에치형의 박막 트랜지스터(461)를 제작할 수 있다(도 1의 (e) 참조).
이때, 제2 열처리 전에 제3 열처리를 행하는 경우, 제2 열처리의 시간을 짧게 해도, 채널이 형성되는 임계값 전압이 가능한 한 OV에 가까운 플러스인 산화물 반도체층(403)을 포함하는 박막 트랜지스터가 제작될 수 있다. 특히, 채널 길이가 20㎛ 이하로 짧은 박막 트랜지스터라도, 마찬가지의 방식으로, 채널이 형성되는 임계값 전압이 가능한 한 OV에 가까운 플러스일 수 있다. 또한, 이 제2 열처리에 의해 전계 효과 이동도의 향상을 도모할 수도 있다.
또한, 제2 열처리 전에 제3 열처리를 행함으로써, 제2 열처리의 시간을 짧게 한 경우, 산화물 반도체층(403)을 포함하는 박막 트랜지스터를, 동일 기판 위에 복수 형성해도, 박막 트랜지스터의 임계값 전압에 변동이 생기는 것을 방지할 수 있다.
또한, 제2 열처리 전에 제3 열처리를 행함으로써, 제2 열처리의 시간을 짧게 해도, BT 스트레스 시험(바이어스·온도 스트레스 시험)을 행했을 때의 임계값 전압의 시프트량을 감소시킬 수 있어, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
이로써, 본 실시 형태에서 설명되는 제작 방법을 이용해서 표시 장치 화소부의 박막 트랜지스터를 제작하는 경우, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 본 실시 형태에서 설명되는 제작 방법을 이용해서 표시 장치 구동 회로부의 박막 트랜지스터를 제작하는 경우, 임계값 전압을 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부에서의 박막 트랜지스터의 고속 동작을 실현하고, 전력 절약화를 도모할 수 있다.
본 실시 형태는, 다른 실시 형태에 설명되는 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시 형태 4]
본 실시 형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치되는 박막 트랜지스터를 형성하는 예에 대해서 이하에 설명한다.
화소부에 배치되는 박막 트랜지스터는, 실시 형태 1 내지 실시 형태 3을 따라 형성한다. 실시 형태 1 내지 실시 형태 3에서 설명되는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중，n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터가 형성되는 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 11의 (a)에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)가 설치된다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장해서 배치되고, 복수의 주사선이 제1 주사선 구동 회로(5302), 및 제2 주사선 구동 회로(5303)로부터 연장해서 배치되어 있다. 또 주사선과 신호선의 교차 영역에는, 각각 표시 소자를 갖는 화소가 매트릭스 형상으로 배치되어 있다는 것에 주목해야 한다. 표시 장치의 기판(5300)은 FPC(Flexible　Printed　Circuit) 등의 접속부를 개재하여 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.
도 11의 (a)에서, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는, 화소부(5301)가 형성되는 기판(5300) 위에 형성된다. 그 때문에, 외부에 설치되는 구동 회로 등의 부품 수가 감소하므로, 코스트의 감소를 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 설치했을 경우의 배선을 연장시키는 것에 의한 접속부에서의 접속 수를 줄일 수 있고, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
타이밍 제어 회로(5305)는, 제1 주사선 구동 회로(5302)에 대하여, 일례로서, 제1 주사선 구동 회로용 스타트 신호 GSP1, 주사선 구동 회로용 클럭 신호 GCK1를 공급한다는 것에 주목해야 한다. 또한, 타이밍 제어 회로(5305)는, 제2 주사선 구동 회로(5303)에 대하여, 일례로서, 제2 주사선 구동 회로용 스타트 신호 GSP2(스타트 펄스라고도 한다), 주사선 구동 회로용 클럭 신호 GCK2를 공급한다. 또한, 타이밍 제어 회로(5305)는, 신호선 구동 회로(5304)에 대하여, 신호선 구동 회로용 스타트 신호 SSP, 신호선 구동 회로용 클럭 신호 SCK, 비디오 신호용 데이터(DATA, 간단히 비디오 신호라고도 한다), 래치 신호 LAT를 공급한다. 각각의 클럭 신호는, 위상이 어긋난 복수의 클럭 신호이어도 좋고, 클럭 신호를 반전시킨 신호 CKB와 함께 공급되는 것이어도 된다． 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303)의 한쪽을 생략하는 것이 가능하다는 것에 주목해야 한다.
도 11의 (b)에서는, 구동 주파수가 낮은 회로(예를 들면, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303))를 화소부(5301)가 형성된 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 형성되는 기판(5300)과는 다른 기판에 형성하는 구성에 대해서 나타내고 있다. 이러한 구성에 의해, 단결정 반도체를 포함하는 트랜지스터에 비하여 전계 효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300) 위에 형성되는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정 수의 삭감, 코스트의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 실시 형태 1 내지 실시 형태 3에서 설명되는 박막 트랜지스터는, n채널형 TFT이다. 도 12의 (a) 및 (b)에서는 n채널형 TFT로 구성되는 신호선 구동 회로의 구성 및 동작의 일례를 나타낸다.
신호선 구동 회로는, 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는, 복수의 스위칭 회로(5602_1∼5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1∼5602_N)는, 각각, 복수의 박막 트랜지스터(5603_1∼5603_k)(k는 자연수)를 포함한다. 박막 트랜지스터(5603_1∼5603_k)가 n채널형 TFT인 예를 이하에서 설명한다.
신호선 구동 회로의 접속 관계에 대해서, 스위칭 회로(5602_1)를 예로서 설명한다. 박막 트랜지스터(5603_1∼5603_k)의 제1 단자는 각각 배선(5604_1∼5604_k)과 접속된다. 박막 트랜지스터(5603_1∼5603_k)의 제2 단자는 각각 신호선(S1∼Sk)과 접속된다. 박막 트랜지스터(5603_1∼5603_k)의 게이트는 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는, 배선(5605_1∼5605_N)에 순서대로 H 레벨 신호(H 신호 또는 고전원 전위 레벨의 신호라고도 한다)를 출력함으로써, 스위칭 회로(5602_1∼5602_N)를 순서대로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1∼5604_k)과 신호선(S1∼Sｋ)의 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1∼5604_k)의 전위를 신호선(S1∼Sｋ)에 공급하는지를 제어하는 기능을 갖는다. 이렇게, 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한, 박막 트랜지스터(5603_1∼5603_k)는, 각각 배선(5604_1∼5604_k)과 신호선(S1~Sk)과의 도통 상태를 제어하는 기능, 즉 배선(5604_1∼5604_k)의 전위를 신호선(S1~Sk)에 공급하는 기능을 갖는다. 이렇게, 각각의 박막 트랜지스터(5603_1∼5603_k)는 스위치로서의 기능을 갖는다.
각각의 배선(5604_1∼5604_k)에는 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 신호 또는 화상 데이터에 따른 아날로그 신호일 경우가 많다.
다음으로, 도 12의 (a)의 신호선 구동 회로의 동작에 대해서, 도 12의 (b)의 타이밍차트를 참조하여 설명한다. 도 12의 (b)는 신호(Sout_1~Sout_N) 및 신호(Vdata_1~Vdata_k)의 일례를 나타낸다． 신호(Sout_1~Sout_N)는 시프트 레지스터(5601)의 출력 신호의 일례이다. 신호(Vdata_1~Vdata_k)는 배선(5604_1∼5604_k)에 입력되는 신호의 일례이다. 신호선 구동 회로의 1동작 기간은, 표시 장치에서의 1게이트 선택 기간에 대응한다는 것에 주목해야 한다. 1게이트 선택 기간은, 일례로서 기간 T1∼기간 TN으로 분할된다. 각각의 기간 T1∼TN은, 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
본 실시 형태의 도면 등에서 나타내는 각각의 구성의 신호 파형의 왜곡(distortion) 등은, 명료화를 위해서 과장해서 표기하는 경우가 있다는 것에 주목해야 한다. 따라서, 본 실시 형태는 도면 등에 나타낸 스케일에 반드시 한정될 필요는 없다.
기간 T1∼기간 TN에 있어서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1∼5605_N)에 순서대로 출력한다. 예를 들면, 기간 T1에서 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1∼5603_k)는 턴 온되므로, 배선(5604_1∼5604_k)과 신호선(S1~Sk)이 도통 상태로 된다. 이때, 배선(5604_1∼5604_k)에는 각각 Data(S1)∼Data(Sｋ)이 입력된다. Data(S1)∼Data(Sｋ)는, 각각 박막 트랜지스터(5603_1∼5603_k)를 통하여, 선택되는 행에 속하는 화소 중, 1열째∼k열째의 화소에 기입된다. 이렇게 해서, 기간 T1∼TN에 있어서, 선택된 행에 속하는 화소에, k열씩 순서대로 비디오 신호용 데이터(DATA)가 기입된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입됨으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속 수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기입됨으로써, 기입 시간을 길게 할 수 있고, 비디오 신호의 기입 부족을 방지할 수 있다.
시프트 레지스터(5601) 및 스위칭 회로(5602)로서는, 실시 형태 1 내지 실시 형태 3에서의 박막 트랜지스터로 구성되는 회로를 이용하는 것이 가능하다는 것에 주목해야 한다. 이 경우, 시프트 레지스터(5601)에 포함되는 모든 트랜지스터는 n채널형 트랜지스터만이거나 또는 p채널형 트랜지스터만일 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 이용하는 시프트 레지스터의 일 실시 형태에 대해서 도 13의 (a) 내지 (d)와, 도 14의 (a) 및 (b)를 이용하여 설명한다.
주사선 구동 회로는, 시프트 레지스터를 포함한다. 또한, 주사선 구동 회로는 경우에 따라 레벨 시프터나 버퍼 등을 포함해도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클럭 신호 CK 및 스타트 펄스 신호 SP가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1라인분 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 1라인분 화소의 트랜지스터를 일제히 턴 온해야 하므로, 큰 전류를 흘릴 수 있는 버퍼가 이용된다.
시프트 레지스터는, 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 포함한다(도 13의 (a) 참조). 도 13의 (a)에 도시하는 시프트 레지스터에서, 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)에는, 제1 배선(11)으로부터 제1 클럭 신호 CK1, 제2 배선(12)으로부터 제2 클럭 신호 CK2, 제3 배선(13)으로부터 제3 클럭 신호 CK3, 제4 배선(14)으로부터 제4 클럭 신호 CK4가 공급된다. 제1 펄스 출력 회로(10_1)에는, 제5 배선(15)으로부터의 스타트 펄스 SP1(제1 스타트 펄스)가 입력된다. 2단째 이후의 제n 펄스 출력 회로(10_n)(n은, 2 이상이며 N 이하의 자연수)에는, 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)이라고 한다)(n은 2 이상이며 N 이하의 자연수)가 입력된다. 또한, 제1 펄스 출력 회로(10_1)에는, 2단 후단의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제n 펄스 출력 회로(10_n)에는, 제n 펄스 출력 회로(10_n)의 2단 후단의 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)라고 한다)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2단 전단의 펄스 출력 회로에 입력되기 위한 제1 출력 신호 OUT(1)(SR)∼OUT(N)(SR), 다른 배선 등에 전기적으로 접속되는 제2 출력 신호 OUT(1)∼OUT(N)이 출력된다. 도 13의 (a)에 도시한 바와 같이, 시프트 레지스터의 최종 2개 단에는 후단 신호 OUT(n+2)가 입력되지 않기 때문에, 일례로서는, 제2 스타트 펄스 SP2 및 제3 스타트 펄스 SP3를 최종 2개 단의 펄스 출력 회로에 입력하면 된다는 것에 주목해야 한다．
클럭 신호 CK는, 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저전원 전위 레벨이라고 한다)을 반복하는 신호이다. 여기서, 제1 클럭 신호 CK1∼제4 클럭 신호 CK4는, 차례로 1/4주기만큼 지연되어 있다． 본 실시 형태에서는, 제1 클럭 신호 CK1∼제4 클럭 신호 CK4를 이용하여, 펄스 출력 회로 구동의 제어 등을 행한다. 클럭 신호는, 이 클럭 신호가 입력되는 구동 회로에 따라, GCK 또는 SCK라고 하는 경우도 있지만, 여기에서는 클럭 신호를 CK로 설명한다는 것에 주목해야 한다.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는, 제1 배선(11)∼제4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들면, 도 13의 (a)의 제1 펄스 출력 회로(10_1)에서는, 제1 입력 단자(21)가 제1 배선(11)과 전기적으로 접속되고, 제2 입력 단자(22)가 제2 배선(12)과 전기적으로 접속되고, 제3 입력 단자(23)가 제3 배선(13)과 전기적으로 접속되어 있다. 제2 펄스 출력 회로(10_2)에서는, 제1 입력 단자(21)가 제2 배선(12)과 전기적으로 접속되고, 제2 입력 단자(22)가 제3 배선(13)과 전기적으로 접속되고, 제3 입력 단자(23)가 제4 배선(14)과 전기적으로 접속되어 있다.
제1 펄스 출력 회로(10_1)∼제N 펄스 출력 회로(10_N)의 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26) 및 제2 출력 단자(27)를 포함한다(도 13의 (b) 참조). 제1 펄스 출력 회로(10_1)에서는, 제1 입력 단자(21)에 제1 클럭 신호 CK1가 입력되고, 제2 입력 단자(22)에 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에 제3 클럭 신호 CK3가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력된다.
제1 펄스 출력 회로(10_1)∼제N 펄스 출력 회로(10_N)에서는, 3단자를 갖는 박막 트랜지스터 이외에, 4단자를 갖는 박막 트랜지스터를 이용할 수 있다. 도 13의 (c)는 4단자를 갖는 박막 트랜지스터(28)의 심볼을 나타낸다. 도 13의 (c)에 도시하는 박막 트랜지스터(28)의 심볼은, 4단자를 갖는 박막 트랜지스터를 나타내고, 이하 도면 등에서 이용하는 것으로 한다. 박막 트랜지스터(28)는, 제1 게이트 전극에 입력되는 제1 제어 신호 G1 및 제2 게이트 전극에 입력되는 제2 제어 신호 G2에 의해, IN 단자와 OUT 단자 사이의 전기적인 제어를 할 수 있는 소자이다.
도 13의 (c)에 도시하는 박막 트랜지스터(28)의 임계값 전압은, 상부 게이트 전극과 채널 형성 영역 사이 및 하부 게이트 전극과 채널 형성 영역 사이에 게이트 절연막을 개재하여 박막 트랜지스터(28)의 채널 형성 영역의 상하로 게이트 전극을 설치하고, 상부 및/또는 하부의 게이트 전극의 전위를 제어함으로써 원하는 값으로 제어될 수 있다.
다음으로, 도 13의 (b)에 도시한 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서 도 13의 (d)를 참조로 설명한다.
도 13의 (d)에 도시하는 제1 펄스 출력 회로(10_1)는, 제1 트랜지스터(31)∼제13 트랜지스터(43)를 포함한다. 전술한 제1 입력 단자(21)∼제5 입력 단자(25), 및 제1 출력 단자(26), 제2 출력 단자(27) 외에, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제1 트랜지스터(31)∼제13 트랜지스터(43)에 신호 또는 전원 전위가 공급된다. 여기서, 도 13의 (d)의 각 전원선의 전원 전위의 관계는, 제1 전원 전위 VDD는 제2 전원 전위 VCC 이상의 전위로 하고, 제2 전원 전위 VCC는 제3 전원 전위 VSS보다 큰 전위로 한다. 제1 클럭 신호 CK1∼제4 클럭 신호 CK4는, 일정한 간격으로 H 레벨과 L 레벨을 반복하는 신호이지만, H 레벨일 때의 클럭 신호를 VDD라 하고, L 레벨일 때의 클럭 신호를 VSS라 한다는 것에 주목해야 한다. 전원선(51)의 전위 VDD를, 전원선(52)의 전위 VCC보다 높게 함으로써, 트랜지스터의 동작에 악영향을 주는 일없이, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계값의 시프트를 감소시킬 수 있고, 트랜지스터의 열화를 억제할 수 있다. 도 13의 (d)에 도시한 바와 같이, 제1 트랜지스터(31)∼ 제13 트랜지스터(43) 중, 제1 트랜지스터(31), 제6 트랜지스터(36) 내지 제9 트랜지스터(39)에는, 도 13의 (c)에서 나타낸 4단자의 박막 트랜지스터(28)를 이용하는 것이 바람직하다는 것에 주목해야 한다. 제1 트랜지스터(31), 제6 트랜지스터(36) 내지 제9 트랜지스터(39)는, 소스 또는 드레인이 되는 전극의 한쪽이 접속된 노드의 전위를, 게이트 전극의 제어 신호에 의해 전환하는 것이 요구되는 트랜지스터이며, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠른(온 전류의 시동이 급경사인) 것으로 인해 펄스 출력 회로의 오동작을 감소시킬 수 있는 트랜지스터이다. 그 때문에, 도 13의 (c)에 나타낸 4단자를 갖는 박막 트랜지스터(28)를 이용함으로써 임계값 전압을 제어할 수 있고, 펄스 출력 회로의 오동작을 보다 감소시킬 수 있다. 도 13의 (d)에서는 제1 제어 신호 G1 및 제2 제어 신호 G2가 동일한 제어 신호라고 했지만, 제1 제어 신호 G1 및 제2 제어 신호 G2는 다른 제어 신호이어도 된다는 것에 주목해야 한다.
도 13의 (d)에서 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제1 트랜지스터(31)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되어 있다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속되어 있다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제5 입력 단자(25)에 전기적으로 접속되어 있다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고, 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제3 입력 단자(23)에 전기적으로 접속되어 있다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제2 입력 단자(22)에 전기적으로 접속되어 있다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제9 트랜지스터(39)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 전원선(52)에 전기적으로 접속되어 있다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속되어 있다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속되어 있다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되고, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속되어 있다.
도 13의 (d)에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속 개소를 노드 A라 한다. 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B라 한다(도 1 4의 (a) 참조).
도 13의 (d)에 나타낸 펄스 출력 회로를 제1 펄스 출력 회로(10_1)에 적용했을 경우, 도 14의 (a)는, 제1 입력 단자(21) 내지 제5 입력 단자(25)와 제1 출력 단자(26) 및 제2 출력 단자(27)에 입력 또는 출력되는 신호를 나타내고 있다.
구체적으로는, 제1 입력 단자(21)에 제1 클럭 신호 CK1이 입력되고, 제2 입력 단자(22)에 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에 제3 클럭 신호 CK3이 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)이 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)이 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)이 출력된다.
박막 트랜지스터란, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자라는 것에 주목해야 한다. 박막 트랜지스터는, 게이트와 중첩한 영역에 채널 영역이 형성되는 반도체를 갖는다. 게이트 전위를 제어함으로써, 채널 영역을 통해서 드레인과 소스 사이에 흐르는 전류를 제어할 수 있다. 여기서, 박막 트랜지스터의 소스와 드레인은, 박막 트랜지스터의 구조나 동작 조건 등에 의해 상호 바뀔 수 있기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것은 곤란하다. 따라서, 소스 또는 드레인으로서 기능하는 영역을, 소스 또는 드레인이라 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각의 영역을 제1 단자, 제2 단자라 표기하는 경우가 있다.
도 13의 (d), 도 14의 (a)에 있어서, 노드 A를 플로팅 상태로 함으로써 부트스트랩(bootstrap) 동작을 행하기 위한, 용량 소자를 추가로 설치해도 좋다는 것에 주목해야 한다. 또 노드 B의 전위를 유지하기 위해서, 한쪽의 전극을 노드 B에 전기적으로 접속한 용량 소자를 추가로 설치하여도 된다．
도 14의 (a)에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍차트를 도 14의 (b)에 도시한다. 시프트 레지스터가 주사선 구동 회로에 포함될 경우, 도 14의 (b) 중의 기간(61)은 수직 귀선 기간이며, 기간(62)은 게이트 선택 기간에 상당한다는 것에 주목해야 한다.
도 14의 (a)에 도시한 바와 같이, 게이트에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 설치해 두는 것에 의해, 부트스트랩 동작의 전후에 있어서, 이하와 같은 이점이 있다는 것에 주목해야 한다.
게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)가 없을 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 상승하여, 제1 전원 전위 VDD보다 커진다. 이후, 제1 트랜지스터(31)의 제1 단자, 즉 전원선(51) 측의 단자는 제1 트랜지스터(31)의 소스로서 기능한다. 그 때문에, 제1 트랜지스터(31)에서는, 게이트와 소스 사이, 게이트와 드레인 사이에, 높은 전압이 인가되기 때문에 큰 스트레스가 걸리고, 트랜지스터의 열화의 요인으로 될 수 있다. 한편, 게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 설치해 두는 것에 의해, 부트스트랩 동작에 의해 노드 A의 전위는 상승하지만, 제1 트랜지스터(31)의 제2 단자의 전위가 상승하지 않도록 할 수 있다. 즉, 제9 트랜지스터(39)를 설치함으로써, 제1 트랜지스터(31)의 게이트와 소스의 사이에 인가되는 마이너스 전압의 값을 낮출 수 있다. 따라서, 본 실시 형태의 회로 구성으로 함으로써, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 마이너스 전압도 작게 할 수 있기 때문에, 스트레스에 의한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
제9 트랜지스터(39)를 설치하는 개소에 대해서는, 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 제9 트랜지스터(39)의 제1 단자와 제2 단자를 접속하여 설치하는 구성이면 좋다는 것에 주목해야 한다. 본 실시 형태에서의 펄스 출력 회로를 복수 포함하는 시프트 레지스터가, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에 포함되는 경우, 제9 트랜지스터(39)를 생략해도 좋고, 이는 트랜지스터 수가 삭감되므로 이점이 있다는 것에 주목해야 한다.
제1 트랜지스터(31) 내지 제13 트랜지스터(43)의 반도체층으로서 산화물 반도체를 이용함으로써, 박막 트랜지스터의 오프 전류를 감소시키며, 온 전류 및 전계 효과 이동도를 높이는 것이 가능하며, 트랜지스터의 열화의 정도를 감소시킬 수 있다는 것에 주목해야 한다. 결과적으로, 회로 내의 오동작을 감소시킬 수 있다. 또한, 산화물 반도체를 포함하는 트랜지스터는, 비정질 실리콘을 포함하는 트랜지스터에 비해, 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. 그 때문에, 제2 전원 전위 VCC를 공급하는 전원선에, 제1 전원 전위 VDD를 공급해도 마찬가지의 동작이 얻어지고, 또한 회로 사이를 주회하는 전원선의 수를 감소시킬 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
시프트 레지스터는, 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 제3 입력 단자(23)로부터 공급되는 클럭 신호와, 제8 트랜지스터(38)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 제2 입력 단자(22)로부터 공급되는 클럭 신호가, 각각, 제2 입력 단자(22)와 제3 입력 단자(23)로부터 공급될 수 있도록 결선 관계를 교체해도 마찬가지의 작용을 발휘한다는 것에 주목해야 한다. 도 14의 (a)에 도시하는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온의 상태로부터, 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 온의 상태, 이어서 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프의 상태로 함으로써, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하함으로써 발생하는 노드 B 전위의 저하가, 제7 트랜지스터(37)의 게이트 전극 전위의 저하 및 제8 트랜지스터(38)의 게이트 전극 전위의 저하에 기인해서 2회 발생하게 된다. 한편, 도 14의 (a)에 도시하는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 모두 온의 상태로부터, 제7 트랜지스터(37)가 온, 제8 트랜지스터(38)가 오프의 상태, 이어서, 제7 트랜지스터(37)가 오프, 제8 트랜지스터(38)가 오프의 상태이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)를 변경하는 경우, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위가 저하함으로써 발생하는 노드 B 전위의 저하를, 제8 트랜지스터(38)의 게이트 전극 전위의 저하에 의해 일회로 감소시킬 수 있다. 그 때문에, 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 제3 입력 단자(23)로부터 클럭 신호 CK3를 공급하고, 제8 트랜지스터(38)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 제2 입력 단자(22)로부터 클럭 신호 CK2를 공급하는 접속 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 감소되어, 노이즈를 감소시킬 수 있기 때문이다.
이렇게, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L 레벨로 유지하는 기간에, 노드 B에 정기적으로 H 레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
실시 형태 1에 설명되는 박막 트랜지스터의 제작 방법을 이용해서 상술된 구동 회로의 박막 트랜지스터를 제작함으로써, 임계값 전압을 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고, 전력 절약화를 도모할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시 형태 5]
박막 트랜지스터를 제작하고, 박막 트랜지스터를 화소부 및 구동 회로에 이용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 박막 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부가 형성되는 기판 위에 일체 형성할 수 있어，시스템 온 패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다) 또는 발광 소자(발광 표시 소자라고도 한다)를 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro　Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 표시 장치는, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체를 포함할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 컨트롤러를 포함하는 IC 등을 패널 위에 실장한 모듈을 포함한다. 또한, 표시 장치를 제작하는 공정에서 표시 소자가 완성되기 전의 일 실시 형태에 상당하는 소자 기판에는, 전류를 복수의 각 화소의 표시 소자에 공급하기 위한 수단이 설치된다. 소자 기판은, 구체적으로, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막하나 아직 에칭되지 않아 화소 전극을 형성하기 전의 상태이어도 좋고, 또는 임의의 다른 상태이어도 좋다.
본 명세서 중의 표시 장치는, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함)을 가리킨다는 것에 주목해야 한다. 또한, 표시 장치는, FPC(Flexible　printed　circuit) 혹은 TAB(Tape　Automated　Bonding) 테이프 혹은 TCP(Tape　Carrier　Package) 등의 커넥터가 부착되는 모듈과, 프린트 배선판이 설치되는 단부에 TAB 테이프나 TCP를 갖는 모듈, 및 표시 소자에 COG(Chip　On　Glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
반도체 장치의 일 실시 형태인 액정 표시 패널의 외관 및 단면에 대해서, 도 7의 (a1), (a2) 및 (b)를 참조하여 설명한다. 도 7의 (a1) 및 (a2)는, 박막 트랜지스터(4010 및 4011)와 액정 소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)로 밀봉한 패널의 평면도이다. 도 7의 (b)는 도 7의 (a1) 및 (a2)의 M-N을 따라 취한 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 시일재(4005)가 설치되어 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001), 시일재(4005) 및 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여진 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 실장되어 있다.
별도로 형성된 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다는 것에 주목해야 한다. 도 7의 (a1)은 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시한다. 도 7의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시한다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는, 복수의 박막 트랜지스터를 포함한다. 도 7의 (b)는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다． 박막 트랜지스터(4010 및 4011) 위에는 절연층(4020, 4041, 4021)이 설치되어 있다.
박막 트랜지스터(4010 및 4011)로서는, 실시 형태 1에 설명된 산화물 반도체층을 포함하는 신뢰성 높은 박막 트랜지스터를 채용할 수 있다. 본 실시 형태에 있어서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
절연층(4021) 위에는, 구동 회로용 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4040)이 설치되어 있다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT 시험 전후의 박막 트랜지스터(4011)의 임계값 전압의 변화량을 감소시킬 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층과 동일해도 좋고, 상이해도 좋다. 도전층(4040)은 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위는 GND 또는 0V일 수 있으며, 혹은 플로팅 상태에 있어도 된다．
액정 소자(4013)에 포함되는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 겹치는 부분은 액정 소자(4013)에 상당한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 산화물 절연층(4032 및 4033)이 설치되고, 산화물 절연층(4032 및 4033)을 개재해서 액정층(4008)을 협지하고 있다는 것에 주목해야 한다．
제1 기판(4001) 및 제2 기판(4006)으로서는 투광성 기판을 이용할 수 있고, 유리, 세라믹스, 플라스틱을 이용할 수 있다는 것에 주목해야 한다. 플라스틱으로서는, FRP(Fiberglass-Reinforced　Plastics) 판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다.
스페이서(4035)는, 절연막을 선택적으로 에칭함으로써 얻어지는 주상 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 간극)를 제어하기 위해서 설치되어 있다. 대안으로서, 스페이서(4035)로서 구형(spherical)의 스페이서를 이용해도 된다． 대향 전극층(4031)은, 박막 트랜지스터(4010)가 형성되는 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 제공되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 서로 접속할 수 있다. 도전성 입자는 시일재(4005)에 함유된다는 것에 주목해야 한다.
대안으로서, 배향막을 이용하지 않는 블루 상(blue phase)을 나타내는 액정을 이용해도 된다． 블루 상은 액정 상(liquid crystal phase)의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭 상으로부터 등방위로 전이하기 직전에 발현되는 상이다. 블루 상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 5중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 이용해서 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문 배향 처리가 불필요하고, 시야각 의존성이 작다.
본 실시 형태는 투과형 액정 표시 장치 이외에, 반투과형 액정 표시 장치에서도 적용할 수 있다는 것에 주목해야 한다.
액정 표시 장치의 일례에서는, 기판의 외측(보고 확인할 수 있는 쪽)에 편광판을 설치하고, 기판의 내측에 착색층(컬러 필터)과, 표시 소자에 이용되는 전극층을 순차적으로 설치하였지만, 편광판은 기판의 내측에 설치하여도 된다． 편광판과 착색층의 적층 구조도 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 된다．
박막 트랜지스터(4011)는, 보호 절연막으로서 채널 형성 영역을 포함하는 반도체층에 접해서 절연층(4041)이 형성되어 있다. 절연층(4041)은, 예를 들면 실시 형태 1에서 설명된 보호 절연층(407)과 마찬가지의 재료 및 방법을 이용하여 형성하면 된다． 여기에서는, 절연층(4041)으로서, 실시 형태 1과 마찬가지로 스퍼터링법에 의해 산화 규소막을 형성한다.
또한, 절연층(4041) 위에 보호 절연층(4020)이 형성되어 있다. 보호 절연층(4020)은, 실시 형태 1에서 설명되는 보호 절연층(407)과 마찬가지의 재료 및 방법을 이용하여 형성하면 된다． 여기에서는, 절연층(4020)으로서, PCVD법에 의해 질화 규소막을 형성한다.
박막 트랜지스터의 표면 요철을 감소시키기 위해서, 절연층(4020) 위에 평탄화 절연막으로서 기능하는 절연층(4021)을 형성한다. 절연층(4021)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시와 같은 내열성을 갖는 유기 재료를 이용하여 형성될 수 있다. 이러한 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 이들 재료를 이용하여 형성되는 복수의 절연막을 적층시킴으로써, 절연층(4021)을 형성해도 좋다는 것에 주목해야 한다.
실록산계 수지는, 실록산계 재료를 출발 재료로 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다는 것에 주목해야 한다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기) 또는 플루오로기를 포함해도 된다． 또한, 유기기는 플루오로기를 포함해도 좋다.
절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코팅법, 딥핑(dipping)법, 스프레이 도포법, 액적 토출법(잉크제트법, 스크린 인쇄, 오프셋 등) 등을 이용할 수 있다. 또한, 절연층(4021)의 평탄화는, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등으로 이루어질 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐링을 겸하는 것으로 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다．
화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 한다), 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하여 형성될 수 있다.
대안으로서, 화소 전극층(4030) 및 대향 전극층(4031)으로서는, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 이용해서 형성할 수 있다. 도전성 조성물을 이용해서 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체, 및 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
접속 단자 전극(4015)은, 액정 소자(4013)에 포함되는 화소 전극층(4030)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은, 박막 트랜지스터(4010 및 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은, FPC(4018)에 포함되는 단자와, 이방성 도전막(4019)을 개재해서 전기적으로 접속되어 있다.
도 7의 (a1), (a2) 및 (b)는, 신호선 구동 회로(4003)를 별도 형성하고, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다는 것에 주목해야 한다. 주사선 구동 회로를 별도 형성해서 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장해도 된다.
도 16은, 본 명세서에 개시되는 제작 방법에 의해 제작되는 TFT 기판(2600)을 이용해서 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 나타내고 있다.
도 16은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 상호 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행할 경우에 필요하다. RGB 방식의 경우, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 설치되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607) 및 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)을 포함한다. 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층 사이에 위상차판을 갖는 상태로 편광판과 액정층을 적층해도 좋다.
액정 표시 모듈에는, TN(Twisted　Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe　Field　Switching) 모드, MVA(Multi-domain　Vertical　Alignment) 모드, PVA(Patterned　Vertical　Alignment) 모드, ASM(Axially　Symmetric　aligned　Micro-cell) 모드, OCB(Optical　Compensated　Birefringence) 모드, FLC(Ferroelectric　Liquid　Crystal) 모드, AFLC(AntiFerroelectric　Liquid　Crystal) 모드 등을 채용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성 높은 액정 표시 패널을 제작할 수 있다.
실시 형태 1에 설명되는 박막 트랜지스터의 제작 방법을 이용해서 상술된 액정 표시 장치 화소부의 박막 트랜지스터를 제작함으로써, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 실시 형태 1에 설명되는 박막 트랜지스터의 제작 방법을 이용해서 액정 표시 장치 구동 회로의 박막 트랜지스터를 제작함으로써, 임계값 전압을 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고, 전력 절약화를 도모할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재된 임의의 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시 형태 6]
반도체 장치로서 전자 페이퍼의 예를 나타낸다.
실시 형태 1에 설명되는 박막 트랜지스터는, 스위칭 소자와 전기적으로 접속되는 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다． 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 용이하고, 다른 표시 장치에 비해 소비 전력이 낮으며, 얇아서 가벼운 형상으로 할 수 있다는 이점을 갖는다.
전기 영동 디스플레이는 다양한 형태를 가질 수 있다. 전기 영동 디스플레이는 플러스 전하를 갖는 제1 입자와, 마이너스 전하를 갖는 제2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 집합한 입자의 색만을 표시하는 것이다. 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것에 주목해야 한다. 또한, 제1 입자의 색과 제2 입자의 색은 상이한 것(무색 포함)으로 한다.
이렇게, 전기 영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산되게 한 용액이 전자 잉크라 불린다. 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 두 개의 전극 사이에 끼워지도록 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다． 예를 들면, 실시 형태 1에 설명된 박막 트랜지스터를 이용하여 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
마이크로 캡슐 중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다는 것에 주목해야 한다.
도 15는, 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)로서는, 실시 형태 1에서 설명된 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 포함하는 신뢰성 높은 박막 트랜지스터이다.
도 15의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백과 흑 색상의 구형 입자를 표시 소자에 이용하는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 반도체층과 접하는 절연막(583)으로 덮여 있다. 박막 트랜지스터(581)의 소스 또는 드레인 전극층은 제1 전극층(587)과, 절연층(585)에 형성되는 개구를 통하여 접하여, 박막 트랜지스터(581)와 제1 전극층(587)을 전기적으로 접속하고 있다. 제1 전극층(587)과 기판(596) 위에 형성된 제2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 각각 갖고, 흑색 영역(590a) 및 백색 영역(590b) 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 설치되어 있다. 구형 입자(589)의 주위 공간은 수지 등의 충전재(595)로 충전되어 있다(도 15 참조). 제1 전극층(587)이 화소 전극에 상당하고, 제2 전극층(588)이 공통 전극에 상당한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 제2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와, 플러스로 대전된 흰 미립자와 마이너스로 대전된 검은 미립자를 봉입한 직경 약 10㎛∼200㎛의 마이크로 캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로 캡슐은, 제1 전극층과 제2 전극층에 의해 전계가 공급되면, 흰 미립자와 검은 미립자가 서로 역 방향으로 이동하여 백 또는 흑을 표시할 수 있다. 이 원리를 이용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라 불린다. 전기 영동 표시 소자는, 액정 표시 소자에 비해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 소비 전력이 낮으며, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 한다)를 멀리 떨어뜨린 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다．
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
실시 형태 1 내지 실시 형태 3에서 설명된 박막 트랜지스터의 제작 방법을 이용해서 상기 전자 페이퍼 화소부의 박막 트랜지스터를 제작함으로써, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
[실시 형태 7]
반도체 장치로서 발광 표시 장치의 예를 설명한다. 표시 장치에 포함되는 표시 소자로서, 본 실시 형태에서는 일렉트로 루미네센스를 이용하는 발광 소자를 설명한다. 일렉트로 루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별된다. 일반적으로, 전자는 유기 EL 소자라 불리며, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성한다. 발광성의 유기 화합물은, 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산되게 한 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 협지하고, 또한 그것을 전극으로 협지한 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형(localized type) 발광이다. 본 실시 형태에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다는 것에 주목해야 한다.
도 9는, 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시한다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 본 실시 형태에서는 산화물 반도체층을 채널 형성 영역에 이용하는 2개의 n채널형의 트랜지스터가 1개의 화소에 포함되는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)에서는 이의 게이트가 주사선(6406)에 접속되고, 이의 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 이의 제2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)에서는, 이의 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 이의 제1 전극이 전원선(6407)에 접속되고, 이의 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))은 저전원 전위로 설정되어 있다는 것에 주목해야 한다. 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위 < 고전원 전위를 만족하는 전위라는 것에 주목해야 한다. 저전원 전위로서는, 예를 들면 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)를 통하여 전류를 흘려서 발광 소자(6404)를 발광시킨다. 그래서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상으로 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는, 구동용 트랜지스터(6402)의 게이트 용량을 대용해서 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에 용량이 형성되어 있어도 된다．
전압 입력 전압 구동 방식을 이용하는 경우, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 턴온 및 턴오프하는 두개의 상태 중 어느 하나로 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작하므로, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다는 것에 주목해야 한다.
디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행할 경우, 신호의 입력을 서로 다르게 함으로써, 도 9와 같은 화소 구성을 채용할 수 있다.
아날로그 계조 구동을 행할 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 설정한다. 아날로그 비디오 신호를 이용함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 행할 수 있다．
도 9에 나타내는 화소 구성은 이에 한정되지 않는다는 것에 주목해야 한다. 예를 들면, 도 9에 나타내는 화소에 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
다음으로, 발광 소자의 구성에 대해서, 도 10의 (a) 내지 (c)를 참조하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 10의 (a), (b) 및 (c)의 반도체 장치에 이용되는 구동용 TFT인 구동용 TFT(7001, 7011, 7021)는, 각각, 실시 형태 1에 설명된 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 각각 포함하는 신뢰성 높은 박막 트랜지스터이다.
발광 소자는 발광을 취출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 발광 소자는, 기판과의 대향 면을 통하여 발광을 취출하는 상면 사출 구조나, 기판측의 면을 통하여 발광을 취출하는 하면 사출 구조나, 기판측 및 기판과의 대향측의 면을 통하여 발광을 취출하는 양면 사출 구조를 가질 수 있다. 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
하면 사출 구조의 발광 소자에 대해서 도 10의 (a)를 참조하여 설명한다.
도 10의 (a)는, 구동용 TFT(7011)가 n형으로, 발광 소자(7012)로부터 발하여지는 광이 음극(7013) 측으로 사출할 경우의 화소의 단면도를 나타낸다. 도 10의 (a)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되어 있고, 음극(7013) 위에 EL층(7014) 및 양극(7015)이 순서대로 적층되어 있다. 투광성을 갖는 도전막(7017)은, 산화물 절연층(7031)에 형성된 컨택트 홀을 통하여 구동용 TFT(7011)의 드레인 전극층과 전기적으로 접속되어 있다.
투광성을 갖는 도전막 (7017)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 한다), 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수 있다.
음극(7013)은 다양한 재료를 이용하여 형성될 수 있지만, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외에，Yb나 Er 등의 희토류 금속 등이 바람직하다. 도 10의 (a)에서, 음극(7013)의 막 두께는, 광을 투과하는 정도(바람직하게는, 약 5nm∼30nm)로 한다. 예를 들면 20nm의 막 두께를 갖는 알루미늄 막을, 음극(7013)으로서 이용한다.
투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭해서 투광성을 갖는 도전막(7017)과 음극(7013)을 형성해도 좋고, 이 경우, 동일한 마스크를 이용해서 투광성을 갖는 도전막(7017)과 음극(7013)을 에칭할 수 있다는 것을 주목해야 한다.
음극(7013)의 주연부는 격벽(7019)으로 덮는다. 격벽(7019)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막과, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7019)은, 특히 감광성의 수지 재료를 이용하고, 음극(7013) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지면서 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7019)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
음극(7013) 및 격벽(7019) 위에 형성되는 EL층(7014)은, 단수의 층을 이용하여 구성되어 있어도, 복수의 층을 적층하여 구성되어 있어도 좋다. EL층(7014)이 복수 층을 이용하여 구성되어 있을 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순으로 적층하여 EL층(7014)을 형성한다. 이들 층을 모두 설치할 필요는 없다는 것에 주목해야 한다.
상기 적층 순에 한정되지 않고, 음극(7013) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층 및 전자 주입층의 순으로 적층해도 좋다. 단, 소비 전력을 비교하는 경우, 음극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순으로 적층하는 쪽이 소비 전력이 적기 때문에 바람직하다.
EL층(7014) 위에 형성되는 양극(7015)으로서는, 다양한 재료를 채용할 수 있지만, 일함수가 큰 재료, 예를 들면, 질화 티타늄, ZrN, Ti, W, Ni, Pt, Cr 등이나, ITO, IZO(산화 인듐 산화아연), ZnO 등의 투명 도전성 재료가 바람직하다. 양극(7015) 위에 차폐막(7016)으로서, 예를 들면 광을 차광하는 금속, 광을 반사하는 금속 등을 이용한다. 본 실시 형태에서는, 양극(7015)으로서 ITO 막을 이용하고, 차폐막(7016)으로서 Ti 막을 이용한다.
음극(7013) 및 양극(7015)으로 EL층(7014)을 협지하고 있는 영역이 발광 소자(7012)에 상당한다. 도 10의 (a)에 도시한 소자 구조의 경우, 발광 소자(7012)로부터 발하여지는 광은, 화살표로 도시한 바와 같이 음극(7013)측으로 사출된다.
도 10의 (a)에서는 게이트 전극층으로서 투광성을 갖는 도전막을 이용하는 예를 나타내고 있고, 발광 소자(7012)로부터 발하여지는 광은, 컬러 필터층(7033)을 통과하여, 구동용 TFT(7011)의 게이트 전극층이나 소스 전극층을 통과해서 사출 된다는 것에 주목해야 한다. 구동용 TFT(7011)의 게이트 전극층 및 소스 전극층으로서 투광성을 갖는 도전막을 이용하여, 개구율을 향상시킬 수 있다.
컬러 필터층(7033)은 잉크제트법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮여지고, 또한 보호 절연층(7035)에 의해 덮여진다. 도 10의 (a)에서 오버코트층(7034)은 얇은 막 두께로 도시했지만, 오버코트층(7034)은, 컬러 필터층(7033)에 기인하는 요철을 평탄화하는 기능을 갖고 있다는 것에 주목해야 한다.
보호 절연층(7035) 및 절연층(7032)에 형성되고, 드레인 전극층에 도달하는 컨택트 홀은, 격벽(7019)과 겹치는 위치에 배치된다. 도 10의 (a)에서는, 드레인 전극층(7030)에 도달하는 컨택트 홀과, 격벽(7019)을 서로 겹치는 레이아웃으로 함으로써 개구율의 향상을 도모할 수 있다.
다음으로, 양면 사출 구조의 발광 소자에 대해서, 도 10의 (b)를 참조하여 설명한다.
도 10의 (b)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되어 있고, 음극(7023) 위에 EL층(7024) 및 양극(7025)이 순서대로 적층되어 있다. 투광성을 갖는 도전막(7027)은 산화물 절연층(7041)에 형성된 컨택트 홀을 통하여 구동용 TFT(7021)의 드레인 전극층과 전기적으로 접속되어 있다는 것에 주목해야 한다.
투광성을 갖는 도전막(7027)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수 있다.
음극(7023)은 일함수가 적은 다양한 도전성 재료로 제조될 수 있다. 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외에，Yb나 Er 등의 희토류 금속 등이 바람직하다. 본 실시 형태에서는, 음극(7023)의 막 두께는, 광을 투과하는 정도(바람직하게는, 약 5nm∼30nm)로 한다. 예를 들면 20nm의 막 두께를 갖는 알루미늄 막을 음극(7023)으로서 이용한다.
투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭해서 투광성을 갖는 도전막(7027)과 음극(7023)을 형성해도 좋다는 것에 주목해야 한다. 이 경우 동일한 마스크를 이용해서 에칭할 수 있어 바람직하다.
음극(7023)의 주연부는 격벽(7029)으로 덮는다. 격벽(7029)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막과, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7029)은, 특히 감광성의 수지 재료를 이용하여, 음극(7023) 위에 개구부를 형성하는 것으로, 그 개구부의 측벽이 연속한 곡률을 가지면서 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성의 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
음극(7023) 및 격벽(7029) 위에 형성되는 EL층(7024)은, 단수의 층을 이용하여 구성되어 있어도, 복수의 층을 적층하여 구성되어 있어도 좋다. EL층(7024)이 복수의 층을 이용하여 구성되어 있을 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순으로 적층하여 EL층(7024)을 형성한다. 이들의 층을 모두 설치할 필요는 없다는 것에 주목해야 한다.
상기 적층 순서에 한정되지 않고, 음극(7023) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층 및 전자 주입층의 순으로 적층해도 좋다. 단, 소비 전력을 비교하는 경우, 음극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순으로 적층하는 쪽이 소비 전력이 적기 때문에 바람직하다.
EL층(7024) 위에 형성되는 양극(7025)으로서는, 다양한 재료를 이용할 수 있지만, 일함수가 큰 재료, 예를 들면, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 본 실시 형태에서는, 양극(7025)으로서 산화 규소를 포함하는 ITO막을 이용한다.
음극(7023) 및 양극(7025)으로 EL층(7024)을 협지하고 있는 영역이 발광 소자(7022)에 상당한다. 도 10의 (b)에 도시한 소자 구조의 경우, 발광 소자(7022)로부터 발하여지는 광은, 화살표로 도시한 바와 같이 양극(7025)측과 음극(7023)측의 양방으로 사출된다.
도 10의 (b)에서는 게이트 전극층으로서 투광성을 갖는 도전막을 이용하는 예를 나타내고 있고, 발광 소자(7022)로부터 음극(7023) 측에 발하여지는 광은, 컬러 필터층(7043)을 통과하고, 구동용 TFT(7021)의 게이트 및 소스 전극층을 통과해서 사출한다는 것에 주목해야 한다. 구동용 TFT(7021)의 게이트 전극층 및 소스 전극층으로서 투광성을 갖는 도전막을 이용함으로써, 양극(7025) 측의 개구율과 음극(7023) 측의 개구율을 거의 동일하게 할 수 있다.
컬러 필터층(7043)은 잉크제트법 등의 액적 토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여지고, 또한 보호 절연층(7045)으로 덮여진다.
보호 절연층(7045) 및 절연층(7042)에 형성되고, 또한 드레인 전극층에 도달하는 컨택트 홀은, 격벽(7029)과 겹치는 위치에 설치된다. 드레인 전극층에 도달하는 컨택트 홀과, 격벽(7029)을 서로 겹치는 레이아웃으로 함으로써, 양극(7025) 측의 개구율과 음극(7023) 측의 개구율을 거의 동일하게 할 수 있다.
보호 절연층(7045) 및 절연층(7042)에 형성되고, 또한 투광성을 갖는 도전막(7027)에 도달하는 컨택트 홀은, 격벽(7029)과 겹치는 위치에 설치된다.
단, 양면 사출 구조의 발광 소자를 이용하고, 어느 쪽의 표시면도 풀 컬러 표시로 하는 경우, 양극(7025) 측으로부터의 광은 컬러 필터층(7043)을 통과하지 않기 때문에, 별도의 컬러 필터층을 구비한 밀봉 기판을 양극(7025) 위에 설치하는 것이 바람직하다는 것에 주목해야 한다.
다음으로, 상면 사출 구조의 발광 소자에 대해서, 도 10의 (c)를 참조하여 설명한다.
도 10의 (c)는, 구동용 TFT인 구동용 TFT(7001)가 n형이고, 발광 소자(7002)로부터 발하여지는 광이 양극(7005) 측으로 사출되는 경우의 화소의 단면도이다. 도 10의 (c)에서는, 접속 전극층(7050)을 통하여 구동용 TFT(7001)와 전기적으로 접속된 발광 소자(7002)의 음극(7003)이 형성되어 있고, 음극(7003) 위에 EL층(7004) 및 양극(7005)이 순서대로 적층되어 있다.
음극(7003)은 다양한 재료로 제조될 수 있다. 일함수가 작은 재료, 예를 들면, 구체적으로는，Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외에，Yb나 Er 등의 희토류 금속 등이 바람직하다.
음극(7003)의 주연부는 격벽(7009)으로 덮는다. 격벽(7009)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막과, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7009)은, 특히 감광성의 수지 재료를 이용하여, 음극(7003) 위에 개구부를 형성하는 것으로, 그 개구부의 측벽이 연속한 곡률을 가지면서 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
음극(7003) 및 격벽(7009) 위에 형성되는 EL층(7004)은, 단수의 층을 이용하여 구성되어도, 복수의 층을 적층하여 구성되어도 좋다. EL층(7004)이 복수의 층을 이용하여 구성될 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순으로 적층함으로써 EL층(7004)을 형성한다. 이들 층을 모두 설치할 필요는 없다는 것에 주목해야 한다.
상기 적층 순서에 한정되지 않고, 음극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층 및 전자 주입층의 순서로 적층해도 좋다. 이 순서로 적층하는 경우, 음극(7003)은 양극으로서 기능하게 된다.
도 10의 (c)에서는 Ti막, 알루미늄막 및 Ti 막의 순으로 적층한 적층 막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층 및 전자 주입층의 순으로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO와의 적층을 형성한다.
단, 소비 전력을 비교하는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층의 순으로 적층하는 쪽이 소비 전력이 적기 때문에 바람직하다.
양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 이용해서 형성하고, 예를 들면 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석산화물 등의 투광성을 갖는 도전성 도전막을 이용해도 된다．
음극(7003) 및 양극(7005)으로 EL층(7004)을 협지하고 있는 영역이 발광 소자(7002)에 상당한다. 도 10의 (c)에 도시한 화소의 경우, 발광 소자(7002)로부터 발하여지는 광은, 화살표로 도시된 바와 같이 양극(7005) 측에 사출한다.
도 10의 (c)에서는, 구동용 TFT(7001)로서 박막 트랜지스터(461)를 이용하는 예를 나타내고 있지만, 특별히 한정되는 것은 아니며, 박막 트랜지스터(460) 또는 박막 트랜지스터(481)를 이용할 수 있다.
도 10의 (c)에서, 구동용 TFT(7001)의 드레인 전극층은, 접속 전극층(7050)과 산화물 절연층(7051)을 개재해서 전기적으로 접속된다. 접속 전극층은, 보호 절연층(7052) 및 절연층(7055)을 개재해서 음극(7003)과 전기적으로 접속된다. 평탄화 절연층(7053)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드 및 에폭시 등의 수지 재료를 이용하여 형성될 수 있다. 상기 수지 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리) 및 BPSG(인 붕소 유리) 등을 이용할 수 있다. 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(7053)을 형성해도 좋다는 것에 주목해야 한다. 평탄화 절연층(7053)의 형성법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅, 딥(dip) 코팅, 스프레이 도포, 액적토출법(잉크제트법, 스크린 인쇄, 오프셋 등), 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(장비)를 이용할 수 있다.
도 10의 (c)의 구조에서, 풀 컬러 표시를 행할 경우, 예를 들면 발광 소자(7002)로서 녹색 발광 소자로 하고, 인접하는 하나의 발광 소자를 적색 발광 소자로 하고, 다른 하나의 발광 소자를 청색 발광 소자로 한다. 대안으로서, 3종류의 발광 소자뿐만 아니라 백색 발광 소자를 포함시킨 4종류의 발광 소자를 이용하여 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제작해도 좋다.
도 10의 (c)의 구조에 있어, 배치되는 복수의 발광 소자를 모두 백색 발광 소자로 하고, 발광 소자(7002) 위에 컬러 필터 등을 갖는 밀봉 기판을 배치하는 구성으로 해서 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제작해도 좋다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 행할 수 있다．
물론 단색 발광의 표시를 행해도 된다． 예를 들면, 백색 발광을 이용해서 조명 장치를 형성해도 좋고, 단색 발광을 이용해서 에리어 컬러 타입의 발광 장치를 형성해도 좋다.
필요하다면, 원 편광판을 포함하는 편광 필름 등의 광학 필름을 설치하여도 된다．
여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 설치하는 것도 가능하다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성을 채용하여도 된다는 것에 주목해야 한다．
발광 소자 및 격벽을 설치하지 않는 구성이라면, 본 발명의 실시 형태는 액정 표시 장치에도 적용할 수 있다. 액정 표시 장치의 경우에 대해 도 35에 나타낸다.
구동용 TFT(7071)가 n형의 경우에 대해 설명한다. 도 35에서는, 구동용 TFT(7071)와 전기적으로 접속된, 투광성을 갖는 도전막(7067)을 갖고, 투광성을 갖는 도전막(7067)은, 산화물 절연층(7061) 및 보호 절연층(7062)에 형성된 컨택트 홀을 통하여 구동용 TFT(7071)의 드레인 전극층과 전기적으로 접속되어 있다.
투광성을 갖는 도전막(7067)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 한다), 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 이용할 수 있다.
도 35에서는 게이트 전극층으로서 투광성을 갖는 도전막을 이용하는 예를 나타내고, 백라이트 등으로부터 발하여지는 광은, 컬러 필터층(7063)을 통과해서 사출된다는 것에 주목해야 한다. 따라서, 구동용 TFT(7071)의 게이트 및 소스 전극층으로서 투광성을 갖는 도전막을 이용하여, 개구율을 향상시킬 수 있다.
컬러 필터층(7063)은 잉크제트법 등의 액적토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7063)은 오버코트층(7064)으로 덮여지고, 또한 보호 절연층(7065)으로 덮여진다. 도 35에서 오버코트층(7064)은 얇은 막 두께로 도시했지만, 오버코트층(7064)은, 컬러 필터층(7063)에 기인하는 요철을 평탄화하는 기능을 갖는다는 것에 주목해야 한다.
투광성을 갖는 도전막(7067) 위에 액정층을 설치하는 구조는, 액정 표시 장치에도 적용될 수 있다.
다음으로, 반도체 장치의 일 실시 형태인 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해서, 도 8의 (a) 및 (b)를 참조하여 설명한다. 도 8의 (a)는, 박막 트랜지스터 및 발광 소자를, 제1 기판과 제2 기판 사이에 시일재에 의해 밀봉한 패널의 평면도이다. 도 8의 (b)는, 도 8의 (a)의 H-I를 따라 취한 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a) 및 주사선 구동 회로(4504b)를 둘러싸도록 하여 시일재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 시일재(4505) 및 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 표시 장치가 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등)이나 커버재로 표시 장치를 패키징(봉입)하는 것이 바람직하다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 각각, 복수의 박막 트랜지스터를 포함하고, 도 8의 (b)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다．
박막 트랜지스터(4509 및 4510)로서, 실시 형태 1에 설명된 산화물 반도체층을 포함하는 신뢰성 높은 박막 트랜지스터를 채용될 수 있다. 본 실시 형태에서 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
절연층(4544) 위에는, 구동 회로용 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4540)이 설치되어 있다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT 시험 전후에서의 박막 트랜지스터(4509)의 임계값 전압의 변화량을 감소시킬 수 있다. 도전층(4540)은, 전위가 박막 트랜지스터(4509)의 게이트 전극층과 같아도 좋고 상이해도 좋으며, 제2 게이트 전극층으로서 기능시킬 수도 있다. 도전층(4540)의 전위는 GND, 0V, 혹은 플로팅 상태이어도 된다．
박막 트랜지스터(4509)에서는, 보호 절연막으로서 채널 형성 영역을 포함하는 반도체층에 접해서 절연층(4541)이 형성되어 있다. 절연층(4541)은 실시 형태 1에서 설명된 보호 절연층(407)과 마찬가지의 재료 및 방법을 이용하여 형성하면 된다． 또한, 박막 트랜지스터의 표면 요철을 감소시키기 위해서, 박막 트랜지스터는 평탄화 절연막으로서 기능하는 절연층(4544)으로 덮여져 있다. 여기에서는, 절연층(4541)으로서, 실시 형태 1에 설명된 보호 절연층(407)을 이용해서 스퍼터링법에 의해 산화 규소막을 형성한다.
절연층(4541) 위에 보호 절연층(4543)이 형성되어 있다. 보호 절연층(4543)은 실시 형태 1에 설명된 보호 절연층(407)과 마찬가지의 재료 및 방법으로 형성되면 된다． 여기에서는, 보호 절연층(4543)으로서, PCVD법에 의해 질화 규소막을 형성한다.
또한, 평탄화 절연막으로서 절연층(4544)을 형성한다. 절연층(4544)으로서는, 실시 형태 5에 설명되는 절연층(4021)과 마찬가지의 재료 및 방법으로 형성하면 된다． 여기에서는, 평탄화 절연층(4544)으로서 아크릴 수지를 이용한다.
참조 부호 4511은 발광 소자를 나타내고, 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 발광 소자(4511)의 구성은, 제1 전극층(4517), 전계 발광층(4512) 및 제2 전극층(4513)을 포함하는 적층 구조이지만, 이러한 구조로 한정되지 않는다는 것에 주목해야 한다. 발광 소자(4511)로부터 취출되는 광의 방향 등에 따라 발광 소자(4511)의 구성은 적절히 변경될 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. 특히, 격벽(4520)은, 제1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속한 곡률을 가지면서 형성되는 경사면이 되도록 감광성의 재료로 형성되는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층을 이용하여 형성되어도, 복수의 적층을 이용하여 형성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b), 또는 화소부(4502)에 공급되는 각종 신호 및 전위는, FPC(4518a 및 4518b)로부터 공급된다.
접속 단자 전극(4515)은, 발광 소자(4511)에 포함되는 제1 전극층(4517)과 동일한 도전막으로부터 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509 및 4510)에 포함되는 소스 전극층 및 드레인 전극층과 동일한 도전막으로부터 형성된다.
접속 단자 전극(4515)은, FPC(4518a)에 포함되는 단자와, 이방성 도전막(4519)을 개재해서 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치되는 제2 기판은 투광성이어야 한다. 이 경우, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성 재료를 이용한다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 이용할 수 있다. 예컨대, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면, 충전재로서 질소가 이용된다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 또는 컬러 필터 등의 광학 필름을 적절히 설치하여도 된다． 또한, 편광판 또는 원 편광판에 반사 방지막을 설치하여도 된다． 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 감소시킬 수 있는 눈부심 방지 처리를 실시할 수 있다.
신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로로 실장되어도 된다． 대안으로서, 신호선 구동 회로만, 혹은 이의 일부, 또는 주사선 구동 회로만, 혹은 이의 일부만을 별도로 형성해서 실장해도 좋다. 본 실시 형태는 도 8의 (a) 및 (b)에 나타낸 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
실시 형태 1 내지 실시 형태 3에 설명된 박막 트랜지스터의 제작 방법을 이용해서 상술된 발광 표시 장치 화소부의 박막 트랜지스터를 제작하는 경우, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 실시 형태 1 내지 실시 형태 3에 설명된 박막 트랜지스터의 제작 방법을 이용해서 발광 표시 장치 구동 회로의 박막 트랜지스터를 제작하는 경우, 임계값 전압을 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부 박막 트랜지스터의 고속 동작을 실현하고, 전력 절약화를 도모할 수 있다.
본 실시 형태는, 다른 실시 형태에 설명된 구성과 적절히 조합해서 실시하는 것이 가능하다.
[실시 형태 8]
본 명세서에 개시되는 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시할 수 있다면 모든 분야의 전자 기기에 이용될 수 있다. 예를 들면, 전자 페이퍼는, 전자서적(전자 북), 포스터, 전철 등 교통기관의 차내 광고, 크레딧 카드 등의 각종 카드의 표시부 등에 적용될 수 있다. 전자 기기의 일례를 도 17에 나타낸다.
도 17은, 전자서적의 일례를 나타내고 있다. 예를 들면, 전자서적 리더(electronic book reader; 2700)는, 하우징(2701)과 하우징(2703)의 2개의 하우징을 포함한다. 하우징(2701) 및 하우징(2703)은, 힌지(hinge; 2711)에 의해 결합되어 있어, 해당 힌지(2711)를 축으로 하여 전자서적 리더(2700)의 개폐 동작을 행할 수 있다． 이러한 구성으로 전자서적 리더(2700)는 종이 서적과 같이 동작할 수 있다．
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립되어 있다. 표시부(2705) 및 표시부(2707)는, 하나의 화상 또는 상이한 화상을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우, 예를 들면 우측의 표시부(도 17에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 17에서는 표시부(2707))에 화상을 표시할 수 있다.
도 17에서는, 하우징(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 구비되어 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 된다는 것에 주목해야 한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자서적 리더(2700)는, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자서적 리더(2700)는, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선 통신에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
[실시 형태 9]
본 명세서에 개시되는 반도체 장치는, 각종 전자 기기(오락 기기도 포함함)에 적용될 수 있다. 전자 기기의 예로서는, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라 또는 디지털　비디오　카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화기 또는 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 빠찡꼬기 등의 대형 게임기 등을 들 수 있다.
도 18의 (a)는 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치(9600)는, 하우징(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 화상을 표시하는 것이 가능하다. 여기서는, 스탠드(9605)에 의해 하우징(9601)을 지지한다.
텔레비전 장치(9600)의 조작은, 하우징(9601)의 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다． 리모콘 조작기(9610)의 조작 키(9609)에 의해 채널 및 음량의 조작을 행할 수 있어, 표시부(9603)에 표시되는 화상을 제어할 수 있다. 또한, 리모콘 조작기(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 리모콘 조작기(9610)에 설치하는 구성으로 하여도 된다.
텔레비전 장치(9600)에는, 수신기나 모뎀 등이 구비된다는 것에 주목해야 한다. 수신기에 의해 일반의 텔레비전 방송 수신을 행할 수 있다. 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 텔레비젼 장치(9600)를 접속함으로써, 일 방향(송신자로부터 수신자로) 또는 쌍방향(송신자와 수신자간, 혹은 수신자끼리 등)의 데이터 통신을 행하는 것도 가능하다.
도 18의 (b)는, 디지털 포토프레임의 일례를 나타내고 있다. 예를 들면, 디지털 포토프레임(9700)에서는, 케이스(9701)에 표시부(9703)가 조립되어 있다. 표시부(9703)에는 각종 화상을 표시할 수 있다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상적인 사진 액자와 마찬가지로 기능시킬 수 있다.
디지털 포토프레임(9700)에는, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등이 구비된다는 것에 주목해야 한다. 이들의 구성은, 표시부(9703)와 동일면에 제공되어 있어도 좋지만, 측면이나 이면에 제공하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토프레임(9700)의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
디지털 포토프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 된다. 무선 통신에 의해, 원하는 화상 데이터를 취득하여, 표시시키는 구성으로 할 수도 있다.
도 19의 (a)는 2개의 하우징인 하우징(9881)과 하우징(9891)을 포함하는 휴대형 오락 기기를 나타낸다. 하우징(9881)과 하우징(9891)은 연결부(9893)에 의해 개폐 가능하게 연결되어 있다. 하우징(9881)에는 표시부(9882)가 조립되고, 하우징(9891)에는 표시부(9883)가 조립되어 있다. 또한, 도 19의 (a)에 도시되는 휴대형 오락 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 유닛(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 갖는 센서), 마이크로폰(9889)) 등을 포함한다. 물론, 휴대형 오락 기기의 구성은 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치를 구비한 다른 구성도 채용될 수 있다. 휴대용 오락 기기는 적절히 다른 부속 기구를 포함해도 좋다. 도 19의 (a)에 도시하는 휴대형 오락 기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능, 및 다른 휴대형 오락 기기와 무선 통신에 의해 정보를 공유하는 기능을 갖는다. 도 19의 (a)에 도시하는 휴대형 오락 기기가 갖는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 19의 (b)는 대형 오락 기기인 슬롯 머신의 일례를 나타낸다. 슬롯 머신(9900)에서는, 케이스(9901)에 표시부(9903)가 조립되어 있다. 슬롯머신(9900)은, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 포함하고 있다. 물론, 슬롯 머신(9900)의 구성은 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치가 구비된 다른 구성이 채용될 수 있다. 슬롯머신(9900)은 기타 부속 설비를 적절히 포함하는 구성으로 할 수 있다.
도 20의 (a)는 휴대형 컴퓨터의 일례를 도시하는 사시도이다.
도 20의 (a)의 휴대형 컴퓨터에서는, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유닛을 폐쇄 상태로 하여, 표시부(9303)를 갖는 상부 하우징(9301)과, 키보드(9304)를 갖는 하부 하우징(9302)을 서로 겹친 상태로 할 수 있다. 도 20의 (a)에서의 휴대형 컴퓨터는, 운반이 편리하며, 사용자가 키보드 입력하는 경우, 힌지 유닛을 개방 상태로 하여 사용자는 표시부(9303)를 보고 입력 조작을 행할 수 있다．
하부 하우징(9302)은, 키보드(9304) 이외에, 입력 조작을 행하는 포인팅 디바이스(9306)를 포함한다. 또한, 표시부(9303)를 터치 입력 패널로 한다면, 표시부의 일부에 접촉하는 것으로 입력 조작을 행할 수도 있다. 하부 하우징(9302)은 CPU나 하드디스크 등의 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 기기, 예를 들면 USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 상부 하우징(9301) 내부에 슬라이드시켜 수납가능한 표시부(9307)를 더 포함한다. 그래서, 넓은 표시 화면을 실현할 수 있다. 또한, 사용자는 수납가능한 표시부(9307)의 화면 방향을 조절할 수 있다. 수납가능한 표시부(9307)를 터치 입력 패널로 하면, 수납가능한 표시부 일부에 접촉하는 것으로 입력을 행할 수도 있다.
표시부(9303) 또는 수납가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 20의 (a)의 휴대형 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신해서 영상을 표시부에 표시할 수 있다. 또한, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유닛을 폐쇄 상태로 한 채, 표시부(9307)를 슬라이드시켜서 표시부(9307)의 화면 전체면을 노출시키고, 화면 각도를 조절해서 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우, 힌지 유닛은 개방되지 않고, 표시부(9303)에는 표시가 행해지지 않는다. 또한, 텔레비전 방송을 표시하는 회로만을 기동시킨다. 따라서, 최소한의 소비 전력으로 할 수 있어, 배터리 용량이 한정되는 휴대형 컴퓨터에서 유용하다.
도 20의 (b)는, 손목 시계와 같이 사용자의 손목에 착용 가능한 휴대 전화의 일례를 도시하는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 갖는 통신 장치 및 배터리를 포함하는 본체, 본체를 손목에 착용하기 위한 밴드부(9204), 손목에 대한 밴드부(9204)의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207), 및 마이크(9208)를 포함한다.
또한, 본체는, 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 전원 입력 스위치나, 표시 전환 스위치나, 촬상 개시 지시 스위치 외에, 예를 들면 스위치를 누르면 인터넷용의 프로그램이 기동되는 스위치로서 기능하며, 각각의 기능을 갖도록 구성될 수 있다.
이 휴대 전화의 입력 조작은, 표시부(9201)에 손가락이나 입력 펜 등으로 접촉하거나, 또는 조작 스위치(9203)를 조작하거나, 또는 마이크(9208)에 음성을 입력하여 행해진다. 도 20의 (b)에는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고 있다는 것에 주목해야 한다. 손가락 등으로 표시 버튼(9202)을 접촉함으로써 입력을 행할 수 있다．
또한, 본체는, 카메라 렌즈를 통과시켜 결상되는 피사체 상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 설치하지 않더라도 좋다는 것에 주목해야 한다.
도 20의 (b)에 도시되는 휴대 전화는, 텔레비전 방송의 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신해서 영상을 표시부(9201)에 표시할 수 있다. 또한, 도 20의 (b)에 도시되는 휴대 전화는, 메모리 등의 기억 장치 등을 구비할 수 있어, 텔레비전 방송을 메모리에 녹화할 수 있다. 도 20의 (b)에 도시되는 휴대 전화는, GPS 등의 위치 정보를 수집하는 기능을 가져도 좋다.
표시부(9201)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다. 도 20의 (b)에 도시되는 휴대 전화는, 소형이고 경량이어서, 배터리 용량이 한정된다. 따라서, 표시부(9201)에 이용되는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
도 20의 (b)에는 "손목"에 착용하는 전자 기기를 도시했지만, 본 실시 형태는 휴대할 수 있는 형상이라면 특별히 한정되지 않는다는 것에 주목해야 한다.
[실시 형태 10]
본 실시 형태에서는, 반도체 장치의 일례로서, 실시 형태 1에 설명된 박막 트랜지스터를 포함하는 표시 장치의 예를 도 21 내지 도 34를 참조하여 설명한다. 본 실시 형태는, 표시 소자로서 액정 소자를 포함하는 액정 표시 장치의 예를 도 21 내지 도 34를 참조하여 설명한다. 도 21 내지 도 34의 액정 표시 장치에 이용되는 TFT(628 및 629)로서는, 실시 형태 1에 설명된 박막 트랜지스터가 채용될 수 있다. TFT(628 및 629)는, 실시 형태 1에 설명된 공정과 마찬가지로 제작할 수 있는 높은 전기 특성 및 신뢰성을 갖는 박막 트랜지스터이다. TFT(628 및 629)는, 채널 형성 영역으로서 산화물 반도체층을 각각 포함한다. 도 21 내지 도 34에서는, 박막 트랜지스터의 일례로서 도 4에 나타내는 박막 트랜지스터를 이용할 경우에 대해서 설명하지만, 본 발명은 이에 한정되지 않는다.
먼저, VA(Vertical　Alignment)형의 액정 표시 장치에 대해서 설명한다. VA형의 액정 표시 장치는, 액정 표시 패널의 액정 분자의 배향을 제어하는 방식을 채용한다. VA 방식에서는, 전압이 인가되지 않고 있을 때에 패널면에 대하여 액정 분자가 수직 방향으로 배향된다. 본 실시 형태에서는, 특히 화소(pixel)를 몇 개의 영역(서브 픽셀)으로 나누고, 이들 각각의 영역에서 분자들이 상이한 방향으로 기울어져 있다. 이를 멀티 도메인화 혹은 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계의 액정 표시 장치에 대해서 설명한다.
도 22 및 도 23은, 각각 화소 전극층 및 대향 전극층을 나타내고 있다. 도 22는 화소 전극층이 형성되는 기판측의 평면도이다. 도 22의 선 E-F를 따라 취한 단면 구조를 도 21에 나타낸다. 도 23은 대향 전극층이 형성되는 기판측의 평면도이다. 이하의 설명에서는 이들 도면을 참조하여 설명한다.
도 21에서는, TFT(628 및 628)에 접속하는 화소 전극층(624), 및 축적 용량부(630)가 형성된 기판(600)과, 대향 전극층(640) 등이 형성되는 대향 기판(601)이 서로 겹쳐 형성되며, 액정이 기판들 사이에 주입된 상태를 나타내고 있다.
스페이서(도시 생략)가 대향 기판(601)에 형성되는 위치에는, 제1 착색막, 제2 착색막, 제3 착색막(도시 생략) 및 대향 전극층(640)이 형성되어 있다. 이 구조에 의해, 액정의 배향을 제어하기 위한 돌기(644)와 스페이서의 높이를 서로 다르게 하고 있다. 화소 전극층(624) 위에는 배향막(648)이 형성되어 있다. 마찬가지로, 대향 전극층(640)에도 배향막(646)이 형성되어 있다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성되어 있다.
여기에서는 주상 스페이서를 이용해서 스페이서를 나타냈지만 비즈(bead) 스페이서를 산포(disperse)해도 좋다. 또한, 기판(600) 위에 형성되는 화소 전극층(624) 위에 스페이서를 형성해도 좋다.
기판(600) 위에는, TFT(628 및 628)에 접속하는 화소 전극(624) 및 축적 용량부(630)가 형성된다. 화소 전극층(624)은, TFT(628), 배선(616) 및 축적용량부(630)를 덮는 절연막(620)과, 절연막(620)을 덮는 절연막(696)과, 절연막(696)을 덮는 제3 절연막(622)에 형성되는 컨택트 홀(623)에서의 배선(618)과 접속한다. TFT(628)로서는 실시 형태 1에 설명된 박막 트랜지스터가 적절히 이용될 수 있다. 또한, 축적 용량부(630)는, TFT(628)의 게이트 배선(602)과 동시에 형성된 제1 용량 배선인 용량 배선(604)과, 게이트 절연막(606)과, 배선(616 및 618)과 동시에 형성된 제2 용량 배선인 용량 배선(617)을 포함한다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 서로 중첩함으로써, 액정 소자가 형성되어 있다.
도 22에 기판(600) 위의 평면 구조를 나타낸다. 화소 전극층(624)은 실시 형태 1에 설명된 재료를 이용해서 형성된다. 화소 전극층(624)에는 슬릿(625)이 형성되어 있다. 슬릿(625)은 액정의 배향을 제어하기 위하여 형성되어 있다.
도 22로 나타내는, TFT(629 및 629)에 접속하는 화소 전극층(626) 및 축적용량부(631)는, 각각 TFT(628), 화소 전극층(624) 및 축적 용량부(630)와 마찬가지로 형성될 수 있다. TFT(628 및 629)의 모두는 배선(616)과 접속되어 있다. 이 액정 표시 패널의 화소는, 화소 전극층(624)과 화소 전극층(626)을 포함한다. 화소 전극층(624)과 화소 전극층(626)은 서브 픽셀이다.
도 23에 대향 기판측의 구조를 나타낸다. 대향 전극층(640)은, 화소 전극층(624)과 마찬가지의 재료를 이용해서 형성하는 것이 바람직하다. 대향 전극층(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성되어 있다. 도 23에는, 기판(600) 위에 형성되는 화소 전극층(624 및 626)을 파선으로 나타내고, 대향 전극층(640)이 화소 전극층(624 및 626)과 중첩하도록 제공되어 있다는 것에 주목해야 한다.
이 화소 구조의 등가 회로를 도 24에 나타낸다. TFT(628 및 629)의 모두는 게이트 배선(602) 및 배선(616)과 접속되어 있다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 서로 다르게 함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 상이하게 할 수 있다. 즉, 용량 배선(604)과 용량 배선(605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어해서 시야각을 넓히고 있다.
슬릿(625)이 형성된 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(경사 전계)이 발생한다. 슬릿(625)과, 대향 기판(601)측의 돌기(644)를 서로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정이 배향하는 방향을 장소에 따라 서로 다르게 하고 있다. 즉, 멀티 도메인을 채용함으로써 액정 표시 패널의 시야각을 넓히고 있다.
다음으로, 상기와는 다른 VA형의 액정 표시 장치에 대해서, 도 25 내지 도 28을 참조하여 설명한다.
도 25와 도 26은, VA형 액정 표시 패널의 화소 구조를 나타내고 있다. 도 26은 기판(600)의 평면도이다. 도 26의 선 Y-Z을 따라 취한 단면 구조를 도 25에 나타내고 있다. 이하의 설명에서는 이 양쪽 도면을 참조하여 설명한다.
이러한 화소 구조에서는, 하나의 화소는 복수의 화소 전극을 가지며, 각각의 화소 전극에 TFT가 접속되어 있다. 각각의 TFT는, 서로 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가되는 신호를 독립적으로 제어하는 구성을 갖고 있다.
화소 전극층(624)은, 절연막(620), 절연막(696) 및 절연막(622)을 관통하는 컨택트 홀(623)에서, 배선(618)을 통하여 TFT(628)와 접속하고 있다. 또한, 화소 전극층(626)은, 절연막(620), 절연막(696) 및 절연막(622)을 관통하는 컨택트 홀(627)에서, 배선(619)을 통하여 TFT(629)와 접속하고 있다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)은, 다른 게이트 신호를 공급할 수 있게 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은, TFT(628 및 629)에 의해 공통으로 이용되고 있다. TFT(628 및 629)로서는 실시 형태 1에 설명된 박막 트랜지스터가 적절히 이용될 수 있다. 또한, 용량 배선(690)이 설치되어 있다. 게이트 배선(602), 게이트 배선(603) 및 용량 배선(690) 위에는 게이트 절연막(606)이 형성되어 있다는 것에 주목해야 한다.
화소 전극층(624)과 화소 전극층(626)의 형상은 서로 다르고, 이들 화소 전극층들은 슬릿(625)에 의해 분리되어 있다. 화소 전극층(626)은, V자형을 갖는 화소 전극층(624)을 둘러싼다. 화소 전극층(624)과 화소 전극층(626)에 인가되는 전압의 타이밍을, TFT(628) 및 TFT(629)에 의해 서로 다르게 함으로써, 액정의 배향을 제어하고 있다. 이 화소 구조의 등가 회로를 도 28에 나타낸다. TFT(628)는 게이트 배선(602)과 접속되고, TFT(629)는 게이트 배선(603)과 접속되어 있다. 또한, TFT(628)와 TFT(629)의 모두는 배선(616)과 접속되어 있다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호를 공급함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 상이하게 할 수 있다. 즉, TFT(628)와 TFT(629)의 동작을 개별로 제어함으로써, 액정 소자(651)와 액정 소자(652)의 액정 배향을 정밀하게 제어해서 시야각을 넓힐 수 있다.
대향 기판(601)에는, 착색막(636) 및 대향 전극층(640)이 형성되어 있다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화 막(637)이 형성되어, 액정의 배향 불균일성을 방지하고 있다. 도 27은 대향 기판측의 구조를 나타낸다. 대향 전극층(640)은 복수의 화소에 의해 공유되며, 대향 전극층(640)에는 슬릿(641)이 형성되어 있다. 슬릿(641)과, 화소 전극층(624 및 626) 측의 슬릿(625)을 서로 맞물리지 않게 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 따라서, 액정이 배향되는 방향을 장소에 따라 상이하게 할 수 있어, 시야각을 넓히고 있다. 도 27에는, 기판(600) 위에 형성되는 화소 전극층(624) 및 화소 전극층(626)을 파선으로 나타내고, 대향 전극층(640)이 화소 전극층(624 및 626)과 중첩되도록 제공되어 있다는 것에 주목해야 한다.
화소 전극층(624) 및 화소 전극층(626) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층 위에도 배향막(646)이 형성되어 있다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성되어 있다. 또한, 화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 서로 중첩함으로써, 제1 액정 소자가 형성되어 있다. 화소 전극층(626), 액정층(650) 및 대향 전극층(640)이 서로 중첩함으로써, 제2 액정 소자가 형성되어 있다. 또한, 도 25 내지 도 28에 나타내는 표시 패널의 화소 구조는, 1화소에 제1 액정 소자 및 제2 액정 소자가 설치된 멀티 도메인 구조로 되어 있다.
다음으로, 횡전계 방식의 액정 표시 장치에 대해서 설명한다. 횡전계 방식은, 셀 내의 액정 분자에 대하여 수평 방향으로 전계를 가하여 액정을 구동시켜 계조를 표현하는 방식이다. 이 방식에 따르면, 시야각을 약 180°까지 넓힐 수 있다. 이하의 설명에서는, 횡전계 방식의 액정 표시 장치에 대해서 설명한다.
도 29에서는, TFT(628)와, TFT(628)에 접속되는 화소 전극층(624)이 형성된 기판(600)과 대향 기판(601)을 서로 겹치고, 이들 사이에 액정을 주입한 상태를 나타내고 있다. 대향 기판(601)에는 착색막(636) 및 평탄화 막(637) 등이 형성되어 있다. 대향 기판(601) 측에 대향 전극은 설치되어 있지 않다는 것에 주목해야 한다. 기판(600)과 대향 기판(601) 사이에, 배향막(646) 및 배향막(648)을 개재해서 액정층(650)이 형성되어 있다.
기판(600) 위에는, 제1 화소 전극인 화소 전극층(607)과, 화소 전극층(607)에 접속되는 용량 배선(604), 및 실시 형태 1에서 설명된 TFT(628)가 형성되어 있다. 화소 전극층(607)은 대략 화소의 형상으로 구획화한 형상으로 형성된다. 화소 전극층(607) 및 용량 배선(604) 위에는 게이트 절연막(606)이 형성된다.
TFT(628)의 배선(616 및 618)은 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호가 통과하는 데이터선이고 한 방향으로 신장하는 배선이며, TFT(628)의 소스 또는 드레인 영역과 접속하고, 소스 및 드레인의 한쪽 전극으로서 기능한다. 배선(618)은 소스 및 드레인의 다른 쪽 전극으로서 기능하고, 제2 화소 전극으로서 기능하는 화소 전극층(624)과 접속하는 배선이다.
배선(616 및 618) 위에 절연막(620)이 형성된다. 절연막(620) 위에 절연막(696)이 형성된다. 절연막(620 및 696)에 형성되는 컨택트 홀에 있어서, 배선(618)에 접속되는 화소 전극층(624)이 절연막(696) 위에 형성된다. 화소 전극층(624)은 실시 형태 5에 설명된 화소 전극층(4030)과 마찬가지의 재료를 이용해서 형성된다.
이와 같이 하여, 기판(600) 위에 TFT(628)와, TFT(628)에 접속되는 화소 전극층(624)이 형성된다. 축적 용량은 제1 화소 전극인 화소 전극층(607)과 제2 화소 전극인 화소 전극층(624) 사이에 형성되어 있다．
도 30은, 화소 전극의 구성을 도시하는 평면도이다. 도 30의 선 O-P를 따라 취한 단면 구조를 도 29에 나타낸다. 화소 전극층(624)에는 슬릿(625)이 형성된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 화소 전극층(607)과 화소 전극층(624) 사이에서 발생한다. 화소 전극층(607)과 화소 전극층(624) 사이에는 게이트 절연막(606)이 형성되어 있지만, 게이트 절연막(606)의 두께는 50nm∼200nm이며, 2㎛∼10㎛인 액정층의 두께와 비교해서 충분히 얇다. 따라서, 실질적으로 기판(600)과 평행한 방향(수평 방향)에 전계가 발생한다. 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용해서 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평하기 때문에, 보는 각도에 의한 콘트라스트 등의 영향은 적으므로, 시야각이 넓어지게 된다. 또한, 제1 화소 전극층(607)과 화소 전극층(624)은 모두 투광성의 전극이므로, 개구율을 향상시킬 수 있다.
다음으로, 횡전계 방식의 액정 표시 장치의 다른 일례를 설명한다.
도 31과 도 32는, IPS형의 액정 표시 장치의 화소 구조를 나타낸다. 도 32는 평면도이며, 도 32의 선 V-W를 따라 취한 단면 구조를 도 31에 나타낸다. 이하의 설명에서는 이 양쪽 도면을 참조하여 설명한다.
도 31에서는, TFT(628)와 TFT(628)에 접속되는 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 서로 겹치고, 이들 사이에 액정을 주입한 상태를 나타내고 있다. 대향 기판(601)에는 착색막(636) 및 평탄화 막(637) 등이 형성되어 있다. 대향 기판(601) 측에 대향 전극은 설치되어 있지 않다는 것에 주목해야 한다. 기판(600)과 대향 기판(601) 사이에, 배향막(646 및 648)을 개재해서 액정층(650)이 형성되어 있다.
기판(600) 위에는, 공통 전위선(609)과, 실시 형태 1에서 설명된 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 제1 화소 전극인 화소 전극층(607)은 대략 화소의 형상으로 구획화한 형상으로 형성된다.
TFT(628)의 배선(616 및 618)은 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호가 통과하는 데이터선이며 한 방향으로 신장하는 배선이고, TFT(628)의 소스 또는 드레인 영역과 접속하고, 소스 및 드레인의 한쪽 전극으로서 기능한다. 배선(618)은, 소스 및 드레인의 다른 쪽 전극으로서 기능하고 제2 화소 전극인 화소 전극층(624)과 접속하는 배선이다.
배선(616 및 618) 위에 절연막(620)이 형성되고, 절연막(620) 위에 절연막(696)이 형성된다. 절연막(620) 및 절연막(696)에 형성되는 컨택트 홀(623)에 있어서, 배선(618)에 접속되는 화소 전극층(624)이 절연막(696) 위에 형성된다. 화소 전극층(624)은 실시 형태 5에 설명된 화소 전극층(4030)과 마찬가지의 재료를 이용해서 형성된다. 도 32에 도시한 바와 같이, 화소 전극층(624)은, 공통 전위선(609)과 동시에 형성된 빗살(comb) 형의 전극과 화소 전극층(624)이 횡전계를 발생시킬 수 있도록 형성된다. 또한, 화소 전극층(624)의 빗살 형 부분이 공통 전위선(609)과 동시에 형성된 빗살 형의 전극과 서로 맞물리도록 형성된다.
화소 전극층(624)에 인가되는 전위와 공통 전위선(609)의 전위 사이에 전계가 발생하면, 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용해서 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평하기 때문에, 보는 각도에 의한 콘트라스트 등의 영향은 적으므로, 시야각이 넓어지게 된다.
이와 같이 하여, TFT(628)와 TFT(628)에 접속되는 화소 전극층(624)이 기판(600) 위에 형성된다. 축적 용량은 공통 전위선(609)과 용량 전극(615) 사이에 게이트 절연막(606)을 설치함으로써 형성되어 있다. 용량 전극(615)과 화소 전극층(624)은 컨택트 홀(633)을 통하여 접속되어 있다.
다음으로，TN형의 액정 표시 장치의 형태에 대해서 설명한다.
도 33 및 도 34는, TN형의 액정 표시 장치의 화소 구조를 나타낸다. 도 34는 평면도이다. 도 34의 선 K-L을 따라 취한 단면 구조를 도 33에 나타낸다. 이하의 설명에서는 이 양쪽 도면을 참조하여 설명한다.
화소 전극층(624)은 컨택트 홀(623)을 통하여, 배선(618)을 경유하여 TFT(628)와 접속하고 있다. 데이터선으로서 기능하는 배선(616)은, TFT(628)와 접속된다. 실시 형태 1에 설명된 TFT가 TFT(628)로서 사용될 수 있다.
화소 전극층(624)은, 실시 형태 1에 설명된 화소 전극층(427)과 마찬가지의 재료를 이용해서 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 게이트 배선(602) 및 용량 배선(604) 위에는 게이트 절연막(606)이 형성된다. 축적 용량은, 용량 배선(604), 용량 전극(615) 및 이들 사이에 개재된 게이트 절연막(606)으로 형성된다. 용량 전극(615)과 화소 전극층(624)은 컨택트 홀(623)을 통하여 서로 접속되어 있다.
대향 기판(601)에는, 착색막(636) 및 대향 전극층(640)이 형성되어 있다. 착색막(636)과 대향 전극층(640) 사이에는 평탄화 막(637)이 형성되어 있어, 액정의 배향 불균일성을 방지하고 있다. 액정층(650)은 화소 전극층(624)과 대향 전극층(640) 사이에 형성되며, 배향막(646 및 648)은 액정층(650)과 화소 전극층(624)과 대향 전극층(640) 사이에 형성되어 있다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 서로 중첩함으로써, 액정 소자가 형성되어 있다.
또한, 기판(600) 또는 대향 기판(601)에 컬러 필터 등이 형성되어 있어도 좋다. 기판(600)의 박막 트랜지스터가 형성되어 있는 면과는 반대 면에 편광판을 접합하고, 대향 기판(601)의 대향 전극층(640)이 형성되어 있는 면과는 반대 면에, 편광판을 접합해 둔다.
이상의 공정에 의해, 표시 장치로서 액정 표시 장치를 제작할 수 있다. 본 실시 형태의 액정 표시 장치는 개구율이 높은 액정 표시 장치이다.
실시 형태 1 내지 실시 형태 3에 설명된 박막 트랜지스터의 제작 방법을 이용해서 상술된 액정 표시 장치의 화소부의 박막 트랜지스터를 제작하는 경우, 각 화소의 박막 트랜지스터의 임계값 전압의 변동에 기인하는 표시 얼룩을 억제할 수 있다.
또한, 실시 형태 1 내지 실시 형태 3에 설명된 박막 트랜지스터의 제작 방법을 이용해서 액정 표시 장치의 구동 회로의 박막 트랜지스터를 제작하는 경우, 임계값 전압을 마이너스 시프트시키지 않고, 채널 길이를 짧게 할 수 있으므로, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고, 전력 절약화를 도모할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 일 실시 형태로 설명된 박막 트랜지스터의 제작 방법을 이용해서 박막 트랜지스터를 제작하고, 승온과 강온을 반복하는 제2 열처리에 의한, 박막 트랜지스터의 임계값 전압의 채널 길이 의존성 및 전계 효과 이동도의 변화에 대해서 평가한 결과를 설명한다.
본 실시예에서는, 동일 기판 위에 채널 길이 L의 길이를 3㎛, 4㎛, 5㎛, 6㎛, 8㎛, 10㎛, 15㎛, 20㎛, 30㎛, 40㎛, 50㎛로 하는 박막 트랜지스터를 제작하고, 승온과 강온을 반복하는 제2 열처리에 의한, 박막 트랜지스터의 임계값 전압의 채널 길이 의존성 및 전계 효과 이동도의 변화에 대해서 평가했다. 우선, 박막 트랜지스터의 제작 방법에 대해서 설명한다.
우선, 유리 기판 위에 기초막으로서, CVD법에 의해 막 두께 100nm의 산화 질화 규소막을 형성한다. 산화 질화 규소막 위에 게이트 전극층으로서 스퍼터링법에 의해 막 두께 150nm의 텅스텐 막을 형성한다. 게이트 전극층 위에 게이트 절연층으로서 CVD법에 의해 막 두께 100nm의 산화 질화 규소막을 형성했다.
다음으로, 게이트 절연층 위에, In-Ga-Zn-O계 산화물 반도체 성막용 타깃(In2O3:Ga2O3:ZnO = 1:1:1)을 이용하여, 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤:산소 = 30sccm:15sccm)를 포함하는 분위기하에서 성막하여, 막 두께 50nm의 산화물 반도체층을 형성했다.
다음으로, 산화물 반도체층을 질소 분위기하에서, 450℃로 1시간 동안 제1 열처리를 행하였다．
소스 및 드레인 전극층을 형성하기 위해서, 산화물 반도체층 위에, 타타늄막(막 두께 50nm), 알루미늄막(막 두께 200nm) 및 타타늄막(막 두께 50nm)의 적층을 스퍼터링법에 의해 형성했다. 그 후, 전극층을 에칭해서 소스 및 드레인 전극층을 형성하였다. 박막 트랜지스터의 채널 길이 L의 길이가 3㎛, 4㎛, 5㎛, 6㎛, 8㎛, 10㎛, 15㎛, 20㎛, 30㎛, 40㎛, 50㎛이며, 이의 채널 폭 W가 각각 20㎛이 되도록 설정했다.
다음으로, 산화물 반도체층에 접하도록 보호 절연층으로서 스퍼터링법에 의해 막 두께 300nm의 산화 규소막을 형성했다. 또한, 보호 절연층 위에 배선층으로서 실리콘을 5중량％ 포함하는 산화 인듐 산화 주석 합금(ITO)막을 막 두께 110nm으로, 스퍼터링법을 이용해서 성막했다. 그리고 나서 산화물 반도체층을 질소 분위기하에서, 250℃로 1시간 동안 열처리를 행하였다．
다음으로, 대기 분위기에서 승온과 강온을 반복하는 제2 열처리를 행하였다． 도 4에, 제2 열처리 공정을, 종축에 온도[℃], 횡축에 시간[분]을 취한 그래프로 나타낸다. 도 4에 도시한 바와 같이, 제2 열처리에서는, 25℃로부터 150℃로 승온하는 20분간의 승온 기간과, 승온 기간 후의 온도를 150℃로 유지하는 40분간의 고온 유지 기간과, 고온 유지 기간 후의 150℃로부터 25℃로 냉각하는 45분간의 강온 기간과, 강온 기간 후의 온도를 25℃로 유지하는 15분간의 저온 유지 기간으로 이루어지는 사이클을 10회 반복한다.
이상의 공정에 의해, 채널 폭 W의 길이를 20㎛, 채널 길이 L의 길이를 3㎛, 4㎛, 5㎛, 6㎛, 8㎛, 10㎛, 15㎛, 20㎛, 30㎛, 40㎛, 50㎛로 하는 박막 트랜지스터를 동일 기판 위에 제작했다.
제2 열처리 전후에서 각 박막 트랜지스터의 전류 전압 특성을 측정하고, 제2 열처리에 의한, 박막 트랜지스터의 임계값 전압의 채널 길이 의존성 및 전계 효과 이동도의 변화에 대해서 평가했다.
도 5의 (a)에 제2 열처리 전의 박막 트랜지스터들의 임계값 전압 및 전계 효과 이동도를 나타내며, 도 5의 (b)에 제2 열처리 후의 박막 트랜지스터들의 임계값 전압 및 전계 효과 이동도를 나타낸다. 도 5의 (a) 및 (b)에서는 종축에 임계값 전압(Vth1[V], Vth2[V]) 및 전계 효과 이동도 (μFE [cm2/Vｓ])를 취하고, 횡축에 채널 길이(L[㎛])를 취한다. 여기서, 임계값 전압 Vth1과 임계값 전압 Vth2는 상이한 평가 방법을 이용하여 구해진다.
임계값 전압 Vth1은, 게이트 전압(Vｇ[V])을 횡축에, 드레인 전류의 제곱근(Iｄ1/2)을 종축에 나타낸 그래프에서, 최대 기울기인 Iｄ1/2의 접선을 외삽했을 때의 Vｇ축과의 교점으로 정의한다. 임계값 전압 Vth2는, 게이트 전압(Vｇ[V])을 횡축에, 드레인 전류의 대수를 종축에 나타낸 그래프에서, 최대 기울기인 Iｄ의 접선을 외삽했을 때의 Iｄ = 1.0×10-12[A] 축과의 교점으로 정의한다.
도 5의 (a)에서, 임계값 전압 Vth1, Vth2는 채널 길이 L이 짧아짐에 따라 감소하고, 채널 길이 L이 20㎛ 이하가 되면 그 경향이 현저해진다. 특히, 임계값 전압 Vth2는, 채널 길이 L이 10㎛ 이하가 되면 마이너스가 된다. 이에 비하여, 도 5의 (b)에서는, 채널 길이 L이 감소될 때 임계값 전압 Vth1, Vth2가 감소하는 경향은 보이지만, 도 5의 (a)에 비하면 완화되어 있다. 특히, 채널 길이 L이 20㎛ 이하인 영역에서는, 도 5의 (a)보다, 도 5의 (b)의 임계값 전압 Vth1, Vth2의 감소를 억제할 수 있고, 가장 채널 길이가 짧은 L=3㎛의 경우도, 임계값 전압 Vth1, Vth2가 0보다 크고, 이는 트랜지스터들이 노멀리 오프(normally off) 특성을 갖는다는 것을 의미한다.
이로써, 채널 길이 L을 짧게 하는 것에 수반하는 임계값 전압의 마이너스 시프트가, 제2 열처리에 의해 억제되는 것을 알았다.
또한, 도 5의 (a)에서는, 전계 효과 이동도 μFE가 대략 10.7cm2/Vｓ∼11.5cm2/Vｓ 이지만, 도 5의 (b)에서는, 전계 효과 이동도 μFE가 대략 11.3cm2/Vｓ∼12.2cm2/Vｓ 로 증가하고 있다. 따라서, 제2 열처리에 의해 전계 효과 이동도 μFE가 증가하고 있다.
이상으로부터, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 승온과 강온을 복수회 반복하는 제2 열처리를 행함으로써, 채널 길이 L을 짧게 하는 것에 수반하는 임계값 전압의 마이너스 시프트가 억제되는 것을 알았다. 또한, 제2 열처리에 의해, 박막 트랜지스터의 전계 효과 이동도 μFE를 증가시킬 수 있는 것을 알았다.
[실시예 2]
본 실시예에서는, 본 발명의 일 실시 형태로 설명된 박막 트랜지스터의 제작 방법을 이용해서 박막 트랜지스터를 제작하고, 승온과 강온을 반복하는 제2 열처리에 의한, 동일 기판 위의 박막 트랜지스터의 임계값 전압의 변동의 변화에 대해서 평가한 결과를 설명한다.
본 실시예에서는, 동일 기판 위에 채널 길이 L의 길이를 3㎛, 채널 폭의 길이를 20㎛로 하는 복수의 박막 트랜지스터를 제작하고, 승온과 강온을 반복하는 제2 열처리에 의한, 동일 기판 위의 박막 트랜지스터의 임계값 전압의 변동의 변화에 대해서 평가했다. 박막 트랜지스터의 제작 방법에 대해서는 실시예 1을 참조한다.
실시예 1과 마찬가지로, 제2 열처리의 전후에서 각각의 박막 트랜지스터의 전류 전압 특성을 측정하고, 제2 열처리에 의한, 동일 기판 위의 박막 트랜지스터의 임계값 전압의 변동에 대해서 평가했다.
도 6의 (a)에 제2 열처리 전의 박막 트랜지스터들의 전류 전압 특성 및 전계 효과 이동도를 나타내며, 도 6의 (b)에 제2 열처리 후의 박막 트랜지스터들의 전류 전압 특성 및 전계 효과 이동도를 나타낸다. 도 6의 (a) 및 (b)에서는, 종축에 드레인 전류(ID[A]) 및 전계 효과 이동도(μFE[cm2/Vｓ])를 취하고, 횡축에 게이트 전압(VG[V])을 취한다. 여기서, 드레인 전류 ID는 드레인 전압 VD를 1V, 10V로 하여 측정한 것을, 전계 효과 이동도 μFE는 드레인 전압 VD를 10V로 하여 측정한 것을 도 6의 (a) 및 (b)에 표시하고 있다.
도 6의 (a)에서, 제2 열처리 전의 박막 트랜지스터는, 드레인 전압 VD가 1V, 10V인지에 상관없이, 임계값 전압이 0V보다 작고, 동일 기판에서 임계값 전압은 변동한다. 이에 비하여, 도 6의 (b)에서, 박막 트랜지스터의 임계값 전압은, 드레인 전압에 상관없이, 동일 기판면에서 0V와 거의 동일한 값을 취하고 있다. 따라서, 제2 열처리에 의해, 동일 기판면 위의 박막 트랜지스터의 임계값 전압의 변동이 억제되는 것이 확인되었다.
또한, 도 6의 (a)와 (b)의 전계 효과 이동도μFE를 비교하면, 실시예 1과 마찬가지로, 제2 열처리에 의해 전계 효과 이동도μFE가 증가하고 있는 것을 알 수 있다.
이상으로부터, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 승온과 강온을 복수회 반복하는 제2 열처리를 행함으로써, 동일 기판면 위의 박막 트랜지스터의 임계값 전압의 변동이 억제되고, 임계값 전압을 0V에 가까운 플러스의 게이트 전압으로 할 수 있는 것을 알았다. 또한, 제2 열처리에 의해, 박막 트랜지스터의 전계 효과 이동도μFE를 증가시킬 수 있는 것을 알았다.
[실시예 3]
본 실시예에서는, 실시예 1과는 다른 방법을 이용하여 제2 열처리를 행하여 박막 트랜지스터를 제작하고, 박막 트랜지스터의 임계값 전압의 채널 길이 의존성 및 전계 효과 이동도의 변화에 대해서 평가한 결과를 설명한다.
실시예 1의 제2 열처리로서, 제1 열처리보다 낮은 온도에서 승온과 강온을 10회 반복하는 열처리를 행하였다. 그러나, 본 실시예에서는, 제2 열처리로서, 제1 열처리보다 낮은 온도를 유지한 채, 제1 열처리보다 장시간 연속해서 열처리를 행하였다． 본 실시예에서, 제2 열처리 이외의 공정은, 실시예 1로 마찬가지이므로, 제2 열처리 이전의 기간에 대해서는 실시예 1이 참조될 수 있다.
제2 열처리로서, 제1 열처리보다 낮은 온도를 유지한 채, 제1 열처리보다 장시간 연속해서 열처리를 행하였다． 상세하게는, 제2 열처리로서, 35분간 25℃로부터 150℃로 승온하는 승온 기간과, 565분간 온도를 150℃로 유지하는 고온 유지 기간과, 45분간 150℃로부터 25℃로 냉각하는 강온 기간을 행하였다．
이상의 공정에 의해, 채널 폭 W의 길이를 20㎛, 채널 길이 L의 길이를 3㎛, 4㎛, 5㎛, 6㎛, 8㎛, 10㎛, 15㎛, 20㎛, 30㎛, 40㎛, 50㎛로 하는 박막 트랜지스터를 동일 기판 위에 제작했다.
실시예 1과 마찬가지로, 제2 열처리 전후에서 각각의 박막 트랜지스터의 전류 전압 특성을 측정하고, 제2 열처리에 의한, 박막 트랜지스터의 임계값 전압의 채널 길이 의존성 및 전계 효과 이동도의 변화에 대해서 평가했다.
도 37의 (a)에 제2 열처리 전의 박막 트랜지스터들의 임계값 전압 및 전계 효과 이동도를 나타내고, 도 37의 (b)에 제2 열처리 후의 박막 트랜지스터들의 임계값 전압 및 전계 효과 이동도를 나타낸다. 도 37의 (a) 및 (b)에서는 종축에 임계값 전압(Vth1[V], Vth2[V]) 및 전계 효과 이동도(μFE[cm2/Vｓ])를 취하고, 횡축에 채널 길이(L[㎛])을 취한다. 여기서, 임계값 전압 Vth1, 임계값 전압 Vth2의 정의는, 실시예 1과 마찬가지이다.
도 37의 (a)에서는, 실시예 1과 마찬가지로, 채널 길이 L의 감소에 따라, 임계값 전압 Vth1, Vth2가 감소하고 있다． 이에 비하여, 도 37의 (b)에서는, 채널 길이의 감소에 따라, 임계값 전압 Vth1, Vth2가 감소하는 경향이 완화된다. 특히, 채널 길이 L이 20㎛ 이하인 영역에서는, 도 37의 (a)보다 임계값 전압 Vth1, Vth2의 감소를 억제할 수 있고, 가장 채널 길이가 짧은 L = 3㎛의 경우도, 임계값 전압 Vth1, Vth2가 0보다 크고, 이는 트랜지스터들이 노멀리 오프 특성을 갖는 것을 의미한다.
이로써, 실시예 1과 마찬가지로, 채널 길이 L을 짧게 하는 것에 수반하는 임계값 전압의 마이너스 시프트가, 제1 열처리보다 낮은 온도를 유지한 채, 제1 열처리보다 장시간 연속해서 열처리를 행하는 제2 열처리에 의해, 억제되는 것을 알았다.
또한, 도 37의 (a) 및 (b)를 비교하면, 제2 열처리에 의해 전계 효과 이동도μFE가 증가하고 있다는 것을 알 수 있다.
이상으로부터, 제1 열처리에 의해 탈수화 또는 탈수소화시킨 산화물 반도체층을 포함하는 박막 트랜지스터를 피복하도록 보호 절연층을 형성하고, 제1 열처리보다 낮은 온도를 유지한 채, 제1 열처리보다 장시간 연속해서 열처리를 행하는 제2 열처리를 행함으로써, 채널 길이 L을 짧게 하는 것에 수반하는 임계값 전압의 마이너스 시프트가 억제되는 것을 알았다. 또한, 제2 열처리에 의해, 박막 트랜지스터의 전계 효과 이동도μFE를 증가시킬 수 있다는 것을 알았다.
본 출원은 일본 특허청에 2009년 9월 4일자로 출원된 일본 특허 출원 번호 제2009-205328호 및 2009년 9월 7일자로 출원된 일본 특허 출원 제2009-206490호에 기초한 것이며, 이의 전체 내용이 본 명세서에 참조로 포함된다.
400 기판
401 게이트 전극층
402 게이트 절연층
403 산화물 반도체층
405a 소스 전극층
405b 드레인 전극층
407 보호 절연층
432 산화물 반도체층
450 기판
451 게이트 전극층
452 게이트 절연층
453 산화물 반도체층
455a 소스 전극층
455b 드레인 전극층
457 보호 절연층
460 박막 트랜지스터
461 박막 트랜지스터
470 기판
471 게이트 전극층
472 게이트 절연층
473 산화물 반도체층
475a 소스 전극층
475b 드레인 전극층
477 보호 절연층
480 채널 보호층
481 박막 트랜지스터
580 기판
581 박막 트랜지스터
583 절연막
585 절연층
587 전극층
588 전극층
589 구형 입자
594 캐비티
595 충전재
596 기판
600 기판
601 대향 기판
602 게이트 배선
603 게이트 배선
604 용량 배선
605 용량 배선
606 게이트 절연막
607 화소 전극층
609 공통 전위선
615 용량 전극
616 배선
617 용량 배선
618 배선
619 배선
620 절연막
622 절연막
623 컨택트 홀
624 화소 전극층
625 슬릿
626 화소 전극층
627 컨택트 홀
628 TFT
629 TFT
630 보호 용량부
631 보호 용량부
633 컨택트 홀
636 착색막
637 평탄화 막
640 대향 전극층
641 슬릿
644 돌기
646 배향막
648 배향막
650 액정층
651 액정소자
652 액정 소자
690 용량 배선
696 절연막
2600 TFT 기판
2601 대향기판
2602 시일재
2603 화소부
2604 표시 소자
2605 착색층
2606 편광판
2607 편광판
2608 배선 회로부
2609 플렉시블 배선 기판
2610 냉음극관
2611 반사판
2612 회로 기판
2613 확산판
2700 전자 서적
2701 케이스
2703 케이스
2705 표시부
2707 표시부
2711 축부
2721 전원
2723 조작 키
2725 스피커
4001 기판
4002 화소부
4003 신호선 구동 회로
4004 주사선 구동 회로
4005 시일재
4006 기판
4008 액정층
4010 박막 트랜지스터
4011 박막 트랜지스터
4013 액정 소자
4015 접속 소자 전극
4016 단자 전극
4018 FPC
4019 이방성 도전막
4020 보호 절연층
4021 절연층
4030 화소 전극층
4031 대향전극층
4032 산화물 절연층
4035 스페이서
4040 도전층
4041 절연층
4501 기판
4502 화소부
4505 시일재
4506 기판
4507 충전재
4509 박막 트랜지스터
4510 박막 트랜지스터
4511 발광 소자
4512 전계 발광층
4513 전극층
4515 접속 단자 전극
4516 단자 전극
4517 전극층
4519 이방성 도전막
4520 격벽
4540 도전층
4541 절연층
4543 보호 절연층
4544 절연층
5300 기판
5301 화소부
5302 주사선 구동 회로
5303 주사선 구동 회로
5304 신호선 구동 회로
5305 타이밍 제어 회로
5444 평탄화 절연층
5601 시프트 레지스터
5602 스위칭 회로

Claims (20)

  1. 반도체 장치의 제작 방법으로서,
    절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와,
    상기 산화물 반도체층을 형성한 후, 상기 산화물 반도체층에 제1 열처리를 수행하는 단계와,
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와,
    상기 산화물 반도체층 위에 보호 절연층을 형성하는 단계와,
    상기 보호 절연층을 형성한 후, 상기 산화물 반도체층에 승온(昇溫)과 강온(降溫)을 복수회 반복하는 제2 열처리를 수행하는 단계를 포함하며,
    상기 제2 열처리의 온도는 상기 제1 열처리의 온도보다 낮은, 반도체 장치의 제작 방법.
  2. 제1항에 있어서,
    상기 제2 열처리의 상기 온도는, 상기 제2 열처리에서 승온 후 실온까지 강온되는, 반도체 장치의 제작 방법.
  3. 제1항에 있어서,
    상기 제2 열처리에서는, 상기 승온과 강온이 3회 내지 50회 반복되는, 반도체 장치의 제작 방법.
  4. 제1항에 있어서,
    상기 제2 열처리는, 상기 승온과 상기 강온 사이에 고온 유지 기간을 포함하고, 상기 강온과 상기 승온 사이에 저온 유지 기간을 포함하며,
    상기 고온 유지 기간 및 상기 저온 유지 기간의 시간 길이는, 각각, 1분 이상 60분 이하인, 반도체 장치의 제작 방법.
  5. 반도체 장치의 제작 방법으로서,
    절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와,
    상기 산화물 반도체층을 형성한 후, 상기 산화물 반도체층에 제1 열처리를 수행하는 단계와,
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와,
    상기 산화물 반도체층 위에 보호 절연층을 형성하는 단계와,
    상기 보호 절연층을 형성한 후, 상기 산화물 반도체층에 제2 열처리를 수행하는 단계를 포함하며,
    상기 제2 열처리의 처리 시간은 상기 제1 열처리의 처리 시간보다 길고,
    상기 제2 열처리의 온도는 상기 제1 열처리의 온도보다 낮은, 반도체 장치의 제작 방법.
  6. 제5항에 있어서,
    상기 제2 열처리의 상기 처리 시간은 1시간 이상 50 시간 이하인, 반도체 장치의 제작 방법.
  7. 제1항 또는 제5항에 있어서,
    상기 산화물 반도체층의 채널 길이는 20㎛ 이하인, 반도체 장치의 제작 방법.
  8. 제1항 또는 제5항에 있어서,
    상기 제1 열처리는 질소 분위기 또는 희가스 분위기에서 수행되는, 반도체 장치의 제작 방법.
  9. 제1항 또는 제5항에 있어서,
    상기 제1 열처리의 상기 온도는 350℃ 이상 750℃ 이하인, 반도체 장치의 제작 방법.
  10. 제1항 또는 제5항에 있어서,
    상기 제2 열처리는 대기 분위기, 산소 분위기, 질소 분위기 또는 희가스 분위기에서 수행되는, 반도체 장치의 제작 방법.
  11. 제1항 또는 제5항에 있어서,
    상기 제2 열처리의 상기 온도는 100℃ 이상 300℃ 이하인, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법으로서,
    절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와,
    제1 처리로서 상기 산화물 반도체층을 탈수화(dehydrating) 또는 탈수소화(dehydrogenating)하는 단계와,
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와,
    상기 산화물 반도체층 위에 절연층을 형성하는 단계와,
    상기 절연층을 형성한 후, 제2 처리로서 열처리를 수행하는 단계를 포함하며,
    상기 산화물 반도체층의 두께는 5nm 이상 200nm 이하이고,
    상기 제2 처리의 처리 온도는 상기 제1 처리의 처리 온도보다 낮은, 반도체 장치의 제작 방법.
  13. 제12항에 있어서,
    상기 절연층은 보호 절연층인, 반도체 장치의 제작 방법.
  14. 제12항에 있어서,
    상기 절연층은 산화 규소층, 질화 산화 규소층, 질화 규소층, 산화 알루미늄층, 산화 질화 알루미늄층 및 질화 알루미늄층 중 하나인, 반도체 장치의 제작 방법.
  15. 제12항에 있어서,
    상기 절연층은 규소 및 질소를 함유하는, 반도체 장치의 제작 방법.
  16. 반도체 장치의 제작 방법으로서,
    절연 표면을 갖는 기판 위에 제1 전극층을 형성하는 단계와,
    상기 제1 전극층 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 산화물 반도체층을 형성하는 단계와,
    제1 처리로서 상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계와,
    상기 산화물 반도체층 위에 제2 전극층 및 제3 전극층을 형성하는 단계와,
    상기 산화물 반도체층 위에, 적어도 부분적으로 상기 산화물 반도체층과 직접 접하여 제2 절연층을 형성하는 단계와,
    상기 제2 절연층을 형성한 후, 제2 처리로서 열처리를 수행하는 단계를 포함하며,
    상기 제2 절연층은 제3 절연층, 및 상기 제3 절연층 위의 제4 절연층을 포함하고,
    상기 제3 절연층은 알루미늄 및 산소를 함유하고,
    상기 제4 절연층은 규소 및 질소를 함유하고,
    상기 제2 처리의 처리 온도는 상기 제1 처리의 처리 온도보다 낮은, 반도체 장치의 제작 방법.
  17. 제16항에 있어서,
    상기 제2 절연층은 보호 절연층인, 반도체 장치의 제작 방법.
  18. 제12항 또는 제16항에 있어서,
    상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계는 질소 분위기 또는 희가스 분위기에서 수행되는, 반도체 장치의 제작 방법.
  19. 제12항 또는 제16항에 있어서,
    상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계의 온도는 350℃ 이상 750℃ 이하인, 반도체 장치의 제작 방법.
  20. 제12항 또는 제16항에 있어서,
    상기 제2 처리의 온도는 100℃ 이상 300℃ 이하인, 반도체 장치의 제작 방법.
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