JP2006080494A - 表示装置及びその作製方法、並びにテレビジョン装置 - Google Patents

表示装置及びその作製方法、並びにテレビジョン装置 Download PDF

Info

Publication number
JP2006080494A
JP2006080494A JP2005223785A JP2005223785A JP2006080494A JP 2006080494 A JP2006080494 A JP 2006080494A JP 2005223785 A JP2005223785 A JP 2005223785A JP 2005223785 A JP2005223785 A JP 2005223785A JP 2006080494 A JP2006080494 A JP 2006080494A
Authority
JP
Japan
Prior art keywords
layer
electrode layer
gate
semiconductor
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005223785A
Other languages
English (en)
Other versions
JP4877873B2 (ja
JP2006080494A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hironobu Shoji
博信 小路
Shinji Maekawa
慎志 前川
Osamu Nakamura
理 中村
Tatsuya Honda
達也 本田
Itsuki Fujii
厳 藤井
Yukie Suzuki
幸恵 鈴木
Ikuko Kawamata
郁子 川俣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2005223785A priority Critical patent/JP4877873B2/ja
Publication of JP2006080494A publication Critical patent/JP2006080494A/ja
Publication of JP2006080494A5 publication Critical patent/JP2006080494A5/ja
Application granted granted Critical
Publication of JP4877873B2 publication Critical patent/JP4877873B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/8794—Arrangements for heating and cooling

Abstract

【課題】 本発明は、材料の利用効率を向上させ、少ないフォトマスク数で、しきい値のずれが生じにくく、高速動作が可能なＴＦＴを有する表示装置の作製方法を提供する。
【解決手段】 本発明の表示装置の一は、絶縁表面上に設けられたゲート電極層及び画素電極層を有し、ゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上に結晶性半導体層を有し、結晶性半導体層に接して一導電型を有する半導体層を有し、一導電性を有する半導体層に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び画素電極層上に絶縁層を有し、絶縁層はソース電極層又はドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び絶縁層は画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層又はドレイン電極層と画素電極層とが電気的に接続する配線層を有する。
【選択図】 図１

Description

本発明は、表示装置及びその作製方法、それを用いたテレビジョン装置に関する。
近年、フラットパネルディスプレイ(ＦＰＤ)は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型表示パネルを搭載した大画面テレビジョン装置の開発は、パネルメーカーにとって注力すべき重要な課題になっている。
従来の表示装置において、各画素を駆動する半導体素子としては、半導体活性層にアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）とも示す。）が用いられている（特許文献１参照。）。
一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、ＯＣＢ（optically compensated bend）モードが提案されている（非特許文献１）。
特開平５−３５２０７号公報 長広恭明他編、「日経マイクロデバイス別冊 フラットパネル・ディスプレイ２００２」、日系ＢＰ社、２００１年１０月、Ｐ１０２−１０９
しかしながら、アモルファスシリコン（非晶質半導体）膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性バラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面テレビジョン装置であるほど顕著であり、画質の低下が深刻な問題である。
一方、画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたＴＦＴでは動作速度に限界がある。例えば、ＯＣＢモードの液晶表示装置を実現することが困難となる。
本発明は、このような状況に鑑みなされたものであり、少ないフォトマスク数で、しきい値のずれが生じにくく、高速動作が可能なＴＦＴを有する表示装置の作製方法を提供することを目的とする。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供することを目的とする。
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
本発明は、非晶質半導体膜に触媒元素を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜から触媒元素を除いた後、逆スタガ型薄膜トランジスタを作製する。また本発明は、薄膜トランジスタのゲート電極層と画素電極層を同工程同材料を用いて形成し、工程の簡略化と、材料のロスの軽減を達成する。また、本発明において表示装置とは、表示素子として液晶材料を用いた液晶表示素子、又は発光素子（ＥＬ素子）を有するものであり、液晶表示装置、発光表示装置、ＥＬ表示装置ともいえる。
非晶質半導体膜に、結晶化を促進又は助長させる元素（以下、主に金属元素を指すことから金属元素、触媒元素ともいう）を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜に接して周期律１５族元素を有する半導体膜または希ガス元素を有する半導体膜を形成し加熱して、金属元素を結晶性半導体膜から除去した後、逆スタガ型薄膜トランジスタを形成することを要旨とする。なお、該結晶性半導体膜に接して周期律１５族元素を有する半導体膜を形成した場合、周期律１５族元素を有する半導体膜をソース領域及びドレイン領域として用いて、ｎチャネル型薄膜トランジスタを形成する。また、ｎ型を付与する不純物元素として周期律１５族元素を有する半導体膜にｐ型を付与する不純物元素として周期律１３族元素を添加して、ｐチャネル型薄膜トランジスタを形成する。さらには、希ガス元素を有する半導体膜を形成した場合、加熱の後に希ガス元素を有する半導体膜を除去し、ソース領域及びドレイン領域を形成して、ｎチャネル型薄膜トランジスタ又はｐチャネル型薄膜トランジスタを形成する。
本発明の表示装置の一は、絶縁表面上に設けられたゲート電極層及び第１の電極層を有し、ゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上に結晶性半導体層を有し、結晶性半導体層に接して一導電型を有する半導体層を有し、一導電型を有する半導体層に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び第１の電極層上に第１の絶縁層を有し、第１の絶縁層はソース電極層またはドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び第１の絶縁層は第１の電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と第１の電極層とが電気的に接続する配線層を有し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を有し、第１の電極層上に電界発光層を有し、電界発光層上に第２の電極層を有する。
本発明の表示装置の一は、絶縁表面上に設けられたゲート電極層及び第１の電極層を有し、ゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上にソース領域及びドレイン領域が設けられた結晶性半導体層を有し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び第１の電極層上に第１の絶縁層を有し、第１の絶縁層はソース電極層またはドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び第１の絶縁層は第１の電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と第１の電極層とが電気的に接続する配線層を有し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を有し、第１の電極層上に電界発光層を有し、電界発光層上に第２の電極層を有する。
本発明の表示装置の一は、画素領域及び駆動回路領域を同一基板上に有し、駆動回路領域において基板上に第１のゲート電極層及び第２のゲート電極層を有し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上に第１の結晶性半導体層及び第２の結晶性半導体層を有し、第１の結晶性半導体層に接してｎ型を有する半導体層を有し、第１の結晶性半導体層に接してｐ型を有する半導体層を有し、ｎ型を有する半導体層に接する第１のソース電極層及び第１のドレイン電極層を有し、ｐ型を有する半導体層に接する第２のソース電極層及び第２のドレイン電極層を有し、画素領域において基板上に第１の電極層を有し、第１の電極層上に電界発光層を有し、電界発光層上に第２の電極層を有する第１の電極層の一部がゲート絶縁層で覆われている。
本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、ゲート電極層及び第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に非晶質半導体層を形成し、非晶質半導体層に金属元素を添加して加熱し、非晶質半導体層を結晶化し、結晶性半導体層を形成し、結晶性半導体層に接して一導電型を有する半導体層を形成し、結晶性半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び第１の絶縁層とゲート絶縁層に第１の電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。
本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、ゲート電極層及び第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に第１の半導体層を形成し、第１の半導体層に金属元素を添加して加熱し、第１の半導体層に接して第１の不純物元素を有する第２の半導体層を形成し、第１の半導体層及び第１の不純物元素を有する第２の半導体層を加熱し、第１の不純物元素を有する第２の半導体層を除去し、第１の半導体層に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び第１の絶縁層とゲート絶縁層とに第１の電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。
本発明の表示装置の作製方法の一は、画素領域及び駆動回路領域において、基板上に導電層を形成し、導電層をレーザ光を用いて露光して、パターニングし、駆動回路領域に第１のゲート電極層及び第２のゲート電極層、画素領域に第３のゲート電極層及び第１の電極層を形成し、第１のゲート電極層、第２のゲート電極層、第３のゲート電極層、及び第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に、半導体膜を形成し、半導体膜に金属元素を添加して加熱し、半導体膜上にｎ型を有する半導体膜を形成し、半導体膜及びｎ型を有する半導体膜を加熱し、半導体膜及びｎ型を有する半導体膜をパターニングし、駆動回路領域において第１の半導体層、第２の半導体層、第１のｎ型を有する半導体層、及び第２のｎ型を有する半導体層を形成し、画素領域において、第３の半導体層及び第３のｎ型を有する半導体層を形成し、第１のｎ型を有する半導体層、及び第３のｎ型を有する半導体層を覆う第１のマスクを形成し、第２のｎ型を有する半導体層にｐ型を付与する不純物元素を添加し、第２のｎ型を有する半導体層をｐ型を有する半導体層に反転し、第１のｎ型を有する半導体層に接して第１のソース電極層及び第１のドレイン電極層を、ｐ型を有する半導体層に接して第２のソース電極層及び第２のドレイン電極層を、第３のｎ型を有する半導体層に接して第３のソース電極層及び第３のドレイン電極層を形成し、第１のソース電極層、第１のドレイン電極層、第２のソース電極層、第２のドレイン電極層、第３のソース電極層、第３のドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層に第３のソース電極層または第３のドレイン電極層に達する第１の開口部と、第１の絶縁層及びゲート絶縁層に、第１の電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、第３のソース電極層または第３のドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。
本発明の表示装置の一は、絶縁表面上に設けられたゲート電極層及び画素電極層を有し、ゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上に結晶性半導体層を有し、結晶性半導体層に接して一導電型を有する半導体層を有し、一導電性を有する半導体層に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び画素電極層上に絶縁層を有し、絶縁層はソース電極層またはドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び絶縁層は画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と画素電極層とが電気的に接続する配線層を有する。
本発明の表示装置の一は、絶縁表面上に設けられたゲート電極層及び画素電極層を有し、ゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上にソース領域及びドレイン領域が設けられた結晶性半導体層を有し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び画素電極層上に絶縁層を有し、絶縁層はソース電極層またはドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び絶縁層は画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と画素電極層とが電気的に接続する配線層を有する。
本発明の表示装置の一は、画素領域及び駆動回路領域を同一基板上に有し、駆動回路領域において基板上に第１のゲート電極層及び第２のゲート電極層を有し、第１のゲート電極層及び第２のゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上に第１の結晶性半導体層及び第２の結晶性半導体層を有し、第１の結晶性半導体層に接してｎ型を有する半導体層を有し、第１の結晶性半導体層に接してｐ型を有する半導体層を有し、ｎ型を有する半導体層に接する第１のソース電極層及び第１のドレイン電極層を有し、ｐ型を有する半導体層に接する第２のソース電極層及び第２のドレイン電極層を有し、画素領域において基板上に画素電極層を有し、画素電極層の一部がゲート絶縁層で覆われている。
本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び画素電極層を形成し、ゲート電極層及び画素電極層上にゲート絶縁層を形成し、ゲート絶縁層上に非晶質半導体層を形成し、非晶質半導体層に金属元素を添加して加熱し、非晶質半導体層を結晶化し、結晶性半導体層を形成し、結晶性半導体層に接して一導電型を有する半導体層を形成し、結晶性半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び絶縁層とゲート絶縁層に画素電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び画素電極層を電気的に接続する配線層を形成する。
本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び画素電極層を形成し、ゲート電極層及び画素電極層上にゲート絶縁層を形成し、ゲート絶縁層上に第１の半導体層を形成し、第１の半導体層に金属元素を添加して加熱し、第１の半導体層に接して第１の不純物元素を有する第２の半導体層を形成し、第１の半導体層及び第１の不純物元素を有する第２の半導体層を加熱し、第１の不純物元素を有する第２の半導体層を除去し、第１の半導体層に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び絶縁層とゲート絶縁層とに画素電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び画素電極層を電気的に接続する配線層を形成する。
本発明の表示装置の作製方法の一は、画素領域及び駆動回路領域において、基板上に導電層を形成し、導電層をレーザ光を用いて露光して、パターニングし、駆動回路領域に第１のゲート電極層及び第２のゲート電極層、画素領域に第３のゲート電極層及び画素電極層を形成し、第１のゲート電極層、第２のゲート電極層、第３のゲート電極層、及び画素電極層上にゲート絶縁層を形成し、ゲート絶縁層上に、第１の半導体膜を形成し、半導体膜に金属元素を添加して加熱し、半導体膜上にｎ型を有する半導体膜を形成し、半導体膜及びｎ型を有する半導体膜を加熱し、半導体膜及びｎ型を有する半導体膜をパターニングし、駆動回路領域において第１の半導体層、第２の半導体層、第１のｎ型を有する半導体層、及び第２のｎ型を有する半導体層を形成し、画素領域において、第３の半導体層及び第３のｎ型を有する半導体層を形成し、第１のｎ型を有する半導体層、及び第３のｎ型を有する半導体層を覆う第１のマスクを形成し、第２のｎ型を有する半導体層にｐ型を付与する不純物元素を添加し、第２のｎ型を有する半導体層をｐ型を有する半導体層に反転し、第１のｎ型を有する半導体層に接して第１のソース電極層及び第１のドレイン電極層を、ｐ型を有する半導体層に接して第２のソース電極層及び第２のドレイン電極層を、第３のｎ型を有する半導体層に接して第３のソース電極層及び第３のドレイン電極層を形成し、第１のソース電極層、第１のドレイン電極層、第２のソース電極層、第２のドレイン電極層、第３のソース電極層、第３のドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層に第３のソース電極層または第３のドレイン電極層に達する第１の開口部と、絶縁層及びゲート絶縁層に、画素電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、第３のソース電極層または第３のドレイン電極層及び画素電極層を電気的に接続する配線層を形成する。
本発明により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。このため少ないマスク数でＴＦＴを形成することができる。また、本発明で形成されるＴＦＴは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型ＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ｐ型を付与する不純物元素（アクセプター型元素）又はｎ型を付与する不純物元素（ドナー型元素）に加え、結晶化を促進する元素である金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が可能な表示装置を作製することが可能である。代表的には、ＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な表示装置を製造することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、表示ムラを低減することが可能であり、信頼性の高い表示装置を作製することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また本発明によると、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。
（実施の形態１）
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
図２９（Ａ）は本発明に係る表示パネルの構成を示す上面図であり、絶縁表面を有する基板２７００上に画素２７０２をマトリクス上に配列させた画素部２７０１、走査線側入力端子２７０３、信号線側入力端子２７０４が形成されている。画素数は種々の規格に従って設ければ良く、ＸＧＡであれば１０２４×７６８×３（ＲＧＢ）、ＵＸＧＡであれば１６００×１２００×３（ＲＧＢ）、フルスペックハイビジョンに対応させるのであれば１９２０×１０８０×３（ＲＧＢ）とすれば良い。
画素２７０２は、走査線側入力端子２７０３から延在する走査線と、信号線側入力端子２７０４から延在する信号線とが交差することで、マトリクス状に配設される。画素２７０２のそれぞれには、スイッチング素子とそれに接続する画素電極が備えられている。スイッチング素子の代表的な一例はＴＦＴであり、ＴＦＴのゲート電極側が走査線と、ソース若しくはドレイン側が信号線と接続されることにより、個々の画素を外部から入力する信号によって独立して制御可能としている。
図２９（Ａ）は、走査線及び信号線へ入力する信号を、外付けの駆動回路により制御する表示パネルの構成を示しているが、図３０（Ａ）に示すように、ＣＯＧ(Chip on Glass)方式によりドライバＩＣ２７５１を基板２７００上に実装しても良い。また他の実装形態として、図３０（Ｂ）に示すようなＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いてもよい。ドライバＩＣは単結晶半導体基板に形成されたものでも良いし、ガラス基板上にＴＦＴで回路を形成したものであっても良い。図３０において、ドライバＩＣ２７５１は、ＦＰＣ２７５０と接続している。
また、画素に設けるＴＦＴをＳＡＳで形成する場合には、図２９（Ｂ）に示すように走査線側駆動回路３７０２を基板３７００上に形成し一体化することもできる。図２９（Ｂ）において、３７０１は画素部であり、信号線側駆動回路は、図２９（Ａ）と同様に外付けの駆動回路により制御する。画素に設けるＴＦＴを移動度の高い、多結晶（微結晶）半導体、単結晶半導体などで形成する場合は、図２９（Ｃ）は、走査線駆動回路４７０２と、信号線駆動回路４７０４をガラス基板４７００上に一体形成することもできる。
本発明は、配線層若しくは電極を形成する導電層や、所定のパターンに形成するためのマスク層など表示パネルを作製するために必要な物体（その目的や機能に応じて膜や層などあらゆる形態で存在する）のうち、少なくとも一つ若しくはそれ以上を、選択的に所望な形状に形成可能な方法により形成して、表示装置を作製することを特徴とするものである。本発明は、薄膜トランジスタや表示装置を構成する、ゲート電極層、ソース電極層、ドレイン電極層などの導電層、半導体層、マスク層、絶縁層など、所定の形状を有して形成される全ての構成要素に対して適用できる。選択的に所望な形状に形成可能な方法として、導電層や絶縁層など形成し、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターンに形成することが可能な、液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）を用いる。また、物体が所望のパターンに転写、または描写できる方法、例えば各種印刷法（スクリーン（孔版）印刷、オフセット（平版）印刷、凸版印刷やグラビア（凹版）印刷など所望なパターンで形成される方法）なども用いることができる。
本実施の形態は、流動性を有する形成する材料を含む組成物を、液滴として吐出（噴出）し、所望なパターンに形成する方法を用いている。形成物の被形成領域に、形成する材料を含む液滴を吐出し、焼成、乾燥等を行って固定化し所望なパターンで物体を形成する。
液滴吐出法に用いる液滴吐出装置の一態様を図２７に示す。液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２は制御手段１４０７に接続され、それがコンピュータ１４１０で制御することにより予めプログラミングされたパターンに描画することができる。描画するタイミングは、例えば、基板１４００上に形成されたマーカー１４１１を基準に行えば良い。或いは、基板１４００の縁を基準にして基準点を確定させても良い。これを撮像手段１４０４で検出し、画像処理手段１４０９にてデジタル信号に変換したものをコンピュータ１４１０で認識して制御信号を発生させて制御手段１４０７に送る。撮像手段１４０４としては、電荷結合素子（ＣＣＤ）や相補型金属酸化物半導体（ＣＭＯＳ）を利用したイメージセンサなどを用いることができる。勿論、基板１４００上に形成されるべきパターンの情報は記憶媒体１４０８に格納されたものであり、この情報を基にして制御手段１４０７に制御信号を送り、液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２を個別に制御することができる。吐出する材料は、材料供給源１４１３、材料供給源１４１４より配管を通してヘッド１４０５、ヘッド１４１２にそれぞれ供給される。
ヘッド１４０５内部は、点線１４０６が示すように液状の材料を充填する空間と、吐出口であるノズルを有する構造となっている。図示しないが、ヘッド１４１２もヘッド１４０５と同様な内部構造を有する。ヘッド１４０５とヘッド１４１２のノズルのサイズは異なっており、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで、導電性材料や有機、無機材料などをそれぞれ吐出し、描画することができ、層間膜のような広領域に描画する場合は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画することができる。大型基板を用いる場合、ヘッド１４０５、ヘッド１４１２は基板上を、矢印の方向に自在に走査し、描画する領域を自由に設定することができ、同じパターンを一枚の基板に複数描画することができる。
本発明では、形成物のパターニング工程においてを感光性のレジストや感光性物質を含む材料に光を照射し、露光する工程を行う。露光に用いる光は、特に限定されず、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。その場合、ランプ光源は、必要な時間点灯させて照射してもよいし、複数回照射してもよい。
レーザ光（レーザビームともいう）を用いてもよく、レーザ光を用いるとより精密なパターンで被形成領域を露光処理できるので、そこに形成される物体も高繊細化することができる。本発明で用いることのできるレーザ光を処理領域に照射してパターンを描画する、レーザ光直接描画装置について、図２６を用いて説明する。本実施の形態では、レーザ光を照射する領域をマスク等を介して選択するのではなく、処理領域を選択して直接照射して処理するため、レーザ光直接描画装置を用いる。図２６に示すようにレーザ光直接描画装置１００１は、レーザ光を照射する際の各種制御を実行するパーソナルコンピュータ（以下、ＰＣと示す。）１００２と、レーザ光を出力するレーザ発振器１００３と、レーザ発振器１００３の電源１００４と、レーザ光を減衰させるための光学系（ＮＤフィルタ）１００５と、レーザ光の強度を変調するための音響光学変調器（ＡＯＭ）１００６と、レーザ光の断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系１００７、Ｘステージ及びＹステージを有する基板移動機構１００９と、ＰＣ１００２から出力される制御データをデジタルーアナログ変換するＤ／Ａ変換部１０１０と、Ｄ／Ａ変換部から出力されるアナログ電圧に応じて音響光学変調器１００６を制御するドライバ１０１１と、基板移動機構１００９を駆動するための駆動信号を出力するドライバ１０１２とを備えている。
レーザ発振器１００３としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザ発振器としては、ＫｒＦ、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ等のエキシマレーザ発振器、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ4、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使った固体レーザ発振器、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第２高調波〜第５高調波を適用するのが好ましい。
次に、レーザ光直接描画装置を用いた物質（表面）の露光処理について述べる。基板１００８が基板移動機構１００９に装着されると、ＰＣ１００２は図外のカメラによって、基板１００８に付されているマーカの位置を検出する。次いで、ＰＣ１００２は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構１００９を移動させるための移動データを生成する。この後、ＰＣ１００２が、ドライバ１０１１を介して音響光学変調器１００６の出力光量を制御することにより、レーザ発振器１００３から出力されたレーザ光は、光学系１００５によって減衰された後、音響光学変調器１００６によって所定の光量になるように光量が制御される。一方、音響光学変調器１００６から出力されたレーザ光は、光学系１００７で光路及びレーザ光（ビームスポット）の形状を変化させ、レンズで集光した後、基板上に形成された被処理物に該レーザ光を照射して、被処理物を改質処理する。このとき、ＰＣ１００２が生成した移動データに従い、基板移動機構１００９をＸ方向及びＹ方向に移動制御する。この結果、所定の場所にレーザ光が照射され、被処理物の露光処理が行われる。
この結果、レーザ光が照射された領域で、被処理物は露光され、感光される。感光性物質には大きくわけてネガ型とポジ型がある。ネガ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分のみが残されてパターンが形成される。また、ポジ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分が溶解され、露光されなかった部分のみが残されてパターンが形成される。レーザ光のエネルギーの一部は被処理物材料で熱に変換され、被処理物の一部を反応させるため、処理された被処理物の領域の幅が、処理するレーザ光の幅より若干大きくなることもある。また、短波長のレーザ光ほど、レーザ光の径を短く集光することが可能であるため、微細な幅に処理領域を形成するためには、短波長のレーザ光を照射することが好ましい。
また、レーザ光の膜表面でのスポット形状は、点状、円形、楕円形、矩形、または線状（厳密には細長い長方形状）となるように光学系で加工されている。
また、図２６に示した装置は、基板の表面側からレーザ光を照射して露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザ光を照射して露光するレーザビーム描画装置としてもよい。
なお、ここでは、基板を移動して選択的にレーザ光を照射しているが、これに限定されず、レーザ光をＸ−Ｙ軸方向に走査してレーザ光を照射することができる。この場合、光学系１００７にポリゴンミラーやガルバノミラーを用いることが好ましい。
また、光は、ランプ光源による光とレーザ光とを組み合わせて用いることもでき、比較的広範囲なパターニングを行う領域は、マスクを用いてランプによる照射処理を行い、高繊細なパターニングを行う領域のみレーザ光で照射処理を行うこともできる。このように光の照射処理を行うと、スループットも向上でき、かつ高繊細にパターニングされた配線基板などを得ることができる。
本発明の実施の形態について、図１乃至図９を用いて説明する。より詳しくは、本発明を適用した表示装置の作製方法について説明する。まず、本発明を適用した、チャネルエッチ型の薄膜トランジスタを有する表示装置の作製方法について説明する。図２〜図６（Ａ）は表示装置画素部の上面図であり、図２〜図６の（Ｂ）は、図２〜図６（Ａ）における線Ａ―Ｃによる断面図、図２〜図６の（Ｃ）は、図２〜図６（Ａ）における線Ｂ−Ｄによる断面図である。
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板又は本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板１００の表面が平坦化されるようにＣＭＰ法などによって、研磨しても良い。なお、基板１００上に、絶縁層を形成してもよい。絶縁層は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。この絶縁層は、形成しなくても良いが、基板１００からの汚染物質などを遮断する効果がある。基板１００として、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。
基板１００上に導電膜１０１を形成する。導電膜１０１は、パターニングされゲート電極層と画素電極層となる。導電膜１０１は、印刷法、電界メッキ法、ＰＶＤ法（Physical Vapor Deposition）、ＣＶＤ法（Chemical Vapor Deposition）、蒸着法等の公知の手法により高融点材料を用いて形成することが好ましい。また形成方法としては、液滴吐出法によって所望のパターンに形成することもできる。高融点材料を用いることにより、後の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニア（Ｚｒ）、ハフニウム（Ｈｆ）、ビスマス（Ｂi）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面に窒化タンタル膜、その上にタングステン膜を積層してもよい。なお、後の加熱工程が、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うＬＲＴＡ（Lamp Rapid Thermal Anneal）法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるＧＲＴＡ（Gas Rapid Thermal Anneal）法を用いる場合、短時間による熱処理のため比較的融点の低いアルミニウム（Ａｌ）、銀（Ａｇ）、金（Ｃｕ）を用いて導電膜を形成しても良い。このような反射性を有する金属は、上面放射型の表示パネルを作製する場合には好ましい。また、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。
導電膜１０１は、画素電極層としても機能するので、透明導電性材料を用いて形成することもできる。よって導電膜１０１は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2）などにより形成してもよい。好ましくは、スパッタリング法によりインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）などで形成する。より好ましくは、ＩＴＯに酸化珪素が２〜１０重量％含まれたターゲットを用いてスパッタリング法で形成された酸化珪素を含む酸化インジウムスズ膜を用いる。この他、酸化珪素を含み酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した酸化インジウム酸化亜鉛合金などの導電性材料を用いても良い。
本実施の形態では、導電膜１０１は、導電性材料としてインジウム錫酸化物を含む組成物を吐出して、５５０℃で焼成し、導電膜１０１を形成する。液滴吐出手段とは、組成物の吐出口を有するノズルや、１つ又は複数のノズルを具備したヘッド等の液滴を吐出する手段を有するものの総称とする。液滴吐出手段が具備するノズルの径は、０．０２〜１００μｍ（好適には３０μｍ以下）に設定し、該ノズルから吐出される組成物の吐出量は０．００１ｐｌ〜１００ｐｌ（好適には０．１ｐｌ以上４０ｐｌ以下、より好ましくは１０ｐｌ以下）に設定する。吐出量は、ノズルの径の大きさに比例して増加する。また、被処理物とノズルの吐出口との距離は、所望の箇所に滴下するために、出来る限り近づけておくことが好ましく、好適には０．１〜３ｍｍ（好適には１ｍｍ以下）程度に設定する。
吐出口から吐出する組成物は、導電性材料を溶媒に溶解又は分散させたものを用いる。導電性材料とは、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ等の金属、Ｃｄ、Ｚｎの金属硫化物、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｓｉ、Ｚｒ、Ｂａなどの酸化物、ハロゲン化銀の微粒子又は分散性ナノ粒子に相当する。また、透明導電膜として用いられるインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタン等に相当する。導電層材料として複数の前述した金属材料などを混合してもよい。但し、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好適であり、より好適には、低抵抗な銀、銅を用いるとよい。但し、銀、銅を用いる場合には、不純物対策のため、合わせてバリア膜を設けるとよい。バリア膜としては、窒化珪素膜やニッケルボロン（ＮｉＢ）を用いるとことができる。
また、導電性材料の周りに他の導電性材料がコーティングされ、複数の層になっている粒子でも良い。例えば、銅の周りにニッケルボロン（ＮｉＢ）がコーティングされ、その周囲に銀がコーティングされている３層構造の粒子などを用いても良い。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いる。組成物の粘度は２０ｍＰａ・ｓ（ｃｐ）以下が好適であり、これは、乾燥が起こることを防止したり、吐出口から組成物を円滑に吐出できるようにしたりするためである。また、組成物の表面張力は、４０ｍＮ／ｍ以下が好適である。但し、用いる溶媒や、用途に合わせて、組成物の粘度等は適宜調整するとよい。一例として、ＩＴＯや、有機インジウム、有機スズを溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓ、銀を溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓ、金を溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓに設定するとよい。
また、電極層となる導電膜１０１は、複数の導電性材料を積層しても良い。また、始めに導電性材料として銀を用いて、液滴吐出法で導電層を形成した後、銅などでめっきを行ってもよい。めっきは電気めっきや化学（無電解）めっき法で行えばよい。めっきは、めっきの材料を有する溶液を満たした容器に基板表面を浸してもよいが、基板を斜め（または垂直）に立てて設置し、めっきする材料を有する溶液を、基板表面に流すように塗布してもよい。基板を立てて溶液を塗布するようにめっきを行うと、工程装置が小型化する利点がある。
各ノズルの径や所望のパターン形状などに依存するが、ノズルの目詰まり防止や高精細なパターンの作製のため、導電体の粒子の径はなるべく小さい方が好ましく、好適には粒径０．１μｍ以下が好ましい。組成物は、電解法、アトマイズ法又は湿式還元法等の公知の方法で形成されるものであり、その粒子サイズは、一般的に約０．０１〜１０μｍである。但し、ガス中蒸発法で形成すると、分散剤で保護されたナノ分子は約７ｎｍと微細であり、またこのナノ粒子は、被覆剤を用いて各粒子の表面を覆うと、溶剤中に凝集がなく、室温で安定に分散し、液体とほぼ同じ挙動を示す。従って、被覆剤を用いることが好ましい。
組成物を吐出する工程は、減圧下で行うと、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略することができる。また、減圧下で行うと、導電体の表面に酸化膜などが形成されないため好ましい。また、組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は１００度で３分間、焼成は２００〜３５０度で１５分間〜６０分間で行うもので、その目的、温度と時間が異なるものである。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉などにより行う。なお、この加熱処理を行うタイミングは特に限定されない。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、一般的には１００〜８００度（好ましくは２００〜３５０度）とする。本工程により、組成物中の溶媒の揮発、又は化学的に分散剤を除去するとともに、周囲の樹脂が硬化収縮することで、ナノ粒子間を接触させ、融合と融着を加速する。
レーザ光の照射は、連続発振（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ−ｗａｖｅ）またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ等が挙げられ、後者の固体レーザとしては、Ｃｒ、Ｎｄ等がドーピングされたＹＡＧ、ＹＶＯ4、ＧｄＶＯ4等の結晶を使ったレーザ等が挙げられる。なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。また、パルス発振と連続発振を組み合わせたレーザ照射方法を用いてもよい。但し、基板１００の耐熱性に依っては、レーザ光の照射による加熱処理は、該基板１００が破壊しないように、数マイクロ秒から数十秒の間で瞬間的に行うとよい。瞬間熱アニール（ＲＴＡ）は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数分〜数マイクロ秒の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えない。つまり、プラスチック基板等の耐熱性が弱い基板にも影響を与えない。
また、液滴吐出法により、導電膜１０１を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。プレスする時に、加熱工程を行っても良い。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、ＣＭＰ法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。また、平坦化の工程は、マスク１０２ａ、マスク１０２ｂ、マスク１０２ｃによって導電膜１０１がパターニングされ、ゲート電極層１０３、第１の電極層１２０が形成された後行っても良い。
導電膜１０１上にレジストからなるマスクを形成する。レジストからなるマスクは、レーザ光１７０ａ、レーザ光１７０ｂ、レーザ光１７０ｃによって露光されることによって微細に加工され、マスク１０２ａ、マスク１０２ｂ、マスク１０２ｃを形成する（図２参照。）。本実施の形態におけるマスクを形成するレジストは、露光領域をエッチャントに不溶とするネガ型のレジストを用いている。よって、マスクとして残存する領域にレーザ光を照射する。レーザ光による加工前のレジストマスクも液滴吐出法を用いて形成することができる。液滴吐出法を組み合わせることで、スピンコート法などによる全面塗布形成に比べ、材料のロスが防げ、コストダウンが可能になる。
マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。また導電膜１０１に感光性を有する感光性物質を含む導電性材料を用いると、レジストからなるマスクを形成しなくても導電膜１０１に直接レーザ光を照射し、露光、エッチャントによる除去を行うことで、所望のパターンにパターニングすることができる。この場合、マスクを形成せずともよいので工程が簡略化する利点がある。感光性物質を含む導電性材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔなどの金属或いは合金と、有機高分子樹脂、光重合開始剤、光重合単量体、または溶剤などからなる感光性樹脂とを含んだものを用いればよい。有機高分子樹脂としては、ノボラック樹脂、アクリルコポリマー、メタクリルコポリマー、セルロース誘導体、環化ゴム樹脂などを用いる。
このように微細に加工されたマスク１０２ａ、マスク１０２ｂ、マスク１０２ｃを用いて導電膜１０１をパターニングし、ゲート電極層１０３、ゲート電極層１０４、及び画素電極層となる第１の電極層１２０を形成する（図３参照。）。
次に、ゲート電極層１０３、ゲート電極層１０４、画素電極層となる第１の電極層１２０の上にゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂを形成する。ゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂは、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。更には、ゲート電極層１０３、ゲート電極層１０４を陽極酸化して、ゲート絶縁層１０５ａの代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、ゲート絶縁層１０５ａとしては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用いて形成することが好ましい。また、ゲート絶縁層１０５ｂとしては、後に形成される半導体層との界面特性から、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いて形成することが望ましい。しかしながら、該工程に限定されず、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等のいずれかで形成される単層で形成してもよい。なお、ゲート絶縁層１０５ｂには、水素が含まれている。また、液滴吐出法で形成される導電層に銀や銅などを用いる場合、その上にバリア膜として窒化珪素膜やＮｉＢ膜を形成すると、不純物の拡散を防ぎ、表面を平坦化する効果がある。なお、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ＳｉＨ4、ＮＨ3を反応ガスとして窒化珪素膜を膜厚５０ｎｍでゲート絶縁層１０５ａを形成し、ＳｉＨ4及びＮ2Ｏを反応ガスとして酸化珪素膜を膜厚１００ｎｍでゲート絶縁層１０５ｂを形成する。また窒化酸化珪素膜の膜厚を１４０ｎｍ、積層する酸化窒化珪素膜の膜厚を１００ｎｍとしてもよく、ゲート絶縁層１０５ａ及びゲート絶縁層１０５ｂの膜厚をそれぞれ５０ｎｍ〜１００ｎｍとすると好ましい。
次に半導体膜を形成する。半導体層の詳細な作製方法を図９を用いて説明する。図９はゲート電極層１０３上に形成される薄膜トランジスタの作製方法を示しているが、ゲート電極層１０４上に形成される薄膜トランジスタも同様に作製することができる。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体膜を結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）、該非晶質半導体を熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス（微結晶若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。
ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）を終端化するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ＳＡＳは、珪化物気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪化物気体としては、ＳｉＨ4、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることが可能である。またＦ2、ＧｅＦ4を混合させても良い。この珪化物気体をＨ2、又は、Ｈ2とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は２〜１０００倍の範囲、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚである。基板加熱温度は３００℃以下が好ましく、１００〜２００℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は１×１０20ｃｍ-3以下とすることが望ましく、特に、酸素濃度は５×１０19ｃｍ-3以下、好ましくは１×１０19ｃｍ-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。また半導体膜としてフッ素を含むガスより形成されるＳＡＳ層に水素を含むガスより形成されるＳＡＳ層を積層してもよい。
なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、図９に示す非晶質半導体膜４０３膜中に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。
本実施の形態では、非晶質半導体膜、又はＳＡＳ膜に結晶化を助長する元素を用いた熱結晶化法を用いる。加熱方法として加熱したガスを用いるＧＲＴＡ（Gas Rapid Thermal Anneal）法、ランプ光を用いるＬＲＴＡ（Lamp Rapid Thermal Anneal）法等のＲＴＡ法がある。
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法、イオン注入法、イオンドーピング法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面のぬれ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
本実施の形態では、ゲート絶縁層１０５ｂ上に、非晶質半導体膜４０３を形成し、非晶質半導体膜４０３を結晶化させることによって結晶性半導体膜４０５を形成する。非晶質半導体膜４０３としては、ＳｉＨ4、Ｈ2の反応ガスにより形成する非晶質珪素を用いる。本実施の形態において、ゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂ、非晶質半導体膜４０３は、同チャンバー内で真空を破らずに同一温度（本実施の形態では３３０℃）下で、反応ガスを切り変えながら連続的に形成する。また本実施の形態では、ゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂを形成した後、チャンパー内をプラズマを発生させずにＳｉＨ4の反応ガスを流し、チャンバー内の酸素を除去する。その後、連続的に非晶質半導体膜４０３を形成する。チャンバー内の酸素を除去することによって、非晶質半導体膜４０３中の酸素濃度を５×１０19atom／ｃｍ3以下、好ましくは２×１０19atom／ｃｍ3以下にする事ができ、後に金属元素として添加したニッケルがゲッタリングしやすくなる。非晶質半導体膜４０３の膜厚は１００ｎｍ〜３００ｎｍが好ましい。本実施の形態では、非晶質半導体膜４０３を１５０ｎｍ形成する。
非晶質半導体膜上に形成された酸化膜を除去した後、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を１〜５ｎｍ形成する。本実施の形態では、結晶化を助長する元素としてNiを用いる。Ｎｉ元素を重量換算で１０ｐｐｍ〜１００ｐｐｍ（好ましくは１０ｐｐｍ〜５０ｐｐｍ）を含有した水溶液をスピンコーティング法により塗布し、金属膜４０４を形成する（図９（Ａ）参照。）。結晶化を助長する元素としては、この珪素の結晶化を助長する金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いて、金属膜４０４を形成することができる。金属膜４０４はその形成条件によっては膜厚が極薄であり、膜として形態を保っていなくてもよい。結晶化を助長させる効果が得られるように、非晶質半導体膜４０３に接して形成されればよい。
次に、非晶質半導体膜を加熱して、結晶性半導体膜４０５を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理の後、結晶化のための熱処理（５５０℃〜６５０℃で５分〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化を行っても良い。ここで、加熱にレーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。
本実施の形態では、熱処理を５５０℃で４時間行うが、熱処理をＲＴＡ法により６５０℃で６分間行ってもよい。
このようにして得られた結晶性半導体膜４０５に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよいし、結晶性半導体膜４０５中の金属元素をゲッタリング工程によって軽減、除去した後行ってもよい。本実施の形態ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。結晶性半導体膜４０５中の金属元素を吸い込み自らに取り込む層として半導体膜を、結晶性半導体膜４０５に接して形成する。本実施の形態では、不純物元素を有する非晶質半導体膜を、金属元素を捕獲するゲッタリングシンクとして形成する。まず、結晶性半導体膜４０５上に形成された酸化膜を洗浄処理によって除去する。次いでプラズマＣＶＤ法を用いて、半導体膜４０６ａ、半導体膜４０６ｂを形成する。半導体膜４０６ａの膜厚は、３０〜１００ｎｍ（代表的には４０〜６０ｎｍ）、半導体膜４０６ｂの膜厚は、２０〜２００ｎｍ（代表的には５０〜１５０ｎｍ）とする。半導体膜４０６ａ、半導体膜４０６ｂは不純物元素を有しており、不純物元素としてはｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（B）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。ｎ型を付与する不純物元素を含むｎ型を有する半導体層に、アルゴンなどの希ガス元素が含まれるように形成することもできる。本実施の形態では、半導体膜４０６ａ及び半導体膜４０６ｂには、ｎ型を付与する不純物元素（本実施の形態ではリンを用いる）が含まれており、半導体膜４０６ａの不純物元素の濃度は、半導体膜４０６ｂより低くなるように形成されている。不純物元素は、ＣＶＤ法などによって、不純物元素を含むように半導体膜を形成しても良いし、半導体膜を形成後に、イオンドーピング法などによって添加してもよい。
このときのｎ型を付与する不純物元素が含まれる半導体膜の不純物のプロファイルを図３８に示す。図３８（Ａ）は、結晶性半導体膜９０３上に、プラズマＣＶＤ法によりｎ型を付与する不純物元素が含まれる半導体膜９０１ａ、９０１ｂを形成した時のｎ型を付与する不純物元素のプロファイル９００ａを示す。半導体膜９０１ａ、半導体膜９０１ｂは、半導体膜４０６ａ、半導体膜４０６ｂと対応しており、半導体膜９０１ａはｎ型の低濃度不純物領域（ｎ−領域ともいう）として形成され、半導体膜９０１ｂはｎ型の高濃度不純物領域（ｎ＋領域ともいう）として形成されている。よって半導体膜９０１ａ、半導体膜９０１ｂのそれぞれの膜において深さ方向に対して一定の濃度のｎ型を付与する不純物元素が分布しており、半導体膜９０１ａの方が、半導体膜９０１ｂより低い濃度でｎ型を付与する不純物元素が分布している。ｎ＋領域である半導体膜９０１ｂは後にソース領域及びドレイン領域として機能し、ｎ−領域である半導体膜９０１ａはＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域として機能する。なお、ｎ＋領域とｎ−領域はそれぞれ作り分けているので界面が存在する。ｎ＋領域とｎ−領域の膜厚制御は、それぞれ各濃度の半導体膜の膜厚を制御することによって達成できる。
図３８（Ａ）で形成した半導体膜９０１ａ及び半導体膜９０１ｂにｐ型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜９１１を形成した時のｐ型を付与する不純物元素のプロファイル９１３を図３９（Ａ）に示す。ｐ型を付与する不純物元素の濃度の方が、ｎ型を付与する不純物元素の濃度より高く、半導体膜９１１はｐ型を有する半導体膜となっているのがわかる。また、ｐ型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜９０３にも添加されている。図３９（Ａ）に示すように、半導体膜９１１の表面付近は、ｐ型を付与する不純物元素濃度が比較的が高いｐ型の不純物領域（ｐ＋領域ともいう）９１２ｂとなっており、一方、結晶性半導体膜９０３に近づくにつれ、ｐ型を付与する不純物元素濃度が比較的減少しておりｐ型の低濃度不純物領域（ｐ−領域ともいう）９１２ａとなっている。
一方、図３８（Ｂ）は、結晶性半導体膜９０３上に、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にｎ型を付与する不純物元素を添加して半導体膜９０２を形成した時のｎ型を付与する不純物元素のプロファイル９００ｂを示す。図３８（Ｂ）に示すように、半導体膜９０２の表面付近は、ｎ型を付与する不純物元素濃度が比較的が高い。ｎ型を付与する不純物元素濃度が１×１０19／ｃｍ3以上の領域をｎ型の高濃度不純物領域（ｎ＋領域ともいう）９０４ｂと示す。一方、結晶性半導体膜９０３に近づくにつれ、ｎ型を付与する不純物元素濃度が比較的減少している。ｎ型を付与する不純物元素濃度が５×１０17〜１×１０19／ｃｍ3の領域をｎ型の低濃度不純物領域（ｎ−領域ともいう）９０４ａと示す。ｎ＋領域９０４ｂは後にソース領域及びドレイン領域として機能し、ｎ−領域９０４ａはＬＤＤ領域として機能する。なお、ｎ＋領域とｎ−領域それぞれの界面は存在せず、ｎ＋領域とｎ−領域の半導体膜中の占有領域は、相対的なｎ型を付与する不純物元素濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたｎ型を付与する不純物元素が含まれる半導体膜９０２は、添加条件によって濃度プロファイルを制御することが可能であり、ｎ＋領域とｎ−領域の膜厚を適宜制御することが可能である。ｎ＋領域とｎ−領域を有することにより電界の緩和効果が大きくなり、ホットキャリア耐性を高めた薄膜トランジスタを形成することが可能となる。
図３８（Ｂ）で形成した半導体膜９０２にｐ型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜９２１を形成した時のｐ型を付与する不純物元素のプロファイル９２３を図３９（Ｂ）に示す。ｐ型を付与する不純物元素の濃度の方が、ｎ型を付与する不純物元素の濃度より高く、半導体膜９２１はｐ型を有する半導体膜（ｐ型の不純物領域を有する半導体膜ともいえる）となっているのがわかる。また、ｐ型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜９０３にも添加されている。図３９（Ｂ）に示すように、半導体膜９２１の表面付近は、ｐ型を付与する不純物元素濃度が比較的が高いｐ型の不純物領域（ｐ＋領域ともいう）９２２ｂとなっており、一方、結晶性半導体膜９０３に近づくにつれ、ｐ型を付与する不純物元素濃度が比較的減少しておりｐ型の低濃度不純物領域（ｐ−領域ともいう）９２２ａとなっている。また、ｎ型を付与する不純物元素の添加工程で、その添加条件によって、膜表面の不純物元素濃度が高くなっている場合がある。このような場合は、膜表面を薄くエッチングし、高不純物元素濃度領域の膜を除去してから、ｐ型を付与する不純物元素を添加する工程を行えばよい。
本実施の形態では、半導体膜４０６ａ、半導体膜４０６ｂとして、ｎ型を付与する不純物元素（ドナー型元素）であるリンを含むｎ型を有する半導体膜をプラズマＣＶＤ法によって形成する。また、半導体膜４０６ａ、半導体膜４０６ｂに含まれるｎ型を付与する不純物元素の濃度を異ならせているので、半導体膜４０６ａはｎ型の低濃度不純物領域となり、半導体膜４０６ｂはｎ型の高濃度不純物領域となっている。ｎ型の低濃度不純物領域の不純物濃度は、１×１０17〜３×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3、ｎ型の高濃度不純物領域の不純物濃度は、その１０倍から１００倍が好ましく、１×１０19〜３×１０21／ｃｍ3とすることができる。またｎ型の低濃度不純物領域である半導体膜４０６ａの膜厚は２０〜２００ｎｍ、代表的には５０〜１５０ｎｍであり、本実施の形態では、膜厚５０ｎｍで形成する。ｎ型の高濃度不純物領域である半導体膜４０６ｂの膜厚は３０〜１００ｎｍ、代表的には４０〜６０ｎｍであり、本実施の形態では、膜厚５０ｎｍで形成する。
その後、熱処理を行い、金属元素を低減、又は除去する。結晶性半導体膜４０５中の金属元素は、図９（Ｃ）に示すように、矢印の方向へ加熱処理によって移動し、半導体膜４０６ａ、半導体膜４０６ｂ中に捕獲される。結晶性半導体膜４０５は、膜中の金属元素を除去され結晶性半導体膜４０７となり、半導体膜４０６ａ、半導体膜４０６ｂは結晶化を促進する金属元素を含む半導体膜４０８ａ、半導体膜４０８ｂとなる。本実施の形態では半導体膜４０８ａ、半導体膜４０８ｂにはｎ型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。この工程により、結晶性半導体膜中の結晶化を促進させる元素（本実施の形態ではニッケル元素）がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。また、ゲッタリング後の金属元素が移動した半導体膜４０８ａ、半導体膜４０８ｂも加熱処理により結晶化される場合がある。なお、本実施の形態においては、ゲッタリング工程と共に、半導体膜４０８ａ、半導体膜４０８ｂ中のｎ型を付与する不純物元素（ドナー型元素）の活性化を行っている。熱処理は窒素雰囲気下で行ってもよい。本実施の形態では、熱処理を５５０℃で４時間行うが、熱処理をＲＴＡ法により６５０℃で６分間行ってもよい。
次に結晶性半導体膜４０７、半導体膜４０８ａ、半導体膜４０８ｂをマスクを用いてパターニングする。本実施の形態では、フォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層１０７、ｎ型を有する半導体層１０９、ｎ型を有する半導体層１１１を形成する（図４参照。）。同様に半導体層１０６、ｎ型を有する半導体層１０８、ｎ型を有する半導体層１１０も形成する。フォトマスクはマスク１０２ａを形成したときと同様にレジストをスピンコート法などによる全面塗布、または液滴吐出法によって選択的に形成し、レーザ光照射による露光によって微細なパターンのマスクを形成すればよい。微細なパターンのマスクによって半導体膜は微細かつ精巧に所望な形状にパターニングすることができる。
マスクを露光加工せずに組成物を選択的に吐出して形成する場合、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いることができる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサンポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いて液滴吐出法で形成する。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。
パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ4、ＮＦ3、ＳＦ6、ＣＨＦ3などのフッ素系ガス又はＣｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、あるいはＯ2のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
導電性材料を含む組成物を吐出して、ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５を形成し、該ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５をマスクとして、半導体層１０６、ｎ型を有する半導体層１０８及びｎ型を有する半導体層１１０、半導体層１０７、ｎ型を有する半導体層１０９及びｎ型を有する半導体層１１１をパターン加工して、半導体層１４６、ｎ型を有する半導体層１４８ａ、ｎ型を有する半導体層１４８ｂ、ｎ型を有する半導体層１５０ａ、ｎ型を有する半導体層１５０ｂ、半導体層１４７、ｎ型を有する半導体層１４９ａ、ｎ型を有する半導体層１４９ｂ、ｎ型を有する半導体層１５１ａ、ｎ型を有する半導体層１５１ｂを形成する（図５参照。）。ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５を形成する工程も、前述したゲート電極層１０３、ゲート電極層１０４とを形成したときと同様に形成することができる。ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１４は配線層としても機能する。
ソース電極層又はドレイン電極層を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。
ソース電極層又はドレイン電極層の形成方法を図７及び図８を用いて説明する。ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５は、微細なパターンで形成されており、制御性よく形成しなければ形成不良によるショート等の不良を引き起こす。よって、半導体層上の微細なパターニングはレーザ光による微細な加工によって行う。図７（Ａ）で示すように、基板２００上にゲート電極層２０１ａ、ゲート電極層２０１ｂ、ゲート絶縁層２０２ａ、ゲート絶縁層２０２ｂ、半導体層２０３ａ、半導体層２０３ｂ、ｎ型を有する半導体層２０４ａ、ｎ型を有する半導体層２０４ｂが形成されており、これらを覆うように導電膜２０５を全面に形成する。導電膜２０５は蒸着法、ＣＶＤ法、スパッタ法などによって形成することができる。その後、レジストからなるマスク２３０を形成する。
レジストからなるマスク２３０に、レーザ光２４０ａ、レーザ光２４０ｂ、レーザ光２４０ｃを照射し、露光することによって領域２３１ａ、領域２３１ｂ、領域２３１ｃを感光する（図７（Ｂ）参照。）。本実施の形態ではポジ型の感光性のレジストを用いるため、露光された領域２３１ａ、領域２３１ｂ、領域２３１ｃはエッチャントによって除去され、開口部２３２ａ、開口部２３２ｂ、開口部２３２ｃが形成される（図７（Ｃ）参照。）。開口部２３２ａ、開口部２３２ｂ、開口部２３２ｃを有するマスクを用いて導電膜２０５をエッチングによりパターニングすることによって、ソース電極層又はドレイン電極層２０８ａ、ソース電極層又はドレイン電極層２０８ｂ、ソース電極層又はドレイン電極層２０８ｃ、ソース電極層又はドレイン電極層２０８ｄが形成される。このソース電極層又はドレイン電極層２０８ａ、ソース電極層又はドレイン電極層２０８ｂ、ソース電極層又はドレイン電極層２０８ｃ、ソース電極層又はドレイン電極層２０８ｄをマスクとして半導体層２０３ａ、半導体層２０３ｂ、ｎ型を有する半導体層２０４ａ、ｎ型を有する半導体層２０４ｂをエッチングし、半導体層２０６ａ、半導体層２０６ｂ、ｎ型を有する半導体層２０７ａ、ｎ型を有する半導体層２０７ｂ、ｎ型を有する半導体層２０７ｃ、ｎ型を有する半導体層２０７ｄを形成することができる（図７（Ｄ）参照。）。このようにレーザ光による微細な加工によりマスクを形成し、導電膜のパターニングを行うことで、制御性よく精密に導電膜をパターニングでき、所望な形状のソース電極層やドレイン電極層を形成することができる。よって形成不良が生じないために薄膜トランジスタの信頼性も向上する。
図８も図７と同様にレーザ光による露光工程を用いる導電膜のパターニング方法であるが、導電膜２０５を図７のように全面に形成せず、液滴吐出法によって選択的に形成する方法を示す。図７（Ａ）のように半導体層を形成した後、液滴吐出装置２８０ａ、液滴吐出装置２８０ｂによって導電膜２１５ａ、導電膜２１５ｂが選択的に形成される（図８（Ａ）参照。）。その後は同様にレジストをレーザ光によって露光し、微細なマスクを形成する。そのマスクを用いて、半導体チャネル形成領域上における導電膜２１５ａ、導電膜２１５ｂの微細なパターニングを行う。図８においては液滴吐出法により選択的に導電膜２１５ａ、導電膜２１５ｂを接せずに形成しているので、図７のように開口部２３２ｂを形成する必要がない。また、エッチングによるパターニングを行っていないので得られるソース電極層又はドレイン電極層２１８ａ、ソース電極層又はドレイン電極層２１８ｂ、ソース電極層又はドレイン電極層２１８ｃ、ソース電極層又はドレイン電極層２１８ｄの端部は曲率半径を有するような丸みを帯びた形状となりうる。よって液滴吐出法を用いると、材料のロスも軽減し、工程も簡略化するため、コストが低く生産性が上がるという利点がある。
ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５を形成後もゲート電極層１０３の時と同様、プレス等による平坦化工程を行っても良い。また、ソース電極層又はドレイン電極層を液滴吐出法によって吐出し、仮焼成をしてから、本焼成の間にプレス工程を挟むことによって、電極層の平坦化の他に、電極層に含まれる酸素が放出され酸素濃度が低下するので、電気抵抗が下がるという効果もある。
ソース電極層又はドレイン電極層、半導体層、ゲート電極層、ゲート絶縁層を覆うようにパッシベーション膜となる絶縁膜１４０を成膜することが好ましい。絶縁膜１４０は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、半導体層１４６、半導体層１４７の界面特性から酸化珪素、又は酸化窒化珪素を形成したのち、外部からの不純物が半導体素子内に侵入するのを防ぐため窒化珪素、又は窒化酸化珪素を形成する積層構造が好ましい。本実施の形態では、半導体層１４６、半導体層１４７に接して、酸化珪素膜を膜厚１５０ｎｍ形成した後、同チャンバー内でガス切り替えを行い連続的に窒化珪素膜を膜厚２００ｎｍ形成する積層構造で絶縁膜１４０を形成する。
この後、半導体層１４６、半導体層１４７を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、絶縁膜１４０として水素を含む絶縁膜を形成することが好ましい。
次に、絶縁層１１６を形成する。本実施の形態では、絶縁層１１６を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層１１６を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。本実施の形態において、層間絶縁層として絶縁層１１６を設けた上に、隔壁として機能する第２の増感層を設ける。この場合、絶縁層１１６は、第１の絶縁層とも言える。
絶縁層１１６は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)、ベンゾシクロブテン、ポリシラザンなどの有機絶縁性材料、又はシロキサン材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサンの絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。
本実施の形態では、絶縁層１１６の材料としては、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
絶縁膜１４０及び絶縁層１１６にソース電極層又はドレイン電極層１１３に達する開口部１３６と、ソース電極層又はドレイン電極層１１５に達する開口部１３８とを、ゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂ、絶縁膜１４０、絶縁層１１６に、第１の電極層１２０に達する開口部１３９、ゲート電極層１０３に達する開口部１３５、ゲート電極層１０４に達する開口部１３７を形成する。この開口部もレジストからなるマスクを用いてエッチングし形成する。パターニングに用いるマスクは、レーザ光の照射による露光を行うことで微細な形状を有するマスクとすることができる。このようにして形成した開口部１３８及び開口部１３９に配線層１１９を形成し、ソース電極層又はドレイン電極層１１５と第１の電極層１２０とを電気的に接続する。開口部１３６及び開口部１３７に配線層１１８を形成し、ソース電極層又はドレイン電極層１１３とゲート電極層１０４とを電気的に接続する。また、開口部１３５にもゲート電極層１０３と電気的に接続するようにゲート配線層１１７を形成する。ゲート配線層１１７を低抵抗な材料によって形成することで、ゲート電極層１０３が多少高抵抗の材料であっても、高速動作が可能となり、大きな電流も流すことができる。
以上の工程により、基板１００上にボトムゲート型（逆スタガ型ともいう。）の薄膜トランジスタと画素電極が接続された表示パネル用のＴＦＴ基板が完成する。また本実施の形態の薄膜トランジスタはチャネルエッチ型である。
次に、絶縁層１２１（隔壁、土手とも呼ばれる）を選択的に形成する。絶縁層１２１は、第１の電極層１２０上に開口部を有するように形成し、配線層１１９を覆って形成する。本実施の形態では、絶縁層１２１を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層１２１を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。また絶縁層１２１も本発明の前処理によって、所望の形状に形成できる。
絶縁層１２１は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシロキサン材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサンの絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。絶縁層１２１は曲率半径が連続的に変化する形状が好ましく、上に形成される電界発光層１２２、第２の電極層１２３の被覆性が向上する。
また、液滴吐出法により、絶縁層１２１を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、ＣＭＰ法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。この工程により平坦性が向上すると、表示パネルの表示ムラなどを防止することができ、高繊細な画像を表示することができる。
薄膜トランジスタに電気的に接続するように、発光素子を形成する（図１参照。）。
電界発光層１２２を形成する前に、大気圧中で２００℃の熱処理を行い第１の電極層１２０、絶縁層１２１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに電界発光層１２２を真空蒸着法や、減圧下の液滴吐出法で形成することが好ましい。
電界発光層１２２として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。電界発光層１２２上に第２の電極層１２３を積層形成して、発光素子を用いた表示機能を有する表示装置が完成する。
図示しないが、第２の電極層１２３を覆うようにしてパッシベーション膜を設けることは有効である。表示装置を構成する際に設ける保護膜は、単層構造でも多層構造でもよい。パッシベーション膜としては、窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ2）、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮX）を含む絶縁膜からなり、絶縁膜を単層もしくは組み合わせた積層を用いることができる。例えば窒素含有炭素膜（ＣＮX）と窒化珪素（ＳｉＮ）とのような積層、また有機材料を用いることも出来、スチレンポリマーなど高分子の積層でもよい。また、シロキサン樹脂を用いてもよい。
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い電界発光層の上方にも容易に成膜することができる。ＤＬＣ膜は、プラズマＣＶＤ法（代表的には、ＲＦプラズマＣＶＤ法、マイクロ波ＣＶＤ法、電子サイクロトロン共鳴（ＥＣＲ）ＣＶＤ法、熱フィラメントＣＶＤ法など）、燃焼炎法、スパッタ法、イオンビーム蒸着法、レーザ蒸着法などで形成することができる。成膜に用いる反応ガスは、水素ガスと、炭化水素のガス（例えばＣＨ4、Ｃ2Ｈ2、Ｃ6Ｈ6など）とを用い、グロー放電によりイオン化し、負の自己バイアスがかかったカソードにイオンを加速衝突させて成膜する。また、ＣＮ膜は反応ガスとしてＣ2Ｈ4ガスとＮ2ガスとを用いて形成すればよい。ＤＬＣ膜は酸素に対するブロッキング効果が高く、電界発光層の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に電界発光層が酸化するといった問題を防止できる。
続いて、シール材を形成し、封止基板を用いて封止する。その後、ゲート電極層１０３と電気的に接続して形成されるゲート配線層に、フレキシブル配線基板を接続し、外部との電気的な接続をしても良い。これは、ソース配線層でもあるソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１４と電気的に接続して形成されるソース配線層も同様である。
続いて、異方性導電体層を介して、表示装置内の配線層が電気的に接続するように、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担い、ＦＰＣ（Flexible printed circuit）などを用いることができる。上記工程を経て、チャネルエッチ型のスイッチング用ＴＦＴ、駆動TFTと容量素子を含む表示パネルが完成する。容量素子は、ソース電極層又はドレイン電極層１１４とゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂとゲート電極層１０４とで形成される。
表示装置内の配線層とＦＰＣは端子電極層を用いて接続され、端子電極層はゲート電極層と同材料及び同工程、ソース電極層及びドレイン電極層を兼ねるソース配線層と同材料及び同工程、ゲート配線層と同材料同工程で、それぞれ作製することができる。ＦＰＣと表示装置内の配線層との接続例を図４３を用いて説明する。
図４３において、基板１上に薄膜トランジスタ９及び発光素子が設けられた第１の電極層６が形成され、シール材３で対向基板８と張り合わされている。表示装置内から延長してシール材外部に形成される配線層とＦＰＣ２ｂ及びＦＰＣ２ａは異方性導電膜７ａ、異方性導電膜７ｂによって接着されている。
図４３（Ａ１）、（Ｂ１）、（Ｃ１）は表示装置の上面図であり、図４３（Ａ２）、（Ｂ２）、（Ｃ２）は図４３（Ａ１）、（Ｂ１）、（Ｃ１）における線Ｏ−Ｐ、線Ｒ−Ｑの断面図である。図４３（Ａ１）、（Ａ２）において、端子電極層５ａ及び端子電極層５ｂはゲート電極層と同材料同工程で形成されている。端子電極層５ａにシール材外部に延長して形成されたソース配線層４ａが接続され、端子電極層５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方端子電極層５ｂにシール材外部に延長して形成されたゲート配線層４ｂが接続され、端子電極層５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。
図４３（Ｂ１）、（Ｂ２）において、端子電極層５５ａ及び端子電極層５５ｂはソース配線層と同材料同工程で形成されている。端子電極層５５ａはシール材外部に延長して形成されたソース配線層で形成され、端子電極層５５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方、端子電極層５５ｂにシール材外部に延長して形成されたゲート配線層５４ｂが接続され、端子電極層５５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。
図４３（Ｃ１）、（Ｃ２）において、端子電極層６４ａ及び端子電極層６４ｂはゲート配線層と同材料同工程で形成されている。シール材外部に延長して形成されたソース配線層６５ａに端子電極層６４ａが接続され、端子電極層６４ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方、端子電極層６４ｂはシール材外部に延長して形成されたゲート配線層で形成され、端子電極層６４ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。
本実施の形態では、スイッチングＴＦＴはシングルゲート構造を示したが、ダブルゲート構造などのマルチゲート構造でもよい。
以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度（２〜５０ｃｍ2／Vｓｅｃ程度）が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が可能な表示装置を作製することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、レーザ光照射の微細な加工により、配線等の細線化も自由に設計できる。本発明により、所望なパターンを制御性よく形成でき、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。
（実施の形態２）
本発明の実施の形態について、図１０を用いて説明する。本実施の形態は、実施の形態１において、結晶性半導体膜のゲッタリング工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４００上にゲート電極層４０１を形成し、ゲート電極層４０１を覆うようにゲート絶縁層４０２ａ及びゲート絶縁層４０２ｂを形成する。ゲート絶縁層４０２ｂ上に非晶質半導体膜４０３を形成し、金属膜４０４を形成する（図１０（Ａ）参照。）。その後加熱処理により非晶質半導体膜４０３を結晶化し、結晶性半導体膜４０５を形成する（図１０（Ｂ）参照。）。
本実施の形態では、結晶性半導体膜４０５中に含まれる結晶化を助長するための金属元素をゲッタリングするゲッタリング層として、希ガス元素を不純物元素として含む半導体層４２１を形成する。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜を形成する。その後加熱処理によって結晶性半導体膜４０５中に含まれる金属元素は図１０（Ｃ）の矢印の方向に移動し、半導体膜４２２中に捕獲される。よって膜中に含まれる金属元素が軽減された結晶性半導体膜４２３が形成される。そして、ゲッタリングシンクとなっていた半導体膜４２２、及び半導体膜４２２上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜４２３を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜４２２の除去をＴＭＡＨ（Tetramethyl ammonium hydroxide）を用いて行う。結晶性半導体膜４２３上に、図１０（Ｄ）に示すように一導電型を有する半導体膜４２４を形成し、パターニングした後、ソース電極層又はドレイン電極層４２５ａ、ソース電極層又はドレイン電極層４２５ｂを形成する（図１０（Ｅ）参照。）。本実施の形態では、一導電型を有する半導体膜４２４としてｎ型を付与する不純物元素であるＰを含むｎ型を有する半導体膜を形成する。
ソース電極層又はドレイン電極層４２５ａ、ソース電極層又はドレイン電極層４２５ｂをマスクとしてｎ型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層４２６及びソース領域またはドレイン領域として機能するｎ型を有する半導体層４２７ａ、ｎ型を有する半導体層４２７ｂが形成される（図１０（Ｆ）参照。）。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。
実施の形態１において図９及び本実施の形態において図１０を用いて示した薄膜トランジスタは、一つの一導電型を有する薄膜トランジスタであるが、同工程で２つ以上の複数の薄膜トランジスタを作製することもできる。例えば、ｎチャネル型薄膜トランジスタを複数形成し、電気的に接続することよって、ＮＭＯＳで回路を構成することができ、ｐチャネル型薄膜トランジスタを複数形成し、同様に電気的に接続することによって、ＰＭＯＳで回路を構成することができる。また、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを電気的に接続したＣＭＯＳ構造も形成することができ、このようなＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳを画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１と組み合わせて用いることが可能である。
（実施の形態３）
本発明の実施の形態として、図１１を用いて説明する。本実施の形態は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４３０上にゲート電極層４３１ａ、ゲート電極層４３１ｂを形成しゲート絶縁層４３３ａ、ゲート絶縁層４３３ｂを形成する。ゲート絶縁層４３３ｂ上に非晶質半導体膜を形成し、金属元素を添加し加熱結晶化させ、結晶性半導体膜を形成する。結晶性半導体膜上に、ｎ型を有する半導体膜４３５を形成し、加熱する（図１１（Ａ）参照。）。
加熱処理により、結晶性半導体膜中に含まれる金属元素はゲッタリングされ、矢印の方向にｎ型を有する半導体膜４３５中に移動し捕獲され、結晶性半導体膜４３４が形成される。結晶性半導体膜４３４及びｎ型を有する半導体膜４３５をパターニングし、半導体層４３６ａ、半導体層４３６ｂ、ｎ型を有する半導体層４３７を形成する。その後、半導体層４３６ａ及びｎ型を有する半導体層４３７を覆うマスク４３８ａ、半導体層４３６ｂ中のチャネル形成領域上のｎ型を有する半導体層４４４を覆うマスク４３８ｂを形成し、ｐ型を付与する不純物元素４３９をｎ型を有する半導体層に添加する。ｎ型を有する半導体層は、ｎ型を付与する不純物元素の濃度の２〜１０倍の濃度となるようにｐ型を付与する不純物元素を添加することによって、ｐ型を有する半導体層にその導電型が反転し、ｐ型の不純物領域４４５ａ、ｐ型の不純物領域４４５ｂを形成することができる（図１１（Ｂ）参照。）。
ソース電極層又はドレイン電極層４４０ａ、ソース電極層又はドレイン電極層４４０ｂ、ソース電極層又はドレイン電極層４４０ｃ、ソース電極層又はドレイン電極層４４０ｄを液滴吐出法とレーザ光による微細な露光によって形成する（図１１（Ｃ）参照。）。ソース電極層又はドレイン電極層４４０ａ、ソース電極層又はドレイン電極層４４０ｂ、ソース電極層又はドレイン電極層４４０ｃ、ソース電極層又はドレイン電極層４４０ｄをマスクとして、半導体層４３６ａ、半導体層４３６ｂ、ｎ型を有する半導体層４３７、ｎ型を有する半導体層４４４をエッチングし、半導体層４４２ａ、半導体層４４２ｂ、ｎ型を有する半導体層４４３ａ、ｎ型を有する半導体層４４３ｂ、ｐ型を有する半導体層４４３ｃ、ｐ型を有する半導体層４４３ｄを形成することができる（図１１（Ｄ）参照。）。半導体層及びｎ型を有する半導体層のエッチングは、ソース電極層又はドレイン電極層のパターニングの際に形成したレジストマスクを設けた状態で行っても良い。また、エッチングはドライエッチングでもウェットエッチングで行っても良く、ソース電極層又はドレイン電極層のエッチングをエッチャントによるウェットエッチングで行い、半導体層のエッチングをドライエッチングで行っても良い。
以上の工程で同一基板上に、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成することができる。また、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを電気的に接続することによってＣＭＯＳ構造とすることができ、このＣＭＯＳ構造を画素領域、駆動回路領域に組み込んで表示装置を作製することができる。
本実施の形態は、実施の形態１及び実施の形態２それぞれと組み合わせて用いることが可能である。
（実施の形態４）
本発明の実施の形態として、図１２を用いて説明する。本実施の形態は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４５０上にゲート電極層４５１ａ、ゲート電極層４５１ｂを形成しゲート絶縁層４５２ａ、ゲート絶縁層４５２ｂを形成する。ゲート絶縁層４５２ｂ上に非晶質半導体膜を形成し、金属元素を添加し加熱結晶化させ、結晶性半導体膜を形成する。結晶性半導体膜上に、希ガス元素を不純物元素として含む半導体膜４５４を形成し、加熱する（図１２（Ａ）参照。）。
加熱処理により、結晶性半導体膜中に含まれる金属元素はゲッタリングされ、矢印の方向に希ガス元素を有する半導体膜４５４中に移動し捕獲され、結晶性半導体膜４５３が形成される。ゲッタリングシンクとして用いた半導体膜４５４をエッチングによって除去する。結晶性半導体膜４５３をパターニングし、チャネル形成領域４５５ａを覆うマスク４５６ａ、半導体層４５５ｂを覆うマスク４５６ｂを形成し、ｎ型を付与する不純物元素４５８を添加し、ｎ型の不純物領域４５７ａ、ｎ型の不純物領域４５７ｂを形成する（図１２（Ｂ）参照。）。
マスク４５６ａ、及びマスク４５６ｂを除去し、新たにｎ型の不純物領域４５７ａ、チャネル形成領域４５５ａ、ｎ型の不純物領域４５７ｂを覆うマスク４５９ａ、チャネル形成領域４６３を覆うマスク４５９ｂを形成し、ｐ型を付与する不純物元素４６１を添加する。ｐ型を付与する不純物元素によってｐ型の不純物領域４６０ａ、ｐ型の不純物領域４６０ｂを形成する（図１２（Ｃ）参照。）。ｎ型の不純物領域４５７ａ、ｎ型の不純物領域４５７ｂ、ｐ型の不純物領域４６０ａ、ｐ型の不純物領域４６０ｂはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層４６２ａ、ソース電極層又はドレイン電極層４６２ｂ、ソース電極層又はドレイン電極層４６２ｃ、ソース電極層又はドレイン電極層４６２ｄが形成される（図１２（Ｄ）参照。）。
以上の工程で同一基板上に、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成することができる。また、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを電気的に接続することによってＣＭＯＳ構造とすることができ、このＣＭＯＳ構造を画素領域、駆動回路領域に組み込んで表示装置を作製することができる。本実施の形態によれば実施の形態３と比べ成膜工程が削減できるため、スループットを向上させることが可能である。
（実施の形態５）
本発明の実施の形態として、図１３を用いて説明する。本実施の形態は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタを作製する例であり、ゲッタリングの工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４７０上にゲート電極層４７１ａ、ゲート電極層４７１ｂを形成しゲート絶縁層４７２ａ、ゲート絶縁層４７２ｂを形成する。ゲート絶縁層４７２ｂ上に非晶質半導体膜を形成し、金属元素を添加し加熱結晶化させ、結晶性半導膜を形成する。結晶性半導体膜をパターニングし、半導体層４７３ａ、半導体層４７３ｂを形成する（図１３（Ａ）参照。）。
チャネル形成領域４８３ａを覆うマスク４７４ａ、チャネル形成領域４８３ｂを覆うマスク４７４ｂを形成し、ｎ型を付与する不純物元素４７６を添加し、ｎ型の不純物領域４７５ａ、ｎ型の不純物領域４７５ｂ、ｎ型の不純物領域４７５ｃ、ｎ型の不純物領域４７５ｄを形成する（図１３（Ｂ）参照。）。その後加熱処理を行う。
加熱処理により、半導体層中のチャネル形成領域４８３ａ、チャネル形成領域４８３ｂに含まれる金属元素はゲッタリングされ、それぞれ矢印の方向にｎ型の不純物領域４７７ａ、ｎ型の不純物領域４７７ｂ、ｎ型の不純物領域４７７ｃ、ｎ型の不純物領域４７７ｄに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域４７８ａ、チャネル形成領域４７８ｂが形成される（図１３（Ｃ）参照。）。また、この熱処理によって、添加されたｎ型を付与する不純物元素の活性化も行うことができる。
ｎ型の不純物領域４７７ａ、チャネル形成領域４７８ａ、ｎ型の不純物領域４７７ｂを覆うマスク４７９ａ、チャネル形成領域４７８ｂを覆うマスク４７９ｂを形成し、ｐ型を付与する不純物元素４８１を添加する。ｐ型を付与する不純物元素によってｐ型の不純物領域４８０ａ、ｐ型の不純物領域４８０ｂを形成する（図１３（Ｄ）参照。）。ｎ型の不純物領域４７７ａ、ｎ型の不純物領域４７７ｂ、ｐ型の不純物領域４８０ａ、ｐ型の不純物領域４８０ｂはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層４８２ａ、ソース電極層又はドレイン電極層４８２ｂ、ソース電極層又はドレイン電極層４８２ｃ、ソース電極層又はドレイン電極層４８２ｄが形成される（図１３（Ｄ）参照。）。
以上の工程で同一基板上に、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成することができる。また、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを電気的に接続することによってＣＭＯＳ構造とすることができ、このＣＭＯＳ構造を画素領域、駆動回路領域に組み込んで表示装置を作製することができる。本実施の形態によれば、実施の形態３と比べ成膜工程が削減できるため、スループットを向上させることが可能である。
（実施の形態６）
本実施の形態を、図１４乃至１８を用いて説明する。本実施の形態は、画素領域を実施の形態１で作製した画素領域で、周辺駆動回路領域も本発明を用いた薄膜トランジスタにより作製され、実施の形態２で作製されるｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタからなるＣＭＯＳを適用している。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図１９は本実施の形態で作製する表示装置の画素領域の上面図であり、図１４乃至図１７、図１８（Ｂ）は、各工程の図６における線Ａ−Ｃ、Ｂ−Ｄの断面図に対応している。また、図１４乃至図１７におけるＬ−Ｓ、Ｔ−Ｋ、Ｉ−Ｊの領域は、図１８（Ａ）の表示装置の周辺駆動回路領域である線Ｉ−Ｊに対応する断面図である。
基板３００上に導電膜を形成し、レジストからなるマスクによってパターニングを行い、ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、第１の電極層３０４（画素電極層ともいう）を形成する。本実施の形態では、ゲート電極層を透明導電膜の単層で形成するが、積層構造としてもよい。積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮとＷとの積層、ＴａＮとＭｏとの積層、ＴａＮとＣｒとの積層、ＴｉＮとＷとの積層、ＴｉＮとＭｏとの積層、ＴｉＮとＣｒとの積層などを用いることができる。本実施の形態では、液滴吐出法によって酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）を含む組成物を吐出し、焼成してゲート電極層形成領域を含む近傍に導電膜を形成する。この導電膜をレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングし、ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、第１の電極層３０４を形成する。
ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、第１の電極層３０４上にゲート絶縁層を形成し、ゲート絶縁層上に非晶質半導体膜３０６を形成する。本実施の形態では、ゲート絶縁層として、窒化珪素からなるゲート絶縁層３０５ａと酸化珪素からなるゲート絶縁層３０５ｂを積層する。非晶質半導体膜３０６は、非晶質珪素膜を用いる。ゲート絶縁層３０５ａ、ゲート絶縁層３０５ｂ及び非晶質半導体膜３０６は、プラズマＣＶＤ法により、ガス種の切り替えのみで連続的に形成する。連続的に形成することで、工程が簡略化し、大気中の汚染物質が膜表面や界面に付着するのを防ぐことができる。
非晶質半導体膜３０６上に、結晶化を促進、助長する元素を導入する方法として、金属膜３０７を形成する（図１４（Ａ）参照。）。金属膜３０７は非常に膜厚が薄いため膜としての形状を保っていない場合がある。本実施の形態では、Ｎｉを３０ｐｐｍを含有した水溶液をスピンコーティング法により塗布し、金属膜３０７を形成する。金属膜３０７を塗布された非晶質半導体膜３０６を加熱し、結晶化させる。本実施の形態では、５５０℃で８時間加熱処理を行い、結晶性半導体膜３０９を形成する。
結晶性半導体膜３０９上に、ｎ型を有する半導体膜３０８を形成する（図１４（Ｂ）参照。）。本実施の形態では、ｎ型を有する半導体膜３０８として、ｎ型を付与する不純物元素としてリン（Ｐ）を含む非晶質珪素膜をプラズマＣＶＤ法により１００ｎｍ形成する。ｎ型を有する半導体膜３０８をゲッタリングシンクとして、加熱処理を行い、結晶性半導体膜３０９中の金属元素をゲッタリングする（図１４（Ｃ）参照。）。本実施の形態では、５５０℃で４時間加熱処理を行う。結晶性半導体膜３０９中の金属元素は加熱処理により矢印の方向へ移動し、ｎ型を有する半導体膜３０８中に捕獲される。よって、結晶性半導体膜３０９は、膜中の金属元素が軽減された結晶性半導体膜３１０となり、ｎ型を有する半導体膜３０８は、ｎ型を付与する不純物元素（本実施の形態ではＰ）と金属元素（本実施の形態ではＮｉ）を含むｎ型を有する半導体膜３１１となる。
結晶性半導体膜３１０及びｎ型を有する半導体膜３１１をパターニングし、半導体層３１２、半導体層３１３、半導体層３１４、半導体層３６１、ｎ型を有する半導体層３１５、ｎ型を有する半導体層３１６、ｎ型を有する半導体層３１７、及びｎ型を有する半導体層３６２を形成することができる（図１５（Ａ）参照。）。これらの半導体層のパターニングも、本発明のレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングすることができる。
次に、半導体層３１２、ｎ型を有する半導体層３１５を覆うマスク３１８ａ、半導体層３１３のチャネル形成領域及びｎ型を有する半導体層３１６のチャネル形成領域を覆うマスク３１８ｂ、半導体層３１４及びｎ型を有する半導体層３１７を覆うマスク３１８ｃ、半導体層３６１及びｎ型を有する半導体層３６２を覆うマスク３１８ｄを形成する。ｐ型を付与する不純物元素３１９を添加し、ｎ型を有する半導体層３１６中に、ｐ型の不純物領域３２０ａ、ｐ型の不純物領域３２０ｂを形成する（図１５（Ｂ）参照。）。本実施の形態では、イオンドーピング法を用いてｐ型を付与する不純物元素（本実施の形態ではボロン（Ｂ））を添加する。その後、５５０℃で４時間加熱処理を行い、不純物元素の添加領域を活性化する。
本実施の形態では、駆動回路領域において、ＣＭＯＳ構成を用いてインバーターとして機能させている。ＰＭＯＳのみ、ＮＭＯＳのみの構成の場合においては、一部のＴＦＴのゲート電極層とソース電極層又はドレイン電極層とを接続させる。このような例を図４０に示す。フォトマスクを用いてゲート絶縁層３０５ａ、ゲート絶縁層３０５ｂの一部をエッチングして、図４０に示すようなコンタクトホール８９０を形成する。本実施の形態では、画素電極層となる第１の電極層とソース電極層又はドレイン電極層との接続を、絶縁層に形成するコンタクトホールを介して行うが、ソース電極層又はドレイン電極層と第１の電極層を絶縁層を介さないで接続してもよい。この場合、第１の電極層に達する開口部を、コンタクトホール８９０と同時に形成することができる。その後、これらのコンタクトホールにソース電極層又はドレイン電極層を形成し、それぞれゲート電極層、又は第１の電極層と電気的に接続する。ソース電極層又はドレイン電極層３２７ｂとゲート電極層３０２を接続することによって、後に形成する薄膜トランジスタ３３５と薄膜トランジスタ３３６とがＮＭＯＳ同士、ＰＭＯＳ同士であってもインバーターとして機能させることができる。前述したように本実施の形態では、薄膜トランジスタ３３５と薄膜トランジスタ３３６とはＣＭＯＳ構成となっているので、図４０で示す構造としなくてもインバーターとして機能させることができる。
マスク３１８ａ、マスク３１８ｂ及びマスク３１８ｃを除去した後、半導体層３１２、半導体層３１３、半導体層３１４、及び半導体層３６２上に、導電層３２１、導電層３２２、導電層３６３を形成する。本実施の形態では、液滴吐出法を用いて、選択的に導電層３２１、導電層３２２、導電層３６３を形成し、材料のロスを軽減する。導電性材料として銀（Ａｇ）を用い、液滴吐出装置３８０ａ、液滴吐出装置３８０ｂ、液滴吐出装置３８０ｃよりＡｇを含む組成物を吐出し、３００℃で焼成して、導電層３２１、導電層３２２、導電層３６３を形成する（図１５（Ｃ）参照。）。また、同工程で、容量素子も形成するソース電極層又はドレイン電極層となる導電層３７０も、ゲート電極層３６０ａ上のゲート絶縁層３０５ｂ上に形成する。
実施の形態１で、図８を用いて説明したように、導電層３２１、導電層３２２、導電層３６３、導電層３７０を精密にパターニングし、ソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂ、ソース電極層又はドレイン電極層３２７ｃ、ソース電極層又はドレイン電極層３２８、ソース電極層又はドレイン電極層３６６ａ、ソース電極層又はドレイン電極層３６６ｂ、ソース電極層又はドレイン電極層３６６ｃを形成する。ソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂ、ソース電極層又はドレイン電極層３２７ｃ、ソース電極層又はドレイン電極層３２８、ソース電極層又はドレイン電極層３６６ａ、ソース電極層又はドレイン電極層３６６ｂをマスクとして、半導体層３１２、半導体層３１３、半導体層３１４、半導体層３６１、ｎ型を有する半導体層３１５、ｎ型を有する半導体層３１６、ｎ型を有する半導体層３１７、ｎ型を有する半導体層３６２をエッチングし、半導体層３７１、半導体層３７２、半導体層３７３、半導体層３７５、ｎ型を有する半導体層３２４ａ、ｎ型を有する半導体層３２４ｂ、ｐ型を有する半導体層３２５ａ、ｐ型を有する半導体層３２５ｂ、ｎ型を有する半導体層３２６ａ、ｎ型を有する半導体層３２６ｂ、ｎ型を有する半導体層３６５ａ、ｎ型を有する半導体層３６５ｂを形成する。エッチングはドライエッチング又はウェットエッチングを用いることができる。本実施の形態では、ドライエッチング法を用いる。
以上の工程で、ＣＭＯＳを構成するｎチャネル型薄膜トランジスタ３３５及びｐチャネル型薄膜トランジスタ３３６、ｎチャネル型薄膜トランジスタ３３７、ｎチャネル型薄膜トランジスタ３６４、容量素子３３８を形成することができる（図１６（Ａ）参照。）。本実施の形態ではＣＭＯＳの構成としたが、本発明はそれに限定されず、ＰＭＯＳの構成でもＮＭＯＳの構成としてもよい。
パッシベーション膜となる絶縁膜３３０を形成する。本実施の形態では、絶縁膜３３０を、半導体層に接する側から、膜厚１５０ｎｍの酸化珪素膜と膜厚２００ｎｍの窒化珪素膜との積層膜で形成する。絶縁膜３３０は、他の珪素を含む膜で形成しても良く、酸化珪素膜の代わりに酸化窒化珪素膜を用い、酸化窒化珪素膜と窒化珪素膜の積層としてもよい。
絶縁膜３３０には水素を含ませるように形成し、温度３００〜５００℃窒素雰囲気下で加熱処理を行い、半導体層の水素化を行う。
絶縁膜３３０上に絶縁層３３９を形成する。本実施の形態では、スリットコーターを用いて、アルキル基を含む酸化珪素膜を形成する。絶縁層３３９、絶縁膜３３０にソース電極層又はドレイン電極層３２８に達する開口部３４０ｂ、及びソース電極層又はドレイン電極層３６６ｂに達する開口部３４０ｄを、絶縁層３３９、絶縁膜３３０、ゲート絶縁層３０５ａ、ゲート絶縁層３０５ｂに、ゲート電極層３０３に達する開口部３４０ａ、ゲート電極層３６０ａに達する開口部３４０ｃ、及び第１の電極層３０４に達する開口部３４０ｅを形成する（図１６（Ｂ）参照。）。開口部を形成するパターニングには、本発明のレーザ光による微細加工を用いることができる。また、本実施の形態では、ドライエッチングにより開口部を形成する。
次に配線層３４１、ゲート配線層３４２、ゲート配線層３６７を形成する。本実施の形態では、ゲート配線層、または配線層を、Ａｇを用い、液滴吐出法によって形成する。導電性材料としてＡｇを含む組成物を開口部３４０ａ、開口部３４０ｂ、開口部３４０ｃ、開口部３４０ｄ、開口部３４０ｅに吐出し、３００℃で焼成する。以上の工程より、ソース電極層又はドレイン電極層３２８とゲート電極層３６０ａとを電気的に接続するゲート配線層３６７と、ソース電極層又はドレイン電極層３６６ｂと第１の電極層３０４とを電気的に接続する配線層３４１と、ゲート電極層３０３と電気的に接続するゲート配線層３４２を形成する（図１６（Ｃ）参照。）。
続いて、土手（隔壁ともよばれる）となる絶縁層３４３を形成する。絶縁層３４３は、スピンコート法やディップ法により全面に絶縁層を形成した後、エッチング加工によって図１７に示すように開孔を形成する。また、液滴吐出法により絶縁層３４３を形成すれば、エッチング加工は必ずしも必要ない。
絶縁層３４３は、第１の電極層３０４に対応して画素が形成される位置に合わせて貫通孔の開口部を備えて形成される。
第１の電極層３０４上に、電界発光層３４４、第２の電極層３４５を積層形成する。その後、封止基板３４７によって充填剤３４６を封入して封止する。充填剤３４６の代わりに、窒素などの不活性ガスを充填してもよい。また、乾燥剤を表示装置内に設置することによって、発光素子の水分による劣化を防止することができる。乾燥剤の設置場所は、封止基板３４７側でも、素子が形成さえている基板３００側でもよく、シール材３４８が形成される領域に基板に凹部を形成して設置してもよい。また、封止基板３４７の駆動回路領域や配線領域など表示に寄与しない領域に対応する場所に設置すると、乾燥剤が不透明な物質であっても開口率を低下させることがない。充填剤３４６に吸湿性の材料を含むように形成し、乾燥剤の機能を持たせても良い。以上により、発光素子を用いた表示機能を有する表示装置が完成する（図１７参照）。
また、表示装置内部と外部を電気的に接続するための端子電極層３５２に、異方性導電膜３５３によってＦＰＣ３５４が接着され、端子電極層３５２と電気的に接続する。
図１８（Ａ）に、表示装置の上面図を示す。図１８（Ａ）で示すように、画素領域３９０、走査線駆動領域３９１ａ、走査線駆動領域３９１ｂ、接続領域３９３が、シール材３４８によって、基板３００と封止基板３４７との間に封止され、基板３００上にドライバＩＣによって形成された信号線駆動回路３９２が設けられている。
本実施の形態で示す図１８の表示装置は、ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、第１の電極層３０４を単層構造で示しているが、前述したように、ゲート電極層を２層以上の複数層積層してもよい。ゲート電極層及び第１の電極層を積層構造にした例を図４４に示す。
積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮとＷとの積層、ＴａＮとＭｏとの積層、ＴａＮとＣｒとの積層、ＴｉＮとＷとの積層、ＴｉＮとＭｏとの積層、ＴｉＮとＣｒとの積層などを用いることができる。本実施の形態では第１のゲート電極層３０１ａ、第１のゲート電極層３０２ａ、第１のゲート電極層３０３ａ、第１のゲート電極層３６０ａ１、第１のゲート電極層３６０ｂ１としてＴａＮを用い、第２のゲート電極層３０１ｂ、第２のゲート電極層３０２ｂ、第２のゲート電極層３０３ｂ、第２のゲート電極層３６０ａ２、第２のゲート電極層３６０ｂ２としてＷを用いる。同工程で形成される画素電極層においても、第１の電極層３０４ａとしてＴａＮ膜を、第１の電極層３０４ｂとしてＷ膜を形成する。このようにゲート電極層及び画素電極層を積層構造とすることができる。また、画素電極層を単層構造で形成し、ゲート電極層を積層構造としてもよく、反対に、画素電極層を積層構造としゲート電極層を単層構造としてもよい。表示装置に要求される機能に応じて適宜設定すればよい。
以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が可能な表示装置を作製することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
（実施の形態７）
本実施の形態では、実施の形態６における表示装置において、配線間の接続構造が異なる例を図１９を用いて説明する。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
実施の形態６では、ソース電極層又はドレイン電極層と、ゲート電極層または第１の電極層とを電気的に接続する際、ゲート電極層と層間絶縁層である絶縁膜１４０及び絶縁層１１６をパターニングして、形成された開口部を形成している。この方法であると開口部を一回の工程ですべて作製することができるので、工程は簡略化する利点がある。形成する開口部と配線間の接続構造が異なる例を図１９に示す。
図１９に本実施の形態で作製する表示装置の画素領域を示す。図１９（Ａ）は本実施の形態における表示装置の上面図であり、図１９（Ｂ）は、図１９（Ａ）における線Ａ−Ｃの断面図、図１９（Ｃ）は、図１９（Ａ）における線Ｂ−Ｄの断面図である。
ソース電極層１９３とゲート電極層１０４とは、配線層を介しないで、直接ゲート絶縁層に形成された開口部１９７にて接続している。また、ソース電極層又はドレイン電極層１９５と第１の電極層１２０も配線層を介しないで、直接接続する構造となっている。このように、ゲート絶縁層を形成した後、ソース電極層又はドレイン電極層を形成する前に、ゲート絶縁層にゲート電極層、又は第１の電極層に達する開口部を形成しておけば、その開口部にソース電極層又はドレイン電極層を形成することによって、間に配線層を設けなくても良い。その後、絶縁膜１４０、絶縁層１１６を形成し、開口部１３５、開口部１３９を形成する。開口部１３５にゲート配線層１１７を形成し、ゲート電極層１０３と電気的に接続する。このように開口部を形成する工程を分けると、配線間を接続する配線層を形成しなくても良い構造とすることができる。また上面放射型の表示装置ならば、反射性を有する材料をソース電極層又はドレイン電極層１９５に用い、第１の電極層１２０と積層するような構造であってもよい。
本実施の形態は、実施の形態１乃至６とそれぞれ組み合わせて用いることが可能である。
（実施の形態８）
実施の形態１では、ゲート電極層と、ソース電極層又はドレイン電極層（ソース配線層も含む）及び容量配線層とがゲート絶縁層を介して積層し、ソース電極層又はドレイン電極層（ソース配線層も含む）とゲート配線層とが層間絶縁層を介して積層している多層構造を用いている。本実施の形態では、これらの積層構造が異なる例を図３１乃至図３６、及び図４１を用いて説明する。図３１（A）乃至図３３（Ａ）は、表示装置の上面図であり、図３１（B）乃至図３３（Ｂ）は、図３１（Ａ）乃至図３３（Ａ）において線Ｘ１−Ｖ１、線Ｘ２−Ｖ２、線Ｘ３−Ｖ３による断面図である。図３４（A）乃至図３６（Ａ）は、表示装置の上面図であり、図３４（Ｂ）乃至図３６（Ｂ）は、図３４（Ａ）乃至図３６（Ａ）において線Ｙ１−Ｚ１、線Ｙ２−Ｚ２、線Ｙ３−Ｚ３による断面図である。
図３１（A）は、表示装置の上面図であり、図３１（B）は、図３１（Ａ）における線Ｘ１−Ｖ１による断面図である。
図３１において、表示装置の画素領域内には、基板６００上にゲート電極層６０１ａ、ゲート電極層６０１ｂ、画素電極層６１１、ゲート絶縁層６０２ａ、ゲート絶縁層６０２ｂ、容量配線層６０４、ソース電極層又はドレイン電極層６０３ａ、ソース電極層又はドレイン電極層６０３ｂ、ゲート配線層６０７、半導体層６０８、ｎ型を有する半導体層６０９ａ、ｎ型を有する半導体層６０９ｂ、パッシベーション膜である絶縁膜６０５、絶縁層６０６が形成されている。
絶縁膜６０５は必ずしも必要ではないが、絶縁膜６０５を形成すると、パッシベーション膜として機能するので、より表示装置の信頼性が向上する。また、絶縁膜６０５を形成し、熱処理を行うと、絶縁膜６０５中に含まれる水素によって半導体層の水素化を行うことができる。
図３１（Ｂ）で示すようにソース電極層又はドレイン電極層６０３ｂは、層間絶縁層である絶縁層６０６を介して、ゲート配線層６０７と積層しており、ゲート配線層６０７は、ゲート電極層６０１ａ、ゲート電極層６０１ｂと絶縁層６０６、絶縁膜６０５、ゲート絶縁層６０２ａ、ゲート絶縁層６０２ｂに形成されたコンタクトホールで接続されている。よってゲート配線層６０７と、ソース電極層又はドレイン電極層６０３ｂ及び容量配線層６０４とはショートしない構造となっている。
図３２（Ａ）は、表示装置の上面図であり、図３２（Ｂ）は、図３２（Ａ）における線Ｘ２−Ｖ２による断面図である。図３２において、表示装置の画素領域内には、基板６２０上にゲート電極層６２１ａ、ゲート電極層６２１ｂ、ゲート絶縁層６２２ａ、ゲート絶縁層６２２ｂ、容量配線層６２４、ソース電極層又はドレイン電極層６２３ａ、ソース電極層又はドレイン電極層６２３ｂ、ゲート配線層６２７ａ、ゲート配線層６２７ｂ、パッシベーション膜である絶縁膜６２５、絶縁層６２６が形成されている。
図３２（Ｂ）で示すようにソース電極層又はドレイン電極層６２３ｂは、層間絶縁層である絶縁層６２６を介して、ゲート配線層６２７ｂと積層しており、ゲート配線層６２７ｂは、ゲート電極層６２１ａ、ゲート電極層６２１ｂと絶縁層６２６、絶縁膜６２５、ゲート絶縁層６２２ａ、ゲート絶縁層６２２ｂに形成されたコンタクトホールで接続されている。よってゲート配線層６２７ｂと、ソース電極層又はドレイン電極層６２３ｂ及び容量配線層６２４とはショートしない構造となっている。また、図３２で示す表示装置は、ゲート配線層とゲート電極層は連続的ではなく断続的に形成され、お互いにコンタクトホールを介して電気的な接続を取りながら形成されている構造となっている。よって、ソース電極層又はドレイン電極層６２３ｂ、容量配線層６２４が形成されている領域では、ゲート電極層６２１ａとゲート電極層６２１ｂとは、絶縁層６２６上に形成するゲート配線層６２７ｂとコンタクトホールにおいて接続することで電気的に接続されている。
図３３（A）は、表示装置の上面図であり、図３３（B）は、図３３（Ａ）における線Ｘ３−Ｖ３による断面図である。図３３において、表示装置の画素領域内には、基板６３０上にゲート電極層６３１ａ、ゲート電極層６３１ｂ、ゲート絶縁層６３２ａ、ゲート絶縁層６３２ｂ、容量配線層６３４、ソース電極層又はドレイン電極層６３３ａ、ソース電極層又はドレイン電極層６３３ｂ、ゲート配線層６３７ａ、ゲート配線層６３７ｂ、配線層６３８ａ、配線層６３８ｂ、パッシベーション膜である絶縁膜６３５、絶縁層６３６が形成されている。
図３３（Ｂ）で示すようにソース電極層又はドレイン電極層６３３ｂは、層間絶縁層である絶縁層６３６を介して、ゲート配線層６３７ｂと積層している。図３２で示す表示装置において、ゲート電極層６２１ａとゲート配線層６２７ａ及びゲート配線層６２７ｂとは直接接続している。しかし図３３で示す表示装置では、ゲート電極層６３１ａと、ゲート配線層６３７ａ及びゲート配線層６３７ｂとは、ソース電極層と同材料、同工程で形成される配線層６３８ａを介して電気的に接続される。よって、ゲート電極層６３１ａはゲート絶縁層６３２ａ、ゲート絶縁層６３２ｂ上に形成される配線層６３８ａとコンタクトホールで接続し、配線層６３８ａは、ゲート配線層６３７ａ及びゲート配線層６３７ｂとコンタクトホールを介して接続する。よって、ゲート電極層６３１ａ、ゲート配線層６３７ａ、及びゲート配線層６３７ｂは電気的に接続する。ソース電極層又はドレイン電極層６３３ｂ、容量配線層６３４は層間絶縁層である絶縁層６３６を介してゲート配線層６３７ｂと積層されるので、ソース電極層又はドレイン電極層６３３ｂ及び容量配線層６３４とゲート配線層６３７ｂとはショートしない構造となっている。
図３１、図３２及び図３３は層間絶縁層として絶縁層を、広範囲にわたって覆うように形成した場合を示した。図３４、図３５及び図３６は配線層間を隔てる層間絶縁層を、液滴吐出法を用いて必要な個所のみに選択的に形成する例を示す。
図３４は図３１に、図３５は図３２に、図３６は図３３の表示装置にそれぞれ対応しており、層間絶縁層の構造が異なる構造となっている。図３４（A）は、表示装置の上面図であり、図３４（B）は、図３４（Ａ）における線Ｙ１−Ｚ１による断面図である。図３４において、ソース電極層又はドレイン電極層６０３ｂ及び容量配線層６０４を覆うように絶縁層６５０が液滴吐出法により形成されている。その絶縁層６５０上を跨ぐようにゲート配線層６０７が形成されている。ゲート配線層６０７上には、パッシベーション膜として絶縁膜６６０が形成されている。絶縁膜６６０は必ずしも必要ではないが、形成することで信頼性を向上させることができる。また本実施の形態では、絶縁層６５０単層で形成するが、絶縁層６５０の上、または下に絶縁膜を形成して積層構造としてもよい。
図３５（A）は、表示装置の上面図であり、図３５（B）は、図３５（Ａ）における線Ｙ２−Ｚ２による断面図である。図３５においても図３４と同様に、ソース電極層又はドレイン電極層６２３ｂ及び容量配線層６２４を覆うように絶縁層６５１が、液滴吐出法により選択的に形成されている。その絶縁層６５１上を跨ぐようにゲート配線層６２７ｂが形成され、ゲート電極層６２１ａとコンタクトホールにより接続されている。ゲート配線層６２７ａ上には、パッシベーション膜として絶縁膜６６１が形成されている。
図３６（A）は、表示装置の上面図であり、図３６（B）は、図３６（Ａ）における線Ｙ３−Ｚ３による断面図である。図３６においても図３４と同様に、ソース電極層又はドレイン電極層６３３ｂ及び容量配線層６３４を覆うように絶縁層６５２が、液滴吐出法により選択的に形成されている。その絶縁層６５２上を跨ぐようにゲート配線層６３７ｂが形成され、配線層６３８ａを介してゲート配線層６３７ａ及びゲート電極層６３１ａと電気的に接続している。
絶縁層６５０、絶縁層６５１、絶縁層６５２のように配線層間のショートを防くための絶縁層を、液滴吐出法を用いて選択的に形成すると、材料のロスが軽減する。また、直接配線間が接するように形成することができるので、絶縁層にコンタクトホールを形成する工程が減る。よって、工程が簡略化し低いコスト、高い生産性を得ることができる。
図４１の表示装置もソース電極層又はドレイン電極層６４３ｂ及び容量配線層６４４と配線層６４７ｂを物理的に隔てるために設ける絶縁層６５３を液滴吐出法を用いて選択的に形成する例である。図３４乃至図３６における表示装置では、絶縁層上にゲート配線層を跨ぐように形成することで、ソース電極層又はドレイン電極層とゲート配線層とのショートを防いでいた。図４１の表示装置では、ゲート電極層６４１ａ、ゲート電極層６４１ｂを形成する工程で、配線層６４７ａ、配線層６４７ｂを形成する。その後ソース電極層又はドレイン電極層６４３ａ、容量配線層６４４を形成する前に、配線層６４７ａ、配線層６４７ｂを覆うゲート絶縁層６４２の一部をエッチングによって除去する。図４１（Ａ）の表示装置上面図に示すように、ゲート絶縁層６４２は、半導体層上、ゲート電極層とソース電極層又はドレイン電極層が積層する領域、容量素子を形成する領域上に存在するが、配線層６４７ａ、配線層６４７ｂ、配線層６４８ａ、配線層６４８ｂが形成される領域は除去されている。よって、コンタクトホールを形成することなく、配線層同士は直接接続することができる。配線層６４７ｂ上の一部に絶縁層６５３を液滴吐出法によって選択的に形成し、絶縁層６５３上にソース電極層又はドレイン電極層６４３ａ、容量配線層６４４を形成する。ソース電極層又はドレイン電極層６４３ｂ及び容量配線層６４４を形成するのと同工程で、配線層６４８ａ、配線層６４８ｂをゲート電極層６４１ａ、ゲート電極層６４１ｂとそれぞれ接するように形成する。配線層６４８ａと配線層６４８ｂとは、絶縁層６５３の下で配線層６４７ｂによって電気的に接続されている。このように、絶縁層６５３の下層でゲート配線層とゲート電極層を電気的に接続することができる。
以上の工程で示すように、信頼性の高い表示装置を低コストで生産性よく作製することができる。
本実施の形態は、実施の形態１乃至７とそれぞれ組み合わせて用いることが可能である。
（実施の形態９）
次に、実施の形態１乃至７によって作製される表示パネルに駆動用のドライバ回路を実装する態様について説明する。
まず、ＣＯＧ方式を採用した表示装置について、図３０（Ａ）を用いて説明する。基板２７００上には、文字や画像などの情報を表示する画素部２７０１が設けられる。複数の駆動回路が設けられた基板を、矩形状に分断し、分断後の駆動回路（以下ドライバＩＣと表記）２７５１は、基板２７００上に実装される。図３０（Ａ）は複数のドライバＩＣ２７５１、ドライバＩＣ２７５１の先にＦＰＣ２７５０を実装する形態を示す。また、分割する大きさを画素部の信号線側の辺の長さとほぼ同じにし、単数のドライバＩＣに、該ドライバＩＣの先にテープを実装してもよい。
また、ＴＡＢ方式を採用してもよく、その場合は、図３０（Ｂ）で示すように複数のテープを貼り付けて、該テープにドライバＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数のドライバＩＣを実装してもよく、この場合には、強度の問題から、ドライバＩＣを固定する金属片等を一緒に貼り付けるとよい。
これらの表示パネルに実装されるドライバＩＣは、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。
つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出せばよい。ドライバＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
ドライバＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成されたドライバＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上にドライバＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。
また、図２９（Ｂ）のように走査線側の駆動回路３７０４は基板上に一体形成される場合、画素領域３７０１の外側の領域には、信号線側の駆動回路駆動回路が形成されたドライバＩＣが実装される。これらのドライバＩＣは、信号線側の駆動回路である。ＲＧＢフルカラーに対応した画素領域を形成するためには、ＸＧＡクラスで信号線の本数が３０７２本必要であり、ＵＸＧＡクラスでは４８００本が必要となる。このような本数で形成された信号線は、画素領域３７０１の端部で数ブロック毎に区分して引出線を形成し、ドライバＩＣの出力端子のピッチに合わせて集められる。
ドライバＩＣは、基板上に形成された結晶質半導体により形成されることが好適であり、本発明を用いた薄膜トランジスタを用いることができる。また移動度や応答速度が良好なために高速駆動が可能で、従来よりも素子の動作周波数を向上させることができ、特性バラツキが少ないために高い信頼性を得ることができる。
画素領域は、信号線と走査線が交差してマトリクスを形成し、各交差部に対応してトランジスタが配置される。画素領域に配置されるトランジスタとしても、本発明を用いた薄膜トランジスタを適用することができる。本発明を適用して作製される薄膜トランジスタは、簡略化した工程で比較的高移動度が得られるため、大画面の表示装置を作製する上で有効である。従って、この薄膜トランジスタを画素のスイッチング用素子や、走査線側の駆動回路を構成する素子として用いることができる。従って、システムオンパネル化を実現した表示パネルを作製することができる。
図３０（Ａ）、（Ｂ）のように走査線駆動回路及び信号線駆動回路の両方として、ドライバＩＣを実装してもよい。その場合には、走査線側と信号線側で用いるドライバＩＣの仕様を異なるものにするとよい。
その場合には、走査線側と信号線側で用いるドライバＩＣの仕様を異なるものにすることが好適である。例えば、走査線側のドライバＩＣを構成するトランジスタには３０Ｖ程度の耐圧が要求されるものの、駆動周波数は１００ｋＨｚ以下であり、比較的高速動作は要求されない。従って、走査線側のドライバを構成するトランジスタのチャネル長（Ｌ）は十分大きく設定することが好適である。一方、信号線側のドライバＩＣのトランジスタには、１２Ｖ程度の耐圧があれば十分であるが、駆動周波数は３Ｖにて６５ＭＨｚ程度であり、高速動作が要求される。そのため、ドライバを構成するトランジスタのチャネル長などはミクロンルールで設定することが好適である。なおチャネル長方向とは、チャネル形成領域において、電流が流れる方向と一致する。
ドライバＩＣの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることができる。
ドライバＩＣの厚さは、対向基板と同じ厚さとすることで、両者の間の高さはほぼ同じものとなり、表示装置全体としての薄型化に寄与する。また、それぞれの基板を同じ材質のもので作製することにより、この表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはない。その他にも、本実施の形態で示すようにＩＣチップよりも長尺のドライバＩＣで駆動回路を実装することにより、１つの画素領域に対して、実装されるドライバＩＣの個数を減らすことができる。
以上のようにして、表示パネルに駆動回路を組み入れることができる。
本実施の形態は、実施の形態１乃至７とそれぞれ組み合わせて用いることが可能である。
（実施の形態１０）
本実施の形態では、上記実施の形態において、ゲート電極層とソース電極層及びドレイン電極層との端部の位置関係、即ちゲート電極層の幅とチャネル長の大きさの関係について、図２５を用いて説明する。
図２５（Ａ）は基板５４０上に形成された、ゲート電極層５４１、ゲート絶縁層５４２ａ、ゲート絶縁層５４２ｂ、半導体層５４３、一導電型を有する半導体層５４４ａ、一導電型を有する半導体層５４４ｂ、ソース電極層又はドレイン電極層５４５ａ、ソース電極層又はドレイン電極層５４５ｂからなる薄膜トランジスタである。
図２５（Ａ）は、ゲート電極層５４１上をソース電極層又はドレイン電極層５４５ａ、ソース電極層又はドレイン電極層５４５ｂの端部がｃ１だけ重なっている。ここでは、ソース電極層又はドレイン電極層５４５ａと、ソース電極層又はドレイン電極層５４５ｂとが、ゲート電極層５４１に重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極層の幅ｂ１がチャネル長ａ１よりも大きい。オーバーラップ領域の幅ｃ１は、（ｂ１-ａ１）／２で表される。このようなオーバーラップ領域を有するｎチャネルＴＦＴは、ソース電極層及びドレイン電極層と、半導体領域との間に、ｎ+領域とｎ-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。
図２５（Ｂ）は基板５５０上に形成された、ゲート電極層５５１、ゲート絶縁層５５２ａ、ゲート絶縁層５５２ｂ、半導体層５５３、一導電型を有する半導体層５５４ａ、一導電型を有する半導体層５５４ｂ、ソース電極層又はドレイン電極層５５５ａ、ソース電極層又はドレイン電極層５５５ｂからなる薄膜トランジスタである。
図２５（Ｂ）は、ゲート電極層５５１の端部と、ソース電極層又はドレイン電極層５５５ａ、ソース電極層又はドレイン電極層５５５ｂの端部が一致している。即ち、ゲート電極層の幅ｂ２とチャネル長ａ２とが等しい。
図２５（Ｃ）は基板５６０上に形成された、ゲート電極層５６１、ゲート絶縁層５６２ａ、ゲート絶縁層５６２ｂ、半導体層５６３、一導電型を有する半導体層５６４ａ、一導電型を有する半導体層５６４ｂ、ソース電極層又はドレイン電極層５６５ａ、ソース電極層又はドレイン電極層５６５ｂからなる薄膜トランジスタである。
図２５（Ｃ）は、ゲート電極層５６１とソース電極層又はドレイン電極層５６５ａ、ソース電極層又はドレイン電極層５６５ｂの端部とがｃ３だけ離れている。ここでは、ここでは、ゲート電極層５６１と、ソース電極層又はドレイン電極層５６５ａ、ソース電極層又はドレイン電極層５６５ｂとが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極層の幅ｂ３がチャネル長ａ３よりも小さい。オフセット領域の幅ｃ３は、（ａ３-ｂ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。
さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。
本実施の形態は、実施の形態１乃至９とそれぞれ組み合わせて用いることが可能である。
（実施の形態１１）
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極層及びドレイン電極層を示したが、この構造に限定されない。本実施の形態では、一導電型を有する半導体層の形状が異なる例を図２４を用いて説明する。
図２４は基板５２０上に形成された、ゲート電極層５２１、ゲート絶縁層５２２ａ、ゲート絶縁層５２２ｂ、半導体層５２３、一導電型を有する半導体層５２４ａ、一導電型を有する半導体層５２４ｂ、ソース電極層又はドレイン電極層５２５ａ、ソース電極層又はドレイン電極層５２５ｂからなる薄膜トランジスタである。
図２４に示すように、一導電型を有する半導体層５２４ａ、及び一導電型を有する半導体層５２４ｂは、チャネル形成領域表面に対して９０度より大きく、１８０度未満、好ましくは９５〜１４０度、さらに好ましくは１３５度〜１４０度を有する端部であってもよい。また、ソース電極層とチャネル形成領域表面との角度をθ１、ドレイン電極層とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。
本実施の形態は、実施の形態１乃至１０とそれぞれ組み合わせて用いることが可能である。
（実施の形態１２）
本実施の形態では、上記実施の形態に適応可能な半導体膜の結晶化工程を図２２及び図２３を用いて説明する。
図２２において、基板４９０上に、ゲート電極層４９１、ゲート絶縁層４９２ａ、ゲート絶縁層４９２ｂが形成され、半導体膜４９３が形成されている。半導体膜４９３上に絶縁膜で形成されるマスク４９４ａ、マスク４９４ｂを形成し、選択的に金属層４９５を形成して、半導体膜の結晶化を行うことができる。半導体膜を加熱すると、図２２（Ｂ）の矢印で示すように、金属層４９５と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生し、結晶性半導体膜４９６が形成する。なお、金属層４９５から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
また、図２３（Ａ）に示すように、マスクを用いず、液滴吐出法により選択的に金属層５０４を形成して、上記結晶化を行ってもよい。図２３（Ｂ）は、図２３（Ａ）の上面図である。また、図２３（Ｄ）は、図２３（Ｃ）の上面図である。
図２３において、基板５００上に、ゲート電極層５０１、ゲート絶縁層５０２ａ、ゲート絶縁層５０２ｂが形成され、半導体膜５０３が形成されている。半導体膜５０３上に液滴吐出法により選択的に金属層５０４を形成する。加熱処理により半導体膜の結晶化を行うと図２３（Ｃ）及び図２３（Ｄ）に示すように、金属層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、金属層５０４から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有する薄膜トランジスタを形成することができる。
本実施の形態は、実施の形態１乃至１１とそれぞれ組み合わせて用いることが可能である。
（実施の形態１３）
本発明の半導体装置に具備される保護回路の一例について説明する。
図３０で示すように、外部回路と内部回路の間に保護回路２７０３、保護回路２７１３を形成することができる。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図４２を用いて説明する。図４２（Ａ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。
図４２（Ｂ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図４２（Ｃ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図４２（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、ｎチャネル型薄膜トランジスタ７３００を有する。図４２（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、ｐチャネル型薄膜トランジスタ７３１０及びｎチャネル型薄膜トランジスタ７３２０を有する。保護回路を設けることで電位の急激な変動を防いで、素子の破壊又は損傷を防ぐことができ、信頼性が向上する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。
本実施の形態は、実施の形態１乃至１２とそれぞれ組み合わせて用いることが可能である。
（実施の形態１４）
本発明を適用して薄膜トランジスタを形成し、該薄膜トランジスタを用いて表示装置を形成することができるが、発光素子を用いて、なおかつ、該発光素子を駆動するトランジスタとしてＮ型トランジスタを用いた場合、該発光素子から発せられる光は、下面放射、上面放射、両面放射のいずれかを行う。ここでは、それぞれの場合に応じた発光素子の積層構造について、図４６を用いて説明する。
また、本実施の形態では、本発明を適用したチャネルエッチ型の薄膜トランジスタ６７１、６８１及び６９１を用いる。本実施の形態では、半導体層として結晶性の構造を有する珪素膜を用い、一導電型の半導体層としてＮ型の半導体層を用いる。Ｎ型半導体層を形成するかわりに、ＰＨ3ガスによるプラズマ処理を行うことによって、半導体層に導電型を付与してもよい。半導体層は本実施の形態に限定されず、一導電型の半導体層を形成せず、結晶性半導体層に不純物を導入（添加）して一導電型を有する不純物領域を形成してもよい。
また、薄膜トランジスタはチャネル保護層を有するチャネル保護型の薄膜トランジスタでもよく、チャネル保護層は、液滴吐出法を用いてポリイミド又はポリビニルアルコール等を滴下してもよい。その結果、露光工程を省略することができる。チャネル保護層としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など）、感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなど）、レジスト、低誘電率であるＬｏｗ ｋ材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。また、シロキサン樹脂を用いてもよい。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）を用いることもできる。塗布法で得られるＴＯＦ膜やＳＯＧ膜なども用いることができる。
まず、基板６８０側に放射する場合、つまり下面放射を行う場合について、図４６（Ａ）を用いて説明する。この場合、薄膜トランジスタ６８１に電気的に接続するように、ソース電極層又はドレイン電極層に接続する配線層６８２に接して、第１の電極層６８４、電界発光層６８５、第２の電極層６８６が順に積層される。光が透過する基板６８０は透光性を有する必要がある。次に、基板６９０と反対側に放射する場合、つまり上面放射を行う場合について、図４６（Ｂ）を用いて説明する。薄膜トランジスタ６９１は、前述した薄膜トランジスタの同様に形成することができる。
薄膜トランジスタ６９１に電気的に接続するソース電極層又はドレイン電極層に接続する配線層６９２が第１の電極層６８４と接し、電気的に接続する。薄膜トランジスタ６９１のゲート電極層は積層構造となっており、同工程同材料で形成される第１の電極層も第１の電極層６９３ａ、第１の電極層６９３ｂの積層構造となっている。第１の電極層６９３ａは反射性を有する金属層であり、発光素子から放射される光を矢印の上面に反射する。よって、第１の電極層６９３ｂにおいて光が透過しても、該光は第１の電極層６９３ａにおいて反射され、基板６９０と反対側に放射する。もちろん第１の電極層は反射性を有する金属層の単層構造でもよい。第１の電極層６９３ａ、第１の電極層６９３ｂ、電界発光層６９４、第２の電極層６９５が順に積層される。最後に、光が基板６７０側とその反対側の両側に放射する場合、つまり両面放射を行う場合について、図４６（Ｃ）を用いて説明する。薄膜トランジスタ６７１は、薄膜トランジスタ６８１と同様のチャネルエッチ型の薄膜トランジスタであり。薄膜トランジスタ６８１と同様に形成することができる。薄膜トランジスタ６７１に電気的に接続するソース電極層又はドレイン電極層と接続する配線層６７５に第１の電極層６７２が電気的に接続している。第１の電極層６７２、電界発光層６７３、第２の電極層６７４が順に積層される。このとき、第１の電極層６７２と第２の電極層６７４のどちらも透光性を有する材料、又は光を透過できる厚さで形成すると、両面放射が実現する。この場合、光が透過する絶縁層や基板６７０も透光性を有する必要がある。
本実施の形態において適用できる発光素子の形態を図４５に示す。発光素子は、電界発光層８６０を第１の電極層８７０と第２の電極層８５０で挟んだ構成になっている。第１の電極層及び第２の電極層は仕事関数を考慮して材料を選択する必要があり、そして第１の電極層及び第２の電極層は、画素構成によりいずれも陽極、又は陰極となりうる。本実施の形態では、駆動用ＴＦＴの極性がＮチャネル型であるため、第１の電極層を陰極、第２の電極層を陽極とすると好ましい。また駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極層を陽極、第２の電極層を陰極とするとよい。
図４５（Ａ）及び（Ｂ）は、第１の電極層８７０が陽極であり、第２の電極層８５０が陰極である場合であり、電界発光層８６０は、第１の電極層８７０側から、ＨＩＬ（ホール注入層）／ＨＴＬ（ホール輸送層）８０４、ＥＭＬ（発光層）８０３、ＥＴＬ（電子輸送層）／ＥＩＬ（電子注入層）８０２、第２の電極層８５０の順に積層するのが好ましい。図４５（Ａ）は第１の電極層８７０から光を放射する構成であり、第１の電極層８７０は透光性を有する酸化物導電性材料からなる電極層８０５で構成し、第２の電極層は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されている。図４５（Ｂ）は第２の電極層８５０から光を放射する構成であり、第１の電極層は、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層８０７と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層８０６より構成されている。第２の電極層は、第２の電極層は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されているがいずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、第２の電極層８５０から光を放射することが可能となる。
図４５（Ｃ）及び（Ｄ）は、第１の電極層８７０が陰極であり、第２の電極層８５０が陽極である場合であり、電界発光層８６０は、陰極側からＥＩＬ（電子注入層）／ＥＴＬ（電子輸送層）８０２、ＥＭＬ（発光層）８０３、ＨＴＬ（ホール輸送層）／ＨＩＬ（ホール注入層）８０４、陽極である第２の電極層８５０の順に積層するのが好ましい。図４５（Ｃ）は第１の電極層８７０から光を放射する構成であり、第１の電極層８７０は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されているがいずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、第１の電極層８７０から光を放射することが可能となる。第２の電極層は、電界発光層８６０側から、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層８０６、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層８０７より構成されている。図４５（Ｄ）は第２の電極層８５０から光を放射する構成であり、第１の電極層８７０は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されており、膜厚は電界発光層８６０で発光した光を反射可能な程度に厚く形成している。第２の電極層８５０は、透光性を有する酸化物導電性材料からなる電極層８０５で構成されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることがでる。
また、電界発光層として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。
また上面放射型の場合で、第２の電極層に透光性を有するＩＴＯやＩＴＳＯを用いる場合、ベンゾオキサゾール誘導体（ＢｚＯＳ）にＬｉを添加したＢｚＯＳ−Ｌｉなどを用いることができる。また例えばＥＭＬは、Ｒ、Ｇ、Ｂのそれぞれの発光色に対応したドーパント（Ｒの場合ＤＣＭ等、Ｇの場合ＤＭＱＤ等）をドープしたＡｌｑ3を用いればよい。
なお、電界発光層は上記材料に限定されない。例えば、ＣｕＰｃやＰＥＤＯＴの代わりに酸化モリブデン（ＭｏＯｘ：ｘ＝２〜３）等の酸化物とα−ＮＰＤやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。また電界発光層の材料は、有機材料（低分子又は高分子を含む）、又は有機材料と無機材料の複合材料として用いることができる。以下発光素子を形成する材料について詳細に述べる。
電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［h］−キノリナト）ベリリウム（略称：ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。また正孔輸送性の高い物質としては、例えば４，４'−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）やＮ，Ｎ'−ビス（３−メチルフェニル）−Ｎ，Ｎ'−ジフェニル−［１，１'−ビフェニル］−４，４'−ジアミン（略称：ＴＰＤ）や４，４'，４''−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４'，４''−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。
また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ2）等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Ａｌｑ3のような電子輸送性の高い物質とマグネシウム（Ｍｇ）のようなアルカリ土類金属との混合物であってもよい。
電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）、マンガン酸化物（ＭｎＯｘ）等の金属酸化物が挙げられる。また、この他、フタロシアニン（略称：Ｈ2Ｐｃ）や銅フタロシアニン（ＣｕＰＣ）等のフタロシアニン系の化合物が挙げられる。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。
発光材料には様々な材料がある。低分子有機発光材料では、４−ジシアノメチレン−２−メチル−６−［２−(１,１,７,７−テトラメチル−９−ジュロリジン−９-イル)−エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−(１,１,７,７−テトラメチルジュロリジン−９-イル)エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）、ペリフランテン、２,５−ジシアノ−１,４−ビス［２−(１０−メトキシ−１,１,７,７−テトラメチルジュロリジン−９−イル)エテニル］ベンゼン、Ｎ,Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス(８−キノリノラト)アルミニウム（略称：Ａｌｑ3）、９,９’−ビアントリル、９,１０−ジフェニルアントラセン（略称：ＤＰＡ）や９,１０−ビス(２−ナフチル)アントラセン（略称：ＤＮＡ）等を用いることができる。また、この他の物質でもよい。
一方、高分子有機発光材料は低分子に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子有機発光材料を用いた発光素子の構造は、低分子有機発光材料を用いたときと基本的には同じであり、順に陰極、有機発光層、陽極となる。しかし、高分子有機発光材料を用いた発光層を形成する際には、低分子有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、順に陰極、発光層、正孔輸送層、陽極という構造である。
発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
なお、正孔輸送性の高分子有機発光材料を、陽極と発光性の高分子有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。
白色に発光する発光層を形成するには、例えば、Ａｌｑ3、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ3、Ａｌｑ3、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法によりＥＬを形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）を全面に塗布、焼成し、その後、発光層として作用する発光中心色素（１，１，４，４−テトラフェニル−１，３−ブタジエン（ＴＰＢ）、４−ジシアノメチレン−２−メチル−６−（ｐ−ジメチルアミノ−スチリル）−４Ｈ−ピラン（ＤＣＭ１）、ナイルレッド、クマリン６など）ドープしたポリビニルカルバゾール（ＰＶＫ）溶液を全面に塗布、焼成すればよい。
発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０wt%のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。
さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第三遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。
以上に掲げる発光層を形成する物質は一例であり、正孔注入層、正孔輸送層、電子注入層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。
上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくは実施例２で示すようなアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。また、デジタル駆動、アナログ駆動どちらでも適用可能である。
よって、図４６には図示していないが、基板６８０の封止基板にカラーフィルタ（着色層）を形成してもよい。カラーフィルタ（着色層）は液滴吐出法によって形成することができ、その場合、前述の下地前処理として光照射処理などを適用することができる。本発明を用いると、所望なパターンに制御性よくカラーフィルタ（着色層）を形成することができる。カラーフィルタ（着色層）を用いると、高精細な表示を行うこともできる。カラーフィルタ（着色層）により、各ＲＧＢの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。
以上、各ＲＧＢの発光を示す材料を形成する場合を説明したが、単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ（着色層）や色変換層は、例えば第２の基板（封止基板）に形成し、基板へ張り合わせればよい。また上述したように、単色の発光を示す材料、カラーフィルタ（着色層）、及び色変換層のいずれも液滴吐出法により形成することができる。
もちろん単色発光の表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示装置を形成してもよい。エリアカラータイプは、パッシブマトリクス型の表示部が適しており、主に文字や記号を表示することができる。
上記構成において、陰極としては、仕事関数が小さい材料を用いることが可能で、例えば、Ｃａ、Ａｌ、ＣａＦ2、ＭｇＡｇ、ＡｌＬｉ等が望ましい。電界発光層は、単層型、積層型、また層の界面がない混合型のいずれでもよい。またシングレット材料、トリプレット材料、又はそれらを組み合わせた材料や、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子有機化合物、中分子有機化合物（昇華性を有さず、且つ分子数が２０以下、又は連鎖する分子の長さが１０μm以下の有機化合物を指していう）、高分子有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせてもよい。第１の電極層６８４、第１の電極層６９３ａ、第１の電極層６７２は光を透過する透明導電膜を用いて形成し、例えばＩＴＯ、ＩＴＳＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。なお、第１の電極層６８４、第１の電極層６９３ａ、第１の電極層６９３ｂ、第１の電極層６７２形成前に、酸素雰囲気中でのプラズマ処理や真空雰囲気下での加熱処理を行うとよい。隔壁（土手ともいう）は、珪素を含む材料、有機材料及び化合物材料を用いて形成する。また、多孔質膜を用いても良い。但し、アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。本実施の形態は、実施の形態１乃至１３とそれぞれ組み合わせて用いることが可能である。
（実施の形態１５）
本実施の形態で示す表示パネルの画素の構成について、図４７に示す等価回路図を参照して説明する。
図４７（Ａ）に示す画素は、列方向に信号線７１０及び電源線７１１、電源線７１２、電源線７１３、行方向に走査線７１４が配置される。また、ＴＦＴ７０１は、スイッチング用ＴＦＴ、ＴＦＴ７０３は駆動用ＴＦＴ、ＴＦＴ７０４は電流制御用ＴＦＴであり、他に容量素子７０２及び発光素子７０５を有する。
図４７（Ｃ）に示す画素は、ＴＦＴ７０３のゲート電極が、行方向に配置された電源線７１５に接続される点が異なっており、それ以外は図４７（Ａ）に示す画素と同じ構成である。つまり、図４７（Ａ）（Ｃ）に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線７１２が配置される場合（図４７（Ａ））と、列方向に電源線７１５が配置される場合（図４７（Ｃ））では、各電源線は異なるレイヤーの導電体層で形成される。ここでは、ＴＦＴ７０３のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図４７（Ａ）（Ｃ）として分けて記載する。
図４７（Ａ）（Ｃ）に示す画素の特徴として、画素内にＴＦＴ７０３、ＴＦＴ７０４が直列に接続されており、ＴＦＴ７０３のチャネル長Ｌ3、チャネル幅Ｗ3、ＴＦＴ７０４のチャネル長Ｌ4、チャネル幅Ｗ4は、Ｌ3／Ｗ3：Ｌ4／Ｗ4＝５〜６０００：１を満たすように設定される点が挙げられる。６０００：１を満たす場合の一例としては、Ｌ3が５００μｍ、Ｗ3が３μｍ、Ｌ4が３μｍ、Ｗ4が１００μｍの場合がある。また本発明を用いると、微細なパターニングができるので、このようなチャネル幅が短い微細な配線も、ショート等の不良が生じることなく安定的に形成することができる。よって、図４７（Ａ）（Ｃ）のような画素を十分機能させるのに必要な電気特性を有するＴＦＴを形成でき、表示能力の優れた信頼性の高い表示パネルを作製することが可能となる。
なお、ＴＦＴ７０３は、飽和領域で動作し発光素子７０５に流れる電流値を制御する役目を有し、ＴＦＴ７０４は線形領域で動作し発光素子７０５に対する電流の供給を制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましい。またＴＦＴ７０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。上記構成を有する本発明は、ＴＦＴ７０４が線形領域で動作するために、ＴＦＴ７０４のＶGSの僅かな変動は発光素子７０５の電流値に影響を及ぼさない。つまり、発光素子７０５の電流値は、飽和領域で動作するＴＦＴ７０３により決定される。上記構成を有する本発明は、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して画質を向上させた表示装置を提供することができる。
図４７（Ａ）〜（Ｄ）に示す画素において、ＴＦＴ７０１は、画素に対するビデオ信号の入力を制御するものであり、ＴＦＴ７０１がオンして、画素内にビデオ信号が入力されると、容量素子７０２にそのビデオ信号が保持される。なお図４７（Ａ）（Ｃ）には、容量素子７０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、明示的に容量素子７０２を設けなくてもよい。
発光素子７０５は、２つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間（陽極と陰極の間）に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
図４７（Ｂ）に示す画素は、ＴＦＴ７０６と走査線７１６を追加している以外は、図４７（Ａ）に示す画素構成と同じである。同様に、図４７（Ｄ）に示す画素は、ＴＦＴ７０６と走査線７１６を追加している以外は、図４７（Ｃ）に示す画素構成と同じである。
ＴＦＴ７０６は、新たに配置された走査線７１６によりオン又はオフが制御される。ＴＦＴ７０６がオンになると、容量素子７０２に保持された電荷は放電し、ＴＦＴ７０６がオフする。つまり、ＴＦＴ７０６の配置により、強制的に発光素子７０５に電流が流れない状態を作ることができる。従って、図４７（Ｂ）（Ｄ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。
図４７（Ｅ）に示す画素は、列方向に信号線７５０、電源線７５１、電源線７５２、行方向に走査線７５３が配置される。また、ＴＦＴ７４１はスイッチング用ＴＦＴ、ＴＦＴ７４３は駆動用ＴＦＴであり、他に容量素子７４２及び発光素子７４４を有する。図４７（Ｆ）に示す画素は、ＴＦＴ７４５と走査線７５４を追加している以外は、図４７（Ｅ）に示す画素構成と同じである。なお、図４７（Ｆ）の構成も、ＴＦＴ７４５の配置により、デューティ比を向上することが可能となる。
以上のように、本発明を用いると、配線等のパターンを形成不良を生じることなく精密に安定して形成することが出来るので、ＴＦＴに高い電気的特性や信頼性をも付与することができ、使用目的に合わせて画素の表示能力を向上するための応用技術にも十分対応できる。
本実施の形態は、実施の形態１乃至１４とそれぞれ組み合わせて用いることが可能である。
（実施の形態１６）
図２０は、本発明を適用して作製されるＴＦＴ基板２８００を用いてＥＬ表示モジュールを構成する一例を示している。図２０において、ＴＦＴ基板２８００上には、画素により構成された画素部が形成されている。
図２０では、画素部の外側であって、駆動回路と画素との間に、画素に形成されたものと同様なＴＦＴ又はそのＴＦＴのゲートとソース若しくはドレインの一方とを接続してダイオードと同様に動作させた保護回路部２８０１が備えられている。駆動回路２８０９は、単結晶半導体で形成されたドライバＩＣ、ガラス基板上に多結晶半導体膜で形成されたスティックドライバＩＣ、若しくはＳＡＳで形成された駆動回路などが適用されている。
ＴＦＴ基板２８００は、液滴吐出法で形成されたスペーサ２８０６ａ、スペーサ２８０６ｂを介して封止基板２８２０と固着されている。スペーサは、基板の厚さが薄く、また画素部の面積が大型化した場合にも、２枚の基板の間隔を一定に保つために設けておくことが好ましい。ＴＦＴ２８０２、ＴＦＴ２８０３とそれぞれ接続する発光素子２８０４、発光素子２８０５上であって、ＴＦＴ基板２８００と封止基板２８２０との間にある空隙には透光性の樹脂材料を充填して固体化しても良いし、無水化した窒素若しくは不活性気体を充填させても良い。
図２０では発光素子２８０４、発光素子２８０５、発光素子２８１５を上面放射型（トップエミッション型）の構成とした場合を示し、図中に示す矢印の方向に光を放射する構成としている。各画素は、画素を赤色、緑色、青色として発光色を異ならせておくことで、多色表示を行うことができる。また、このとき封止基板２８２０側に各色に対応した着色層２８０７ａ、着色層２８０７ｂ、着色層２８０７ｃを形成しておくことで、外部に放射される発光の色純度を高めることができる。また、画素を白色発光素子として着色層２８０７ａ、着色層２８０７ｂ、着色層２８０７ｃと組み合わせても良い。
外部回路である駆動回路２８０９は、外部回路基板２８１１の一端に設けられた走査線若しくは信号線接続端子と、配線基板２８１０で接続される。また、ＴＦＴ基板２８００に接して若しくは近接させて、ヒートパイプ２８１３と放熱板２８１２を設け、放熱効果を高める構成としても良い。
なお、図２０では、トップエミッションのＥＬモジュールとしたが、発光素子の構成や外部回路基板の配置を変えてボトムエミッション構造、もちろん上面、下面両方から光が放射する両面放射構造としても良い。トップエミッション型の構成の場合、隔壁となる絶縁層を着色しブラックマトリクスとして用いてもよい。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、顔料系の黒色樹脂やカーボンブラック等を混合させて形成すればよく、その積層でもよい。
また、ＴＦＴ基板２８００において、画素部が形成された側にシール材や接着性の樹脂を用いて樹脂フィルムを貼り付けて封止構造を形成してもよい。本実施の形態では、ガラス基板を用いるガラス封止を示したが、樹脂による樹脂封止、プラスチックによるプラスチック封止、フィルムによるフィルム封止、など様々な封止方法を用いることができる。樹脂フィルムの表面には水蒸気の透過を防止するガスバリア膜を設けておくと良い。フィルム封止構造とすることで、さらなる薄型化及び軽量化を図ることができる。
本実施の形態は、実施の形態１乃至１５とそれぞれ組み合わせて用いることが可能である。
（実施の形態１７）
上記実施の形態により作製される表示パネル（液晶表示パネル、ＥＬ表示パネル）によって、テレビジョン装置（液晶テレビジョン装置、ＥＬテレビジョン装置）を完成させることができる。表示パネルには、図２９（Ａ）で示すような構成として画素部のみが形成されて走査線側駆動回路と信号線側駆動回路とが、図３０（Ｂ）のようなＴＡＢ方式により実装される場合と、図３０（Ａ）のようなＣＯＧ方式により実装される場合と、図２９（Ｂ）に示すようにＳＡＳでＴＦＴを形成し、画素部と走査線側駆動回路を基板上に一体形成し信号線側駆動回路を別途ドライバＩＣとして実装する場合、また図２９（Ｃ）のように画素部と信号線側駆動回路と走査線側駆動回路を基板上に一体形成する場合などがあるが、どのような形態としても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナで受信した信号のうち、映像信号を増幅する映像信号増幅回路と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路などからなっている。コントロール回路は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナで受信した信号のうち、音声信号は、音声信号増幅回路に送られ、その出力は音声信号処理回路を経てスピーカに供給される。制御回路は受信局（受信周波数）や音量の制御情報を入力部から受け、チューナや音声信号処理回路に信号を送出する。
表示モジュールを、図３７（Ａ）、（Ｂ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。図２０のようなＥＬ表示モジュールを用いると、ＥＬテレビジョン装置を完成することができる。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、本発明によりテレビジョン装置を完成させることができる。
また、ＥＬ表示モジュールは、図２１に示すように、位相差板や偏光板を用いて、外部から入射する光の反射光を遮断する構成にしてもよい。図２１はトップエミッション型の構成であり、隔壁となる絶縁層３６０５を着色しブラックマトリクスとして用いている。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、カーボンブラック等を混合させてもよく、その積層でもよい。液滴吐出法によって、異なった材料を同領域に複数回吐出し、隔壁を形成してもよい。本実施の形態では、顔料系の黒色樹脂を用いる。位相差板３６０３、位相差板３６０４としてはλ／４板、λ／２板を用い、光を制御できるように設計すればよい。構成としては、順にTFT基板２８００、発光素子２８０４、封止基板（封止材）２８２０、位相差板３６０３、位相差３６０４（λ／４板、λ／２板）、偏光板３６０２の構成となり、発光素子から放射された光は、これらを通過し偏光板側より外部に放射される。この位相差板や偏光板は光が放射される側に設置すればよく、両面放射される両面放射型の表示装置であれば両方に設置することもできる。また、偏光板の外側に反射防止膜３６０１を有していても良い。これにより、より高精細で精密な画像を表示することができる。
図６１は液晶表示モジュールの一例であり、ＴＦＴ基板６６００と対向基板６６０１がシール材６６０２により固着され、その間に画素部６６０３と液晶層６６０４が設けられ表示領域を形成している。着色層６６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板６６００と対向基板６６０１の外側には偏光板６６０６、６６０７、レンズフィルム６６１３が配設されている。光源は冷陰極管６６１０と反射板６６１１により構成され、回路基板６６１２は、フレキシブル配線基板６６０９によりＴＦＴ基板６６００と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。
また、本発明で作製する液晶表示装置は高速応答が可能なＯＣＢモードを用いることでより高性能化することができる。図７１は図６１の液晶表示モジュールにＯＣＢモードを適用した一例であり、ＦＳ−ＬＣＤ（Ｆｉｅｌｄ ｓｅｑｅｎｔｉａｌ−ＬＣＤ）となっている。ＦＳ−ＬＣＤは、１フレーム期間に赤色発光と緑発光と青発光をそれぞれ行うものであり、各発光を発光ダイオード等で行うので、カラーフィルタが不要である。よって、３原色のカラーフィルタを並べる必要がないため同じ面積で９倍の画素を表示できる。一方、１フレーム期間に３色の発光を行うため、液晶の高速な応答が求められる。本発明の液晶表示装置の有する薄膜トランジスタは高速作動することができるため、ＯＣＢモードを用いることができる。よって、本発明の液晶表示装置に、ＦＳ方式、及びＯＣＢモードを適用することができ、一層高性能で高画質な液晶表示装置、また液晶テレビジョンを完成させることができる。また、ＦＳ方式に対応するモードとして、強誘電性液晶（ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）を用いたＨＶ−ＦＬＣ、ＳＳ−ＦＬＣなども用いることができる。ＯＣＢモードは粘度の比較的低いネマチック液晶が用いられ、ＨＶ−ＦＬＣ、ＳＳ−ＦＬＣには、スメクチック液晶が用いられる。図７１の液晶表示モジュールは透過型の液晶表示モジュールを示しており、光源として赤色光源６９１０ａ、緑色光源６９１０ｂ、青色光源６９１０ｃが設けられている。光源は赤色光源６９１０ａ、緑色光源６９１０ｂ、青色光源６９１０ｃを、それぞれオンオフを制御するために、制御部６９１２が設置されている。制御部６９１２によって、各色の発光は制御され、液晶に光は入射し、画像として表示される。
筐体２００１に液晶素子、発光素子（ＥＬ素子）などの表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン装置２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れたＥＬ表示用パネルで形成し、サブ画面を低消費電力で表示可能な液晶表示用パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を液晶表示用パネルで形成し、サブ画面をＥＬ表示用パネルで形成し、サブ画面は点滅可能とする構成としても良い。本発明を用いると、このような大型基板を用いて、多くのＴＦＴや電子部品を用いても、信頼性の高いＥＬ表示装置とすることができる。
図３７（Ｂ）は例えば２０〜８０インチの大型の表示部を有するテレビジョン装置であり、筐体２０１０、表示部２０１１、操作部であるリモコン装置２０１２、スピーカー部２０１３等を含む。本発明は、表示部２０１１の作製に適用される。図３７（Ｂ）のテレビジョン装置は、壁かけ型となっており、設置するスペースを広く必要としない。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
（実施の形態１８）
本発明を適用して、様々な表示装置を作製することができる。即ち、それら表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの例を図２８に示す。
図２８（Ａ）は、パーソナルコンピュータであり、本体２１０１、筐体２１０２、表示部２１０３、キーボード２１０４、外部接続ポート２１０５、ポインティングマウス２１０６等を含む。本発明は、表示部２１０３の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。
図２８（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２２０１、筐体２２０２、表示部Ａ２２０３、表示部Ｂ２２０４、記録媒体（ＤＶＤ等）読み込み部２２０５、操作キー２２０６、スピーカー部２２０７等を含む。表示部Ａ２２０３は主として画像情報を表示し、表示部Ｂ２２０４は主として文字情報を表示するが、本発明は、これら表示部Ａ、Ｂ２２０３、２２０４の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。
図２８（Ｃ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示部２３０４、操作スイッチ２３０５、アンテナ２３０６等を含む。本発明により作製される表示装置を表示部２３０４に適用することで、小型化し、配線等が精密化する携帯電話であっても、信頼性の高い高画質な画像を表示できる。
図２８（Ｄ）はビデオカメラであり、本体２４０１、表示部２４０２、筐体２４０３、外部接続ポート２４０４、リモコン受信部２４０５、受像部２４０６、バッテリー２４０７、音声入力部２４０８、操作キー２４０９等を含む。本発明は、表示部２４０２に適用することができる。本発明により作製される表示装置を表示部２４０２に適用することで、小型化し、配線等が精密化するビデオカメラであっても、信頼性の高い高画質な画像を表示できる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態１９）
本発明の実施の形態について、図４８乃至図５３、図７、図８、図９を用いて説明する。より詳しくは、本発明を適用した液晶表示装置の作製方法について説明する。まず、本発明を適用した、チャネルエッチ型の薄膜トランジスタを有する液晶表示装置の作製方法について説明する。図４９〜図５３（Ａ）は液晶表示装置画素部の上面図であり、図４９〜図５３の（Ｂ）は、図４９〜図５３（Ａ）における線ａ−ｂによる断面図、図４９〜図５３の（Ｃ）は、図４９〜図５３（Ａ）における線ｃ−ｄによる断面図である。
基板５１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板又は本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板５１００の表面が平坦化されるようにＣＭＰ法などによって、研磨しても良い。なお、基板５１００上に、絶縁層を形成してもよい。絶縁層は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。この絶縁層は、形成しなくても良いが、基板５１００からの汚染物質などを遮断する効果がある。基板５１００として、大面積基板を用いることができる。
基板５１００上に導電膜５１０１を形成する。導電膜５１０１は、パターニングされゲート電極層と画素電極層となる。導電膜５１０１は、印刷法、電解メッキ法、ＰＶＤ法、ＣＶＤ法、蒸着法等の公知の手法により高融点材料を用いて形成することが好ましい。また形成方法としては、液滴吐出法によって所望のパターンに形成することもできる。高融点材料を用いることにより、後の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニア（Ｚｒ）、ハフニウム（Ｈｆ）、ビスマス（Ｂｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面に窒化タンタル膜、その上にタングステン膜を積層してもよい。なお、後の加熱工程が、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うＬＲＴＡ法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるＧＲＴＡ法を用いる場合、短時間による熱処理のため比較的融点の低いアルミニウム（Ａｌ）、銀（Ａｇ）、金（Ｃｕ）を用いて導電膜を形成しても良い。このような反射性を有する金属は、反射型の液晶表示パネルを作製する場合には好ましい。また、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。
導電膜５１０１は、画素電極層としても機能するので、透明導電性材料を用いて形成することもできる。画素電極層は、透過型の液晶表示パネルを作製する場合には、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2）などにより形成してもよい。好ましくは、スパッタリング法によりインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）などで形成する。より好ましくは、ＩＴＯに酸化珪素が２〜１０重量％含まれたターゲットを用いてスパッタリング法で形成された酸化珪素を含む酸化インジウムスズ膜を用いる。この他、酸化珪素を含み酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した酸化インジウム酸化亜鉛合金などの導電性材料を用いても良い。
本実施の形態では、導電膜５１０１は、導電性材料としてインジウム錫酸化物を含む組成物を吐出して、５５０℃で焼成し、導電膜５１０１を形成する。
また、液滴吐出法により、導電膜５１０１を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。プレスする時に、加熱工程を行っても良い。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、ＣＭＰ法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。また、平坦化の工程は、マスク５１０２ａ、マスク５１０２ｂによって導電膜５１０１がパターニングされ、ゲート電極層５１０３、画素電極層５１１１が形成された後行っても良い。
導電膜５１０１上にレジストからなるマスクを形成する。レジストからなるマスクは、レーザ光５１７０によって露光されることによって微細に加工され、マスク５１０２ａ、マスク５１０２ｂを形成する（図４９参照。）。レーザ光による加工前のレジストマスクも液滴吐出法を用いて形成することができる。液滴吐出法を組み合わせることで、スピンコート法などによる全面塗布形成に比べ、材料のロスが防げ、コストダウンが可能になる。
マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。また導電膜５１０１に感光性を有する感光性物質を含む導電性材料を用いると、レジストからなるマスクを形成しなくても導電膜５１０１に直接レーザ光を照射し、露光、エッチャントによる除去を行うことで、所望のパターンにパターニングすることができる。この場合、マスクを形成せずともよいので工程が簡略化する利点がある。感光性物質を含む導電性材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔなどの金属或いは合金と、有機高分子樹脂、光重合開始剤、光重合単量体、または溶剤などからなる感光性樹脂とを含んだものを用いればよい。有機高分子樹脂としては、ノボラック樹脂、アクリルコポリマー、メタクリルコポリマー、セルローズ誘導体、環化ゴム樹脂などを用いる。
このように微細に加工されたマスク５１０２ａ、マスク５１０２ｂを用いて導電膜５１０１をパターニングし、ゲート電極層５１０３と画素電極層５１１１を形成する（図５０参照。）。
次に、ゲート電極層５１０３、画素電極層５１１１の上にゲート絶縁層５１０５ａ、ゲート絶縁層５１０５ｂを形成する。ゲート絶縁層５１０５ａ、ゲート絶縁層５１０５ｂは、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。更には、ゲート電極層５１０３を陽極酸化して、ゲート絶縁層５１０５ａの代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、ゲート絶縁層５１０５ａとしては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用いて形成することが好ましい。また、ゲート絶縁層５１０５ｂとしては、後に形成される半導体層との界面特性から、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いて形成することが望ましい。しかしながら、該工程に限定されず、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等のいずれかで形成される単層で形成してもよい。なお、上記ゲート絶縁層５１０５ｂには、水素が含まれている。また、液滴吐出法で形成される導電層に銀や銅などを用いる場合、その上にバリア膜として窒化珪素膜やＮｉＢ膜を形成すると、不純物の拡散を防ぎ、表面を平坦化する効果がある。なお、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ＳｉＨ4、ＮＨ3を反応ガスとして窒化珪素膜を膜厚５０ｎｍでゲート絶縁層５１０５ａを形成し、ＳｉＨ4及びＮ2Ｏを反応ガスとして酸化珪素膜を膜厚１００ｎｍでゲート絶縁層５１０５ｂを形成する。また窒化酸化珪素膜の膜厚を１４０ｎｍ、積層する酸化窒化珪素膜の膜厚を１００ｎｍとしてもよく、ゲート絶縁層５１０５ａ及びゲート絶縁層５１０５ｂの膜厚をそれぞれ５０ｎｍ〜１００ｎｍとすると好ましい。
次に半導体膜を形成する。半導体層の詳細な作製方法は、実施の形態１と同様な材料、工程で図９のように作製すればよい。よってここでは詳細な説明を省略する。図９（Ｄ）において、本実施の形態で作製する薄膜トランジスタは、半導体層１０７が半導体層５１０６に、ｎ型を有する半導体層１０９がｎ型を有する半導体層５１０７ａに、ｎ型を有する半導体層１１１がｎ型を有する半導体層５１０７ｂに、ソース電極層又はドレイン電極層１１４はソース電極層又はドレイン電極層５１０８に、ソース電極層又はドレイン電極層１１５がソース電極層又はドレイン電極層５１３０にそれぞれ対応する。また、図９（Ｄ）（Ｅ）において、本実施の形態で作製する薄膜トランジスタは、半導体層１４７が半導体層５１１５に、ｎ型を有する半導体層１４９ａがｎ型を有する半導体層５１１６ａに、ｎ型を有する半導体層１４９ｂがｎ型を有する半導体層５１１６ｂに、ｎ型を有する半導体層１５１ａがｎ型を有する半導体層５１１７ａに、ｎ型を有する半導体層１５１ｂがｎ型を有する半導体層５１１７ｂにそれぞれ対応する。
本実施の形態では、フォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層５１０６、ｎ型を有する半導体層５１０７ａ、ｎ型を有する半導体層５１０７ｂを形成する（図５１参照。）。フォトマスクはマスク５１０２ａを形成したときと同様にレジストをスピンコート法などによる全面塗布、または液滴吐出法によって選択的に形成し、レーザ光照射による露光によって微細なパターンのマスクを形成すればよい。微細なパターンのマスクによって半導体膜は微細かつ精巧に所望な形状にパターニングすることができる。
マスクを露光加工せずに組成物を選択的に吐出して形成する場合、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いることができる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサンポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いて液滴吐出法で形成する。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。
パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ4、ＮＦ3、ＳＦ6、ＣＨＦ3などのフッ素系ガス又はＣｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、あるいはＯ2のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
導電性材料を含む組成物を吐出して、ソース電極層又はドレイン電極層５１３０、ソース電極層又はドレイン電極層５１０８、容量配線層５１０４を形成し、該ソース電極層又はドレイン電極層５１３０、ソース電極層又はドレイン電極層５１０８をマスクとして、半導体層５１０６、ｎ型を有する半導体層５１０７ａ及びｎ型を有する半導体層５１０７ｂをパターン加工して、半導体層５１１５、ｎ型を有する半導体層５１１６ａ、ｎ型を有する半導体層５１１６ｂ、ｎ型を有する半導体層５１１７ａ、ｎ型を有する半導体層５１１７ｂを形成する（図５２参照。）。ソース電極層又はドレイン電極層５１３０、ソース電極層又はドレイン電極層５１０８を形成する工程も、前述したゲート電極層５１０３とを形成したときと同様に形成することができる。ソース電極層又はドレイン電極層５１３０は配線層としても機能する。
ソース電極層又はドレイン電極層５１３０、ソース電極層又はドレイン電極層５１０８を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。
ソース電極層又はドレイン電極層は、実施の形態１において図７及び図８を用いて説明したように形成すればよい。よってここでの詳細な説明は省力する。ソース電極層又はドレイン電極層５１３０及びソース電極層又はドレイン電極層５１０８は、微細なパターンで形成されており、制御性よく形成しなければ形成不良によるショート等の不良を引き起こす。よって、半導体層上の微細なパターニングはレーザ光による微細な加工によって行う。レーザ光による微細な加工によりマスクを形成し、導電膜のパターニングを行うことで、制御性よく精密に導電膜をパターニングでき、所望な形状のソース電極層やドレイン電極層を形成することができる。よって形成不良が生じないために薄膜トランジスタの信頼性も向上する。
図８も図７と同様にレーザ光による露光工程を用いる導電膜のパターニング方法であるが、導電膜２０５を図７のように全面に形成せず、液滴吐出法によって選択的に形成する方法である。図８においては液滴吐出法により選択的に導電膜２１５ａ、導電膜２１５ｂを接せずに形成しているので、図７のように開口部２３２ｂを形成する必要がない。また、エッチングによるパターニングを行っていないので得られるソース電極層又はドレイン電極層２１８ａ、ソース電極層又はドレイン電極層２１８ｂ、ソース電極層又はドレイン電極層２１８ｃ、ソース電極層又はドレイン電極層２１８ｄの端部は曲率半径を有するような丸みを帯びた形状となりうる。よって液滴吐出法を用いると、材料のロスも軽減し、工程も簡略化するため、コストが低く生産性が上がるという利点がある。
ソース電極層又はドレイン電極層５１３０、ソース電極層又はドレイン電極層５１０８を形成後もゲート電極層５１０３の時と同様、プレス等による平坦化工程を行っても良い。また、ソース電極層又はドレイン電極層を液滴吐出法によって吐出し、仮焼成をしてから、本焼成の間にプレス工程を挟むことによって、電極層の平坦化の他に、電極層に含まれる酸素が放出され酸素濃度が低下するので、電気抵抗が下がるという効果もある。
ソース電極層又はドレイン電極層、半導体層、ゲート電極層、ゲート絶縁層を覆うようにパッシベーション膜となる絶縁膜５１０９を成膜することが好ましい。絶縁膜５１０９は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、半導体層５１１５の界面特性から酸化珪素、又は酸化窒化珪素を形成したのち、外部からの不純物が半導体素子内に侵入するのを防ぐため窒化珪素、又は窒化酸化珪素を形成する積層構造が好ましい。本実施の形態では、半導体層５１１５に接して、酸化珪素膜を膜厚１５０ｎｍ形成した後、同チャンバー内でガス切り替えを行い連続的に窒化珪素膜を膜厚２００ｎｍ形成する積層構造で絶縁膜５１０９を形成する。
この後、半導体層５１１５を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、絶縁膜５１０９として水素を含む絶縁膜を形成することが好ましい。
次に、絶縁層５１１０を形成する。本実施の形態では、絶縁層５１１０を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層５１１０を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。
絶縁層５１１０は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)、ベンゾシクロブテン、ポリシラザンなどの有機絶縁性材料、又はシロキサン材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサンの絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。
本実施の形態では、絶縁層５１１０の材料としては、また、シロキサン樹脂を用いてもよい。
絶縁膜５１０９及び絶縁層５１１０にソース電極層又はドレイン電極層５１０８に達する開口部５１３５と、ゲート絶縁層５１０５ａ、ゲート絶縁層５１０５ｂ、絶縁膜５１０９、絶縁層５１１０に、画素電極層５１１１に達する開口部５１３６、ゲート電極層５１０３に達する開口部５１３７を形成する。この開口部もレジストからなるマスクを用いてエッチングし形成する。パターニングに用いるマスクは、レーザ光の照射による露光を行うことで微細な形状を有するマスクとすることができる。このようにして形成した開口部５１３５及び開口部５１３７に配線層５１１３を形成し、ソース電極層又はドレイン電極層５１０８と画素電極層５１１１を電気的に接続する。また、開口部５１３７にもゲート電極層５１０３と電気的に接続するようにゲート配線層５１１２を形成する。ゲート配線層５１１２を低抵抗な材料によって形成することで、ゲート電極層５１０３が多少高抵抗の材料であっても、高速動作が可能となり、大きな電流も流すことができる。
以上の工程により、基板５１００上にボトムゲート型（逆スタガ型ともいう。）の薄膜トランジスタと画素電極が接続された液晶表示パネル用のＴＦＴ基板が完成する。また本実施の形態の薄膜トランジスタはチャネルエッチ型である。
次に、図４８に示すように、画素電極層５１１１を覆うように、印刷法やスピンコート法により、配向膜と呼ばれる絶縁層５１１４を形成する。図４８は図４９乃至５３で示した上面図の線Ａ―Ｂによる断面図であり、液晶表示パネルの完成図である。なお、絶縁層５１１４は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビングを行う。続いて、シール材を液滴吐出法により画素を形成した周辺の領域に形成する（図示せず。）。
その後、配向膜として機能する絶縁層５１２１、カラーフィルタとして機能する着色層５１２２、対向電極として機能する導電体層５１２３、偏光板５１２５が設けられた対向基板５１２４とＴＦＴを有する基板５１００とをスペーサを介して貼り合わせ、その空隙に液晶層５１２０を設けることにより液晶表示パネルを作製することができる（図４８参照。）。シール材にはフィラーが混入されていても良く、さらに対向基板５１２４には、遮蔽膜（ブラックマトリクス）などが形成されていても良い。なお、液晶層を形成する方法として、ディスペンサ式（滴下式）や、対向基板５１２４を貼り合わせてから毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いることができる。
ディスペンサ方式を採用した液晶滴下注入法を図６０を用いて説明する。図６０において、４０は制御装置、４２は撮像手段、４３はヘッド、３３は液晶、３５、４１はマーカー、３４はバリア層、３２はシール材、３０はＴＦＴ基板、２０は対向基板である。シール材３２で閉ループを形成し、その中にヘッド４３より液晶３３を１回若しくは複数回滴下する。ヘッド４３は複数のノズルを備えており、一度に多量の液晶材料を滴下することができるためスループットが向上する。そのとき、シール材３２と液晶３３とが反応することを防ぐため、バリア層３４を設ける。続いて、真空中で基板を貼り合わせ、その後紫外線硬化を行って、液晶が充填された状態とする。
以上の工程で形成された画素部と外部の配線基板を接続するために接続部を形成する。大気圧又は大気圧近傍下で、酸素ガスを用いたアッシング処理により、接続部の絶縁体層を除去する。この処理は、酸素ガスと、水素、ＣＦ4、ＮＦ3、Ｈ2Ｏ、ＣＨＦ3から選択された一つ又は複数とを用いて行う。本工程では、静電気による損傷や破壊を防止するために、対向基板を用いて封止した後に、アッシング処理を行っているが、静電気による影響が少ない場合には、どのタイミングで行っても構わない。
続いて、異方性導電体層を介して、液晶表示装置内の配線層が電気的に接続するように、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担い、ＦＰＣ（Flexible printed circuit）などを用いることができる。上記工程を経て、チャネルエッチ型のスイッチング用ＴＦＴと容量素子を含む液晶表示パネルが完成する。容量素子は、容量配線層５１０４とゲート絶縁層５１０５ａ、ゲート絶縁層５１０５ｂと画素電極層５１１１とで形成される。
液晶表示装置内の配線層とＦＰＣは端子電極層を用いて接続され、端子電極層はゲート電極層と同材料及び同工程、ソース電極層及びドレイン電極層を兼ねるソース配線層と同材料及び同工程、ゲート配線層と同材料同工程で、それぞれ作製することができる。ＦＰＣと液晶表示装置内の配線層との接続例を図６９を用いて説明する。
図６９において、基板７０１上に薄膜トランジスタ７０９及び画素電極層７０６が形成され、シール材７０３で対向基板７０８と張り合わされている。液晶表示装置内から延長してシール材外部に形成される配線層とＦＰＣ７０２ｂ及びＦＰＣ７０２ａは異方性導電膜７０７ａ、異方性導電膜７０７ｂによって接着されている。
図６９（Ａ１）、（Ｂ１）、（Ｃ１）は液晶表示装置の上面図であり、図６９（Ａ２）、（Ｂ２）、（Ｃ２）は図６９（Ａ１）、（Ｂ１）、（Ｃ１）における線Ｏ−Ｐ、線Ｒ−Ｑの断面図である。図６９（Ａ１）、（Ａ２）において、端子電極層７０５ａ及び端子電極層７０５ｂはゲート電極層と同材料同工程で形成されている。端子電極層７０５ａにシール材外部に延長して形成されたソース配線層７０４ａが接続され、端子電極層７０５ａとＦＰＣ７０２ａとが異方性導電膜７０７ａを介して接続されている。一方端子電極層７０５ｂにシール材外部に延長して形成されたゲート配線層７０４ｂが接続され、端子電極層７０５ｂとＦＰＣ７０２ｂとが異方性導電膜７０７ｂを介して接続されている。
図６９（Ｂ１）、（Ｂ２）において、端子電極層７５５ａ及び端子電極層７５５ｂはソース配線層と同材料同工程で形成されている。端子電極層７５５ａはシール材外部に延長して形成されたソース配線層で形成され、端子電極層７５５ａとＦＰＣ７０２ａとが異方性導電膜７０７ａを介して接続されている。一方、端子電極層７５５ｂにシール材外部に延長して形成されたゲート配線層７５４ｂが接続され、端子電極層７５５ｂとＦＰＣ７０２ｂとが異方性導電膜７０７ｂを介して接続されている。
図６９（Ｃ１）、（Ｃ２）において、端子電極層７６４ａ及び端子電極層７６４ｂはゲート配線層と同材料同工程で形成されている。シール材外部に延長して形成されたソース配線層７６５ａに端子電極層７６４ａが接続され、端子電極層７６４ａとＦＰＣ７０２ａとが異方性導電膜７０７ａを介して接続されている。一方、端子電極層７６４ｂはシール材外部に延長して形成されたゲート配線層で形成され、端子電極層７６４ｂとＦＰＣ７０２ｂとが異方性導電膜７０７ｂを介して接続されている。
本実施の形態では、スイッチングＴＦＴはシングルゲート構造を示したが、ダブルゲート構造などのマルチゲート構造でもよい。
以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度（２〜５０ｃｍ2／Vｓｅｃ程度）が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が可能な液晶表示装置を作製することが可能である。よってＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、レーザ光照射の微細な加工により、配線等の細線化も自由に設計できる。本発明により、所望なパターンを制御性よく形成でき、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の液晶表示装置を歩留まりよく作製することができる。
（実施の形態２０）
本実施の形態を、図５４乃至５９を用いて説明する。本実施の形態は、画素領域を実施の形態１で作製した画素領域で、画素が有する薄膜トランジスタがマルチゲート型である場合を適用したものである。また、周辺駆動回路領域も本発明を用いた薄膜トランジスタにより作製され、実施の形態２で作製されるｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタからなるＣＭＯＳを適用している。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図５９は本実施の形態で作製する液晶表示装置の画素領域の上面図であり、図５４乃至図５７、図５８（Ｂ）は、各工程の図５９における線ｅ−ｆ、ｇ−ｈの断面図である。また、図５４乃至図５７におけるｉ−ｊの領域は、図５８（Ａ）の液晶表示装置の周辺駆動回路領域である線ｌ−ｓ、ｔ−ｋ、ｉ−ｊに対応する断面図である。
基板５３００上に導電膜を形成し、レジストからなるマスクによってパターニングを行い、ゲート電極層５３０１、ゲート電極層５３０２、ゲート電極層５３０３ａ、ゲート電極層５３０３ｂ、ゲート電極層５３０３ｃ、画素電極層５３０４を形成する。本実施の形態では、ゲート電極層を透明導電膜の単層で形成するが、積層構造としてもよい。積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮとＷとの積層、ＴａＮとＭｏとの積層、ＴａＮとＣｒとの積層、ＴｉＮとＷとの積層、ＴｉＮとＭｏとの積層、ＴｉＮとＣｒとの積層などを用いることができる。本実施の形態では、液滴吐出法によって酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）を含む組成物を吐出し、焼成してゲート電極層形成領域を含む近傍に導電膜を形成する。この導電膜をレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングし、ゲート電極層５３０１、ゲート電極層５３０２、ゲート電極層５３０３ａ、ゲート電極層５３０３ｂ、ゲート電極層５３０３ｃ、画素電極層５３０４を形成する。
ゲート電極層５３０１、ゲート電極層５３０２、ゲート電極層５３０３ａ、ゲート電極層５３０３ｂ、ゲート電極層５３０３ｃ、画素電極層５３０４上にゲート絶縁層を形成し、ゲート絶縁層上に非晶質半導体膜５３０６を形成する（図５４（Ａ）参照。）。本実施の形態では、ゲート絶縁層として、窒化珪素からなるゲート絶縁層５３０５ａと酸化珪素からなるゲート絶縁層５３０５ｂを積層する。非晶質半導体膜５３０６は、非晶質珪素膜を用いる。ゲート絶縁層５３０５ａ、ゲート絶縁層５３０５ｂ及び非晶質半導体膜５３０６は、プラズマＣＶＤ法により、ガス種の切り替えのみで連続的に形成する。連続的に形成することで、工程が簡略化し、大気中の汚染物質が膜表面や界面に付着するのを防ぐことができる。
非晶質半導体膜５３０６上に、結晶化を促進、助長する元素を導入する方法として、金属膜５３０７を形成する。金属膜５３０７は非常に膜厚が薄いため膜としての形状を保っていない場合がある。本実施の形態では、Ｎｉを１００ｐｐｍを含有した水溶液をスピンコーティング法により塗布し、金属膜５３０７を形成する。金属膜５３０７を塗布された非晶質半導体膜５３０６を加熱し、結晶化させる。本実施の形態では、５５０℃で４時間加熱処理を行い、結晶性半導体膜５３０９を形成する（図５４（Ｂ）参照。）。
結晶性半導体膜５３０９上に、ｎ型を有する半導体膜５３０８を形成する。本実施の形態では、ｎ型を有する半導体膜５３０８として、ｎ型を付与する不純物元素としてリン（Ｐ）を含む非晶質珪素膜をプラズマＣＶＤ法により１００ｎｍ形成する。ｎ型を有する半導体膜５３０８をゲッタリングシンクとして、加熱処理を行い、結晶性半導体膜５３０９中の金属元素をゲッタリングする（図５４（Ｃ）参照。）。結晶性半導体膜中の金属元素は加熱処理により矢印の方向へ移動し、ｎ型を有する半導体膜５３０８中に捕獲される。よって、結晶性半導体膜５３０９は、膜中の金属元素が軽減された結晶性半導体膜５３１０となり、ｎ型を有する半導体膜５３０８は、ｎ型を付与する不純物元素（本実施の形態ではＰ）と金属元素（本実施の形態ではＮｉ）を含むｎ型を有する半導体膜５３１１となる。
結晶性半導体膜５３１０及びｎ型を有する半導体膜５３１１をパターニングし、半導体層５３１２、半導体層５３１３、半導体層５３１４、ｎ型を有する半導体層５３１５、ｎ型を有する半導体層５３１６、及びｎ型を有する半導体層５３１７を形成することができる（図５５（Ａ）参照。）。これらの半導体層のパターニングも、本発明のレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングすることができる。
次に、半導体層５３１２、ｎ型を有する半導体層５３１５を覆うマスク５３１８ａ、半導体層５３１６のチャネル形成領域及びｎ型を有する半導体層５３１６のチャネル形成領域を覆うマスク５３１８ｂ、半導体層５３１４及びｎ型を有する半導体層５３１７を覆うマスク５３１８ｃを形成する。ｐ型を付与する不純物元素５３１９を添加し、ｐ型を有する半導体層５３１６中に、ｐ型の不純物領域５３２０ａ、ｐ型の不純物領域５３２０ｂを形成する（図５５（Ｂ）参照。）。本実施の形態では、イオンドーピング法を用いてｐ型を付与する不純物元素を添加する。その後、５５０℃で４時間加熱処理を行い、不純物元素の添加領域を活性化する。
次に、駆動回路領域において、一部のＴＦＴのゲート電極とソース電極又はドレイン電極とを接続させるために、フォトマスクを用いてゲート絶縁層５３０５ａ、ゲート絶縁層５３０５ｂの一部をエッチングして、図４０に示すようなコンタクトホール８９０を形成する。図４０において、本実施の形態では、ゲート電極層３０１はゲート電極層５３０１に、ゲート電極層３０２はゲート電極層５３０２に、半導体層３７１は半導体層５３７１に、半導体層３７２は半導体層５３７２に、ソース電極層又はドレイン電極層３２７ａはソース電極層又はドレイン電極層５３２７ａに、ソース電極層又はドレイン電極層３２７ｂはソース電極層又はドレイン電極層５３２７ｂに、ソース電極層又はドレイン電極層３２７ｃはソース電極層又はドレイン電極層５３２７ｃにそれぞれ対応している。本実施の形態では、画素電極層とソース電極層又はドレイン電極層との接続を、層間絶縁層に形成するコンタクトホールを介して行うが、ソース電極層又はドレイン電極層と画素電極層を層間絶縁層を介さないで接続してもよい。この場合、画素電極層に達する開口部を、コンタクトホール８９０と同時に形成することができる。その後、これらのコンタクトホールにソース電極層又はドレイン電極層を形成し、それぞれゲート電極層、又は画素電極層と電気的に接続する。
マスク５３１８ａ、マスク５３１８ｂ及びマスク５３１８ｃを除去した後、半導体層５３１２、半導体層５３１３及び半導体層５３１４上に、導電層５３２１、導電層５３２２を形成する。本実施の形態では、液滴吐出法を用いて、選択的に導電層５３２１、導電層５３２２を形成し、材料のロスを軽減する。導電性材料として銀（Ａｇ）を用い、液滴吐出装置５３８０ａ、液滴吐出装置５３８０ｂよりＡｇを含む組成物を吐出し、３００℃で焼成して、導電層５３２１、導電層５３２２を形成する（図５５（Ｃ）参照。）。また、同工程で、容量配線層となる導電層３７０も、画素電極層５３０４上のゲート絶縁層５３０５ｂ上に形成する。
実施の形態１で、図８を用いて説明したように、導電層５３２１、導電層５３２２を精密にパターニングし、ソース電極層又はドレイン電極層５３２７ａ、ソース電極層又はドレイン電極層５３２７ｂ、ソース電極層又はドレイン電極層５３２７ｃ、ソース電極層又はドレイン電極層５３２８ａ、ソース電極層又はドレイン電極層５３２８ｂ、ソース電極層又はドレイン電極層５３２８ｃ、容量配線層５３３２を形成する。ソース電極層又はドレイン電極層５３２７ａ、ソース電極層又はドレイン電極層５３２７ｂ、ソース電極層又はドレイン電極層５３２７ｃ、ソース電極層又はドレイン電極層５３２８ａ、ソース電極層又はドレイン電極層５３２８ｂ、ソース電極層又はドレイン電極層５３２８ｃを、マスクとして、半導体層５３１２、半導体層５３１３、半導体層５３１４、ｎ型を有する半導体層５３１５、ｎ型を有する半導体層５３１６、及びｎ型を有する半導体層５３１７をエッチングし、半導体層３７１、半導体層３７２、半導体層３７３、ｎ型を有する半導体層５３２４ａ、ｎ型を有する半導体層５３２４ｂ、ｐ型を有する半導体層５３２５ａ、ｐ型を有する半導体層５３２５ｂ、ｎ型を有する半導体層５３２６ａ、ｎ型を有する半導体層５３２６ｂ、ｎ型を有する半導体層５３２６ｃを形成する。エッチングはドライエッチング又はウェットエッチングを用いることができる。本実施の形態では、ドライエッチング法を用いる。
以上の工程で、CMOSを構成するｎチャネル型薄膜トランジスタ５３３５及びｐチャネル型薄膜トランジスタ５３３６、ｎチャネル型薄膜トランジスタ５３３７、容量素子５３３８を形成することができる（図５６（Ａ）参照。）。本実施の形態ではCMOS構造としたが、本発明はそれに限定されず、PMOS構造でもNMOS構造としてもよい。
パッシベーション膜となる絶縁膜５３３０を形成する。本実施の形態では、絶縁膜５３３０を、半導体層に接する側から、膜厚１５０ｎｍの酸化珪素膜と膜厚２００ｎｍの窒化珪素膜との積層膜で形成する。絶縁膜５３３０は、他の珪素を含む膜で形成しても良く、酸化珪素膜の代わりに酸化窒化珪素膜を用い、酸化窒化珪素膜と窒化珪素膜の積層としてもよい。
絶縁膜５３３０には酸素を含ませるように形成し、温度３００〜５００℃窒素雰囲気下で加熱処理を行い、半導体層の水素化を行う。
絶縁膜５３３０上に絶縁層５３３９を形成する。本実施の形態では、スリットコーターを用いて、アルキル基を含む酸化珪素膜を形成する。絶縁層５３３９、絶縁膜５３３０にソース電極層又はドレイン電極層５３２８ｂに達する開口部５３４０ａを、絶縁層５３３９、絶縁膜５３３０、ゲート絶縁層５３０５ａ、ゲート絶縁層５３０５ｂに、画素電極層５３０４に達する開口部５３４０ｂ及びゲート電極層５３０３ｃに達する開口部５３４０ｃを形成する（図５６（Ｂ）参照。）。開口部を形成するパターニングには、本発明のレーザ光による微細加工を用いることができる。また、本実施の形態では、ドライエッチングにより開口部を形成する。
次にゲート配線層５３４１及びゲート配線層５３４２を形成する。本実施の形態では、ゲート配線層を、Ａｇを用い、液滴吐出法によって形成する。導電性材料としてＡｇを含む組成物を開口部５３４０ａ、開口部５３４０ｂ、開口部５３４０ｃに吐出し、３００℃で焼成する。以上の工程より、ソース電極層又はドレイン電極層５３２８ｂと画素電極層５３０４を電気的に接続するゲート配線層５３４１と、ゲート電極層５３０３ｃと電気的に接続するゲート配線層５３４２を形成する（図５６（Ｃ）参照。）。
図５９に本実施の形態で作製する液晶表示装置の画素領域の上面図を示す。画素領域に設けられる薄膜トランジスタはマルチゲート型である。画素領域には、ゲート電極層５３０３ａ、ゲート電極層５３０３ｂ、画素電極層５３０４、半導体層３７３、ソース電極層又はドレイン電極層５３２８ａ、ソース電極層又はドレイン電極層５３２８ｂ、ソース電極層又はドレイン電極層５３２８ｃ、容量配線層５３３２、ゲート配線層５３４２、ゲート配線層５３４１である。
次に、図５７に示すように、画素電極層５３０４を覆って、印刷法やスピンコート法により、配向膜と呼ばれる絶縁層５３４３を形成する。なお、絶縁層５３４３は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビング処理を行う。続いて、シール材５３５１を画素を形成した周辺の領域に形成する。
その後、配向膜として機能する絶縁層５３４５、カラーフィルタとして機能する着色層５３４６、対向電極として機能する導電体層５３４７、偏光板５３５０が設けられた対向基板５３４８と基板５３００とをスペーサ５３７５を介して貼り合わせ、その空隙に液晶層５３４４を設けることにより液晶表示パネルを作製することができる（図５８参照。）。スペーサは、スペーサは数μｍの粒子を散布して設ける方法でも良いが、本実施の形態では基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料を、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状などを用いることができ、特別な限定はない。シール材にはフィラーが混入されていても良く、さらに対向基板５３４８には、遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、液晶表示装置内部と外部を電気的に接続するための端子電極層５３５２に、異方性導電膜５３５３によってFPC５３５４が接着され、端子電極層５３５２と電気的に接続する。
図５８（Ａ）に、表示装置の上面図を示す。図５８（Ａ）で示すように、画素領域５３６０、走査線駆動領域５３６１ａ、走査線駆動領域５３６１ｂが、シール材５３５１によって、基板５３００と封止基板５３４８との間に封止され、基板５３００上にＩＣドライバによって形成された信号線駆動回路５３６２が設けられている。本実施の形態において、偏光板は対向基板３５４８側にしか設けられていないが、ＴＦＴを有する基板５３００側にも設けてもよい。
本実施の形態で示す図５８の液晶表示装置は、ゲート電極層５３０１、ゲート電極層５３０２、ゲート電極層５３０３ａ、ゲート電極層５３０３ｂ、画素電極層５３０４を単層構造で示しているが、前述したように、ゲート電極層を２層以上の複数層積層してもよい。ゲート電極層及び画素電極層を積層構造にした例を図７０に示す。
積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮ＼Ｗ、ＴａＮ＼Ｍｏ、ＴａＮ＼Ｃｒ、ＴｉＮ＼Ｗ、ＴｉＮ＼Ｍｏ、ＴｉＮ＼Ｃｒなどを用いることができる。本実施の形態では第１のゲート電極層５３０１ａ、第１のゲート電極層５３０２ａ、第１のゲート電極層５３０３ａ１、第１のゲート電極層５３０３ｂ１、第１のゲート電極層５３０３ｃ１としてＴａＮを用い、第２のゲート電極層５３０１ｂ、第２のゲート電極層５３０２ｂ、第２のゲート電極層５３０３ａ２、第２のゲート電極層５３０３ｂ２、第２のゲート電極層５３０３ｃ２としてＷを用いる。同工程で形成される画素電極層においても、第１の画素電極層５３０４ａとしてＴａＮ膜を、第２の画素電極層５３０４ｂとしてＷ膜を形成する。このようにゲート電極層及び画素電極層を積層構造とすることができる。また、画素電極層を単層構造で形成し、ゲート電極層を積層構造としてもよく、反対に、画素電極層を積層構造としゲート電極層を単層構造としてもよい。液晶表示装置に要求される機能に応じて適宜設定すればよい。
以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が可能な液晶表示装置を作製することが可能である。よってＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
（実施の形態２１）
実施の形態１では、ゲート電極層と、ソース電極層又はドレイン電極層（ソース配線層も含む）及び容量配線層とがゲート絶縁層を介して積層し、ソース電極層又はドレイン電極層（ソース配線層も含む）とゲート配線層とが層間絶縁層を介して積層している多層構造を用いている。本実施の形態では、これらの積層構造が異なる例を図６２乃至図６７、及び図６８を用いて説明する。図６２（A）乃至図６７（Ａ）は、液晶表示装置の上面図であり、図６２（B）乃至図６４（Ｂ）は、図６２（Ａ）乃至図６４（Ａ）において線ｘ１−ｖ１、線ｘ２−ｖ２、線ｘ３−ｖ３による断面図である。図６５（A）乃至図６８（Ａ）は、液晶表示装置の上面図であり、図６５（B）乃至図６８（Ｂ）は、図６５（Ａ）乃至図６８（Ａ）において線ｙ１−ｚ１、線ｙ２−ｚ２、線ｙ３−ｚ３による断面図である。
図６２（A）は、液晶表示装置の上面図であり、図６２（B）は、図６２（Ａ）における線ｘ１−ｖ１による断面図、図６２（Ｃ）は、図６２（Ａ）における線Ｍ−Ｎによる断面図である。図６２に示す液晶表示装置は、実施の形態１で示すようにソース電極層又はドレイン電極層と画素電極層が、ゲート配線層によって電気的に接続されている構造ではなく、ソース電極層又はドレイン電極層５６００が直接画素電極層５６１１と接するように形成され、電気的に接続している構造である。このように直接ソース電極層又はドレイン電極層５６１０が画素電極層５６１１に接続する構造でもよく、反射型液晶表示装置ならば、反射性を有する材料をソース電極層又はドレイン電極層５６１０に用い、画素電極層５６１１と積層するような構造であってもよい。
図６２において、液晶表示装置の画素領域内には、基板５６００上にゲート電極層５６０１ａ、ゲート電極層５６０１ｂ、画素電極層５６０１、ゲート絶縁層５６０２ａ、ゲート絶縁層５６０２ｂ、容量配線層５６０４、ソース電極層又はドレイン電極層５６０３ａ、ソース電極層又はドレイン電極層５６０３ｂ、ゲート配線層５６０７、半導体層５６０８、ｎ型を有する半導体層５６０９ａ、ｎ型を有する半導体層５６０９ｂ、パッシベーション膜である絶縁膜５６０５、絶縁層５６０６が形成されている。
絶縁膜５６０５は必ずしも必要ではないが、絶縁膜５６０５を形成すると、パッシベーション膜として機能するので、より液晶表示装置の信頼性が向上する。また、絶縁膜５６０５を形成し、熱処理を行うと、絶縁膜５６０５中に含まれる水素によって半導体層の水素化を行うことができる。
図６２（Ｂ）で示すようにソース電極層又はドレイン電極層５６０３ｂは、層間絶縁層である絶縁層５６０６を介して、ゲート配線層５６０７と積層しており、ゲート配線層５６０７は、ゲート電極層５６０１ａ、ゲート電極層５６０１ｂと絶縁層５６０６、絶縁膜５６０５、ゲート絶縁層５６０２ａ、ゲート絶縁層５６０２ｂに形成されたコンタクトホールで接続されている。よってゲート配線層５６０７と、ソース電極層又はドレイン電極層５６０３ｂ及び容量配線層５６０４とはショートしない構造となっている。
図６３（A）は、液晶表示装置の上面図であり、図６３（B）は、図６３（Ａ）における線ｘ２−ｖ２による断面図である。図６３において、液晶表示装置の画素領域内には、基板５６２０上にゲート電極層５６２１ａ、ゲート電極層５６２１ｂ、ゲート絶縁層５６２２ａ、ゲート絶縁層５６２２ｂ、容量配線層５６２４、ソース電極層又はドレイン電極層５６２３ａ、ソース電極層又はドレイン電極層５６２３ｂ、ゲート配線層５６２７ａ、ゲート配線層５６２７ｂ、パッシベーション膜である絶縁膜５６２５、絶縁層５６２６が形成されている。
図６３（Ｂ）で示すようにソース電極層又はドレイン電極層５６２３ｂは、層間絶縁層である絶縁層５６２６を介して、ゲート配線層５６２７ｂと積層しており、ゲート配線層５６２７ｂは、ゲート電極層５６２１ａ、ゲート電極層５６２１ｂと絶縁層５６２６、絶縁膜５６２５、ゲート絶縁層５６２２ａ、ゲート絶縁層５６２２ｂに形成されたコンタクトホールで接続されている。よってゲート配線層５６２７ｂと、ソース電極層又はドレイン電極層５６２３ｂ及び容量配線層５６２４とはショートしない構造となっている。また、図６３で示す液晶表示装置は、ゲート配線層とゲート電極層は連続的ではなく断続的に形成され、お互いにコンタクトホールを介して電気的な接続を取りながら形成されている構造となっている。よって、ソース電極層又はドレイン電極層５６２３ｂ、容量配線層５６２４が形成されている領域では、ゲート電極層５６２１ａとゲート電極層５６２１ｂとは、絶縁膜５６２６上に形成するゲート配線層５６２７ｂとコンタクトホールにおいて接続することで電気的に接続されている。
図６４（A）は、液晶表示装置の上面図であり、図６４（B）は、図６４（Ａ）における線ｘ３−ｖ３による断面図である。図６４において、液晶表示装置の画素領域内には、基板５６３０上にゲート電極層５６３１ａ、ゲート電極層５６３１ｂ、ゲート絶縁層５６３２ａ、ゲート絶縁層５６３２ｂ、容量配線層５６３４、ソース電極層又はドレイン電極層５６３３ａ、ソース電極層又はドレイン電極層５６３３ｂ、ゲート配線層５６３７ａ、ゲート配線層５６３７ｂ、配線層５６３８ａ、配線層５６３８ｂ、パッシベーション膜である絶縁膜５６３５、絶縁層５６３６が形成されている。
図６４（Ｂ）で示すようにソース電極層又はドレイン電極層５６３３ｂは、層間絶縁層である絶縁層５６３６を介して、ゲート配線層５６３７ｂと積層している。図６３で示す液晶表示装置において、ゲート電極層５６２１ａとゲート配線層５６２７ａ及びゲート配線層５６２７ｂとは直接接続している。しかし図６４で示す液晶表示装置では、ゲート電極層５６３１ａと、ゲート配線層５６３７ａ及びゲート配線層５６３７ｂとは、ソース電極層と同材料、同工程で形成される配線層５６３８ａを介して電気的に接続される。よって、ゲート電極層５６３１ａはゲート絶縁層５６３２ａ、ゲート絶縁層５６３２ｂ上に形成される配線層５６３８ａとコンタクトホールで接続し、配線層５６３８ａは、ゲート配線層５６３７ａ及びゲート配線層５６３７ｂとコンタクトホールを介して接続する。よって、ゲート電極層５６３１ａ、ゲート配線層５６３７ａ、及びゲート配線層５６３７ｂは電気的に接続する。ソース電極層又はドレイン電極層５６３３ｂ、容量配線層５６３４は層間絶縁層である絶縁層５６３６を介してゲート配線層５６３７ｂと積層されるので、ソース電極層又はドレイン電極層５６３３ｂ及び容量配線層５６３４とゲート配線層５６３７ｂとはショートしない構造となっている。
図６２、図６３及び図６４は層間絶縁層として絶縁層を、広範囲にわたって覆うように形成した場合を示した。図６５、図６６及び図６７は配線層間を隔てる層間絶縁層を、液滴吐出法を用いて必要な個所のみに選択的に形成する例を示す。
図６５は図６２に、図６６は図６３に、図６７は図６４の液晶表示装置にそれぞれ対応しており、層間絶縁層の構造が異なる構造となっている。図６５（A）は、液晶表示装置の上面図であり、図６５（Ｂ）は、図６５（Ａ）における線Ｙ１−Ｚ１による断面図である。図６５において、ソース電極層又はドレイン電極層５６０３ｂ及び容量配線層５６０４を覆うように絶縁層５６５０が液滴吐出法により形成されている。その絶縁層５６５０上を跨ぐようにゲート配線層５６０７が形成されている。ゲート配線層５６０７上には、パッシベーション膜として絶縁膜５６６０が形成されている。絶縁膜５６６０は必ずしも必要ではないが、形成することで信頼性を向上させることができる。また本実施の形態では、絶縁層５６５０単層で形成するが、絶縁層５６５０の上、または下に絶縁膜を形成して積層構造としてもよい。
図６６（A）は、液晶表示装置の上面図であり、図６６（Ｂ）は、図６６（Ａ）における線Ｙ２−Ｚ２による断面図である。図６６においても図６５と同様に、ソース電極層又はドレイン電極層５６２３ｂ及び容量配線層５６２４を覆うように絶縁層５６５１が、液滴吐出法により選択的に形成されている。その絶縁層５６５１上を跨ぐようにゲート配線層５６２７ｂが形成され、ゲート電極層５６２１ａとコンタクトホールにより接続されている。ゲート配線層５６２７ａ上には、パッシベーション膜として絶縁膜５６６１が形成されている。
図６７（A）は、液晶表示装置の上面図であり、図６７（Ｂ）は、図６７（Ａ）における線Ｙ３−Ｚ３による断面図である。図６７においても図６５と同様に、ソース電極層又はドレイン電極層５６３３ｂ及び容量配線層５６３４を覆うように絶縁層５６５２が、液滴吐出法により選択的に形成されている。その絶縁層５６５２上を跨ぐようにゲート配線層５６３７ｂが形成され、配線層５６３８ａを介してゲート配線層５６３７ａ及びゲート電極層５６３１ａと電気的に接続している。
絶縁層５６５０、絶縁層５６５１、絶縁層５６５２のように配線層間のショートを防ぐための絶縁層を、液滴吐出法を用いて選択的に形成すると、材料のロスが軽減する。また、直接配線間が接するように形成することができるので、絶縁層にコンタクトホールを形成する工程が減る。よって、工程が簡略化し低いコスト、高い生産性を得ることができる。
図６８の液晶表示装置もソース電極層又はドレイン電極層５６４３ｂ及び容量配線層５６４４と配線層５６４７ｂを物理的に隔てるために設ける絶縁層５６５３を液滴吐出法を用いて選択的に形成する例である。図６５乃至図６７における液晶表示装置では、絶縁層上にゲート配線層を跨ぐように形成することで、ソース電極層又はドレイン電極層とゲート配線層とのショートを防いでいた。図６８の液晶表示装置では、ゲート電極層５６４１ａ、ゲート電極層５６４１ｂを形成する工程で、配線層５６４７ａ、配線層５６４７ｂを形成する。その後ソース電極層又はドレイン電極層５６４３ａ、容量配線層５６４４を形成する前に、配線層５６４７ａ、配線層５６４７ｂを覆うゲート絶縁層の一部をエッチングによって除去する。配線層５６４７ｂ上の一部に絶縁層５６５３を液滴吐出法によって選択的に形成し、絶縁層５６５３上にソース電極層又はドレイン電極層５６４３ａ、容量配線層５６４４を形成する。ソース電極層又はドレイン電極層５６４３ｂ及び容量配線層５６４４を形成するのと同工程で、配線層５６４８ａ、配線層５６４８ｂをゲート電極層５６４１ａ、ゲート電極層５６４１ｂとそれぞれ接するように形成する。配線層５６４８ａと配線層５６４８ｂとは、絶縁層５６５３の下で配線層５６４７ｂによって電気的に接続されている。このように、絶縁層５６５３の下層でゲート配線層とゲート電極層を電気的に接続することができる。
以上の工程で示すように、信頼性の高い液晶表示装置を低コストで生産性よく作製することができる。
本発明の表示装置を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明のＥＬ表示モジュールの構成を説明する図。 本発明のＥＬ表示モジュールの構成を説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明に適用することのできるレーザビーム直接描画装置の構成を説明する図。 本発明に適用することのできる液滴吐出装置の構成を説明する図。 本発明が適用される電子機器を示す図。 本発明のＥＬ表示パネルを説明する上面図。 本発明のＥＬ表示パネルを説明する上面図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明が適用される電子機器を示す図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明が適用される保護回路を示す図。 本発明のＥＬ表示パネルを説明する図。 本発明の表示装置の説明する図。 本発明に適用できる発光素子の構成を説明する図。 本発明の表示装置の説明する図。 本発明のＥＬ表示パネルに適用できる画素の構成を説明する回路図。 本発明の表示装置を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明に適用することのできる液晶滴下方法を説明する図。 本発明の表示モジュールの構成を説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示パネルを説明する図。 本発明の表示装置の説明する図。 本発明の表示モジュールの構成を説明する図。

Claims (25)

  1. 絶縁表面上に設けられたゲート電極層及び画素電極層を有し、
    前記ゲート電極層上にゲート絶縁層を有し、
    前記ゲート絶縁層上に結晶性半導体層を有し、
    前記結晶性半導体層に接して一導電型を有する半導体層を有し、
    前記一導電性を有する半導体層に接してソース電極層及びドレイン電極層を有し、
    前記ソース電極層、前記ドレイン電極層及び前記画素電極層上に絶縁層を有し、
    前記絶縁層は前記ソース電極層または前記ドレイン電極層に達する第１の開口部を有し、
    前記ゲート絶縁層及び前記絶縁層は画素電極層に達する第２の開口部を有し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と前記画素電極層とが電気的に接続する配線層を有することを特徴とする表示装置。
  2. 絶縁表面上に設けられたゲート電極層及び第１の電極層を有し、
    前記ゲート電極層上にゲート絶縁層を有し、
    前記ゲート絶縁層上に結晶性半導体層を有し、
    前記結晶性半導体層に接して一導電型を有する半導体層を有し、
    前記一導電性を有する半導体層に接してソース電極層及びドレイン電極層を有し、
    前記ソース電極層、前記ドレイン電極層及び前記第１の電極層上に第１の絶縁層を有し、
    前記第１の絶縁層は前記ソース電極層または前記ドレイン電極層に達する第１の開口部を有し、
    前記ゲート絶縁層及び前記第１の絶縁層は前記第１の電極層に達する第２の開口部を有し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と前記第１の電極層とが電気的に接続する配線層を有し、
    前記第１の電極層の一部、及び前記配線層を覆う第２の絶縁層を有し、
    前記第１の電極層上に電界発光層を有し、
    前記電界発光層上に第２の電極層を有することを特徴とする表示装置。
  3. 請求項１又は請求項２において、前記一導電性を有する半導体層は金属元素を含むことを特徴とする表示装置。
  4. 絶縁表面上に設けられたゲート電極層及び画素電極層を有し、
    前記ゲート電極層上にゲート絶縁層を有し、
    前記ゲート絶縁層上にソース領域及びドレイン領域が設けられた結晶性半導体層を有し、
    前記ソース領域及び前記ドレイン領域に接してソース電極層及びドレイン電極層を有し、
    前記ソース電極層、前記ドレイン電極層及び前記画素電極層上に絶縁層を有し、
    前記絶縁層は前記ソース電極層または前記ドレイン電極層に達する第１の開口部を有し、
    前記ゲート絶縁層及び前記絶縁層は画素電極層に達する第２の開口部を有し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と前記画素電極層とが電気的に接続する配線層を有することを特徴とする表示装置。
  5. 絶縁表面上に設けられたゲート電極層及び第１の電極層を有し、
    前記ゲート電極層上にゲート絶縁層を有し、
    前記ゲート絶縁層上にソース領域及びドレイン領域が設けられた結晶性半導体層を有し、
    前記ソース領域及び前記ドレイン領域に接してソース電極層及びドレイン電極層を有し、
    前記ソース電極層、前記ドレイン電極層及び前記第１の電極層上に第１の絶縁層を有し、
    前記第１の絶縁層は前記ソース電極層または前記ドレイン電極層に達する第１の開口部を有し、
    前記ゲート絶縁層及び前記第１の絶縁層は前記第１の電極層に達する第２の開口部を有し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と前記第１の電極層とが電気的に接続する配線層を有し、
    前記第１の電極層の一部、及び前記配線層を覆う第２の絶縁層を有し、
    前記第１の電極層上に電界発光層を有し、
    前記電界発光層上に第２の電極層を有することを特徴とする表示装置。
  6. 請求項４又は請求項５において、前記ソース領域及び前記ドレイン領域は金属元素を含むことを特徴とする表示装置。
  7. 請求項１又は請求項４において、前記ゲート電極層及び前記画素電極層はタングステン、モリブデン、ジルコニア、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数からなることを特徴とする表示装置。
  8. 請求項１又は請求項４において、前記ゲート電極層及び前記画素電極層はインジウム錫酸化物、酸化珪素を含むインジウム錫酸化物、酸化亜鉛、酸化スズ、酸化インジウム酸化亜鉛合金からなることを特徴とする表示装置。
  9. 請求項２又は請求項５において、前記ゲート電極層及び前記第１の電極層はタングステン、モリブデン、ジルコニア、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数からなることを特徴とする表示装置。
  10. 請求項２又は請求項５において、前記ゲート電極層及び前記第１の電極層はインジウム錫酸化物、酸化珪素を含むインジウム錫酸化物、酸化亜鉛、酸化スズ、酸化インジウム酸化亜鉛合金からなることを特徴とする表示装置。
  11. 請求項１乃至１０のいずれか一項において、前記ゲート絶縁層及び前記第１の絶縁層は前記ゲート電極層に達する第３の開口部を有し、
    前記第３の開口部に前記ゲート電極層に接するゲート配線層を有することを特徴とする表示装置。
  12. 画素領域及び駆動回路領域を同一基板上に有し、
    前記駆動回路領域において前記基板上に第１のゲート電極層及び第２のゲート電極層を有し、
    前記第１のゲート電極層及び前記第２のゲート電極層上にゲート絶縁層を有し、
    前記ゲート絶縁層上に第１の結晶性半導体層及び第２の結晶性半導体層を有し、
    前記第１の結晶性半導体層に接してｎ型を有する半導体層を有し、
    前記第１の結晶性半導体層に接してｐ型を有する半導体層を有し、
    前記ｎ型を有する半導体層に接する第１のソース電極層及び第１のドレイン電極層を有し、
    前記ｐ型を有する半導体層に接する第２のソース電極層及び第２のドレイン電極層を有し、
    前記画素領域において前記基板上に画素電極層を有し、
    前記画素電極層の一部がゲート絶縁層で覆われていることを特徴とする表示装置。
  13. 画素領域及び駆動回路領域を同一基板上に有し、
    前記駆動回路領域において前記基板上に第１のゲート電極層及び第２のゲート電極層を有し、
    前記第１のゲート電極層及び前記第２のゲート電極層上にゲート絶縁層を有し、
    前記ゲート絶縁層上に第１の結晶性半導体層及び第２の結晶性半導体層を有し、
    前記第１の結晶性半導体層に接してｎ型を有する半導体層を有し、
    前記第１の結晶性半導体層に接してｐ型を有する半導体層を有し、
    前記ｎ型を有する半導体層に接する第１のソース電極層及び第１のドレイン電極層を有し、
    前記ｐ型を有する半導体層に接する第２のソース電極層及び第２のドレイン電極層を有し、
    前記画素領域において前記基板上に第１の電極層を有し、
    前記第１の電極層上に電界発光層を有し、
    前記電界発光層上に第２の電極層を有し、
    前記第１の電極層の一部がゲート絶縁層で覆われていることを特徴とする表示装置。
  14. 請求項１乃至１４のいずれか一項における表示装置によって表示画面を構成されたテレビジョン装置。
  15. 絶縁表面上に導電層を形成し、
    前記導電層上にレジストを形成し、
    前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
    前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び画素電極層を形成し、
    前記ゲート電極層及び前記画素電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に非晶質半導体層を形成し、
    前記非晶質半導体層に金属元素を添加して加熱し、前記非晶質半導体層を結晶化し、結晶性半導体層を形成し、
    前記結晶性半導体層に接して一導電型を有する半導体層を形成し、
    前記結晶性半導体層及び前記一導電型を有する半導体層を加熱し、
    前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
    前記ソース領域及び前記ドレイン領域に接してソース電極層及びドレイン電極層を形成し、
    前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
    前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第１の開口部、及び前記絶縁層と前記ゲート絶縁層に前記画素電極層に達する第２の開口部を形成し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層及び前記画素電極層を電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
  16. 絶縁表面上に導電層を形成し、
    前記導電層上にレジストを形成し、
    前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
    前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、
    前記ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に非晶質半導体層を形成し、
    前記非晶質半導体層に金属元素を添加して加熱し、前記非晶質半導体層を結晶化し、結晶性半導体層を形成し、
    前記結晶性半導体層に接して一導電型を有する半導体層を形成し、
    前記結晶性半導体層及び前記一導電型を有する半導体層を加熱し、
    前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
    前記ソース領域及び前記ドレイン領域に接してソース電極層及びドレイン電極層を形成し、
    前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
    前記第１の絶縁層に前記ソース電極層または前記ドレイン電極層に達する第１の開口部、及び前記第１の絶縁層と前記ゲート絶縁層に前記第１の電極層に達する第２の開口部を形成し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第１の電極層を電気的に接続する配線層を形成し、
    前記第１の電極層の一部、及び前記配線層を覆う第２の絶縁層を形成し、
    前記第１の電極層上に電界発光層を形成し、
    前記電界発光層上に第２の電極層を形成することを特徴とする表示装置の作製方法。
  17. 絶縁表面上に導電層を形成し、
    前記導電層上にレジストを形成し、
    前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
    前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び画素電極層を形成し、
    前記ゲート電極層及び前記画素電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に第１の半導体層を形成し、
    前記第１の半導体層に金属元素を添加して加熱し、
    前記第１の半導体層に接して第１の不純物元素を有する第２の半導体層を形成し、
    前記第１の半導体層及び前記第１の不純物元素を有する第２の半導体層を加熱し、
    前記第１の不純物元素を有する第２の半導体層を除去し、
    前記第１の半導体層に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、
    前記ソース領域及び前記ドレイン領域に接してソース電極層またはドレイン電極層を形成し、
    前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
    前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第１の開口部、及び前記絶縁層と前記ゲート絶縁層とに前記画素電極層に達する第２の開口部を形成し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層及び前記画素電極層を電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
  18. 絶縁表面上に導電層を形成し、
    前記導電層上にレジストを形成し、
    前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
    前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、
    前記ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に第１の半導体層を形成し、
    前記第１の半導体層に金属元素を添加して加熱し、
    前記第１の半導体層に接して第１の不純物元素を有する第２の半導体層を形成し、
    前記第１の半導体層及び前記第１の不純物元素を有する第２の半導体層を加熱し、
    前記第１の不純物元素を有する第２の半導体層を除去し、
    前記第１の半導体層に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、
    前記ソース領域及び前記ドレイン領域に接してソース電極層またはドレイン電極層を形成し、
    前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
    前記第１の絶縁層に前記ソース電極層または前記ドレイン電極層に達する第１の開口部、及び前記第１の絶縁層と前記ゲート絶縁層とに前記第１の電極層に達する第２の開口部を形成し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第１の電極層を電気的に接続する配線層を形成し、
    前記第１の電極層の一部、及び前記配線層を覆う第２の絶縁層を形成し、
    前記第１の電極層上に電界発光層を形成し、
    前記電界発光層上に第２の電極層を形成することを特徴とする表示装置の作製方法。
  19. 請求項１７又は請求項１８において、前記第１の不純物元素としてＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種を有する半導体層を形成することを特徴とする表示装置の作製方法。
  20. 請求項１７乃至１９のいずれか一項において、前記第２の不純物元素としてリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種を添加することを特徴とする表示装置の作製方法。
  21. 請求項１５乃至２０のいずれか一項において、前記導電層、前記ソース電極層及びドレイン電極層は、導電性材料を含む組成物を吐出して選択的に形成することを特徴とする表示装置の作製方法。
  22. 画素領域及び駆動回路領域において、基板上に導電層を形成し、
    前記導電層をレーザ光を用いて露光して、パターニングし、駆動回路領域に第１のゲート電極層及び第２のゲート電極層、画素領域に第３のゲート電極層及び画素電極層を形成し、
    前記第１のゲート電極層、前記第２のゲート電極層、前記第３のゲート電極層、及び前記画素電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、半導体膜を形成し、
    前記半導体膜に金属元素を添加して加熱し、
    前記半導体膜上にｎ型を有する半導体膜を形成し、
    前記半導体膜及び前記ｎ型を有する半導体膜を加熱し、
    前記半導体膜及び前記ｎ型を有する半導体膜をパターニングし、駆動回路領域において第１の半導体層、第２の半導体層、第１のｎ型を有する半導体層、及び第２のｎ型を有する半導体層を形成し、画素領域において、第３の半導体層及び第３のｎ型を有する半導体層を形成し、
    第１のｎ型を有する半導体層、及び第３のｎ型を有する半導体層を覆う第１のマスクを形成し、
    前記第２のｎ型を有する半導体層にｐ型を付与する不純物元素を添加し、前記第２のｎ型を有する半導体層をｐ型を有する半導体層に反転し、
    前記第１のｎ型を有する半導体層に接して第１のソース電極層及び第１のドレイン電極層を、前記ｐ型を有する半導体層に接して第２のソース電極層及び第２のドレイン電極層を、前記第３のｎ型を有する半導体層に接して第３のソース電極層及び第３のドレイン電極層を形成し、
    前記第１のソース電極層、前記第１のドレイン電極層、前記第２のソース電極層、前記第２のドレイン電極層、前記第３のソース電極層、前記第３のドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
    前記絶縁層に前記第３のソース電極層または前記第３のドレイン電極層に達する第１の開口部と、
    前記絶縁層及び前記ゲート絶縁層に、前記画素電極層に達する第２の開口部を形成し、
    前記第１の開口部及び前記第２の開口部に、前記第３のソース電極層または前記第３のドレイン電極層及び前記画素電極層を電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
  23. 画素領域及び駆動回路領域において、基板上に導電層を形成し、
    前記導電層をレーザ光を用いて露光して、パターニングし、駆動回路領域に第１のゲート電極層及び第２のゲート電極層、画素領域に第３のゲート電極層及び第１の電極層を形成し、
    前記第１のゲート電極層、前記第２のゲート電極層、前記第３のゲート電極層、及び前記第１の電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、半導体膜を形成し、
    前記半導体膜に金属元素を添加して加熱し、
    前記半導体膜上にｎ型を有する半導体膜を形成し、
    前記半導体膜及び前記ｎ型を有する半導体膜を加熱し、
    前記半導体膜及び前記ｎ型を有する半導体膜をパターニングし、駆動回路領域において第１の半導体層、第２の半導体層、第１のｎ型を有する半導体層、及び第２のｎ型を有する半導体層を形成し、画素領域において、第３の半導体層及び第３のｎ型を有する半導体層を形成し、
    第１のｎ型を有する半導体層、及び第３のｎ型を有する半導体層を覆う第１のマスクを形成し、
    前記第２のｎ型を有する半導体層にｐ型を付与する不純物元素を添加し、前記第２のｎ型を有する半導体層をｐ型を有する半導体層に反転し、
    前記第１のｎ型を有する半導体層に接して第１のソース電極層及び第１のドレイン電極層を、前記ｐ型を有する半導体層に接して第２のソース電極層及び第２のドレイン電極層を、前記第３のｎ型を有する半導体層に接して第３のソース電極層及び第３のドレイン電極層を形成し、
    前記第１のソース電極層、前記第１のドレイン電極層、前記第２のソース電極層、前記第２のドレイン電極層、前記第３のソース電極層、前記第３のドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
    前記第１の絶縁層に前記第３のソース電極層または前記第３のドレイン電極層に達する第１の開口部と、
    前記第１の絶縁層及び前記ゲート絶縁層に、前記第１の電極層に達する第２の開口部を形成し、
    前記第１の開口部及び前記第２の開口部に、前記第３のソース電極層または前記第３のドレイン電極層及び前記第１の電極層を電気的に接続する配線層を形成し、
    前記第１の電極層の一部、及び前記配線層を覆う第２の絶縁層を形成し、
    前記第１の電極層上に電界発光層を形成し、
    前記電界発光層上に第２の電極層を形成することを特徴とする表示装置の作製方法。
  24. 請求項２２又は請求項２３において、前記導電層、前記第１のソース電極層、前記第１のドレイン電極層、前記第２のソース電極層、前記第２のドレイン電極層、前記第３のソース電極層、及び前記第３のドレイン電極層は、導電性材料を含む組成物を吐出して選択的に形成することを特徴とする表示装置の作製方法。
  25. 請求項２２乃至２４いずれか一項において、前記第１の絶縁層及び前記第２の絶縁層は、絶縁性材料を含む組成物を吐出して選択的に形成することを特徴とする表示装置の作製方法。
JP2005223785A 2004-08-03 2005-08-02 表示装置及びその作製方法 Expired - Fee Related JP4877873B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005223785A JP4877873B2 (ja) 2004-08-03 2005-08-02 表示装置及びその作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2004227242 2004-08-03
JP2004227242 2004-08-03
JP2004234617 2004-08-11
JP2004234617 2004-08-11
JP2005223785A JP4877873B2 (ja) 2004-08-03 2005-08-02 表示装置及びその作製方法

Publications (3)

Publication Number Publication Date
JP2006080494A true JP2006080494A (ja) 2006-03-23
JP2006080494A5 JP2006080494A5 (ja) 2008-07-03
JP4877873B2 JP4877873B2 (ja) 2012-02-15

Family

ID=36159662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005223785A Expired - Fee Related JP4877873B2 (ja) 2004-08-03 2005-08-02 表示装置及びその作製方法

Country Status (1)

Country Link
JP (1) JP4877873B2 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007333808A (ja) * 2006-06-12 2007-12-27 Mitsubishi Electric Corp アクティブマトリクス表示装置
JP2009128577A (ja) * 2007-11-22 2009-06-11 Hitachi Ltd 有機発光表示装置
KR20110003284A (ko) * 2009-07-03 2011-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20120063506A (ko) * 2009-09-04 2012-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20120102037A (ko) * 2009-06-30 2012-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP2016042586A (ja) * 2009-10-21 2016-03-31 株式会社半導体エネルギー研究所 半導体装置
KR20160114562A (ko) * 2009-02-06 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9705003B2 (en) 2009-03-27 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first and second gate electrodes and stack of insulating layers
JP2018060225A (ja) * 2010-01-20 2018-04-12 株式会社半導体エネルギー研究所 電子機器
JP2018081322A (ja) * 2009-02-20 2018-05-24 株式会社半導体エネルギー研究所 半導体装置
JP2020038970A (ja) * 2008-07-31 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、液晶表示装置
KR20210068000A (ko) * 2008-11-07 2021-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2021100124A (ja) * 2009-07-18 2021-07-01 株式会社半導体エネルギー研究所 電子機器
JP2023021232A (ja) * 2014-06-30 2023-02-10 株式会社半導体エネルギー研究所 入出力装置
JP7464671B2 (ja) 2014-05-29 2024-04-09 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200138543A (ko) 2019-05-31 2020-12-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US11882741B2 (en) 2019-05-31 2024-01-23 Samsung Display Co., Ltd. Display device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410222A (en) * 1987-07-03 1989-01-13 Asahi Glass Co Ltd Substrate for thin film passive element
JPH05267662A (ja) * 1992-03-19 1993-10-15 Hitachi Ltd 相補型薄膜半導体装置およびそれを用いた画像情報処理装置
JP2003241689A (ja) * 2002-02-19 2003-08-29 Canon Inc 有機半導体デバイス及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410222A (en) * 1987-07-03 1989-01-13 Asahi Glass Co Ltd Substrate for thin film passive element
JPH05267662A (ja) * 1992-03-19 1993-10-15 Hitachi Ltd 相補型薄膜半導体装置およびそれを用いた画像情報処理装置
JP2003241689A (ja) * 2002-02-19 2003-08-29 Canon Inc 有機半導体デバイス及びその製造方法

Cited By (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007333808A (ja) * 2006-06-12 2007-12-27 Mitsubishi Electric Corp アクティブマトリクス表示装置
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP2009128577A (ja) * 2007-11-22 2009-06-11 Hitachi Ltd 有機発光表示装置
JP2020038970A (ja) * 2008-07-31 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、液晶表示装置
US9318512B2 (en) 2008-10-24 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10763372B2 (en) 2008-10-24 2020-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with dual and single gate structure transistors
US10153380B2 (en) 2008-10-24 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029851B2 (en) 2008-10-24 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US10170632B2 (en) 2008-10-24 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
US9601603B2 (en) 2008-10-24 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11563124B2 (en) 2008-10-24 2023-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including flip-flop circuit which includes transistors
US11239332B2 (en) 2008-11-07 2022-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20210068000A (ko) * 2008-11-07 2021-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102401287B1 (ko) * 2008-11-07 2022-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220068211A (ko) * 2008-11-07 2022-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102457863B1 (ko) 2008-11-07 2022-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20160114562A (ko) * 2009-02-06 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102038438B1 (ko) 2009-02-06 2019-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11011549B2 (en) 2009-02-20 2021-05-18 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP2018081322A (ja) * 2009-02-20 2018-05-24 株式会社半導体エネルギー研究所 半導体装置
US10586811B2 (en) 2009-02-20 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US11824062B2 (en) 2009-02-20 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US9705003B2 (en) 2009-03-27 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first and second gate electrodes and stack of insulating layers
KR101763379B1 (ko) * 2009-03-27 2017-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180110174A (ko) * 2009-06-30 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US10790383B2 (en) 2009-06-30 2020-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20180233589A1 (en) 2009-06-30 2018-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120102037A (ko) * 2009-06-30 2012-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US11417754B2 (en) 2009-06-30 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101604577B1 (ko) * 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US9293566B2 (en) 2009-06-30 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9299807B2 (en) 2009-06-30 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102011616B1 (ko) * 2009-06-30 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US10418467B2 (en) 2009-06-30 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102256492B1 (ko) 2009-06-30 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101645061B1 (ko) 2009-06-30 2016-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR20200141536A (ko) * 2009-06-30 2020-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US9985118B2 (en) 2009-06-30 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9412768B2 (en) 2009-06-30 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20110003284A (ko) * 2009-07-03 2011-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101652741B1 (ko) 2009-07-03 2016-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US11715741B2 (en) 2009-07-18 2023-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2021100124A (ja) * 2009-07-18 2021-07-01 株式会社半導体エネルギー研究所 電子機器
KR20120063506A (ko) * 2009-09-04 2012-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101672072B1 (ko) 2009-09-04 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9530806B2 (en) 2009-09-04 2016-12-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9768207B2 (en) 2009-09-04 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101791812B1 (ko) 2009-09-04 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2018166219A (ja) * 2009-10-21 2018-10-25 株式会社半導体エネルギー研究所 半導体装置
US10079307B2 (en) 2009-10-21 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
JP2016042586A (ja) * 2009-10-21 2016-03-31 株式会社半導体エネルギー研究所 半導体装置
JP2018060225A (ja) * 2010-01-20 2018-04-12 株式会社半導体エネルギー研究所 電子機器
JP2019174839A (ja) * 2010-01-20 2019-10-10 株式会社半導体エネルギー研究所 電子機器
JP7464671B2 (ja) 2014-05-29 2024-04-09 株式会社半導体エネルギー研究所 半導体装置
JP2023021232A (ja) * 2014-06-30 2023-02-10 株式会社半導体エネルギー研究所 入出力装置

Also Published As

Publication number Publication date
JP4877873B2 (ja) 2012-02-15

Similar Documents

Publication Publication Date Title
JP4877873B2 (ja) 表示装置及びその作製方法
KR101195167B1 (ko) 표시장치와 표시장치의 제작 방법 및 텔레비전 장치
US7247529B2 (en) Method for manufacturing display device
US7491590B2 (en) Method for manufacturing thin film transistor in display device
US8102005B2 (en) Wiring substrate, semiconductor device and manufacturing method thereof
JP5030406B2 (ja) 表示装置の作製方法
US8158517B2 (en) Method for manufacturing wiring substrate, thin film transistor, display device and television device
US7615488B2 (en) Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device
JP4536601B2 (ja) 半導体装置の作製方法
JP4969041B2 (ja) 表示装置の作製方法
JP5057652B2 (ja) 薄膜トランジスタの作製方法
KR20130007513A (ko) 표시 장치, 및 표시 장치의 제조 방법
JP5089027B2 (ja) 半導体装置
JP4754798B2 (ja) 表示装置の作製方法
JP4906029B2 (ja) 表示装置の作製方法
JP4628004B2 (ja) 薄膜トランジスタの作製方法
JP5116212B2 (ja) 薄膜トランジスタの作製方法
CN100533746C (zh) 显示器件、其制造方法以及电视机
JP4700317B2 (ja) 表示装置の作製方法
JP2005244185A (ja) 表示装置及びその作製方法、並びにテレビ受像機
JP4877865B2 (ja) 薄膜トランジスタの作製方法及び表示装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080515

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111122

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111123

R150 Certificate of patent or registration of utility model

Ref document number: 4877873

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141209

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141209

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees