JP7464671B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関す
る。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、
プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置
、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装
置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置
、表示装置、電子機器は、半導体装置を有する場合がある。
半導体を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集
積回路（ＩＣ）や画像表示装置のような電子デバイスに広く応用されている。トランジス
タに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料
として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸
化物半導体層を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術
が特許文献２、特許文献３に開示されている。
ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電
流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタのリーク
電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４
参照。）。
特開２００６－１６５５２８号公報 特開２０１１－１２４３６０号公報 特開２０１１－１３８９３４号公報 特開２０１２－２５７１８７号公報 特開２０１２－０７４６９２号公報
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細
化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレショールド値）などのト
ランジスタの電気特性が悪化する場合がある（特許文献５参照）。
したがって、本発明は、しきい値電圧が補正された半導体装置を提供することを課題の
一とする。または、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装
置を提供することを課題の一とする。または、集積度の高い半導体装置を提供することを
課題の一とする。または、オン電流の悪化を低減した半導体装置を提供することを課題の
一とする。または、低消費電力の半導体装置を提供することを課題の一とする。または、
信頼性の高い半導体装置を提供することを課題の一とする。または、電源が遮断されても
データが保持される半導体装置を提供することを課題の一とする。または、特性の良い半
導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを
課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様では、第１のトランジスタと第２のトランジスタとを有する半導体装置
において、第１のトランジスタは第１の酸化物半導体と、第１の酸化物半導体に電気的に
接続する第１の電極と、第１の酸化物半導体と重なる第１のゲート電極と、第１の酸化物
半導体と第１のゲート電極の間に挟んで設けられる第１の電荷捕獲層とを有し、第２のト
ランジスタは第２の酸化物半導体と、第２の酸化物半導体および第１の電極に電気的に接
続する第２の電極と、第２の酸化物半導体と重なりかつ第１の電極と電気的に接続する第
２のゲート電極と、第２の酸化物半導体と第２のゲート電極の間に挟んで設けられる第２
の電荷捕獲層とを有し、第２の電荷捕獲層より前記第１の電荷捕獲層のほうが、多く電子
が保持されている半導体装置である。
本発明の他の態様では、第１のトランジスタと第２のトランジスタとを有し、第１のト
ランジスタは第１の半導体と、第１の半導体に電気的に接続する第１の電極と、第１の半
導体と重なる第１のゲート電極と、第１の半導体と第１のゲート電極の間に挟んで設けら
れる第１の電荷捕獲層とを有し、第２のトランジスタは第２の半導体と、第２の半導体お
よび第１の電極に電気的に接続する第２の電極と、第２の半導体と重なりかつ第１の電極
と電気的に接続する第２のゲート電極と、第２の半導体と第２のゲート電極の間に挟んで
設けられる第２の電荷捕獲層とを有し、第１のゲート電極に電位を加えることにより、第
１の電荷捕獲層に第２の電荷捕獲層よりも電子が多く保持される処理を行う半導体装置の
作製方法である。
また、本発明の一態様は、上記構成の半導体装置と、表示装置またはバッテリーと、を
有する電子機器である。
なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換
えても構わない。
しきい値電圧が補正された半導体装置を提供すること、または、微細化に伴い顕著とな
る電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い
半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、
信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持され
る半導体装置を提供すること、または、特性の良い半導体装置を提供すること、または、
新規な半導体装置を提供すること、または、明細書、図面、請求項などの記載から、自ず
と明らかとなる課題を解決すること、または、明細書、図面、請求項などの記載から、抽
出することが可能な課題のいずれかを解決することができる。
実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 実施の形態の半導体装置を用いた論理回路の例を示す図。 半導体装置の作製工程を示す図。 （Ａ）実施の形態の表示装置の例を示す図、および（Ｂ）実施の形態のマイクロプロセッサの例を示す図。 実施の形態の記憶素子の例を示す図。 実施の形態の記憶素子の例を示す図。 実施の形態の記憶素子の例を示す図。 半導体装置の作製工程を示す図。 トランジスタを説明する上面図および断面図。 積層された半導体層のバンドの模式図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 半導体装置を説明する回路図、上面図および断面図。 半導体装置を説明する上面図および断面図。 電子機器の例を示す図。 実施例で作製したトランジスタの電気特性評価を説明する図。 実施例で作製したトランジスタの電気特性評価を説明する図。 実施例で作製したトランジスタのストレス試験結果を説明する図。 ＣＡＡＣ－ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ－ＯＳの断面模式図。 ＣＡＡＣ－ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ－ＯＳの電子回折パターンを示す図。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、
趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは
当業者であれば容易に理解される。したがって、以下に示す実施の形態の記載内容に限定
して解釈されるものではない。
なお、以下に説明する構成において、同一部分または同様な機能を有する部分には同一
の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。
なお、本明細書において、電圧とは、ある電位と、基準の電位（例えば接地電位（ＧＮ
Ｄ）またはソース電位。）との電位差のことを示す場合が多い。よって、電圧を電位と言
い換えることが可能である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避け
るために付すものであり、数的に限定するものではないことを付記する。
本明細書において、「半導体（または半導体膜）」と表記した場合でも、例えば、導電
性が十分低い場合は「絶縁体（または絶縁膜）」としての特性を有する場合がある。また
、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別することが難しい場合がある
。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場
合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができ
る場合がある。
また、「半導体（または半導体膜）」と表記した場合でも、例えば、導電性が十分高い
場合は「導電体（または導電膜）」としての特性を有する場合がある。また、「半導体」
と「導電体」は境界が曖昧であり、厳密に区別することが難しい場合がある。したがって
、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同
様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある
。
本明細書において、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう
。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより
、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、
キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導
体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１
族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、
特に、例えば、水素（水にも含まれる。）、リチウム、ナトリウム、シリコン、ホウ素、
リン、炭素、窒素などがある。また、半導体がシリコン膜である場合、半導体の特性を変
化させる不純物としては、例えば、酸素、第１族元素、第２族元素、第１３族元素、第１
５族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａの
ある領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の
濃度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである
場合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域にお
ける深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収
束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢ
である場合などを含む。
本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する
、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、また
は距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の平
均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の中央
値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最大値
がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小値が
Ｂである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値がＢ
である場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、
幅、または距離がＢである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体とゲート電極
とが重なる領域、トランジスタがオン状態のときに半導体の中で電流の流れる領域、また
はチャネル形成領域におけるソース（ソース領域またはソース電極）とドレイン（ドレイ
ン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、
チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャ
ネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、
チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とす
る。
また、チャネル幅とは、例えば、半導体とゲート電極とが重なる領域、トランジスタが
オン状態のときに半導体の中で電流の流れる領域、またはチャネル形成領域におけるソー
スとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおい
て、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタ
のチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル
幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均
値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互い
に重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ
上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎ
ｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載し
た場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または
、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合が
ある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲
い込みチャネル幅などは、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）像などを取得して、その画像を解析することなどによって、値を
決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図
または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形
状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記
載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状
を有する、と読み替えることができる。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。し
たがって、８５°以上９５°以下の場合も含まれる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
なお、本明細書において、「膜」という言葉と、「層」という言葉とは、場合によって
は、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」と
いう用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば
、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成、
動作原理、および、それを応用する回路について説明する。図１（Ａ）は、半導体層１０
１と電荷捕獲層１０２とゲート電極１０３を有する半導体装置である。電荷捕獲層１０２
はゲート絶縁層を兼ねることができる。
ここで、電荷捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶
縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような
、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、ある
いは、さらに多層の絶縁層の積層体でもよい。また、図１（Ｄ）に示されるような、絶縁
体１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは
複数の絶縁層より形成されてもよい。
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図２（
Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図２（Ａ）では、ゲ
ート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じで
ある。
この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンド
ギャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電
子親和力よりも小さいものとするが、これに限らない。
第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂ
の内部に電子捕獲準位１０４が存在する。電子捕獲準位１０４に電子を注入するために、
ゲート電極１０３に正の電位を印加すると、図２（Ｂ）に示すようになる。ここで、ゲー
ト電極１０３の電位は、ソース電極あるいはドレイン電極より１０Ｖ以上高くしてもよい
。また、この処理が終了した後にゲート電極１０３に印加される最高電位よりも電子捕獲
準位１０４に電子を注入するためにゲート電極１０３に印加した電位のほうが高いことが
好ましい。また、ゲート電極１０３に印加される時間は短くてもよい。代表的には５ｓ以
下とするとよい。
ゲート電極１０３に電圧が印加されたことによって、半導体層１０１中に存在し、半導
体層１０１と第１の絶縁層１０２ａの界面近傍に誘起された電子１０５は、より電位の高
いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極
１０３の方向に移動した電子１０５のいくらかは、電子捕獲準位１０４に捕獲される。
電子１０５が、第１の絶縁層１０２ａの障壁を超えて、第２の絶縁層１０２ｂに達する
には、Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍトンネル電流を用いる方法、ダイレクトトンネル
電流を用いる方法、およびホットキャリアを用いる方法などがある。ここでは、最も可能
性が高いダイレクトトンネル電流について説明する。電子１０５は、トンネル効果によっ
て第１の絶縁層１０２ａの障壁を通過し第２の絶縁層１０２ｂに到達する。第１の絶縁層
１０２ａが薄いほど、トンネル効果は顕著となる。また、第１の絶縁層１０２ａが薄いほ
ど、ゲート電極１０３に印加する電圧を小さくすることができる。ただし、第１の絶縁層
１０２ａが薄すぎると、電子捕獲準位１０４に捕獲された電子が、トンネル効果により、
再度移動してしまうことがある。したがって、第１の絶縁層１０２ａの厚さは、捕獲した
電子が移動しないように考慮して決める必要がある。
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、第１の絶縁層１０２
ａが比較的厚い場合でも、トンネル効果を発現させることもできる。
上述したホットキャリアを用いた電流は、特にゲート電極１０３と半導体層１０１の電
位差が小さい（たとえば５Ｖ以下）場合には、きわめて微弱なことが多く、必要とする量
の電子を電子捕獲準位１０４に捕獲するためには長時間かつ高温の処理が必要となるが、
上述したトンネル電流の場合であれば、ゲート電極１０３と半導体層１０１の電位差を大
きく（たとえば１０Ｖ以上）することで、長時間かつ高温の処理を行わなくとも、短時間
で必要とする量の電子を電子捕獲準位１０４に捕獲せしめることができる。
すなわち、ゲート電極１０３と半導体層１０１の電位差を通常で使用する電位差よりも
大きい状態を作ることで、半導体層１０１からゲート電極１０３に向かって、必要とする
量の電子がトンネル効果により移動し、そのうちのいくらかは電子捕獲準位１０４に捕獲
される。このとき、電子捕獲準位１０４に捕獲される電子の量はゲート電極１０３の電位
により制御できる。
電子捕獲準位１０４により捕獲される電子の総量は、当初は、線形に増加するが、徐々
に増加率が低下し、やがて、一定の値に収束する。収束する値は、ゲート電極１０３の電
位に依存し、この電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準
位１０４の総数を上回ることはない。
電子捕獲準位１０４に捕獲された電子は、電荷捕獲層１０２から流失しないことが求め
られる。そのためには、第１には、第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂの
厚さが、通常の使用において、トンネル効果が問題とならない程度の厚さであることが好
ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。
一方で、第１の絶縁層１０２ａが厚すぎると、ゲート電極１０３に大きな電位を印加し
た場合でも、電子の移動の妨げとなるので、３０ｎｍ以下とすることが好ましい。また、
半導体装置のチャネル長に比較して、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂが厚
すぎると、サブスレショールド値が増加し、スイッチング特性が悪化するので、チャネル
長は、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリコン換算の厚さ（Ｅｑｕ
ｉｖａｌｅｎｔ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の４倍以上、代表
的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ－ｋ材料では、酸化シリコン換
算の厚さが物理的な厚さよりも小さくなる。
第１の絶縁層１０２ａの厚さは、１ｎｍ以上２０ｎｍ以下、代表的には、５ｎｍ以上１
５ｎｍ以下、第２の絶縁層１０２ｂの厚さは、５ｎｍ以上３０ｎｍ以下、代表的には１０
ｎｍ以上２５ｎｍ以下とするとよい。
また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、局在化してい
ることも有効である。この場合には、半導体層１０１から第１の絶縁層１０２ａおよび第
２の絶縁層１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０４に捕獲さ
れた電子がホールと結合して消滅することもない。
また、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂに捕獲された電子を放出させるよ
うな電圧がかからないように回路設計、材料選定を行ってもよい。例えば、Ｉｎ－Ｇａ－
Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、局在化して
いるような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電
位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す
ことがある。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さ
くなり、トンネル効果による電子伝導は著しく低下する。
なお、図１（Ｃ）のように、電荷捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層
１０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶
縁層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きく
すると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準
位１０４に捕獲された電子を保持する上で効果的である。図２（Ｃ）および図２（Ｄ）に
その例を示す。図２（Ｃ）では、ゲート電極１０３の電位がソース電極あるいはドレイン
電極と同じ場合を示す。
この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十
分に厚ければ、電子捕獲準位１０４に捕獲された電子を保持できる。第３の絶縁層１０２
ｃとしては、第１の絶縁層１０２ａと同じ材料を用いることができる。また、第２の絶縁
層１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることがで
きる。電子捕獲準位の数（密度）は、形成方法によって異なる。
第３の絶縁層１０２ｃの厚さは、１ｎｍ以上２５ｎｍ以下、代表的には５ｎｍ以上２０
ｎｍ以下とするとよい。
ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２（
Ｄ）に示すようになる。半導体層１０１中に存在し、半導体層１０１と第１の絶縁層１０
２ａの界面近傍に誘起された電子１０５は、より電位の高いゲート電極１０３の方向に移
動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１
０５のいくらかは、第２の絶縁層１０２ｂにある電子捕獲準位１０４に捕獲される。第２
の絶縁層１０２ｂのバンドギャップは第１の絶縁層１０２ａおよび第３の絶縁層１０２ｃ
のバンドギャップよりも小さいので、捕獲された電子を保持することできる。
また、図１（Ｄ）のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを
有する場合も、上記と同様な原理によって、導電層１０２ｄに電子を捕獲することができ
る。ここで、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー
障壁が高くなり、捕獲された電子が流出することを抑制できる。
上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃ
は、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成
方法の異なる複数の絶縁層から構成されてもよい。
例えば、第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層
（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、ＣＶＤ法あるい
はＡＬＤ法で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。
なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法
、プラズマＣＶＤ法、ＭＯＣＶＤ法などの方法を用いることが出来る。よって、ある絶縁
膜と別の絶縁膜とにおいて、異なるＣＶＤ法を用いて、絶縁膜を形成してもよい。
一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される
絶縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁
層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２
の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法あ
るいはＡＬＤ法で形成してもよい。
また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そ
のうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で
形成してもよい。
このように電荷捕獲層１０２が電子を捕獲すると、半導体装置のしきい値電圧が増加（
プラスシフト）する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバ
ンドギャップ半導体）であると、ゲート電極１０３の電位を０Ｖとしたときのソースドレ
イン間の電流を大幅に低下させることができる。
例えば、バンドギャップ３．２電子ボルトのＩｎ－Ｇａ－Ｚｎ系酸化物であれば、ゲー
ト電極１０３の電位を０Ｖとしたときのソースドレイン間の電流密度（チャネル幅１μｍ
あたりの電流値）は１ｚＡ／μｍ（１×１０－２１Ａ／μｍ）以下、代表的には、１ｙＡ
／μｍ（１×１０－２４Ａ／μｍ）以下とできる。
図３（Ａ）は電荷捕獲層１０２での電子の捕獲を行う前と、電子の捕獲を行った後での
、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート
電極１０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極の電位
を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定する
ことは困難であるが、その他の方法で測定した値、サブスレショールド値等をもとに推定
できる。
最初、曲線１０６で示すように、半導体装置のしきい値電圧はＶｔｈ１であったが、電
荷捕獲層１０２に電子の捕獲を行った後では、しきい値電圧が増加し（プラス方向に移動
し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×
１０－１８Ａ／μｍ）以下、例えば、１ｙＡ／μｍ以上１ｚＡ／μｍ以下となる。
例えば、図３（Ｂ）のように、容量素子１０９に蓄積される電荷をトランジスタ１０８
で制御する回路を考える。ここで、容量素子１０９の電極間のリーク電流は無視する。容
量素子１０９の容量が１ｆＦであり、容量素子１０９のトランジスタ１０８側の電位が＋
１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ１０８のＩｄ－Ｖｇ特性が図３（Ａ）中の曲線１０６で示されるもので、
チャネル幅が０．１μｍであると、ゲート電極１０３の電位を０Ｖとしたときのソースド
レイン間の電流は約１ｆＡであり、トランジスタ１０８のこのときの抵抗は約１×１０１
５Ωである。したがって、トランジスタ１０８と容量素子１０９よりなる回路の時定数は
約１ｓである。すなわち、約１ｓで、容量素子１０９に蓄積されていた電荷の多くが失わ
れてしまうことを意味する。
トランジスタ１０８のＩｄ－Ｖｇ特性が図３（Ａ）中の曲線１０７で示されるもので、
チャネル幅が０．１μｍであると、ゲート電極１０３の電位を０Ｖとしたときのソースド
レイン間の電流は約１ｙＡであり、トランジスタ１０８のこのときの抵抗は約１×１０２
４Ωである。したがって、トランジスタ１０８と容量素子１０９よりなる回路の時定数は
約１×１０９ｓ（＝約３１年）である。すなわち、１０年経過後でも、容量素子１０９に
蓄積されていた電荷の１／３は残っていることを意味する。
すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を
印加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いる
ことができる。
しきい値電圧の増加幅は電荷捕獲層１０２が捕獲する電子密度によって決まる。例えば
、図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂ
の界面においてのみ電子が捕獲される場合、捕獲される電子の面密度をＱとするとき、し
きい値電圧は、Ｑ／Ｃ（ただし、Ｃは第１の絶縁層１０２ａの容量値）だけ増加する。
このように、ゲート電極１０３に電位を加えることで、電荷捕獲層１０２に電子を捕獲さ
せて、しきい値電圧を補正する処理をしきい値電圧補正処理ともいう。ここで、しきい値
電圧補正処理時にゲート電極１０３に加えられる電位は、通常では使用しない高い電位で
あることが好ましい。
なお、電荷捕獲層１０２に捕獲される電子の数は、しきい値電圧補正処理の時間にも依
存するので、しきい値電圧補正処理の時間によっても、しきい値電圧を所望の値にするこ
とができる。
ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃ
ｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いること
ができる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電
極１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化
チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒
化タンタル層上にタングステン層の積層などを用いることができる。
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい
値電圧を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい
値電圧が小さくなる。しかしながら、上述のように、電荷捕獲層１０２に捕獲する電子の
量によりしきい値電圧を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム
、シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。
第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、
酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム
および酸化タンタルを一種以上含む絶縁層を用いることができる。
第２の絶縁層１０２ｂは各種の材料を用いることができる。例えば、酸化ハフニウム、
酸化アルミニウム、酸化タンタル、アルミニウムシリケート、窒化シリコンなどを一種以
上含む絶縁層を用いることができる。
第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、
酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム
および酸化タンタルを一種以上含む絶縁層を用いることができる。
導電層１０２ｄは各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ
、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの導電層を用い
ることができる。また、導電層１０２ｄは、上記材料の積層であってもよい。また、導電
層１０２ｄには、窒素を含んだ導電層を用いてもよい。
特に仕事関数の高い材料として、白金、パラジウム等の白金族金属、窒化インジウム、
窒化亜鉛、Ｉｎ－Ｚｎ系酸窒化物、Ｉｎ－Ｇａ系酸窒化物、Ｉｎ－Ｇａ－Ｚｎ系酸窒化物
等の窒化物等を用いるとよい。
絶縁体１０２ｅは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いる
ことができる。
このように電荷捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、しきい値電
圧が特定の値であること以外は、通常のＭＯＳ型半導体装置と同じである。
また、上記のように補正されたしきい値電圧は、処理中の半導体層１０１とゲート電極
１０３間の電位差により決定されるものであるので、さまざまな電位差を用いて処理を行
うことにより複数のトランジスタのしきい値電圧を、それぞれの用途に応じたものとする
ことができる。
しきい値電圧を補正する前のトランジスタの特性がノーマリーオンを示しているならば、
上記で説明したように、電荷捕獲層に電子を捕獲させることで、トランジスタのしきい値
電圧を正に移動させ、トランジスタの特性をノーマリーオフにすることができる。この場
合、しきい値電圧補正処理を行ったトランジスタをエンハンスメント型トランジスタとし
て使用することができる一方、しきい値電圧補正処理を行わなかったトランジスタの特性
はノーマリーオンのままなので、デプレッション型トランジスタとして使用することがで
きる。そこで、これらしきい値電圧補正処理の有無によって得られた、異なるしきい値電
圧のトランジスタを用いた回路例として、インバータを有する半導体装置について説明す
る。なお、本実施の形態では単極性の回路を構成するトランジスタとして、ｎチャネル型
のトランジスタを適用した例について示す。
単極性のトランジスタを用いてインバータ回路を形成する場合、エンハンスメント型トラ
ンジスタ及びデプレッション型トランジスタを組み合わせて形成する場合（以下、ＥＤＭ
ＯＳ回路という）と、エンハンスメント型トランジスタ同士で形成する場合（以下、ＥＥ
ＭＯＳ回路という）と、エンハンスメント型トランジスタと抵抗素子を用いて形成するＥ
ＲＭＯＳ回路と、がある。なお、ｎチャネル型トランジスタのしきい値電圧が正の場合は
、エンハンスメント型トランジスタと定義し、ｎチャネル型トランジスタのしきい値電圧
が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従
うものとする。
図４（Ａ）に示すインバータ回路１２０は、トランジスタ１２１、トランジスタ１２２
を有し、必要によっては、他のトランジスタや容量素子等を有する。トランジスタ１２１
およびトランジスタ１２２は、電荷捕獲層１０２を有するトランジスタである。回路が形
成された後で、トランジスタ１２２に上記に示したようなしきい値電圧補正処理を行う。
なお、図４（Ａ）に示すように、電荷捕獲層１０２中に電子１２６を有するためにしきい
値電圧が変動したトランジスタは、通常のトランジスタとは異なる記号を用いる。この例
では、図１（Ａ）乃至図１（Ｄ）に示した構造を有するトランジスタを用いる例を示す。
この際、トランジスタ１２１はノーマリーオンであること、すなわち、デプレッション
型であることが望ましい。一方、トランジスタ１２２はノーマリーオフであること、すな
わち、エンハンスメント型であることが望ましい。したがって、トランジスタ１２２の電
荷捕獲層に電子が捕獲されるように、トランジスタ１２２のゲート電極に高電位を印加す
る一方、トランジスタ１２１の電荷捕獲層に電子が捕獲されないように、トランジスタ１
２１のゲート電極には高電位が印加されないようにする。
図４（Ａ）に示すインバータ回路１２０は、電源線１２３および電源線１２４の間にト
ランジスタ１２１およびトランジスタ１２２が配置され、トランジスタ１２１のゲート電
極およびソース電極およびドレイン電極の一方とトランジスタ１２２のソース電極および
ドレイン電極の一方が、ノード１２５に電気的に接続する。なお入力端子Ｖ１はエンハン
スメント型トランジスタのゲート電極に接続されており、出力端子Ｖ２はノード１２５と
接続されている。
また、図４（Ｂ）に示すインバータ回路１２７は、図４（Ａ）と同じく、トランジスタ１
２１およびトランジスタ１２２が配置されているが、図４（Ａ）とは異なり、トランジス
タ１２１のゲート電極がノード１２５ではなく、電源線１２３に電気的に接続されている
。
しきい値電圧補正は以下のように行えばよい。まず、電源線１２３および電源線１２４
の電位を０Ｖとする。そして、トランジスタ１２２のゲート電極１０３の電位を、少なく
とも＋１０Ｖ以上の適切な電位を短時間、代表的には５ｓ以下印加する。この結果、トラ
ンジスタ１２２のしきい値電圧が正の値に移動し、適切な値になる。なお、トランジスタ
１２１のゲート電極には電位が印加されていないので、トランジスタ１２１のしきい値電
圧は初期値から変動しない。
なお、しきい値電圧補正処理を行う前のトランジスタ１２２のしきい値電圧は、ゲート
電極１０３の電位を０Ｖとしたときのソースドレイン間の電流が相応流れるものでもよく
、しきい値電圧が０Ｖ以下のものでもよい。
ところで、このように電荷捕獲層に電子を捕獲せしめて、しきい値電圧を補正して使用
する場合には、その後の通常の使用において、電荷捕獲層にさらに電子が追加されること
は避けることが望ましい。例えば、さらなる電子の追加はしきい値電圧のさらなる増加を
意味し、回路の劣化をもたらす。
しかしながら、この点に関しては、例えば、図４（Ａ）に示されるインバータ回路１２
０においては、しきい値電圧補正処理時に、トランジスタ１２２のゲート電極１０３に印
加する電位を、しきい値電圧補正処理後にインバータ回路で通常用いる電位よりも高く設
定することで解決できる。つまり、しきい値電圧補正処理でゲート電極１０３に印加する
電位を、通常では使用しないような電位に設定しておくことで、通常の使用において、電
荷捕獲層に電子がさらに追加されることを避けることができる。
トランジスタにしきい値電圧補正処理を行う工程として、例えば、図５に示すような工
程が実施できる。まず、図５（Ａ）に示すように、インバータ回路を用いた装置が完成し
た後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可
能な動作不良に限定するとよい。なお、まだしきい値電圧が補正されていないため、しき
い値電圧の異常は選別の基準とはならない。
その後、図５（Ｂ）に示すように、エンハンスメント型トランジスタにしたいトランジ
スタのゲート電極に通常では使用しないレベルの高い電位（たとえば、＋１０Ｖ）を与え
て、電子を注入する。すなわち、電荷捕獲層に電子を捕獲させる。この操作は上述のとお
り行う。
その後、図５（Ｃ）に示すように、再度、測定を行う。予定通りにしきい値電圧が補正
されていることが良品の条件の一つである。この段階では、しきい値電圧に異常のある表
示装置は不良品として、再度、電子注入を行ってもよい。良品は出荷する。
なお、このように１つの装置内に異なるしきい値電圧を有するトランジスタを設ける例
は、上記のインバータに限られず、さまざまな装置において実施できる。また、１つの装
置内に複数の、異なるしきい値電圧を有するトランジスタを設ける例も、さまざまな装置
において実施できる。
また、たとえばトランジスタ１２２の電荷捕獲層に電子を注入する際、入力端子Ｖ１に
電圧を印加する例を示したが、これに限らない。例えば、ゲート電極１０３と電気的に接
続する他の配線を設けてもよく、また電源線１２４の電位を変えることによって、ゲート
電極との電位差を設けてもよい。
図６（Ａ）は、表示装置１３０の概要を示す。表示装置１３０は、ドライバ領域１３１、
表示領域１３２、外部接続端子（例えば、ＦＰＣ１３３）等を有する。例えば、表示装置
１３０がアクティブマトリクス型表示装置であれば、ドライバ領域１３１や表示領域１３
２には、トランジスタが用いられている。
この場合、例えば、ドライバ領域１３１に用いられているトランジスタのしきい値電圧
を、表示領域１３２に用いられているトランジスタのしきい値電圧よりも高くしてもよい
。そのためには、先に示した方法により、ドライバ領域１３１に用いられているトランジ
スタのしきい値電圧補正処理を行うとよい。なお、ドライバ領域１３１に用いられている
トランジスタにのみしきい値電圧補正処理を行うのではなく、表示領域１３２に用いられ
ているトランジスタにもしきい値電圧補正処理を行ってもよい。または、表示領域１３２
に用いられているトランジスタにのみしきい値電圧補正処理を行ってもよい。
また、図６（Ｂ）は、マイクロプロセッサ１４０の例を示す。マイクロプロセッサ１４
０には、例えば、論理ユニット１４１（レジスタ１４２を含む）、一次キャッシュメモリ
１４３、二次キャッシュメモリ１４４、Ｉ／Ｏ回路１４５等を有する。ここで、これらに
用いられる記憶装置（レジスタ１４２、一次キャッシュメモリ１４３、二次キャッシュメ
モリ１４４等）に図８に示す記憶装置を用いることができる。
図７は、レジスタ１４２に用いられる記憶素子１５０の例である。記憶素子１５０は、
スイッチ１５１ａ、スイッチ１５１ｂ、スイッチ１５１ｃ、インバータ１５２ａ、インバ
ータ１５２ｂ、インバータ１５２ｃ、図１（Ａ）と同様な構造のトランジスタ１５３、容
量素子１５４を有する。トランジスタ１５３はしきい値電圧補正されたトランジスタであ
る。
一例では、しきい値電圧の補正は以下のように行う。例えば、信号ＩＮ、信号ＯＵＴ、
信号ＳＩＧ１、信号ＳＩＧ２、信号ＳＩＧ３、インバータ１５２ａ乃至インバータ１５２
ｃの電源電位等、信号ＳＩＧ４以外の電位をすべて同じ電位（第１の電位）とし、信号Ｓ
ＩＧ４のみを第１の電位より高い適切な電位（第２の電位）に保持する。その結果、トラ
ンジスタ１５３の電荷捕獲層に適量の電子が捕獲され、しきい値電圧が補正される。
記憶素子１５０に外部から電源が供給されている間は、インバータ１５２ａとインバー
タ１５２ｂ（それぞれの出力が他方の入力に接続されている）によってデータが保持され
る。ただし、インバータ１５２ａとインバータ１５２ｂは電力を消費するので、必要に応
じて電源を遮断し、消費電力の低減を図ることがある。その場合には、容量素子１５４に
データ（電荷）を退避させた後、トランジスタ１５３をオフとする。電源が遮断されてい
る期間は最長で数日乃至数年に及ぶ可能性があるので、トランジスタ１５３のオフ抵抗は
十分に高いこと（例えば、しきい値電圧が大きいこと）が要求される。
図８は、一次キャッシュメモリ１４３に用いられる記憶素子１６０の例である。記憶素
子１６０は、トランジスタ１６１ａ、トランジスタ１６１ｂ、インバータ１６２ａ、イン
バータ１６２ｂ、図１（Ａ）と同様な構造のトランジスタ１６３ａとトランジスタ１６３
ｂ、容量素子１６４ａ、容量素子１６４ｂを有する。トランジスタ１６３ａ、トランジス
タ１６３ｂはしきい値電圧補正されたトランジスタである。
一例では、しきい値電圧の補正は以下のように行う。例えば、ビット線ＢＬ＿ａ、ビッ
ト線ＢＬ＿ｂ、ワード線ＷＬ、インバータ１６２ａとインバータ１６２ｂの電源電位等、
しきい値電圧補正用配線を兼ねているバックアップ制御線ＷＥ以外の配線の電位をすべて
同じ電位（第１の電位）とし、バックアップ制御線ＷＥのみを第１の電位より高い適切な
電位（第２の電位）に保持する。その結果、トランジスタ１６３ａ、トランジスタ１６３
ｂの電荷捕獲層に適量の電子が捕獲され、しきい値電圧が補正される。
なお、バックアップ制御線ＷＥは、通常の使用時には、第２の電位よりも十分低い電位
を用いるので、例えば、回路を駆動することで電荷捕獲層にトラップされている電子が移
動する可能性は低い。
記憶素子１６０に外部から電源が供給されている間は、インバータ１６２ａとインバー
タ１６２ｂ（それぞれの出力が他方の入力に接続されている）によってデータが保持され
る。ただし、インバータ１６２ａとインバータ１６２ｂは電力を消費するので、必要に応
じて電源を遮断し、消費電力の低減を図ることがある。その場合には、容量素子１６４ａ
、容量素子１６４ｂにデータを退避させた後、トランジスタ１６３ａ、トランジスタ１６
３ｂをオフとする。電源が遮断されている期間は最長で数日乃至数年に及ぶ可能性がある
ので、トランジスタ１６３ａ、トランジスタ１６３ｂのオフ抵抗は十分に高いこと（例え
ば、しきい値電圧が大きいこと）が要求される。
図９（Ａ）は、一次キャッシュメモリ１４３あるいは二次キャッシュメモリ１４４に用
いられる記憶素子１７０の例である。記憶素子１７０は、図１（Ａ）と同様な構造のトラ
ンジスタ１７１およびトランジスタ１７２の他、容量素子１７３を有してもよい。なお、
トランジスタ１７１はしきい値電圧補正されたトランジスタである。
一例では、しきい値電圧の補正は以下のように行う。例えば、ビット線ＢＬ、読み出し
ワード線ＲＷＬ等、書き込みワード線ＷＷＬ以外の配線の電位をすべて同じ電位（第１の
電位）とし、しきい値電圧補正用配線を兼ねている書き込みワード線ＷＷＬのみに第１の
電位より高い適切な電位（第２の電位）を印加する。その結果、トランジスタ１７１の電
荷捕獲層に適量の電子が捕獲され、しきい値電圧が補正される。
図９（Ｂ）は、一次キャッシュメモリ１４３あるいは二次キャッシュメモリ１４４に用
いられる記憶素子１８０の例である。記憶素子１８０は、図１（Ａ）と同様な構造のトラ
ンジスタ１８１、トランジスタ１８２、トランジスタ１８３、容量素子１８４を有する。
トランジスタ１８１はしきい値電圧補正されたトランジスタである。しきい値電圧の補正
は記憶素子１７０のトランジスタ１７１と同様に行うとよい。なお、書き込みワード線Ｗ
ＷＬはしきい値電圧補正用配線を兼ねているが、しきい値電圧補正の際の電位は通常の回
路として使用時の電位よりも十分大きい。そのため、回路を駆動することで電荷捕獲層に
トラップされている電子が移動する可能性は低い。
記憶素子１７０は、容量素子１７３に保持された電荷でデータを記憶するため、トラン
ジスタ１７１のオフ抵抗が高いことが要求される。一方で、記憶素子１７０は相応の高速
での応答が要求されるため、トランジスタ１７１のオン抵抗も低いことが要求される。キ
ャッシュメモリとしての用途であれば、容量素子１７３に電荷を保持する期間は１分以下
であるので、記憶素子１７０においてこの程度の保持期間が実現できる程度に、トランジ
スタ１７１のしきい値電圧を設定する。記憶素子１８０でも同様である。
記憶素子１５０、記憶素子１６０と記憶素子１７０、記憶素子１８０では、使われてい
るトランジスタ１５３、トランジスタ１６３ａ、トランジスタ１６３ｂ、トランジスタ１
７１、トランジスタ１８１は、容量素子１５４、容量素子１６４ａ、容量素子１６４ｂ、
容量素子１７３、容量素子１８４に電荷を保持するという機能では同じであるが、必要と
される保持期間が異なるため、異なるしきい値電圧が求められる。
多くの場合、トランジスタ１５３、トランジスタ１６３ａ、トランジスタ１６３ｂ、ト
ランジスタ１７１、トランジスタ１８１は、同じマイクロプロセッサ１４０に、同じ層構
造で形成されるのであるが、これらのトランジスタのしきい値電圧補正処理の際の条件を
変更することでそれぞれの目的に適したしきい値電圧を有せしめるとよい。その際、それ
ぞれのしきい値電圧補正用配線等には、異なる電位を同じあるいは異なる期間印加できる
ような構成とするとよい。また、同じ電位を異なる期間印加できる構成としてもよい。
なお、上記のトランジスタ１５３、トランジスタ１６３ａ、トランジスタ１６３ｂ、ト
ランジスタ１７１、トランジスタ１８１のすべてに何らかのしきい値電圧補正が行われる
必要はない。例えば、トランジスタ１７１、トランジスタ１８１はしきい値電圧補正処理
を行わず、トランジスタ１５３、トランジスタ１６３ａ、トランジスタ１６３ｂのすべて
あるいは一部にのみしきい値電圧補正処理を行ってもよい。
図１０（Ａ）は図６（Ｂ）に示されるようなマイクロプロセッサ１４０が形成された半
導体チップ１９０の例である。半導体チップ１９０には、複数のパッド１９１とデバイス
領域１９２が設けられている。
例えば、図７に示されるような記憶素子１５０のトランジスタ１５３のしきい値電圧を
補正するための信号ＳＩＧ４をパッド１９１ａから入力し、図８に示されるような記憶素
子１６０のバックアップ制御線ＷＥをパッド１９１ｂに接続し、図９（Ａ）に示されるよ
うな記憶素子１７０の書き込みワード線ＷＷＬをパッド１９１ｃに接続すると、パッド１
９１ａ、パッド１９１ｂ、パッド１９１ｃのそれぞれに異なる電位を与えることで、また
、残りのパッドのすべてあるいは一部に適切な電位を与えることで、それぞれの記憶素子
のトランジスタのしきい値電圧を、互いに異なるものとすることができる。
一例では、パッド１９１ａの電位は＋１０Ｖ、パッド１９１ｂの電位は＋１５Ｖ、パッ
ド１９１ｃの電位は＋２０Ｖ、それ以外のすべてのパッド１９１の電位を０Ｖとして保持
することでしきい値電圧補正処理を行う。
あるいは、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃの電位をすべて＋１０Ｖ
と固定して、電位を保持する時間をそれぞれ、例えば、５０ｍｓ、１００ｍｓ、２００ｍ
ｓと変えることで、しきい値電圧補正処理を行う。
なお、しきい値電圧補正処理を行うタイミングは、上記の段階に限らない。例えば、図
１０（Ｂ）に示すように、リードフレーム１９３とパッド１９１がボンディングワイヤ１
９４で接続された段階で行ってもよい。
一例では、このとき、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃがリードフレ
ーム１９３と接続されていない。一方では、外部に接続する必要のあるパッドはすべてリ
ードフレーム１９３に接続されている。このため、例えば、リードフレーム１９３の電位
を０Ｖとし、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃの電位を、それぞれ、例
えば、＋１０Ｖ、＋１５Ｖ、＋２０Ｖのようにしきい値電圧補正に適切な電位とすること
で、しきい値電圧補正処理を行うことができる。
あるいは、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃの電位をすべて＋１０Ｖ
と固定して、電位を加える時間をそれぞれ、例えば、５０ｍｓ、１００ｍｓ、２００ｍｓ
と変えることで、しきい値電圧補正処理を行うことができる。
また、図１０（Ｃ）に示すように、リードフレーム１９３が分断されて、半導体チップ
と接続する複数のリード１９５が形成された状態でもしきい値電圧補正処理を行うことが
できる。ここで、リード１９５のすべてあるいは一部は、パッド１９１のすべてあるいは
一部とボンディングワイヤ１９４により接続されており、リード１９５ａ、リード１９５
ｂ、リード１９５ｃも、ボンディングワイヤ１９４により、それぞれパッド１９１ａ、パ
ッド１９１ｂ、パッド１９１ｃに接続されている。
一例では、このとき、リード１９５ａ、リード１９５ｂ、リード１９５ｃの電位を、そ
れぞれ、例えば、＋１０Ｖ、＋１５Ｖ、＋２０Ｖ、それ以外のリード１９５のすべてある
いは一部の電位を０Ｖとすることで、しきい値電圧補正処理を行うことができる。
あるいは、リード１９５ａ、リード１９５ｂ、リード１９５ｃの電位をすべて＋１０Ｖ
と固定して、電位を加える時間をそれぞれ、例えば、５０ｍｓ、１００ｍｓ、２００ｍｓ
と変えることで、しきい値電圧補正処理を行うことができる。
この後、半導体チップ１９０をパッケージ化するが、パッケージ材料の耐熱性に配慮す
ればパッケージ化後でも、上記のしきい値電圧補正処理を行える。
以上の例では、電荷捕獲層１０２に電子を捕獲させることで、しきい値電圧を補正する
例を示したが、正孔を捕獲させることで、しきい値電圧を補正することもできる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は
、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と
、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合
（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタ等に適用できる半導体装置につ
いて図面を用いて説明する。
図１１（Ａ）乃至図１１（Ｃ）は、トランジスタ４５０の上面図および断面図である。
図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ａ－Ｂの断面が図１１（Ｂ）
、一点鎖線Ｃ－Ｄの断面が図１１（Ｃ）に相当する。なお、図１１（Ａ）の上面図では、
図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ－Ｂ方向をチャ
ネル長方向、一点鎖線Ｃ－Ｄ方向をチャネル幅方向と呼称する場合がある。
図１１（Ａ）乃至図１１（Ｃ）に示すトランジスタ４５０は、基板４００上に凹部およ
び凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４
ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０
４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２の凹部の
底面、下地絶縁層４０２の凹部および凸部の間の側面、酸化物半導体層４０４ａの側面、
酸化物半導体層４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極４０６
ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０
４ｃ上のゲート絶縁層４０８（図１（Ｃ）の電荷捕獲層１０２に相当する）と、ゲート絶
縁層４０８上で接し、酸化物半導体層４０４ｂの上面および側面に面するゲート電極４１
０（図１（Ｃ）のゲート電極１０３に相当する）と、ソース電極４０６ａ、ドレイン電極
４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。
また、ゲート絶縁層４０８は、第１の絶縁層４０８ａ（図１（Ｃ）の第１の絶縁層１０
２ａに相当する）と第２の絶縁層４０８ｂ（図１（Ｃ）の第２の絶縁層１０２ｂに相当す
る）と第３の絶縁層４０８ｃ（図１（Ｃ）の第３の絶縁層１０２ｃに相当する）を有し、
実施の形態１で述べた電荷捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化
物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼
称する。多層半導体層４０４は図１（Ｃ）の半導体層１０１に相当する。
第２の絶縁層４０８ｂに用いる材料を比誘電率が大きいものにすると、第２の絶縁層４
０８ｂを厚くすることができる。たとえば、比誘電率が１６の酸化ハフニウムを用いるこ
とにより、比誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが
可能である。このため、捕獲された電子が移動するのを防止する上で好ましい。なお、第
１の絶縁層４０８ａの厚さは、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１５ｎｍ
以下であり、第２の絶縁層４０８ｂの厚さは、５ｎｍ以上３０ｎｍ以下、代表的には１０
ｎｍ以上２５ｎｍ以下であり、第３の絶縁層４０８ｃの厚さは、１ｎｍ以上２５ｎｍ以下
、代表的には５ｎｍ以上２０ｎｍ以下である。
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域におけ
る、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電
極）との距離をいう。すなわち、図１１（Ａ）では、チャネル長は、酸化物半導体層４０
４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４
０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における
、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図１１（Ａ）で
は、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における
、ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。
ゲート絶縁層４０８を電荷捕獲層として機能させることで、実施の形態１で述べたよう
に第１の絶縁層４０８ａと第２の絶縁層４０８ｂの界面、あるいは第２の絶縁層４０８ｂ
と第３の絶縁層４０８ｃの界面、もしくは第２の絶縁層４０８ｂの内部に存在する電子捕
獲準位に電子を捕獲することができる。このとき、電子捕獲準位に捕獲される電子の量は
ゲート電極４１０の電位により制御できる。
また、図１１（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電
気的に取り囲んでおり、オン電流が高められる。このようなトランジスタの構造を、Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ－Ｃｈ
ａｎｎｅｌ構造では、電流は酸化物半導体層４０４ｂの全体（バルク）を流れる。酸化物
半導体層４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくくなるため、
高いオン電流を得ることができる。なお、酸化物半導体層４０４ｂを厚くすると、オン電
流を向上させることができる。
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスク
を後退させながら電極や半導体層等を加工すると電極や半導体層等の端部が丸みを帯びる
（曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上
に形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性
を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端
部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制するこ
とができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。
例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに
好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャ
ネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、よ
り好ましくは２０ｎｍ以下とする。トランジスタ４５０は、上記のように狭チャネルでも
、ｓ－ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成され
た基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極
４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気
的に接続されていてもよい。
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多
層半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４
００が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層とし
ての機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面
が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉ
ｎｇ）法等で平坦化処理を行うことが好ましい。
また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は
、基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層
４０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導
体層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また
、図１１（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取
り囲む構造になっている。
ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび
酸化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）
が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー
差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネル
ギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを
構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４
０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上
であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に
近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４
のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成
される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体
層４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８
と接しない領域に形成される構造となる。
また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種
以上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の
界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を
形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層４０４ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種
以上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合
の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャ
リアの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることによ
り、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇ
ａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い
原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、
好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合す
るため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸
化物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸
素欠損が生じにくいということができる。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが
、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌ
ａ、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化物であるとき、酸化物半導体層
４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂを
Ｉｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：
Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ
２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１
．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物
半導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させ
ることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動
度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＺｎおよびＯを除いてのＩｎ
およびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍ
ｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉ
ｃ％より高くする。また、酸化物半導体層４０４ｂのＺｎおよびＯを除いてのＩｎおよび
Ｍの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉ
ｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ
％未満とする。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎ
ｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚
さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好まし
くは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層
４０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例
えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特
に、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため
好ましい。
なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、
酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１
×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、
さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金
属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア
密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与
する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。
したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４
ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半
導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度
を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未
満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していること
が好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは
５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３
以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有しているこ
とが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ
３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有している
ことが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化
物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないた
めには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領
域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満と
する部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、また
は、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未
満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａ
ｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトラン
ジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、
５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電
流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下にまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられる
ため、上記理由により多層半導体層のチャネルとなる領域は、ゲート絶縁層と接しない構
造が好ましいということができる。また、ゲート絶縁層と多層半導体層との界面にチャネ
ルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度
が低くなることがある。このような観点からも、多層半導体層のチャネルとなる領域はゲ
ート絶縁層から離すことが好ましいといえる。
したがって、多層半導体層４０４を酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ
、酸化物半導体層４０４ｃの積層構造とすることで、酸化物半導体層４０４ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導
体層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３
．５ｅＶであるＩｎ－Ｇａ－Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエ
ネルギーギャップが３．１５ｅＶであるＩｎ－Ｇａ－Ｚｎ酸化物を用い、多層半導体層４
０４に相当する積層を作製して行っている。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの厚さは
それぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ Ｊ
ＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定した。また、真空準位と価電子帯上
端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏ
ｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏ
ｂｅ）を用いて測定した。
図１２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャッ
プとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模
式的に示されるバンド構造の一部である。図１２（Ａ）は、酸化物半導体層４０４ａおよ
び酸化物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。こ
こで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン層の伝
導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下端のエネルギー、
ＥｃＳ２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体
層４０４ｃの伝導帯下端のエネルギーである。
図１２（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化
物半導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸
化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元
素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異
なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとって
捕獲中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層
構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネ
ルギーバンドの連続性が失われ、界面でキャリアが捕獲あるいは再結合により消滅してし
まう。
なお、図１２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、そ
れぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有す
る場合、バンド構造の一部は、図１２（Ｂ）のように示される。
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導
体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４ま
たは１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１
または３：１：２（原子数比）のＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。ま
た、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１
：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝
１：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ
＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ－Ｇａ－Ｚｎ酸化物などを用
いることができる。
図１２（Ａ）、図１２（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４
ｂがウェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネ
ルが酸化物半導体層４０４ｂに形成されることがわかる。なお、多層半導体層４０４は伝
導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅ
ｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチ
ャネルということもできる。
なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、酸化シリコン層など
の絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半
導体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０４
ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、Ｅｃ
Ｓ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が酸化物半導体層４
０４ａまたは酸化物半導体層４０４ｃを超えて捕獲準位に達することがある。マイナスの
電荷となる電子が捕獲準位に捕獲されることで、トランジスタのしきい値電圧はプラス方
向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃ
Ｓ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネ
ルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃに
は、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジ
スタに安定した電気特性を付与することができる。
なお、多層半導体層４０４にＩｎ－Ｇａ－Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶
縁層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩ
ｎが少ない組成とすることが好ましい。
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用
いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いるこ
とができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較
的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結
合し得る導電材料には、酸素が拡散し得る材料も含まれる。
酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、
酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著
に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象
により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損
が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ
型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン
領域として作用させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によって
ｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことが
ある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的な
ゲート電圧でオンオフの制御が難しい状態（導通状態）が現れる。そのため、チャネル長
が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合し
やすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材
料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、
例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることがで
きる。なお、当該導電材料を酸化物半導体層４０４ｂと接触させる構成として、当該導電
材料と前述した酸素と結合しやすい導電材料を積層してもよい。
第１の絶縁層４０８ａには、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、
酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁
層を用いることができる。また、第１の絶縁層４０８ａの厚さは、１ｎｍ以上２０ｎｍ以
下、好ましくは５ｎｍ以上１５ｎｍ以下である。
第２の絶縁層４０８ｂには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケ
ートなどを一種以上含む絶縁層を用いることができる。また、第２の絶縁層４０８ｂの厚
さは、５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２５ｎｍ以下である。
第３の絶縁層４０８ｃには、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、
酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁
層を用いることができる。また、第３の絶縁層４０８ｃの厚さは、１ｎｍ以上２５ｎｍ以
下、好ましくは５ｎｍ以上２０ｎｍ以下である。
ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、
Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、当該ゲート電極は、上記
材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電層を用いて
もよい。たとえば、ゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タ
ングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層など
を用いることができる。
ゲート絶縁層４０８、およびゲート電極４１０上には酸化物絶縁層４１２が形成されて
いてもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含
む絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよ
い。
ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化
物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。
好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０
×１０１９ａｔｏｍｓ／ｃｍ３以上である層とする。なお、上記昇温脱離ガス分光法分析
時における酸化物絶縁層の表面温度としては１００℃以上７００℃以下、または１００℃
以上５００℃以下の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁
層４０８を経由して多層半導体層４０４のチャネル形成領域に拡散させることができるこ
とから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することが
できる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジス
タの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が
縮小するとオン電流が低下する。
しかしながら、本実施の形態のトランジスタでは、前述したように、酸化物半導体層４
０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形成されてお
り、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形
成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタ
のオン電流を高くすることができる。
また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれる
キャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本実施の
形態のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、
側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体にゲート電界
が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純
度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の
向上を図ることが可能となる。
また、本実施の形態のトランジスタは、酸化物半導体層４０４ｂを酸化物半導体層４０
４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層４０４ｂを
三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せ
て有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸化物半導体
層４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）
となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ
値を小さくすることができる。したがって、ゲート電極１０３の電位を０Ｖとしたときの
ソースドレイン間の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。
また、図１３に示すトランジスタ４７０を用いることもできる。図１３（Ａ）乃至図１
３（Ｃ）は、トランジスタ４７０の上面図および断面図である。図１３（Ａ）は上面図で
あり、図１３（Ａ）に示す一点鎖線Ａ－Ｂの断面が図１３（Ｂ）、一点鎖線Ｃ－Ｄの断面
が図１３（Ｃ）に相当する。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部
の要素を省いて図示している。
トランジスタ４７０は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂを形成
するとき、下地絶縁層４０２のオーバーエッチングがなく、下地絶縁層４０２の凹凸がな
い形状となっている。
オーバーエッチングにより、下地絶縁層４０２をエッチングさせないようにするには、
酸化物半導体層と下地絶縁層４０２のエッチングでの選択比を大きくすればよい。
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸
化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０
４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に
電気的に取り囲まれている構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、実施の形態２で説明した図１１に示すトランジスタ４５０の作製方
法について、図１４および図１５を用いて説明する。
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用い
ることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導
体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体
素子が設けられたものを用いてもよい。また、シリコン基板を用いる場合は、基板表面に
熱酸化膜が形成されていてもよい。
まず、基板４００上に下地絶縁層４０２を形成する（図１４（Ａ）参照）。
なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にする
ことができる。
次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパ
ッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層
成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法
またはパルスレーザー堆積（ＰＬＤ）法を用いて形成する（図１４（Ｂ）参照）。このと
き、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁層４
０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４
０４ｃを覆いやすくすることができる。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず
、酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）および
レジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、
その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ
、酸化物半導体層４０４ｂをエッチングする。その後、ハードマスクを除去する。この時
、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハード
マスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状
も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０
４ｂ上に形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０
、酸化物絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる
。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界
集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形
成する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロー
ドロック室を備えたマルチチャンバー方式の形成装置（例えばスパッタリング装置）を用
いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリン
グ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除
去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１
０－７Ｐａ以上１×１０－４Ｐａ以下程度まで）できること、かつ、形成される基板を１
００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子
ポンプとコールド捕獲を組み合わせて排気系からチャンバー内に炭素成分や水分等を含む
気体が逆流しないようにしておくことが好ましい。さらに、チャンバーリークが発生して
いるかどうかを監視するために、装置に四重極形質量分析計（Ｑ－ｍａｓｓともいう。）
を設置するのも有効である。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずス
パッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスや
アルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１０
０℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれる
ことを可能な限り防ぐことができる。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化
物半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、
酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］
のＩｎ－Ｇａ－Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［
原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１
：３：４または１：３：２［原子数比］のＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる
。
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃと
して用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）
を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化
物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタ
ビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等があ
る。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ－Ｚｎ酸化
物、Ｓｎ－Ｚｎ酸化物、Ａｌ－Ｚｎ酸化物、Ｚｎ－Ｍｇ酸化物、Ｓｎ－Ｍｇ酸化物、Ｉｎ
－Ｍｇ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｚｎ酸化物、
Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｓｎ－Ｇａ－Ｚｎ酸化物、Ａｌ－Ｇａ－Ｚｎ酸化物、Ｓｎ－Ａ
ｌ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｌａ－Ｚｎ酸化物、Ｉｎ－Ｃｅ－Ｚｎ
酸化物、Ｉｎ－Ｐｒ－Ｚｎ酸化物、Ｉｎ－Ｎｄ－Ｚｎ酸化物、Ｉｎ－Ｓｍ－Ｚｎ酸化物、
Ｉｎ－Ｅｕ－Ｚｎ酸化物、Ｉｎ－Ｇｄ－Ｚｎ酸化物、Ｉｎ－Ｔｂ－Ｚｎ酸化物、Ｉｎ－Ｄ
ｙ－Ｚｎ酸化物、Ｉｎ－Ｈｏ－Ｚｎ酸化物、Ｉｎ－Ｅｒ－Ｚｎ酸化物、Ｉｎ－Ｔｍ－Ｚｎ
酸化物、Ｉｎ－Ｙｂ－Ｚｎ酸化物、Ｉｎ－Ｌｕ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ酸
化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ａ
ｌ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ酸化物を用い
ることができる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていて
もよい。また、本明細書においては、Ｉｎ－Ｇａ－Ｚｎ酸化物で構成した層をＩＧＺＯ層
とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を
用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素ま
たは複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整
数）で表記される材料を用いてもよい。
ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半
導体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を
選択する。
なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッ
タリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリン
グ法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さの分布
も均一とすることからＤＣスパッタリング法を用いることが好ましい。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩ
ｎ－Ｇａ－Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：
１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：
Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉ
ｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：
９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材
料を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物
半導体層４０４ｂよりも小さくなるようにすればよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）２＋（ｂ－Ｂ）２
＋（ｃ－Ｃ）２≦ｒ２（（ａ－Ａ）２＋（ｂ－Ｂ）２＋（ｃ－Ｃ）２は、ｒ２以下。）を
満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様で
ある。
また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０
４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ
軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ
軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少
ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂ
にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現す
ることができる。
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉ
ｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－Ｏ
Ｓ、多結晶酸化物半導体、ｎｃ－ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であっ
て不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離
秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔ
ｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない
（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物
半導体と呼ぶことはできない。ただし、ａ－ｌｉｋｅ ＯＳは、微小な領域において周期
構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、
物性的には非晶質酸化物半導体に近いといえる。
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ－ＯＳについて説明する。図２２（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによって行うこ
とができる。
図２２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２２（Ｂ）に示す。
図２２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上面と平行となる。
図２２（Ｂ）に示すように、ＣＡＡＣ－ＯＳは特徴的な原子配列を有する。図２２（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図２２（Ｂ）および図２２（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレット
とペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。し
たがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる
。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙ
ｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ－ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図２２（Ｄ）参照。）。図２２（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図２２（Ｄ）に示す領域５１６１に相当する。
また、図２３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ－ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図２３（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２３（Ｂ）、図２３（Ｃ）および図
２３（Ｄ）に示す。図２３（Ｂ）、図２３（Ｃ）および図２３（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ
に対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ－ＯＳは、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図２５（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図２５（Ｂ）に示す。図２５
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ－ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図２５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図２５（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結
晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をする
とＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとな
る場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体であ
る。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と
呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を
有する酸化物半導体であるといえる。
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確
な結晶部を確認することのできない領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、
１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお
、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化
物半導体と呼ぶことがある。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を
明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと
起源を同じくする可能性がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼
ぶ場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。例えば、ｎｃ－ＯＳに対し、ペレットよりも大きい径のＸ
線を用いた場合、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピークは検
出されない。また、ｎｃ－ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎ
ｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観
測される。一方、ｎｃ－ＯＳに対し、ペレットの大きさと近いかペレットより小さいプロ
ーブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎ
ｃ－ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い
領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される
場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ－
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高
分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認す
ることのできない領域と、を有する。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋｅ
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ－ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ－ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ－ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
図２６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２６より、ａ－ｌｉｋ
ｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図２６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ－／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ－ＯＳ
およびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ－／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
２６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ－ＯＳおよ
びＣＡＡＣ－ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡＣ
－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、
ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ－ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲ
ットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ－ｂ面
から劈開し、ａ－ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子
として剥離することがある。この場合、当該平板状又はペレット状のスパッタリング粒子
は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡ
ＡＣ－ＯＳ層を形成することができる。
酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理
は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性
ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。ま
た、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を
補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によ
って、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体
層４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４
０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａ
およびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いる
ことができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。
またＣＶＤ法によりタングステン層を形成してもよい。
次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソー
ス電極４０６ａおよびドレイン電極４０６ｂを形成する（図１４（Ｃ）参照）。
次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に
、酸化物半導体層４０３ｃを形成する。
なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱
処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化
物半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半
導体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去
することができる。
次に、酸化物半導体層４０３ｃ上にゲート絶縁層４０８となる絶縁層４０７を形成する
（図１５（Ａ）参照）。絶縁層４０７は絶縁層４０７ａ、絶縁層４０７ｂおよび絶縁層４
０７ｃを有する。絶縁層４０７ａとしては、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種
以上含む材料を用いることができる。絶縁層４０７ｂとしては、酸化ハフニウム、酸化ア
ルミニウム、酸化タンタル、アルミニウムシリケート、窒化シリコンなどを一種以上含む
材料を用いることができる。絶縁層４０７ｃとしては、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タン
タルを一種以上含む材料を用いることができる。
絶縁層４０７ａ、絶縁層４０７ｂおよび絶縁層４０７ｃは、スパッタリング法、化学気
相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法ある
いはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー
堆積（ＰＬＤ）法などを用いて形成することができる。また、絶縁層４０７ａおよび絶縁
層４０７ｃをＰＥＣＶＤ法で形成し、絶縁層４０７ｂをＡＬＤ法で形成してもよい。
次に、絶縁層４０７上にゲート電極４１０となる第２の導電層４０９を形成する（図１
５（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、
Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いる
ことができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成する
ことができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく
、上記材料を含む導電層と窒素を含んだ導電層の積層を用いてもよい。
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０
９を選択的にエッチングし、ゲート電極４１０を形成する（図１５（Ｃ）参照）。なお、
図１１（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取
り囲むように形成される。
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７を選
択的にエッチングし、ゲート絶縁層４０８を形成する。
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４
０３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。
つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲ
ート絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４
１０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているが
これに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体
層４０４ｃを形成してもよい。
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁
層４１２を形成する（図１１（Ｂ）、図１１（Ｃ）参照）。酸化物絶縁層４１２は、下地
絶縁層４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２と
しては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、酸化ガリ
ウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネ
オジム、酸化ハフニウムおよび酸化タンタルなどを用いるとよい。もしくは酸化窒化シリ
コンおよび窒化酸化シリコンなどの窒素を含む酸化物を用いるとよい。また、当該酸化物
絶縁層４１２は、上記材料の積層であってもよい。酸化物絶縁層４１２は、スパッタリン
グ法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（Ａ
ＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパ
ルスレーザー堆積（ＰＬＤ）法を用いて形成することができ、多層半導体層４０４に対し
酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条
件で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８
、酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠
損を低減することができる。
次に、酸化物絶縁層４１２のうえに絶縁層４１３を形成する（図１１（Ｂ）、図１１（
Ｃ）参照）。絶縁層４１３は、アクリル樹脂、ポリイミド、エポキシ樹脂、シロキサンポ
リマー等の有機絶縁膜を用いて形成することができる。また、その表面をＣＭＰ法などに
より平坦化させても良い。
次に、しきい値電圧補正処理を行う。しきい値電圧補正処理は、ゲート電極４１０の電
位がソース電極やドレイン電極の電位より＋１０Ｖ以上高い状態を、５ｓ以下、代表的に
は１ｓ以下維持することで、多層半導体層４０４からゲート電極４１０に向かって、必要
とする電子が移動し、そのうちのいくらかは第２の絶縁層４０８ｂの内部あるいは界面に
ある電子捕獲準位に捕獲される。このようにして、電子が捕獲されることで、しきい値電
圧が正の方向に補正されることができる。
以上の工程で、図１１に示すトランジスタ４５０を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、実施の形態２で説明したトランジスタを用いたインバータについて
説明する。
図１６（Ａ）は実施の形態１で説明したインバータ回路１２０の回路図であり、図１６
（Ｂ）および図１６（Ｃ）は、本明細書で開示する一態様のインバータ回路１２０の上面
図および断面図である。図１６（Ｂ）は上面図であり、図１６（Ｂ）に示す一点鎖線Ａ－
Ｂの断面が図１６（Ｃ）に相当する。なお、図１６（Ｂ）の上面図では、図の明瞭化のた
めに一部の要素を省いて図示している。一点鎖線Ａ－Ｂ方向をチャネル長方向、一点鎖線
Ａ－Ｂに垂直な方向をチャネル幅方向と呼称する場合がある。
図１６（Ａ）に示すインバータ回路１２０はトランジスタ１２１および１２２から構成
され、トランジスタ１２１は高電位を供給する電源線１２３と電気的に接続し、トランジ
スタ１２２は低電位を供給する電源線１２４と電気的に接続している。トランジスタ１２
１とトランジスタ１２２はノード１２５でお互いに接続され、トランジスタ１２１のゲー
トはノード１２５に接続している。インバータ回路１２０の入力端子Ｖ１に信号が入力さ
れると、出力端子Ｖ２から信号が出力される。ここでトランジスタ１２１はデプレッショ
ン型トランジスタで、トランジスタ１２２はエンハンスメント型トランジスタである。
次に、図１６（Ｂ）および図１６（Ｃ）に示すトランジスタの上面図および断面図から
、トランジスタ１２１およびトランジスタ１２２の構造を説明する。トランジスタ１２２
は、基板５００上の下地絶縁層５０２と、下地絶縁層５０２上の酸化物半導体層５０４ａ
および酸化物半導体層５０４ｂと、酸化物半導体層５０４ａおよび酸化物半導体層５０４
ｂ上のソース電極５０６ａおよびドレイン電極５０６ｃと、酸化物半導体層５０４ｂ、ソ
ース電極５０６ａおよびドレイン電極５０６ｃと接する酸化物半導体層５０４ｃと、酸化
物半導体層５０４ｃ上のゲート絶縁層５０８と、ゲート絶縁層５０８上のゲート電極５１
０ａと、ソース電極５０６ａ、ドレイン電極５０６ｃ、およびゲート電極５１０ａ上の酸
化物絶縁層５１２と、酸化物絶縁層５１２上の平坦化膜５１３と、を有する。また、トラ
ンジスタ１２１は、基板５００上の下地絶縁層５０２と、下地絶縁層５０２上の酸化物半
導体層５０５ａおよび酸化物半導体層５０５ｂと、酸化物半導体層５０５ａおよび酸化物
半導体層５０５ｂ上のソース電極５０６ｂおよびドレイン電極５０６ｃと、酸化物半導体
層５０５ｂ、ソース電極５０６ｂおよびドレイン電極５０６ｃと接する酸化物半導体層５
０５ｃと、酸化物半導体層５０５ｃ上のゲート絶縁層５０９（図１（Ｃ）の電荷捕獲層１
０２に相当）と、ゲート絶縁層５０９上のゲート電極５１０ｂ（図１（Ｃ）のゲート電極
１０３に相当）と、ソース電極５０６ｂ、ドレイン電極５０６ｃ、およびゲート電極５１
０ｂ上の酸化物絶縁層５１２と、酸化物絶縁層５１２上の平坦化膜５１３と、を有する。
また、トランジスタ１２１のゲート電極５１０ｂとトランジスタ１２１のドレイン電極
５０６ｃはコンタクトホール５１６とコンタクトホール５１８を介して配線５１４で電気
的に接続している。そのためトランジスタ１２２のドレイン電極５０６ｃもトランジスタ
１２１のゲート電極５１０ｂと電気的に接続することになる。
また、トランジスタ１２１のドレイン電極とトランジスタ１２２のドレイン電極は共通
のドレイン電極５０６ｃを指しているが、これに限定されず、お互いに電気的接続してい
るのであれば、別々に電極を形成し、これらの電極間を配線で接続してもよい。
ゲート絶縁層５０８およびゲート絶縁層５０９は、実施の形態１で述べた電荷捕獲層と
して機能する。そのため、第１の絶縁層５０８ａおよび５０９ａ（図１（Ｃ）の第１の絶
縁層１０２ａに相当）と第２の絶縁層５０８ｂおよび５０９ｂ（図１（Ｃ）の第２の絶縁
層１０２ｂに相当）と第３の絶縁層５０８ｃおよび５０９ｃ（図１（Ｃ）の第３の絶縁層
１０２ｃに相当）を有する。また、多層半導体層５０４および５０５は酸化物半導体層５
０４ａおよび５０５ａ、酸化物半導体層５０４ｂおよび５０５ｂ、および酸化物半導体層
５０４ｃおよび５０５ｃを有する。多層半導体層５０４および５０５は図１（Ｃ）の半導
体層１０１に相当する。
トランジスタ１２１およびトランジスタ１２２は、どちらもデプレッション型トランジ
スタとなるように作製する。次に、トランジスタ１２２のゲート電極５１０ａの電位を、
ソース電極５０６ａおよびドレイン電極５０６ｃより＋１０Ｖ以上高い状態を５ｓ以下、
代表的には１ｓ以下、維持することで、ゲート絶縁層５０８に電子を捕獲させる処理を行
う。そうすることで、トランジスタ１２２のしきい値電圧は正に移動し、トランジスタ１
２２をデプレッション型トランジスタからエンハンスメント型のトランジスタへと変える
ことができる。一方、トランジスタ１２１は、しきい値電圧を変えるような電位を与えな
いので、ゲート絶縁層５０９には電子が捕獲されず、トランジスタ１２１のしきい値電圧
も変化しない。したがって、トランジスタ１２１はデプレッション型トランジスタのまま
使用することができる。このようにトランジスタの構造を作り分けることなく、デプレッ
ション型トランジスタとエンハンスメント型トランジスタを作り分けることが可能になる
。そのため、プロセスを削減でき、時間やコストを削減することが可能になる。
ゲート絶縁層５０８に電子を捕獲させるためにゲート電極５１０ａに与える電位は、イ
ンバータとして使用する通常の電位よりも高いほうが好ましい。そうすることで、通常の
使用において、捕獲した電子が移動する可能性が低くなる。
また、図１７に示す構成のインバータを用いることもできる。図１７（Ａ）および図１
７（Ｂ）は、インバータを構成するトランジスタ１２２およびトランジスタ１２１の上面
図および断面図である。図１７（Ａ）は上面図であり、図１７（Ａ）に示す一点鎖線Ａ－
Ｂの断面が図１７（Ｂ）に相当する。なお、図１７（Ａ）の上面図では、図の明瞭化のた
めに一部の要素を省いて図示している。
ここでは、図１６（Ｂ）および図１６（Ｃ）の配線５１４を形成する代わりに、トラン
ジスタ１２１のゲート電極５１０ｂを形成するときに、ゲート電極５１０ｂをドレイン電
極５０６ｃと直接接続するような形状にしている。このようにすることで、配線５１４が
不要になり、プロセスを簡略化することができる。
また、図１６（Ａ）のインバータ回路１２０ではなく、実施の形態１で説明した図４（
Ｂ）のインバータ回路１２７であっても、上記で説明した構成のトランジスタを用いるこ
とができる。例えば、図１６（Ｂ）および図１６（Ｃ）の場合であれば、配線５１４はト
ランジスタ１２１のゲート電極５１０ｂとソース電極５０６ｂを接続するようにすればよ
い。また、図１７（Ａ）および図１７（Ｂ）の場合であれば、トランジスタ１２１のゲー
ト電極５１０ｂがソース電極５０６ｂに接触するようにすればよい。
また、本実施の形態では、酸化物半導体層５０４ｂ（あるいは５０５ｂ）を酸化物半導
体層５０４ａ（あるいは５０５ａ）および酸化物半導体層５０４ｃ（あるいは５０５ｃ）
で挟んでいる構成であったがこれに限られず、酸化物半導体層５０４ａおよび酸化物半導
体層５０４ｃを有さず酸化物半導体層５０４ｂのみがある構成としてもよい。あるいは、
酸化物半導体層５０４ａ、酸化物半導体層５０４ｂ、酸化物半導体層５０４ｃのいずれか
１つあるいは２つだけで構成されてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態５）
上記で説明した半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた
画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の
記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることがで
きる。その他に、半導体装置を用いることができる電子機器として、携帯電話、携帯型を
含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等
のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシ
ステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、
ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販
売機などが挙げられる。これら電子機器の具体例を図１８に示す。
図１８（Ａ）は携帯型ゲーム機であり、筐体６０１、筐体６０２、表示部６０３、表示
部６０４、マイクロフォン６０５、スピーカー６０６、操作キー６０７、スタイラス６０
８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部６０３と表
示部６０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図１８（Ｂ）は携帯データ端末であり、第１筐体６１１、第２筐体６１２、第１表示部
６１３、第２表示部６１４、接続部６１５、操作キー６１６等を有する。第１表示部６１
３は第１筐体６１１に設けられており、第２表示部６１４は第２筐体６１２に設けられて
いる。そして、第１筐体６１１と第２筐体６１２とは、接続部６１５により接続されてお
り、第１筐体６１１と第２筐体６１２の間の角度は、接続部６１５により変更が可能であ
る。第１表示部６１３における映像を、接続部６１５における第１筐体６１１と第２筐体
６１２との間の角度に従って、切り替える構成としても良い。また、第１表示部６１３お
よび第２表示部６１４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体６２１、表示部６２２、
キーボード６２３、ポインティングデバイス６２４等を有する。
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体６３１、冷蔵室用扉６３２、冷凍室用扉６
３３等を有する。
図１８（Ｅ）はビデオカメラであり、第１筐体６４１、第２筐体６４２、表示部６４３
、操作キー６４４、レンズ６４５、接続部６４６等を有する。操作キー６４４およびレン
ズ６４５は第１筐体６４１に設けられており、表示部６４３は第２筐体６４２に設けられ
ている。そして、第１筐体６４１と第２筐体６４２とは、接続部６４６により接続されて
おり、第１筐体６４１と第２筐体６４２の間の角度は、接続部６４６により変更が可能で
ある。表示部６４３における映像を、接続部６４６における第１筐体６４１と第２筐体６
４２との間の角度に従って切り替える構成としても良い。
図１８（Ｆ）は普通自動車であり、車体６５１、車輪６５２、ダッシュボード６５３、
ライト６５４等を有する。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
本実施例では、実施例試料として、図１１に示すトランジスタ４５０と同様の構成のト
ランジスタについて作製し、電気特性の評価を行った。
はじめに、実施例試料の作製方法について示す。
まず、シリコン基板上に熱酸化膜１００ｎｍを形成し、熱酸化膜上に下地絶縁膜となる
膜厚３００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜を形成した。酸化窒化シリコン膜は、
流量２．３ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ
２Ｏ）を原料ガスとし、反応室の圧力を４０Ｐａ、基板温度を４００℃、２７．１２ＭＨ
ｚの高周波電源を用いて、５０ＷのＲＦ電源を平行平板電極に供給したＰＥＣＶＤ法によ
って成膜した。
次に、酸化窒化シリコン膜を、ＣＭＰ法を用いて平坦化した後、第１の加熱処理を行っ
た。加熱処理は減圧雰囲気下、４５０℃で１時間行った。その後、イオンインプランテー
ション装置を用いて、加速電圧６０ｋＶ、ドーズ量２．０×１０１６ａｔｏｍｓ／ｃｍ２
の条件で、酸化窒化シリコン膜に酸素イオンを注入した。
次に、膜厚２０ｎｍの第１の酸化物半導体膜と膜厚１５ｎｍの第２の酸化物半導体膜を
積層して形成した。成膜条件は、第１の酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：３：４
（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（
アルゴン：酸素＝４０ｓｃｃｍ：５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、
電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００
℃として成膜し、第２の酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の
酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素
＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．
５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として成膜
した。なお、第１の酸化物半導体膜および第２の酸化物半導体膜は、大気曝露せずに連続
成膜を行った。
続いて、第２の加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った
後、酸素雰囲気下、４５０℃で１時間行った。
続いて、第１の酸化物半導体膜および第２の酸化物半導体膜を、ＩＣＰ（Ｉｎｄｕｃｔ
ｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により
、三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）雰囲気下、電源電力４５０Ｗ、バイアス電力
１００Ｗ、圧力１．２Ｐａにおいてエッチングして島状の第１の酸化物半導体膜および第
２の酸化物半導体膜に加工した。
続いて、第１の酸化物半導体膜および第２の酸化物半導体膜上に、ソース電極およびド
レイン電極となるタングステン膜を１００ｎｍ成膜した。成膜条件は、タングステンター
ゲットを用いたスパッタリング法によりアルゴン（Ａｒ＝８０ｓｃｃｍ）雰囲気下におい
て、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲ
ットとの間の距離を６０ｍｍ、基板狙い温度を２３０℃とした。
次に、タングステン膜上にレジストマスクを形成して、エッチングを行った。エッチン
グは、ＩＣＰエッチング法により行われ、エッチングとして、第１のエッチング、第２の
エッチング及び第３のエッチングが行われた。四弗化炭素、塩素および酸素（ＣＦ４：Ｃ
ｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０
００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、その後
、酸素（Ｏ２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧
力３．０Ｐａにて第２のエッチングを行い、さらにその後、四弗化炭素、塩素および酸素
（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、
電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを
行って、ソース電極およびドレイン電極を形成した。
次に、第２の酸化物半導体膜、ソース電極およびドレイン電極上に膜厚５ｎｍの第３の
酸化物半導体膜を成膜した。成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の
酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素
＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．
５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。
続いて、ＣＶＤ法によりゲート絶縁層となる５ｎｍの酸化窒化シリコン膜を、シランお
よび一酸化二窒素（ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧
力２００Ｐａ、電源電力１５０Ｗを印加し、ターゲットと基板の間の距離を２８ｍｍ、基
板温度３５０℃として成膜し、その上に、ＡＬＤ法によりゲート絶縁層となる膜厚２０ｎ
ｍの酸化ハフニウム膜を成膜した。酸化ハフニウムの成膜は、溶媒とハフニウム前駆体化
合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（Ｔ
ＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ
３）の２種類のガスを用い、基板温度２００℃として行う。
さらに、ＣＶＤ法によりゲート絶縁層となる１５ｎｍの酸化窒化シリコン膜を、シラン
および一酸化二窒素（ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、
圧力２００Ｐａ、電源電力１５０Ｗを印加し、ターゲットと基板の間の距離を２８ｍｍ、
基板温度３５０℃として成膜した。
続いて、第３の加熱処理を行った。加熱処理は酸素雰囲気下、４９０℃で１時間行った
。
続いて、膜厚３０ｎｍの窒化タンタル膜および膜厚１３５ｎｍのタングステン膜を、ス
パッタリング法により成膜した。窒化タンタル膜の成膜条件は、スパッタリング法により
アルゴンおよび窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下にお
いて、圧力０．６Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍ
ｍ、基板温度２５℃とした。タングステン膜の成膜条件は、スパッタリング法によりアル
ゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力４ｋＷを印
加し、ターゲットと基板の間の距離を６０ｍｍ、基板狙い温度２３０℃とした。
次に、ＩＣＰエッチング法により、膜厚３０ｎｍの窒化タンタル膜および膜厚１３５ｎ
ｍのタングステン膜の積層をエッチングした。エッチング条件は、塩素、四弗化炭素およ
び酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲
気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエ
ッチングを行い、第１のエッチングの後に塩素（Ｃｌ２＝１００ｓｃｃｍ）雰囲気下、電
源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを
行い、ゲート電極を形成した。
次に、マスクを用いて、ゲート絶縁層、第３の酸化物半導体膜の積層をエッチングした
。エッチング条件は、三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）雰囲気下、電源電力４５
０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにおいてエッチングを行った。
次に、ゲート電極上に膜厚７０ｎｍの酸化アルミニウム膜をスパッタリング法により成
膜し、第４の加熱処理を行った。加熱処理は酸素雰囲気下、４００℃で１時間行った。
次に、膜厚３００ｎｍの酸化窒化シリコン膜をＣＶＤ法により成膜した。
以上の工程を経て、トランジスタを作製した。
次に作製したトランジスタで、しきい値電圧補正処理を行った。しきい値電圧補正処理
の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖと
し、室温で、ゲート電圧を＋１０Ｖ印加した。ゲート電圧に印加する時間を０ｍｓ、２０
ｍｓ、４０ｍｓ、６０ｍｓ、８０ｍｓ、１００ｍｓ、１２０ｍｓ、１４０ｍｓ、１６０ｍ
ｓ、１８０ｍｓ、２００ｍｓと変えて、しきい値電圧補正処理を行った後のトランジスタ
でＩｄ－Ｖｇ測定を行った。本実施例における、トランジスタの測定結果を図１９（Ａ）
および図１９（Ｂ）に示した。また、しきい値電圧補正処理のゲート電圧が＋２０Ｖの場
合の測定結果を、図２０（Ａ）および図２０（Ｂ）に示した。
図１９（Ａ）および図２０（Ａ）はドレイン電圧（Ｖｄ：［Ｖ］）が１．８Ｖのときの
測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ
］）を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレイ
ンとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準とした
ゲートとソースの電位差である。また、図中の複数の実線は、しきい値電圧補正処理を行
った時間（しきい値電圧補正処理時間）を０ｍｓ、２０ｍｓ、４０ｍｓ、６０ｍｓ、８０
ｍｓ、１００ｍｓ、１２０ｍｓ、１４０ｍｓ、１６０ｍｓ、１８０ｍｓ、２００ｍｓと変
化させた条件でのトランジスタのＩｄ－Ｖｇ測定結果を表す。なお、図中の矢印は、矢印
の根本の方がしきい値電圧補正処理時間が０ｍｓの電気特性、矢印の先がしきい値電圧補
正処理時間が２００ｍｓの電気特性を表している。
図１９（Ｂ）および図２０（Ｂ）は図１９（Ａ）および図２０（Ａ）の測定結果から得
られた、しきい値電圧の変化量（ΔＶｔｈ）およびシフト値（ドレイン電流が立ち上がる
ときのゲート電圧の値）の変化量（Δｓｈｉｆｔ）を縦軸に、しきい値電圧補正処理時間
を横軸にプロットしたグラフである。
なお、しきい値電圧Ｖｔｈは、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方
根（Ｉｄ１／２）を縦軸にプロットしたグラフにおいて、最大傾きであるＩｄ１／２の接
線を外挿したときのＶｇ軸との交点と定義する。また、シフト値は、ゲート電圧（Ｖｇ［
Ｖ］）を横軸、ドレイン電流の対数を縦軸にプロットしたグラフにおいて、最大傾きであ
るＩｄの接線を外挿したときのＩｄ＝１．０×１０－１２［Ａ］軸との交点と定義する。
図１９および図２０から、同じしきい値電圧補正処理時間であっても、しきい値電圧補
正処理時に印加するゲート電圧が大きいほうが、しきい値電圧がプラス側に移動すること
が確認できた。また、しきい値電圧補正処理時に印加するゲート電圧が同じであっても、
しきい値電圧補正処理時間が長くなるほどしきい値電圧がプラス側に移動することも確認
できた。
また、本実施例で作製し、しきい値電圧補正処理を行ったトランジスタに＋ＧＢＴ（Ｇ
ａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験および＋ＤＢＴ（Ｄｒａｉｎ
Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を行い、試験前後の電気特性を調べ
た。しきい値電圧補正処理の条件は、Ｖｓ＝Ｖｄ＝０Ｖ、室温、Ｖｇ＝＋１１Ｖ、印加時
間５０ｍｓである。＋ＧＢＴストレス試験の条件として、１５０℃で１時間、ソース電圧
およびドレイン電圧は０Ｖ，ゲート電圧Ｖｔｇ＝＋３．０Ｖを印加した。＋ＤＢＴストレ
ス試験の条件として、１５０℃で１時間、ソース電圧は０Ｖ、ドレイン電圧は１．８Ｖ、
ゲート電圧を０Ｖ印加した。それぞれの試験前後に、４０℃でＶｄ＝＋０．１Ｖあるいは
＋１．８Ｖ、ソース電圧０Ｖで、ゲート電圧を－３．０から＋３．０Ｖまで０．１Ｖごと
にドレイン電流（Ｉｄ：［Ａ］）の測定を行った。図２１（Ａ）は＋ＧＢＴストレス試験
前後の電気特性を示す。図２１（Ｂ）は＋ＤＢＴストレス試験前後の電気特性を示す。
図２１（Ａ）に示すように、本実施例で作製したしきい値電圧補正処理を行ったトラン
ジスタの＋ＧＢＴストレス試験前後のしきい値電圧の変化量ΔＶｔｈは、０．０１Ｖであ
り、シフト値の変化量Δｓｈｉｆｔは、－０．０２Ｖであった。また、図２１（Ｂ）に示
すように、本実施例で作製したしきい値電圧補正処理を行ったトランジスタの＋ＤＢＴス
トレス試験前後のしきい値電圧の変化量ΔＶｔｈは、－０．０６Ｖであり、シフト値の変
化量Δｓｈｉｆｔは、－０．０６Ｖであった。したがって、どちらのストレス試験におい
ても、試験後にしきい値電圧やシフト値がほとんど変化しておらず、しきい値電圧補正処
理を行ったトランジスタのしきい値電圧がほとんど変わらないことが確認できた。
このように、しきい値電圧補正処理を行ったトランジスタの電荷捕獲層にトラップされ
た電子はストレス条件下にあっても電荷捕獲層から移動することなく、補正したしきい値
電圧を安定して維持できることがわかった。
１０１ 半導体層
１０２ 電荷捕獲層
１０２ａ 第１の絶縁層
１０２ｂ 第２の絶縁層
１０２ｃ 第３の絶縁層
１０２ｄ 導電層
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ 電子捕獲準位
１０５ 電子
１０８ トランジスタ
１０９ 容量素子
１２０ インバータ回路
１２１ トランジスタ
１２２ トランジスタ
１２３ 電源線
１２４ 電源線
１２５ ノード
１２６ 電子
１２７ インバータ回路
１３０ 表示装置
１３１ ドライバ領域
１３２ 表示領域
１３３ ＦＰＣ
１４０ マイクロプロセッサ
１４１ 論理ユニット
１４２ レジスタ
１４３ 一次キャッシュメモリ
１４４ 二次キャッシュメモリ
１４５ Ｉ／Ｏ回路
１５０ 記憶素子
１５１ａ スイッチ
１５１ｂ スイッチ
１５１ｃ スイッチ
１５２ａ インバータ
１５２ｂ インバータ
１５２ｃ インバータ
１５３ トランジスタ
１５４ 容量素子
１６０ 記憶素子
１６１ａ トランジスタ
１６１ｂ トランジスタ
１６２ａ インバータ
１６２ｂ インバータ
１６３ａ トランジスタ
１６３ｂ トランジスタ
１６４ａ 容量素子
１６４ｂ 容量素子
１７０ 記憶素子
１７１ トランジスタ
１７２ トランジスタ
１７３ 容量素子
１８０ 記憶素子
１８１ トランジスタ
１８２ トランジスタ
１８３ トランジスタ
１８４ 容量素子
１９０ 半導体チップ
１９１ パッド
１９１ａ パッド
１９１ｂ パッド
１９１ｃ パッド
１９２ デバイス領域
１９３ リードフレーム
１９４ ボンディングワイヤ
１９５ リード
１９５ａ リード
１９５ｂ リード
１９５ｃ リード
４００ 基板
４０２ 下地絶縁層
４０３ｃ 酸化物半導体層
４０４ 多層半導体層
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ 絶縁層
４０７ａ 絶縁層
４０７ｂ 絶縁層
４０７ｃ 絶縁層
４０８ ゲート絶縁層
４０８ａ 第１の絶縁層
４０８ｂ 第２の絶縁層
４０８ｃ 第３の絶縁層
４０９ 導電層
４１０ ゲート電極
４１２ 酸化物絶縁層
４１３ 絶縁層
４５０ トランジスタ
４７０ トランジスタ
５００ 基板
５０２ 下地絶縁層
５０４ 多層半導体層
５０４ａ 酸化物半導体層
５０４ｂ 酸化物半導体層
５０４ｃ 酸化物半導体層
５０５ａ 酸化物半導体層
５０５ｂ 酸化物半導体層
５０５ｃ 酸化物半導体層
５０６ａ ソース電極
５０６ｂ ソース電極
５０６ｃ ドレイン電極
５０８ ゲート絶縁層
５０８ａ 第１の絶縁層
５０８ｂ 第２の絶縁層
５０８ｃ 第３の絶縁層
５０９ ゲート絶縁層
５１０ａ ゲート電極
５１０ｂ ゲート電極
５１２ 酸化物絶縁層
５１３ 平坦化膜
５１４ 配線
５１６ コンタクトホール
５１８ コンタクトホール
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ 表示部
６０５ マイクロフォン
６０６ スピーカー
６０７ 操作キー
６０８ スタイラス
６１１ 筐体
６１２ 筐体
６１３ 表示部
６１４ 表示部
６１５ 接続部
６１６ 操作キー
６２１ 筐体
６２２ 表示部
６２３ キーボード
６２４ ポインティングデバイス
６３１ 筐体
６３２ 冷蔵室用扉
６３３ 冷凍室用扉
６４１ 筐体
６４２ 筐体
６４３ 表示部
６４４ 操作キー
６４５ レンズ
６４６ 接続部
６５１ 車体
６５２ 車輪
６５３ ダッシュボード
６５４ ライト
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (4)

  1. 第１の酸化物半導体層と、第２の酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有し、
    前記第１の酸化物半導体層は、第１のトランジスタのチャネル形成領域を有し、
    前記第２の酸化物半導体層は、第２のトランジスタのチャネル形成領域を有し、
    前記第１の導電層は、前記第１の酸化物半導体層の上面と接する第１の領域を有し、
    前記第１の導電層は、前記第２の酸化物半導体層の上面と接する第２の領域を有し、
    前記第１の導電層は、前記第１の酸化物半導体層と重ならず且つ前記第２の酸化物半導体層と重ならない第３の領域を有し、
    平面視において、前記第３の領域は、前記第１の領域と前記第２の領域の間の領域を有し、
    前記第２の導電層は、前記第１の絶縁層を介して前記第１のトランジスタのチャネル形成領域と重なる第４の領域を有し、
    前記第３の導電層は、前記第２の絶縁層を介して前記第２のトランジスタのチャネル形成領域と重なる第５の領域を有し、
    前記第３の導電層は、前記第３の領域と重なる第６の領域を有し、
    前記第６の領域は、前記第１の導電層の上面と接し、
    前記第１の絶縁層と前記第２の絶縁層とは同層に配置され、且つ、分離している、半導体装置。
  2. 第１の酸化物半導体層と、第２の酸化物半導体層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、第１の導電層と、第２の導電層と、第３の導電層と、を有し、
    前記第１の酸化物半導体層は、第１のトランジスタのチャネル形成領域を有し、
    前記第２の酸化物半導体層は、第２のトランジスタのチャネル形成領域を有し、
    前記第１の導電層は、前記第１の酸化物半導体層の上面と接する第１の領域を有し、
    前記第１の導電層は、前記第２の酸化物半導体層の上面と接する第２の領域を有し、
    前記第１の導電層は、前記第１の酸化物半導体層と重ならず且つ前記第２の酸化物半導体層と重ならない第３の領域を有し、
    平面視において、前記第３の領域は、前記第１の領域と前記第２の領域の間の領域を有し、
    前記第２の導電層は、前記第１の絶縁層を介して前記第１のトランジスタのチャネル形成領域と重なる第４の領域を有し、
    前記第３の導電層は、前記第２の絶縁層を介して前記第２のトランジスタのチャネル形成領域と重なる第５の領域を有し、
    前記第３の導電層は、前記第３の領域と重なる第６の領域を有し、
    前記第６の領域は、前記第１の導電層の上面と接し、
    前記第１の絶縁層と前記第２の絶縁層とは同層に配置され、且つ、分離しており、
    前記第３の絶縁層は、前記第１の導電層に接する領域と、前記第２の導電層に接する領域と、前記第３の導電層に接する領域と、を有する、半導体装置。
  3. 請求項１又は請求項２において、
    前記第１の絶縁層は、前記第１のトランジスタのゲート絶縁層として機能する領域を有し、
    前記第２の絶縁層は、前記第２のトランジスタのゲート絶縁層として機能する領域を有する、半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    平面視において、前記第１のトランジスタのチャネル長方向は第１の方向であり、
    平面視において、前記第２のトランジスタのチャネル長方向は前記第１の方向に沿う方向である、半導体装置。
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