JP6431729B2 - 半導体装置の作製方法および半導体装置 - Google Patents

半導体装置の作製方法および半導体装置 Download PDF

Info

Publication number
JP6431729B2
JP6431729B2 JP2014184826A JP2014184826A JP6431729B2 JP 6431729 B2 JP6431729 B2 JP 6431729B2 JP 2014184826 A JP2014184826 A JP 2014184826A JP 2014184826 A JP2014184826 A JP 2014184826A JP 6431729 B2 JP6431729 B2 JP 6431729B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
transistor
oxide semiconductor
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014184826A
Other languages
English (en)
Other versions
JP2015079950A (ja
JP2015079950A5 (ja
Inventor
山元　良高
良高 山元
哲弘 田中
哲弘 田中
卓之 井上
卓之 井上
英臣 須澤
英臣 須澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014184826A priority Critical patent/JP6431729B2/ja
Publication of JP2015079950A publication Critical patent/JP2015079950A/ja
Publication of JP2015079950A5 publication Critical patent/JP2015079950A5/ja
Application granted granted Critical
Publication of JP6431729B2 publication Critical patent/JP6431729B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

１つの実施形態は、半導体装置に関する。
トランジスタは集積回路（ＩＣ）や画像表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。
ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報 特開２０１２−０７４６９２号公報
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値、Ｓ値（サブスレッショルド値）などのトランジスタの電気特性が悪化する場合がある（特許文献５参照）。
したがって、解決すべき課題は、しきい値が補正された半導体装置を提供すること、または、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供すること、または、集積度の高い半導体装置を提供すること、または、オン電流の悪化を低減した半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持される半導体装置を提供すること、または、特性の良い半導体装置を提供すること、または、明細書、図面、請求項などの記載から、自ずと明らかとなる課題、または、明細書、図面、請求項などの記載から、抽出することが可能な課題のいずれかである。
第１の半導体装置と第２の半導体装置とを有し、第１の半導体装置と第２の半導体装置のそれぞれは、第１の半導体と、第１の半導体に電気的に接する電極と、第１のゲート電極と、第１のゲート電極と第１の半導体との間に設けられる電荷捕獲層とを有し、１５０℃以上３００℃以下で、第１の半導体装置の第１のゲート電極と電極の間の第１の電位差と、第２の半導体装置の第１のゲート電極と電極の間の第２の電位差が異なる状態で、１分以上１時間以下保持することにより、第１の半導体装置と第２の半導体装置のしきい値を互いに異なるものとする処理をおこなうことを特徴とする半導体装置の作製方法である。
しきい値が補正された半導体装置を提供すること、または、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持される半導体装置を提供すること、または、特性の良い半導体装置を提供すること、または、明細書、図面、請求項などの記載から、自ずと明らかとなる課題を解決すること、または、明細書、図面、請求項などの記載から、抽出することが可能な課題のいずれかを解決することができる。
実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 実施の形態の表示素子の例を示す図。 半導体装置の作製工程の例を示す図。 （Ａ）実施の形態の表示装置の例を示す図、および（Ｂ）実施の形態のマイクロプロセッサの例を示す図。 実施の形態の記憶素子の例を示す図。 実施の形態の記憶素子の例を示す図。 実施の形態の記憶素子の例を示す図。 実施の形態の記憶素子の例を示す図。 半導体装置の作製工程例を示す図。 トランジスタを説明する上面図および断面図の例。 積層された半導体層のバンドの模式図の例。 トランジスタを説明する上面図および断面図の例。 トランジスタの作製方法の例を説明する図。 トランジスタの作製方法の例を説明する図。 トランジスタを説明する上面図および断面図の例。 電子機器の例を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用した回路について説明する。図１（Ａ）は、半導体層１０１と電荷捕獲層１０２とゲート電極１０３を有する半導体装置である。電荷捕獲層１０２はゲート絶縁層を兼ねることができる。
ここで、電荷捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図１（Ｄ）に示されるように、絶縁体１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁層より形成されてもよい。
また、図２（Ａ）に示すように、半導体層１０１と電荷捕獲層１０２とゲート電極１０３とゲート絶縁層１０４とゲート電極１０５とを有する半導体装置でもよい。
ここで、電荷捕獲層１０２としては、例えば、図２（Ｂ）に示されるような、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図２（Ｃ）に示されるような、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図１（Ｄ）と同様に、絶縁体中に、電気的に絶縁された導電層を有してもよい。
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図３（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図３（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。
この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子親和力よりも小さいものとするが、これに限られない。
第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂの内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図３（Ｂ）に示すようになる。このときのゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０５に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。
半導体層１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲される。
電子１０７が、第１の絶縁層１０２ａの障壁を超えて、第２の絶縁層１０２ｂに達するには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、第１の絶縁層１０２ａが薄いほど顕著となる。ただし、この場合、電子捕獲準位１０６に捕獲された電子が、トンネル効果により、再度、流失してしまうことがある。
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、第１の絶縁層１０２ａが比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体層１０１の間の電場の自乗でトンネル電流が増加する。
第２は、電子１０７が、第１の絶縁層１０２ａ中の欠陥準位等のバンドギャップ中の捕獲準位をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。
第３は、熱的な励起によって、電子１０７が、第１の絶縁層１０２ａの障壁を超えるものである。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、１．５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
電子１０７が、第１の絶縁層１０２ａの障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの方法とそれらの組み合わせで生じていると考えられる。特に、第２の方法、第３の方法は、温度が高いと指数関数的に電流が増大することを示す。
また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、第１の絶縁層１０２ａの障壁層の薄い部分（エネルギーの大きな部分）の電子の濃度が高いほど起こりやすいので、温度が高いことが有利である。
なお、以上の伝導機構による電流は、特にゲート電極１０３と半導体層１０１の電位差が小さい（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位１０６に捕獲せしめることができる。この結果、電荷捕獲層１０２は負に帯電する。
すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、電子を移動させる。すると、そのうちのいくらかは電子捕獲準位１０６に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。
このとき、電子捕獲準位１０６に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０６に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。
電子捕獲準位１０６により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０６の総数を上回ることはない。
電子捕獲準位１０６に捕獲された電子は、電荷捕獲層１０２から流失しないことが求められる。そのためには、第１には、第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂの厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。
一方で、第１の絶縁層１０２ａが厚すぎると、電子の移動の妨げとなるので、３０ｎｍ以下とすることが好ましい。また、半導体装置のチャネル長に比較して、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂが厚すぎると、サブスレショールド値が増加し、オフ特性が悪化するので、チャネル長は、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリコン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ Ｓｉｒｉｃｏｎ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ−Ｋ材料では、酸化シリコン換算の厚さが物理的な厚さよりも小さくなる。
代表的には、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第２の絶縁層１０２ｂの、酸化シリコン換算の厚さは、１ｎｍ以上２５ｎｍ以下とするとよい。
また、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることが考えられる。例えば、処理温度を３００℃とし、半導体装置を１２０℃以下で保管する。電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃では３００℃の１０万分の１未満である。したがって、３００℃で処理の際には障壁を乗り越えて容易に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁を乗り越えることが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲された状態となる。
また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化していることも有効である。この場合には、半導体層１０１から第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０６に捕獲された電子がホールと結合して消滅することもない。
また、第２の絶縁層１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であってもよい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位の多い、あるいは、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位１０６に捕獲された電子を長時間にわたって保持できる。
また、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂに捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。
なお、図１（Ｃ）のように、電荷捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくすると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。第３の絶縁層１０２ｃとしては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、第２の絶縁層１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数（密度）は、形成方法によって異なる。
なお、図１（Ｄ）のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有する場合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図３（Ｃ）および図３（Ｄ）にその例を示す。図３（Ｃ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極と同じである。
ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図３（Ｄ）に示すようになる。半導体層１０１に存在する電子は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子のいくらかは、導電層１０２ｄに捕獲される。すなわち、図１（Ｄ）に示される半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置における電子捕獲準位１０６と同等の機能を有する。
導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、捕獲された電子が流出することを抑制できる。
上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃは、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。
例えば、第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。
なお、第１の絶縁層１０２ａと第２の絶縁層１０２ｂとを、それぞれ異なるＣＶＤ法を用いて形成してもよい。
一般にスパッタリング法で形成される絶縁層はＣＶＤ法で形成される絶縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法で形成してもよい。
また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法で形成してもよい。
このように電荷捕獲層１０２が電子を捕獲すると、半導体装置のしきい値が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３の電位をソース電極の電位と同じとしたときのソースドレイン間の電流（Ｉｃｕｔ）を大幅に低下させることができる。
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、チャネル幅１μｍあたりのＩｃｕｔは１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
図４（Ａ）は電荷捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極１０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。
最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、チャネル幅１μｍあたりのＩｃｕｔは、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ乃至１ｙＡ／μｍとなる。
例えば、図４（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ１１０のＩｄ−Ｖｄ特性が図４（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ１１０のＩｄ−Ｖｄ特性が図４（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。
すなわち、トランジスタと容量素子という単純な回路で、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。
しきい値の増加幅は電荷捕獲層１０２が捕獲する電子密度によって決まる。例えば、図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面においてのみ電子が捕獲される場合、捕獲された電子の面密度を、Ｑとするとき、しきい値は、Ｑ／Ｃ（ただし、Ｃは第１の絶縁層１０２ａの誘電率）だけ増加する。
なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値になることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもできる。
例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ高くし、温度を１５０℃乃至２５０℃、代表的には２００℃±２０℃とする場合を考える。電荷捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値、Ｖｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成されており、電荷捕獲層１０２に電子が捕獲される。その後、電荷捕獲層１０２に捕獲される電子の量が増加し、チャネルが消失する。この段階で、電荷捕獲層１０２での電子の捕獲はおこなわれなくなる。
この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電荷捕獲層１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。このように電荷捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい値（Ｖｔｈ２）という。また、このように、しきい値を適正な値に補正することができるので、この処理をしきい値適正化処理とも言う。
このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを大きく超えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５Ｖ付近とすることができる。この場合、これら３つの半導体装置の電荷捕獲層１０２に捕獲される電子の量（あるいは電子の面密度等）は異なる。
なお、電荷捕獲層１０２に捕獲される電子の数は、しきい値適正化処理の時間にも依存するので、しきい値適正化処理の時間によっても、しきい値を目的とするものとすることができる。
ゲート電極１０３は各種の材料を用いることができる。例えば、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小さくなる。しかしながら、上述のように、電荷捕獲層１０２に捕獲する電子の量によりしきい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。
第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。
第２の絶縁層１０２ｂは各種の材料を用いることができる例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート、窒化シリコンなどを一種以上含む絶縁層を用いることができる。
第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。
導電層１０２ｄは各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの導電層を用いることができる。また、導電層１０２ｄは、上記材料の積層であってもよい。また、導電層１０２ｄには、窒素を含んだ導電層を用いてもよい。
特に仕事関数の高い材料として、白金、パラジウム等の白金族金属、窒化インジウム、窒化亜鉛、Ｉｎ−Ｚｎ系酸窒化物、Ｉｎ−Ｇａ系酸窒化物、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物等の窒化物等を用いるとよい。
絶縁体１０２ｅは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いることができる。
このように電荷捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、通常のＭＯＳ型半導体装置と同じである。ＭＯＳ型半導体装置として用いる場合には、ゲート電極１０３の電位はつねに回路の最低電位とするとよい。
上記のような方法で補正されたしきい値は、半導体層１０１とゲート電極１０３間のしきい値適正化処理中の電位差により決定されるものであるので、さまざまな電位差を用いて処理をおこなうことにより複数のトランジスタのしきい値を、それぞれの用途に応じたものとすることができる。
図５（Ａ）に示す画素１２０は、トランジスタ１２１、トランジスタ１２２、発光素子１２３を有し、必要によっては、他のトランジスタや容量素子等を有する。トランジスタ１２１およびトランジスタ１２２は、電荷捕獲層１０２を有するトランジスタである。回路が形成された後で、上記に示したようなしきい値を適正化させる処理をおこなう。なお、図に示すように、電荷捕獲層１０２中に電子を有するために、しきい値が補正されたトランジスタは、通常のトランジスタとは異なる記号を用いる。この例では、図２（Ａ）乃至図２（Ｃ）に示したゲート電極１０３とゲート電極１０５を有するトランジスタを用いる例を示す。
この際、トランジスタ１２１とトランジスタ１２２のしきい値が異なるものとなるようにする。例えば、トランジスタ１２１はオフ電流が小さい（オフ抵抗が高い）こと、すなわち、しきい値が大きいことが望ましい。これは、トランジスタ１２２のゲートの電位の変動を抑制する必要があるためである。一方、トランジスタ１２２のしきい値は、ばらつきが小さいことが望ましいが、オフ抵抗が高いことは要求されない。データ線Ｐｍの電位変動を抑制する（消費電力を低減する）という意味では、しきい値が低いほうが好ましいこともある。したがって、しきい値適正化処理の際のそれぞれのトランジスタのゲート電極１０３の電位を異なるようにする。
図５（Ａ）に示す画素１２０は、マトリクス状の表示装置の中に設けられ、例えば、画素１２０が第ｎ行第ｍ列のものであれば、データ線Ｐｍ、選択線Ｑｎ、しきい値補正用配線Ｒｍ、しきい値補正用配線Ｓｎ、および電源線１２４が接続する。なお、しきい値補正用配線Ｒｍとしきい値補正用配線Ｓｎが直交するような回路配置とする。
しきい値補正は以下のようにおこなえばよい。まず、データ線Ｐｍ、電源線１２４の電位を０Ｖとする。また、選択線Ｑｎの電位も０Ｖとしてもよいが、トランジスタ１２１がオン状態であるような適切な電位を適切な期間維持してもよい。そして、適切な温度に保持し、しきい値補正用配線Ｒｍとしきい値補正用配線Ｓｎの電位を、それぞれ、適切な電位として、適切な時間保持する。この結果、しきい値が適切な値になる。
なお、しきい値適正化処理をおこなう前のトランジスタ１２１とトランジスタ１２２のしきい値は、Ｉｃｕｔが相応流れるものでもよく、しきい値が０Ｖ以下のものでもよい。そのようなトランジスタであれば、しきい値適正化処理時においても、トランジスタ１２２のゲート電極１０５の電位をデータ線Ｐｍの電位と同じとすることができる。
トランジスタ１２１のしきい値がトランジスタ１２２のしきい値よりも高くなるようにするには、しきい値適正化処理時の、しきい値補正用配線Ｓｎの電位をしきい値補正用配線Ｒｍの電位よりも高くする。例えば、しきい値補正用配線Ｓｎの電位を＋２Ｖ、しきい値補正用配線Ｒｍの電位を＋１Ｖとする。また、例えば、しきい値補正用配線Ｓｎの電位を＋２Ｖ、しきい値補正用配線Ｒｍの電位を０Ｖとしてもよい。この場合、トランジスタ１２２のしきい値は初期値から変動しない。
なお、特にトランジスタ１２２のしきい値適正化処理が必要でないのであれば、しきい値補正用配線Ｒｍは設けなくてもよい。あるいは、トランジスタ１２２のしきい値適正化処理はおこなわないものの、しきい値補正用配線Ｒｍ（に相当する配線）は設けてもよい。実際の使用時には、しきい値補正用配線Ｒｍ（に相当する配線）に適切な電位を与えることで、トランジスタ１２２のしきい値を補正することができる。
また、例えば、しきい値補正用配線Ｒｍ、しきい値補正用配線Ｓｎの電位を連続的あるいは段階的に、独立にあるいは連動して変動させてもよい。例えば、第１の期間では、しきい値補正用配線Ｒｍ、しきい値補正用配線Ｓｎの電位を＋１Ｖとする。次の第２の期間では、しきい値補正用配線Ｓｎの電位は＋２Ｖに上昇させるが、しきい値補正用配線Ｒｍの電位は＋１Ｖのままとしてもよい。その際、第１の期間では、選択線Ｑｎの電位を、トランジスタ１２１がオンとなるような電位とし、第２の期間では０Ｖとしてもよい。
このような処理においては、しきい値適正化処理の前は、トランジスタ１２１のしきい値もトランジスタ１２２のしきい値もいずれも、例えば、０Ｖであったとすれば、第１の期間においては、トランジスタ１２１、トランジスタ１２２とも、しきい値が＋１Ｖ弱となる。そして、第２の期間においては、トランジスタ１２２のしきい値はあまり変化しないが、そのばらつきは小さくなる。一方、トランジスタ１２１のしきい値は＋２Ｖ弱に上昇する。
なお、図５（Ｂ）に示すように、しきい値補正用配線Ｒｎ、しきい値補正用配線Ｓｎを平行に設けてもよい。しきい値補正の方法は図５（Ａ）のものと同様にできる。
ところで、このように電荷捕獲層に電子を捕獲せしめて、しきい値を適正化して使用する場合には、その後の通常の使用において、電荷捕獲層にさらに電子が追加されることは避けることが望ましい。例えば、さらなる電子の追加はしきい値のさらなる増加を意味し、回路の劣化をもたらす。
電荷捕獲層が半導体層の近傍にあり、かつ、電荷捕獲層をはさんで、半導体層に向き合い、かつ、半導体層よりも電位が高くなるような配線や電極が存在すると、通常の使用時においても、電荷捕獲層に電子が捕獲される可能性がある。
この問題は、例えば、図５（Ａ）あるいは図５（Ｂ）に示される画素１２０においては、しきい値適正化処理後には、しきい値補正用配線Ｒｍ等の電位を、例えば、データ線Ｐｍのとりうる最低の電位以下とすることで解決できる。
例えば、図６に示すような工程が実施できる。まず、図６（Ａ）に示すように、表示装置が完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないため、しきい値の異常は選別の基準とはならない。
その後、図６（Ｂ）に示すように、電子を注入する。すなわち、電荷捕獲層１０２に適切な量の電子を捕獲させる。この操作は上述のとおりおこなう。
その後、図６（Ｃ）に示すように、再度、測定をおこなう。予定通りにしきい値が適正化されていることが良品の条件の一つである。この段階では、しきい値に異常のある表示装置は不良品として、再度、電子注入をおこなってもよい。良品は出荷する。
なお、電荷捕獲層１０２に電子を捕獲せしめる処理は、上記に限らないが、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
なお、特に図２（Ａ）乃至図２（Ｃ）で示される構造の半導体装置において、しきい値適正化処理が、通常の使用時にはおこなわれず、工場出荷前等に一度だけおこなわれるのであれば、ゲート電極１０３に印加される電位は、さまざまなものが用いられる。例えば、通常の使用では使用しないような電位を使用することもできる。
例えば、図２（Ｃ）に示す半導体装置で第３の絶縁層１０２ｃを第１の絶縁層１０２ａや第２の絶縁層１０２ｂに比べて著しく厚くしたとしても、相応の電位をゲート電極１０３に与えることにより、第２の絶縁層１０２ｂに電子を捕獲せしめることが可能となる。例えば、電荷捕獲層１０２の厚さが５００ｎｍ以上となるように、第３の絶縁層１０２ｃを厚くしてもよい。
例えば、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃの酸化シリコン換算の厚さがいずれも１０ｎｍのとき、ゲート電極１０３と半導体層１０１の間の電位差を１．５Ｖとして、しきい値適正化処理をおこなったとする。第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリコン換算の厚さがいずれも１０ｎｍで、第３の絶縁層１０２ｃの酸化シリコン換算の厚さが１μｍで同じしきい値適正化処理をおこなうとすれば、ゲート電極１０３と半導体層１０１の間の電位差を１５０Ｖとすればよい。
なお、このように１つの装置内に複数の異なるしきい値を有するトランジスタを設ける例は、上記に限られず、さまざまな装置において実施できる。また、発光素子１２３の代わりに、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものを用いてもよい。
図７（Ａ）は、表示装置１３０の概要を示す。表示装置１３０は、ドライバ領域１３１、表示領域１３２、外部接続端子（例えば、ＦＰＣ１３３）等を有する。例えば、表示装置１３０がアクティブマトリクス型表示装置であれば、ドライバ領域１３１や表示領域１３２には、薄膜トランジスタが用いられている。
この場合、例えば、ドライバ領域１３１に用いられている薄膜トランジスタのしきい値を、表示領域１３２に用いられている薄膜トランジスタのしきい値よりも高くしてもよい。そのためには、先に示した方法により、異なる時間、異なる処理電圧でしきい値適正化処理をおこなうとよい。なお、ドライバ領域１３１に用いられている薄膜トランジスタにのみしきい値適正化処理をおこない、表示領域１３２に用いられている薄膜トランジスタにはしきい値適正化処理をおこなわなくてもよい。または、その逆でもよい。
また、図７（Ｂ）は、マイクロプロセッサ１４０の例を示す。マイクロプロセッサ１４０には、例えば、論理ユニット１４１（レジスタ１４２を含む）、一次キャッシュメモリ１４３、二次キャッシュメモリ１４４、Ｉ／Ｏ回路１４５等を有する。ここで、これらに用いられる記憶装置（レジスタ１４２、一次キャッシュメモリ１４３、二次キャッシュメモリ１４４等）に図４（Ｂ）に示す回路を応用した記憶装置を用いることができる。
図８（Ａ）は、レジスタ１４２に用いられる記憶素子１５０の例である。記憶素子１５０は、スイッチ１５１ａ、スイッチ１５１ｂ、スイッチ１５１ｃ、インバータ１５２ａ、インバータ１５２ｂ、インバータ１５２ｃ、図２（Ａ）と同様な構造のトランジスタ１５３、容量素子１５４を有する。トランジスタ１５３はしきい値補正されたトランジスタである。
一例では、しきい値の補正は以下のようにおこなう。例えば、１５０℃以上３００℃以下で、信号ＩＮ、信号ＯＵＴ、信号ＳＩＧ１、信号ＳＩＧ２、信号ＳＩＧ３、信号ＳＩＧ４、インバータ１５２ａ乃至インバータ１５２ｃの電源電位等、信号ＳＩＧ５以外の電位をすべて同じ電位（第１の電位）とし、信号ＳＩＧ５のみを第１の電位より高い適切な電位（第２の電位）に保持する。その結果、トランジスタ１５３の電荷捕獲層に適量の電子が捕獲され、しきい値が適正化される。
通常の動作時においては、記憶素子１５０に外部から電源が供給されている間は、インバータ１５２ａとインバータ１５２ｂ（それぞれの出力が他方の入力に接続されている）によってデータが保持される。ただし、インバータ１５２ａとインバータ１５２ｂは電力を消費するので、必要に応じて、電源を遮断し、消費電力の低減を図ることがある。その場合には、容量素子１５４にデータ（電荷）を退避させた後、トランジスタ１５３をオフとする。電源が遮断されている期間は最長で数秒乃至数年に及ぶ可能性があるので、トランジスタ１５３のオフ抵抗は十分に高いこと（すなわち、しきい値が大きいこと）が要求される。
以上は図２（Ａ）に示す構造の半導体装置を用いた例であるが、図１（Ａ）に示す構造の半導体装置を用いてもよい。図８（Ｂ）は、図１（Ａ）に示す構造の半導体装置を用いた記憶素子１５５の例である。記憶素子１５５は、スイッチ１５６ａ、スイッチ１５６ｂ、スイッチ１５６ｃ、インバータ１５７ａ、インバータ１５７ｂ、インバータ１５７ｃ、図１（Ａ）と同様な構造のトランジスタ１５８、容量素子１５９を有する。トランジスタ１５８はしきい値補正されたトランジスタである。
一例では、しきい値の補正は以下のようにおこなう。例えば、１５０℃以上３００℃以下で、信号ＩＮ、信号ＯＵＴ、信号ＳＩＧ１、信号ＳＩＧ２、信号ＳＩＧ３、インバータ１５７ａ乃至インバータ１５７ｃの電源電位等、信号ＳＩＧ４以外の電位をすべて同じ電位（第１の電位）とし、信号ＳＩＧ４のみを第１の電位より高い適切な電位（第２の電位）に保持する。その結果、トランジスタ１５８の電荷捕獲層に適量の電子が捕獲され、しきい値が適正化される。
図９（Ａ）は、一次キャッシュメモリ１４３に用いられる記憶素子１６０の例である。記憶素子１６０は、トランジスタ１６１ａ、トランジスタ１６１ｂ、インバータ１６２ａ、インバータ１６２ｂ、図２（Ａ）と同様な構造のトランジスタ１６３ａとトランジスタ１６３ｂ、容量素子１６４ａ、容量素子１６４ｂを有する。トランジスタ１６３ａ、トランジスタ１６３ｂはしきい値補正されたトランジスタである。
一例では、しきい値の補正は以下のようにおこなう。例えば、１５０℃以上３００℃以下で、ビット線ＢＬ＿ａ、ビット線ＢＬ＿ｂ、ワード線ＷＬ、バックアップ制御線ＷＥ、インバータ１６２ａとインバータ１６２ｂの電源電位等、しきい値補正用配線ＴＣ以外の配線の電位をすべて同じ電位（第１の電位）とし、しきい値補正用配線ＴＣのみを第１の電位より高い適切な電位（第２の電位）に保持する。その結果、トランジスタ１６３ａ、トランジスタ１６３ｂの電荷捕獲層に適量の電子が捕獲され、しきい値が適正化される。
なお、しきい値補正用配線ＴＣは、通常の使用時には、電位を固定し、例えば、回路でもっとも低い電位とする。このため、例えば、容量素子１６４ａ、容量素子１６４ｂと接続して用いることもできる。
通常の動作時においては、記憶素子１６０に外部から電源が供給されている間は、インバータ１６２ａとインバータ１６２ｂ（それぞれの出力が他方の入力に接続されている）によってデータが保持される。ただし、インバータ１６２ａとインバータ１６２ｂは電力を消費するので、必要に応じて、電源を遮断し、消費電力の低減を図ることがある。その場合には、容量素子１６４ａ、容量素子１６４ｂにデータを退避させた後、トランジスタ１６３ａ、トランジスタ１６３ｂをオフとする。電源が遮断されている期間は最長で数秒乃至数年に及ぶ可能性があるので、トランジスタ１６３ａ、トランジスタ１６３ｂのオフ抵抗は十分に高いこと（すなわち、しきい値が大きいこと）が要求される。
以上は図２（Ａ）に示す構造の半導体装置を用いた例であるが、図１（Ａ）に示す構造の半導体装置を用いてもよい。図９（Ｂ）は、図１（Ａ）に示す構造の半導体装置を用いた記憶素子１６５の例である。記憶素子１６５は、トランジスタ１６６ａ、トランジスタ１６６ｂ、インバータ１６７ａ、インバータ１６７ｂ、図１（Ａ）と同様な構造のトランジスタ１６８ａ、トランジスタ１６８ｂ、容量素子１６９ａ、容量素子１６９ｂを有する。トランジスタ１６８ａ、トランジスタ１６８ｂはしきい値補正されたトランジスタである。
一例では、しきい値の補正は以下のようにおこなう。例えば、１５０℃以上３００℃以下で、ビット線ＢＬ＿ａ、ビット線ＢＬ＿ｂ、ワード線ＷＬ、インバータ１６７ａとインバータ１６７ｂの電源電位等、バックアップ制御線ＷＥ以外の配線の電位をすべて同じ電位（第１の電位）とし、バックアップ制御線ＷＥのみを第１の電位より高い適切な電位（第２の電位）に保持する。その結果、トランジスタ１６８ａ、トランジスタ１６８ｂの電荷捕獲層に適量の電子が捕獲され、しきい値が適正化される。
図１０（Ａ）は、一次キャッシュメモリ１４３あるいは二次キャッシュメモリ１４４に用いられる記憶素子１７０の例である。記憶素子１７０は、トランジスタ１７１、トランジスタ１７２、容量素子１７３を有する。トランジスタ１７１は、図２（Ａ）と同様な構造で、しきい値補正されたトランジスタである。
一例では、しきい値の補正は以下のようにおこなう。例えば、１５０℃以上３００℃以下で、ビット線ＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ等、しきい値補正用配線ＴＣ以外の配線の電位をすべて同じ電位（第１の電位）とし、しきい値補正用配線ＴＣのみを第１の電位より高い適切な電位（第１の電位）に保持する。その結果、トランジスタ１７１の電荷捕獲層に適量の電子が捕獲され、しきい値が適正化される。
以上は図２（Ａ）に示す構造の半導体装置を用いた例であるが、図１（Ａ）に示す構造の半導体装置を用いてもよい。図１０（Ｂ）は、図１（Ａ）に示す構造の半導体装置を用いた記憶素子１７５の例である。記憶素子１７５は、トランジスタ１７６、トランジスタ１７７、容量素子１７８を有する。トランジスタ１７６は、図１（Ａ）と同様な構造で、しきい値補正されたトランジスタである。
一例では、しきい値の補正は以下のようにおこなう。例えば、１５０℃以上３００℃以下で、ビット線ＢＬ、読み出しワード線ＲＷＬ等、書き込みワード線ＷＷＬ以外の配線の電位をすべて同じ電位（第１の電位）とし、書き込みワード線ＷＷＬのみを第１の電位より高い適切な電位（第１の電位）に保持する。その結果、トランジスタ１７６の電荷捕獲層に適量の電子が捕獲され、しきい値が適正化される。
図１１（Ａ）は、一次キャッシュメモリ１４３あるいは二次キャッシュメモリ１４４に用いられる記憶素子１８０の例である。記憶素子１８０は、トランジスタ１８１、トランジスタ１８２、トランジスタ１８３、容量素子１８４を有する。トランジスタ１８１は、図２（Ａ）と同様な構造で、しきい値補正されたトランジスタである。しきい値の補正は記憶素子１７０のトランジスタ１７１と同様におこなうとよい。なお、しきい値補正用配線ＴＣは、通常の使用時には、電位を固定し、例えば、回路でもっとも低い電位とする。このため、例えば、容量素子１８４と接続して用いることもできる。
以上は図２（Ａ）に示す構造の半導体装置を用いた例であるが、図１（Ａ）に示す構造の半導体装置を用いてもよい。図１１（Ｂ）は、図１（Ａ）に示す構造の半導体装置を用いた記憶素子１８５の例である。記憶素子１８５は、トランジスタ１８６、トランジスタ１８７、トランジスタ１８８、容量素子１８９を有する。容量素子１８９は、ここでは、ソース線ＳＬに接続するが他の配線に接続してもよい。トランジスタ１８６は、図１（Ａ）と同様な構造で、しきい値補正されたトランジスタである。しきい値の補正は記憶素子１７５のトランジスタ１７６と同様におこなうとよい。
記憶素子１７０は、容量素子１７３に保持された電荷でデータを記憶するため、トランジスタ１７１のオフ抵抗が高いことが要求される。一方で、記憶素子１７０は相応の高速での応答が要求されるため、トランジスタ１７１のオン抵抗も低いことが要求される。キャッシュメモリとしての用途であれば、容量素子１７３に電荷を保持する期間は１分以下であるので、記憶素子１７０においてこの程度の保持期間が実現できる程度に、トランジスタ１７１のしきい値を設定する。記憶素子１７５、記憶素子１８０、記憶素子１８５でも同様である。
記憶素子１５０、記憶素子１６０と記憶素子１７０、記憶素子１８０では、使われているトランジスタ１５３、トランジスタ１６３ａ、トランジスタ１６３ｂ、トランジスタ１７１、トランジスタ１８１は、容量素子１５４、容量素子１６４ａ、容量素子１６４ｂ、容量素子１７３、容量素子１８４に電荷を保持するという機能では同じであるが、必要とされる保持期間が異なるため、異なるしきい値が求められる。
多くの場合、トランジスタ１５３、トランジスタ１６３ａ、トランジスタ１６３ｂ、トランジスタ１７１、トランジスタ１８１は、同じマイクロプロセッサ１４０に、同じ層構造で形成されるのであるが、これらのトランジスタのしきい値適正化処理の際の条件を変更することでそれぞれの目的に適したしきい値を有せしめるとよい。その際、それぞれのしきい値補正用配線等には、異なる電位を同じあるいは異なる期間印加できるような構成とするとよい。
記憶素子１５５、記憶素子１６５と記憶素子１７５、記憶素子１８５で使われているトランジスタ１５８、トランジスタ１６８ａ、トランジスタ１６８ｂ、トランジスタ１７６、トランジスタ１８６でも同様である。
なお、上記のトランジスタ１５３、トランジスタ１５８、トランジスタ１６３ａ、トランジスタ１６３ｂ、トランジスタ１６８ａ、トランジスタ１６８ｂ、トランジスタ１７１、トランジスタ１７６、トランジスタ１８１、トランジスタ１８６のすべてに何らかのしきい値補正がおこなわれる必要はない。例えば、トランジスタ１７１、トランジスタ１７６、トランジスタ１８１、トランジスタ１８６はしきい値適正化処理をおこなわず、トランジスタ１５３、トランジスタ１５８、トランジスタ１６３ａ、トランジスタ１６３ｂ、トランジスタ１６８ａ、トランジスタ１６８ｂのすべてあるいは一部にのみしきい値適正化処理をおこなってもよい。
図１２（Ａ）は図７（Ｂ）に示されるようなマイクロプロセッサ１４０が形成された半導体チップ１９０の例である。半導体チップ１９０には、複数のパッド１９１とデバイス領域１９２が設けられている。例えば、図２（Ａ）に示される構造の半導体装置を複数有する場合、しきい値補正用配線（ゲート電極１０３に接続する）を個別に設けることができる。
例えば、記憶素子１５０のトランジスタ１５３のしきい値を補正するための信号ＳＩＧ５をパッド１９１ａから入力し、記憶素子１６０のしきい値補正用配線ＴＣをパッド１９１ｂに接続し、記憶素子１７０のしきい値補正用配線ＴＣをパッド１９１ｃに接続すると、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃのそれぞれに異なる電位を与えることで、また、残りのパッドのすべてあるいは一部に適切な電位を与えることで、それぞれの記憶素子のトランジスタのしきい値を、互いに異なるものとすることができる。
一例では、半導体チップ１９０を１５０℃乃至３００℃の温度に加熱し、パッド１９１ａの電位は＋１．５Ｖ、パッド１９１ｂの電位は＋１．２Ｖ、パッド１９１ｃの電位は＋１．０Ｖ、それ以外のすべてのパッド１９１の電位を０Ｖとして、１分以上１時間以下保持することでしきい値適正化処理をおこなう。
他の例では、半導体チップ１９０を１５０℃乃至３００℃の温度に加熱し、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃの電位を＋１．０Ｖ、それ以外のすべてのパッド１９１の電位を０Ｖとして、１分以上１時間以下保持した後、パッド１９１ａの電位は＋１．５Ｖ、パッド１９１ｂの電位は＋１．２Ｖ、パッド１９１ｃの電位は＋１．０Ｖ、それ以外のすべてのパッド１９１の電位を０Ｖとして、１分以上１時間以下保持することでしきい値適正化処理をおこなう。
また、他の例では、半導体チップ１９０を１５０℃乃至３００℃の温度に加熱し、パッド１９１ａの電位は＋１．５Ｖ、パッド１９１ｂの電位は＋１．２Ｖ、パッド１９１ｃの電位は＋１．０Ｖ、それ以外のすべてのパッド１９１の電位を０Ｖとして、１分以上１時間以下保持した後、パッド１９１ｃの電位は＋１．０Ｖ、それ以外のすべてのパッド１９１（パッド１９１ａ、パッド１９１ｂを含む）の電位を０Ｖとして、１分以上１時間以下保持することでしきい値適正化処理をおこなう。
なお、しきい値適正化処理後のトランジスタのしきい値は異なるが、それらのトランジスタの熱履歴は実質的に同一であることに注意するべきである。
なお、しきい値適正化処理をおこなうタイミングは、上記の段階に限られない。例えば、図１２（Ｂ）に示すように、リードフレーム１９３とパッド１９１がボンディングワイヤ１９４で接続された段階でおこなってもよい。
一例では、このとき、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃがリードフレーム１９３と接続されていない。一方では、外部に接続する必要のあるパッドはすべてリードフレーム１９３に接続されている。このため、例えば、リードフレーム１９３の電位を０Ｖとし、パッド１９１ａ、パッド１９１ｂ、パッド１９１ｃの電位を、それぞれ、例えば、＋１．５Ｖ、＋１．２Ｖ、＋１．０Ｖのようにしきい値補正に適切な電位とすることで、しきい値適正化処理をおこなうことができる。
また、図１２（Ｃ）に示すように、リードフレーム１９３が分断されて、半導体チップと接続する複数のリード１９５が形成された状態でもしきい値適正化処理をおこなうことができる。ここで、リード１９５のすべてあるいは一部は、パッド１９１のすべてあるいは一部とボンディングワイヤ１９４により接続されており、リード１９５ａ、リード１９５ｂ、リード１９５ｃも、ボンディングワイヤ１９４により、それぞれパッド１９１ａ、パッド１９１ｂ、パッド１９１ｃに接続されている。
一例では、このとき、リード１９５ａ、リード１９５ｂ、リード１９５ｃの電位を、それぞれ、例えば、＋１．５Ｖ、＋１．２Ｖ、＋１．０Ｖ、それ以外のリード１９５のすべてあるいは一部の電位を０Ｖとすることで、しきい値適正化処理をおこなうことができる。
この後、半導体チップ１９０をパッケージ化するが、パッケージ材料の耐熱性に配慮すればパッケージ化後でも、上記のしきい値適正化処理をおこなえる。
以上の例では、電荷捕獲層１０２に電子を捕獲させることで、しきい値を補正する例を示したが、正孔を捕獲させることで、しきい値を補正することもできる。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタ等に適用できる半導体装置について図面を用いて説明する。なお、以下では、主として、しきい値補正用のゲート電極が基板と半導体層の間に存在するトランジスタについて説明するが、しきい値補正用のゲート電極と基板の間に半導体層が存在するトランジスタであってもよい。
図１３（Ａ）乃至図１３（Ｃ）は、トランジスタ４５０の上面図および断面図である。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１３（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１３（Ｃ）に相当する。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図１３（Ａ）乃至図１３（Ｃ）に示すトランジスタ４５０は、基板４００に埋め込まれたゲート電極４０１と、基板４００およびゲート電極４０１（図２（Ｃ）のゲート電極１０３に相当する）上に設けられた、凹部および凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２の凹部の底面、下地絶縁層４０２の凹部（または凸部）の側面、酸化物半導体層４０４ａの側面、酸化物半導体層４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８（図２（Ｃ）のゲート絶縁層１０４に相当する）と、ゲート絶縁層４０８上で接し、酸化物半導体層４０４ｂの上面および側面に面するゲート電極４１０（図２（Ｃ）のゲート電極１０５に相当する）と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。
また、下地絶縁層４０２は、第１の絶縁層４０２ａ（図２（Ｃ）の第３の絶縁層１０２ｃに相当する）と第２の絶縁層４０２ｂ（図２（Ｃ）の第２の絶縁層１０２ｂに相当する）と第３の絶縁層４０２ｃ（図２（Ｃ）の第１の絶縁層１０２ａに相当する）を有し、実施の形態１で述べた電荷捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。多層半導体層４０４は図２（Ｃ）の半導体層１０１に相当する。
第２の絶縁層４０２ｂに用いる材料を比誘電率が大きいものにすると、第２の絶縁層４０２ｂを厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このため、捕獲された電子の流出を防止する上で好ましい。なお、第１の絶縁層４０２ａ，第３の絶縁層４０２ｃの厚さは、１ｎｍ以上３０ｎｍ以下、代表的には１０ｎｍ以上２０ｎｍ以下であり、第２の絶縁層４０２ｂの厚さは、１ｎｍ以上１００ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１３（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図１３（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。
下地絶縁層４０２を電荷捕獲層として機能させることで、実施の形態１で述べたように第３の絶縁層４０２ｃと第２の絶縁層４０２ｂの界面、あるいは、第２の絶縁層４０２ｂの内部に存在する電子捕獲準位に電子を捕獲することができる。このとき、電子捕獲準位に捕獲される電子の量はゲート電極４０１の電位により制御できる。
また、ゲート電極４１０が、酸化物半導体層４０４ｂを電気的に取り囲むことで、オン電流が高められる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半導体層４０４ｂの全体（バルク）を流れる。酸化物半導体層４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体層４０４ｂを厚くすると、オン電流を向上させることができる。
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体層等を加工すると電極や半導体層等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上に形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。トランジスタ４５０は、上記のように狭チャネルでも、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は、基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また、図１３（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲む構造になっている。
ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体層４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８と接しない領域に形成される構造となる。
また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値が変動することがある。したがって、酸化物半導体層４０４ａを設けることにより、トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸素欠損が生じにくいということができる。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＩｎとＭの原子数比率Ｉｎ／Ｍは、好ましくは１未満、さらに好ましくは０．３３未満とする。また、酸化物半導体層４０４ｂのＩｎとＭの原子数比率Ｉｎ／Ｍは、好ましくは０．３４以上、さらに好ましくは０．５以上とする。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により多層半導体層のチャネルとなる領域は、ゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と多層半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
したがって、多層半導体層４０４を酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの積層構造とすることで、酸化物半導体層４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体層４０４に相当する積層を作製して行っている。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの厚さはそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図１４（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図１４（Ａ）は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン層の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層４０４ｃの伝導帯下端のエネルギーである。
図１４（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面に捕獲中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアが捕獲あるいは再結合により消滅してしまう。
なお、図１４（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１４（Ｂ）のように示される。
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
図１４（Ａ）、図１４（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４ｂがウェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネルが酸化物半導体層４０４ｂに形成されることがわかる。なお、多層半導体層４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、酸化シリコン層などの絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が酸化物半導体層４０４ａまたは酸化物半導体層４０４ｃを超えて捕獲準位に達することがある。マイナスの電荷となる電子が捕獲準位に捕獲されることで、トランジスタのしきい値はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
なお、多層半導体層４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩｎが少ない組成とすることが好ましい。
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。
酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を酸化物半導体層４０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
第１の絶縁層４０２ａと第３の絶縁層４０２ｃ、ゲート絶縁層４０８には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、第２の絶縁層４０２ｂには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。なお、第１の絶縁層４０２ａと第３の絶縁層４０２ｃの厚さは、１ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下であり、第２の絶縁層４０２ｂの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下である。
ゲート電極４０１とゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極４０１とゲート電極４１０には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極４０１とゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。
ゲート絶縁層４０８、およびゲート電極４１０上には酸化物絶縁層４１２が形成されていてもよい。当該酸化物絶縁層４１２には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該酸化物絶縁層４１２は上記材料の積層であってもよい。
ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である層とする。なお、上記昇温脱離ガス分光法分析時における酸化物絶縁層の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁層４０８を経由して多層半導体層４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
しかしながら、本実施の形態のトランジスタでは、前述したように、酸化物半導体層４０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形成されており、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。
また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本実施の形態のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
また、本実施の形態のトランジスタは、酸化物半導体層４０４ｂを酸化物半導体層４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸化物半導体層４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、図１５に示すトランジスタ４７０を用いることもできる。図１５（Ａ）乃至図１５（Ｃ）は、トランジスタ４７０の上面図および断面図である。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１５（Ｃ）に相当する。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電層のオーバーエッチングがなく、下地絶縁層４０２がエッチングされていない形状となっている。
導電層をオーバーエッチングにより、下地絶縁層４０２をエッチングさせないようにするには、導電層と下地絶縁層４０２のエッチングでの選択比を大きくすればよい。
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に電気的に取り囲まれている構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態２で説明した図１３に示すトランジスタ４５０の作製方法について、図１６および図１７を用いて説明する。
まず、基板４００上に線状の溝を複数本形成し、その上にＡｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いて、導電層を堆積した後、平坦化およびエッチングしてゲート電極４０１を形成する（図１６（Ａ）参照）。導電層は、スパッタリング法やＣＶＤ法などにより形成することができる。
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
さらに第１の絶縁層４０２ａ、第２の絶縁層４０２ｂ、第３の絶縁層４０２ｃよりなる下地絶縁層４０２を形成する（図１６（Ｂ）参照）。
なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にすることができる。
次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ法）を用いて形成する（図１６（Ｃ）参照）。このとき、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁層４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４０４ｃを覆いやすくすることができる。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず、酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをエッチングする。その後、レジストマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０４ｂ上に形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０、酸化物絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形成する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の形成装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、形成される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化物半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとして用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を選択する。
なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さ分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物半導体層４０４ｂよりも小さくなるようにすればよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
以下では、酸化物半導体層の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
まずは、ＣＡＡＣ−ＯＳ層について説明する。
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に由来することから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリア捕獲中心やキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。
ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、スパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ層を形成することができる。
酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体層４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。またＣＶＤ法によりタングステン層を形成してもよい。
次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１６（Ｄ）参照）。
次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体層４０３ｃを形成する。
なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去することができる。
次に、酸化物半導体層４０３ｃ上にゲート絶縁層４０８となる絶縁層４０７を形成する（図１７（Ａ）参照）。絶縁層４０７は、スパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法またはＰＬＤ法などを用いて形成することができる。
次に、絶縁層４０７上にゲート電極４１０となる第２の導電層４０９を形成する（図１７（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成することができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく、上記導電層と窒素を含んだ導電層の積層を用いてもよい。
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１７（Ｃ）参照）。なお、図１３（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲むように形成される。
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７を選択的にエッチングし、ゲート絶縁層４０８を形成する。
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４０３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。
つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲート絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているがこれに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体層４０４ｃを形成してもよい。
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁層４１２を形成する（図１３（Ｂ）、図１３（Ｃ）参照）。酸化物絶縁層４１２は、第１の絶縁層４０２ａと同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む上記酸化物を用いるとよい。酸化物絶縁層４１２は、スパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法またはＰＬＤ法を用いて形成することができ、多層半導体層４０４に対し酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８、酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠損を低減することができる。
次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４０１の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体層４０４からゲート電極４０１に向かって、必要とする電子が移動し、そのうちのいくらかは第２の絶縁層４０２ｂの内部あるいは界面にある電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値の増加の程度を制御することができる。
以上の工程で、図１３に示すトランジスタ４５０を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１で説明したトランジスタ等に適用できるプレナー構造のトランジスタについて説明する。
図１８（Ａ）乃至図１８（Ｃ）は、本明細書で開示する一態様のトランジスタの上面図および断面図である。図１８（Ａ）は上面図であり、図１８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１８（Ｃ）に相当する。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図１８（Ａ）乃至図１８（Ｃ）に示すトランジスタ４６０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲート電極４１０（図１（Ｂ）のゲート電極１０３に相当）と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。また、ゲート絶縁層４０８は、実施の形態１で述べた電荷捕獲層として機能する。そのため、第１の絶縁層４０８ａ（図１（Ｂ）の第１の絶縁層１０２ａに相当）と第２の絶縁層４０８ｂ（図１（Ｂ）の第２の絶縁層１０２ｂに相当）を有する。また、多層半導体層４０４は酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを有する。多層半導体層４０４は図１（Ｂ）の半導体層１０１に相当する。
実施の形態２のトランジスタ４５０と本実施の形態のトランジスタ４６０の相違点の一は、チャネル長およびチャネル幅がいずれも、多層半導体層４０４の厚さよりも２倍以上、代表的には１０倍以上大きいことである。
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１８（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図１８（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがある構成としてもよい。あるいは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃのいずれか１つあるいは２つだけで構成されてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
上記で説明した半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。
図１９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。
図１９（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。
図１９（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０１ 半導体層
１０２ 電荷捕獲層
１０２ａ 第１の絶縁層
１０２ｂ 第２の絶縁層
１０２ｃ 第３の絶縁層
１０２ｄ 導電層
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 電子捕獲準位
１０７ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
１２０ 画素
１２１ トランジスタ
１２２ トランジスタ
１２３ 発光素子
１２４ 電源線
１３０ 表示装置
１３１ ドライバ領域
１３２ 表示領域
１３３ ＦＰＣ
１４０ マイクロプロセッサ
１４１ 論理ユニット
１４２ レジスタ
１４３ 一次キャッシュメモリ
１４４ 二次キャッシュメモリ
１４５ Ｉ／Ｏ回路
１５０ 記憶素子
１５１ａ スイッチ
１５１ｂ スイッチ
１５１ｃ スイッチ
１５２ａ インバータ
１５２ｂ インバータ
１５２ｃ インバータ
１５３ トランジスタ
１５４ 容量素子
１５５ 記憶素子
１５６ａ スイッチ
１５６ｂ スイッチ
１５６ｃ スイッチ
１５７ａ インバータ
１５７ｂ インバータ
１５７ｃ インバータ
１５８ トランジスタ
１５９ 容量素子
１６０ 記憶素子
１６１ａ トランジスタ
１６１ｂ トランジスタ
１６２ａ インバータ
１６２ｂ インバータ
１６３ａ トランジスタ
１６３ｂ トランジスタ
１６４ａ 容量素子
１６４ｂ 容量素子
１６５ 記憶素子
１６６ａ トランジスタ
１６６ｂ トランジスタ
１６７ａ インバータ
１６７ｂ インバータ
１６８ａ トランジスタ
１６８ｂ トランジスタ
１６９ａ 容量素子
１６９ｂ 容量素子
１７０ 記憶素子
１７１ トランジスタ
１７２ トランジスタ
１７３ 容量素子
１７５ 記憶素子
１７６ トランジスタ
１７７ トランジスタ
１７８ 容量素子
１８０ 記憶素子
１８１ トランジスタ
１８２ トランジスタ
１８３ トランジスタ
１８４ 容量素子
１８５ 記憶素子
１８６ トランジスタ
１８７ トランジスタ
１８８ トランジスタ
１８９ 容量素子
１９０ 半導体チップ
１９１ パッド
１９１ａ パッド
１９１ｂ パッド
１９１ｃ パッド
１９２ デバイス領域
１９３ リードフレーム
１９４ ボンディングワイヤ
１９５ リード
１９５ａ リード
１９５ｂ リード
１９５ｃ リード
４００ 基板
４０１ ゲート電極
４０２ 下地絶縁層
４０２ａ 第１の絶縁層
４０２ｂ 第２の絶縁層
４０２ｃ 第３の絶縁層
４０３ｃ 酸化物半導体層
４０４ 多層半導体層
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ 絶縁層
４０８ ゲート絶縁層
４０８ａ 第１の絶縁層
４０８ｂ 第２の絶縁層
４０９ 導電層
４１０ ゲート電極
４１２ 酸化物絶縁層
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ 表示部
５０５ マイクロフォン
５０６ スピーカー
５０７ 操作キー
５０８ スタイラス
５１１ 筐体
５１２ 筐体
５１３ 表示部
５１４ 表示部
５１５ 接続部
５１６ 操作キー
５２１ 筐体
５２２ 表示部
５２３ キーボード
５２４ ポインティングデバイス
５３１ 筐体
５３２ 冷蔵室用扉
５３３ 冷凍室用扉
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ 操作キー
５４５ レンズ
５４６ 接続部
５５１ 車体
５５２ 車輪
５５３ ダッシュボード
５５４ ライト
ＢＬ ビット線
ＢＬ＿ａ ビット線
ＢＬ＿ｂ ビット線
ＩＮ 信号
ＯＵＴ 信号
Ｐｍ データ線
Ｑｎ 選択線
Ｒｍ しきい値補正用配線
Ｒｎ しきい値補正用配線
ＲＷＬ 読み出しワード線
ＳＩＧ１ 信号
ＳＩＧ２ 信号
ＳＩＧ３ 信号
ＳＩＧ４ 信号
ＳＩＧ５ 信号
ＳＬ ソース線
Ｓｎ しきい値補正用配線
ＴＣ しきい値補正用配線
ＷＥ バックアップ制御線
ＷＬ ワード線
ＷＷＬ 書き込みワード線

Claims (6)

  1. 第１のトランジスタと第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    第１の半導体と、前記第１の半導体に電気的に接続する第１の電極と、第１のゲート電極と、前記第１のゲート電極と前記第１の半導体との間に設けられる第１の電荷捕獲層と、を有し、
    前記第２のトランジスタは、
    第２の半導体と、前記第２の半導体に電気的に接続する第２の電極と、第２のゲート電極と、前記第２のゲート電極と前記第２の半導体との間に設けられる第２の電荷捕獲層と、を有し、
    前記第１の電荷捕獲層および前記第２の電荷捕獲層は、それぞれ第１の絶縁層と、第２の絶縁層とを有し、
    前記第１のトランジスタにおいて前記第１の絶縁層は、前記第２の絶縁層と前記第１の半導体との間に位置し、
    前記第２のトランジスタにおいて前記第１の絶縁層は、前記第２の絶縁層と前記第２の半導体との間に位置し、
    前記第１の絶縁層のバンドギャップは、前記第２の絶縁層のバンドギャップよりも大きく、
    前記第１の絶縁層の電子親和力は、前記第２の絶縁層の電子親和力よりも小さく、
    １５０℃以上３００℃以下で、前記第１のゲート電極と前記第１の電極の間の第１の電位差と、前記第２のゲート電極と前記第２の電極の間の第２の電位差が異なる状態を保持する工程を有し、
    前記工程により、前記第１のトランジスタと前記第２のトランジスタのしきい値を互いに異なるものとすることを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記第１の半導体および前記第２の半導体は、酸化物半導体を含むことを特徴とする半導体装置の作製方法。
  3. 請求項１または請求項２において、
    前記第２の絶縁層は、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含むことを特徴とする半導体装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のトランジスタは、第３のゲート電極を有し、
    前記第３のゲート電極と前記第１の電荷捕獲層との間に、前記第１の半導体が位置し、
    前記第２のトランジスタは、第４のゲート電極を有し、
    前記第４のゲート電極と前記第２の電荷捕獲層との間に、前記第２の半導体が位置することを特徴とする半導体装置の作製方法。
  5. 第１のトランジスタと第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    第１の半導体と、前記第１の半導体に電気的に接続する第１の電極と、第１のゲート電極と、前記第１のゲート電極と前記第１の半導体との間に設けられる第１の電荷捕獲層と、を有し、
    前記第２のトランジスタは、
    第２の半導体と、前記第２の半導体に電気的に接続する第２の電極と、第２のゲート電極と、前記第２のゲート電極と前記第２の半導体との間に設けられる第２の電荷捕獲層と、を有し、
    前記第１の電荷捕獲層および前記第２の電荷捕獲層は、それぞれ第１の絶縁層と、第２の絶縁層とを有し、
    前記第１のトランジスタにおいて前記第１の絶縁層は、前記第２の絶縁層と前記第１の半導体との間に位置し、
    前記第２のトランジスタにおいて前記第１の絶縁層は、前記第２の絶縁層と前記第２の半導体との間に位置し、
    前記第１の絶縁層のバンドギャップは、前記第２の絶縁層のバンドギャップよりも大きく、
    前記第１の絶縁層の電子親和力は、前記第２の絶縁層の電子親和力よりも小さく、
    前記第１のトランジスタと前記第２のトランジスタのしきい値を互いに異なるものとすることができることを特徴とする半導体装置。
  6. 請求項５において、
    前記第１のトランジスタは、第３のゲート電極を有し、
    前記第３のゲート電極と前記第１の電荷捕獲層との間に、前記第１の半導体が位置し、
    前記第２のトランジスタは、第４のゲート電極を有し、
    前記第４のゲート電極と前記第２の電荷捕獲層との間に、前記第２の半導体が位置することを特徴とする半導体装置。
JP2014184826A 2013-09-12 2014-09-11 半導体装置の作製方法および半導体装置 Expired - Fee Related JP6431729B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014184826A JP6431729B2 (ja) 2013-09-12 2014-09-11 半導体装置の作製方法および半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013189222 2013-09-12
JP2013189222 2013-09-12
JP2014184826A JP6431729B2 (ja) 2013-09-12 2014-09-11 半導体装置の作製方法および半導体装置

Publications (3)

Publication Number Publication Date
JP2015079950A JP2015079950A (ja) 2015-04-23
JP2015079950A5 JP2015079950A5 (ja) 2017-10-19
JP6431729B2 true JP6431729B2 (ja) 2018-11-28

Family

ID=52624662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014184826A Expired - Fee Related JP6431729B2 (ja) 2013-09-12 2014-09-11 半導体装置の作製方法および半導体装置

Country Status (2)

Country Link
US (1) US9893194B2 (ja)
JP (1) JP6431729B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9443990B2 (en) 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
US9449853B2 (en) * 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
JP6615490B2 (ja) 2014-05-29 2019-12-04 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI699897B (zh) 2014-11-21 2020-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9847406B2 (en) * 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6607013B2 (ja) * 2015-12-08 2019-11-20 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
KR102508897B1 (ko) * 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US9917207B2 (en) * 2015-12-25 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) * 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
CN111316423A (zh) * 2017-11-24 2020-06-19 株式会社半导体能源研究所 半导体装置及动态逻辑电路

Family Cites Families (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2008101A (en) 1934-02-08 1935-07-16 George W Haury Valve washer
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6876145B1 (en) * 1999-09-30 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4521433B2 (ja) * 2007-09-18 2010-08-11 シャープ株式会社 半導体素子及びこの半導体素子を用いた装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101529575B1 (ko) * 2008-09-10 2015-06-29 삼성전자주식회사 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2011018137A (ja) * 2009-07-07 2011-01-27 Toshiba Corp 低消費電力回路設計手法、及び半導体集積回路装置
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011238745A (ja) * 2010-05-10 2011-11-24 Panasonic Corp 半導体装置及びその製造方法
JP2012004371A (ja) 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
KR20130102581A (ko) 2010-09-03 2013-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치의 제조 방법
TWI525818B (zh) * 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9443990B2 (en) 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2015079950A (ja) 2015-04-23
US9893194B2 (en) 2018-02-13
US20150069385A1 (en) 2015-03-12

Similar Documents

Publication Publication Date Title
JP6431729B2 (ja) 半導体装置の作製方法および半導体装置
JP7464671B2 (ja) 半導体装置
JP6416846B2 (ja) 半導体装置
JP6411820B2 (ja) 半導体装置および半導体装置の作製方法
JP6322503B2 (ja) 半導体装置
JP6320201B2 (ja) 半導体装置の作製方法
JP6437751B2 (ja) 半導体装置の作製方法
JP6366398B2 (ja) 半導体装置
JP6429547B2 (ja) 半導体装置
JP6435124B2 (ja) 半導体装置の作製方法
US9443990B2 (en) Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
JP2015053477A (ja) 半導体装置および半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170904

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181105

R150 Certificate of patent or registration of utility model

Ref document number: 6431729

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees