JP6437751B2 - 半導体装置の作製方法 - Google Patents

Description

半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は半導体装置である場合がある。また、半導体回路を有する装置は半導体装置である。

トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。

また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。

ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。

特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報 特開２０１２−０７４６９２号公報

回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値、Ｓ値（サブスレッショルド値）などのトランジスタの電気特性が悪化する場合がある（特許文献５参照）。一般に、チャネル長のみを縮小すると、オン電流は増加するが、一方でオフ電流の増大、Ｓ値の増大が起こる。また、チャネル幅のみを縮小すると、オン電流が小さくなる。

本明細書で開示する一態様は、半導体装置のしきい値を補正する方法およびそれに適した半導体装置を提供することを目的の一つとする。微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本明細書で開示する一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本明細書で開示する一態様は、第１の半導体と、第１の半導体に電気的に接する電極（ソース電極あるいはドレイン電極）と、ゲート電極と、ゲート電極と第１の半導体との間に設けられる電荷捕獲層を有するトランジスタがマトリクス状に配置された半導体装置において、トランジスタのゲート電極に電位を供給するための回路（例えば、ワード線ドライバー回路）に電源を供給する配線（第１の配線）が、トランジスタの電極に電位を供給するための回路（例えば、ビット線ドライバー回路）に電源を供給する配線（第２の配線）と、分離されており、上記半導体装置において、第１の配線の電位を、第２の配線の電位より高い状態として、１２５℃以上４５０℃以下で１秒以上維持することにより電荷捕獲層に電子を捕獲せしめることを特徴とする半導体装置の作製方法である。

また、上記構成において、第１の半導体を挟む第２の半導体および第３の半導体を有し、第２の半導体は、第１の半導体と電荷捕獲層の間にあってもよい。

また、上記構成において、ゲート電極は、第１の半導体の上面および側面に面していることが好ましい。

また、上記構成において、電荷捕獲層は、窒化シリコン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含む。

本明細書で開示する一態様を用いることにより、半導体装置のしきい値を適正化する方法を提供すること、または、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い半導体装置を提供すること、または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持される半導体装置を提供すること、または、別に説明されるその他の効果の少なくとも１つが達成できる。

実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 実施の形態のメモリセルの例を示す図。 実施の形態のプロセッサの例を示す図。 実施の形態のプロセッサのしきい値適正化処理の例を示す図。 実施の形態のプロセッサの動作時の例を示す図。 半導体装置の作製工程を示す図。 トランジスタを説明する上面図および断面図。 積層された半導体層のバンドの模式図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する上面図および断面図。 メモリセルと半導体チップを説明する図。 メモリセルを説明する回路図。 メモリユニットと半導体チップを説明する図。 電子機器の例を示す図。 実施例で作製したトランジスタの電気特性評価を説明する図。 実施例で作製したトランジスタの電気特性評価を説明する図。 参考例で作製したトランジスタの電気特性評価を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本明細書で開示する技術思想は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本明細書で開示する技術思想は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

なお、トランジスタの「ソース（ソース電極）」や「ドレイン（ドレイン電極）」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用する回路について説明する。図１（Ａ）は、半導体層１０１と電荷捕獲層１０２とゲート電極１０３を有する半導体装置である。電荷捕獲層１０２はゲート絶縁層の一部または全部を兼ねることができる。

ここで、電荷捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図１（Ｄ）に示されるように、絶縁体１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁層より形成されてもよい。

例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図２（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図２（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。

この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子親和力よりも小さいものとするが、これに限られない。

第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂの内部に電荷捕獲準位１０４が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この電位は、この処理の終了した後に、ゲート電極１０３に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。

半導体層１０１に存在する電子１０５は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０５のいくらかは、電荷捕獲準位１０４に捕獲される。

電子１０５が、半導体層１０１と電荷捕獲層１０２の間の障壁を超えて、電荷捕獲準位１０４に捕獲されるには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、第１の絶縁層１０２ａが薄いほど顕著となる。ただし、この場合、電荷捕獲準位１０４に捕獲された電子が、トンネル効果により、再度、半導体層１０１に戻ってしまうことがある。

なお、ゲート電極１０３に適切な大きさの電圧を印加することで、電荷捕獲層１０２が比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体層１０１の間の電場の自乗でトンネル電流が増加する。

第２は、電子１０５が、電荷捕獲層１０２中の欠陥準位等のバンドギャップ中の捕獲準位をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。

第３は、熱的な励起によって、電子１０５が、電荷捕獲層１０２の障壁を超えるものである。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０^１６、６００Ｋ（３２７℃）では、１．５×１０^２５、７５０Ｋ（４７７℃）では、１．６×１０^３０となる。

電子１０５が、電荷捕獲層１０２の障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの過程とそれらの組み合わせで生じていると考えられる。特に、第２の過程、第３の過程は、温度が高いと指数関数的に電流が増大することを示す。

また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、電荷捕獲層１０２の障壁層の薄い部分（エネルギーの高い部分）の電子の密度が高いほど起こりやすいので、温度が高いことが有利である。

なお、以上の伝導機構による電流は、特にゲート電極１０３と半導体層１０１の電位差が小さい（４Ｖ以下）場合には、きわめて微弱であることが多いが、長時間（例えば、１秒以上）の処理により、必要とする量の電子を電荷捕獲準位１０４に捕獲せしめることができる。この結果、電荷捕獲層１０２は負に帯電する。

すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、電子が移動し、そのうちのいくらかは電荷捕獲準位１０４に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。

このとき、電荷捕獲準位１０４に捕獲される電子の量はゲート電極１０３の電位により補正できる。電荷捕獲準位１０４に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。

電荷捕獲準位１０４により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にある。なお、電荷捕獲準位１０４の総数を上回ることはない。

電荷捕獲準位１０４に捕獲された電子は、電荷捕獲層１０２から流失しないことが求められる。そのためには、第１には、電荷捕獲層１０２の厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。

一方で、半導体装置のチャネル長に比較して、電荷捕獲層１０２が厚すぎると、サブスレショールド値が増加し、オフ特性が悪化するので、チャネル長は、電荷捕獲層１０２の酸化シリコン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ、ＥＯＴ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ−Ｋ材料では、ＥＯＴが物理的な厚さよりも小さくなる。

代表的には、電荷捕獲層１０２の物理的な厚さは、１０ｎｍ以上１００ｎｍ以下、ＥＯＴは、１０ｎｍ以上２５ｎｍ以下とするとよい。なお、図１（Ｂ）あるいは図１（Ｃ）で示すような構造において、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第２の絶縁層１０２ｂのＥＯＴは、１ｎｍ以上２５ｎｍ以下とするとよい。

なお、図１（Ｃ）のように、電荷捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくすると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電荷捕獲準位１０４に捕獲された電子を保持する上で効果的である。

この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電荷捕獲準位１０４に捕獲された電子を保持できる。第３の絶縁層１０２ｃとしては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、第２の絶縁層１０２ｂと同じ構成元素であるが、電荷捕獲準位が十分に少ないものも用いることができる。電荷捕獲準位の数は、形成方法によっても異なる。第３の絶縁層１０２ｃの厚さは１ｎｍ以上２０ｎｍ以下とする。

なお、図１（Ｄ）のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有する場合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図２（Ｃ）および図２（Ｄ）にその例を示す。図２（Ｃ）は、図１（Ｄ）の点Ｃから点Ｄにかけてのバンド図の例を示す。図２（Ｃ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極と同じである。

ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２（Ｄ）に示すようになる。半導体層１０１に存在する電子１０５は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０５のいくらかは、導電層１０２ｄに捕獲される。すなわち、図１（Ｄ）に示される半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置における電荷捕獲準位１０４と同等の機能を有する。

なお、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、捕獲された電子が流出することを抑制できる。

上記において、導電層１０２ｄは複数の導電層から構成されていてもよい。また、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃ、絶縁体１０２ｅは、それぞれ、複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。

第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、ＣＶＤ法あるいはＡＬＤ法で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。

一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される絶縁層よりも電荷捕獲準位１０４を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。

また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。

電荷捕獲準位１０４に捕獲された電子が電荷捕獲層１０２から流失しないための第２の方法は、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることである。電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃のときは３００℃のときの１０万分の１未満である。したがって、３００℃で処理の際には障壁を乗り越えて容易に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁を乗り越えることが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲された状態となる。

また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化していることも有効である。この場合には、半導体層１０１から電荷捕獲層１０２へのホールの注入がなく、したがって、電荷捕獲準位１０４に捕獲された電子がホールと結合して消滅することもない。

また、電荷捕獲層１０２に捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。

第２の絶縁層１０２ｂは電荷捕獲準位１０４がより多くなるような材料（あるいは形成方法、形成条件）で形成されるが、そのため、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの界面にも多くの電荷捕獲準位１０４が形成される。

そして、ゲート電極１０３の電位および温度を上記に示したものとすると、図２（Ｂ）で説明したように、半導体層１０１から電荷捕獲準位１０４に電子が捕獲され、電荷捕獲層１０２は負に帯電する。

このように電荷捕獲層１０２が電子を捕獲すると、半導体装置のしきい値が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３の電位をソース電極の電位と同じとしたときのソースドレイン間の電流（カットオフ電流（Ｉｃｕｔ））を大幅に低下させることができる。

例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕｔ密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０^−２４Ａ／μｍ）以下とできる。

図３（Ａ）は電荷捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極とドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極１０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、すなわちサブスレショールド値等をもとに推定できる。なお、このような測定方法に関しては、参考例を参照するとよい。

最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ乃至１ｙＡ／μｍとなる。

例えば、図３（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。

トランジスタ１１０のＩｄ−Ｖｇ特性が図３（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。

トランジスタ１１０のＩｄ−Ｖｇ特性が図３（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０^９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。

すなわち、トランジスタと容量素子という単純な回路で、１０年間の電荷の保持が可能である。このことは各種メモリ装置に用いることができる。例えば、図４に示すようなメモリセルに用いることもできる。

図４（Ａ）に示すメモリセルは、トランジスタ１２１、トランジスタ１２２、容量素子１２３からなり、トランジスタ１２１は、図１（Ａ）に示したように、電荷捕獲層１０２を有するトランジスタである。回路が形成された後で、上記に示したようなしきい値を増加させる処理（しきい値適正化処理、あるいはしきい値補正処理、という）をおこない、Ｉｃｕｔを低下させる。なお、図に示すように、しきい値が適正化されたトランジスタは、電荷捕獲層１０２中に電子を有するため、通常のトランジスタとは異なる記号を用いる。

図４（Ａ）に示すメモリセルはマトリクス状に形成され、例えば、第ｎ行ｍ列のメモリセルであれば、読み出しワード線ＲＷＬｎ、書き込みワード線ＷＷＬｎ、ビット線ＢＬｍ、ソース線ＳＬｍが接続する。

しきい値補正は以下のようにおこなえばよい。まず、すべてのソース線、ビット線の電位を０Ｖとする。そして、メモリセルが形成されたウェハーあるいはチップを適切な温度に保持し、すべての書き込みワード線の電位を適切な値（例えば、＋３Ｖ）として、適切な時間保持する。この結果、しきい値が適切な値になる。

なお、メモリセルは図４（Ｂ）に示すような、トランジスタ１２４、容量素子１２５からなるものでもよい。例えば、第ｎ行ｍ列のメモリセルであれば、ワード線ＷＬｎ、ビット線ＢＬｍ、ソース線ＳＬｎが接続する。しきい値補正の方法は図４（Ａ）のものと同様にできる。

ここで、問題となるのは、一般にメモリ装置では、ワード線（書き込みワード線）のうちの１つの電位は上昇させるように設計されているが、すべてのワード線の電位を同時に上昇させるようには設計されていないことである。なお、すべてのビット線を低電位あるいは高電位とすることは可能である。

この問題に対しては、図５乃至図７に示すように、ワード線ドライバ１３１に電源を供給する回路とビット線ドライバ１３２（および論理ユニット１３７等のその他の回路）に電源を供給する回路とを分離し、しきい値適正化処理の際にはそれぞれに異なる定電位を供給することにより、解決できる。

図５に示す半導体チップ１３０は、メモリユニット１３６と論理ユニット１３７を有する。メモリユニット１３６は、メモリセルアレイ１３５と、ワード線ドライバ１３１、ビット線ドライバ１３２を有する。ワード線ドライバ１３１には複数のワード線１３３が接続され、ビット線ドライバ１３２には、複数のビット線１３４が接続される。複数のワード線１３３と複数のビット線１３４の交点には、図４に示すメモリセルが設けられる。なお、図４に示すメモリセルには、直接、電源が供給される必要がない。

ワード線ドライバ１３１、ビット線ドライバ１３２には、信号や電源が供給される必要があり、例えば、論理ユニット１３７から信号供給線１３９ａ、信号供給線１３９ｂを介して、ワード線ドライバ１３１、ビット線ドライバ１３２に信号が供給される。また、ワード線ドライバ１３１には高電位供給線１４０ａと低電位供給線１４０ｂによって、ビット線ドライバ１３２には高電位供給線１４０ｄと低電位供給線１４０ｃによって、論理ユニット１３７には高電位供給線１４０ｆと低電位供給線１４０ｅによって、それぞれ電源が供給される。

そして、高電位供給線１４０ａはパッド１３８ａに、低電位供給線１４０ｂはパッド１３８ｂに、低電位供給線１４０ｃと低電位供給線１４０ｅはパッド１３８ｃに、高電位供給線１４０ｄと高電位供給線１４０ｆはパッド１３８ｄに、それぞれ接続する。このように、ワード線ドライバ１３１の電源とビット線ドライバ１３２と論理ユニット１３７の電源は分離されている。

なお、論理ユニット１３７には、パッド１３８ｅとパッド１３８ｆから、それぞれ、信号供給線１３９ｃと信号供給線１３９ｄを介して、信号が供給される。

なお、高電位供給線１４０ａとパッド１３８ａの間、低電位供給線１４０ｂとパッド１３８ｂの間、低電位供給線１４０ｃ／低電位供給線１４０ｅとパッド１３８ｃの間、高電位供給線１４０ｄ／高電位供給線１４０ｆとパッド１３８ｄの間、信号供給線１３９ｃとパッド１３８ｅの間、信号供給線１３９ｄとパッド１３８ｆの間には、それぞれ、何らかの回路が設けられていてもよい。

しきい値適正化処理をおこなう際には、例えば、パッド１３８ｂには、＋２Ｖの、パッド１３８ｃ、パッド１３８ｅ、パッド１３８ｆには０Ｖの電位を供給する。ここで、論理ユニット１３７がワード線ドライバ１３１やビット線ドライバ１３２に信号を送らないことが好ましく、そのためには、パッドの１３８ｄの電位をパッド１３８ｃの電位と等しくする。また、より好ましくは、パッド１３８ａの電位もパッド１３８ｂの電位と等しくする。なお、電位の値は上記に限らず適宜設定できる。

ここで、重要なことは、このような電位の入力によって、ワード線ドライバ１３１から少なくとも２本のワード線１３３に出力される第１の電位を等しくし、ビット線ドライバ１３２から少なくとも２本のビット線１３４に出力される第２の電位を等しくし、かつ、第１の電位が第２の電位より１Ｖ以上高い状態となることである。

例えば、図６の例では、パッド１３８ａとパッド１３８ｂの電位が＋２Ｖであり、パッド１３８ｃ乃至パッド１３８ｆの電位が０Ｖであるため、ワード線ドライバ１３１、ビット線ドライバ１３２、論理ユニット１３７のいずれも非動作状態であるが、例えば、ワード線ドライバ１３１に接続しているすべてのワード線の電位は＋２Ｖとなり、ビット線ドライバ１３２に接続しているすべてのビット線の電位は０Ｖとなる。

つまり、すべてのワード線１３３とすべてのビット線１３４の間の電位差は２Ｖとなる。

例えば、メモリセルが図４（Ａ）に示すものであれば、トランジスタ１２１のゲート電極の電位は＋２Ｖとなる。また、トランジスタ１２１のソース電極またはドレイン電極の一方のうち、ビット線ＢＬｍに接続している方の電位は０Ｖとなる。ここで、しきい値適正化処理をおこなう前のトランジスタ１２１のしきい値が１Ｖであったとすると、しきい値適正化処理を開始した直後は、トランジスタ１２１はオン状態であるので、ソース電極またはドレイン電極の他方の電位も０Ｖである。

この結果、上記に説明したように、電荷捕獲層１０２に電子が捕獲され、しきい値が増加する。この場合は、最大で＋２Ｖまで増加する。このようにして、しきい値適正化処理がすべてのメモリセルのトランジスタ１２１に対して実施できる。

しきい値適正化処理を施したトランジスタ１２１のしきい値は十分に大きいため、Ｉｃｕｔもきわめて小さい。このため、容量素子１２３に保持された電荷を外部から電源が遮断された状態で長時間保持できる。

なお、上記では、パッド１３８ａとパッド１３８ｂとに同じ電位を供給したが、例えば、パッド１３８ａには＋６Ｖが供給され、パッド１３８ｂには、＋２Ｖが供給されていてもよい。この場合、外部からの信号がなければ、すべてのワード線１３３に＋２Ｖの電位が供給されることとなる。

半導体チップ１３０を通常に動作させるには、例えば、図７に示すように、パッド１３８ａ乃至パッド１３８ｄに、それぞれ、＋４Ｖ、０Ｖ、０Ｖ、＋１Ｖの電位が供給されるようにすればよい。また、パッド１３８ｅおよびパッド１３８ｆには、それぞれ、論理ユニット１３７を駆動するための信号が入力される。

なお、図７に示されるように、低電位が供給されるパッド１３８ｂとパッド１３８ｃが隣接して設けられている場合には、例えば、ワイヤボンディングの際に、ボンディングワイヤが同じリード等の導体に接続されるようにしてもよい。かくすると半導体チップ１３０のリード数（端子数）を１つ減らすことができる。

なお、上記では、ワード線ドライバ１３１、ビット線ドライバ１３２、論理ユニット１３７は、高電位と低電位の２電位で動作する例を示したが、３電位以上で動作する場合でも同様に実施できる。

また、上記では、ワード線ドライバ１３１の電源は、ビット線ドライバ１３２の電源と分離されている例を示したが、ワード線ドライバを構成する一部の回路の電源が、ビット線ドライバ１３２の電源と共通であってもよい。

しきい値適正化処理は、メモリセルを有する半導体装置を出荷する前におこなうとよい。例えば、図８に示すような工程が実施できる。まず、図８（Ａ）に示すように、メモリセルが完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないため、容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはならない。

その後、図８（Ｂ）に示すように、電子を注入する。すなわち、電荷捕獲層に適切な量の電子を捕獲させる。この操作は上述のとおりおこなう。このとき、ゲート電極１０３の電位と、ソース電極あるいはドレイン電極のいずれか低い方の電位との差（ゲート電圧）は、１Ｖ以上４Ｖ未満であり、かつ、このメモリセルが出荷された後でのゲート電圧と同じか低いものとする。

その後、図８（Ｃ）に示すように、再度、測定をおこなう。予定通りにしきい値が増加していることが良品の条件の一つである。この段階では、しきい値に異常のあるチップは不良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、ワイヤボンディング、樹脂封止後、パッケージ化して出荷する。

しきい値の増加幅は電荷捕獲層１０２が捕獲する電子密度によって決まる。例えば、図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面においてのみ電子が捕獲される場合、捕獲された電子の面密度をＱ、第１の絶縁層１０２ａの誘電率をＣとするとき、しきい値は、Ｑ／Ｃだけ増加する。

なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値になることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもできる。

例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ高くし、温度を１５０℃以上２５０℃以下、代表的には２００℃±２０℃とする場合を考える。電荷捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値、Ｖｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成されており、電荷捕獲層１０２に電子が捕獲される。その後、電荷捕獲層１０２に捕獲される電子の量が増加し、チャネルが消失する。この段階で、電荷捕獲層１０２での電子の捕獲はおこなわれなくなる。

この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電荷捕獲層１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。このように電荷捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい値（Ｖｔｈ２）という。

このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを大きく超えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５Ｖ付近とすることができる。例えば、当初のしきい値ばらつき（例えば、標準偏差）を、しきい値適正化処理後には、４分の１とすることもできる。

なお、このようにしきい値適正化処理によって、それぞれのトランジスタのしきい値を変更した場合、これら３つの半導体装置の電荷捕獲層１０２に捕獲される電子の量（あるいは電子の面密度等）は異なる。

ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。

なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小さくなる。しかしながら、上述のように、電荷捕獲層１０２に捕獲する電子の量によりしきい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。

半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。

第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。

第２の絶縁層１０２ｂは各種の材料を用いることができる。例えば、窒化シリコン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。

第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。

このように電荷捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、通常のＭＯＳ型半導体装置と同じである。すなわち、電荷捕獲層１０２はゲート絶縁層として機能する。

なお、しきい値適正化処理は、上記に限らず、例えば、半導体装置のソース電極あるいはドレイン電極に接続する配線の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ工程後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。

以上の例では、電子が電荷捕獲層１０２に捕獲されることにより、半導体装置のしきい値を適正化する例を示したが、電荷捕獲層１０２や半導体層１０１の材料によっては、ホールが電荷捕獲層１０２に捕獲されることもあり、同様な原理により、しきい値を低下させ、適正化できる。ホールを電荷捕獲層１０２に捕獲せしめるのは、ゲート電極１０３の電位をソース電極やドレイン電極よりも１Ｖ以上低くすればよい。

したがって、例えば、図５乃至図７に示す半導体チップであれば、パッド１３８ａとパッド１３８ｂの電位が、パッド１３８ｃ乃至パッド１３８ｆの電位より１Ｖ以上、低くなるようにすればよい。

（実施の形態２）
本実施の形態では、本明細書で開示する一態様の半導体装置について図面を用いて説明する。

図９（Ａ）乃至図９（Ｃ）は、本明細書で開示する一態様のトランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図９（Ａ）乃至図９（Ｃ）に示すトランジスタ４５０は、基板４００と、基板４００上の凹部および凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２の凹部、下地絶縁層４０２の凸部（または凹部）の側面、酸化物半導体層４０４ａの側面、酸化物半導体層４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上で接し、酸化物半導体層４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。

また、ゲート絶縁層４０８は、実施の形態１で述べた電荷捕獲層として機能する。ここでは、ゲート絶縁層４０８は、ＣＶＤ法によって形成された第１の絶縁層４０８ａの上にスパッタリング法によって形成された第２の絶縁層４０８ｂの積層であるが、図１（Ｃ）のように、さらに、その上にＣＶＤ法によって形成された絶縁層（実施の形態１の第３の絶縁層１０２ｃ）の積層であってもよい。

また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。

ゲート絶縁層４０８に用いる材料を比誘電率が大きいものにすると、ゲート絶縁層４０８を厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このため、捕獲された電子の流出を防止する上で好ましい。なお、ゲート絶縁層４０８の厚さは、１ｎｍ以上１００ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図９（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図９（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。

ゲート絶縁層４０８を電荷捕獲層として機能させることで、実施の形態１で述べたようにその内部に存在する電荷捕獲準位に電子を捕獲することができる。このとき、電荷捕獲準位に捕獲される電子の量はゲート電極４１０の電位により制御できる。

また、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半導体層４０４ｂの全体（バルク）を流れる。酸化物半導体層４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体層４０４ｂを厚くすると、オン電流を向上させることができる。

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体層等を加工すると電極や半導体層等の上端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上に形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本明細書で開示する一態様に係るトランジスタは、上記のように狭チャネルでも、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。

基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。

下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は、基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また、図９（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲む構造になっている。

ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体層４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８と接しない領域に形成される構造となる。

また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値が変動することがある。したがって、酸化物半導体層４０４ａを設けることにより、トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸素欠損が生じにくいということができる。

なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４０４ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＩｎとＭの原子数比率Ｉｎ／（Ｉｎ＋Ｍ）は、好ましくは０．５未満、さらに好ましくは０．２５未満とする。また、酸化物半導体層４０４ｂのＩｎとＭの原子数比率Ｉｎ／（Ｉｎ＋Ｍ）は、好ましくは０．２５以上、さらに好ましくは０．３４以上とする。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。

なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体層４０４に相当する積層を作製して行っている。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの厚さはそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図１０（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図１０（Ａ）は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１は、ゲート絶縁層４０８（例えば、酸化ハフニウム）の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層４０４ｃの伝導帯下端のエネルギー、ＥｃＩ２は下地絶縁層４０２（例えば、酸化シリコン）の伝導帯下端のエネルギー、である。

図１０（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。

主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にキャリア捕獲中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアが捕獲あるいは再結合により消滅してしまう。

なお、図１０（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１０（Ｂ）のように示される。

例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。

図１０（Ａ）、図１０（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４ｂがウェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネルが酸化物半導体層４０４ｂに形成されることがわかる。なお、多層半導体層４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、電子親和力の大きく異なる絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が該エネルギー差を越えて捕獲準位に達することがある。電子が捕獲準位に捕獲されることで、絶縁層界面にマイナスの固定電荷が生じ、トランジスタのしきい値はプラス方向にシフトしてしまう。

したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

なお、多層半導体層４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩｎが少ない組成とすることが好ましい。

ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。

酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合し得る導電材料を用いることが必ずしも好ましいとはいえない場合がある。

このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料が酸化物半導体層４０４ｂと接触する場合は、ソース電極４０６ａおよびドレイン電極４０６ｂを、当該導電材料と前述した酸素と結合し得る導電材料を積層する構成としてもよい。

下地絶縁層４０２には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、ゲート絶縁層４０８には、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。なお、ゲート絶縁層の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下である。

ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。

ゲート絶縁層４０８、およびゲート電極４１０上には酸化物絶縁層４１２が形成されていてもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい。

ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である層とする。なお、上記昇温脱離ガス分光法分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁層４０８を経由して多層半導体層４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

しかしながら、本明細書で開示する一態様のトランジスタでは、前述したように、酸化物半導体層４０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形成されており、チャネル形成領域とゲート絶縁層が接しない構成となっている。そのため、チャネル形成領域とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。

また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本明細書で開示する一態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。

また、本明細書で開示する一態様のトランジスタは、酸化物半導体層４０４ｂを酸化物半導体層４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸化物半導体層４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値が安定化することから、半導体装置の長期信頼性を向上させることができる。

また、図１１に示すトランジスタ４７０を用いることもできる。図１１（Ａ）乃至図１１（Ｃ）は、トランジスタ４７０の上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１１（Ｃ）に相当する。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、実質的に下地絶縁層４０２がエッチングされていない形状となっている。

下地絶縁層４０２を実質的にエッチングしないようにするには、下地絶縁層４０２のエッチングレートを、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電層のエッチングレートより十分小さくすればよい。

また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に電気的に取り囲まれている構成としてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態２で説明した図９に示すトランジスタ４５０の作製方法について、図１２および図１３を用いて説明する。

まず、基板４００上に下地絶縁層４０２を形成する（図１２（Ａ）参照）。

基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。

なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にすることができる。

次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法を用いて形成する（図１２（Ｂ）参照）。このとき、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁層４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４０４ｃを覆いやすくすることができる。

なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず、酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０４ｂ上に形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０、酸化物絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形成する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の形成装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、形成される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化物半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。

また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を選択する。

なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さ分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物半導体層４０４ｂよりも小さくなるようにすればよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

以下では、酸化物半導体層の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。

まずは、ＣＡＡＣ−ＯＳ層について説明する。

ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に由来することから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリア捕獲中心やキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体層について説明する。

微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。

ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ層を形成することができる。

酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体層４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。

次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。またＣＶＤ法によりタングステン層を形成してもよい。

次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１２（Ｃ）参照）。

次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体層４０３ｃを形成する。

なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去することができる。

次に、酸化物半導体層４０３ｃ上に絶縁層４０７ａと、絶縁層４０７ｂを形成する（図１３（Ａ）参照）。例えば、絶縁層４０７ａはＣＶＤ法で、絶縁層４０７ｂスパッタリング法で形成する。しかし、この組み合わせに限られず、それぞれ、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法などを用いて形成することができる。

次に、絶縁層４０７ｂ上にゲート電極４１０となる第２の導電層４０９を形成する（図１３（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成することができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく、上記材料を含む導電層と窒素を含んだ導電層の積層を用いてもよい。

次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１３（Ｃ）参照）。なお、図９（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲むように形成される。

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７ａと絶縁層４０７ｂを選択的にエッチングし、第１の絶縁層４０８ａと第２の絶縁層４０８ｂよりなるゲート絶縁層４０８を形成する。

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４０３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。

つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲート絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているがこれに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体層４０４ｃを形成してもよい。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁層４１２を形成する（図９（Ｂ）、図９（Ｃ）参照）。酸化物絶縁層４１２は、下地絶縁層４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む上記の酸化物を用いるとよい。酸化物絶縁層４１２は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法を用いて形成することができ、多層半導体層４０４に対し酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８、酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠損を低減することができる。

次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４１０の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体層４０４からゲート電極４１０に向かって、必要とする電子が移動し、そのうちのいくらかはゲート絶縁層４０８の内部にある電荷捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値の増加幅を制御することができる。

以上の工程で、図９に示すトランジスタ４５０を作製することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、プレナー構造のトランジスタについて説明する。

図１４（Ａ）乃至図１４（Ｃ）は、本明細書で開示する一態様のトランジスタの上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１４（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１４（Ｃ）に相当する。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図１４（Ａ）乃至図１４（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。また、ゲート絶縁層４０８は、実施の形態１で述べた電荷捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。

本実施の形態のトランジスタ５５０は、チャネル長およびチャネル幅がいずれも、多層半導体層４０４の厚さよりも２倍以上、代表的には１０倍以上大きいことという点で実施の形態２のトランジスタ４５０と異なる。

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１４（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図１４（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。

また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがある構成としてもよい。あるいは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃのいずれか１つあるいは２つだけで構成されてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、本明細書で開示する一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。

図１５（Ａ）に半導体装置の回路図を、図１５（Ｂ）に半導体装置のブロック図をそれぞれ示す。また、回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。

メモリセル７００は、フリップフロップ回路７０１（電源遮断で記憶データが揮発する）と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、メモリセル７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路７０２には、先の実施の形態で説明したトランジスタを用いることができる。メモリセル７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（ＧＮＤ）が入力される構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。実施の形態１で説明したように、電荷捕獲層に電子を捕獲せしめることでしきい値が増大したトランジスタ７０９は、Ｉｃｕｔがきわめて低く、容量素子７０８に蓄積された電荷が長期間保持される。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９のゲートには、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、フリップフロップ回路７０１に保持されたデータに対応する信号が入力される。図１５（Ａ）では、フリップフロップ回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介してフリップフロップ回路７０１に入力される。

なお、図１５（Ａ）では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介してフリップフロップ回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、フリップフロップ回路７０１に入力されてもよい。例えば、フリップフロップ回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図１５（Ａ）におけるトランジスタ７０９は、実施の形態２で説明したトランジスタを用いることができる。

また、図１５（Ａ）において、メモリセル７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、メモリセル７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、メモリセル７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。

図１５（Ａ）における論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本明細書で開示する一態様における半導体装置では、メモリセル７００に電源電圧が供給されない間は、フリップフロップ回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。

上記の説明のように、上記の実施の形態で示した酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、メモリセル７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、メモリセル７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とするメモリセルであるため、電源電圧供給再開後に、フリップフロップ回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、メモリセル７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このようなメモリセル７００を、プロセッサが有するレジスタやキャッシュメモリなどのメモリ装置に用いることで、電源電圧の供給停止によるメモリ装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

メモリセル７００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

例えば、複数のメモリセル７００ａ乃至メモリセル７００ｐを有するプロセッサ７６０は、図１５（Ｂ）のような構成となる。プロセッサ７６０は、メモリセル７００ａ乃至メモリセル７００ｐ以外に、少なくともＡｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ（ＡＬＵ）７３０、ＷＥ信号出力回路７４０を有する。ＷＥ信号出力回路７４０は、ＷＥ信号を出力する。

ＡＬＵ７３０は、パッド７５０ａから信号を、パッド７５０ｂから高電位を、パッド７５０ｃから低電位を供給される。また、ＷＥ信号出力回路７４０は、パッド７５０ｄから高電位を、パッド７５０ｅから低電位を供給される。つまり、ＡＬＵ７３０とＷＥ信号出力回路７４０の電源は分離されている。なお、ＡＬＵ７３０とパッド７５０ａ乃至パッド７５０ｃの間、ＷＥ信号出力回路７４０とパッド７５０ｄとパッド７５０ｅの間に、それぞれ、何らかの回路が設けられていてもよい。

煩雑さを避けるため、図１５（Ｂ）では、上記の接続とメモリセル７００ａ乃至メモリセル７００ｐとＷＥ信号出力回路７４０との接続のみが表示される。図示されていないが、メモリセル７００ａ乃至メモリセル７００ｐにも、パッド７５０ｂから高電位を、パッド７５０ｃから低電位を供給される。また、ＡＬＵ７３０とメモリセル７００ａ乃至メモリセル７００ｐの間、あるいは、ＡＬＵ７３０とＷＥ信号出力回路７４０の間に信号をやりとりする配線がもうけられているが、図１５（Ｂ）では図示しない。

メモリセル７００ａ乃至メモリセル７００ｐのトランジスタ７０９のしきい値適正化処理は以下のようにおこなうとよい。例えば、パッド７５０ａ乃至パッド７５０ｃの電位をすべて同じ電位とし、また、パッド７５０ｄとパッド７５０ｅの電位を同じ電位とする。

ここで、パッド７５０ｄとパッド７５０ｅの電位は、パッド７５０ａ乃至パッド７５０ｃの電位より１Ｖ以上高いものとする。この状態では、ＡＬＵ７３０（およびメモリセル７００ａ乃至メモリセル７００ｐ）は非動作状態である。ただし、トランジスタ７０９のゲート電極の電位は、ソース電極とドレイン電極の電位より１Ｖ以上高い状態である。

この状態で、１５０℃以上４００℃以下で１分以上２時間以下の加熱処理をおこなう。この結果、トランジスタ７０９のしきい値が適正化される。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
図１６にメモリセル８００ａとメモリセル８００ｂを示す。例えば、メモリセル８００ａはトランジスタ８０１、トランジスタ８０２、容量素子８０３、容量素子８０４、インバータ８０５、インバータ８０６、トランジスタ８０７、トランジスタ８０８を有する。なお、トランジスタ８０１とトランジスタ８０２は、上記の実施の形態で示した電荷捕獲層を有するトランジスタでしきい値の適正化を実施できる。メモリセル８００ｂも同様な構成である。

ここで、インバータ８０５、インバータ８０６、トランジスタ８０７、トランジスタ８０８より構成される回路は、公知のＳＲＡＭと同じであり、ワード線ＷＬ１とビット線ＢＬ１ａ、ビット線ＢＬ１ｂでデータの書き込み、読み出しをおこなえる。

公知のＳＲＡＭはインバータ８０５、インバータ８０６への電源の供給が途絶えると、データを喪失してしまうが、メモリセル８００ａでは、電源の途絶の前に、インバータ８０５、インバータ８０６から出力される電位を容量素子８０３、容量素子８０４に蓄積した後、トランジスタ８０１、トランジスタ８０２をオフとすることで、データを保持できる。電源が供給されると、トランジスタ８０１、トランジスタ８０２をオンとすることで、インバータ８０５、インバータ８０６へデータを移行することができる。

トランジスタ８０１、トランジスタ８０２のオンオフは、ＷＥ信号によっておこなう。ＷＥ信号は、トランジスタ８０１、トランジスタ８０２のゲートに入力される。

例えば、上記の実施の形態で示したように、トランジスタ８０１、トランジスタ８０２のＩｃｕｔが１ｚＡ以下であると、容量素子８０３、容量素子８０４の容量が１ｆＦというような微小なものであっても、１日以上データを保持できる。

図１７（Ａ）は、このようなメモリセル８００ａ乃至８００ｌをマトリクス状に配置したメモリセルアレイ８１４を有するメモリユニット８１０を示す。メモリユニット８１０は、メモリセルアレイ８１４以外にも、ワード線ドライバ８１１、ビット線ドライバ８１２、ＷＥ信号出力回路８１３を有する。

ワード線ドライバ８１１は、ワード線ＷＬ１乃至ＷＬ４と接続し、ビット線ドライバ８１２は、ビット線ＢＬ１ａ乃至ＢＬ３ｂに接続、ＷＥ信号出力回路８１３はＷＥ信号線ＷＥ１とＷＥ２に接続する。なお、ＷＥ信号出力回路８１３は、ＷＥ１とＷＥ２のいずれか一方にのみ、トランジスタ８０１、トランジスタ８０２をオンとする信号が供給できる構成である。一方、トランジスタ８０１、トランジスタ８０２をオフとする信号は、ＷＥ１とＷＥ２の双方に供給できる。

このような回路では、メモリセル８００ａ乃至メモリセル８００ｆのインバータ８０５、インバータ８０６への電源の供給を停止し、データをそれぞれのメモリセルの容量素子８０３、容量素子８０４に退避させ、メモリセル８００ｇ乃至メモリセル８００ｌは通常のＳＲＡＭと同様に動作することができる。つまり、仕事量にあわせて、一部のメモリセルを待機状態とさせておくことができ、消費電力を低減できる。

このようなメモリユニット８１０を有する半導体チップ８１８を図１７（Ｂ）に示す。半導体チップ８１８はさらに、論理ユニット８１７と、パッド８１５ａ乃至パッド８１５ｅを有する。

通常の動作時には、メモリユニット８１０内のＷＥ信号出力回路８１３へは、パッド８１５ａから高電位供給線８１６ａを介して高電位が、パッド８１５ｂから低電位供給線８１６ｂを介して低電位が供給される。一方、ＷＥ信号出力回路８１３以外のメモリユニット８１０には、パッド８１５ｄから高電位供給線８１６ｃを介して高電位が、パッド８１５ｃから低電位供給線８１６ｄを介して低電位が供給される。また、論理ユニット８１７には、パッド８１５ｄから高電位供給線８１６ｅを介して高電位が、パッド８１５ｃから低電位供給線８１６ｆを介して低電位が供給される。なお、論理ユニット８１７には、パッド８１５ｅから、信号供給線８１６ｇを介して、信号が供給される。

なお、高電位供給線８１６ａとパッド８１５ａの間、低電位供給線８１６ｂとパッド８１５ｂの間、高電位供給線８１６ｃ／高電位供給線８１６ｅとパッド８１５ｄの間、低電位供給線８１６ｄ／低電位供給線８１６ｆとパッド８１５ｃの間、信号供給線８１６ｇとパッド８１５ｅの間には、それぞれ、何らかの回路が設けられていてもよい。

半導体チップ８１８を製造した後、しきい値適正化処理をおこなうには以下のようにすればよい。なお、図１７（Ｂ）では、リードフレーム８１９（分断後にはリード８１９ａ乃至リード８１９ｄとなる）がボンディングワイヤ８２０と接続されているが、しきい値適正化処理は、ワイヤボンディングの前におこなう。

例えば、パッド８１５ａとパッド８１５ｂの電位を同じ電位とし、また、パッド８１５ｃ乃至パッド８１５ｅの電位をすべて同じ電位とする。

ここで、パッド８１５ａとパッド８１５ｂの電位は、パッド８１５ｃ乃至パッド８１５ｅの電位より１Ｖ以上高いものとする。この状態では、メモリユニット８１０と論理ユニット８１７は非動作状態である。ただし、トランジスタ８０１とトランジスタ８０２のゲート電極の電位は、ソース電極とドレイン電極の電位より１Ｖ以上高い状態である。

この状態で、１５０℃以上４００℃以下で１分以上２時間以下の加熱処理をおこなう。この結果、トランジスタ８０１とトランジスタ８０２のしきい値が適正化される。

このようにしきい値適正化処理をおこなった半導体チップ８１８のパッド８１５ａ乃至パッド８１５ｅとリードフレーム８１９とをボンディングワイヤ８２０で接続する。リードフレーム８１９は、その後、分断されて、リード８１９ａ乃至リード８１９ｄとなるが、このとき、パッド８１５ｂとパッド８１５ｃがともにリード８１９ｂに接続するようにボンディングするとよい。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態７）
本明細書で開示する一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本明細書で開示する一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。

図１８（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１８（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。

図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。

図１８（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。

図１８（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

本実施例では、実施例試料として、図１４に示すトランジスタ５５０と同様の構成のトランジスタについて作製し、電気特性の評価を行った。

はじめに、実施例試料の作製方法について示す。

まず、表面に厚さ１００ｎｍの熱酸化膜を設けたシリコン基板上に下地絶縁層となる厚さ３００ｎｍの酸化窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ（ＰＥＣＶＤ）法により形成した。酸化窒化シリコン層は、シランおよび一酸化二窒素（ＳｉＨ_４：Ｎ_２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、基板温度３５０℃としての条件によって形成した。

酸化窒化シリコン層表面を研磨処理後、厚さ２０ｎｍの第１の酸化物半導体層と厚さ１５ｎｍの第２の酸化物半導体層を積層して形成した。形成条件は、第１の酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として形成し、第２の酸化物半導体層はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として形成した。なお、第１の酸化物半導体層および第２の酸化物半導体層は、大気曝露せずに連続的に形成した。

続いて、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で１時間行った。

続いて、第１の酸化物半導体層および第２の酸化物半導体層を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、三塩化ホウ素および塩素（ＢＣｌ_３：Ｃｌ_２＝６０ｓｃｃｍ：２０ｓｃｃｍ）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいてエッチングして島状の第１の酸化物半導体層および第２の酸化物半導体層に加工した。

続いて、第１の酸化物半導体層および第２の酸化物半導体層上に、ソース電極およびドレイン電極となるタングステン層を厚さ１００ｎｍ形成した。形成条件は、タングステンターゲットを用いたスパッタリング法によりアルゴン（Ａｒ＝８０ｓｃｃｍ）雰囲気下において、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２３０℃の条件によって形成した。

次に、タングステン層上にレジストマスクを形成して、エッチングを行った。エッチングは、ＩＣＰエッチング法により、四弗化炭素、塩素および酸素（ＣＦ_４：Ｃｌ_２：Ｏ_２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、その後、酸素（Ｏ_２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．０Ｐａにて第２のエッチングを行い、さらにその後、四弗化炭素、塩素および酸素（ＣＦ_４：Ｃｌ_２：Ｏ_２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、ソース電極およびドレイン電極を形成した。

次に、第２の酸化物半導体層、ソース電極およびドレイン電極上に厚さ５ｎｍの第３の酸化物半導体層を形成した。形成条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。

続いて、プラズマＣＶＤ法により第１のゲート絶縁層となる厚さ１５ｎｍの酸化窒化シリコン層を、シランおよび一酸化二窒素（ＳｉＨ_４：Ｎ_２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、基板温度３５０℃として形成し、その上に、スパッタリング法により第２のゲート絶縁層となる厚さ２０ｎｍの酸化ハフニウム層をアルゴンおよび酸素（Ａｒ：Ｏ_２＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下、圧力０．６Ｐａ、電源電力２．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として積層して形成した。

続いて、厚さ３０ｎｍの窒化タンタル層および厚さ１３５ｎｍのタングステン層を、スパッタリング法により形成した。窒化タンタル層の形成条件は、スパッタリング法によりアルゴンおよび窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．６Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２５℃とした。タングステン層の形成条件は、スパッタリング法によりアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力４ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２３０℃とした。

次に、ＩＣＰエッチング法により、厚さ３０ｎｍの窒化タンタル層および厚さ１３５ｎｍのタングステン層の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸素（Ｃｌ_２：ＣＦ_４：Ｏ_２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチングを行い、第１のエッチングの後に塩素（Ｃｌ_２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。

次に、ゲート電極をマスクとして、ゲート絶縁層、第３の酸化物半導体層の積層をエッチングした。エッチング条件は、三塩化ホウ素（ＢＣｌ_３＝８０ｓｃｃｍ）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにおいてエッチングを行った。

次に、ゲート電極上に厚さ２０ｎｍの酸化アルミニウム層をスパッタリング法により形成し、その上に、厚さ１５０ｎｍの酸化窒化シリコン層をＣＶＤ法により形成した。

以上の工程を経て、トランジスタを作製した。

次に作製したトランジスタにおいて、ストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ゲート電圧を３．３Ｖとした。実施例トランジスタの測定結果を図１９に示す。図１９において、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖおよび３．０Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。なお、図中の実線は、ドレイン電圧Ｖｄが３．０Ｖのときの測定結果を表し、図中の点線は、ドレイン電圧Ｖｄが０．１Ｖのときの測定結果を表す。また、図１９（Ａ）および図１９（Ｂ）ともに上記の同じ条件で行った。

図中には、ストレス試験前後の電気特性を示す。なお、図中の矢印は、矢印の根本の方がストレス試験前の電気特性、矢印の先がストレス試験後の電気特性を表している。図１９（Ａ）、図１９（Ｂ）に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値の変化量ΔＶｔｈは、図１９（Ａ）では１．７６Ｖ、図１９（Ｂ）では１．７８Ｖであり、シフト値（ドレイン電流が立ち上がるときのゲート電圧の値）の変化量Δｓｈｉｆｔは、図１９（Ａ）では２．０１Ｖ、図１９（Ｂ）では２．１１Ｖであった。ストレス試験後にしきい値がプラス側にシフトしたことが確認できた。

また、ストレス試験後、保持試験を行った。保持試験の条件は、図１９（Ａ）に示すストレス試験後のトランジスタに１５０℃で１時間、ゲート電圧を０Ｖ印加し、また、図１９（Ｂ）に示すストレス試験後のトランジスタに１５０℃で１時間、ゲート電圧を−３．３Ｖ印加し、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。実施例トランジスタの測定結果を図２０に示す。図２０（Ａ）はゲート電圧が０Ｖ、図２０（Ｂ）はゲート電圧が−３．３Ｖのときの測定結果を示す。

図中には、保持試験前後の電気特性を示す。なお、図中の矢印は、矢印の根本の方が保持試験前の電気特性、矢印の先が保持試験後の電気特性を表している。図２０（Ａ）に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値の変化量ΔＶｔｈは、０．０７Ｖであり、シフト値の変化量Δｓｈｉｆｔは、０．１２Ｖであった。また、図２０（Ｂ）に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値の変化量ΔＶｔｈは、０．１４Ｖであり、シフト値の変化量Δｓｈｉｆｔは、０．２７Ｖであった。保持試験後にしきい値やシフト値がマイナス側に少ししかシフトしていないことが確認できた。

参考例

本参考例では、トランジスタを作製してオフ電流を求めることで、Ｉｃｕｔ密度が低いということを説明する。

参考例トランジスタは、実施例で用いたトランジスタの構成のゲート絶縁層およびゲート電極以外は同じである。ゲート絶縁層およびゲート電極のみの作製方法を説明する。

第３の酸化物半導体層形成後、ＣＶＤ法によりゲート絶縁層となる１０ｎｍの酸化窒化シリコン層を、シランおよび一酸化二窒素（ＳｉＨ_４：Ｎ_２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、ターゲットと基板の間の距離を２８ｍｍ、基板温度３５０℃として形成した。

続いて、厚さ１０ｎｍの窒化チタン層および厚さ１０ｎｍのタングステン層を、スパッタリング法により形成した。窒化チタン層の形成条件は、スパッタリング法により窒素（窒素＝５０ｓｃｃｍ）雰囲気下において、圧力０．２Ｐａ、電源電力１２ｋＷを印加し、ターゲットと基板の間の距離を４００ｍｍ、基板温度２５℃とした。タングステン層の形成条件は、スパッタリング法によりアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２３０℃とした。

次に、ＩＣＰエッチング法により、厚さ１０ｎｍの窒化チタン層および厚さ１０ｎｍのタングステン層の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸素（Ｃｌ_２：ＣＦ_４：Ｏ_２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチングを行い、第１のエッチングの後に塩素および三塩化ホウ素（Ｃｌ_２：ＢＣｌ_３＝５０ｓｃｃｍ：１５０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。

以上の工程を経て、トランジスタを作製した。トランジスタのチャネル長は５０ｎｍ、チャネル幅は４０ｎｍであった。

次に作製したトランジスタにおいて、オフ電流を求めた。

１ｆＡより小さな電流は、直接は測定できないため、作製した参考例トランジスタを並列に２５万個並べて接続し、実質的なチャネル幅が１０ｍｍ（４０ｎｍ×２５万）のトランジスタを作製してＩｃｕｔ密度を求めた。

図２１にチャネル幅が１０ｍｍのトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が１ＶのときのＩｄ−Ｖｇ特性を示す。図２１に示すようにオフ電流は１０^−１３Ａ未満（つまり、オフ電流密度は、１０^−１７Ａ／μｍ未満）であることが確認された。

１０１ 半導体層
１０２ 電荷捕獲層
１０２ａ 第１の絶縁層
１０２ｂ 第２の絶縁層
１０２ｃ 第３の絶縁層
１０２ｄ 導電層
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ 電荷捕獲準位
１０５ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
１２１ トランジスタ
１２２ トランジスタ
１２３ 容量素子
１２４ トランジスタ
１２５ 容量素子
１３０ 半導体チップ
１３１ ワード線ドライバ
１３２ ビット線ドライバ
１３３ ワード線
１３４ ビット線
１３５ メモリセルアレイ
１３６ メモリユニット
１３７ 論理ユニット
１３８ａ パッド
１３８ｂ パッド
１３８ｃ パッド
１３８ｄ パッド
１３８ｅ パッド
１３８ｆ パッド
１３９ａ 信号供給線
１３９ｂ 信号供給線
１３９ｃ 信号供給線
１３９ｄ 信号供給線
１４０ａ 高電位供給線
１４０ｂ 低電位供給線
１４０ｃ 低電位供給線
１４０ｄ 高電位供給線
１４０ｅ 低電位供給線
１４０ｆ 高電位供給線
４００ 基板
４０２ 下地絶縁層
４０３ｃ 酸化物半導体層
４０４ 多層半導体層
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ａ 絶縁層
４０７ｂ 絶縁層
４０８ ゲート絶縁層
４０８ａ 第１の絶縁層
４０８ｂ 第２の絶縁層
４０９ 導電層
４１０ ゲート電極
４１２ 酸化物絶縁層
４５０ トランジスタ
４７０ トランジスタ
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ 表示部
５０５ マイクロフォン
５０６ スピーカー
５０７ 操作キー
５０８ スタイラス
５１１ 筐体
５１２ 筐体
５１３ 表示部
５１４ 表示部
５１５ 接続部
５１６ 操作キー
５２１ 筐体
５２２ 表示部
５２３ キーボード
５２４ ポインティングデバイス
５３１ 筐体
５３２ 冷蔵室用扉
５３３ 冷凍室用扉
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ 操作キー
５４５ レンズ
５４６ 接続部
５５０ トランジスタ
５５１ 車体
５５２ 車輪
５５３ ダッシュボード
５５４ ライト
７００ メモリセル
７００ａ メモリセル
７００ｂ メモリセル
７００ｃ メモリセル
７００ｄ メモリセル
７００ｅ メモリセル
７００ｆ メモリセル
７００ｇ メモリセル
７００ｈ メモリセル
７００ｉ メモリセル
７００ｊ メモリセル
７００ｋ メモリセル
７００ｌ メモリセル
７００ｍ メモリセル
７００ｎ メモリセル
７００ｏ メモリセル
７００ｐ メモリセル
７０１ フリップフロップ回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
７３０ ＡＬＵ
７４０ ＷＥ信号出力回路
７５０ａ パッド
７５０ｂ パッド
７５０ｃ パッド
７５０ｄ パッド
７５０ｅ パッド
７６０ プロセッサ
８００ａ メモリセル
８００ｂ メモリセル
８００ｃ メモリセル
８００ｄ メモリセル
８００ｅ メモリセル
８００ｆ メモリセル
８００ｇ メモリセル
８００ｈ メモリセル
８００ｉ メモリセル
８００ｊ メモリセル
８００ｋ メモリセル
８００ｌ メモリセル
８０１ トランジスタ
８０２ トランジスタ
８０３ 容量素子
８０４ 容量素子
８０５ インバータ
８０６ インバータ
８０７ トランジスタ
８０８ トランジスタ
８１０ メモリユニット
８１１ ワード線ドライバ
８１２ ビット線ドライバ
８１３ ＷＥ信号出力回路
８１４ メモリセルアレイ
８１５ａ パッド
８１５ｂ パッド
８１５ｃ パッド
８１５ｄ パッド
８１５ｅ パッド
８１６ａ 高電位供給線
８１６ｂ 低電位供給線
８１６ｃ 高電位供給線
８１６ｄ 低電位供給線
８１６ｅ 高電位供給線
８１６ｆ 低電位供給線
８１６ｇ 信号供給線
８１７ 論理ユニット
８１８ 半導体チップ
８１９ リードフレーム
８１９ａ リード
８１９ｂ リード
８１９ｃ リード
８１９ｄ リード
８２０ ボンディングワイヤ

Claims (5)

1. 第１の半導体と、前記第１の半導体に電気的に接するソース電極及びドレイン電極と、
   ゲート電極と、前記ゲート電極と前記第１の半導体との間に設けられる、窒化シリコン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含む層とを有するトランジスタを有し、
   前記トランジスタの前記ゲート電極に信号を供給する第１の回路と、
   前記トランジスタの前記ソース電極又は前記ドレイン電極に信号を供給する第２の回路と、
   前記第１の回路に高電位を供給する配線と低電位を供給する配線と、
   前記第２の回路に高電位を供給する配線と低電位を供給する配線と、
   を有する半導体装置において、
   前記第１の回路に低電位を供給する配線の電位を、前記第２の回路に低電位を供給する配線の電位よりも１Ｖ以上高い電位とし、
   前記第１の回路から出力される配線のうち、少なくとも２本の電位は等しい電位とし、
   前記第２の回路から出力される配線のうち、少なくとも２本の電位は等しい電位とし、
   １２５℃以上４５０℃以下の加熱処理を行いながら、前記ゲート電極の電位を前記ソース電極又は前記ドレイン電極の電位より高い状態に１秒以上維持し、前記加熱処理前よりも前記トランジスタのしきい値を増大させることを特徴とする半導体装置の作製方法。
2. 前記第１の半導体を挟む第２の半導体および第３の半導体を有し、
   前記第２の半導体は、前記第１の半導体と前記窒化シリコン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含む層の間にある請求項１に記載の半導体装置の作製方法。
3. 前記ゲート電極に印加される電位は、前記半導体装置で使用される最高電位よりも低いことを特徴とする請求項１又は２に記載の半導体装置の作製方法。
4. 前記第１の回路に高電位を供給する配線と低電位を供給する配線の電位が等しく、
   前記第２の回路に高電位を供給する配線と低電位を供給する配線の電位が等しいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の作製方法。
5. 前記第１の回路は、複数の出力端子を有し、
   前記複数の出力端子は、それぞれ、一以上の前記トランジスタの前記ゲート電極に接続し、
   前記第１の回路は、前記複数の出力端子のうち二以上の出力端子に、前記トランジスタをオンとするような信号を出力できないように設定されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の作製方法。

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