JP6320201B2 - 半導体装置の作製方法 - Google Patents

Description

本発明の一態様は、半導体装置および半導体装置を有する装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置を含む場合がある。

半導体を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。

また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。

ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。

特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報 特開２０１２−０７４６９２号公報

回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある（特許文献５参照）。一般に、チャネル長を縮小すると、オン電流は増加するが、一方でオフ電流の増大、しきい値電圧の変動の増大、Ｓ値の増大が起こる。また、チャネル幅のみを縮小すると、オン電流が小さくなる。

したがって、本発明の一態様は、しきい値電圧を制御する半導体装置を提供することを目的の一つとする。微細化に伴い顕著となる電気特性の悪化を抑制できる半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１の半導体と、第１の半導体に電気的に接する電極と、ゲート電極と、ゲート電極と第１の半導体との間に設けられる電子捕獲層と、を有する半導体装置である。

また、本発明の一態様は、上記半導体装置において、電子捕獲層にはその形成の際に生じる微小導電性領域を有してもよい。

また、本発明の一態様は、上記半導体装置において、ゲート電極の電位を、電極の電位より高い状態として、１２５℃以上４５０℃以下で１秒以上維持することにより電子捕獲層に電子を捕獲せしめることを特徴とする半導体装置の作製方法である。

また、上記構成において、第１の半導体を挟む第２の半導体および第３の半導体を有し、第２の半導体は、第１の半導体と電子捕獲層の間にあってもよい。

また、上記構成において、ゲート電極は、第１の半導体の上面および側面に面していることが好ましい。

また、上記構成において、電子捕獲層は、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートのいずれか一を含む。

本発明の一態様を用いることにより、しきい値電圧を制御する半導体装置を提供することができる。また、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。

実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 実施の形態のメモリセルの例を示す図。 半導体装置の作製工程を示す図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 積層された半導体層のバンドの模式図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する上面図および断面図。 本発明の一態様のトランジスタを使用する半導体装置の回路図の例を示す図と本発明の一態様のトランジスタを使用する半導体装置を用いた回路の断面図。 実施の形態の半導体装置の回路図。 実施の形態に係る、半導体装置の回路図。 実施の形態の半導体装置のブロック図。 実施の形態の記憶装置を説明する回路図。 電子機器の例を示す図。 実施例で作製したトランジスタの電気特性評価を説明する図。 実施例で作製したトランジスタの電気特性評価を説明する図。 参考例トランジスタの特性を示す図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図、ペレットおよびＣＡＡＣ−ＯＳの断面図。 ｎｃ−ＯＳの成膜モデルを説明する模式図、およびペレットを示す図。 ペレットを説明する図。 被形成面においてペレットに加わる力を説明する図。 被形成面におけるペレットの動きを説明する図。 ＩｎＧａＺｎＯ_４の結晶を説明する図。 原子が衝突する前のＩｎＧａＺｎＯ_４の構造などを説明する図。 原子が衝突した後のＩｎＧａＺｎＯ_４の構造などを説明する図。 原子が衝突した後の原子の軌跡を説明する図。 ＣＡＡＣ−ＯＳ膜およびターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、半導体層と電子捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用する回路について説明する。図１（Ａ）は、半導体層１０１と電子捕獲層１０２とゲート電極１０３を有する半導体装置である。

ここで、電子捕獲層１０２としては、内部に電子を捕獲する準位（電子捕獲準位）を有する。なお、同じ構成元素で構成されていても、形成方法・形成条件の違いにより、そのような準位が形成されないこともある。

例えば、図１（Ｂ）に示されるような、第１の形成方法（あるいは形成条件）で形成された第１の絶縁層１０２ａと、第２の形成方法（あるいは形成条件）で形成された第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、第１の形成方法（あるいは形成条件）で形成された第１の絶縁層１０２ａ、第２の形成方法（あるいは形成条件）で形成された第２の絶縁層１０２ｂと第３の形成方法（あるいは形成条件）で形成された第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図１（Ｄ）に示されるように、絶縁体１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁膜より形成されてもよい。

ここで、第１乃至第３の絶縁層の構成元素は同じであるとする。なお、第１の形成方法（あるいは形成条件）と第３の形成方法（あるいは形成条件）は同じでもよい。この際、半導体層１０１に接しない層（例えば、第２の絶縁層）は、電子捕獲準位密度が高い（電子捕獲準位が多い）ことが望ましい。例えば、スパッタリング法で形成された絶縁層はＣＶＤ法やＡＬＤ法で形成された絶縁層に比べて、組成が同じでも、電子捕獲準位密度が高い。

したがって、例えば、スパッタリング法で形成された絶縁層を第２の絶縁層１０２ｂとし、ＣＶＤ法やＡＬＤ法で形成された絶縁層を第１の絶縁層１０２ａとしてもよく、図１（Ｃ）の場合には、第３の絶縁層１０２ｃも第１の絶縁層１０２ａと同様としてもよい。ただし、本発明の実施形態の一態様はこれに限定されず、ＣＶＤ法やＡＬＤ法で形成された絶縁層を第２の絶縁層１０２ｂとし、スパッタリング法で形成された絶縁層を第１の絶縁層１０２ａとしてもよく、図１（Ｃ）の場合には、第３の絶縁層１０２ｃも第１の絶縁層１０２ａと同様としてもよい。

ここで、ＣＶＤ法で形成された絶縁層は、通常のゲート絶縁層としての機能を有することができる。したがって、ゲートとドレイン間、または、ゲートとソース間のリーク電流を低減することができる。一方、スパッタリング法で形成された絶縁層は、電子捕獲準位密度が高いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。そのため、このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十分に制御された構成とすることが出来る。よって、異なる形成方法（あるいは形成条件）を用いて、積層構造を構成することが好適である。ただし、本発明の実施形態の一態様は、これに限定されない。

また、半導体層１０１の成膜方法と、半導体層１０１と接する第１の絶縁層１０２ａとは、連続的に製造しやすくなるため、同じ製造方法を用いてもよい。たとえば、半導体層１０１をスパッタリング法で形成した場合、第１の絶縁層１０２ａもスパッタリング法で形成し、第２の絶縁層１０２ｂは、ＣＶＤ法やＡＬＤ法で形成してもよい。図１（Ｃ）の場合には、第３の絶縁層１０２ｃもスパッタリング法で形成してもよい。同様に、半導体層１０１をＣＶＤ法で形成した場合、第１の絶縁層１０２ａもＣＶＤ法で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。図１（Ｃ）の場合には、第３の絶縁層１０２ｃもＣＶＤ法で形成してもよい。このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十分に制御された構成とし、さらに、製造しやすくすることが出来る。

また、電子捕獲層１０２が、内部に複数の微小導電性領域１０４を有する場合について図２を用いて説明する。

図２（Ａ）は、半導体層１０１と電子捕獲層１０２とゲート電極１０３を有する半導体装置である。ここで、電子捕獲層１０２は、内部に複数の微小導電性領域１０４を有する。なお、同じ構成元素で構成されていても、形成方法・形成条件の違いにより、そのような領域が形成されないこともある。特にスパッタリング法による酸化物の堆積のように、大きなエネルギーを有する粒子が堆積する場合には、酸素濃度に濃淡が生じることがある。そのため、微小導電性領域が形成されやすい。一方、ＣＶＤ法のように、比較的小さなエネルギーを有する粒子が堆積する場合には、均一に形成しやすいため、微小導電性領域が形成されにくい。

ここで、電子捕獲層１０２としては、例えば、図２（Ｂ）に示されるような、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図２（Ｃ）に示されるような、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。一例としては、第２の絶縁層１０２ｂが微小導電性領域１０４を有するようにする。また、第２の絶縁層１０２ｂと他の絶縁層の界面にも、微小導電性領域１０４が形成されやすい。

ここで、微小導電性領域１０４を有さないあるいは十分に少ない絶縁層は、通常のゲート絶縁層としての機能を有することができる。したがって、ゲートとドレイン間、または、ゲートとソース間のリーク電流を低減することができる。一方、微小導電性領域１０４を有する絶縁層は、電子捕獲準位密度が高いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。そのため、このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十分に制御された構成とすることが出来る。よって、異なる形成方法（あるいは形成条件）を用いて、積層構造を構成することが好適である。ただし、本実施形態は、これに限定されない。

なお、第１乃至第３の絶縁層の構成元素は、異なっていてもよい。その場合、形成方法（あるいは形成条件）も異なっていてもよいし、同じでもよい。これにより、それぞれの層に、異なる機能を持たせて、全体として最適な層を構成することが出来る。たとえば、第１の絶縁層１０２ａは、半導体層１０１から電子が第２の絶縁層１０２ｂに入りやすい材料を用い、第２の絶縁層１０２ｂは、電子がトラップされやすい材料を用い、第３の絶縁層１０２ｃは、リーク電流の少ない材料を用いてもよい。たとえば、酸化シリコン（酸素とシリコン）、窒化シリコン（窒素とシリコン）、酸化窒化シリコン（または窒化酸化シリコン）（酸素と窒素とシリコン）などを、第１乃至第３の絶縁層の構成元素として用いてもよい。たとえば、第１の絶縁層と第３の絶縁層とにおいて、酸化シリコン（酸素とシリコン）、窒化シリコン（窒素とシリコン）、酸化窒化シリコン（または窒化酸化シリコン）（酸素と窒素とシリコン）などを用いて、第２の絶縁層を挟み込むようにしてもよい。このとき、第２の絶縁層１０２ｂとして、微小導電性領域１０４を有する絶縁層を用いると、電子捕獲準位密度が高いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。

なお、ＣＶＤ法やＡＬＤ法で形成する絶縁層は、スパッタリング法で形成した絶縁層よりも、厚くすることが好適である。これにより、絶縁破壊を低減し、耐圧を上げたり、リーク電流を低減することが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。

なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ＬＰＣＶＤ法などの方法を用いることが出来る。よって、ある絶縁層と別の絶縁層とにおいて、異なるＣＶＤ法を用いて、絶縁層を形成してもよい。

なお、微小導電性領域１０４は、量が多すぎると、絶縁層としての機能を果たさなくなってしまう。したがって、一例としては、絶縁層において、微小導電性領域１０４は、導電性を有さない領域よりも、少ないことが望ましい。

図１（Ａ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図３（Ａ）に示す。また、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図４（Ａ）に示す。また、図２（Ａ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図５（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図３（Ａ）、図４（Ａ）、図５（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。

図３（Ａ）において、電子捕獲層１０２の内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図３（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０３に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。

また、図４（Ａ）において、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子親和力よりも小さいものとするが、これに限られない。

第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂの内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図４（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０３に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。

また、図５（Ａ）において、電子捕獲層１０２の内部には複数の微小導電性領域１０４が存在する。ただし、微小導電性領域１０４は、それぞれ、導電率が異なる。導電性は、例えば、キャリア濃度やフェルミ準位によって定義できる。

例えば、図５（Ａ）では、微小導電性領域１０４ａと微小導電性領域１０４ｃは、電子捕獲層１０２の他の領域と比較すれば、電子が多く存在するので、ポテンシャルのくぼみとなる。しかし、Ｅｃがフェルミ準位を下回らないので、半導体的な性質を示す。例えば、電子捕獲層１０２を酸化ハフニウムで形成した場合、部分的・局所的な酸素欠損のため半導体的となる。一方、微小導電性領域１０４ｂは、Ｅｃがフェルミ準位を下回り、金属的な特性を示す。例えば、電子捕獲層１０２を酸化ハフニウムで形成した場合、微小導電性領域１０４ｂでは、酸素が極めて少ない領域に該当し、金属ハフニウムが析出している状態である。

なお、微小導電性領域１０４が量子効果が顕著となる大きさ（１ｎｍ以下）である場合には、離散的なエネルギー準位を形成することもある。

ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図５（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０３に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。

半導体層１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６や微小導電性領域１０４に捕獲される。

電子１０７が、半導体層１０１と電子捕獲層１０２の間の障壁を超えて、電子捕獲準位１０６または微小導電性領域１０４に捕獲されるには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、第１の絶縁層が薄いほど顕著となる。ただし、この場合、電子捕獲準位１０６または微小導電性領域１０４に捕獲された電子が、トンネル効果により、再度、半導体層１０１に戻ってしまうことがある。

なお、ゲート電極１０３に適切な大きさの電圧を印加することで、電子捕獲層１０２が比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体層１０１の間の電場の自乗でトンネル電流が増加する。

第２は、電子１０７が、電子捕獲層１０２中の欠陥準位等のバンドギャップ中の捕獲準位をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。

第３は、熱的な励起によって、電子１０７が、電子捕獲層１０２の障壁を超えるものである。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０^１６、６００Ｋ（３２７℃）では、１．５×１０^２５、７５０Ｋ（４７７℃）では、１．６×１０^３０となる。

電子１０７が、電子捕獲層１０２の障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの方法とそれらの組み合わせで生じていると考えられる。特に、第２の方法、第３の方法は、温度が高いと指数関数的に電流が増大する。

また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、電子捕獲層１０２の障壁層の薄い部分（エネルギーの高い部分）の電子の密度が高いほど起こりやすいので、温度が高いことが有利である。

なお、以上の伝導機構による電流は、特にゲート電極１０３の電位が低い（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位１０６または微小導電性領域１０４に捕獲せしめることができる。この結果、電子捕獲層１０２は負に帯電する。

すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位１０６または微小導電性領域１０４に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。

このとき、電子捕獲準位１０６または微小導電性領域１０４に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０６または微小導電性領域１０４に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。

電子捕獲準位１０６または微小導電性領域１０４により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０６または微小導電性領域１０４の総数を上回ることはない。

電子捕獲準位１０６または微小導電性領域１０４に捕獲された電子は、電子捕獲層１０２から流失しないことが求められる。そのためには、第１には、電子捕獲層１０２の厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。

一方で、第１の絶縁層１０２ａが厚すぎると、電子の移動の妨げとなるので、３０ｎｍ以下とすることが好ましい。また、半導体装置のチャネル長に比較して、電子捕獲層１０２が厚すぎると、サブスレショールド値が増加し、オフ特性が悪化するので、チャネル長は、電子捕獲層１０２の酸化物換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ−Ｋ材料では、酸化物換算の厚さが物理的な厚さよりも小さくなる。

代表的には、電子捕獲層１０２の物理的な厚さは、１０ｎｍ以上１００ｎｍ以下、酸化物換算の厚さは、１０ｎｍ以上２５ｎｍ以下とする。なお、図１（Ｂ）、図１（Ｃ）、図２（Ｂ）、図２（Ｃ）で示すような構造において、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第２の絶縁層１０２ｂの、酸化物換算の厚さは、１０ｎｍ以上２５ｎｍ以下とする。

なお、図１（Ｃ），図２（Ｃ）のように、電子捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくすると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある微小導電性領域１０４に捕獲された電子を保持する上で効果的である。

この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６または微小導電性領域１０４に捕獲された電子を保持できる。第３の絶縁層１０２ｃとしては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、第２の絶縁層１０２ｂと同じ構成元素であるが、電子捕獲準位密度が十分に低いまたは微小導電性領域が十分に少ないものも用いることができる。微小導電性領域の数は、形成方法によっても異なる。第３の絶縁層１０２ｃの厚さは１ｎｍ以上２０ｎｍ以下とする。

上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃは、それぞれ、複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。

第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、ＣＶＤ法あるいはＡＬＤ法で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。

一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される絶縁層よりも電子捕獲準位密度が高いまたは微小導電性領域を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。

また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。

また、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることが考えられる。電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃のときは３００℃のときの１０万分の１未満である。したがって、３００℃で処理の際には障壁を乗り越えて容易に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁を乗り越えることが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲された状態となる。

また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化していることも有効である。この場合には、半導体層１０１から電子捕獲層１０２へのホールの注入がなく、したがって、電子捕獲準位１０６または微小導電性領域１０４に捕獲された電子がホールと結合して消滅することもない。

また、第２の絶縁層１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であってもよい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位密度の高い、あるいは、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位１０６または微小導電性領域１０４に捕獲された電子を長時間にわたって保持できる。

また、電子捕獲層１０２に捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。

なお、図１（Ｃ）のように、電子捕獲層１０２を、同じ構成元素であるが、形成方法（あるいは形成条件）の異なる３層の絶縁層で形成し第２の絶縁層１０２ｂの電子捕獲準位密度を、他よりも十分に高くすることは第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。

この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。第３の絶縁層１０２ｃとしては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、第２の絶縁層１０２ｂと同じ構成元素であるが、電子捕獲準位密度が十分に低いものも用いることができる。電子捕獲準位密度は、形成方法によって異なる。

図３（Ｃ）には、図１（Ｃ）に示す半導体装置の点Ｃから点Ｄにかけてのバンド図の例を示す。なお、形成方法（あるいは形成条件）が異なれば、構成元素が同じであっても、酸素欠損量等が異なることにより、フェルミ準位が異なる場合もあるが、以下の例では同じものとする。

第２の絶縁層１０２ｂは電子捕獲準位１０６の準位密度がより高くなるような形成方法（あるいは形成条件）で形成されるが、そのため、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの界面の電子捕獲準位密度が高くなる。

そして、ゲート電極１０３の電位および温度を上記に示したものとすると、図３（Ｄ）で説明したように、半導体層１０１から電子捕獲準位１０６に電子が捕獲され、電子捕獲層１０２は負に帯電する。

また、図１（Ｄ）のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有する場合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図４（Ｃ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極と同じである。

ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図４（Ｄ）に示すようになる。半導体層１０１に存在する電子は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子のいくらかは、導電層１０２ｄに捕獲される。すなわち、図１（Ｄ）に示される半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置における電子捕獲準位１０６と同等の機能を有する。

なお、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、捕獲された電子が流出することを抑制できる。

上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃは、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。

例えば、第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、ＣＶＤ法あるいはＡＬＤ法で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。

一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される絶縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。

また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。

また、第２の絶縁層１０２ｂに微小導電性領域１０４が存在する場合、第２の絶縁層１０２ｂは微小導電性領域１０４がより多くなるような材料（あるいは形成方法、形成条件）で形成されるが、そのため、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの界面にも多くの微小導電性領域１０４が形成される。

そして、ゲート電極１０３の電位および温度を上記に示したものとすると、図５（Ｂ）で説明したように、半導体層１０１から微小導電性領域１０４に電子が捕獲され、電子捕獲層１０２は負に帯電する。

このように電子捕獲層１０２が電子を捕獲すると、図６（Ａ）に示すように半導体装置のしきい値電圧が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３の電位をソース電極あるいはドレイン電極の電位と同じとしたときのソースドレイン間の電流（カットオフ電流（Ｉｃｕｔ））を大幅に低下させることができる。

例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕｔ密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０^−２４Ａ／μｍ）以下とできる。

図６（Ａ）は電子捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、すなわちサブスレショールド値等をもとに推定できる。なお、このような測定方法に関しては、参考例を参照するとよい。

最初、曲線１０８で示すように、半導体装置のしきい値電圧はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値電圧が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ乃至１ｙＡ／μｍとなる。

例えば、図６（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。

トランジスタ１１０のＩｄ−Ｖｇ特性が図６（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。

トランジスタ１１０のＩｄ−Ｖｇ特性が図６（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０^９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。

すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。例えば、図７に示すようなメモリセルに用いることもできる。

図７（Ａ）に示すメモリセルは、トランジスタ１２１、トランジスタ１２２、容量素子１２３からなり、トランジスタ１２１は、図１（Ａ）、図１（Ｂ）または図２（Ａ）に示したように、電子捕獲層１０２を有するトランジスタである。回路が形成された後で、上記に示したようなしきい値電圧を増加させる処理をおこない、Ｉｃｕｔを低下させる。なお、図に示すように、電子捕獲層中に電子を有するために、しきい値電圧が変動したトランジスタは、通常のトランジスタとは異なる記号を用いる。

図７（Ａ）に示すメモリセルはマトリクス状に形成され、例えば、ｎ行ｍ列のメモリセルであれば、読み出しワード線Ｐｎ、書き込みワード線Ｑｎ、ビット線Ｒｍ、ソース線Ｓｍが接続する。

しきい値電圧補正は以下のようにおこなえばよい。まず、すべての読み出しワード線、ソース線、ビット線の電位を０Ｖとする。そして、メモリセルが形成されたウェハーあるいはチップを適切な温度に保持し、すべての書き込みワード線の電位を適切な値（例えば、＋３Ｖ）として、適切な時間保持する。この結果、しきい値電圧が適切な値になる。

なお、メモリセルは図７（Ｂ）に示すような、トランジスタ１２４、容量素子１２５からなるものでもよい。例えば、ｎ行ｍ列のメモリセルであれば、ワード線Ｑｎ、ビット線Ｒｍ、ソース線Ｓｎが接続する。しきい値電圧制御の方法は図７（Ａ）のものと同様にできる。また、トランジスタ１２１及びトランジスタ１２４に第２のゲート電極を設け、第２のゲート電極は、しきい値電圧制御用配線と接続してすべてのしきい値電圧制御用配線が接続するような回路配置とすることにより、すべてのしきい値電圧制御用配線の電位は同じ値となるようにしてもよい。

例えば、図８に示すような工程が実施できる。まず、図８（Ａ）に示すように、メモリセルが完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。まだ、しきい値電圧が適正化されていないため、容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはならない。

その後、図８（Ｂ）に示すように、電子を注入する。すなわち、電子捕獲層に適切な量の電子を捕獲させる。この操作は上述のとおりに行う。このとき、ゲート電極１０３の電位と、ソース電極あるいはドレイン電極のいずれか低い方の電位との差（ゲート電圧）は、１Ｖ以上４Ｖ未満であり、かつ、このメモリセルが出荷された後でのゲート電圧と同じか低いものとする。

その後、図８（Ｃ）に示すように、再度、測定をおこなう。予定通りにしきい値電圧が増加していることが良品の条件の一つである。この段階では、しきい値電圧に異常のあるチップは不良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、樹脂封止後、パッケージ化して出荷する。

しきい値電圧の増加幅は電子捕獲層１０２が捕獲する電子密度によって決まる。例えば、図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面においてのみ電子が捕獲される場合、捕獲された電子の面密度をＱ、第１の絶縁層の誘電率をＣとするとき、しきい値電圧は、Ｑ／Ｃだけ増加する。

なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値になることから、ゲート電極１０３の電位によって、しきい値電圧の増加分を制御することもできる。

例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ高くし、温度を１５０℃乃至２５０℃、代表的には２００℃±２０℃とする場合を考える。電子捕獲層１０２に電子が捕獲される前の半導体装置のしきい値電圧（第１のしきい値電圧、Ｖｔｈ１）が１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成されており、電子捕獲層１０２に電子が捕獲される。その後、電子捕獲層１０２に捕獲される電子の量が増加し、チャネルが消失する。この段階で、電子捕獲層１０２での電子の捕獲は行われなくなる。

この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い段階でチャネルが消失するので、しきい値電圧が、１．５Ｖとなる。あるいは、電子捕獲層１０２に捕獲された電子によって、しきい値電圧が、０．４Ｖだけ高くなったと言える。このように電子捕獲層１０２に捕獲された電子によって変化した後のしきい値電圧を第２のしきい値電圧（Ｖｔｈ２）という。

このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい値電圧を適切な範囲内に収束させることもできる。例えば、第１のしきい値電圧が１．２Ｖ、１．１Ｖ、０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上記の条件で処理をおこなえば、それぞれの半導体装置のしきい値電圧が１．５Ｖを大きく超えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値電圧を１．５Ｖ付近とすることができる。この場合、これら３つの半導体装置の電子捕獲層１０２に捕獲される電子の量（あるいは電子の面密度等）は異なる。

ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。

なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値電圧を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値電圧が小さくなる。しかしながら、上述のように、電子捕獲層１０２に捕獲する電子の量によりしきい値電圧を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。

半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。

電子捕獲層１０２は各種の材料を用いることができる。例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。

また、電子捕獲層１０２が積層構造の場合、第１の絶縁層１０２ａは、例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。

第２の絶縁層１０２ｂは、例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。

第３の絶縁層１０２ｃは、例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。

導電層１０２ｄは各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの導電層を用いることができる。また、当該導電層１０２ｄは、上記材料の積層であってもよい。また、導電層１０２ｄには、窒素を含んだ導電層を用いてもよい。

特に仕事関数の高い材料として、白金、パラジウム等の白金族金属、窒化インジウム、窒化亜鉛、Ｉｎ−Ｚｎ系酸窒化物、Ｉｎ−Ｇａ系酸窒化物、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物等の窒化物等を用いるとよい。

絶縁体１０２ｅは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いることができる。

このように電子捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、しきい値電圧が特定の値であること以外は、通常のＭＯＳ型半導体装置と同じである。すなわち、電子捕獲層１０２はゲート絶縁層として機能する。

なお、電子捕獲層１０２に電子を捕獲せしめる処理は、上記に限らず、例えば、半導体装置のソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。なお、以下では、主として、トップゲート構造のトランジスタ（基板とゲート電極の間に半導体層が存在するトランジスタ）について説明するが、ボトムゲート構造のトランジスタ（基板と半導体層の間にゲート電極が存在するトランジスタ）であってもよい。また、第１のゲート電極と第２のゲート電極とを有し、基板と半導体層の間に第１のゲート電極を、第１のゲート電極と第２のゲート電極の間に半導体層を有するトランジスタでもよい。

図９（Ａ）乃至図９（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図９（Ａ）乃至図９（Ｃ）に示すトランジスタ４５０は、基板４００と、基板４００上の凹部および凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２の凹部、下地絶縁層４０２の凸部（または凹部）の側面、酸化物半導体層４０４ａの側面、酸化物半導体層４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上で接し、酸化物半導体層４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。

また、ゲート絶縁層４０８は、実施の形態１の図１で述べた電子捕獲層として機能する。ここでは、ゲート絶縁層４０８は、ＣＶＤ法によって形成された絶縁層（実施の形態１の第１の絶縁層１０２ａ）の上にスパッタリング法によって形成された絶縁層（実施の形態１の第２の絶縁層１０２ｂ）、その上にＣＶＤ法によって形成された絶縁層（実施の形態１の第３の絶縁層１０２ｃ）の積層であるとする。しかし、単一の形成方法（あるいは形成条件）で形成された絶縁層であっても、２つの異なる形成方法（あるいは形成条件）で形成された２層の積層であってもよい。例えば、図１０（Ａ）乃至図１０（Ｃ）に示すトランジスタであってもよい。

なお、同じ構成元素を有する絶縁層の積層であると、一般にはその界面を認識することは困難である。

また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。

ゲート絶縁層４０８に用いる材料を比誘電率が大きいものにすると、ゲート絶縁層４０８を厚くすることができる。たとえば、比誘電率が１６の酸化ハフニウムを用いることにより、比誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このため、捕獲された電子の流出を防止する上で好ましい。なお、ゲート絶縁層４０８の膜厚は、１ｎｍ以上１００ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図９（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図９（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。

ゲート絶縁層４０８を電子捕獲層として機能させることで、実施の形態１で述べたようにその内部に存在する電子捕獲準位に電子を捕獲することができる。このとき、電子捕獲準位に捕獲される電子の量はゲート電極４１０の電位により制御できる。

ゲート電極４１０の電位によって、捕獲される電子の量が一定の値になるため、しきい値電圧の増加幅を制御することができる。

また、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は酸化物半導体層４０４ｂの全体（バルク）を流れる。酸化物半導体層４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体層４０４ｂを厚くすると、オン電流を向上させることができる。

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体層等を加工すると電極や半導体層等の上端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上に形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。

基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。

下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は、基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また、図９（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲む構造になっている。

ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体層４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８と接しない領域に形成される構造となる。

また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸素欠損が生じにくいということができる。

なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４０４ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。

なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体層４０４に相当する積層を作製して行っている。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図１１（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図１１（Ａ）は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１は、ゲート絶縁層４０８（例えば、酸化ハフニウム）の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層４０４ｃの伝導帯下端のエネルギー、ＥｃＩ２は下地絶縁層４０２（例えば、酸化シリコン）の伝導帯下端のエネルギーである。

図１１（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。

主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

なお、図１１（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１１（Ｂ）のように示される。

例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。

図１１（Ａ）、図１１（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４ｂがウェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネルが酸化物半導体層４０４ｂに形成されることがわかる。なお、多層半導体層４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、電子親和力の大きく異なる絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が該エネルギー差を越えて捕獲準位に達することがある。電子が捕獲準位に捕獲されることで、絶縁層界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

なお、多層半導体層４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩｎが少ない組成とすることが好ましい。

ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。

酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合し得る導電材料を用いることが必ずしも好ましいとはいえない場合がある。

このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料が酸化物半導体層４０４ｂと接触する場合は、ソース電極４０６ａおよびドレイン電極４０６ｂを、当該導電材料と前述した酸素と結合し得る導電材料を積層する構成としてもよい。

下地絶縁層４０２には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、ゲート絶縁層４０８には、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。なお、ゲート絶縁層の膜厚は、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下である。

ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。

ゲート絶縁層４０８およびゲート電極４１０上には酸化物絶縁層４１２が形成されていてもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい。

ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である層とする。なお、上記昇温脱離ガス分光法分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁層４０８を経由して多層半導体層４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体層４０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形成されており、チャネルが形成される領域とゲート絶縁層が接しない構成となっている。そのため、チャネルが形成される領域とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。

また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。

また、本発明の一態様のトランジスタは、酸化物半導体層４０４ｂを酸化物半導体層４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸化物半導体層４０４ｃで取り囲まれた構造となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

また、図１２に示すトランジスタ４７０を用いることもできる。図１２（Ａ）乃至図１２（Ｃ）は、トランジスタ４７０の上面図および断面図である。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１２（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１２（Ｃ）に相当する。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成したとき、下地絶縁層４０２がエッチングされていない形状となっている。

オーバーエッチングにより、下地絶縁層４０２をエッチングさせないようにするには、下地絶縁層４０２のエッチングレートを、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電層のエッチングレートより十分小さくすればよい。

また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に電気的に取り囲まれている構成としてもよい。

なお、ここでは電子捕獲層の内部に存在する電子捕獲準位に電子を捕獲する説明をしたがこれに限られず、電子捕獲準位を実施の形態１で説明した微小導電性領域に置き換えることも可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態２で説明した図９に示すトランジスタ４５０の作製方法について、図１３および図１４を用いて説明する。

まず、基板４００上に下地絶縁層４０２を形成する（図１３（Ａ）参照）。

基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。

下地絶縁層４０２は、プラズマＣＶＤ法またはスパッタリング法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁層、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁層、または上記材料を混合した層を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層半導体層４０４と接する上層は多層半導体層４０４への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。

なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にすることができる。

なお、基板４００の表面が絶縁体であり、後に設ける多層半導体層４０４への不純物拡散の影響が無い場合は、下地絶縁層４０２を設けない構成とすることができる。

次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図１３（Ｂ）参照）。このとき、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁層４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４０４ｃを覆いやすくすることができる。

なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず、酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状も上端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０４ｂ上に形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０、酸化物絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形成する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の形成装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、形成される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化物半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。

また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を選択する。

なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。

酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物半導体層４０４ｂよりも小さくなるようにすればよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

以下では、酸化物半導体層の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。

まずは、ＣＡＡＣ−ＯＳ層について説明する。

ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア捕獲が少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリア捕獲に捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体層について説明する。

微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。

ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ層を形成することができる。

酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体層４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。

次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。またＣＶＤ法によりタングステン層を形成してもよい。

次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１３（Ｃ）参照）。

次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体層４０３ｃを形成する。

なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去することができる。

次に、酸化物半導体層４０３ｃ上にゲート絶縁層４０８となる絶縁層４０７を形成する（図１４（Ａ）参照）。絶縁層４０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

次に、絶縁層４０７上にゲート電極４１０となる第２の導電層４０９を形成する（図１４（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成することができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく、上記材料を含む導電層と窒素を含んだ導電層の積層を用いてもよい。

次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１４（Ｃ）参照）。なお、図９（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲むように形成される。

次に、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７を選択的にエッチングし、ゲート絶縁層４０８を形成する。

次に、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４０３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。

つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲート絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているがこれに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体層４０４ｃを形成してもよい。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁層４１２を形成する（図９（Ｂ）、図９（Ｃ）参照）。酸化物絶縁層４１２は、下地絶縁層４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、もしくは窒素を含む上記の酸化物を用いるとよい。酸化物絶縁層４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いてで形成することができ、多層半導体層４０４に対し酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８、酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠損を低減することができる。

次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４１０の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体層４０４からゲート電極４１０に向かって、必要とする電子が移動し、そのうちのいくらかはゲート絶縁層４０８の内部あるいは界面にある電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値電圧の増加幅を制御することができる。

以上の工程で、図９に示すトランジスタ４５０を作製することができる。

なお、ここでは電子捕獲層の内部に存在する電子捕獲準位に電子を捕獲する説明をしたがこれに限られず、電子捕獲準位を実施の形態１で説明した微小導電性領域に置き換えることも可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、プレナー構造のトランジスタについて説明する。

図１５（Ａ）乃至図１５（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１５（Ｃ）に相当する。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図１５（Ａ）乃至図１５（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の酸化物半導体層４０４ａ、酸化物半導体層４０４ｂおよび酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲート電極４１０と、ゲート絶縁層４０８及びゲート電極４１０上の絶縁層４１１、酸化物絶縁層４１２と、絶縁層４１１及び酸化物絶縁層４１２に設けられた開口を介して酸化物半導体層４０４ｃと電気的に接続するソース電極４０６ａ及びドレイン電極４０６ｂと、を有する。また、ゲート絶縁層４０８は、実施の形態１で述べた電子捕獲層として機能する。また、絶縁層４１１は下地絶縁層４０２と同様の材料を用いることができる。また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１５（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図１５（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。

また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがある構成としてもよい。あるいは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃのいずれか１つあるいいは２つだけで構成されてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳの成膜モデルについて説明する。

図２５（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。

ターゲット２３０は、バッキングプレート上に接着されている。ターゲット２３０およびバッキングプレート下には、複数のマグネットが配置される。該複数のマグネットによって、ターゲット２３０上には磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。

ターゲット２３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。なお、劈開面の詳細については後述する。

基板２２０は、ターゲット２３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット２３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット２３０上の磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン２０１が生じる。イオン２０１は、例えば、酸素の陽イオン（Ｏ^＋）やアルゴンの陽イオン（Ａｒ^＋）などである。

イオン２０１は、電界によってターゲット２３０側に加速され、やがてターゲット２３０と衝突する。このとき、劈開面から平板状のスパッタ粒子であるペレット２００ａおよびペレット２００ｂが剥離し、叩き出される。なお、ペレット２００ａおよびペレット２００ｂは、イオン２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。

ペレット２００ａは、三角形、例えば正三角形の平面を有する平板状のスパッタ粒子である。また、ペレット２００ｂは、六角形、例えば正六角形の平面を有する平板状のスパッタ粒子である。なお、ペレット２００ａおよびペレット２００ｂなどの平板状のスパッタ粒子を総称してペレット２００と呼ぶ。ペレット２００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正三角形）が２個合わさった四角形（ひし形）となる場合もある。

ペレット２００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット２００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。

ペレット２００は、プラズマを通過する際に電荷を受け取ることで、側面が負または正に帯電する場合がある。ペレット２００は、側面に酸素原子を有し、当該酸素原子が負に帯電する可能性がある。例えば、ペレット２００ａが、側面に負に帯電した酸素原子を有する例を図２７に示す。このように、側面が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。

図２５（Ａ）に示すように、例えば、ペレット２００は、プラズマ中を凧のように飛翔し、ひらひらと基板２２０上まで舞い上がっていく。ペレット２００は電荷を帯びているため、ほかのペレット２００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板２２０の上面では、基板２２０の上面に平行な向きの磁場が生じている。また、基板２２０およびターゲット２３０間には、電位差が与えられているため、基板２２０からターゲット２３０に向けて電流が流れている。したがって、ペレット２００は、基板２２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける（図２８参照。）。このことは、フレミングの左手の法則によって理解できる。なお、ペレット２００に与える力を大きくするためには、基板２２０の上面において、基板２２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板２２０の上面において、基板２２０の上面に平行な向きの磁場が、基板２２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。

また、基板２２０は加熱されており、ペレット２００と基板２２０との間で摩擦などの抵抗が小さい状態となっている。その結果、図２９（Ａ）に示すように、ペレット２００は、基板２２０の上面を滑空するように移動する。ペレット２００の移動は、平板面を基板２２０に向けた状態で起こる。その後、図２９（Ｂ）に示すように、既に堆積しているほかのペレット２００の側面まで到達すると、側面同士が結合する。このとき、ペレット２００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。

また、ペレット２００が基板２２０上で加熱されることにより、原子が再配列し、イオン２０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット２００は、ほぼ単結晶となる。ペレット２００がほぼ単結晶となることにより、ペレット２００同士が結合した後に加熱されたとしても、ペレット２００自体の伸縮はほとんど起こり得ない。したがって、ペレット２００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。また、隙間には、伸縮性のある金属原子などが敷き詰められ、向きのずれたペレット２００同士の側面を高速道路のように繋いでいると考えられる。

以上のようなモデルにより、ペレット２００が基板２２０上に堆積していくと考えられる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板２２０の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。

また、ＣＡＡＣ−ＯＳは、平坦面に対してだけでなく、被形成面である基板２２０の上面に凹凸がある場合でも、その形状に沿ってペレット２００が配列することがわかる。例えば、基板２２０の上面が原子レベルで平坦な場合、ペレット２００はａｂ面と平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる（図２５（Ｂ）参照。）。

一方、基板２２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット２００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板２２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット２００間に隙間が生じやすい場合がある。ただし、ペレット２００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる（図２５（Ｃ）参照。）。

したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。

このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板２２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。

以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。

また、ＣＡＡＣ−ＯＳは、ペレット２００のほかに酸化亜鉛粒子を有する成膜モデルによっても説明することができる。

酸化亜鉛粒子は、ペレット２００よりも質量が小さいため、先に基板２２０に到達する。基板２２０の上面において、酸化亜鉛粒子は、水平方向に優先的に結晶成長することで薄い酸化亜鉛層を形成する。該酸化亜鉛層は、ｃ軸配向性を有する。なお、該酸化亜鉛層の結晶のｃ軸は、基板２２０の法線ベクトルに平行な方向を向く。該酸化亜鉛層は、ＣＡＡＣ−ＯＳを成長させるためのシード層の役割を果たすため、ＣＡＡＣ−ＯＳの結晶性を高める機能を有する。なお、該酸化亜鉛層は、厚さが０．１ｎｍ以上５ｎｍ以下、ほとんどが１ｎｍ以上３ｎｍ以下となる。該酸化亜鉛層は十分薄いため、結晶粒界をほとんど確認することができない。

したがって、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには、化学量論的組成よりも高い割合で亜鉛を含むターゲットを用いることが好ましい。

同様に、ｎｃ−ＯＳは、図２６に示す成膜モデルによって理解することができる。なお、図２６と図２５（Ａ）との違いは、基板２２０の加熱の有無のみである。

したがって、基板２２０は加熱されておらず、ペレット２００と基板２２０との間で摩擦などの抵抗が大きい状態となっている。その結果、ペレット２００は、基板２２０の上面を滑空するように移動することができないため、不規則に降り積もっていくことでｎｃ−ＯＳを得ることができる。

以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説明する。

まずは、ターゲットの劈開面について図３０を用いて説明する。図３０に、ＩｎＧａＺｎＯ_４の結晶の構造を示す。なお、図３０（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ_４の結晶を観察した場合の構造を示す。また、図３０（Ｂ）は、ｃ軸に平行な方向からＩｎＧａＺｎＯ_４の結晶を観察した場合の構造を示す。

ＩｎＧａＺｎＯ_４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬ポテンシャルを用いる。また、汎関数には、ＧＧＡ ＰＢＥを用いる。また、カットオフエネルギーは４００ｅＶとする。

初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子配置の構造最適化を行った後に導出する。

図３０に示したＩｎＧａＺｎＯ_４の結晶の構造をもとに、第１の面、第２の面、第３の面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図３０（Ａ）参照。）。第２の面は、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図３０（Ａ）参照。）。第３の面は、（１１０）面に平行な結晶面である（図３０（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に平行な結晶面である（図３０（Ｂ）参照。）。

以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すことで、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原子−電子間、および電子間の相互作用と、を考慮したエネルギーである。

計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ^２、第２の面の劈開エネルギーは０．６８Ｊ／ｍ^２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ^２、第４の面の劈開エネルギーは２．１２Ｊ／ｍ^２であることがわかった（下表参照。）。

この計算により、図３０に示したＩｎＧａＺｎＯ_４の結晶の構造において、第２の面における劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。

Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図３０（Ａ）に示すＩｎＧａＺｎＯ_４の結晶は、二つの第２の面と等価な面で分離することができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネルギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ_４のペレットは、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。

また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面）よりも、第３の面（（１１０）面に平行な結晶面）、第４の面（（１００）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことから、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。

次に、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりスパッタした場合の劈開面について評価する。計算に用いたＩｎＧａＺｎＯ_４の結晶（２６８８原子）の断面構造を図３１（Ａ）に、上面構造を図３１（Ｂ）に示す。なお、図３１（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図３１（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。

古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用いる。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フェムト秒、ステップ数を１０００万回とする。計算では、当該条件のもと、原子に３００ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ_４の結晶のａｂ面に垂直な方向からセルに原子を入射させる。

図３２（Ａ）は、図３１に示したＩｎＧａＺｎＯ_４の結晶を有するセルにアルゴンが入射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図３２（Ｂ）は、セルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図３２では、図３１（Ａ）に示した固定層の一部を省略して示す。

図３２（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図３０（Ａ）に示した第２の面に対応する劈開面から亀裂が生じる。したがって、ＩｎＧａＺｎＯ_４の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（２番目）に大きな亀裂が生じることがわかる。

一方、図３２（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図３０（Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかる。ただし、酸素が衝突した場合は、ＩｎＧａＺｎＯ_４の結晶の第２の面（１番目）において大きな亀裂が生じることがわかる。

したがって、ホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を含むターゲットの上面から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ_４の結晶は第２の面に沿って劈開し、平板状の粒子（ペレット）が剥離することがわかる。また、このとき、ペレットの大きさは、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわかる。

なお、上述の計算から、剥離したペレットは損傷領域を含むことが示唆される。ペレットに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる場合がある。

そこで、衝突させる原子の違いによって、ペレットの大きさが異なることについて調査する。

図３３（Ａ）に、図３１に示したＩｎＧａＺｎＯ_４の結晶を有するセルにアルゴンが入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図３３（Ａ）は、図３１から図３２（Ａ）の間の期間に対応する。

一方、図３３（Ｂ）より、酸素が第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該亜鉛が第５層（Ｉｎ−Ｏ層）まで到達しないことがわかる。なお、ガリウムと衝突した酸素は、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ_４の結晶を含むターゲットに酸素を衝突させた場合、図３１（Ａ）における第２の面（１番目）に亀裂が入ると考えられる。

本計算からも、ＩｎＧａＺｎＯ_４の結晶は、原子（イオン）が衝突した場合、劈開面から剥離することが示唆される。

また、亀裂の深さの違いを保存則の観点から検討する。エネルギー保存則および運動量保存則は、式（１）および式（２）のように示すことができる。ここで、Ｅは衝突前のアルゴンまたは酸素の持つエネルギー（３００ｅＶ）、ｍ_Ａはアルゴンまたは酸素の質量、ｖ_Ａは衝突前のアルゴンまたは酸素の速度、ｖ’_Ａは衝突後のアルゴンまたは酸素の速度、ｍ_Ｇａはガリウムの質量、ｖ_Ｇａは衝突前のガリウムの速度、ｖ’_Ｇａは衝突後のガリウムの速度である。

アルゴンまたは酸素の衝突が弾性衝突であると仮定すると、ｖ_Ａ、ｖ’_Ａ、ｖ_Ｇａおよびｖ’_Ｇａの関係は式（３）のように表すことができる。

式（１）、式（２）および式（３）より、ｖ_Ｇａを０とすると、アルゴンまたは酸素が衝突した後のガリウムの速度ｖ’_Ｇａは、式（４）のように表すことができる。

式（４）において、ｍ_Ａにアルゴンの質量または酸素の質量を代入し、それぞれの原子が衝突した後のガリウムの速度を比較する。アルゴンおよび酸素の衝突前に持つエネルギーが同じである場合、アルゴンが衝突した場合の方が、酸素が衝突した場合よりも１．２４倍ガリウムの速度が高いことがわかる。したがって、ガリウムの持つエネルギーもアルゴンが衝突した場合の方が、酸素が衝突した場合よりも速度の二乗分だけ高くなる。

アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも、衝突後のガリウムの速度（エネルギー）が高くなることがわかる。したがって、アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも深い位置に亀裂が生じたと考えられる。

以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を含むターゲットをスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡＣ−ＯＳを成膜する図２５（Ａ）などに記載のモデルが道理に適っている。

このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有する。例えば、ＩｎＧａＺｎＯ_４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ／ｃｍ^３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃｍ^３程度となる。

図３４に、スパッタリング法で成膜したＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物（図３４（Ａ）参照。）、およびそのターゲット（図３４（Ｂ）参照。）の断面における原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いる。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７００を用いる。

図３４（Ａ）および図３４（Ｂ）を比較すると、ＣＡＡＣ−ＯＳと、ターゲットは、ともにホモロガス構造を有しており、それぞれの原子の配置が対応していることがわかる。したがって、図２５（Ａ）などの成膜モデルに示したように、ターゲットの結晶構造が転写されることでＣＡＡＣ−ＯＳが成膜されることがわかる。

（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。

図１６（Ａ）、図１６（Ｂ）に半導体装置の回路図を、図１６（Ｃ）、図１６（Ｄ）に半導体装置の断面図をそれぞれ示す。図１６（Ｃ）、図１６（Ｄ）はそれぞれ、左側にトランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また、回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。

図１６（Ｃ）、図１６（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態２で例示したトランジスタ４５０を適用した例について説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態２で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態２に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１６（Ａ）、図１６（Ｃ）、図１６（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。

本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。

図１６（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１を介してトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５０の間には複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ４５０を覆う絶縁層２２０４と、絶縁層２２０４上に配線２２０５と、トランジスタ４５０の一対の電極と同一の導電層を加工して形成された配線２２０６と、が設けられている。

このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。

図１６（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。

図１６（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁層にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１６（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。

ここで、図１６（Ｃ）、図１６（Ｄ）に示す構成において、トランジスタ４５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば、図１６（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。

また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。

図１７に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。

なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１７では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、酸化物半導体層をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体層を用いたトランジスタであると、酸化物半導体層上に形成される層の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１７で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図１８に半導体装置の回路図をそれぞれ示す。

図１８に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態２で説明したトランジスタを用いることができる。

トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図１８において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図１８に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。

（実施の形態８）
本実施の形態では、先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図１９は、実施の形態２で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。あるいは、キャッシュメモリに用いてもよい。

図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図２０は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路７０２には、先の実施の形態で説明したトランジスタを用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（ＧＮＤ）が入力される構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。先の実施の形態で説明したように、電子捕獲層に電子を捕獲せしめることでしきい値電圧が増大したトランジスタ７０９は、Ｉｃｕｔがきわめて低く、容量素子７０８に蓄積された電荷が長期間保持される。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９のゲートには、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図２０では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。

なお、図２０では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図２０におけるトランジスタ７０９は、実施の形態２で説明したトランジスタを用いることができる。

また、図２０において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図２０における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２１に示す。

図２１（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２１（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２１（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。

図２１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。

図２１（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。

図２１（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

本実施例では、実施例試料として、図９に示すトランジスタ４５０と同様の構成のトランジスタについて作製し、電気特性の評価を行った。

はじめに、実施例試料の作製方法について示す。

まず、シリコン基板上に下地絶縁層となる膜厚３００ｎｍの酸化窒化シリコン（ＳｉＯＮ）層を形成した。酸化窒化シリコン層は、ＣＶＤ法によりアルゴンおよび酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷを印加し、基板温度１００℃の条件によって成膜した。

酸化窒化シリコン層表面を研磨処理後、膜厚２０ｎｍの第１の酸化物半導体層と膜厚１５ｎｍの第２の酸化物半導体層を積層して形成した。成膜条件は、第１の酸化物半導体層はＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として成膜し、第２の酸化物半導体層はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として成膜した。なお、第１の酸化物半導体層および第２の酸化物半導体層は、大気曝露せずに連続成膜を行った。

続いて、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で１時間行った。

続いて、第１の酸化物半導体層および第２の酸化物半導体層を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、三塩化ホウ素および塩素（ＢＣｌ_３：Ｃｌ_２＝６０ｓｃｃｍ：２０ｓｃｃｍ）混合雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいてエッチングして島状の第１の酸化物半導体層および第２の酸化物半導体層に加工した。

続いて、第１の酸化物半導体層および第２の酸化物半導体層上に、ソース電極およびドレイン電極となるタングステン層を膜厚１００ｎｍ成膜した。成膜条件は、タングステンターゲットを用いたスパッタリング法によりアルゴン（Ａｒ＝８０ｓｃｃｍ）雰囲気下において、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２３０℃の条件によって成膜した。

次に、タングステン膜上にレジストマスクを形成して、エッチングを行った。エッチングは、ＩＣＰエッチング法により、四弗化炭素、塩素および酸素（ＣＦ_４：Ｃｌ_２：Ｏ_２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、その後、酸素（Ｏ_２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．０Ｐａにて第２のエッチングを行い、さらにその後、四弗化炭素、塩素および酸素（ＣＦ_４：Ｃｌ_２：Ｏ_２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、ソース電極およびドレイン電極を形成した。

次に、第２の酸化物半導体層、ソース電極およびドレイン電極上に膜厚５ｎｍの第３の酸化物半導体層を成膜した。成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。

続いて、ＣＶＤ法によりゲート絶縁層となる１５ｎｍの酸化窒化シリコン層を、シランおよび一酸化二窒素（ＳｉＨ_４：Ｎ_２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、ターゲットと基板の間の距離を２８ｍｍ、基板温度３５０℃として成膜し、その上に、スパッタリング法によりゲート絶縁層となる膜厚２０ｎｍの酸化ハフニウム層をアルゴンおよび酸素（Ａｒ：Ｏ_２＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下、圧力０．６Ｐａ、電源電力２．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として積層して成膜した。

続いて、膜厚３０ｎｍの窒化タンタル層および膜厚１３５ｎｍのタングステン層を、スパッタリング法により成膜した。窒化タンタル層の成膜条件は、スパッタリング法によりアルゴンおよび窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．６Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２５℃とした。タングステン層の成膜条件は、スパッタリング法によりアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力４ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２３０℃とした。

次に、ＩＣＰエッチング法により、膜厚３０ｎｍの窒化タンタル層および膜厚１３５ｎｍのタングステン層の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸素（Ｃｌ_２：ＣＦ_４：Ｏ_２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチングを行い、第１のエッチングの後に塩素（Ｃｌ_２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。

次に、ゲート電極をマスクにとして、ゲート絶縁層、第３の酸化物半導体層の積層をエッチングした。エッチング条件は、三塩化ホウ素（ＢＣｌ_３＝８０ｓｃｃｍ）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにおいてエッチングを行った。

次に、ゲート電極上に膜厚２０ｎｍの酸化アルミニウム層をスパッタリング法により成膜し、その上に、膜厚１５０ｎｍの酸化窒化シリコン層をＣＶＤ法により成膜した。

以上の工程を経て、トランジスタを作製した。

次に作製したトランジスタにおいて、ストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ゲート電圧を３．３Ｖ印加とし、ストレス試験の前後でドレイン電流（Ｉｄ：［Ａ］）の測定を行った。実施例トランジスタの測定結果を図２２に示す。図２２は、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖおよび３．０Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。なお、図中の実線は、ドレイン電圧Ｖｄが３．０Ｖのときの測定結果を表し、図中の点線は、ドレイン電圧Ｖｄが０．１Ｖのときの測定結果を表す。また、図２２（Ａ）および図２２（Ｂ）ともに上記の同じ条件で行った。

図中には、ストレス試験前後の電気特性を示す。なお、図中の矢印は、矢印の根本の方がストレス試験前の電気特性、矢印の先の方がストレス試験後の電気特性を表している。図２２（Ａ）、図２２（Ｂ）に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値電圧の変化量ΔＶｔｈは、図２２（Ａ）では１．７６Ｖ、図２２（Ｂ）では１．７８Ｖであり、シフト値（ドレイン電流が立ち上がるときのゲート電圧の値）の変化量Δｓｈｉｆｔは、図２２（Ａ）では２．０１Ｖ、図２２（Ｂ）では２．１１Ｖであった。ストレス試験後にしきい値電圧がプラス側にシフトしたことが確認できた。

また、ストレス試験後、保持試験を行った。保持試験の条件は、図２２（Ａ）に示すストレス試験後のトランジスタに１５０℃で１時間、ゲート電圧を０Ｖ印加し、また、図２２（Ｂ）に示すストレス試験後のトランジスタに１５０℃で１時間、ゲート電圧を−３．３Ｖ印加し、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。実施例トランジスタの測定結果を図２３に示す。図２３（Ａ）はゲート電圧が０Ｖ、図２３（Ｂ）はゲート電圧が−３．３Ｖのときの測定結果を示す。

図中には、保持試験前後の電気特性を示す。なお、図中の矢印は、矢印の根本の方が保持試験前の電気特性、矢印の先の方が保持試験後の電気特性を表している。図２３（Ａ）に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値電圧の変化量ΔＶｔｈは、０．０７Ｖであり、シフト値の変化量Δｓｈｉｆｔは、０．１２Ｖであった。また、図２３（Ｂ）に示すように本実施例で作製したトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値電圧の変化量ΔＶｔｈは、０．１４Ｖであり、シフト値の変化量Δｓｈｉｆｔは、０．２７Ｖであった。保持試験後にしきい値電圧やシフト値がマイナス側に少ししかシフトしていないことが確認できた。

参考例

本参考例では、トランジスタを作製してオフ電流を求めることで、Ｉｃｕｔ密度が低いということを説明する。

参考例トランジスタは、実施例で用いたトランジスタの構成のゲート絶縁層およびゲート電極以外は同じである。ゲート絶縁層およびゲート電極のみの作製方法を説明する。

第３の酸化物半導体層形成後、ＣＶＤ法によりゲート絶縁層となる１０ｎｍの酸化窒化シリコン層を、シランおよび一酸化二窒素（ＳｉＨ_４：Ｎ_２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、ターゲットと基板の間の距離を２８ｍｍ、基板温度３５０℃として成膜した。

続いて、膜厚１０ｎｍの窒化チタン層および膜厚１０ｎｍのタングステン層を、スパッタリング法により成膜した。窒化チタン層の成膜条件は、スパッタリング法により窒素（窒素＝５０ｓｃｃｍ）雰囲気下において、圧力０．２Ｐａ、電源電力１２ｋＷを印加し、ターゲットと基板の間の距離を４００ｍｍ、基板温度２５℃とした。タングステン層の成膜条件は、スパッタリング法によりアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２３０℃とした。

次に、ＩＣＰエッチング法により、膜厚１０ｎｍの窒化チタン層および膜厚１０ｎｍのタングステン層の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸素（Ｃｌ_２：ＣＦ_４：Ｏ_２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチングを行い、第１のエッチングの後に塩素および三塩化ホウ素（Ｃｌ_２：ＢＣｌ_３＝５０ｓｃｃｍ：１５０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。

以上の工程を経て、トランジスタを作製した。トランジスタのチャネル長は５０ｎｍ、チャネル幅は４０ｎｍであった。

次に作製したトランジスタにおいて、オフ電流を求めた。１ｆＡより小さな電流は、直接は測定できないため、作製した参考例トランジスタを並列に２５万個並べて接続し、実質的なチャネル幅が１０ｍｍ（４０ｎｍ×２５万）のトランジスタを作製してＩｃｕｔ密度を求めた。

図２４にチャネル幅が１０ｍｍのトランジスタのドレインの電位が１Ｖ、ソースの電位が０ＶのときのＩｄ−Ｖｇ特性を示す。図２４に示すようにオフ電流は１０^−１３Ａ未満（つまり、オフ電流密度は、１０^−１７Ａ／μｍ未満）であることが確認された。

１０１ 半導体層
１０２ 電子捕獲層
１０２ａ 第１の絶縁層
１０２ｂ 第２の絶縁層
１０２ｃ 第３の絶縁層
１０２ｄ 導電層
１０３ ゲート電極
１０６ 電子捕獲準位
１０７ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
１２１ トランジスタ
１２２ トランジスタ
１２３ 容量素子
１２４ トランジスタ
１２５ 容量素子
２００ ペレット
２００ａ ペレット
２００ｂ ペレット
２０１ イオン
２２０ 基板
２３０ ターゲット
４００ 基板
４０２ 下地絶縁層
４０３ｃ 酸化物半導体層
４０４ 多層半導体層
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ 絶縁層
４０８ ゲート絶縁層
４０９ 導電層
４１０ ゲート電極
４１１ 絶縁層
４１２ 酸化物絶縁層
４５０ トランジスタ
４７０ トランジスタ
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ 表示部
５０５ マイクロフォン
５０６ スピーカー
５０７ 操作キー
５０８ スタイラス
５１１ 筐体
５１２ 筐体
５１３ 表示部
５１４ 表示部
５１５ 接続部
５１６ 操作キー
５２１ 筐体
５２２ 表示部
５２３ キーボード
５２４ ポインティングデバイス
５３１ 筐体
５３２ 冷蔵室用扉
５３３ 冷凍室用扉
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ 操作キー
５４５ レンズ
５４６ 接続部
５５０ トランジスタ
５５１ 車体
５５２ 車輪
５５３ ダッシュボード
５５４ ライト
６０２ フォトダイオード
６４０ トランジスタ
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７２ フォトセンサ基準信号線
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
２２００ トランジスタ
２２０１ 絶縁層
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁層
２２０５ 配線
２２０６ 配線
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子

Claims (5)

1. 半導体層と、
   前記半導体層と電気的に接続された電極と、
   ゲート電極と、
   前記ゲート電極と前記半導体層との間に設けられた電子捕獲層と、を有し、
   前記電子捕獲層は、第１の絶縁層と第２の絶縁層を有し、
   前記第１の絶縁層は、前記半導体層と接し、
   前記第２の絶縁層は、前記第１の絶縁層と前記ゲート電極との間に設けられ、
   前記第２の絶縁層は、前記第１の絶縁層よりも電子捕獲密度が高い半導体装置の作製方法であって、
   １２５℃以上４５０℃以下の加熱処理を行いながら、前記ゲート電極の電位を前記電極の電位より高い状態に、１秒以上維持することを特徴とする半導体装置の作製方法。
2. 酸化物半導体層と、
   前記酸化物半導体層と電気的に接続された電極と、
   ゲート電極と、
   前記ゲート電極と前記酸化物半導体層との間に設けられた電子捕獲層と、を有し、
   前記電子捕獲層は、第１の絶縁層と第２の絶縁層を有し、
   前記第１の絶縁層は、前記酸化物半導体層と接し、
   前記第２の絶縁層は、前記第１の絶縁層と前記ゲート電極との間に設けられ、
   前記第２の絶縁層は、前記第１の絶縁層よりも電子捕獲密度が高い半導体装置の作製方法であって、
   １２５℃以上４５０℃以下の加熱処理を行いながら、前記ゲート電極の電位を前記電極の電位より高い状態に、１秒以上維持することを特徴とする半導体装置の作製方法。
3. 第１の酸化物半導体層と、
   前記第１の酸化物半導体層の上に設けられた第２の酸化物半導体層と、
   前記第２の酸化物半導体層の上に設けられたソース電極及びドレイン電極と、
   前記ソース電極及び前記ドレイン電極の上に設けられ、前記第２の酸化物半導体層と接する領域を有する第３の酸化物半導体層と、
   前記第３の酸化物半導体層の上に設けられたゲート絶縁層と、
   前記ゲート絶縁層の上に設けられたゲート電極と、を有し、
   前記ゲート絶縁層は、第１の絶縁層と第２の絶縁層を有し、
   前記第２の絶縁層は、前記第１の絶縁層の上に設けられ、
   前記第２の絶縁層は、前記第１の絶縁層よりも電子捕獲密度が高い半導体装置の作製方法であって、
   １２５℃以上４５０℃以下の加熱処理を行いながら、前記ゲート電極の電位を前記ソース電極又は前記ドレイン電極の電位より高い状態に、１秒以上維持することを特徴とする半導体装置の作製方法。
4. 請求項３において、
   前記ゲート電極に維持される電位は、前記ソース電極又は前記ドレイン電極の電位より１Ｖ以上高く、前記半導体装置で使用される最高電位よりも低いことを特徴とする半導体装置の作製方法。
5. 請求項１乃至４のいずれか一において、
   前記第２の絶縁層は、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含むことを特徴とする半導体装置の作製方法。