KR20150006365A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
본 발명은, 임계값 전압을 제어하는 반도체 장치의 제작 방법을 제공한다. 제1 반도체와, 제1 반도체에 전기적으로 접속되는 전극과, 게이트 전극과, 게이트 전극과 제1 반도체 사이에 설치되는 전자 포획층을 갖는 반도체 장치에 있어서, 125℃ 이상 450℃ 이하의 가열 처리를 행하면서, 게이트 전극의 전위를 전극의 전위보다 높은 상태로 1초 이상 유지하여, 상기 가열 처리 전보다도 임계값 전압을 증대시킨다.
Description
본 발명의 일 형태는, 반도체 장치 및 반도체 장치를 갖는 장치에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치를 포함하는 경우가 있다.
반도체를 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물 반도체층을 사용한 트랜지스터가 특허문헌 1에 개시되어 있다.
또한, 산화물 반도체층을 적층 구조로 함으로써, 캐리어의 이동도를 향상시키는 기술이 특허문헌 2, 특허문헌 3에 개시되어 있다.
그런데, 산화물 반도체층을 사용한 트랜지스터는, 오프 상태에 있어서 누설 전류가 매우 작은 것으로 알려져 있다. 예를 들어, 산화물 반도체층을 사용한 트랜지스터의 낮은 누설 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 4 참조).
회로의 고집적화에 수반하여, 트랜지스터의 크기도 미세화되고 있다. 트랜지스터를 미세화하면, 온 전류, 오프 전류, 임계값 전압, S값(임계 전압 이하의 스윙값) 등의 트랜지스터의 전기 특성이 악화되는 경우가 있다(특허문헌 5 참조). 일반적으로, 채널 길이를 축소하면 온 전류는 증가하지만, 한편, 오프 전류의 증대, 임계값 전압의 변동의 증대, S값의 증대가 일어난다. 또한, 채널 폭만을 축소하면 온 전류가 작아진다.
따라서, 본 발명의 일 형태는, 임계값 전압을 제어하는 반도체 장치를 제공하는 것을 목적의 하나로 한다. 미세화에 수반하여 현저해지는 전기 특성의 악화를 억제할 수 있는 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 온 전류의 악화를 저감시킨 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 저소비 전력의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 전원이 차단되더라도 데이터가 유지되는 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 특성이 좋은 반도체 장치를 제공하는 것을 목적의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 과제 전부를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 제1 반도체와, 제1 반도체에 전기적으로 접속되는 전극과, 게이트 전극과, 게이트 전극과 제1 반도체 사이에 형성되는 전자 포획층을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태는, 상기 반도체 장치에 있어서, 전자 포획층에는 그 형성 시에 발생하는 미소 도전성 영역을 가져도 된다.
또한, 본 발명의 일 형태는, 상기 반도체 장치에 있어서, 게이트 전극의 전위를 전극의 전위보다 높은 상태로 하여, 125℃ 이상 450℃ 이하에서 1초 이상 유지함으로써 전자 포획층에 전자를 포획시키는 것을 특징으로 하는, 반도체 장치의 제작 방법이다.
또한, 상기 구성에 있어서, 제1 반도체가 개재되는 제2 반도체 및 제3 반도체를 갖고, 제2 반도체는 제1 반도체와 전자 포획층 사이에 있어도 된다.
또한, 상기 구성에 있어서, 게이트 전극은 제1 반도체의 상면 및 측면에 면하고 있는 것이 바람직하다.
또한, 상기 구성에 있어서, 전자 포획층은 산화하프늄, 산화알루미늄, 산화탄탈, 알루미늄 실리케이트 중 어느 하나를 포함한다.
본 발명의 일 형태를 사용함으로써, 임계값 전압을 제어하는 반도체 장치를 제공할 수 있다. 또한, 미세화에 수반하여 현저해지는 전기 특성의 저하를 억제할 수 있는 구성의 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 저소비 전력의 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 전원이 차단되더라도 데이터가 유지되는 반도체 장치를 제공할 수 있다.
도 1은 실시 형태의 반도체 장치의 예를 도시하는 도면.
도 2는 실시 형태의 반도체 장치의 예를 도시하는 도면.
도 3은 실시 형태의 반도체 장치의 밴드도의 예를 도시하는 도면.
도 4는 실시 형태의 반도체 장치의 밴드도의 예를 도시하는 도면.
도 5는 실시 형태의 반도체 장치의 밴드도의 예를 도시하는 도면.
도 6은 실시 형태의 반도체 장치의 특성을 모식적으로 나타내는 도면과 반도체 장치를 응용한 회로의 예를 나타내는 도면.
도 7은 실시 형태의 메모리 셀 예를 도시하는 도면.
도 8은 반도체 장치의 제작 공정을 도시하는 도면.
도 9는 트랜지스터를 설명하는 상면도 및 단면도.
도 10은 트랜지스터를 설명하는 상면도 및 단면도.
도 11은 적층된 반도체층의 밴드 모식도.
도 12는 트랜지스터를 설명하는 상면도 및 단면도.
도 13은 트랜지스터의 제작 방법을 설명하는 도면.
도 14는 트랜지스터의 제작 방법을 설명하는 도면.
도 15는 트랜지스터를 설명하는 상면도 및 단면도.
도 16은 본 발명의 일 형태 트랜지스터를 사용하는 반도체 장치의 회로도의 예를 도시하는 도면과 본 발명의 일 형태 트랜지스터를 사용하는 반도체 장치를 사용한 회로의 단면도.
도 17은 실시 형태의 반도체 장치의 회로도.
도 18은 실시 형태에 따른, 반도체 장치의 회로도.
도 19는 실시 형태의 반도체 장치의 블록도.
도 20은 실시 형태의 기억 장치를 설명하는 회로도.
도 21은 전자 기기의 예를 도시하는 도면.
도 22는 실시예에서 제작한 트랜지스터의 전기 특성 평가를 설명하는 도면.
도 23은 실시예에서 제작한 트랜지스터의 전기 특성 평가를 설명하는 도면.
도 24는 참고 예 트랜지스터의 특성을 나타내는 도면.
도 25는 CAAC-OS의 성막 모델을 설명하는 모식도, 펠릿 및 CAAC-OS의 단면도.
도 26은 nc-OS의 성막 모델을 설명하는 모식도 및 펠릿을 도시하는 도면.
도 27은 펠릿을 설명하는 도면.
도 28은 피형성면에 있어서 펠릿에 가해지는 힘을 설명하는 도면.
도 29는 피형성면에 있어서의 펠릿의 움직임을 설명하는 도면.
도 30은 InGaZnO4의 결정을 설명하는 도면.
도 31은 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명하는 도면.
도 32는 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명하는 도면.
도 33은 원자가 충돌한 후의 원자의 궤적을 설명하는 도면.
도 34는 CAAC-OS막 및 타깃의 단면 HAADF-STEM상.
도 2는 실시 형태의 반도체 장치의 예를 도시하는 도면.
도 3은 실시 형태의 반도체 장치의 밴드도의 예를 도시하는 도면.
도 4는 실시 형태의 반도체 장치의 밴드도의 예를 도시하는 도면.
도 5는 실시 형태의 반도체 장치의 밴드도의 예를 도시하는 도면.
도 6은 실시 형태의 반도체 장치의 특성을 모식적으로 나타내는 도면과 반도체 장치를 응용한 회로의 예를 나타내는 도면.
도 7은 실시 형태의 메모리 셀 예를 도시하는 도면.
도 8은 반도체 장치의 제작 공정을 도시하는 도면.
도 9는 트랜지스터를 설명하는 상면도 및 단면도.
도 10은 트랜지스터를 설명하는 상면도 및 단면도.
도 11은 적층된 반도체층의 밴드 모식도.
도 12는 트랜지스터를 설명하는 상면도 및 단면도.
도 13은 트랜지스터의 제작 방법을 설명하는 도면.
도 14는 트랜지스터의 제작 방법을 설명하는 도면.
도 15는 트랜지스터를 설명하는 상면도 및 단면도.
도 16은 본 발명의 일 형태 트랜지스터를 사용하는 반도체 장치의 회로도의 예를 도시하는 도면과 본 발명의 일 형태 트랜지스터를 사용하는 반도체 장치를 사용한 회로의 단면도.
도 17은 실시 형태의 반도체 장치의 회로도.
도 18은 실시 형태에 따른, 반도체 장치의 회로도.
도 19는 실시 형태의 반도체 장치의 블록도.
도 20은 실시 형태의 기억 장치를 설명하는 회로도.
도 21은 전자 기기의 예를 도시하는 도면.
도 22는 실시예에서 제작한 트랜지스터의 전기 특성 평가를 설명하는 도면.
도 23은 실시예에서 제작한 트랜지스터의 전기 특성 평가를 설명하는 도면.
도 24는 참고 예 트랜지스터의 특성을 나타내는 도면.
도 25는 CAAC-OS의 성막 모델을 설명하는 모식도, 펠릿 및 CAAC-OS의 단면도.
도 26은 nc-OS의 성막 모델을 설명하는 모식도 및 펠릿을 도시하는 도면.
도 27은 펠릿을 설명하는 도면.
도 28은 피형성면에 있어서 펠릿에 가해지는 힘을 설명하는 도면.
도 29는 피형성면에 있어서의 펠릿의 움직임을 설명하는 도면.
도 30은 InGaZnO4의 결정을 설명하는 도면.
도 31은 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명하는 도면.
도 32는 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명하는 도면.
도 33은 원자가 충돌한 후의 원자의 궤적을 설명하는 도면.
도 34는 CAAC-OS막 및 타깃의 단면 HAADF-STEM상.
실시 형태에 대하여, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 설명하는 발명의 구성에 있어서, 동일한 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에 공통으로 사용하며, 그 반복 설명은 생략하는 경우가 있다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서의 「제1」, 「제2」 등의 서수사는, 구성 요소의 혼동을 회피하기 위하여 첨부하는 것이며, 수적으로 한정하는 것은 아님을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 반도체층과 전자 포획층과 게이트 전극을 갖는 반도체 장치의 구성 및 동작 원리 및, 그것을 응용하는 회로에 대하여 설명한다. 도 1의 (A)는 반도체층(101)과 전자 포획층(102)과 게이트 전극(103)을 갖는 반도체 장치이다.
여기서, 전자 포획층(102)으로서는, 내부에 전자를 포획하는 준위(전자 포획 준위)를 갖는다. 또한, 동일한 구성 원소로 구성되어 있더라도, 형성 방법·형성 조건의 차이에 따라, 그러한 준위가 형성되지 않는 경우도 있다.
예를 들어, 도 1의 (B)에 도시한 바와 같은, 제1 형성 방법(또는 형성 조건)으로 형성된 제1 절연층(102a)과, 제2 형성 방법(또는 형성 조건)으로 형성된 제2 절연층(102b)의 적층체이어도 되고, 도 1의 (C)에 도시한 바와 같은, 제1 형성 방법(또는 형성 조건)으로 형성된 제1 절연층(102a), 제2 형성 방법(또는 형성 조건)으로 형성된 제2 절연층(102b)과 제3 형성 방법(또는 형성 조건)으로 형성된 제3 절연층(102c)의 적층체, 또는, 그 이상의 다층의 절연층의 적층체이어도 된다. 또한, 도 1의 (D)에 도시된 바와 같이, 절연체(102e) 중에, 전기적으로 절연된 도전층(102d)을 가져도 된다. 절연체(102e)는 복수의 절연막으로 형성되어도 된다.
여기서, 제1 내지 제3 절연층의 구성 원소는 동일한 것으로 가정한다. 또한, 제1 형성 방법(또는 형성 조건)과 제3 형성 방법(또는 형성 조건)은 동일해도 된다. 이때, 반도체층(101)에 접하지 않는 층(예를 들어, 제2 절연층)은 전자 포획 준위 밀도가 높은(전자 포획 준위가 많은) 것이 바람직하다. 예를 들어, 스퍼터링법으로 형성된 절연층은 CVD법이나 ALD법으로 형성된 절연층에 비하여, 조성이 동일하더라도 전자 포획 준위 밀도가 높다.
따라서, 예를 들어 스퍼터링법으로 형성된 절연층을 제2 절연층(102b)으로 하고, CVD법이나 ALD법으로 형성된 절연층을 제1 절연층(102a)으로 해도 되고, 도 1의 (C)의 경우에는, 제3 절연층(102c)도 제1 절연층(102a)과 마찬가지로 해도 된다. 단, 본 발명의 실시 형태의 일 형태는 이것에 한정되지 않으며, CVD법이나 ALD법으로 형성된 절연층을 제2 절연층(102b)으로 하고, 스퍼터링법으로 형성된 절연층을 제1 절연층(102a)으로 해도 되며, 도 1의 (C)의 경우에는, 제3 절연층(102c)도 제1 절연층(102a)과 마찬가지로 해도 된다.
여기서, CVD법으로 형성된 절연층은, 통상의 게이트 절연층으로서의 기능을 가질 수 있다. 따라서, 게이트와 드레인 간, 또는 게이트와 소스 간의 누설 전류를 저감시킬 수 있다. 한편, 스퍼터링법으로 형성된 절연층은, 전자 포획 준위 밀도가 높기 때문에, 트랜지스터의 임계값 전압을 보다 크게 변화시킬 수 있다. 그로 인하여, 이러한 구성으로 함으로써, 누설 전류가 적고, 또한 임계값 전압도 충분히 제어된 구성으로 할 수 있다. 따라서, 다른 형성 방법(또는 형성 조건)을 사용하여 적층 구조를 구성하는 것이 적합하다. 단, 본 발명의 실시 형태의 일 형태는 이것에 한정되지 않는다.
또한, 반도체층(101)의 성막 방법과, 반도체층(101)과 접하는 제1 절연층(102a)은, 연속적으로 제조하기 쉬워지기 때문에, 동일한 제조 방법을 사용해도 된다. 예를 들어, 반도체층(101)을 스퍼터링법으로 형성했을 경우, 제1 절연층(102a)도 스퍼터링법으로 형성하고, 제2 절연층(102b)은 CVD법이나 ALD법으로 형성해도 된다. 도 1의 (C)의 경우에는, 제3 절연층(102c)도 스퍼터링법으로 형성해도 된다. 마찬가지로, 반도체층(101)을 CVD법으로 형성했을 경우, 제1 절연층(102a)도 CVD법으로 형성하고, 제2 절연층(102b)은 스퍼터링법으로 형성해도 된다. 도 1의 (C)의 경우에는, 제3 절연층(102c)도 CVD법으로 형성해도 된다. 이러한 구성으로 함으로써, 누설 전류가 적고, 또한 임계값 전압도 충분히 제어된 구성으로 하고, 또한 제조하기 쉽게 할 수 있다.
또한, 전자 포획층(102)이 내부에 복수의 미소 도전성 영역(104)을 갖는 경우에 대하여, 도 2를 사용하여 설명한다.
도 2의 (A)는 반도체층(101)과 전자 포획층(102)과 게이트 전극(103)을 갖는 반도체 장치이다. 여기서, 전자 포획층(102)은 내부에 복수의 미소 도전성 영역(104)을 갖는다. 또한, 동일한 구성 원소로 구성되어 있더라도, 형성 방법·형성 조건의 차이에 따라, 그러한 영역이 형성되지 않는 경우도 있다. 특히 스퍼터링법에 의한 산화물의 퇴적, 큰 에너지를 갖는 입자가 퇴적되는 경우에는, 산소 농도에 농담이 발생하는 경우가 있다. 그 때문에, 미소 도전성 영역이 형성되기 쉽다. 한편, CVD법과 같이, 비교적 작은 에너지를 갖는 입자가 퇴적되는 경우에는, 균일하게 형성되기 쉽기 때문에, 미소 도전성 영역이 형성되기 어렵다.
여기서, 전자 포획층(102)으로서는, 예를 들어, 도 2의 (B)에 도시한 바와 같은, 제1 절연층(102a)과 제2 절연층(102b)의 적층체이어도 되고, 도 2의 (C)에 도시한 바와 같은, 제1 절연층(102a), 제2 절연층(102b)과 제3 절연층(102c)의 적층체, 또는 그 이상의 다층의 절연층의 적층체이어도 된다. 일례로서는, 제2 절연층(102b)이 미소 도전성 영역(104)을 갖도록 한다. 또한, 제2 절연층(102b)과 다른 절연층의 계면에도, 미소 도전성 영역(104)이 형성되기 쉽다.
여기서, 미소 도전성 영역(104)을 갖지 않거나, 또는 충분히 적은 절연층은, 통상의 게이트 절연층으로서의 기능을 가질 수 있다. 따라서, 게이트와 드레인 간, 또는 게이트와 소스 간의 누설 전류를 저감시킬 수 있다. 한편, 미소 도전성 영역(104)을 갖는 절연층은, 전자 포획 준위 밀도가 높기 때문에, 트랜지스터의 임계값 전압을 보다 크게 변화시킬 수 있다. 그로 인하여, 이러한 구성으로 함으로써, 누설 전류가 적고, 또한 임계값 전압도 충분히 제어된 구성으로 할 수 있다. 따라서, 다른 형성 방법(또는 형성 조건)을 사용하여 적층 구조를 구성하는 것이 적합하다. 단, 본 실시 형태는 이것에 한정되지 않는다.
또한, 제1 내지 제3 절연층의 구성 원소는 상이해도 된다. 그 경우, 형성 방법(또는 형성 조건)도 상이해도 되며, 동일해도 된다. 이것에 의하여, 각각의 층에 상이한 기능을 갖게 하여, 전체적으로 최적의 층을 구성할 수 있다. 예를 들어, 제1 절연층(102a)은 반도체층(101)으로부터 전자가 제2 절연층(102b)에 진입하기 쉬운 재료를 사용하고, 제2 절연층(102b)은 전자가 포획되기 쉬운 재료를 사용하며, 제3 절연층(102c)은 누설 전류가 적은 재료를 사용해도 된다. 예를 들어, 산화실리콘(산소와 실리콘), 질화실리콘(질소와 실리콘), 산화질화실리콘(또는 질화산화실리콘)(산소와 질소와 실리콘) 등을, 제1 내지 제3 절연층의 구성 원소로서 사용해도 된다. 예를 들어, 제1 절연층과 제3 절연층에 있어서, 산화실리콘(산소와 실리콘), 질화실리콘(질소와 실리콘), 산화질화실리콘(또는 질화산화실리콘)(산소와 질소와 실리콘) 등을 사용하고, 제2 절연층을 개재하도록 해도 된다. 이때, 제2 절연층(102b)으로서, 미소 도전성 영역(104)을 갖는 절연층을 사용하면, 전자 포획 준위 밀도가 높기 때문에, 트랜지스터의 임계값 전압을 보다 크게 변화시킬 수 있다.
또한, CVD법이나 ALD법으로 형성하는 절연층은, 스퍼터링법으로 형성한 절연층보다도 두껍게 하는 것이 적합하다. 이것에 의하여, 절연 파괴를 저감시키고, 내압을 높이거나 누설 전류를 저감시킬 수 있다. 단, 본 발명의 실시 형태의 일 형태는 이것에 한정되지 않는다.
또한, CVD법으로서도 다양한 방법을 사용할 수 있다. 열 CVD법, 광 CVD법, 플라즈마 CVD법, MOCVD법, LPCVD법 등의 방법을 사용할 수 있다. 따라서, 어느 절연층과 다른 절연층에 있어서, 상이한 CVD법을 사용하여 절연층을 형성해도 된다.
또한, 미소 도전성 영역(104)은, 양이 지나치게 많으면 절연층으로서의 기능을 하지 않게 되어 버린다. 따라서 일례로서는, 절연층에 있어서, 미소 도전성 영역(104)은 도전성을 갖지 않는 영역보다도 적은 것이 바람직하다.
도 1의 (A)에 도시하는 반도체 장치의 점 A로부터 점 B에 걸친 밴드도의 예를 도 3의 (A)에 도시한다. 또한, 도 1의 (B)에 도시하는 반도체 장치의 점 A로부터 점 B에 걸친 밴드도의 예를 도 4의 (A)에 도시한다. 또한, 도 2의 (A)에 도시하는 반도체 장치의 점 A로부터 점 B에 걸친 밴드도의 예를 도 5의 (A)에 도시한다. 도면 중, Ec는 전도대 하단부, Ev는 가전자대 상단부를 나타낸다. 도 3의 (A), 도 4의 (A), 도 5의 (A)에서는, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극(모두 도시 생략)과 동일하다.
도 3의 (A)에 있어서, 전자 포획층(102) 내부에 전자 포획 준위(106)가 존재한다. 게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면, 도 3의 (B)에 도시한 바와 같이 된다. 여기서, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극보다 1V 이상 높게 해도 된다. 또한, 이 처리가 종료된 후에 게이트 전극(103)에 인가되는 최고 전위보다도 낮아도 된다. 대표적으로는 4V 미만으로 하면 된다.
또한, 도 4의 (A)에 있어서, 제1 절연층(102a)의 밴드 갭은 제2 절연층(102b)의 밴드 갭보다도 크고, 제1 절연층(102a)의 전자 친화력은 제2 절연층(102b)의 전자 친화력보다도 작은 것으로 하지만, 이것에 한정되지 않는다.
제1 절연층(102a)과 제2 절연층(102b)의 계면, 또는 제2 절연층(102b)의 내부에 전자 포획 준위(106)가 존재한다. 게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면, 도 4의 (B)에 도시한 바와 같이 된다. 여기서, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극보다 1V 이상 높게 해도 된다. 또한, 이 처리가 종료된 후에 게이트 전극(103)에 인가되는 최고 전위보다도 낮아도 된다. 대표적으로는 4V 미만으로 하면 된다.
또한, 도 5의 (A)에 있어서, 전자 포획층(102) 내부에는 복수의 미소 도전성 영역(104)이 존재한다. 단, 미소 도전성 영역(104)은 각각 도전율이 상이하다. 도전성은, 예를 들어 캐리어 농도나 페르미 준위에 의하여 정의할 수 있다.
예를 들어, 도 5의 (A)에서는, 미소 도전성 영역(104a)과 미소 도전성 영역(104c)은, 전자 포획층(102)의 다른 영역과 비교하면 전자가 많이 존재하므로, 포텐셜의 오목부로 된다. 그러나, Ec가 페르미 준위를 하회하지 않으므로, 반도체적인 성질을 나타낸다. 예를 들어, 전자 포획층(102)을 산화하프늄으로 형성했을 경우, 부분적·국소적인 산소 결손으로 인하여 반도체적으로 된다. 한편, 미소 도전성 영역(104b)은 Ec가 페르미 준위를 하회하여, 금속적인 특성을 나타낸다. 예를 들어, 전자 포획층(102)을 산화하프늄으로 형성했을 경우, 미소 도전성 영역(104b)에서는, 산소가 극히 적은 영역에 해당하며 금속 하프늄이 석출되어 있는 상태이다.
또한, 미소 도전성 영역(104)이 양자 효과가 현저해지는 크기(1㎚ 이하)인 경우에는, 이산적인 에너지 준위를 형성하는 경우도 있다.
게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면, 도 5의 (B)에 도시한 바와 같이 된다. 여기서, 게이트 전극(103)의 전위는, 소스 전극 또는 드레인 전극보다 1V 이상 높게 해도 된다. 또한, 이 처리가 종료된 후에 게이트 전극(103)에 인가되는 최고 전위보다도 낮아도 된다. 대표적으로는 4V 미만으로 하면 된다.
반도체층(101)에 존재하는 전자(107)는 보다 전위가 높은 게이트 전극(103)의 방향으로 이동하려고 한다. 그리고, 반도체층(101)으로부터 게이트 전극(103)의 방향으로 이동한 전자(107)의 일부는, 전자 포획 준위(106)나 미소 도전성 영역(104)에 포획된다.
전자(107)가 반도체층(101)과 전자 포획층(102) 사이의 장벽을 넘어, 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획되기 위해서는, 몇 가지 과정이 생각된다. 첫째는 터널 효과에 의한 것이다. 터널 효과는 제1 절연층이 얇을수록 현저해진다. 단, 이 경우, 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획된 전자가, 터널 효과에 의하여 다시 반도체층(101)에 복귀하여 버리는 경우가 있다.
또한, 게이트 전극(103)에 적절한 크기의 전압을 인가함으로써, 전자 포획층(102)이 비교적 두꺼운 경우에도, 터널 효과(Fowler-Nordheim 터널 효과)를 발현시킬 수도 있다. Fowler-Nordheim 터널 효과의 경우에는, 게이트 전극(103)과 반도체층(101) 사이의 전기장의 제곱으로 터널 전류가 증가한다.
둘째는, 전자(107)가 전자 포획층(102) 중의 결함 준위 등의, 밴드 갭 중의 포획 준위를 호핑하면서, 제2 절연층(102b)에 도달하는 것이다. 이는 Poole-Frenkel 전도라고 하는 전도 기구이며, 절대 온도가 높을수록, 포획 준위가 얕을수록 전기 전도성이 높아진다.
셋째는, 열적인 여기에 의하여, 전자(107)가 전자 포획층(102)의 장벽을 넘는 것이다. 반도체층(101)에 존재하는 전자의 분포는 페르미 디랙 분포에 따라, 일반적으로는, 에너지가 높은 전자의 비율은 고온일수록 많아진다. 예를 들어, 페르미면으로부터 3전자볼트만큼 높은 에너지를 갖는 전자에 300K(27℃)에서의 밀도를 1이라고 했을 때, 450K(177℃)에서는 6×1016, 600K(327℃)에서는 1.5×1025, 750K(477℃)에서는 1.6×1030으로 된다.
전자(107)가 전자 포획층(102)의 장벽을 넘어 게이트 전극(103)을 향하여 이동하는 과정은, 상술한 3가지의 방법과 그들의 조합으로 발생하고 있다고 생각된다. 특히, 제2 방법, 제3 방법은, 온도가 높으면 지수함수적으로 전류가 증대된다.
또한, Fowler-Nordheim 터널 효과도, 전자 포획층(102)의 장벽층이 얇은 부분(에너지가 높은 부분)의 전자의 밀도가 높을수록 일어나기 쉬우므로, 온도가 높은 것이 유리하다.
또한, 이상의 전도 기구에 의한 전류는, 특히 게이트 전극(103)의 전위가 낮은(5V 이하) 경우에는 지극히 미약한 경우가 많지만, 장시간의 처리에 의하여, 필요로 하는 양의 전자를 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획하게 할 수 있다. 이 결과, 전자 포획층(102)은 음으로 대전한다.
즉, 보다 높은 온도(반도체 장치의 사용 온도, 또는 보관 온도보다도 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서, 게이트 전극(103)의 전위를 소스나 드레인의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 반도체층(101)으로부터 게이트 전극(103)을 향하여 필요로 하는 전자가 이동하고, 그 중 일부는 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획된다. 이와 같이 전자를 포획하는 처리를 위한 온도를, 이하, 처리 온도라고 한다.
이때, 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획되는 전자의 양은 게이트 전극(103)의 전위에 따라 제어할 수 있다. 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 상응하는 양의 전자가 포획되면, 그 전하로 인하여 게이트 전극(103)의 전기장이 차폐되어, 반도체층(101)에 형성되는 채널이 소실된다.
전자 포획 준위(106) 또는 미소 도전성 영역(104)에 의하여 포획되는 전자의 총량은, 당초에는 선형으로 증가하지만 서서히 증가율이 저하되어, 이윽고 일정한 값에 수렴한다. 수렴하는 값은, 게이트 전극(103)의 전위에 의존하며, 전위가 높을수록 보다 많은 전자가 포획되는 경향이 있지만, 전자 포획 준위(106) 또는 미소 도전성 영역(104)의 총 수를 상회하는 일은 없다.
전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획된 전자는, 전자 포획층(102)으로부터 유실되지 않을 것이 요구된다. 그러기 위해서는, 첫째로는 전자 포획층(102)의 두께가, 터널 효과가 문제가 되지 않을 정도의 두께인 것이 바람직하다. 예를 들어, 물리적인 두께가 1㎚보다 큰 것이 바람직하다.
한편, 제1 절연층(102a)이 지나치게 두꺼우면, 전자의 이동의 방해가 되므로, 30㎚ 이하로 하는 것이 바람직하다. 또한, 반도체 장치의 채널 길이에 비교하여 전자 포획층(102)이 지나치게 두꺼우면, 서브 임계값이 증가하여 오프 특성이 악화되므로, 채널 길이는 전자 포획층(102)의 산화물 환산의 두께(Equivalent Oxide Thickness)의 4배 이상, 대표적으로는 10배 이상이면 된다. 또한, 소위 High-K 재료에서는, 산화물 환산의 두께가 물리적인 두께보다도 작게 된다.
대표적으로는, 전자 포획층(102)의 물리적인 두께는 10㎚ 이상 100㎚ 이하, 산화물 환산의 두께는 10㎚ 이상 25㎚ 이하로 한다. 또한, 도 1의 (B), 도 1의 (C), 도 2의 (B), 도 2의 (C)에서 도시하는 구조에 있어서, 제1 절연층(102a)의 두께는 10㎚ 이상 20㎚ 이하, 제2 절연층(102b)의, 산화물 환산의 두께는 10㎚ 이상 25㎚ 이하로 한다.
또한, 도 1의 (C), 도 2의 (C)와 같이, 전자 포획층(102)을 3층의 절연층으로 형성하며, 제3 절연층(102c)의 전자 친화력을 제2 절연층(102b)의 전자 친화력보다도 작게 하고, 제3 절연층(102c)의 밴드 갭을 제2 절연층(102b)의 밴드 갭보다도 크게 하면, 제2 절연층(102b)의 내부, 또는 다른 절연층과의 계면에 있는 미소 도전성 영역(104)에 포획된 전자를 유지하는 데 있어서 효과적이다.
이 경우에는, 제2 절연층(102b)이 얇더라도 제3 절연층(102c)이 물리적으로 충분히 두꺼우면, 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획된 전자를 유지할 수 있다. 제3 절연층(102c)으로서는, 제1 절연층(102a)과 동일하거나 또는 마찬가지의 재료를 사용할 수 있다. 또한, 제2 절연층(102b)과 동일한 구성 원소이지만, 전자 포획 준위 밀도가 충분히 낮거나 또는 미소 도전성 영역이 충분히 적은 것도 사용할 수 있다. 미소 도전성 영역의 수는, 형성 방법에 따라서도 상이하다. 제3 절연층(102c)의 두께는 1㎚ 이상 20㎚ 이하로 한다.
상기에 있어서, 제1 절연층(102a), 제2 절연층(102b), 제3 절연층(102c)은 각각 복수의 절연층으로 구성되어도 된다. 또한, 동일한 구성 원소를 포함하지만, 형성 방법이 상이한 복수의 절연층으로 구성되어도 된다.
제1 절연층(102a)과 제2 절연층(102b)을 동일한 구성 원소를 포함하는 절연층(예를 들어, 산화하프늄)으로 구성하는 경우, 제1 절연층(102a)은 CVD법 또는 ALD법으로 형성하고, 제2 절연층(102b)은 스퍼터링법으로 형성해도 된다.
일반적으로 스퍼터링법으로 형성되는 절연층은, CVD법 또는 ALD법으로 형성되는 절연층보다도 전자 포획 준위 밀도가 높거나 또는 미소 도전성 영역을 많이 포함하며, 전자를 포획하는 성질이 강하다. 마찬가지의 이유에서, 제2 절연층(102b)과 제3 절연층(102c)을 동일한 구성 원소를 포함하는 절연층으로 구성하는 경우, 제2 절연층(102b)은 스퍼터링법으로 형성하고, 제3 절연층(102c)은 CVD법 또는 ALD법으로 형성해도 된다.
또한, 제2 절연층(102b)을 동일한 구성 원소를 포함하는 복수의 절연층으로 구성하는 경우, 그 중 하나는 스퍼터링법으로 형성하고, 다른 하나는 CVD법 또는 ALD법으로 형성해도 된다.
또한, 반도체 장치의 사용 온도 또는 보관 온도를 처리 온도보다도 충분히 낮게 하는 것이 생각된다. 전자가 3전자볼트의 장벽을 뛰어넘을 확률은, 120℃일 때는 300℃일 때의 10만분의 1 미만이다. 따라서, 300℃에서 처리 시에는 장벽을 뛰어넘어 용이하게 전자 포획 준위(106)에 포획되는 전자가, 120℃에서 보관 시에는 장벽을 뛰어넘는 것이 곤란해져, 전자가 장기에 걸쳐 전자 포획 준위(106)에 포획된 상태로 된다.
또한, 반도체층(101)에서, 홀의 유효 질량이 극히 크거나, 또는 실질적으로 국재화되어 있는 것도 유효하다. 이 경우에는, 반도체층(101)으로부터 전자 포획층(102)에의 홀의 주입이 없고, 따라서 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획된 전자가 홀과 결합하여 소멸하는 일도 없다.
또한, 제2 절연층(102b)이 Poole-Frenkel 전도를 나타내는 재료이어도 된다. Poole-Frenkel 전도는, 상술한 바와 같이, 재료 중의 결함 준위 등을 전자가 호핑 전도하는 것이며, 결함 준위 밀도가 높거나 또는 결함 준위가 깊은 재료는 충분히 전기 전도성이 낮아, 전자 포획 준위(106) 또는 미소 도전성 영역(104)에 포획된 전자를 장시간에 걸쳐 유지할 수 있다.
또한, 전자 포획층(102)에 포획된 전자를 방출시키는 전압이 걸리지 않도록 회로 설계, 재료 선정을 행해도 된다. 예를 들어, In-Ga-Zn계 산화물 반도체와 같이, 홀의 유효 질량이 극히 크거나, 또는 실질적으로 국재화되어 있는 재료에서는, 게이트 전극(103)의 전위가 소스 전극 또는 드레인 전극의 전위보다 높은 경우에는 채널이 형성되지만, 낮은 경우에는 절연체와 마찬가지의 특성을 나타낸다. 이 경우에는, 게이트 전극(103)과 반도체층(101) 사이의 전기장이 극히 작아져, Fowler-Nordheim 터널 효과, 또는, Poole-Frenkel 전도에 의한 전자 전도는 현저히 저하된다.
또한, 도 1의 (C)와 같이, 전자 포획층(102)을, 동일한 구성 원소이지만 형성 방법(또는 형성 조건)이 상이한 3층의 절연층으로 형성하고, 제2 절연층(102b)의 전자 포획 준위 밀도를 다른 것보다도 충분히 높게 하는 것은, 제2 절연층(102b)의 내부, 또는 다른 절연층과의 계면에 있는 전자 포획 준위에 포획된 전자를 유지하는 데 있어서 효과적이다.
이 경우에는, 제2 절연층(102b)이 얇더라도, 제3 절연층(102c)이 물리적으로 충분히 두꺼우면, 전자 포획 준위(106)에 포획된 전자를 유지할 수 있다. 제3 절연층(102c)으로서는, 제1 절연층(102a)과 동일하거나 또는 마찬가지의 재료를 사용할 수 있다. 또한, 제2 절연층(102b)과 동일한 구성 원소이지만, 전자 포획 준위 밀도가 충분히 낮은 것도 사용할 수 있다. 전자 포획 준위 밀도는 형성 방법에 의따라 상이하다.
도 3의 (C)에는, 도 1의 (C)에 나타내는 반도체 장치의 점 C로부터 점 D에 걸친 밴드도의 예를 도시한다. 또한, 형성 방법(또는 형성 조건)이 상이하면, 구성 원소가 동일하더라도 산소 결손량 등이 상이한 것에 의하여 페르미 준위가 상이한 경우도 있지만, 이하의 예에서는 동일한 것이라고 하기로 한다.
제2 절연층(102b)은, 전자 포획 준위(106)의 준위 밀도가 보다 높게 되는 형성 방법(또는 형성 조건)으로 형성되지만, 그 때문에, 제1 절연층(102a)과 제2 절연층(102b)의 계면, 제2 절연층(102b)과 제3 절연층(102c)의 계면의 전자 포획 준위 밀도가 높아진다.
그리고, 게이트 전극(103)의 전위 및 온도를 상기에 나타낸 것으로 하면, 도 3의 (D)에서 설명한 바와 같이, 반도체층(101)으로부터 전자 포획 준위(106)에 전자가 포획되어, 전자 포획층(102)은 음으로 대전한다.
또한, 도 1의 (D)와 같이, 절연체(102e) 중에 전기적으로 절연된 도전층(102d)을 갖는 경우에도, 상기와 마찬가지의 원리에 의하여 도전층(102d)에 전자가 포획된다. 도 4의 (C)에서는, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극과 동일하다.
게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면, 도 4의 (D)에 도시한 바와 같이 된다. 반도체층(101)에 존재하는 전자는, 보다 전위가 높은 게이트 전극(103)의 방향으로 이동하려고 한다. 그리고, 반도체층(101)으로부터 게이트 전극(103)의 방향으로 이동한 전자의 일부는 도전층(102d)에 포획된다. 즉, 도 1의 (D)에 도시하는 반도체 장치에 있어서, 도전층(102d)은 도 1의 (B)의 반도체 장치에 있어서의 전자 포획 준위(106)와 동등한 기능을 갖는다.
또한, 도전층(102d)의 일함수가 크면, 절연체(102e)와의 사이의 에너지 장벽이 높아져, 포획된 전자가 유출되는 것을 억제할 수 있다.
상기에 있어서, 제1 절연층(102a), 제2 절연층(102b), 제3 절연층(102c)은 각각 복수의 절연층으로 구성되어도 된다. 또한, 동일한 구성 원소로 이루어지지만 형성 방법이 상이한 복수의 절연층으로 구성되어도 된다.
예를 들어, 제1 절연층(102a)과 제2 절연층(102b)을 동일한 구성 원소를 포함하는 절연층(예를 들어, 산화하프늄)으로 구성하는 경우, 제1 절연층(102a)은 CVD법 또는 ALD법으로 형성하고, 제2 절연층(102b)은 스퍼터링법으로 형성해도 된다.
일반적으로 스퍼터링법으로 형성되는 절연층은 CVD법 또는 ALD법으로 형성되는 절연층보다도 결함을 많이 포함하여, 전자를 포획하는 성질이 강하다. 마찬가지의 이유로, 제2 절연층(102b)과 제3 절연층(102c)을 동일한 구성 원소를 포함하는 절연층으로 구성하는 경우, 제2 절연층(102b)은 스퍼터링법으로 형성하고, 제3 절연층(102c)은 CVD법 또는 ALD법으로 형성해도 된다.
또한, 제2 절연층(102b)을 동일한 구성 원소를 포함하는 복수의 절연층으로 구성하는 경우, 그 중 하나는 스퍼터링법으로 형성하고, 다른 하나는 CVD법 또는 ALD법으로 형성해도 된다.
또한, 제2 절연층(102b)에 미소 도전성 영역(104)이 존재하는 경우, 제2 절연층(102b)은 미소 도전성 영역(104)이 보다 많게 되는 재료(또는 형성 방법, 형성 조건)로 형성되지만, 그 때문에, 제1 절연층(102a)과 제2 절연층(102b)의 계면, 제2 절연층(102b)과 제3 절연층(102c)의 계면에도 많은 미소 도전성 영역(104)이 형성된다.
그리고, 게이트 전극(103)의 전위 및 온도를 상기에 나타낸 것으로 하면, 도 5의 (B)에서 설명한 바와 같이, 반도체층(101)으로부터 미소 도전성 영역(104)에 전자가 포획되어, 전자 포획층(102)은 음으로 대전한다.
이와 같이 전자 포획층(102)이 전자를 포획하면, 도 6의 (A)에 도시한 바와 같이 반도체 장치의 임계값 전압이 증가한다. 특히, 반도체층(101)이 밴드 갭이 큰 재료(와이드 밴드 갭 반도체)이면, 게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극의 전위와 동일하다고 했을 때의 소스 드레인 간의 전류(컷 오프 전류(Icut))를 대폭 저하시킬 수 있다.
예를 들어, 밴드 갭 3.2전자볼트의 In-Ga-Zn계 산화물이면, Icut 밀도(채널 폭 1㎛당 전류값)는 1zA/㎛(1×10-21A/㎛) 이하, 대표적으로는 1yA/㎛(1×10-24A/㎛) 이하로 할 수 있다.
도 6의 (A)는 전자 포획층(102)에서의 전자의 포획을 행하기 전과, 전자의 포획을 행한 후에 있어서의, 실온에서의 소스 전극 드레인 전극 간의 채널 폭 1㎛당 전류(Id)의 게이트 전극의 전위(Vg) 의존성을 모식적으로 나타낸 것이다. 또한, 소스 전극의 전위를 0V, 드레인 전극의 전위를 +1V라고 가정한다. 1fA보다 작은 전류는 직접적으로는 측정할 수 없지만, 기타 방법으로 측정한 값, 즉 서브 임계값 등을 바탕으로 추정할 수 있다. 또한, 이러한 측정 방법에 대해서는, 참고예를 참조하면 된다.
당초, 곡선(108)으로 나타낸 바와 같이, 반도체 장치의 임계값 전압은 Vth1이었지만, 전자의 포획을 행한 후에는 임계값 전압이 증가하여(플러스 방향으로 이동하여), Vth2로 된다. 또한, 이 결과, Vg=0에서의 전류 밀도는, 1aA/㎛(1×10-18A/㎛) 이하, 예를 들어 1zA/㎛ 내지 1yA/㎛로 된다.
예를 들어, 도 6의 (B)와 같이, 용량 소자(111)에 축적되는 전하를 트랜지스터(110)에서 제어하는 회로를 생각한다. 여기서, 용량 소자(111)의 전극 간의 누설 전류는 무시한다. 용량 소자(111)의 용량이 1fF이며, 용량 소자(111)의 트랜지스터(110)측의 전위가 +1V, Vd의 전위가 0V라고 가정한다.
트랜지스터(110)의 Id-Vg 특성이 도 6의 (A) 중의 곡선(108)으로 나타나는 것이며, 채널 폭이 0.1㎛이면 Icut는 약 1fA이고, 트랜지스터(110)의 이때의 저항은 약 1×1015Ω이다. 따라서, 트랜지스터(110)와 용량 소자(111)를 포함하는 회로의 시정수는 약 1초이다. 즉, 약 1초만에 용량 소자(111)에 축적되어 있었던 전하의 대부분이 상실되어 버리는 것을 의미한다.
트랜지스터(110)의 Id-Vg 특성이 도 6의 (A) 중의 곡선(109)으로 나타나는 것이며, 채널 폭이 0.1㎛이면 Icut는 약 1yA이고, 트랜지스터(110)의 이때의 저항은 약 1×1024Ω이다. 따라서, 트랜지스터(110)와 용량 소자(111)를 포함하는 회로의 시정수는 약 1×109초(=약 31년)이다. 즉, 10년 경과 후에도 용량 소자(111)에 축적되어 있었던 전하의 1/3은 남아있는 것을 의미한다.
즉, 트랜지스터와 용량 소자라는 단순한 회로이고, 또한, 그다지 과대한 전압을 인가하지 않더라도, 10년 간의 전하의 유지가 가능하다. 이는 각종 기억 장치에 사용할 수 있다. 예를 들어, 도 7에 도시한 바와 같은 메모리 셀에 사용할 수도 있다.
도 7의 (A)에 도시하는 메모리 셀은, 트랜지스터(121), 트랜지스터(122), 용량 소자(123)를 포함하며, 트랜지스터(121)는 도 1의 (A), 도 1의 (B) 또는 도 2의 (A)에 도시한 바와 같이, 전자 포획층(102)을 갖는 트랜지스터이다. 회로가 형성된 후에, 상기에 도시한 바와 같은 임계값 전압을 증가시키는 처리를 행하여, Icut를 저하시킨다. 또한, 도면에 도시한 바와 같이, 전자 포획층 중에 전자를 갖기 때문에, 임계값 전압이 변동된 트랜지스터는, 통상의 트랜지스터와는 상이한 기호를 사용한다.
도 7의 (A)에 도시하는 메모리 셀은 매트릭스형으로 형성되며, 예를 들어, n행 m열의 메모리 셀이면, 판독 워드선 Pn, 기입 워드선 Qn, 비트선 Rm, 소스선 Sm이 접속된다.
임계값 전압 보정은 이하와 같이 행하면 된다. 먼저, 모든 판독 워드선, 소스선, 비트선의 전위를 0V로 한다. 그리고, 메모리 셀이 형성된 웨이퍼 또는 칩을 적절한 온도로 유지하고, 모든 기입 워드선의 전위를 적절한 값(예를 들어, +3V)으로 하여 적절한 시간 유지한다. 이 결과, 임계값 전압이 적절한 값으로 된다.
또한, 메모리 셀은 도 7의 (B)에 도시한 바와 같은, 트랜지스터(124), 용량 소자(125)를 포함하는 것이어도 된다. 예를 들어, n행 m열의 메모리 셀이면, 워드선 Qn, 비트선 Rm, 소스선 Sn이 접속된다. 임계값 전압 제어의 방법은 도 7의 (A)의 것과 마찬가지로 할 수 있다. 또한, 트랜지스터(121) 및 트랜지스터(124)에 제2 게이트 전극을 설치하고, 제2 게이트 전극은, 임계값 전압 제어용 배선과 접속하여 모든 임계값 전압 제어용 배선이 접속되는 회로 배치로 함으로써, 모든 임계값 전압 제어용 배선의 전위는 동일한 값으로 되도록 해도 된다.
예를 들어, 도 8에 도시한 바와 같은 공정을 실시할 수 있다. 먼저, 도 8의 (A)에 도시한 바와 같이, 메모리 셀이 완성된 후, 초기 특성을 측정하여 양품을 선별한다. 여기서, 양품의 기준은 단선 등에 의한 회복 불가능한 동작 불량에 한정하면 된다. 아직, 임계값 전압이 적정화되어 있지 않기 때문에, 용량 소자의 전하를 장시간 유지할 수는 없지만, 그 점은 선별의 기준으로는 되지 않는다.
그 후, 도 8의 (B)에 도시한 바와 같이 전자를 주입한다. 즉, 전자 포획층에 적절한 양의 전자를 포획시킨다. 이 조작은 상술한 바와 같이 행한다. 이때, 게이트 전극(103)의 전위와, 소스 전극 또는 드레인 전극 중 낮은 쪽의 전위와의 차(게이트 전압)는 1V 이상 4V 미만이고, 또한 이 메모리 셀이 출하된 후에 있어서의 게이트 전압과 동일하거나 낮은 것으로 한다.
그 후, 도 8의 (C)에 도시한 바와 같이, 다시 측정을 행한다. 예정대로 임계값 전압이 증가하고 있는 것이 양품의 조건의 하나이다. 이 단계에서는, 임계값 전압에 이상이 있는 칩은 불량품으로서, 다시 전자 주입을 행해도 된다. 양품은 다이싱, 수지 밀봉 후, 패키지화하여 출하한다.
임계값 전압의 증가 폭은 전자 포획층(102)이 포획하는 전자 밀도에 따라 결정된다. 예를 들어, 도 1의 (B)에 도시하는 반도체 장치에 있어서, 제1 절연층(102a)과 제2 절연층(102b)의 계면에서만 전자가 포획되는 경우, 포획된 전자의 면 밀도를 Q, 제1 절연층의 유전율을 C라고 할 때, 임계값 전압은, Q/C만큼 증가한다.
또한, 상기와 같이 게이트 전극(103)의 전위에 의하여, 포획되는 전자의 양이 일정한 값으로 되므로, 게이트 전극(103)의 전위에 따라, 임계값 전압의 증가분을 제어할 수도 있다.
예를 들어, 게이트 전극(103)의 전위를 소스 전극과 드레인 전극의 전위보다 1.5V만큼 높게 하고, 온도를 150℃ 내지 250℃, 대표적으로는 200℃±20℃로 하는 경우를 생각한다. 전자 포획층(102)에 전자가 포획되기 전의 반도체 장치의 임계값 전압(제1 임계값 전압, Vth1)이 1.1V이었다고 하면, 당초에는 반도체층(101)에 채널이 형성되어 있어, 전자 포획층(102)에 전자가 포획된다. 그 후, 전자 포획층(102)에 포획되는 전자의 양이 증가하여, 채널이 소실된다. 이 단계에서, 전자 포획층(102)에서의 전자의 포획은 행해지지 않게 된다.
이 경우에는, 게이트 전극(103)의 전위가 소스 전극, 드레인 전극보다 1.5V 높은 단계에서 채널이 소실되므로, 임계값 전압이 1.5V로 된다. 또는, 전자 포획층(102)에 포획된 전자에 의하여, 임계값 전압이 0.4V만큼 높아졌다고 할 수 있다. 이와 같이 전자 포획층(102)에 포획된 전자에 따라 변화한 후의 임계값 전압을 제2 임계값 전압(Vth2)이라고 한다.
이러한 특성을 이용하면, 원래 상당한 변동이 있었던 복수의 반도체 장치의 임계값 전압을 적절한 범위 내에 수렴시킬 수도 있다. 예를 들어, 제1 임계값 전압이 1.2V, 1.1V, 0.9V인 3개의 반도체 장치가 있다고 하자. 이들 반도체 장치에, 상술한 조건에서 처리를 행하면, 각각의 반도체 장치의 임계값 전압이 1.5V를 크게 초과하는 전자의 포획은 발생하지 않으므로, 3개의 반도체 장치 모두 제2 임계값 전압을 1.5V 부근으로 할 수 있다. 이 경우, 이들 3개의 반도체 장치의 전자 포획층(102)에 포획되는 전자의 양(또는 전자의 면 밀도 등)은 상이하다.
게이트 전극(103)은 각종 재료를 사용할 수 있다. 예를 들어, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta 및 W 등의 도전층을 사용할 수 있다. 또한, 상기 게이트 전극은 상기 재료의 적층이어도 된다. 또한, 게이트 전극(103)에는 질소를 포함한 도전층을 사용해도 된다. 예를 들어, 게이트 전극(103)에 질화티타늄층 위에 텅스텐층의 적층, 질화 텅스텐층 위에 텅스텐층의 적층, 질화탄탈층 위에 텅스텐층의 적층 등을 사용할 수 있다.
또한, 반도체층(101)에 대향하는 게이트 전극(103)의 일함수는, 반도체 장치의 임계값 전압을 결정하는 요인의 하나이며, 일반적으로, 일함수가 작은 재료이면 임계값 전압이 작아진다. 그러나, 상술한 바와 같이, 전자 포획층(102)에 포획되는 전자의 양에 따라 임계값 전압을 조정할 수 있으므로, 게이트 전극(103)의 재료 선택의 폭이 넓어진다.
반도체층(101)은 각종 재료를 사용할 수 있다. 예를 들어, 실리콘이나 게르마늄, 실리콘게르마늄 이외에, 후술하는 각종 산화물 반도체를 사용할 수 있다.
전자 포획층(102)은 각종 재료를 사용할 수 있다. 예를 들어, 산화하프늄, 산화알루미늄, 산화탄탈, 알루미늄 실리케이트 등을 1종 이상 포함하는 절연층을 사용할 수 있다.
또한, 전자 포획층(102)이 적층 구조인 경우, 제1 절연층(102a)은, 예를 들어 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴 및 산화탄탈을 1종 이상 포함하는 절연층을 사용할 수 있다.
제2 절연층(102b)은, 예를 들어 산화하프늄, 산화알루미늄, 산화탄탈, 알루미늄 실리케이트 등을 1종 이상 포함하는 절연층을 사용할 수 있다.
제3 절연층(102c)은, 예를 들어 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴 및 산화탄탈을 1종 이상 포함하는 절연층을 사용할 수 있다.
도전층(102d)은 각종 재료를 사용할 수 있다. 예를 들어, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, Pt, Pd 등의 도전층을 사용할 수 있다. 또한, 상기 도전층(102d)은 상기 재료의 적층이어도 된다. 또한, 도전층(102d)에는 질소를 포함한 도전층을 사용해도 된다.
특히 일함수가 높은 재료로서, 백금, 팔라듐 등의 백금족 금속, 질화인듐, 질화아연, In-Zn계 산질화물, In-Ga계 산질화물, In-Ga-Zn계 산질화물 등의 질화물 등을 사용하면 된다.
절연체(102e)는 각종 재료를 사용할 수 있다. 예를 들어, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화탄탈을 사용할 수 있다.
이와 같이 전자 포획층(102)에 필요한 양의 전자를 포획시킨 반도체 장치는, 임계값 전압이 특정한 값인 것 이외에는, 통상의 MOS형 반도체 장치와 동일하다. 즉, 전자 포획층(102)은 게이트 절연층으로서 기능한다.
또한, 전자 포획층(102)에 전자를 포획시키는 처리는 상기에 한하지 않으며, 예를 들어, 반도체 장치의 소스 전극 또는 드레인 전극에 접속되는 배선 금속의 형성 후, 또는 전(前) 공정(웨이퍼 처리)의 종료 후, 또는 웨이퍼 다이싱 공정 후, 패키지 후 등, 공장 출하 전의 어느 한 단계에서 행하면 된다. 어떠한 경우에도, 그 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태 반도체 장치에 대하여 도면을 사용하여 설명한다. 또한, 이하에서는, 주로 톱 게이트 구조의 트랜지스터(기판과 게이트 전극 사이에 반도체층이 존재하는 트랜지스터)에 대하여 설명하지만, 보텀 게이트 구조의 트랜지스터(기판과 반도체층 사이에 게이트 전극이 존재하는 트랜지스터)이어도 된다. 또한, 제1 게이트 전극과 제2 게이트 전극을 갖고, 기판과 반도체층 사이에 제1 게이트 전극을, 제1 게이트 전극과 제2 게이트 전극 사이에 반도체층을 갖는 트랜지스터이어도 된다.
도 9의 (A) 내지 도 9의 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 9의 (A)는 상면도이며, 도 9의 (A)에 나타내는 일점쇄선 A-B의 단면이 도 9의 (B), 일점쇄선 C-D의 단면이 도 9의 (C)에 상당한다. 또한, 도 9의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부 요소를 생략하여 도시하고 있다. 또한, 일점쇄선 A-B 방향을 채널 길이 방향, 일점쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 9의 (A) 내지 도 9의 (C)에 도시하는 트랜지스터(450)는 기판(400)과, 기판(400) 위의 오목부 및 볼록부를 갖는 하지 절연층(402)과, 하지 절연층(402)의 볼록부 위의 산화물 반도체층(404a) 및 산화물 반도체층(404b)과, 산화물 반도체층(404a) 및 산화물 반도체층(404b) 위의 소스 전극(406a) 및 드레인 전극(406b)과, 하지 절연층(402)의 오목부, 하지 절연층(402)의 볼록부(또는 오목부)의 측면, 산화물 반도체층(404a)의 측면, 산화물 반도체층(404b)의 측면 및 산화물 반도체층(404b)의 상면, 소스 전극(406a) 및 드레인 전극(406b)과 접하는 산화물 반도체층(404c)과, 산화물 반도체층(404c) 위의 게이트 절연층(408)과, 게이트 절연층(408) 위에서 접하고, 산화물 반도체층(404b)의 상면 및 측면에 면하는 게이트 전극(410)과, 소스 전극(406a), 드레인 전극(406b), 및 게이트 전극(410) 위의 산화물 절연층(412)을 갖는다.
또한, 게이트 절연층(408)은 실시 형태 1의 도 1에서 설명한 전자 포획층으로서 기능한다. 여기서는, 게이트 절연층(408)은 CVD법에 의하여 형성된 절연층(실시 형태 1의 제1 절연층(102a)) 위에 스퍼터링법에 의하여 형성된 절연층(실시 형태 1의 제2 절연층(102b)), 그 위에 CVD법에 의하여 형성된 절연층(실시 형태 1의 제3 절연층(102c))의 적층이라고 가정한다. 그러나, 단일의 형성 방법(또는 형성 조건)으로 형성된 절연층이어도, 2개의 다른 형성 방법(또는 형성 조건)으로 형성된 2층의 적층이어도 된다. 예를 들어, 도 10의 (A) 내지 도 10의 (C)에 도시하는 트랜지스터이어도 된다.
또한, 동일한 구성 원소를 갖는 절연층의 적층이면, 일반적으로는 그 계면을 인식하는 것은 곤란하다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)을 총칭하여 다층 반도체층(404)이라고 호칭한다.
게이트 절연층(408)에 사용하는 재료를 비유전율이 큰 것으로 하면, 게이트 절연층(408)을 두껍게 할 수 있다. 예를 들어, 비유전율이 16인 산화하프늄을 사용함으로써, 비유전율이 3.9인 산화실리콘을 사용하는 경우에 비하여 약 4배 두껍게 하는 것이 가능하다. 이로 인하여, 포획된 전자의 유출을 방지하는 데 있어서 바람직하다. 또한, 게이트 절연층(408)의 막 두께는, 1㎚ 이상 100㎚ 이하, 대표적으로는 5㎚ 이상 20㎚ 이하이다.
또한, 채널 길이란, 상면도에 있어서, 반도체층과 게이트 전극이 중첩되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)의 거리를 말한다. 즉, 도 9의 (A)에서는, 채널 길이는, 산화물 반도체층(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a)와 드레인 전극(406b)의 거리로 된다. 채널 폭이란, 반도체층과 게이트 전극이 중첩되는 영역에서의, 소스 또는 드레인의 폭을 말한다. 즉, 도 9의 (A)에서는, 채널 폭은, 산화물 반도체층(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a) 또는 드레인 전극(406b)의 폭을 말한다.
게이트 절연층(408)을 전자 포획층으로서 기능시킴으로써, 실시 형태 1에서 설명한 바와 같이, 그 내부에 존재하는 전자 포획 준위에 전자를 포획할 수 있다. 이때, 전자 포획 준위에 포획되는 전자의 양은 게이트 전극(410)의 전위에 따라 제어할 수 있다.
게이트 전극(410)의 전위에 따라, 포획되는 전자의 양이 일정한 값으로 되기 때문에, 임계값 전압의 증가 폭을 제어할 수 있다.
또한, 게이트 전극(410)은 산화물 반도체층(404b)을 전기적으로 둘러싸, 온 전류가 높여진다. 이러한 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 또한, s-channel 구조에서는, 전류는 산화물 반도체층(404b)의 전체(벌크)를 흐른다. 산화물 반도체층(404b)의 내부를 전류가 흐름으로써, 계면 산란의 영향을 받기 어렵기 때문에, 높은 온 전류를 얻을 수 있다. 또한, 산화물 반도체층(404b)을 두껍게 하면, 온 전류를 향상시킬 수 있다.
또한, 트랜지스터의 채널 길이 및 채널 폭을 미세화할 때, 레지스트 마스크를 후퇴시키면서 전극이나 반도체층 등을 가공하면, 전극이나 반도체층 등의 상단부가 둥그스름해지는(곡면을 갖는) 경우가 있다. 이와 같은 구성으로 됨으로써, 산화물 반도체층(404b) 위에 형성되는 게이트 절연층(408), 게이트 전극(410) 및 산화물 절연층(412)의 피복성을 향상시킬 수 있다. 또한, 소스 전극(406a) 및 드레인 전극(406b)의 단부에 발생할 우려가 있는 전계 집중을 완화할 수 있어, 트랜지스터의 열화를 억제할 수 있다.
또한, 트랜지스터를 미세화함으로써, 집적도를 높여 고밀도화할 수 있다. 예를 들어, 트랜지스터의 채널 길이를 100㎚ 이하, 바람직하게는 40㎚ 이하, 더욱 바람직하게는 30㎚ 이하, 보다 바람직하게는 20㎚ 이하로 하고, 또한 트랜지스터의 채널 폭을 100㎚ 이하, 바람직하게는 40㎚ 이하, 더욱 바람직하게는 30㎚ 이하, 보다 바람직하게는 20㎚ 이하로 한다. 본 발명의 일 형태에 관한 트랜지스터는, 채널 폭이 상기와 같이 축소되어 있더라도, s-channel 구조를 가짐으로써 온 전류를 높일 수 있다.
기판(400)은 단순한 지지 재료에 한하지 않으며, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 된다. 이 경우, 트랜지스터(450)의 게이트 전극(410), 소스 전극(406a) 및 드레인 전극(406b) 중 적어도 하나는, 상술한 다른 디바이스와 전기적으로 접속되어 있어도 된다.
하지 절연층(402)은 기판(400)으로부터의 불순물의 확산을 방지하는 역할을 갖는 것 외에, 다층 반도체층(404)에 산소를 공급하는 역할을 담당할 수 있다. 또한 상술한 바와 같이, 기판(400)이 다른 디바이스가 형성된 기판인 경우, 하지 절연층(402)은 층간 절연층으로서의 기능도 갖는다. 그 경우, 하지 절연층(402)의 표면에는 요철이 형성되기 때문에, 표면이 평탄해지도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
또한, 트랜지스터(450)의 채널이 형성되는 영역에 있어서, 다층 반도체층(404)은 기판(400)측으로부터 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)이 적층된 구조를 갖고 있다. 또한, 산화물 반도체층(404b)은 산화물 반도체층(404a) 및 산화물 반도체층(404c)으로 둘러싸여 있는 구조로 되어 있다. 또한, 도 9의 (C)에 도시한 바와 같이 게이트 전극(410)은 산화물 반도체층(404b)을 전기적으로 둘러싸는 구조로 되어 있다.
여기서, 일례로서는, 산화물 반도체층(404b)에는, 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다도 전자 친화력(진공 준위로부터 전도대 하단부까지의 에너지)이 큰 산화물 반도체를 사용한다. 전자 친화력은, 진공 준위와 가전자대 상단부의 에너지 차(이온화 포텐셜)에서, 전도대 하단부와 가전자대 상단부의 에너지 차(에너지 갭)를 차감한 값으로서 구할 수 있다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)은, 산화물 반도체층(404b)을 구성하는 금속 원소를 1종 이상 포함하고, 예를 들어 전도대 하단부의 에너지가 산화물 반도체층(404b)보다도, 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 하나 이상이며, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 하나 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이러한 구조에 있어서, 게이트 전극(410)에 전계를 인가하면, 다층 반도체층(404) 중, 전도대 하단부의 에너지가 가장 작은 산화물 반도체층(404b)에 채널이 형성된다. 즉, 산화물 반도체층(404b)과 게이트 절연층(408) 사이에 산화물 반도체층(404c)이 형성되어 있는 것에 의하여, 트랜지스터의 채널이 게이트 절연층(408)과 접하지 않는 영역에 형성되는 구조로 된다.
또한, 산화물 반도체층(404a)은 산화물 반도체층(404b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(404b)과 하지 절연층(402)이 접했을 경우의 계면과 비교하여, 산화물 반도체층(404b)과 산화물 반도체층(404a)의 계면에 계면 준위를 형성하기 어려워진다. 해당 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 임계값 전압이 변동하는 경우가 있다. 따라서, 산화물 반도체층(404a)을 형성함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 변동을 저감시킬 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(404c)은, 산화물 반도체층(404b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(404b)과 게이트 절연층(408)이 접했을 경우의 계면과 비교하여, 산화물 반도체층(404b)과 산화물 반도체층(404c)의 계면에서는 캐리어의 산란이 일어나기 어려워진다. 따라서, 산화물 반도체층(404c)을 형성함으로써, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)에는, 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf를 산화물 반도체층(404b)보다도 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는, 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물 반도체층에 발생하는 것을 억제하는 기능을 갖는다. 즉, 산화물 반도체층(404a) 및 산화물 반도체층(404c)은, 산화물 반도체층(404b)보다도 산소 결손이 발생하기 어렵다고 할 수 있다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)이 적어도 인듐, 아연 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물일 때, 산화물 반도체층(404a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(404b)을 In:M:Zn=x2:y2:z2[원자수비], 산화물 반도체층(404c)을 In:M:Zn=x3:y3:z3[원자수비]라고 하면, y1/x1 및 y3/x3이 y2/x2보다도 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다도 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 이때, 산화물 반도체층(404b)에 있어서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상으로 되면 트랜지스터의 전계 효과 이동도가 저하되어 버리기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한, 산화물 반도체층(404b)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)의 두께는, 3㎚ 이상 100㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하로 한다. 또한, 산화물 반도체층(404b)의 두께는, 3㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 100㎚ 이하, 더욱 바람직하게는 3㎚ 이상 50㎚ 이하로 한다. 또한, 산화물 반도체층(404b)은, 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다 두꺼운 쪽이 바람직하다.
산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)에는, 예를 들어 인듐, 아연 및 갈륨을 포함한 산화물 반도체를 사용할 수 있다. 특히, 산화물 반도체층(404b)에 인듐을 포함시키면, 캐리어 이동도가 높아지기 때문에 바람직하다.
또한, 산화물 반도체층을 사용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 중의 불순물 농도를 저감하고, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가, 1×1017/㎤ 미만인 것, 바람직하게는 1×1015/㎤ 미만인 것, 더욱 바람직하게는 1×1013/㎤ 미만인 것을 가리킨다.
또한, 산화물 반도체층에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물로 된다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하여, 캐리어 밀도를 증대시켜 버린다. 또한, 실리콘은 산화물 반도체층 중에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩으로 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)의 층 중이나, 각각의 계면에 있어서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS(Secondary Ion Mass Spectrometry) 분석에 있어서, 예를 들어 산화물 반도체층의 어느 깊이에 있어서, 또는 산화물 반도체층의 어느 영역에 있어서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖고 있는 것이 바람직하다. 또한, 수소 농도는, 예를 들어 산화물 반도체층의 어느 깊이에 있어서, 또는 산화물 반도체층의 어느 영역에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하로 하는 부분을 갖고 있는 것이 바람직하다. 또한, 질소 농도는, 예를 들어 산화물 반도체층의 어느 깊이에 있어서, 또는 산화물 반도체층의 어느 영역에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하로 하는 부분을 갖고 있는 것이 바람직하다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시키는 경우가 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 예를 들어 산화물 반도체층의 어느 깊이에 있어서, 또는 산화물 반도체층의 어느 영역에 있어서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖고 있으면 된다. 또한, 예를 들어 산화물 반도체층의 어느 깊이에 있어서, 또는 산화물 반도체층의 어느 영역에 있어서, 탄소 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖고 있으면 된다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체층을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널폭으로 규격화한 오프 전류를 수 yA/㎛ 내지 수 zA/㎛로까지 저감하는 것이 가능하게 된다.
이어서, 다층 반도체층(404)의 밴드 구조를 설명한다. 밴드 구조의 해석은, 산화물 반도체층(404a) 및 산화물 반도체층(404c)에 상당하는 층으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물, 산화물 반도체층(404b)에 상당하는 층으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하여, 다층 반도체층(404)에 상당하는 적층을 제작하여 행하고 있다.
산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)의 막 두께는 각각 10㎚로 하고, 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정하였다. 또한, 진공 준위와 가전자대 상단부의 에너지차는, 자외선 광전자 분광 분석(UPS:Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정하였다.
도 11의 (A)는 진공 준위와 가전자대 상단부의 에너지차와, 각 층의 에너지 갭의 차분으로서 산출되는 진공 준위와 전도대 하단부의 에너지차(전자 친화력)로부터 모식적으로 도시되는 밴드 구조의 일부이다. 도 11의 (A)는 산화물 반도체층(404a) 및 산화물 반도체층(404c)과 접하여, 산화실리콘층을 형성한 경우의 밴드도이다. 여기서, Evac은 진공 준위의 에너지, EcI1은, 게이트 절연층(408)(예를 들어, 산화하프늄)의 전도대 하단부의 에너지, EcS1은 산화물 반도체층(404a)의 전도대 하단부의 에너지, EcS2는 산화물 반도체층(404b)의 전도대 하단부의 에너지, EcS3은 산화물 반도체층(404c)의 전도대 하단부의 에너지, EcI2는 하지 절연층(402)(예를 들어, 산화실리콘)의 전도대 하단부의 에너지이다.
도 11의 (A)에 도시한 바와 같이, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)에 있어서, 전도대 하단부의 에너지가 연속적으로 변화한다. 이것은, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)을 구성하는 원소가 공통함으로써, 산소가 서로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)은 조성이 다른 층의 적층체이지만, 물성적으로 연속이라고 할 수도 있다.
주성분을 공통으로 하여 적층된 다층 반도체층(404)은, 각 층을 단순히 적층하는 것은 아니고 연속 접합(여기서는 특히 전도대 하단부의 에너지가 각 층 사이에서 연속적으로 변화하는 U자형 웰 구조(U Shape Well))이 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 가령, 적층된 다층 반도체층의 층간에 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 트랩 또는 재결합에 의해 소멸되어 버린다.
또한, 도 11의 (A)에서는, EcS1과 EcS3가 마찬가지인 경우에 대하여 나타냈지만, 각각 달라도 된다. 예를 들어, EcS3보다도 EcS1이 높은 에너지를 갖는 경우, 밴드 구조의 일부는, 도 11의 (B)와 같이 나타난다.
예를 들어, EcS1=EcS3인 경우에는, 산화물 반도체층(404a) 및 산화물 반도체층(404c)에 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:6:4 또는 1:9:6(원자수비), 산화물 반도체층(404b)에 In:Ga:Zn=1:1:1 또는 3:1:2(원자수비)의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, EcS1>EcS3인 경우에는, 산화물 반도체층(404a)에 In:Ga:Zn=1:6:4 또는 1:9:6(원자수비), 산화물 반도체층(404b)에 In:Ga:Zn=1:1:1 또는 3:1:2(원자수비), 산화물 반도체층(404c)에 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4(원자수비)의 In-Ga-Zn 산화물 등을 사용할 수 있다.
도 11의 (A), 도 11의 (B)로부터, 다층 반도체층(404)에서의 산화물 반도체층(404b)이 웰로 되고, 다층 반도체층(404)을 사용한 트랜지스터에 있어서, 채널이 산화물 반도체층(404b)에 형성되는 것을 알 수 있다. 또한, 다층 반도체층(404)은 전도대 하단부의 에너지가 연속적으로 변화하고 있기 때문에, U자형 웰이라고 부를 수 있다. 또한, 이와 같은 구성으로 형성된 채널을 매립 채널이라고 할 수도 있다.
또한, 산화물 반도체층(404a) 및 산화물 반도체층(404c)과, 전자 친화력이 크게 다른 절연층의 계면 근방에는, 불순물이나 결함에 기인한 포획 준위가 형성될 수 있다. 산화물 반도체층(404a) 및 산화물 반도체층(404c)이 있음으로써, 산화물 반도체층(404b)과 상기 포획 준위를 멀리 할 수 있다. 단, EcS1 또는 EcS3와, EcS2의 에너지차가 작은 경우, 산화물 반도체층(404b)의 전자가 상기 에너지차를 초과하여 포획 준위에 도달하는 경우가 있다. 전자가 포획 준위에 포획됨으로써, 절연층 계면에 마이너스의 고정 전하가 발생하고, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트되어 버린다.
따라서, 트랜지스터의 임계값 전압의 변동을 저감하기 위해서는, EcS1 및 EcS3와, EcS2 사이에 에너지차를 두는 것이 필요해진다. 각각의 상기 에너지차는, 0.1eV 이상이 바람직하고, 0.15eV 이상이 보다 바람직하다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)에는, 결정부가 포함되는 것이 바람직하다. 특히 c축으로 배향한 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 다층 반도체층(404)에 In-Ga-Zn 산화물을 사용하는 경우에는, In의 게이트 절연층에의 확산을 방지하기 위해서, 산화물 반도체층(404c)은 산화물 반도체층(404b)보다도 In이 적은 조성으로 하는 것이 바람직하다.
소스 전극(406a) 및 드레인 전극(406b)에는, 산소와 결합할 수 있는 도전 재료를 사용하는 것이 바람직하다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 상기 재료에 있어서, 특히 산소와 결합하기 쉬운 Ti나, 후의 프로세스 온도를 비교적 높게 할 수 있는 것 등으로부터, 융점이 높은 W를 사용하는 것이 보다 바람직하다. 또한, 산소와 결합할 수 있는 도전 재료에는, 산소가 확산될 수 있는 재료도 포함된다.
산소와 결합할 수 있는 도전 재료와 다층 반도체층을 접촉시키면, 다층 반도체층 중의 산소가, 산소와 결합할 수 있는 도전 재료측으로 확산되는 현상이 일어난다. 상기 현상은, 온도가 높을수록 현저하게 일어난다. 트랜지스터의 제작 공정에는, 몇 가지의 가열 공정이 있는 것으로부터, 상기 현위에 의해, 다층 반도체층의 소스 전극 또는 드레인 전극과 접촉한 근방의 영역에 산소 결손이 발생하고, 층 중에 약간 포함되는 수소와 그 산소 결손이 결합함으로써 그 영역은 n형화한다. 따라서, n형화한 상기 영역은 트랜지스터의 소스 영역 또는 드레인 영역으로서 작용시킬 수 있다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생에 의해 n형화한 영역이 트랜지스터의 채널 길이 방향으로 연장됨으로써 단락되어 버리는 경우가 있다. 이 경우, 트랜지스터의 전기 특성에는, 임계값 전압의 시프트에 의해, 실용적인 게이트 전압으로 온/오프의 제어를 할 수 없는 상태(도통 상태)가 나타난다. 그로 인해, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는, 소스 전극 및 드레인 전극에 산소와 결합할 수 있는 도전 재료를 사용하는 것이 반드시 바람직하다고는 할 수 없는 경우가 있다.
이러한 경우에는 소스 전극(406a) 및 드레인 전극(406b)에는, 상술한 재료보다도 산소와 결합하기 어려운 도전 재료를 사용하는 것이 바람직하다. 상기 도전 재료로서는, 예를 들어 질화탄탈, 질화티타늄, 또는 루테늄을 포함하는 재료 등을 사용할 수 있다. 또한, 상기 도전 재료가 산화물 반도체층(404b)과 접촉하는 경우에는, 소스 전극(406a) 및 드레인 전극(406b)을, 그 도전 재료와 전술한 산소와 결합할 수 있는 도전 재료를 적층하는 구성으로 해도 된다.
하지 절연층(402)에는, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴 및 산화탄탈을 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 게이트 절연층(408)에는, 산화하프늄, 산화알루미늄, 알루미늄 실리케이트 등을 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 게이트 절연층의 막 두께는, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 20㎚ 이하이다.
게이트 전극(410)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta 및 W 등의 도전층을 사용할 수 있다. 또한, 상기 게이트 전극은, 상기 재료의 적층이어도 된다. 또한, 게이트 전극(410)에는, 질소를 포함한 도전층을 사용해도 된다. 예를 들어, 게이트 전극(410)에 질화티타늄층 위에 텅스텐층의 적층, 질화 텅스텐층 위에 텅스텐층의 적층, 질화탄탈층 위에 텅스텐층의 적층 등을 사용할 수 있다.
게이트 절연층(408) 및 게이트 전극(410) 위에는 산화물 절연층(412)이 형성되어 있어도 된다. 상기 산화물 절연층에는, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴 및 산화탄탈을 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 상기 산화물 절연층은 상기 재료의 적층이어도 된다.
여기서, 산화물 절연층(412)은 과잉 산소를 갖는 것이 바람직하다. 과잉 산소를 포함하는 산화물 절연층이란, 가열 처리 등에 의해 산소를 방출할 수 있는 산화물 절연층을 말한다. 바람직하게는, 승온 탈리 가스 분광법 분석에 의해, 산소 원자로 환산해서의 산소의 방출량이 1.0×1019atoms/㎤ 이상인 층으로 한다. 또한, 상기 승온 탈리 가스 분광법 분석 시에 있어서의 기판 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 상기 산화물 절연층으로부터 방출되는 산소는 게이트 절연층(408)을 경유하여 다층 반도체층(404)의 채널 형성 영역에 확산 시킬 수 있는 점에서, 채널 형성 영역에 산소 결손이 형성된 경우에 있어서도 산소를 보충할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치를 고집적화하기 위해서는 트랜지스터의 미세화가 필수적이다. 한편, 트랜지스터의 미세화에 의해 트랜지스터의 전기 특성이 악화되는 것이 알려져 있으며, 채널폭이 축소되면 온 전류가 저하된다.
그러나, 본 발명의 일 형태의 트랜지스터에서는, 전술한 바와 같이, 산화물 반도체층(404b)의 채널이 형성되는 영역을 덮도록 산화물 반도체층(404c)이 형성되어 있고, 채널이 형성되는 영역과 게이트 절연층이 접하지 않는 구성으로 되어 있다. 그로 인해, 채널이 형성되는 영역과 게이트 절연층의 계면에서 발생하는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하면, 산화물 반도체층에 포함되는 캐리어수의 감소에 따라, 전계 효과 이동도의 저하가 우려된다. 그러나, 본 발명의 일 형태의 트랜지스터에 있어서는, 산화물 반도체층에 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체층의 전체적으로 게이트 전계를 인가시키게 되어, 전류는 산화물 반도체층의 벌크를 흐른다. 이에 의해, 고순도 진성화에 의한, 전기 특성의 변동의 억제를 달성하면서, 트랜지스터의 전계 효과 이동도의 향상을 도모하는 것이 가능하게 된다.
또한, 본 발명의 일 형태의 트랜지스터는, 산화물 반도체층(404b)을 산화물 반도체층(404a) 위에 형성함으로써 계면 준위를 형성하기 어렵게 하는 효과나, 산화물 반도체층(404b)을 3층 구조의 중간층으로 함으로써 상하로부터의 불순물 혼입의 영향을 배제할 수 있는 효과 등을 아울러서 갖는다. 그로 인해, 산화물 반도체층(404b)은 산화물 반도체층(404a)과 산화물 반도체층(404c)으로 둘러싸인 구조로 되고, 상술한 트랜지스터의 온 전류의 향상에 더하여, 임계값 전압의 안정화나, S값을 작게 할 수 있다. 따라서, Icut를 낮출 수 있어, 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 임계값 전압이 안정화되는 것으로부터, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
또한, 도 12에 나타내는 트랜지스터(470)를 사용할 수도 있다. 도 12의 (A) 내지 도 12의 (C)는 트랜지스터(470)의 상면도 및 단면도이다. 도 12의 (A)는 상면도이며, 도 12의 (A)에 나타내는 일점쇄선 A-B의 단면이 도 12의 (B), 일점쇄선 C-D의 단면이 도 12의 (C)에 상당한다. 또한, 도 12의 (A)의 상면도에서는, 도면의 명료화를 위해 일부 요소를 생략하여 도시하고 있다.
트랜지스터(470)는 소스 전극(406a) 및 드레인 전극(406b)을 형성했을 때, 하지 절연층(402)이 에칭되어 있지 않은 형상으로 되어 있다.
오버 에칭에 의해, 하지 절연층(402)을 에칭시키지 않도록 하기 위해서는, 하지 절연층(402)의 에칭레이트를, 소스 전극(406a) 및 드레인 전극(406b)으로 되는 도전층의 에칭레이트보다 충분히 작게 하면 된다.
또한, 본 실시 형태에서는, 산화물 반도체층(404b)을 산화물 반도체층(404a) 및 산화물 반도체층(404c) 사이에 두고 있는 구성이었지만 이에 한정되지 않고, 산화물 반도체층(404a) 및 산화물 반도체층(404c)을 갖지 않고 산화물 반도체층(404b)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 된다.
또한, 여기에서는 전자 포획층의 내부에 존재하는 전자 포획 준위에 전자를 포획하는 설명을 했지만 이에 한정되지 않고, 전자 포획 준위를 실시 형태 1에서 설명한 미소 도전성 영역으로 치환하는 것도 가능하다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 2에서 설명한 도 9에 나타내는 트랜지스터(450)의 제작 방법에 대해서, 도 13 및 도 14를 사용하여 설명한다.
먼저, 기판(400) 위에 하지 절연층(402)을 형성한다(도 13의 (A) 참조).
기판(400)에는, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을 사용해도 된다.
하지 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈 등의 산화물 절연층, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등의 질화물 절연층, 또는 상기 재료를 혼합한 층을 사용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 되고, 적어도 다층 반도체층(404)과 접하는 상층은 다층 반도체층(404)에의 산소의 공급원으로 될 수 있는 과잉 산소를 포함하는 재료로 형성하는 것이 바람직하다.
또한, 하지 절연층(402)에 이온 주입법, 이온 도핑법, 플라즈마 이멀전 이온 주입법 등을 사용하여 산소를 첨가해도 된다. 산소를 첨가함으로써, 하지 절연층(402)으로부터 다층 반도체층(404)에의 산소의 공급을 더욱 용이하게 할 수 있다.
또한, 기판(400)의 표면이 절연체이며, 나중에 설치하는 다층 반도체층(404)에의 불순물 확산의 영향이 없는 경우에는, 하지 절연층(402)을 설치하지 않는 구성으로 할 수 있다.
이어서, 하지 절연층(402) 위에 산화물 반도체층(404a), 산화물 반도체층(404b)을 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용하여 형성한다(도 13의 (B) 참조). 이때, 도시한 바와 같이 하지 절연층(402)을 약간 과도하게 에칭해도 된다. 하지 절연층(402)을 과도하게 에칭함으로써, 나중에 형성하는 게이트 전극(410)으로 산화물 반도체층(404c)을 덮기 쉽게 할 수 있다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b)을 섬형상으로 형성할 때, 먼저 산화물 반도체층(404b) 위에 하드 마스크로 되는 층(예를 들어 텅스텐층) 및 레지스트 마스크를 설치하고, 하드 마스크로 되는 층을 에칭하여 하드 마스크를 형성하고, 그 후, 레지스트 마스크를 제거하고, 하드 마스크를 마스크로 하여 산화물 반도체층(404a), 산화물 반도체층(404b)을 에칭한다. 그 후, 하드 마스크를 제거한다. 이때, 에칭함에 따라 서서히 하드 마스크가 축소되어 가기 때문에, 자연스럽게 하드 마스크의 단부가 둥그스름해져서, 곡면을 갖는다. 이에 수반하여, 산화물 반도체층(404b)의 형상도 상단부가 둥그스름해져서, 곡면을 갖는다. 이와 같은 구성이 됨으로써, 산화물 반도체층(404b) 위에 형성되는, 산화물 반도체층(404c), 게이트 절연층(408), 게이트 전극(410), 산화물 절연층(412)의 피복성이 향상되어, 절단 등의 형상 불량의 발생을 방지할 수 있다. 또한, 소스 전극(406a) 및 드레인 전극(406b)의 단부에 발생할 우려가 있는 전계 집중을 완화할 수 있으며, 트랜지스터의 열화를 억제할 수 있다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b)의 적층, 및 후의 공정으로 형성하는 산화물 반도체층(404c)을 포함시킨 적층에 있어서 연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 형성 장치(예를 들어 스퍼터링 장치)를 사용하여 각 층을 대기에 접촉시키지 않고 연속해서 적층하는 것이 필요해진다. 스퍼터링 장치에서의 각 챔버는, 산화물 반도체에 있어서 불순물로 되는 물 등을 가능한 한 제거하기 위해, 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7㎩ 내지 1×10-4㎩ 정도까지)할 수 있는 것, 또한 형성되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계부터 챔버 내에 탄소 성분이나 수분 등을 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는, 챔버 내를 고진공 배기할뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하로까지 고순도화한 가스를 사용함으로써 산화물 반도체층에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
산화물 반도체층(404a), 산화물 반도체층(404b), 및 후의 공정으로 형성되는 산화물 반도체층(404c)에는, 실시 형태 2에서 설명한 재료를 사용할 수 있다. 예를 들어, 산화물 반도체층(404a)에 In:Ga:Zn=1:3:4 또는 1:3:2[원자수비]의 In-Ga-Zn 산화물, 산화물 반도체층(404b)에 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물, 산화물 반도체층(404c)에 In:Ga:Zn=1:3:4 또는 1:3:2[원자수비]의 In-Ga-Zn 산화물을 사용할 수 있다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)으로서 사용할 수 있는 산화물 반도체는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는, In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위해서, 그들과 함께, 스테빌라이저를 포함하는 것이 바람직하다.
스테빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다. 또한, 본 명세서에 있어서는, In-Ga-Zn 산화물로 구성한 층을 IGZO층이라고도 칭한다.
또한, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용해도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용해도 된다.
단, 실시 형태 2에 상세를 기재한 바와 같이, 산화물 반도체층(404a) 및 산화물 반도체층(404c)은, 산화물 반도체층(404b)보다도 전자 친화력이 작아지도록 재료를 선택한다.
또한, 산화물 반도체층의 형성에는, 스퍼터링법을 사용하는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 형성 시에 발생하는 티끌을 저감할 수 있고, 또한 막 두께 분포도 균일하게 하는 것으로부터 DC 스퍼터링법을 사용하는 것이 바람직하다.
산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)으로서 In-Ga-Zn 산화물을 사용하는 경우, In, Ga, Zn의 원자수비로서는, 예를 들어 In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, In:Ga:Zn=3:1:2, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:4:3, In:Ga:Zn=1:5:4, In:Ga:Zn=1:6:6, In:Ga:Zn=2:1:3, In:Ga:Zn=1:6:4, In:Ga:Zn=1:9:6, In:Ga:Zn=1:1:4, In:Ga:Zn=1:1:2 중 어느 하나의 재료를 사용하여, 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 전자 친화력이 산화물 반도체층(404b)보다도 작아지도록 하면 된다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이라는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2를 만족한다는 것을 말한다. r로서는, 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
또한, 산화물 반도체층(404b)은, 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다도 인듐의 함유량을 많게 하면 된다. 산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고 있고, In의 함유율을 많게 함으로써, 보다 많은 s 궤도가 중첩되기 때문에, In이 Ga보다도 많은 조성으로 되는 산화물은 In이 Ga와 동등하거나 또는 적은 조성으로 되는 산화물과 비교하여 이동도가 높아진다. 그로 인해, 산화물 반도체층(404b)에 인듐의 함유량이 많은 산화물을 사용함으로써 높은 이동도의 트랜지스터를 실현할 수 있다.
이하에서는, 산화물 반도체층의 구조에 대하여 설명한다.
또한, 본 명세서에 있어서, 「평행」이란, 두개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, 「수직」이란, 두개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
산화물 반도체층은, 비단결정 산화물 반도체층과 단결정 산화물 반도체층으로 크게 구별된다. 비단결정 산화물 반도체층이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층, 다결정 산화물 반도체층, 미결정(microcrystalline) 산화물 반도체층, 비정질 산화물 반도체층 등을 말한다.
우선, CAAC-OS층에 대하여 설명한다.
CAAC-OS층은, 복수의 결정부를 갖는 산화물 반도체층 중 하나이며, 대부분의 결정부는, 1변이 100㎚ 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS층에 포함되는 결정부는, 1변이 10㎚ 미만, 5㎚ 미만 또는 3㎚ 미만인 입방체 내에 수용되는 크기의 경우도 포함된다.
CAAC-OS층을 투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS층은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS층을, 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층형상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS층을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS층의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS층을, 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각형상 또는 육각형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS층의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS층에 대하여 X선 회절(XRD:X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS층의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향해 있는 것을 확인할 수 있다.
한편, CAAC-OS층에 대하여 c축으로 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체층이면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS층의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS층에서는, 다른 결정부 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향해 있는 것을 알 수 있다. 따라서, 전술한 단면 TEM 관찰에서 확인된 층형상으로 배열한 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS층을 형성했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS층의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터와 평행해지지 않는 경우도 있다.
또한, CAAC-OS층 중의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS층의 결정부가, CAAC-OS층의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다도 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS층에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS층 중 일부에, c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. CAAC-OS층은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS층은 불순물 농도가 낮은 산화물 반도체층이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체층의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체층을 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체층으로부터 산소를 빼앗는 것에 의해 산화물 반도체층의 원자 배열을 흩뜨려서, 결정성을 저하시키는 요인으로 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체층 내부에 포함되면, 산화물 반도체층의 원자 배열을 흩뜨려서, 결정성을 저하시키는 요인으로 된다. 또한, 산화물 반도체층에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원으로 되는 경우가 있다.
또한, CAAC-OS층은, 결함 준위 밀도가 낮은 산화물 반도체층이다. 예를 들어, 산화물 반도체층 중의 산소 결손은, 캐리어 트랩으로 되는 것이나, 수소를 포획함으로써 캐리어 발생원으로 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 칭한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체층을 사용한 트랜지스터는, 임계값 전압이 마이너스로 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은, 캐리어 포획이 적다. 그로 인해, 상기 산화물 반도체층을 사용한 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터로 된다. 또한, 산화물 반도체층의 캐리어 포획에 포획된 전하는, 방출할 때까지 필요로 하는 시간이 길어, 마치 고정 전하처럼 구는 경우가 있다. 그로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체층을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS층을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
이어서, 미결정 산화물 반도체층에 대하여 설명한다.
미결정 산화물 반도체층은, TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체층에 포함되는 결정부는, 1㎚ 이상 100㎚ 이하, 또는 1㎚ 이상 10㎚ 이하인 크기인 경우가 많다. 특히, 1㎚ 이상 10㎚ 이하, 또는 1㎚ 이상 3㎚ 이하인 미결정인 나노 결정(nc:nanocrystal)을 갖는 산화물 반도체층을, nc-OS(nanocrystalline Oxide Semiconductor)층이라고 칭한다. 또한, nc-OS층은, 예를 들어 TEM에 의한 관찰상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS층은, 미소(microscopic) 영역(예를 들어, 1㎚ 이상 10㎚ 이하인 영역, 특히 1㎚ 이상 3㎚ 이하인 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한, nc-OS층은, 다른 결정부 사이에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, 층 전체에서 배향성이 보이지 않는다. 따라서, nc-OS층은 분석 방법에 따라서는, 비정질 산화물 반도체층과 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS층에 대하여 결정부보다도 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS층에 대하여 결정부보다도 큰 프로브 직경(예를 들어 50㎚ 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS층에 대하여 결정부의 크기와 근사하거나 결정부보다 작은 프로브 직경(예를 들어 1㎚ 이상 30㎚ 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또한, nc-OS층에 대하여 나노 빔 전자선 회절을 행하면, 원을 그리도록(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS층에 대하여 나노 빔 전자선 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS층은 비정질 산화물 반도체층보다도 규칙성이 높은 산화물 반도체층이다. 그로 인해, nc-OS층은 비정질 산화물 반도체층보다도 결함 준위 밀도가 낮아진다. 단, nc-OS층은 다른 결정부 사이에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, nc-OS층은 CAAC-OS층과 비교하여 결함 준위 밀도가 높아진다.
또한, 산화물 반도체층은, 예를 들어 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중, 2종 이상을 갖는 적층이어도 된다.
CAAC-OS층은, 예를 들어 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여, 스퍼터링법에 의해 형성할 수 있다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면으로부터 벽개하여, ab면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자는 대전하고 있기 때문에 플라즈마 속에서 응집하지 않고, 결정 상태를 유지한 채 기판에 도달하여, CAAC-OS층을 형성할 수 있다.
산화물 반도체층(404b)의 형성 후에, 제1 가열 처리를 행해도 된다. 제1 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 된다. 또한, 제1 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보충하기 위해 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 된다. 제1 가열 처리에 의해, 산화물 반도체층(404b)의 결정성을 높이고, 또한 하지 절연층(402), 산화물 반도체층(404a)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체층(404b)을 형성하는 에칭 전에 제1 가열 공정을 행해도 된다.
이어서, 산화물 반도체층(404a) 및 산화물 반도체층(404b) 위에 소스 전극(406a) 및 드레인 전극(406b)으로 되는 제1 도전층을 형성한다. 제1 도전층으로서는, Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의해 100㎚의 티타늄층을 형성한다. 또한 CVD법에 의해 텅스텐층을 형성해도 된다.
이어서, 제1 도전층을 산화물 반도체층(404b) 위에서 분단하도록 에칭하여, 소스 전극(406a) 및 드레인 전극(406b)을 형성한다(도 13의 (C) 참조).
이어서, 산화물 반도체층(404b), 소스 전극(406a) 및 드레인 전극(406b) 위에 산화물 반도체층(403c)을 형성한다.
또한, 산화물 반도체층(403c)을 형성한 후에 제2 가열 처리를 행해도 된다. 제2 가열 처리는, 제1 가열 처리와 마찬가지의 조건으로 행할 수 있다. 제2 가열 처리에 의해, 산화물 반도체층(403c)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체층(404a) 및 산화물 반도체층(404b)으로부터, 수소나 물 등의 불순물을 더 제거할 수 있다.
이어서, 산화물 반도체층(403c) 위에 게이트 절연층(408)으로 되는 절연층(407)을 형성한다(도 14의 (A) 참조). 절연층(407)은, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다.
이어서, 절연층(407) 위에 게이트 전극(410)으로 되는 제2 도전층(409)을 형성한다(도 14의 (B) 참조). 제2 도전층(409)으로서는, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 제2 도전층(409)은 스퍼터링법이나 CVD법 등에 의해 형성할 수 있다. 또한, 제2 도전층(409)으로서는, 질소를 포함한 도전층을 사용해도 되고, 상기 재료를 포함하는 도전층과 질소를 포함한 도전층의 적층을 사용해도 된다.
이어서, 게이트 전극(410)을 형성하기 위한 레지스트 마스크를 사용하여, 제2 도전층(409)을 선택적으로 에칭하여, 게이트 전극(410)을 형성한다(도 14의 (C) 참조). 또한, 도 9의 (C)에 도시한 바와 같이, 게이트 전극(410)은, 산화물 반도체층(404b)을 전기적으로 둘러싸도록 형성된다.
이어서, 상기 레지스트 마스크 또는 게이트 전극(410)을 마스크로 하여 절연층(407)을 선택적으로 에칭하여, 게이트 절연층(408)을 형성한다.
이어서, 상기 레지스트 마스크 또는 게이트 전극(410)을 마스크로 하여 산화물 반도체층(403c)을 에칭하여, 산화물 반도체층(404c)을 형성한다.
즉, 산화물 반도체층(404c)의 상단부는 게이트 절연층(408)의 하단부와 일치하고, 게이트 절연층(408)의 상단부는 게이트 전극(410)의 하단부와 일치한다. 또한, 게이트 전극(410)을 마스크로 하여 게이트 절연층(408) 및 산화물 반도체층(404c)을 형성하고 있지만 이에 한정되지 않고, 제2 도전층(409)의 형성 전에 게이트 절연층(408) 및 산화물 반도체층(404c)을 형성해도 된다.
이어서, 소스 전극(406a), 드레인 전극(406b), 게이트 전극(410) 위에 산화물 절연층(412)을 형성한다(도 9의 (B), 도 9의 (C) 참조). 산화물 절연층(412)은, 하지 절연층(402)과 마찬가지의 재료, 방법을 사용하여 형성할 수 있다. 산화물 절연층(412)으로서는, 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈, 또는 질소를 포함하는 상기 산화물을 사용하면 된다. 산화물 절연층(412)은, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 사용해서 형성할 수 있어, 다층 반도체층(404)에 대하여 산소를 공급할 수 있도록 과잉으로 산소를 포함하는 층으로 하는 것이 바람직하다.
이어서, 제3 가열 처리를 행해도 된다. 제3 가열 처리는, 제1 가열 처리와 마찬가지의 조건으로 행할 수 있다. 제3 가열 처리에 의해, 하지 절연층(402), 게이트 절연층(408), 산화물 절연층(412)으로부터 과잉 산소가 방출되기 쉬워져, 다층 반도체층(404)의 산소 결손을 저감할 수 있다.
이어서, 제4 가열 처리를 행한다. 제4 가열 처리는, 125℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하의 온도에서, 게이트 전극(410)의 전위를 소스나 드레인의 전위보다 높은 상태를, 1초 이상, 대표적으로는 1분 이상 유지함으로써, 다층 반도체층(404)으로부터 게이트 전극(410)을 향하여, 필요로 하는 전자가 이동하고, 그 중 얼마간은 게이트 절연층(408)의 내부 또는 계면에 있는 전자 포획 준위에 포획된다. 이와 같이 하여, 포획되는 전자의 양을 제어하여, 임계값 전압의 증가폭을 제어할 수 있다.
이상의 공정에 의해, 도 9에 나타내는 트랜지스터(450)를 제작할 수 있다.
또한, 여기에서는 전자 포획층의 내부에 존재하는 전자 포획 준위에 전자를 포획하는 설명을 하였지만 이에 한정되지 않고, 전자 포획 준위를 실시 형태 1에서 설명한 미소 도전성 영역으로 치환하는 것도 가능하다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 플래너 구조의 트랜지스터에 대하여 설명한다.
도 15의 (A) 내지 도 15의 (C)는 본 발명의 일 형태의 트랜지스터 상면도 및 단면도이다. 도 15의 (A)는 상면도이며, 도 15의 (A)에 나타내는 일점쇄선 A-B의 단면이 도 15의 (B), 일점쇄선 C-D의 단면이 도 15의 (C)에 상당한다. 또한, 도 15의 (A)의 상면도에서는, 도면의 명료화를 위해 일부 요소를 생략하여 도시하고 있다. 또한, 일점쇄선 A-B 방향을 채널 길이 방향, 일점쇄선 C-D 방향을 채널폭 방향이라고 호칭하는 경우가 있다.
도 15의 (A) 내지 도 15의 (C)에 나타내는 트랜지스터(550)는, 기판(400) 위의 하지 절연층(402)과, 하지 절연층(402) 위의 산화물 반도체층(404a), 산화물 반도체층(404b) 및 산화물 반도체층(404c)과, 산화물 반도체층(404c) 위의 게이트 절연층(408)과, 게이트 절연층(408) 위의 게이트 전극(410)과, 게이트 절연층(408) 및 게이트 전극(410) 위의 절연층(411), 산화물 절연층(412)과, 절연층(411) 및 산화물 절연층(412)에 형성된 개구를 통해서 산화물 반도체층(404c)과 전기적으로 접속하는 소스 전극(406a) 및 드레인 전극(406b)을 갖는다. 또한, 게이트 절연층(408)은, 실시 형태 1에서 설명한 전자 포획층으로서 기능한다. 또한, 절연층(411)은 하지 절연층(402)과 마찬가지의 재료를 사용할 수 있다. 또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)을 총칭하여 다층 반도체층(404)이라고 호칭한다.
또한, 채널 길이란, 상면도에 있어서, 반도체층과 게이트 전극이 중첩되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)의 거리를 말한다. 즉, 도 15의 (A)에서는, 채널 길이는, 산화물 반도체층(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a)과 드레인 전극(406b)의 거리로 된다. 채널폭이란, 반도체층과 게이트 전극이 중첩되는 영역에서의, 소스 또는 드레인의 폭을 말한다. 즉, 도 15의 (A)에서는, 채널폭은, 산화물 반도체층(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a) 또는 드레인 전극(406b)의 폭을 말한다.
또한, 본 실시 형태에서는, 산화물 반도체층(404b)을 산화물 반도체층(404a) 및 산화물 반도체층(404c) 사이에 두고 있는 구성이었지만 이에 한정되지 않고, 산화물 반도체층(404a) 및 산화물 반도체층(404c)을 갖지 않고 산화물 반도체층(404b)만이 있는 구성으로 해도 된다. 또는, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c) 중 어느 1개 또는 2개만으로 구성되어도 된다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, CAAC-OS 및 nc-OS의 성막 모델에 대하여 설명한다.
도 25의 (A)는 스퍼터링법에 의해 CAAC-OS가 성막되는 모습을 나타낸 성막실 내의 모식도이다.
타깃(230)은 배킹 플레이트 위에 접착되어 있다. 타깃(230) 및 배킹 플레이트 아래에는, 복수의 마그네트가 배치된다. 상기 복수의 마그네트에 의해, 타깃(230) 위에는 자장이 발생하고 있다. 마그네트의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
타깃(230)은 다결정 구조를 갖고, 어느 하나의 결정립에는 벽개면이 포함된다. 또한, 벽개면의 상세에 대해서는 후술한다.
기판(220)은 타깃(230)과 마주보도록 배치되어 있고, 그 거리 d(타깃-기판 간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 50 체적％ 이상의 비율로 포함하는 혼합 가스)로 채워져서, 0.01㎩ 이상 100㎩ 이하, 바람직하게는 0.1㎩ 이상 10㎩ 이하로 제어된다. 여기서, 타깃(230)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타깃(230) 위의 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화함으로써, 이온(201)이 발생한다. 이온(201)은, 예를 들어 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(201)은 전계에 의해 타깃(230)측으로 가속되고, 결국은 타깃(230)과 충돌된다. 이때, 벽개면으로부터 평판 형상의 스퍼터 입자인 펠릿(200a) 및 펠릿(200b)이 박리되어 떨어져 나간다. 또한, 펠릿(200a) 및 펠릿(200b)은, 이온(201)의 충돌 충격에 의해, 구조에 변형이 발생하는 경우가 있다.
펠릿(200a)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상의 스퍼터 입자이다. 또한, 펠릿(200b)은, 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상의 스퍼터 입자이다. 또한, 펠릿(200a) 및 펠릿(200b) 등의 평판 형상의 스퍼터 입자를 총칭하여 펠릿(200)이라고 칭한다. 펠릿(200)의 평면 형상은, 삼각형, 육각형에 한정되지 않는, 예를 들어 삼각형이 2개 이상 6개 이하 합쳐진 형상으로 되는 경우가 있다. 예를 들어, 삼각형(정삼각형)이 2개 합쳐진 사각형(마름모꼴)으로 되는 경우도 있다.
펠릿(200)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하지만, 펠릿(200)의 두께는, 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께가 없는 펠릿 형상인 쪽이, 두께가 있는 주사위 형상인 것보다도 바람직하다.
펠릿(200)은 플라즈마를 통과할 때 전하를 수취함으로써 측면이 부 또는 정으로 대전하는 경우가 있다. 펠릿(200)은, 측면에 산소 원자를 갖고, 그 산소 원자가 부로 대전할 가능성이 있다. 예를 들어, 펠릿(200a)이, 측면에 부로 대전한 산소 원자를 갖는 예를 도 27에 나타낸다. 이와 같이, 측면이 동일한 극성의 전하를 띠는 것에 의해, 전하끼리의 반발이 일어나, 평판 형상의 형상을 유지하는 것이 가능하게 된다. 또한, CAAC-OS가, In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 부로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자 또는 아연 원자와 결합한 산소 원자가 부로 대전할 가능성이 있다.
도 25의 (A)에 도시한 바와 같이, 예를 들어 펠릿(200)은, 플라즈마 속에서 연처럼 비상하여, 팔랑팔랑 기판(220) 위까지 날아오른다. 펠릿(200)은 전하를 띠고 있기 때문에, 다른 펠릿(200)이 이미 퇴적되어 있는 영역이 가까워지면, 척력이 발생한다. 여기서, 기판(220)의 상면에서는, 기판(220)의 상면에 평행한 방향의 자장이 발생하고 있다. 또한, 기판(220) 및 타깃(230) 사이에는, 전위차가 주어져 있기 때문에, 기판(220)으로부터 타깃(230)을 향하여 전류가 흐르고 있다. 따라서, 펠릿(200)은 기판(220)의 상면에 있어서, 자장 및 전류의 작용에 의해, 힘(로렌츠힘)을 받는다(도 28 참조). 이것은, 플레밍의 왼손의 법칙에 의해 이해할 수 있다. 또한, 펠릿(200)에 부여하는 힘을 크게 하기 위해서는, 기판(220)의 상면에 있어서, 기판(220)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상으로 되는 영역을 형성하면 된다. 또는, 기판(220)의 상면에 있어서, 기판(220)의 상면에 평행한 방향의 자장이, 기판(220)의 상면에 수직인 방향의 자장에 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상으로 되는 영역을 형성하면 된다.
또한, 기판(220)은 가열되어 있고, 펠릿(200)과 기판(220) 사이에서 마찰 등의 저항이 작은 상태로 되어 있다. 그 결과, 도 29의 (A)에 도시한 바와 같이, 펠릿(200)은, 기판(220)의 상면을 활공하듯이 이동한다. 펠릿(200)의 이동은, 평판면을 기판(220)을 향한 상태에서 일어난다. 그 후, 도 29의 (B)에 도시한 바와 같이, 이미 퇴적되어 있는 다른 펠릿(200)의 측면까지 도달하면, 측면끼리가 결합한다. 이때, 펠릿(200)의 측면에 있는 산소 원자가 탈리한다. 탈리한 산소 원자에 의해, CAAC-OS 중 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS로 된다.
또한, 펠릿(200)이 기판(220) 위에서 가열됨으로써, 원자가 재배열하여, 이온(201)의 충돌에 의해 발생한 구조의 변형이 완화된다. 변형이 완화된 펠릿(200)은 거의 단결정으로 된다. 펠릿(200)이 거의 단결정으로 됨으로써, 펠릿(200)끼리가 결합한 후에 가열되었다고 하더라도, 펠릿(200) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(200) 사이의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스화하는 일이 없다. 또한, 간극에는, 신축성이 있는 금속 원자 등을 전면에 깔 수 있어, 방향이 어긋난 펠릿(200)끼리의 측면을 고속도로와 같이 연결하고 있다고 생각된다.
이상과 같은 모델에 의해, 펠릿(200)이 기판(220) 위에 퇴적되어 간다고 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 갖지 않는 경우에 있어서도, CAAC-OS의 성막이 가능한 것을 알 수 있다. 예를 들어, 기판(220)의 상면(피형성면)의 구조가 비정질 구조라도, CAAC-OS를 성막하는 것은 가능하다.
또한, CAAC-OS는, 평탄면에 대해서뿐만 아니라, 피형성면인 기판(220)의 상면에 요철이 있는 경우에도, 그 형상을 따라 펠릿(200)이 배열하는 것을 알 수 있다. 예를 들어, 기판(220)의 상면이 원자 레벨에서 평탄한 경우, 펠릿(200)은 ab면과 평행한 평면인 평판면을 아래로 향하여 병치하기 때문에, 두께가 균일하여 평탄하면서 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 중첩됨으로써, CAAC-OS를 얻을 수 있다(도 25의 (B) 참조).
한편, 기판(220)의 상면이 요철을 갖는 경우에도, CAAC-OS는, 펠릿(200)이 볼록면을 따라 병치한 층이 n단(n은 자연수) 중첩된 구조로 된다. 기판(220)이 요철을 갖기 때문에, CAAC-OS는 펠릿(200) 사이에 간극이 발생하기 쉬운 경우가 있다. 단, 펠릿(200) 사이에서 분자간력이 작용하여, 요철이 있어도 펠릿간의 간극은 가능한 한 작아지도록 배열한다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다(도 25의 (C) 참조).
따라서, CAAC-OS는 레이저 결정화가 불필요하여, 대면적의 유리 기판 등에서도 균일한 성막이 가능하다.
이러한 모델에 의해 CAAC-OS가 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿 형상인 쪽이 바람직하다. 또한, 스퍼터 입자가 두께가 있는 주사위 형상인 경우, 기판(220) 위에 향하는 면이 일정해지지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상으로 나타낸 성막 모델에 의해, 비정질 구조를 갖는 피형성면 위에서도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
또한, CAAC-OS는, 펠릿(200) 외에 산화아연 입자를 갖는 성막 모델에 의해서도 설명할 수 있다.
산화아연 입자는, 펠릿(200)보다도 질량이 작기 때문에, 먼저 기판(220)에 도달한다. 기판(220)의 상면에 있어서, 산화아연 입자는, 수평 방향으로 우선적으로 결정 성장함으로써 얇은 산화아연층을 형성한다. 상기 산화아연층은, c축 배향성을 갖는다. 또한, 상기 산화아연층의 결정의 c축은, 기판(220)의 법선 벡터에 평행한 방향을 향한다. 상기 산화아연층은, CAAC-OS를 성장시키기 위한 시드층의 역할을 하기 때문에, CAAC-OS의 결정성을 높이는 기능을 갖는다. 또한, 상기 산화아연층은, 두께가 0.1㎚ 이상 5㎚ 이하, 대부분이 1㎚ 이상 3㎚ 이하로 된다. 상기 산화아연층은 충분히 얇기 때문에, 결정립계를 거의 확인할 수 없다.
따라서, 결정성이 높은 CAAC-OS를 성막하기 위해서는, 화학양론적 조성보다도 높은 비율로 아연을 포함하는 타깃을 사용하는 것이 바람직하다.
마찬가지로, nc-OS는, 도 26에 나타내는 성막 모델에 의해 이해할 수 있다. 또한, 도 26과 도 25의 (A)의 차이는, 기판(220)의 가열 유무뿐이다.
따라서, 기판(220)은 가열되어 있지 않고, 펠릿(200)과 기판(220) 사이에서 마찰 등의 저항이 큰 상태로 되어 있다. 그 결과, 펠릿(200)은, 기판(220)의 상면을 활공하듯이 이동할 수 없기 때문에, 불규칙하게 내려 쌓여 감으로써 nc-OS를 얻을 수 있다.
이하에서는, CAAC-OS의 성막 모델에 있어서 기재된 타깃의 벽개면에 대하여 설명한다.
우선은, 타깃의 벽개면에 대하여 도 30을 사용하여 설명한다. 도 30에, InGaZnO4의 결정 구조를 나타낸다. 또한, 도 30의 (A)는 c축을 상향으로 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 나타낸다. 또한, 도 30의 (B)는 c축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 나타낸다.
InGaZnO4의 결정의 각 결정면에서의 벽개에 필요한 에너지를, 제1 원리 계산에 의해 산출한다. 또한, 계산에는, 의사 포텐셜과, 평면파 기저를 사용한 밀도 범함수 프로그램(CASTEP)을 사용한다. 또한, 의사 포텐셜에는, 울트라 소프트형 의사 포텐셜을 사용한다. 또한, 범함수에는, GGA PBE를 사용한다. 또한, 컷오프에너지는 400eV로 한다.
초기 상태에서의 구조의 에너지는, 셀 사이즈를 포함시킨 구조 최적화를 행한 후에 도출한다. 또한, 각 면에서 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서, 원자 배치의 구조 최적화를 행한 후에 도출한다.
도 30에 나타낸 InGaZnO4의 결정 구조를 바탕으로, 제1 면, 제2 면, 제3 면, 제4 면 중 어느 하나에서 벽개한 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 행한다. 여기서, 제1 면은, Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 30의 (A) 참조). 제2 면은, Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 30의 (A) 참조). 제3 면은, (110)면에 평행한 결정면이다(도 30의 (B) 참조). 제4 면은, (100)면(또는 bc면)에 평행한 결정면이다(도 30의 (B) 참조).
이상과 같은 조건에서, 각 면에서 벽개 후의 구조의 에너지를 산출한다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에 있어서의 구조의 에너지의 차를, 벽개면의 면적으로 제산함으로써, 각 면에 있어서의 벽개 용이함의 척도인 벽개 에너지를 산출한다. 또한, 구조의 에너지는, 구조에 포함되는 원자와 전자에 대하여 전자의 운동 에너지와, 원자간, 원자-전자간, 및 전자간의 상호 작용을 고려한 에너지이다.
계산의 결과, 제1 면의 벽개 에너지는 2.60J/㎡, 제2 면의 벽개 에너지는 0.68J/㎡, 제3 면의 벽개 에너지는 2.18J/㎡, 제4 면의 벽개 에너지는 2.12J/㎡인 것을 알 수 있었다(하기 표 참조).
이 계산에 의해, 도 30에 도시한 InGaZnO4의 결정의 구조에 있어서, 제2 면에 있어서의 벽개 에너지가 가장 낮아진다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개하기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에 있어서, 벽개면이라 기재하는 경우, 가장 벽개하기 쉬운 면인 제2 면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제2 면에 벽개면을 갖기 때문에, 도 30의 (A)에 도시한 InGaZnO4의 결정은, 2개의 제2 면과 등가의 면으로 분리할 수 있다. 따라서, 타깃에 이온 등을 충돌시키는 경우, 가장 벽개 에너지가 낮은 면에서 벽개한 웨이퍼 형상의 유닛(우리들은 이것을 펠릿이라 부름)이 최소 단위로 되어 튀어나온다고 생각된다. 그 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층으로 된다.
또한, 제1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다도, 제3 면((110)면에 평행한 결정면), 제4 면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮기 때문에, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
다음에, 고전 분자 동력학 계산에 의해, 타깃으로서 호몰로거스 구조를 갖는 InGaZnO4의 결정을 가정하고, 당해 타깃을 아르곤(Ar) 또는 산소(O)에 의해 스퍼터한 경우의 벽개면에 대하여 평가한다. 계산에 사용한 InGaZnO4의 결정(2688원자)의 단면 구조를 도 31의 (A)에, 상면 구조를 도 31의 (B)에 도시한다. 또한, 도 31의 (A)에 도시한 고정층은, 위치가 변동되지 않도록 원자의 배치를 고정한 층이다. 또한, 도 31의 (A)에 도시한 온도 제어층은 항상 일정한 온도(300K)로 한 층이다.
고전 분자 동력학 계산에는, 후지쯔 가부시끼가이샤제 Materials Explorer5.0을 사용한다. 또한, 초기 온도를 300K, 셀 사이즈를 일정, 시간 간격 폭을 0.01펨토초, 스텝수를 1000만회로 한다. 계산에서는, 당해 조건 하에서, 원자에 300eV의 에너지를 공급하여, InGaZnO4의 결정의 ab면에 수직인 방향으로부터 셀에 원자를 입사시킨다.
도 32의 (A)는 도 31에 도시한 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사하고 나서 99.9피코초(psec) 후의 원자 배열을 도시한다. 또한, 도 32의 (B)는 셀에 산소가 입사하고 나서 99.9피코초 후의 원자 배열을 도시한다. 또한, 도 32에서는 도 31의 (A)에 도시한 고정층의 일부를 생략하여 도시한다.
도 32의 (A)로부터, 아르곤이 셀에 입사하고 나서 99.9피코초까지, 도 30의 (A)에 도시한 제2 면에 대응하는 벽개면으로부터 균열이 발생한다. 따라서, InGaZnO4의 결정에, 아르곤이 충돌된 경우, 최상면을 제2 면(0번째)으로 하면, 제2 면(2번째)에 큰 균열이 발생하는 것을 알 수 있다.
한편, 도 32의 (B)로부터, 산소가 셀에 입사하고 나서 99.9피코초까지, 도 30의 (A)에 도시한 제2 면에 대응하는 벽개면으로부터 균열이 발생하는 것을 알 수 있다. 단, 산소가 충돌한 경우에는, InGaZnO4의 결정의 제2 면(1번째)에 있어서 큰 균열이 발생하는 것을 알 수 있다.
따라서, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃의 상면으로부터 원자(이온)가 충돌하면, InGaZnO4의 결정은 제2 면을 따라서 벽개하고, 평판 형상의 입자(펠릿)가 박리되는 것을 알 수 있다. 또한, 이때, 펠릿의 크기는, 아르곤을 충돌시킨 경우보다도, 산소를 충돌시킨 경우쪽이 작아지는 것을 알 수 있다.
또한, 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은, 손상에 의해 발생한 결함에 산소를 반응시킴으로써 수복할 수 있는 경우가 있다.
따라서, 충돌시키는 원자의 차이에 의해, 펠릿의 크기가 상이한 것에 대하여 조사한다.
도 33의 (A)에, 도 31에 도시한 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사한 후, 0피코초로부터 0.3피코초까지에 있어서의 각 원자의 궤적을 도시한다. 따라서, 도 33의 (A)는 도 31 내지 도 32의 (A) 사이의 기간에 대응한다.
한편, 도 33의 (B)로부터, 산소가 제1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 당해 갈륨이 제3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 당해 아연이 제5층(In-O층)까지 도달하지 않는 것을 알 수 있다. 또한, 갈륨과 충돌한 산소는 밖으로 튀어 날아간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 산소를 충돌시킨 경우, 도 31의 (A)에 있어서의 제2 면(1번째)에 균열이 생긴다고 생각된다.
본 계산으로부터도, InGaZnO4의 결정은 원자(이온)가 충돌한 경우, 벽개면으로부터 박리되는 것이 시사된다.
또한, 균열의 깊이의 차이를 보존칙의 관점에서 검토한다. 에너지 보존칙 및 운동량 보존칙은, 수학식 1 및 수학식 2와 같이 나타낼 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소가 갖는 에너지(300eV), mA는 아르곤 또는 산소의 질량, vA는 충돌 전의 아르곤 또는 산소의 속도, v'A는 충돌 후의 아르곤 또는 산소의 속도, mGa는 갈륨의 질량, vGa는 충돌 전의 갈륨의 속도, v'Ga는 충돌 후의 갈륨의 속도 이다.
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa 및 v'Ga의 관계는 수학식 3과 같이 나타낼 수 있다.
수학식 1, 수학식 2 및 수학식 3으로부터, vGa를 0이라 하면, 아르곤 또는 산소가 충돌한 후의 갈륨의 속도 v'Ga는 수학식 4와 같이 나타낼 수 있다.
수학식 4에 있어서, mA에 아르곤의 질량 또는 산소의 질량을 대입하여, 각각의 원자가 충돌한 후의 갈륨의 속도를 비교한다. 아르곤 및 산소의 충돌 전에 갖는 에너지가 동일한 경우, 아르곤이 충돌한 경우쪽이, 산소가 충돌한 경우보다도 1.24배 갈륨의 속도가 높은 것을 알 수 있다. 따라서, 갈륨이 갖는 에너지도 아르곤이 충돌한 경우쪽이, 산소가 충돌한 경우보다도 속도의 제곱분만큼 높아진다.
아르곤을 충돌시킨 경우쪽이, 산소를 충돌시킨 경우보다도, 충돌 후의 갈륨의 속도(에너지)가 높아지는 것을 알 수 있다. 따라서, 아르곤을 충돌시킨 경우쪽이, 산소를 충돌시킨 경우보다도 깊은 위치에 균열이 발생하였다고 생각된다.
이상의 계산에 의해, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터하면, 벽개면으로부터 박리되어, 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 갖지 않는 타깃의 다른 구조의 영역을 스퍼터해도 펠릿은 형성되지 않고, 펠릿보다도 미세한 원자 레벨의 크기의 스퍼터 입자가 형성된다. 상기 스퍼터 입자는, 펠릿과 비교하여 작기 때문에, 스퍼터링 장치에 접속되어 있는 진공 펌프를 통하여 배기된다고 생각된다. 따라서, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터한 경우, 다양한 크기, 형상의 입자가 기판까지 비상하여, 퇴적함으로써 성막되는 모델은 생각하기 어렵다. 스퍼터된 펠릿이 퇴적되어 CAAC-OS를 성막하는 도 25의 (A) 등에 기재된 모델이 이치에 맞다.
이와 같이 하여 성막된 CAAC-OS의 밀도는 단결정 OS와 동일 정도의 밀도를 갖는다. 예를 들면, InGaZnO4의 호몰로거스 구조를 갖는 단결정 OS의 밀도는 6.36g/㎤인 것에 반해, 동일 정도의 원자수비인 CAAC-OS의 밀도는 6.3g/㎤ 정도로 된다.
도 34에, 스퍼터링법에 의해 성막한 CAAC-OS인 In-Ga-Zn 산화물(도 34의 (A) 참조), 및 그 타깃(도 34의 (B) 참조)의 단면에 있어서의 원자 배열을 도시한다. 원자 배열의 관찰에는, 고각 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM:High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 사용한다. 또한, HAADF-STEM에서는, 각 원자의 상 강도는 원자 번호의 제곱에 비례한다. 따라서, 원자 번호가 가까운 Zn(원자 번호 30)과 Ga(원자 번호 31)는 거의 구별할 수 없다. HAADF-STEM에는 히타치 주사 투과 전자 현미경 HD-2700을 사용한다.
도 34의 (A) 및 도 34의 (B)를 비교하면, CAAC-OS와, 타깃은 모두 호몰로거스 구조를 갖고 있어, 각각의 원자의 배치가 대응하고 있는 것을 알 수 있다. 따라서, 도 25의 (A) 등의 성막 모델에 나타낸 바와 같이, 타깃의 결정 구조가 전사됨으로써 CAAC-OS가 성막되는 것을 알 수 있다.
(실시 형태 6)
본 실시 형태에서는, 본 발명의 일 형태의 트랜지스터를 이용한 회로의 일례에 대하여 도면을 참조하여 설명한다.
도 16의 (A), 도 16의 (B)에 반도체 장치의 회로도를, 도 16의 (C), 도 16의 (D)에 반도체 장치의 단면도를 각각 도시한다. 도 16의 (C), 도 16의 (D)는 각각 좌측에 트랜지스터(450)의 채널 길이 방향의 단면도를 도시하고, 우측에 채널 폭 방향의 단면도를 도시하고 있다. 또한, 회로도에는 산화물 반도체가 적용된 트랜지스터인 것을 명시하기 위해서, 「OS」라는 기재를 덧붙이고 있다.
도 16의 (C), 도 16의 (D)에 도시한 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(2200)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터를 갖는다. 여기에서는, 제2 반도체 재료를 사용한 트랜지스터로서, 실시 형태 2에서 예시한 트랜지스터(450)를 적용한 예에 대하여 설명한다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 상이한 금제대폭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등 등)로 하고, 제2 반도체 재료를 실시 형태 2에서 설명한 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 오프 전류가 낮다.
여기에서는, 트랜지스터(2200)가 p채널형 트랜지스터인 것으로 하여 설명하지만, n채널형 트랜지스터를 사용하여 다른 회로를 구성할 수 있는 것은 물론이다. 또한, 산화물 반도체를 사용한 실시 형태 2에 나타내는 바와 같은 트랜지스터를 사용하는 것 외는, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것에 한정할 필요는 없다.
도 16의 (A), 도 16의 (C), 도 16의 (D)에 도시한 구성은, p채널형 트랜지스터와 n채널형 트랜지스터를 직렬로 접속하고, 또한, 각각의 게이트를 접속한, 소위 CMOS 회로의 구성예에 대하여 도시하고 있다.
본 발명의 일 형태의 산화물 반도체가 적용된 트랜지스터는, 온 전류가 높여져 있기 때문에, 회로의 고속 동작이 가능해진다.
도 16의 (C)에 도시한 구성에서는, 트랜지스터(2200)의 상부에, 절연층(2201)을 개재하여 트랜지스터(450)가 설치되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(450) 사이에는 복수의 배선(2202)이 설치되어 있다. 또한 각종 절연층에 매립된 복수의 플러그(2203)에 의해, 상층과 하층에 각각 설치된 배선이나 전극이 전기적으로 접속되어 있다. 또한, 트랜지스터(450)를 덮는 절연층(2204)과, 절연층(2204) 위에 배선(2205)과, 트랜지스터(450)의 한 쌍의 전극과 동일한 도전층을 가공하여 형성된 배선(2206)이 설치되어 있다.
이와 같이, 2개의 트랜지스터를 적층함으로써, 회로의 점유 면적이 저감되어, 보다 고밀도로 복수의 회로를 배치할 수 있다.
도 16의 (C)에서는, 트랜지스터(450)의 소스 및 드레인 중 한쪽과, 트랜지스터(2200)의 소스 및 드레인 중 한쪽이 배선(2202)이나 플러그(2203)에 의해 전기적으로 접속되어 있다. 또한, 트랜지스터(450)의 게이트는, 배선(2205), 배선(2206), 플러그(2203) 및 배선(2202) 등을 경유하여, 트랜지스터(2200)의 게이트와 전기적으로 접속되어 있다.
도 16의 (D)에 도시한 구성에서는, 트랜지스터(450)의 게이트 절연층에 플러그(2203)를 매립하기 위한 개구부가 형성되어, 트랜지스터(450)의 게이트와 플러그(2203)가 접하는 구성으로 되어 있다. 이와 같은 구성으로 함으로써 회로의 집적화가 용이한 것 외에, 도 16의 (C)에 도시한 구성과 비교하여 경유하는 배선이나 플러그의 수나 길이를 저감할 수 있기 때문에, 회로를 보다 고속으로 동작시킬 수 있다.
여기서, 도 16의 (C), 도 16의 (D)에 도시한 구성에 있어서, 트랜지스터(450)나 트랜지스터(2200)의 전극의 접속 구성을 상이하게 함으로써, 다양한 회로를 구성할 수 있다. 예를 들면, 도 16의 (B)에 도시한 바와 같이, 각각의 트랜지스터의 소스와 드레인을 접속한 회로 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
또한, 앞의 실시 형태의 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 17에 이미지 센서 기능을 갖는 반도체 장치의 등가 회로의 일례를 도시한다.
포토다이오드(602)는, 한쪽 전극이 포토다이오드 리셋 신호선(658)에, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 및 드레인 중 한쪽이 포토센서 기준 신호선(672)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(656)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 및 드레인 중 다른 쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
포토다이오드(602)에는, 예를 들면, p형 도전형을 갖는 반도체층과, 고저항의(i형 도전형을 갖는) 반도체층과, n형 도전형을 갖는 반도체층을 적층하는 pin형 포토다이오드를 적용할 수 있다.
포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백라이트 등의 광원을 사용할 수 있다.
또한, 트랜지스터(640) 및 트랜지스터(656)에는, 앞의 실시 형태 중 어느 하나에서 일례를 나타낸, 산화물 반도체에 채널이 형성되는 트랜지스터를 사용할 수 있다. 도 17에서는, 트랜지스터(640) 및 트랜지스터(656)가 산화물 반도체를 포함하는 것을 명확하게 판명할 수 있도록, 트랜지스터의 기호에 「OS」라고 부기하고 있다.
트랜지스터(640) 및 트랜지스터(656)는 상기 실시 형태에서 일례를 나타낸 트랜지스터이며, 산화물 반도체층을 게이트 전극에 의해 전기적으로 에워싸는 구성을 갖는 것이 바람직하다. 또한, 단부가 둥그스름하고, 곡면을 갖는 산화물 반도체층을 사용한 트랜지스터이면, 산화물 반도체층 위에 형성되는 층의 피복성을 향상시킬 수 있다. 또한, 소스 전극 및 드레인 전극의 단부에 발생할 우려가 있는 전계 집중을 완화할 수 있어, 트랜지스터의 열화를 억제할 수 있다. 따라서, 트랜지스터(640) 및 트랜지스터(656)는 전기적 특성 변동이 억제된 전기적으로 안정된 트랜지스터이다. 상기 트랜지스터를 포함함으로써, 도 17에서 도시한 이미지 센서 기능을 갖는 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 본 발명의 일 형태인 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 또한, 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다.
도 18에 반도체 장치의 회로도를 각각 도시한다.
도 18에 도시한 반도체 장치는, 제1 반도체 재료를 사용한 트랜지스터(3200)와 제2 반도체 재료를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖고 있다. 또한, 트랜지스터(3300)로서는 실시 형태 2에서 설명한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 사용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 18에 있어서, 제1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속되어 있다. 또한, 제3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(3005)은 용량 소자(3400)의 전극의 다른 쪽과 전기적으로 접속되어 있다.
도 18에 도시한 반도체 장치에서는, 트랜지스터(3200)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 온 상태로 되는 전위로 하여, 트랜지스터(3300)를 온 상태로 한다. 이에 의해, 제3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 공급된다(기입). 여기에서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하Low 레벨 전하, High 레벨 전하라 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 오프 상태로 되는 전위로 하여, 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제1 배선(3001)에 소정의 전위(정전위)를 공급한 상태에서, 제5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라서, 제2 배선(3002)은 상이한 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 공급되어 있는 경우의 겉보기 임계값 전압 Vth _H는, 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 공급되어 있는 경우의 겉보기 임계값 전압 Vth _L보다 낮아지기 때문이다. 여기서, 겉보기 임계값 전압이란, 트랜지스터(3200)를 「온 상태」로 하기 위해서 필요한 제5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제5 배선(3005)의 전위를 Vth _H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들면, 기입에 있어서, High 레벨 전하가 공급된 경우에는, 제5 배선(3005)의 전위가 V0(>Vth _H)으로 되면, 트랜지스터(3200)는 「온 상태」로 된다. Low 레벨 전하가 공급된 경우에는, 제5 배선(3005)의 전위가 V0(<Vth _L)으로 되어도, 트랜지스터(3200)는 「오프 상태」 그대로이다. 이 때문에, 제2 배선(3002)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요해진다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 「오프 상태」로 되는 전위, 즉, Vth _H보다 작은 전위를 제5 배선(3005)에 공급하면 된다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 「온 상태」로 되는 전위, 즉, Vth _L보다 큰 전위를 제5 배선(3005)에 공급하면 된다.
본 실시 형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않아, 소자의 열화 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제로 되고 있는 재기입 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라서, 정보의 기입이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치를 제공할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 앞의 실시 형태에서 설명한 트랜지스터를 사용할 수 있고, 앞의 실시 형태에서 설명한 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 19는 실시 형태 2에서 설명한 트랜지스터를 적어도 일부에 사용한 CPU의 일례 구성을 도시하는 블록도이다.
도 19에 도시한 CPU는, 기판(1190) 위에 ALU(1191)(ALU:Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기입 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. 재기입 가능한 ROM(1199) 및 ROM 인터페이스(1189)는, 별도의 칩에 설치해도 된다. 물론, 도 19에 도시한 CPU는, 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라서 다종다양한 구성을 갖고 있다. 예를 들면, 도 19에 도시한 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 당해 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 된다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 처리할 수 있는 비트수는, 예를 들면 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클럭 신호 CLK1을 기초로, 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 구비하고 있고, 내부 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
도 19에 도시한 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀로서, 앞의 실시 형태에 나타낸 트랜지스터를 사용할 수 있다. 또는, 캐시 메모리에 사용해도 된다.
도 19에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라서, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
도 20은 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(700)는 전원 차단에 의해 기억 데이터가 휘발하는 회로(701)와, 전원 차단에 의해 기억 데이터가 휘발하지 않는 회로(702)와, 스위치(703)와, 스위치(704)와, 논리 소자(706)와, 용량 소자(707)와, 선택 기능을 갖는 회로(720)를 갖는다. 회로(702)는, 용량 소자(708)와, 트랜지스터(709)와, 트랜지스터(710)를 갖는다. 또한, 기억 소자(700)는, 필요에 따라서, 다이오드, 저항 소자, 인덕터 등의 그 밖의 소자를 더 갖고 있어도 된다.
여기서, 회로(702)에는, 앞의 실시 형태에서 설명한 트랜지스터를 사용할 수 있다. 기억 소자(700)에의 전원 전압의 공급이 정지되었을 때, 회로(702)의 트랜지스터(709)의 게이트에는 접지 전위(GND)가 입력되는 구성으로 한다. 예를 들면, 트랜지스터(709)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다. 앞의 실시 형태에서 설명한 바와 같이, 전자 포획층에 전자를 포획시킴으로써 임계값 전압이 증대된 트랜지스터(709)는, Icut가 매우 낮아, 용량 소자(708)에 축적된 전하가 장기간 유지된다.
스위치(703)는 일도전형(예를 들면, n채널형) 트랜지스터(713)를 사용하여 구성되고, 스위치(704)는 일도전형과는 반대의 도전형(예를 들면, p채널형) 트랜지스터(714)를 사용하여 구성한 예를 나타낸다. 여기서, 스위치(703)의 제1 단자는 트랜지스터(713)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(703)의 제2 단자는 트랜지스터(713)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(703)는 트랜지스터(713)의 게이트에 입력되는 제어 신호 RD에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(713)의 온 상태 또는 오프 상태)이 선택된다. 스위치(704)의 제1 단자는 트랜지스터(714)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(704)의 제2 단자는 트랜지스터(714)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(704)는 트랜지스터(714)의 게이트에 입력되는 제어 신호 RD에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(714)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(709)의 소스 및 드레인 중 한쪽은, 용량 소자(708)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(710)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2라 한다. 트랜지스터(710)의 소스 및 드레인 중 한쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)에 전기적으로 접속되고, 다른 쪽은 스위치(703)의 제1 단자(트랜지스터(713)의 소스 및 드레인 중 한쪽)와 전기적으로 접속된다. 스위치(703)의 제2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)는 스위치(704)의 제1 단자(트랜지스터(714)의 소스 및 드레인 중 한쪽)와 전기적으로 접속된다. 스위치(704)의 제2 단자(트랜지스터(714)의 소스 및 드레인 중 다른 쪽)는 전원 전위 VDD를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(703)의 제2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)와, 스위치(704)의 제1 단자(트랜지스터(714)의 소스 및 드레인 중 한쪽)와, 논리 소자(706)의 입력 단자와, 용량 소자(707)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1이라 한다. 용량 소자(707)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(707)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다. 용량 소자(708)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(708)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다.
또한, 용량 소자(707) 및 용량 소자(708)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(709)의 게이트에는 제어 신호 WE가 입력된다. 스위치(703) 및 스위치(704)는, 제어 신호 WE와는 상이한 제어 신호 RD에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제1 단자와 제2 단자 사이가 도통 상태일 때 다른 쪽 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다.
트랜지스터(709)의 소스 및 드레인 중 다른 쪽에는, 회로(701)에 유지된 데이터에 대응하는 신호가 입력된다. 도 20에서는, 회로(701)로부터 출력된 신호가, 트랜지스터(709)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 나타냈다. 스위치(703)의 제2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는, 논리 소자(706)에 의해 그 논리값이 반전된 반전 신호로 되고, 회로(720)를 통하여 회로(701)에 입력된다.
또한, 도 20에서는, 스위치(703)의 제2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는, 논리 소자(706) 및 회로(720)를 통하여 회로(701)에 입력되는 예를 나타냈지만 이것에 한정되지 않는다. 스위치(703)의 제2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가, 논리값이 반전시켜지지 않고, 회로(701)에 입력되어도 된다. 예를 들면, 회로(701) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(703)의 제2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 당해 노드에 입력할 수 있다.
도 20에 있어서의 트랜지스터(709)는 실시 형태 2에서 설명한 트랜지스터를 사용할 수 있다.
또한, 도 20에 있어서, 기억 소자(700)에 사용되는 트랜지스터 중, 트랜지스터(709) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(700)에 사용되는 트랜지스터 모두를, 채널이 산화물 반도체층으로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(700)는 트랜지스터(709) 이외에도, 채널이 산화물 반도체층에서 형성되는 트랜지스터를 포함하고 있어도 되고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 20에 있어서의 회로(701)에는, 예를 들면 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(706)로서는, 예를 들면 인버터나 클럭드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 있어서의 반도체 장치에서는, 기억 소자(700)에 전원 전압이 공급되지 않는 동안은, 회로(701)에 기억된 데이터를, 회로(702)에 설치된 용량 소자(708)에 의해 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들면, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 그 때문에, 당해 트랜지스터를 트랜지스터(709)로서 사용함으로써, 기억 소자(700)에 전원 전압이 공급되지 않는 동안도 용량 소자(708)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여, 기억 소자(700)는 전원 전압의 공급이 정지된 동안도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(703) 및 스위치(704)를 설치함으로써, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에, 회로(701)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(702)에 있어서, 용량 소자(708)에 의해 유지된 신호는 트랜지스터(710)의 게이트에 입력된다. 그 때문에, 기억 소자(700)에의 전원 전압의 공급이 재개된 후, 용량 소자(708)에 의해 유지된 신호를, 트랜지스터(710)의 상태(온 상태, 또는 오프 상태)로 변환하여, 회로(702)로부터 판독할 수 있다. 그 때문에, 용량 소자(708)에 유지된 신호에 대응하는 전위가 다소 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이와 같은 기억 소자(700)를, 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀시킬 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나, 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
본 실시 형태에서는, 기억 소자(700)를 CPU에 사용하는 예로서 설명하였지만, 기억 소자(700)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용 가능하다.
본 실시 형태는 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합하여 실시할 수 있다.
(실시 형태 9)
본 발명의 일 형태에 관한 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD:Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 21에 도시한다.
도 21의 (A)는 휴대형 게임기이며, 하우징(501), 하우징(502), 표시부(503), 표시부(504), 마이크로폰(505), 스피커(506), 조작 키(507), 스타일러스(508) 등을 갖는다. 또한, 도 21의 (A)에 도시한 휴대형 게임기는, 2개의 표시부(503)와 표시부(504)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이것에 한정되지 않는다.
도 21의 (B)는 휴대 데이터 단말기이며, 제1 하우징(511), 제2 하우징(512), 제1 표시부(513), 제2 표시부(514), 접속부(515), 조작 키(516) 등을 갖는다. 제1 표시부(513)는 제1 하우징(511)에 설치되어 있고, 제2 표시부(514)는 제2 하우징(512)에 설치되어 있다. 그리고, 제1 하우징(511)과 제2 하우징(512)은, 접속부(515)에 의해 접속되어 있고, 제1 하우징(511)과 제2 하우징(512) 사이의 각도는, 접속부(515)에 의해 변경이 가능하다. 제1 표시부(513)에 있어서의 영상을, 접속부(515)에 있어서의 제1 하우징(511)과 제2 하우징(512) 사이의 각도에 따라서 전환하는 구성으로 해도 된다. 또한, 제1 표시부(513) 및 제2 표시부(514) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 된다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도, 부가할 수 있다.
도 21의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(521), 표시부(522), 키보드(523), 포인팅 디바이스(524) 등을 갖는다.
도 21의 (D)는 전기 냉동 냉장고이며, 하우징(531), 냉장실용 도어(532), 냉동실용 도어(533) 등을 갖는다.
도 21의 (E)는 비디오 카메라이며, 제1 하우징(541), 제2 하우징(542), 표시부(543), 조작 키(544), 렌즈(545), 접속부(546) 등을 갖는다. 조작 키(544) 및 렌즈(545)는 제1 하우징(541)에 설치되어 있고, 표시부(543)는 제2 하우징(542)에 설치되어 있다. 그리고, 제1 하우징(541)과 제2 하우징(542)은, 접속부(546)에 의해 접속되어 있고, 제1 하우징(541)과 제2 하우징(542) 사이의 각도는, 접속부(546)에 의해 변경이 가능하다. 표시부(543)에 있어서의 영상을, 접속부(546)에 있어서의 제1 하우징(541)과 제2 하우징(542) 사이의 각도에 따라서 전환하는 구성으로 해도 된다.
도 21의 (F)는 보통 자동차이며, 차체(551), 차륜(552), 대시 보드(553), 라이트(554) 등을 갖는다.
본 실시 형태는 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합하여 실시할 수 있다.
[실시예]
본 실시예에서는, 실시예 시료로서, 도 9에 도시한 트랜지스터(450)와 마찬가지의 구성의 트랜지스터에 대하여 제작하고, 전기 특성의 평가를 행하였다.
처음에, 실시예 시료의 제작 방법에 대하여 나타낸다.
먼저, 실리콘 기판 위에 하지 절연층으로 되는 막 두께 300㎚의 산화질화실리콘(SiON)층을 형성하였다. 산화질화실리콘층은, CVD법에 의해 아르곤 및 산소(아르곤:산소=25sccm:25sccm) 혼합 분위기 하에서, 압력 0.4㎩, 전원 전력(전원 출력) 5.0㎾를 인가하고, 기판 온도 100℃의 조건에 의해 성막하였다.
산화질화실리콘층 표면을 연마 처리한 후, 막 두께 20㎚의 제1 산화물 반도체층과 막 두께 15㎚의 제2 산화물 반도체층을 적층하여 형성하였다. 성막 조건은, 제1 산화물 반도체층은 In:Ga:Zn=1:3:2(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의해 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기 하에서, 압력 0.4㎩, 전원 전력 0.5㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 200℃로 하여 성막하고, 제2 산화물 반도체층은 In:Ga:Zn=1:1:1(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의해 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기 하에서, 압력 0.4㎩, 전원 전력 0.5㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 300℃로 하여 성막하였다. 또한, 제1 산화물 반도체층 및 제2 산화물 반도체층은 대기 폭로하지 않고 연속 성막을 행하였다.
계속해서, 가열 처리를 행하였다. 가열 처리는 질소 분위기 하에서, 450℃에서 1시간 행한 후, 산소 분위기 하에서, 450℃에서 1시간 행하였다.
계속해서, 제1 산화물 반도체층 및 제2 산화물 반도체층을, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법에 의해, 삼염화붕소 및 염소(BCl3:Cl2=60sccm:20sccm) 혼합 분위기 하에서, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩에 있어서 에칭하여 섬 형상의 제1 산화물 반도체층 및 제2 산화물 반도체층으로 가공하였다.
계속해서, 제1 산화물 반도체층 및 제2 산화물 반도체층 위에, 소스 전극 및 드레인 전극으로 되는 텅스텐층을 막 두께 100㎚ 성막하였다. 성막 조건은, 텅스텐 타깃을 사용한 스퍼터링법에 의해 아르곤(Ar=80sccm) 분위기 하에서, 압력 0.8㎩, 전원 전력(전원 출력) 1.0㎾를 인가하고, 실리콘 기판과 타깃 사이의 거리를 60㎜, 기판 온도 230℃의 조건에 의해 성막하였다.
다음에, 텅스텐막 위에 레지스트 마스크를 형성하여, 에칭을 행하였다. 에칭은 ICP 에칭법에 의해, 4불화탄소, 염소 및 산소(CF4 :Cl2 :O2=45sccm:45sccm:55sccm) 혼합 분위기 하에서, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩에서 제1 에칭을 행하고, 그 후, 산소(O2=100sccm) 분위기 하에서, 전원 전력 2000W, 바이어스 전력 0W, 압력 3.0㎩에서 제2 에칭을 행하고, 또한 그 후, 4불화탄소, 염소 및 산소(CF4:Cl2: O2=45sccm:45sccm:55sccm) 혼합 분위기 하에서, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩에서 제3 에칭을 행하여, 소스 전극 및 드레인 전극을 형성하였다.
다음에, 제2 산화물 반도체층, 소스 전극 및 드레인 전극 위에 막 두께 5㎚의 제3 산화물 반도체층을 성막하였다. 성막 조건은 In:Ga:Zn=1:3:2(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의해 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기 하에서, 압력 0.4㎩, 전원 전력 0.5㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 200℃로 하였다.
계속해서, CVD법에 의해 게이트 절연층으로 되는 15㎚의 산화질화실리콘층을, 실란 및 일산화이질소(SiH4:N2O=1sccm:800sccm) 혼합 분위기 하에서, 압력 200㎩, 전원 전력 150㎾를 인가하고, 타깃과 기판 사이의 거리를 28㎜, 기판 온도 350℃로 하여 성막하고, 그 위에 스퍼터링법에 의해 게이트 절연층으로 되는 막 두께 20㎚의 산화하프늄층을 아르곤 및 산소(Ar:O2=25sccm:25sccm) 혼합 분위기 하에서, 압력 0.6㎩, 전원 전력 2.5㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 200℃로 하여 적층하여 성막하였다.
계속해서, 막 두께 30㎚의 질화탄탈층 및 막 두께 135㎚의 텅스텐층을, 스퍼터링법에 의해 성막하였다. 질화탄탈층의 성막 조건은, 스퍼터링법에 의해 아르곤 및 질소(아르곤:질소=50sccm:10sccm) 혼합 분위기 하에서, 압력 0.6㎩, 전원 전력 1㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 25℃로 하였다. 텅스텐층의 성막 조건은, 스퍼터링법에 의해 아르곤(Ar=100sccm) 분위기 하에서, 압력 2.0㎩, 전원 전력 4㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 230℃로 하였다.
다음에, ICP 에칭법에 의해, 막 두께 30㎚의 질화탄탈층 및 막 두께 135㎚의 텅스텐층의 적층을 에칭하였다. 에칭 조건은, 염소, 4불화탄소 및 산소(Cl2:CF4:O2=45sccm:55sccm:55sccm) 혼합 분위기 하에서, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩에 있어서 제1 에칭을 행하고, 제1 에칭 후에 염소(Cl2=100sccm) 분위기 하에서, 전원 전력 2000W, 바이어스 전력 50W, 압력 0.67㎩에 있어서 제2 에칭을 행하여, 게이트 전극을 형성하였다.
다음에, 게이트 전극을 마스크로 하여, 게이트 절연층, 제3 산화물 반도체층의 적층을 에칭하였다. 에칭 조건은 삼염화붕소(BCl3=80sccm) 분위기 하에서, 전원 전력 450W, 바이어스 전력 100W, 압력 1.0㎩에 있어서 에칭을 행하였다.
다음에, 게이트 전극 위에 막 두께 20㎚의 산화알루미늄층을 스퍼터링법에 의해 성막하고, 그 위에 막 두께 150㎚의 산화질화실리콘층을 CVD법에 의해 성막하였다.
이상의 공정을 거쳐, 트랜지스터를 제작하였다.
다음에 제작한 트랜지스터에 있어서, 스트레스 시험의 조건으로서 소스 전압(Vs:[V]) 및 드레인 전압(Vd:[V])을 0V로 하고, 150℃에서 1시간, 게이트 전압을 3.3V 인가로 하고, 스트레스 시험의 전후에서 드레인 전류(Id:[A])의 측정을 행하였다. 실시예 트랜지스터의 측정 결과를 도 22에 도시한다. 도 22는 드레인 전압(Vd:[V])이 0.1V 및 3.0V일 때의 측정 결과이며, 횡축은 게이트 전압(Vg:[V]), 종축은 드레인 전류(Id:[A])를 나타낸다. 또한, 「드레인 전압(Vd:[V])」이란, 소스를 기준으로 한 드레인과 소스의 전위차이며, 「게이트 전압(Vg:[V])」이란, 소스를 기준으로 한 게이트와 소스의 전위차이다. 또한, 도면 중의 실선은, 드레인 전압 Vd가 3.0V일 때의 측정 결과를 나타내고, 도면 중의 점선은, 드레인 전압 Vd가 0.1V일 때의 측정 결과를 나타낸다. 또한, 도 22의 (A) 및 도 22의 (B) 모두 상기의 동일한 조건에서 행하였다.
도면 중에는, 스트레스 시험 전후의 전기 특성을 나타낸다. 또한, 도면 중의 화살표는, 화살표의 몸통쪽이 스트레스 시험 전의 전기 특성, 화살표의 머리쪽이 스트레스 시험 후의 전기 특성을 나타내고 있다. 도 22의 (A), 도 22의 (B)에 도시한 바와 같이 본 실시예에서 제작한 트랜지스터의 드레인 전압(Vd:[V])이 3.0V일 때의 임계값 전압의 변화량 ΔVth는, 도 22의 (A)에서는 1.76V, 도 22의 (B)에서는 1.78V이며, 시프트값(드레인 전류가 상승할 때의 게이트 전압의 값)의 변화량 Δshift는, 도 22의 (A)에서는 2.01V, 도 22의 (B)에서는 2.11V이었다. 스트레스 시험 후에 임계값 전압이 플러스측으로 시프트한 것을 확인할 수 있었다.
또한, 스트레스 시험 후, 유지 시험을 행하였다. 유지 시험의 조건은, 도 22의 (A)에 도시한 스트레스 시험 후의 트랜지스터에 150℃에서 1시간, 게이트 전압을 0V 인가하고, 또한, 도 22의 (B)에 도시한 스트레스 시험 후의 트랜지스터에 150℃에서 1시간, 게이트 전압을 -3.3V 인가하고, 드레인 전류(Id:[A])의 측정을 행하였다. 실시예 트랜지스터의 측정 결과를 도 23에 도시한다. 도 23의 (A)는 게이트 전압이 0V, 도 23의 (B)는 게이트 전압이 -3.3V일 때의 측정 결과를 도시한다.
도면 중에는, 유지 시험 전후의 전기 특성을 나타낸다. 또한, 도면 중의 화살표는, 화살표의 몸통쪽이 유지 시험 전의 전기 특성, 화살표의 머리쪽이 유지 시험 후의 전기 특성을 나타내고 있다. 도 23의 (A)에 도시한 바와 같이 본 실시예에서 제작한 트랜지스터의 드레인 전압(Vd:[V])이 3.0V일 때의 임계값 전압의 변화량 ΔVth는 0.07V이고, 시프트값의 변화량 Δshift는 0.12V이었다. 또한, 도 23의 (B)에 도시한 바와 같이 본 실시예에서 제작한 트랜지스터의 드레인 전압(Vd:[V])이 3.0V일 때의 임계값 전압의 변화량 ΔVth는 0.14V이고, 시프트값의 변화량 Δshift는 0.27V이었다. 유지 시험 후에 임계값 전압이나 시프트값이 마이너스측으로 조금밖에 시프트하지 않은 것을 확인할 수 있었다.
[참고예]
본 참고예에서는, 트랜지스터를 제작하여 오프 전류를 구함으로써, Icut 밀도가 낮다는 것을 설명한다.
참고예 트랜지스터는, 실시예에서 사용한 트랜지스터의 구성의 게이트 절연층 및 게이트 전극 이외는 동일하다. 게이트 절연층 및 게이트 전극만의 제작 방법을 설명한다.
제3 산화물 반도체층 형성 후, CVD법에 의해 게이트 절연층으로 되는 10㎚의 산화질화실리콘층을, 실란 및 일산화이질소(SiH4:N2O=1sccm:800sccm) 혼합 분위기 하에서, 압력 200㎩, 전원 전력 150㎾를 인가하고, 타깃과 기판 사이의 거리를 28㎜, 기판 온도 350℃로 하여 성막하였다.
계속해서, 막 두께 10㎚의 질화티타늄층 및 막 두께 10㎚의 텅스텐층을, 스퍼터링법에 의해 성막하였다. 질화티타늄층의 성막 조건은, 스퍼터링법에 의해 질소(질소=50sccm) 분위기 하에서, 압력 0.2㎩, 전원 전력 12㎾를 인가하고, 타깃과 기판 사이의 거리를 400㎜, 기판 온도 25℃로 하였다. 텅스텐층의 성막 조건은, 스퍼터링법에 의해 아르곤(Ar=100sccm) 분위기 하에서, 압력 2.0㎩, 전원 전력 1㎾를 인가하고, 타깃과 기판 사이의 거리를 60㎜, 기판 온도 230℃로 하였다.
다음에, ICP 에칭법에 의해, 막 두께 10㎚의 질화티타늄층 및 막 두께 10㎚의 텅스텐층의 적층을 에칭하였다. 에칭 조건은 염소, 4불화탄소 및 산소(Cl2:CF4:O2=45sccm:55sccm:55sccm) 혼합 분위기 하에서, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩에 있어서 제1 에칭을 행하고, 제1 에칭 후에 염소 및 삼염화붕소(Cl2:BCl3=50sccm:150sccm) 혼합 분위기 하에서, 전원 전력 1000W, 바이어스 전력 50W, 압력 0.67㎩에 있어서 제2 에칭을 행하여, 게이트 전극을 형성하였다.
이상의 공정을 거쳐 트랜지스터를 제작하였다. 트랜지스터의 채널 길이는 50㎚, 채널 폭은 40㎚이었다.
다음에 제작한 트랜지스터에 있어서, 오프 전류를 구하였다. 1fA보다 작은 전류는 직접 측정할 수는 없기 때문에, 제작한 참고예 트랜지스터를 병렬로 25만개 나란히 접속하고, 실질적인 채널 폭이 10㎜(40㎚×25만)인 트랜지스터를 제작하여 Icut 밀도를 구하였다.
도 24에 채널 폭이 10㎜인 트랜지스터의 드레인 전위가 1V, 소스의 전위가 0V일 때의 Id-Vg 특성을 도시한다. 도 24에 도시한 바와 같이 오프 전류는 10-13A 미만(즉, 오프 전류 밀도는 10-17A/㎛ 미만)인 것이 확인되었다.
101:반도체층
102:전자 포획층
102a:제1 절연층
102b:제2 절연층
102c:제3 절연층
102d:도전층
103:게이트 전극
106:전자 포획 준위
107:전자
108:곡선
109:곡선
110:트랜지스터
111:용량 소자
121:트랜지스터
122:트랜지스터
123:용량 소자
124:트랜지스터
125:용량 소자
200:펠릿
200a:펠릿
200b:펠릿
201:이온
220:기판
230:타깃
400:기판
402:하지 절연층
403c:산화물 반도체층
404:다층 반도체층
404a:산화물 반도체층
404b:산화물 반도체층
404c:산화물 반도체층
406a:소스 전극
406b:드레인 전극
407:절연층
408:게이트 절연층
409:도전층
410:게이트 전극
411:절연층
412:산화물 절연층
450:트랜지스터
470:트랜지스터
501:하우징
502:하우징
503:표시부
504:표시부
505:마이크로폰
506:스피커
507:조작 키
508:스타일러스
511:하우징
512:하우징
513:표시부
514:표시부
515:접속부
516:조작 키
521:하우징
522:표시부
523:키보드
524:포인팅 디바이스
531:하우징
532:냉장실용 도어
533:냉동실용 도어
541:하우징
542:하우징
543:표시부
544:조작 키
545:렌즈
546:접속부
550:트랜지스터
551:차체
552:차륜
553:대시 보드
554:라이트
602:포토다이오드
640:트랜지스터
656:트랜지스터
658:포토다이오드 리셋 신호
659:게이트 신호선
672:포토센서 기준 신호선
700:기억 소자
701:회로
702:회로
703:스위치
704:스위치
706:논리 소자
707:용량 소자
708:용량 소자
709:트랜지스터
710:트랜지스터
713:트랜지스터
714:트랜지스터
720:회로
1189:ROM 인터페이스
1190:기판
1191:ALU
1192:ALU 컨트롤러
2200:트랜지스터
2201:절연층
2202:배선
2203:플러그
2204:절연층
2205:배선
2206:배선
3001:배선
3002:배선
3003:배선
3004:배선
3005:배선
3200:트랜지스터
3300:트랜지스터
3400:용량 소자
102:전자 포획층
102a:제1 절연층
102b:제2 절연층
102c:제3 절연층
102d:도전층
103:게이트 전극
106:전자 포획 준위
107:전자
108:곡선
109:곡선
110:트랜지스터
111:용량 소자
121:트랜지스터
122:트랜지스터
123:용량 소자
124:트랜지스터
125:용량 소자
200:펠릿
200a:펠릿
200b:펠릿
201:이온
220:기판
230:타깃
400:기판
402:하지 절연층
403c:산화물 반도체층
404:다층 반도체층
404a:산화물 반도체층
404b:산화물 반도체층
404c:산화물 반도체층
406a:소스 전극
406b:드레인 전극
407:절연층
408:게이트 절연층
409:도전층
410:게이트 전극
411:절연층
412:산화물 절연층
450:트랜지스터
470:트랜지스터
501:하우징
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503:표시부
504:표시부
505:마이크로폰
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511:하우징
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3200:트랜지스터
3300:트랜지스터
3400:용량 소자
Claims (22)
- 반도체 장치의 제작 방법으로서,
제1 반도체를 형성하는 단계;
상기 제1 반도체 위에 전자 포획층을 형성하는 단계;
상기 전자 포획층 위에 게이트 전극을 형성하는 단계;
상기 제1 반도체에 전기적으로 접속되는 전극을 형성하는 단계; 및
상기 게이트 전극의 전위를, 상기 전극의 전위보다 높게, 125℃ 이상 450℃ 이하의 온도에서 1초 이상 유지함으로써 상기 반도체 장치의 임계 전압을 증가시키는 단계
를 포함하는, 반도체 장치의 제작 방법. - 제1항에 있어서,
상기 전자 포획층은 산화하프늄, 산화알루미늄 및 알루미늄 실리케이트 중 어느 하나를 포함하는, 반도체 장치의 제작 방법. - 제1항에 있어서,
상기 전극은 소스 전극 또는 드레인 전극인, 반도체 장치의 제작 방법. - 제1항에 있어서,
상기 반도체 장치는 제2 반도체 및 제3 반도체를 포함하고,
상기 제1 반도체는 상기 제2 반도체와 상기 제3 반도체 사이에 개재되고,
상기 제2 반도체는 상기 제1 반도체와 상기 전자 포획층 사이에 제공되는, 반도체 장치의 제작 방법. - 제4항에 있어서,
상기 제1 반도체, 상기 제2 반도체 및 상기 제3 반도체는 산화물 반도체를 포함하는, 반도체 장치의 제작 방법. - 제1항에 있어서,
상기 게이트 전극에 인가되는 전위는, 1V보다 높고 상기 반도체 장치에서 사용되는 최고 전위보다 낮은, 반도체 장치의 제작 방법. - 반도체 장치의 제작 방법으로서,
제1 반도체를 형성하는 단계;
상기 제1 반도체 위에, 복수의 미소 도전성 영역을 포함하는 전자 포획층을 형성하는 단계;
상기 전자 포획층 위에 게이트 전극을 형성하는 단계;
상기 제1 반도체에 전기적으로 접속되는 전극을 형성하는 단계; 및
상기 게이트 전극의 전위를, 상기 전극의 전위보다 높게, 125℃ 이상 450℃ 이하의 온도에서 1초 이상 유지함으로써 상기 반도체 장치의 임계 전압을 증가시키는 단계
를 포함하는, 반도체 장치의 제작 방법. - 제7항에 있어서,
상기 전자 포획층은 산화하프늄, 산화알루미늄 및 알루미늄 실리케이트 중 어느 하나를 포함하는, 반도체 장치의 제작 방법. - 제7항에 있어서,
상기 전극은 소스 전극 또는 드레인 전극인, 반도체 장치의 제작 방법. - 제7항에 있어서,
상기 반도체 장치는 제2 반도체 및 제3 반도체를 포함하고,
상기 제1 반도체는 상기 제2 반도체와 상기 제3 반도체 사이에 개재되고,
상기 제2 반도체는 상기 제1 반도체와 상기 전자 포획층 사이에 제공되는, 반도체 장치의 제작 방법. - 제10항에 있어서,
상기 제1 반도체, 상기 제2 반도체 및 상기 제3 반도체는 산화물 반도체를 포함하는, 반도체 장치의 제작 방법. - 제7항에 있어서,
상기 게이트 전극에 인가되는 전위는, 1V보다 높고 상기 반도체 장치에서 사용되는 최고 전위보다 낮은, 반도체 장치의 제작 방법. - 반도체 장치의 제작 방법으로서,
제1 반도체를 형성하는 단계;
상기 제1 반도체 위에 전자 포획층을 형성하는 단계;
상기 전자 포획층 위에 게이트 전극을 형성하는 단계; 및
상기 제1 반도체에 전기적으로 접속되는 전극을 형성하는 단계
를 포함하고,
상기 전자 포획층은, 동일한 구성 원소를 포함하고 상이한 형성 방법 또는 상이한 형성 조건 하에서 형성된 제1 절연층 및 제2 절연층을 포함하는, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 제2 절연층은 상기 제1 절연층과 상기 게이트 전극 사이에 제공되는, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 제1 절연층의 밴드 갭은 상기 제2 절연층의 밴드 갭보다 큰, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 제1 절연층은 CVD법에 의해 형성되고,
상기 제2 절연층은 스퍼터링법에 의해 형성되는, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 제1 절연층과 상기 제2 절연층 사이의 계면에 전자 포획 준위가 포함되어 있는, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 전자 포획층은 음으로 대전되는, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 전자 포획층은 산화하프늄, 산화알루미늄 및 알루미늄 실리케이트 중 어느 하나를 포함하는, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 전극은 소스 전극 또는 드레인 전극인, 반도체 장치의 제작 방법. - 제13항에 있어서,
상기 반도체 장치는 제2 반도체 및 제3 반도체를 포함하고,
상기 제1 반도체는 상기 제2 반도체와 상기 제3 반도체 사이에 개재되고,
상기 제2 반도체는 상기 제1 반도체와 상기 전자 포획층 사이에 제공되는, 반도체 장치의 제작 방법. - 제21항에 있어서,
상기 제1 반도체, 상기 제2 반도체 및 상기 제3 반도체는 산화물 반도체를 포함하는, 반도체 장치의 제작 방법.
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