TW201511030A - 半導體裝置及用於製造半導體裝置之方法 - Google Patents

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TW201511030A
TW201511030A TW103124133A TW103124133A TW201511030A TW 201511030 A TW201511030 A TW 201511030A TW 103124133 A TW103124133 A TW 103124133A TW 103124133 A TW103124133 A TW 103124133A TW 201511030 A TW201511030 A TW 201511030A
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Kiyoshi Kato
Yasuhiko Takemura
Tetsuhiro Tanaka
Takayuki Inoue
Toshihiko Takeuchi
Yasumasa Yamane
Shunpei Yamazaki
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Semiconductor Energy Lab
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Abstract

本發明的一個方式提供一種校正了臨界值的半導體裝置的製造方法。該半導體裝置包括多個電晶體，該電晶體包括半導體、電連接於半導體的源極電極或汲極電極、閘極電極以及設置在閘極電極與半導體之間的電荷俘獲層，藉由對該半導體裝置邊進行加熱邊使閘極電極的電位比源極電極及汲極電極高且保持上述狀態一秒以上，被電荷俘獲層俘獲電子而使臨界值提高以降低Icut。為了實現上述情況，使對閘極電極供應信號的電路的電源與對源極電極或汲極電極供應信號的電路的電源分開，在使對閘極電極供應信號的電路的電源電位比對源極電極或汲極電極供應信號的電路的電源電位高的情況下進行上述處理。

Description

半導體裝置及用於製造半導體裝置之方法
本發明係關於一種半導體裝置。
注意，在本說明書中，半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置，電光裝置、半導體電路及電子裝置有時是半導體裝置。另外，具有半導體電路的裝置是半導體裝置。
電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到注目。
例如，專利文獻1公開了一種使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體層的電晶體。
另外，專利文獻2和專利文獻3公開了藉由使氧化物半導體層具有疊層結構，來提高載子移動率的技 術。
已知使用氧化物半導體層的電晶體的關閉狀態下的洩漏電流極小。例如，已公開了應用包括氧化物半導體層的電晶體的洩漏電流小的特性的低功耗的CPU等(參照專利文獻4)。
[專利文獻1]日本專利申請公開第2006-165528號公報
[專利文獻2]日本專利申請公開第2011-124360號公報
[專利文獻3]日本專利申請公開第2011-138934號公報
[專利文獻4]日本專利申請公開第2012-257187號公報
[專利文獻5]日本專利申請公開第2012-074692號公報
隨著電路的高積體化的進展，電晶體的尺寸也縮小。當縮小電晶體的尺寸時，有時通態電流、關態電流(off-state current)、臨界值或S值(次臨界值)等電晶體的電特性劣化(參照專利文獻5)。一般而言，當僅縮短通道長度時，通態電流得到增加，但是卻發生關態電流的增大或S值的上升。另一方面，當僅縮短通道寬度時，通態電流減少。
本說明書所公開的一個方式的目的之一是提供一種調整半導體裝置的臨界值的方法及適合於調整半導體裝置的臨界值的方法的半導體裝置。另外，其目的之一是提供一種具有能夠抑制隨著微型化而逐漸顯著的電特性 劣化的結構的半導體裝置。另外，其目的之一是提供一種積體度高的半導體裝置。另外，其目的之一是提供一種通態電流特性的劣化得到抑制的半導體裝置。另外，其目的之一是提供一種低功耗的半導體裝置。另外，其目的之一是提供一種可靠性高的半導體裝置。另外，其目的之一是提供一種在關閉電源的狀態下也能保持資料的半導體裝置。另外，其目的之一是提供一種特性良好的半導體裝置。另外，其目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本說明書所公開的一個方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
本說明書所公開的一個方式是一種半導體裝置的製造方法，在該半導體裝置中配置為矩陣狀的電晶體，該電晶體包括第一半導體、電連接於第一半導體的電極(源極電極或汲極電極)、閘極電極以及在閘極電極與第一半導體之間的電荷俘獲層，其中使對將電位供應給電晶體的閘極電極的電路(例如，字線驅動器電路)供應電源的佈線(第一佈線)與對將電位供應給電晶體的電極的電路(例如，位元線驅動器電路)供應電源的佈線(第二佈線)分開，藉由以125℃以上且450℃以下保持使第一佈線的電位比第二佈線高的狀態1秒以上，能夠使電荷俘獲層俘獲電子。
上述結構也可以包括夾著第一半導體的第二 半導體及第三半導體，第二半導體設置在第一半導體與電荷俘獲層之間。
在上述結構中，閘極電極較佳為面對第一半導體的頂面及側面。
在上述結構中，電荷俘獲層包含氮化矽、氧化鉿、氧化鋁和矽酸鋁中的一個。
藉由採用本說明書所公開的一個方式，可以提供一種使半導體裝置的臨界值調整至適當的值的方法。另外，可以提供一種能夠抑制隨著微型化而逐漸顯著的電特性下降的半導體裝置。另外，可以提供一種積體度高的半導體裝置。另外，可以提供一種低功耗的半導體裝置。另外，可以提供一種可靠性高的半導體裝置。另外，可以提供一種在關閉電源的狀態下也能保持資料的半導體裝置。另外，可以獲得該段落中未說明的說明書所說明的效果中的至少一個。
101‧‧‧半導體層
102‧‧‧電荷俘獲層
102a‧‧‧第一絕緣層
102b‧‧‧第二絕緣層
102c‧‧‧第三絕緣層
102d‧‧‧導電層
102e‧‧‧絕緣體
103‧‧‧閘極電極
104‧‧‧電荷俘獲能階
105‧‧‧電子
108‧‧‧曲線
109‧‧‧曲線
110‧‧‧電晶體
111‧‧‧電容元件
121‧‧‧電晶體
122‧‧‧電晶體
123‧‧‧電容元件
124‧‧‧電晶體
125‧‧‧電容元件
130‧‧‧半導體晶片
131‧‧‧字線驅動器
132‧‧‧位元線驅動器
133‧‧‧字線
134‧‧‧位元線
135‧‧‧記憶單元陣列
136‧‧‧記憶體部
137‧‧‧邏輯部
138a‧‧‧焊盤
138b‧‧‧焊盤
138c‧‧‧焊盤
138d‧‧‧焊盤
138e‧‧‧焊盤
138f‧‧‧焊盤
139a‧‧‧信號供應線
139b‧‧‧信號供應線
139c‧‧‧信號供應線
139d‧‧‧信號供應線
140a‧‧‧高電位供應線
140b‧‧‧低電位供應線
140c‧‧‧低電位供應線
140d‧‧‧高電位供應線
140e‧‧‧低電位供應線
140f‧‧‧高電位供應線
400‧‧‧基板
402‧‧‧基底絕緣層
403c‧‧‧氧化物半導體層
404‧‧‧多層半導體層
404a‧‧‧氧化物半導體層
404b‧‧‧氧化物半導體層
404c‧‧‧氧化物半導體層
406a‧‧‧源極電極
406b‧‧‧汲極電極
407a‧‧‧絕緣層
407b‧‧‧絕緣層
408‧‧‧閘極絕緣層
408a‧‧‧第一絕緣層
408b‧‧‧第二絕緣層
409‧‧‧導電層
410‧‧‧閘極電極
412‧‧‧氧化物絕緣層
450‧‧‧電晶體
470‧‧‧電晶體
501‧‧‧外殼
502‧‧‧外殼
503‧‧‧顯示部
504‧‧‧顯示部
505‧‧‧麥克風
506‧‧‧揚聲器
507‧‧‧操作鍵
508‧‧‧觸控筆
511‧‧‧外殼
512‧‧‧外殼
513‧‧‧顯示部
514‧‧‧顯示部
515‧‧‧連接部
516‧‧‧操作鍵
521‧‧‧外殼
522‧‧‧顯示部
523‧‧‧鍵盤
524‧‧‧指向裝置
531‧‧‧外殼
532‧‧‧冷藏室門
533‧‧‧冷凍室門
541‧‧‧外殼
542‧‧‧外殼
543‧‧‧顯示部
544‧‧‧操作鍵
545‧‧‧透鏡
546‧‧‧連接部
550‧‧‧電晶體
551‧‧‧車體
552‧‧‧車輪
553‧‧‧儀表板
554‧‧‧燈
700‧‧‧記憶單元
700a‧‧‧記憶單元
700b‧‧‧記憶單元
700c‧‧‧記憶單元
700d‧‧‧記憶單元
700e‧‧‧記憶單元
700f‧‧‧記憶單元
700g‧‧‧記憶單元
700h‧‧‧記憶單元
700i‧‧‧記憶單元
700j‧‧‧記憶單元
700k‧‧‧記憶單元
700l‧‧‧記憶單元
700m‧‧‧記憶單元
700n‧‧‧記憶單元
700o‧‧‧記憶單元
700p‧‧‧記憶單元
701‧‧‧觸發電路
702‧‧‧電路
703‧‧‧開關
704‧‧‧開關
706‧‧‧邏輯元件
707‧‧‧電容元件
708‧‧‧電容元件
709‧‧‧電晶體
710‧‧‧電晶體
713‧‧‧電晶體
714‧‧‧電晶體
720‧‧‧電路
730‧‧‧ALU
740‧‧‧WE信號輸出電路
750a‧‧‧焊盤
750b‧‧‧焊盤
750c‧‧‧焊盤
750d‧‧‧焊盤
750e‧‧‧焊盤
760‧‧‧處理器
800a‧‧‧記憶單元
800b‧‧‧記憶單元
800c‧‧‧記憶單元
800d‧‧‧記憶單元
800e‧‧‧記憶單元
800f‧‧‧記憶單元
800g‧‧‧記憶單元
800h‧‧‧記憶單元
800i‧‧‧記憶單元
800j‧‧‧記憶單元
800k‧‧‧記憶單元
800l‧‧‧記憶單元
801‧‧‧電晶體
802‧‧‧電晶體
803‧‧‧電容元件
804‧‧‧電容元件
805‧‧‧反相器
806‧‧‧反相器
807‧‧‧電晶體
808‧‧‧電晶體
810‧‧‧記憶體部
811‧‧‧字線驅動器
812‧‧‧位元線驅動器
813‧‧‧WE信號輸出電路
814‧‧‧記憶單元陣列
815a‧‧‧焊盤
815b‧‧‧焊盤
815c‧‧‧焊盤
815d‧‧‧焊盤
815e‧‧‧焊盤
816a‧‧‧高電位供應線
816b‧‧‧低電位供應線
816c‧‧‧高電位供應線
816d‧‧‧低電位供應線
816e‧‧‧高電位供應線
816f‧‧‧低電位供應線
816g‧‧‧信號供應線
817‧‧‧邏輯部
818‧‧‧半導體晶片
819‧‧‧導線架
819a‧‧‧引線
819b‧‧‧引線
819c‧‧‧引線
819d‧‧‧引線
820‧‧‧接合引線
在圖式中：圖1A至圖1D是示出實施方式的半導體裝置的例子的圖；圖2A至圖2D是示出實施方式的半導體裝置的帶圖的例子的圖；圖3A是示意性地示出實施方式的半導體裝置的特性 的圖，圖3B是示出應用半導體裝置的電路的例子的圖；圖4A和圖4B是示出實施方式的記憶單元的例子的圖；圖5是示出實施方式的處理器的例子的圖；圖6是示出實施方式的處理器的臨界值調整處理的例子的圖；圖7是示出實施方式的處理器的工作時的例子的圖；圖8A至圖8C是示出半導體裝置的製程的圖；圖9A至圖9C是說明電晶體的俯視圖及剖面圖；圖10A和圖10B是層疊有半導體層的帶圖的示意圖；圖11A至圖11C是說明電晶體的俯視圖及剖面圖；圖12A至圖12C是說明電晶體的製造方法的圖；圖13A至圖13C是說明電晶體的製造方法的圖；圖14A至圖14C是說明電晶體的俯視圖及剖面圖；圖15A和圖15B是說明記憶單元及半導體晶片的圖；圖16是說明記憶單元的電路圖；圖17A和圖17B是說明記憶體部(memory unit)及半導體晶片的圖；圖18A至圖18F是示出電子裝置的例子的圖；圖19A和圖19B是說明實施例中製造的電晶體的電特性評價的圖；圖20A和圖20B是說明實施例中製造的電晶體的電 特性評價的圖；圖21是說明參考實例中製造的電晶體的電特性評價的圖。
參照圖式對實施方式進行詳細說明。注意，本說明書所公開的技術思想不侷限於以下說明，所屬發明所屬之技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容可以被變換為各種各樣的形式。因此，本說明書所公開的技術思想不應該被解釋為僅限定於以下所示的實施方式的記載內容中。
注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
注意，電晶體的“源極(源極電極)”和“汲極(汲極電極)”的功能在使用極性不同的電晶體的情況下或在電路工作中當電流方向變化時，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
注意，在本說明書等中使用的“第一”，“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目方面上進行限定的。
實施方式1
在本實施方式中，說明具有半導體層、電荷俘獲層及 閘極電極的半導體裝置的結構、工作原理以及應用半導體裝置的電路。圖1A示出具有半導體層101、電荷俘獲層102及閘極電極103的半導體裝置。電荷俘獲層102可以兼作閘極絕緣層的一部分或整個部分。
在此，作為電荷俘獲層102，例如也可以採用：圖1B所示的第一絕緣層102a與第二絕緣層102b的疊層體；圖1C所示的第一絕緣層102a、第二絕緣層102b以及第三絕緣層102c的疊層體；或者層疊有更多的絕緣層的疊層體。另外，也可以採用圖1D所示的在絕緣體102e中具有電絕緣的導電層102d的結構。絕緣體102e也可以由多個絕緣層形成。
例如，圖2A示出圖1B所示的半導體裝置的點A至點B之間的帶圖的例子。在圖2A至圖2D中，Ec表示導帶底，Ev表示價帶頂。在圖2A中，閘極電極103的電位與源極電極或汲極電極(都未圖示)相同。
在上述例子中，第一絕緣層102a的能帶間隙比第二絕緣層102b的能帶間隙大且第一絕緣層102a的電子親和力比第二絕緣層102b的電子親和力小，但是不侷限於該情況。
在第一絕緣層102a與第二絕緣層102b之間的介面或第二絕緣層102b的內部存在電荷俘獲能階104。當對閘極電極103施加比源極電極或汲極電極高的電位時，獲得圖2B所示的帶圖。在此，閘極電極103的電位也可以比源極電極或汲極電極高1V以上。此外，閘 極電極103的電位也可以比在結束該處理之後施加到閘極電極103的最高電位低。典型地可以低於4V。
在半導體層101中存在的電子105向具有更高的電位的閘極電極103的方向移動。從半導體層101向閘極電極103的方向移動的電子105的一部分被電荷俘獲能階104俘獲。
電子105越過半導體層101與電荷俘獲層102之間的能障而被電荷俘獲能階104俘獲的過程有幾個。第一過程是起因於穿隧效應的過程。第一絕緣層102a越薄，穿隧效應越明顯。注意，在該過程中，有時被電荷俘獲能階104俘獲的電子因穿隧效應而回到半導體層101中。
另外，藉由對閘極電極103施加適當的電壓，即使在電荷俘獲層102比較厚的情況下，也可以發生穿隧效應(Fowler-Nordheim(福勒諾德海姆)穿隧效應)。當發生Fowler-Nordheim穿隧效應時，穿隧電流以閘極電極103與半導體層101之間的電場的自乘增加。
第二過程是電子105在電荷俘獲層102中的缺陷能階等的能帶間隙中的俘獲能階之間跳躍而到達第二絕緣層102b的過程，這是被稱為Poole-Frenkel(普爾-夫倫克爾)傳導的傳導機制，絕對溫度越高且俘獲能階越淺，導電性越高。
第三過程是電子105因熱激發而越過電荷俘獲層102的能障的過程。在半導體層101中存在的電子的 分佈根據費米-狄拉克分佈，一般而言，溫度越高，能量高的電子的比率越高。例如，在具有比費米面高3eV的能量的電子的300K(27℃)下的密度為1的情況下，450K(177℃)下的密度為6×1016，600K(327℃)下的密度為1.5×1025，750K(477℃)下的密度為1.6×1030。
電子105越過電荷俘獲層102的能障而向閘極電極103移動的過程為上述三個過程或組合它們的過程。尤其是，在第二過程及第三過程中，當溫度高時電流以指數函數的方式增加。
電荷俘獲層102的能障層的薄的部分(能量高的部分)的電子密度越高，Fowler-Nordheim穿隧效應越容易發生，所以溫度較佳為高。
利用上述傳導機制而發生的電流尤其是在閘極電極103與半導體層101之間的電位差小(4V以下)的情況下大多非常小，但是藉由進行長時間(例如，1秒以上)的處理，可以使所需要的量的電子被電荷俘獲能階104俘獲。其結果是，電荷俘獲層102帶負電。
因此，藉由在更高的溫度(比半導體裝置的使用溫度或保管溫度高的溫度或者125℃以上且450℃以下，典型地為150℃以上且300℃以下)下保持閘極電極103的電位比源極電極或汲極電極高的狀態1秒以上，典型地為1分鐘以上，電子從半導體層101向閘極電極103移動，其一部分被電荷俘獲能階104俘獲。下面，將用來俘獲電子的處理的溫度稱為處理溫度。
被電荷俘獲能階104俘獲的電子的量可以由閘極電極103的電位調整。當相應的量的電子被電荷俘獲能階104俘獲時，閘極電極103的電場因其電荷而被遮擋，形成在半導體層101中的通道消失。
被電荷俘獲能階104俘獲的電子的總量首先線性增加，但是其增加率逐漸下降，然後電子的總量收斂到一定值。該值根據閘極電極103的電位而決定，該值趨於電位越高，被俘獲的電子越增加。另外，不會超過電荷俘獲能階104的總數。
需要不使被電荷俘獲能階104俘獲的電子從電荷俘獲層102流失。為此，較佳為將電荷俘獲層102的厚度設定為不會發生穿隧效應的厚度。例如，物理厚度較佳為大於1nm。
另一方面，當電荷俘獲層102的厚度比半導體裝置的通道長度厚得多時，次臨界值會上升，而使關閉特性劣化。因此，電荷俘獲層102的等效氧化矽厚度(EOT：Equivalent Oxide Thickness)為通道長度的4倍以上，典型地為10倍以上。注意，當使用所謂的High-K材料時，EOT小於物理厚度。
典型地，電荷俘獲層102的物理厚度為10nm以上且100nm以下，EOT為10nm以上且25nm以下，即可。注意，在圖1B或圖1C所示的結構中，將第一絕緣層102a的厚度設定為10nm以上且20nm以下，將第二絕緣層102b的EOT設定為1nm以上且25nm以下，即可。
如圖1C那樣，由三層的絕緣層形成電荷俘獲層102，並且，使第三絕緣層102c的電子親和力比第二絕緣層102b小，使第三絕緣層102c的能帶間隙比第二絕緣層102b寬，由此，可以有效地保持被第二絕緣層102b的內部或者與其他絕緣層之間的介面的電荷俘獲能階104俘獲的電子。
在此情況下，即使第二絕緣層102b的厚度薄，只要第三絕緣層102c的物理厚度足夠厚，就可以保持被電荷俘獲能階104俘獲的電子。第三絕緣層102c可以使用與第一絕緣層102a相同或相似的材料。此外，也可以使用其構成元素與第二絕緣層102b相同但電荷俘獲能階足夠少的材料。形成方法也影響到電荷俘獲能階的個數。將第三絕緣層102c的厚度設定為1nm以上且20nm以下。
另外，當如圖1D所示那樣在絕緣體102e中具有電絕緣的導電層102d時，也由於與上述相同的原理，電子被導電層102d俘獲。圖2C及圖2D示出上述情況的例子。圖2C示出從圖1D的點C到點D的帶圖的例子。在圖2C中，閘極電極103的電位與源極電極或汲極電極相同。
當將閘極電極103的電位設定為比源極電極或汲極電極高的電位時，獲得圖2D所示的帶圖。在半導體層101中存在的電子105向具有更高的電位的閘極電極103的方向移動。從半導體層101向閘極電極103的方向 移動的電子105的一部分被導電層102d俘獲。就是說，在圖1D所示的半導體裝置中，導電層102d具有與圖1B所示的半導體裝置中的電荷俘獲能階104相同的功能。
另外，當導電層102d的功函數大時，導電層102d與絕緣體102e之間的能障高，所以可以抑制被俘獲的電子的流出。
在上述結構中，導電層102d也可以由多個導電層構成。另外，第一絕緣層102a、第二絕緣層102b、第三絕緣層102c以及絕緣體102e也可以由多個絕緣層構成。此外，也可以由構成元素相同但形成方法不同的多個絕緣層構成。
當第一絕緣層102a和第二絕緣層102b的構成元素相同(例如，使用氧化鉿)時，可以利用CVD法或ALD法形成第一絕緣層102a，並利用濺射法形成第二絕緣層102b。
一般而言，利用濺射法形成的絕緣層包含比利用CVD法或ALD法形成的絕緣層多的電荷俘獲能階104，俘獲電子的性質強。由於相同的理由，當第二絕緣層102b和第三絕緣層102c的構成元素相同時，可以利用濺射法形成第二絕緣層102b，並利用CVD法或ALD法形成第三絕緣層102c。
另外，當第二絕緣層102b由構成元素相同的多個絕緣層構成時，可以利用濺射法形成其中一個層並利用CVD法或ALD法形成另一個層。
另外，不使被電荷俘獲能階104俘獲的電子從電荷俘獲層102流出的第二方法是使半導體裝置的使用溫度或保管溫度比處理溫度足夠低。在120℃的溫度下電子越過3eV的能障的概率低於300℃的溫度下的10萬分之1。因此，在300℃的處理中容易越過能障而被電子陷阱能階106俘獲的電子在以120℃保管時不容易越過能障，所以電子長期被電子陷阱能階106俘獲。
半導體層101中的電洞的有效質量極大或者實質上定域化也是有效的。在此情況下，電洞不從半導體層101注入到電荷俘獲層102，因此，被電荷俘獲能階104俘獲的電子不與電洞複合而消失。
另外，也可以以不施加使被電荷俘獲層102俘獲的電子釋放的電壓的方式設計電路或者選擇材料。例如，在如In-Ga-Zn類氧化物半導體那樣的電洞的有效質量極大或者實質上定域化的材料中，在閘極電極103的電位比源極電極或汲極電極高的情況下形成通道，而在比其低的情況下呈現與絕緣體同樣的特性。此時，閘極電極103與半導體層101之間的電場變得極小，因此Fowler-Nordheim穿隧效應或起因於Poole-Frenkel傳導的電子傳導顯著減少。
由於第二絕緣層102b利用提高電荷俘獲能階104的材料(或者形成方法、形成條件)形成，因此，在第一絕緣層102a與第二絕緣層102b之間的介面以及第二絕緣層102b與第三絕緣層102c之間的介面也會形成很多 的電荷俘獲能階104。
另外，當將閘極電極103的電位及溫度設定為上述所示的值時，如圖2B所示，來自半導體層101中的電子被電荷俘獲能階104俘獲，結果電荷俘獲層102帶負電。
如此，當電荷俘獲層102俘獲電子時，半導體裝置的臨界值提高。尤其是，當半導體層101使用能帶間隙寬的材料(寬能隙半導體)時，可以大幅度地減少閘極電極103的電位為與源極電極相同時的源極汲極間的電流(截止電流(cut-off current,Icut)。
例如，藉由使用能帶間隙為3.2eV的In-Ga-Zn類氧化物，可以將Icut密度(每通道寬度1μm的電流值)降低至1zA/μm(1×10-21A/μm)以下，典型地降低至1yA/μm(1×10-24A/μm)以下。
圖3A示意性地示出由電荷俘獲層102俘獲電子之前以及之後的室溫下的源極電極與汲極電極之間的每通道寬度1μm的電流(Id)的閘極電極103的電位(Vg)依賴性。注意，將源極電極的電位設定為0V，將汲極電極的電位設定為+1V。雖然不能直接測定小於1fA的電流，但是可以根據利用其他方法測定的值，即次臨界值等估計。測定方法可以參照參考實例。
如曲線108所示，半導體裝置的原來的臨界值為Vth1，而在俘獲電子之後，臨界值提高(向正方向漂移)至Vth2。其結果是，Vg=0時的電流密度為1aA/μm (1×10-18A/μm)以下，例如為1zA/μm至1yA/μm。
例如，如圖3B所示，考慮積累在電容元件111中的電荷由電晶體110控制的電路。在此，不考慮電容元件111的電極間的洩漏電流。電容元件111的電容為1fF，電容元件111的電晶體110一側的電位為+1V，Vd為0V。
在電晶體110的Id-Vg特性由圖3A中的曲線108表示，且通道寬度為0.1μm的情況下，Icut大約為1fA，電晶體110的電阻大約為1×1015Ω。因此，由電晶體110和電容元件111構成的電路的時間常數大約為1秒。這意味著經過1秒左右之後，積累在電容元件111中的大部分的電荷消失。
在電晶體110的Id-Vg特性由圖3A中的曲線109表示，且通道寬度為0.1μm的情況下，Icut大約為1yA，電晶體110的電阻大約為1×1024Ω。因此，由電晶體110和電容元件111構成的電路的時間常數大約為1×109秒(即31年左右)。因此，即使經過10年之後，在電容元件111中也殘留著積累的電荷中的1/3。
換而言之，在由電晶體和電容元件構成的簡單結構的電路中，可以保持電荷10年。這可應用於各種記憶體裝置。例如，可應用於圖4A和圖4B所示的記憶單元。
圖4A所示的記憶單元由電晶體121、電晶體122以及電容元件123構成，電晶體121如圖1A所示地 具有電荷俘獲層102的電晶體。在形成電路之後，進行上述提高臨界值的處理(稱為臨界值調整處理或臨界值校正處理)來減少Icut。在圖式中，示出電荷俘獲層102中具有電子，所以由與一般的電晶體不同的符號表示臨界值調整了的電晶體。
圖4A所示的記憶單元被配置為矩陣狀，例如，n行m列的記憶單元與讀出字線RWLn、寫入字線WWLn、位元線BLm、源極線SLm連接。
臨界值的校正可以藉由以下方法進行。首先，將所有的源極線及位元線的電位設定為0V。另外，在適當的溫度下保持形成有記憶單元的晶圓或晶片，將所有的寫入字線的電位設定為適當的值(例如，+3V)並保持適當的時間。其結果是，臨界值被調節為適當的值。
另外，也可以如圖4B所示那樣由電晶體124和電容元件125構成記憶單元。例如，n行m列的記憶單元與字線WLn、位元線BLm、源極線SLn連接。臨界值校正方法可以與圖4A的方法同樣。
在此，有一個問題：一般來說，記憶體裝置以使字線(寫入字線)中的一個電位上升的方式而不以使所有的字線的電位同時上升的方式設計。另外，可以將所有的位元線設定為低電位或高電位。
為了解決上述問題，如圖5至圖7所示，需要使對字線驅動器131供應電源的電路與對位元線驅動器132(以及邏輯部(logic unit)137等其他電路)供應電 源的電路分開，當進行臨界值調整處理時分別供應不同的恆電位。
圖5所示的半導體晶片130包括記憶體部(memory unit)136及邏輯部137。記憶體部136包括記憶單元陣列135、字線驅動器131以及位元線驅動器132。字線驅動器131與多個字線133連接，位元線驅動器132與多個位元線134連接。多個字線133與多個位元線134的交點設置有圖4A或圖4B所示的記憶單元。另外，不需要對圖4A和圖4B所示的記憶單元直接供應電源。
需要對字線驅動器131及位元線驅動器132供應信號及電源，例如，信號從邏輯部137藉由信號供應線139a及信號供應線139b分別供應到字線驅動器131及位元線驅動器132。另外，藉由高電位供應線140a及低電位供應線140b對字線驅動器131供應電源，藉由高電位供應線140d及低電位供應線140c對位元線驅動器132供應電源，藉由高電位供應線140f及低電位供應線140e對邏輯部137供應電源。
高電位供應線140a與焊盤138a連接，低電位供應線140b與焊盤138b連接，低電位供應線140c及低電位供應線140e與焊盤138c連接，高電位供應線140d及高電位供應線140f與焊盤138d連接。如此，使字線驅動器131的電源與位元線驅動器132及邏輯部137的電源分開。
另外，藉由信號供應線139c及信號供應線139d從焊盤138e及焊盤138f對邏輯部137供應信號。
也可以在高電位供應線140a與焊盤138a之間、在低電位供應線140b與焊盤138b之間、在低電位供應線140c/低電位供應線140e與焊盤138c之間、在高電位供應線140d/高電位供應線140f與焊盤138d之間、在信號供應線139c與焊盤138e之間以及在信號供應線139d與焊盤138f之間分別設置某個電路。
當進行臨界值調整處理時，例如對焊盤138b供應+2V的電位，對焊盤138c、焊盤138e以及焊盤138f供應0V的電位。在此，較佳的是，邏輯部137不對字線驅動器131及位元線驅動器132供應信號。為了實現這種情況，使焊盤138d的電位與焊盤138c的電位相同。更佳的是，也使焊盤138a的電位與焊盤138b的電位相同。注意，電位的值不侷限於此，可以適當地設定。
在此，重要的是：為了設定上述電位的輸入，將從字線驅動器131輸出到字線133中的至少兩條線的第一電位設定為相同，將從位元線驅動器132輸出到位元線134中的至少兩條線的第二電位設定為相同，並且第一電位處於比第二電位高1V以上的情況。
例如，在圖6所示的例子中，雖然焊盤138a及焊盤138b的電位是+2V且焊盤138c至焊盤138f的電位是0V，所以字線驅動器131、位元線驅動器132及邏輯部137都成為非工作狀態，但是連接於字線驅動器131的 所有字線的電位是+2V，連接於位元線驅動器132的所有位元線的電位是0V。
就是說，所有字線133與所有位元線134之間的電位差是2V。
例如，當作為記憶單元使用圖4A所示的記憶單元時，電晶體121的閘極電極的電位是+2V。另外，電晶體121的源極電極和汲極電極中的連接於位元線BLm的一個的電位是0V。在此，假使在進行臨界值調整處理之前的電晶體121的臨界值是1V，由於在剛開始進行臨界值調整處理時電晶體121處於導通狀態，所以源極電極和汲極電極中的另一個也是0V。
其結果是，如上述說明那樣，電子被電荷俘獲層102俘獲而使臨界值提高。此時，臨界值的最大值增到+2V。如此，可以對所有的記憶單元的電晶體121進行臨界值調整處理。
進行了臨界值調整處理的電晶體121的臨界值充分大，所以Icut也極小。由此，在與來自外部的電源遮斷的狀態下可以長時間儲存電容元件123中所保持的電荷。
另外，在上述說明中對焊盤138a及焊盤138b供應相同的電位，但是，例如也可以對焊盤138a供應+6V而對焊盤138b供應+2V。此時，假使沒有來自外部的信號，就對所有字線133供應+2V。
為了通常地工作半導體晶片130，例如如圖7 所示，對焊盤138a供應+4V的電位，對焊盤138b供應0V的電位，對焊盤138c供應0V的電位並且對焊盤138d供應+1V的電位，即可。另外，對焊盤138e以及焊盤138f分別輸入用來驅動邏輯部137的信號。
另外，當如圖7所示地相鄰設置有被供應低電位的焊盤138b及焊盤138c時，例如，在進行引線接合時也可以接合引線與相同的引線等導體連接。由此，可以減少一個半導體晶片130的引線(端子)。
此外，在上述說明中示出字線驅動器131、位元線驅動器132及邏輯部137以高電位及低電位的兩個電位工作的例子，但是也可以在以三個電位以上工作的情況下也可以與上述同樣地實施。
此外，在上述說明中示出使字線驅動器131的電源與位元線驅動器132的電源分開的例子，也可以共同使用構成字線驅動器的電路的一部分的電源與位元線驅動器132的電源。
較佳為具有記憶單元的半導體裝置在出廠之前進行臨界值調整處理。例如，可以實施圖8A至圖8C所示的步驟。首先，如圖8A所示，在形成記憶單元之後，測定初期特性來挑選合格品。在此，較佳為僅根據是否有由於斷線等的不能恢復的工作故障而挑選合格品。在這步驟中，還沒使臨界值調整至適當的值，所以不能在長時間儲存電容元件的電荷，但是在此不加考慮。
然後，如圖8B所示，注入電子。換而言之， 使適當的量的電子被電荷俘獲層俘獲。該工作與上述同樣地進行。此時，閘極電極103的電位與源極電位和汲極電位中的更低的電位之間的差異(閘極電壓)為1V以上且低於4V，並且，等於或低於該記憶單元出廠之後的閘極電壓。
然後，如圖8C所示，再次進行測定。合格品的條件之一為臨界值如預期地提高到達所希望的值。在該步驟中，也可將臨界值不正常的晶片認為不合格品而對其再次進行電子的注入。將合格品經過切割(dicing)、引線接合、樹脂密封以及封裝之後出廠。
臨界值的上升值受控於電荷俘獲層102所俘獲的電子的密度。例如，在圖1B所示的半導體裝置中，當僅在第一絕緣層102a與第二絕緣層102b之間的介面處電子被俘獲時，在將被俘獲的電子的面密度由Q表示且將第一絕緣層102a的介電常數由C表示的情況下，臨界值上升Q/C。
注意，如上所述，閘極電極103的電位決定被俘獲的電子的量，因此也可以藉由調節閘極電極103的電位調整臨界值的上升值。
例如，考慮如下情況：對閘極電極103施加比源極電極及汲極電極的電位高1.5V的電位，將溫度設定為150℃以上且250℃以下，典型地為200℃±20℃的情況。在電子被電荷俘獲層102俘獲之前的半導體裝置的臨界值(第一臨界值，Vth1)為+1.1V的情況下，首先通道 形成在半導體層101中，電子被電荷俘獲層102俘獲。然後，被電荷俘獲層102俘獲的電子的量增加，而使通道消失。在該步驟中，電子不被電荷俘獲層102俘獲。
此時，當閘極電極103的電位比源極電極及汲極電極高1.5V時通道消失，因此臨界值提高至+1.5V。也可以說被電荷俘獲層102俘獲的電子提高臨界值0.4V。將因被電荷俘獲層102俘獲的電子而變化之後的臨界值稱為第二臨界值(Vth2)。
藉由採用這種特性，可以將多個半導體裝置的原來大不相同的臨界值調節在適當的範圍內。例如，考慮第一臨界值分別為+1.2V、+1.1V、+0.9V的三個半導體裝置的情況。當對上述半導體裝置以上述條件進行處理時，各半導體裝置的臨界值不會因電子的俘獲而大幅度地超過+1.5V，因此可以將三個半導體裝置的第二臨界值都調節為+1.5V左右。例如，也可以在進行了臨界值調整處理之後，將當初的臨界值不均勻(例如，標準差)變為當初的臨界值不均勻的四分之一。
另外，當藉由進行臨界值調整處理來改變各電晶體的臨界值時，被這三個半導體裝置的電荷俘獲層102俘獲的電子的量(或者電子的面密度等)不同。
閘極電極103可以使用各種材料。例如，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta和W等的導電層。該閘極電極103也可以是上述材料的疊層。另外，閘極電極103也可以使用包含氮的導 電層。例如，作為閘極電極103可以使用在氮化鈦層上層疊有鎢層的疊層、在氮化鎢層上層疊有鎢層的疊層、在氮化鉭層上層疊有鎢層的疊層等。
與半導體層101對置的閘極電極103的功函數是決定半導體裝置的臨界值的因素之一，一般而言，功函數越小，臨界值越小。然而，如上所述，藉由調節被電荷俘獲層102俘獲的電子的量可以調整臨界值，因此可以擴大閘極電極103的材料的選擇範圍。
半導體層101可以使用各種材料。例如，除了矽、鍺、矽鍺之外，還可以使用後述的各種氧化物半導體。
第一絕緣層102a可以使用各種材料。例如，可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹和氧化鉭中的一種以上的絕緣層。
作為第二絕緣層102b可以使用各種材料。例如，可以使用包含氮化矽、氧化鉿、氧化鋁和矽酸鋁等中的一種以上的絕緣層。
作為第三絕緣層102c可以使用各種材料。例如，可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹和氧化鉭中的一種以上的絕緣層。
這種由電荷俘獲層102俘獲所需要的量的電子的半導體裝置除了臨界值為特定的值之外與一般的 MOS半導體裝置相同。因此，電荷俘獲層102被用作閘極絕緣層。
臨界值調整處理的時機不侷限於上述的時機，例如，在形成與半導體裝置的源極電極或汲極電極連接的佈線之後、在結束前製程(晶圓處理)之後、晶圓切割製程之後或者封裝製程之後等，較佳為在出廠之前的任一步驟中進行該處理。即使在上述任何步驟進行之後進行處理，也較佳為此後不使該半導體裝置在125℃以上的溫度下放置1小時以上。
在上述例子中示出電子被電荷俘獲層102俘獲而使半導體裝置的臨界值調整至適當的值的例子，但是根據電荷俘獲層102及半導體層101的材料有時電洞被電荷俘獲層102俘獲。此時也由於相同的原理，可以臨界值下降而使臨界值調整至適當的值。為了使電荷俘獲層102俘獲電洞，使閘極電極103的電位比源極電極或汲極電極低1V以上，即可。
因此，例如在圖5至圖7所示的半導體晶片中，使焊盤138a及焊盤138b的電位比焊盤138c至焊盤138f的電位低1V以上，即可。
實施方式2
在本實施方式中，參照圖式對本說明書所公開的一個方式的半導體裝置進行說明。
圖9A至圖9C為本說明書所公開的一個方式 的電晶體的俯視圖及剖面圖。圖9A為俯視圖，圖9B為沿著圖9A所示的點劃線A-B的剖面，圖9C為沿著點劃線C-D的剖面。另外，在圖9A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖9A至圖9C所示的電晶體450包括：基板400；基板400上的具有凹部及凸部的基底絕緣層402；基底絕緣層402的凸部上的氧化物半導體層404a及氧化物半導體層404b；氧化物半導體層404a及氧化物半導體層404b上的源極電極406a及汲極電極406b；與基底絕緣層402的凹部、基底絕緣層402的凸部(或凹部)的側面、氧化物半導體層404a的側面、氧化物半導體層404b的側面以及氧化物半導體層404b的頂面、源極電極406a以及汲極電極406b接觸的氧化物半導體層404c；氧化物半導體層404c上的閘極絕緣層408；與閘極絕緣層408的頂面接觸且面對氧化物半導體層404b的頂面及側面；源極電極406a、汲極電極406b及閘極電極410上的氧化物絕緣層412。
閘極絕緣層408被用作實施方式1所說明的電荷俘獲層。在此，閘極絕緣層408為利用CVD法形成的第一絕緣層408a、其上的利用濺射法形成的第二絕緣層408b的疊層，但是如圖1C所示那樣，也可以為還其上的利用CVD法形成的絕緣層(實施方式1的第三絕緣層 102c)的疊層。
另外，將氧化物半導體層404a、氧化物半導體層404b以及氧化物半導體層404c總稱為多層半導體層404。
藉由作為閘極絕緣層408使用相對介電常數大的材料，可以增加閘極絕緣層408的厚度。例如，藉由使用介電常數為16的氧化鉿，厚度可以增加至使用介電常數為3.9的氧化矽時的4倍左右。因此，從防止被俘獲的電子的流出的角度來看是較佳的。將閘極絕緣層408的厚度設定為1nm以上且100nm以下，典型地為5nm以上且20nm以下。
另外，通道長度是指：在俯視圖中，半導體層與閘極電極重疊的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。換而言之，在圖9A中，通道長度相當於氧化物半導體層404b與閘極電極410重疊的區域中的源極電極406a與汲極電極406b之間的距離。通道寬度是指：半導體層與閘極電極重疊的區域中的源極或汲極的寬度。換而言之，圖9A中，通道寬度相當於氧化物半導體層404b與閘極電極410重疊的區域中的源極電極406a或汲極電極406b的寬度。
藉由將閘極絕緣層408用作電荷俘獲層，如實施方式1所示那樣，可以由其內部的電荷俘獲能階俘獲電子。此時，被電荷俘獲能階俘獲的電子的量可以由閘極電極410的電位調整。
由於閘極電極410電性上包圍氧化物半導體層404b，因此通態電流得到增加。將這種電晶體結構稱為surrounded channel(s-channel)結構。在s-channel結構中，電流流過整個氧化物半導體層404b(氧化物半導體層404b的塊內)。由於電流流過氧化物半導體層404b內部，因此不容易受到介面散射的影響，所以可以獲得很大的通態電流。另外，藉由增加氧化物半導體層404b的厚度，可以增加通態電流。
當縮短電晶體的通道長度及通道寬度時，在使光阻遮罩縮退的同時對電極或半導體層等進行加工的情況下，電極或半導體層等的上端部有時帶弧形(具有曲面)。藉由採用這種結構，可以提高形成在氧化物半導體層404b上的閘極絕緣層408、閘極電極410以及氧化物絕緣層412的覆蓋性。此外，可以緩和在源極電極406a及汲極電極406b的端部有可能產生的電場集中，而可以抑制電晶體的劣化。
另外，藉由進行電晶體的微型化，可以實現積體度的提高及高密度化。例如，將電晶體的通道長度設定為100nm以下，較佳為40nm以下，更佳為30nm以下，進一步佳為20nm以下，並將電晶體的通道寬度設定為100nm以下，較佳為40nm以下，更佳為30nm以下，進一步佳為20nm以下。在根據本說明書所公開的一個方式的電晶體中，即使如上所述那樣具有窄通道，因為具有s-channel結構，因此也可以增加通態電流。
基板400不侷限於僅進行支撐的基板，也可以是形成有電晶體等其他裝置的基板。此時，電晶體450的閘極電極410、源極電極406a和汲極電極406b中的至少一個也可以與上述裝置電連接。
基底絕緣層402除了防止雜質從基板400擴散的功能以外，還可以具有對多層半導體層404供應氧的功能。此外，如上所述，當基板400是形成有其他裝置的基板時，基底絕緣層402還用作層間絕緣層。在此情況下，基底絕緣層402的表面為凹凸狀，所以較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理，以使其表面平坦。
另外，在形成電晶體450的通道的區域中，多層半導體層404具有從基板400一側層疊有氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c的結構。另外，氧化物半導體層404b具有被氧化物半導體層404a及氧化物半導體層404c包圍的結構。另外，如圖9C所示，閘極電極410電性上包圍氧化物半導體層404b。
在此，例如，氧化物半導體層404b使用其電子親和力(真空能階與導帶底之間的能量差)大於氧化物半導體層404a及氧化物半導體層404c的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差(游離電位)減去導帶底與價帶頂之間的能量差(能隙)的值。
氧化物半導體層404a及氧化物半導體層404c 較佳為包含一種以上的構成氧化物半導體層404b的金屬元素。例如，氧化物半導體層404a及氧化物半導體層404c較佳為使用其導帶底的能量比氧化物半導體層404b的導帶底的能量更接近真空能階0.05eV、0.07eV、0.1eV或0.15eV以上且2eV、1eV、0.5eV或0.4eV以下的氧化物半導體形成。
在上述結構中，當對閘極電極410施加電場時，通道形成在多層半導體層404中的導帶底的能量最低的氧化物半導體層404b中。換言之，由於在氧化物半導體層404b與閘極絕緣層408之間形成有氧化物半導體層404c，所以電晶體的通道形成在不與閘極絕緣層408接觸的區域中。
另外，氧化物半導體層404a包含一種以上的構成氧化物半導體層404b的金屬元素，因此，與氧化物半導體層404b與基底絕緣層402接觸時的兩者之間的介面相比，在氧化物半導體層404b與氧化物半導體層404a之間的介面不容易形成介面能階。上述介面能階有時形成通道，因此有時導致電晶體的臨界值的變動。所以，藉由設置氧化物半導體層404a，能夠抑制電晶體的臨界值等電特性的偏差。此外，可以提高該電晶體的可靠性。
另外，氧化物半導體層404c包含一種以上的構成氧化物半導體層404b的金屬元素，因此，與氧化物半導體層404b與閘極絕緣層408接觸時的兩者之間的介面相比，在氧化物半導體層404b與氧化物半導體層404c 之間的介面不容易發生載子散射。所以，藉由設置氧化物半導體層404c，能夠提高電晶體的場效移動率。
例如，氧化物半導體層404a及氧化物半導體層404c可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高於氧化物半導體層404b的材料。明確而言，上述元素的原子數比為氧化物半導體層404b的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體層中產生氧缺陷的功能。由此可說，與氧化物半導體層404b相比，在氧化物半導體層404a及氧化物半導體層404c中不容易產生氧缺陷。
另外，在氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c為至少包含銦、鋅及M(Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且氧化物半導體層404a的原子數比為In：M：Zn=x1：y1：z1，氧化物半導體層404b的原子數比為In：M：Zn=x2：y2：z2，氧化物半導體層404c的原子數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在氧化物半導體層404b中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為低於x2的3倍。
氧化物半導體層404a及氧化物半導體層404c中的除了Zn及O之外的In與M的原子百分比較佳為如下：In的比率低於50atomic%，M的比率為50atomic%以上，更佳為如下：In的比率低於25atomic%，M的比率為75atomic%以上。另外，氧化物半導體層404b中的除了Zn及O之外的In與M的原子百分比較佳為如下：In的比率為25atomic%以上，M的比率低於75atomic%，更佳為如下：In的比率為34atomic%以上，M的比率低於66atomic%。
氧化物半導體層404a及氧化物半導體層404c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，氧化物半導體層404b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。另外，氧化物半導體層404b較佳為比氧化物半導體層404a及氧化物半導體層404c厚。
氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c例如可以使用包含銦、鋅及鎵的氧化物半導體。尤其是，當氧化物半導體層404b包含銦時，載子移動率得到提高，所以是較佳的。
此外，為了對使用氧化物半導體層的電晶體賦予穩定電特性，藉由降低氧化物半導體層中的雜質濃度，來使氧化物半導體層成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體層的載子密度 低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
此外，對氧化物半導體層來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體層中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c中或各層之間的介面的雜質濃度。
為了使氧化物半導體層成為本質或實質上本質，在SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析中例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步佳為5×1018atoms/cm3以下的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步佳為5×1017atoms/cm3以下的部分。
此外，當氧化物半導體層包含結晶時，如果 以高濃度包含矽或碳，氧化物半導體層的結晶性則有可能降低。為了防止氧化物半導體層的結晶性的降低，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中包含如下部分即可：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中包含如下部分即可：碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。
此外，將如上述那樣的被高度純化了的氧化物半導體層用於通道形成區的電晶體的關態電流極小。例如，可以使以源極與汲極之間的電壓為0.1V、5V或10V左右時的電晶體的通道寬度歸一化的關態電流降低到幾yA/μm至幾zA/μm。
接著，對多層半導體層404的能帶結構進行說明。在能帶結構的解析中，將能隙為3.5eV的In-Ga-Zn氧化物用於相當於氧化物半導體層404a及氧化物半導體層404c的層，並將能隙為3.15eV的In-Ga-Zn氧化物用於相當於氧化物半導體層404b的層，由此形成相當於多層半導體層404的疊層。
將氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c的厚度都設定為10nm，能隙利用光譜橢圓偏光計(HORIBA Jobin Yvon公司製造的UT-300)進行測定。真空能階與價帶頂之間的能量差 利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)進行測定。
圖10A是示意性地示出從真空能階與價帶頂之間的能量差減去各層的能隙而算出的真空能階與導帶底之間的能量差(電子親和力)的能帶結構的一部分。圖10A為以與氧化物半導體層404a和氧化物半導體層404c接觸的方式設置氧化矽層時的能帶圖。在此，Evac表示真空能階的能量，EcI1表示閘極絕緣層408(例如，氧化鉿)的導帶底的能量，EcS1表示氧化物半導體層404a的導帶底的能量，EcS2表示氧化物半導體層404b的導帶底的能量，EcS3表示氧化物半導體層404c的導帶底的能量，EcI2表示基底絕緣層402(例如，氧化矽)的導帶底的能量。
如圖10A所示，氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c的導帶底的能量連續地變化。這是可以理解的，因為：由於氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c的構成元素相同，氧容易互相擴散。由此可以說，雖然氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c是組成互不相同的疊層體，但是在物性上是連續的。
主要成分相同而層疊的多層半導體層404不是簡單地將各層層疊，而以形成連續結合(在此，尤其是 指各層之間的導帶底的能量連續地變化的U型井(U-shape well)結構)的方式形成。換言之，以在各層的介面之間不存在會形成載子陷阱中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的多層半導體層的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖10A示出EcS1與EcS3相同的情況，但是也可以相互不同。例如，圖10B示出EcS1高於EcS3時的能帶結構的一部分。
例如，在EcS1=EcS3的情況下，氧化物半導體層404a及氧化物半導體層404c可以使用In：Ga：Zn=1：3：2、1：3：3、1：3：4、1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，氧化物半導體層404b可以使用In：Ga：Zn=1：1：1或3：1：2(原子數比)的In-Ga-Zn氧化物等。另外，在EcS1>EcS3的情況下，氧化物半導體層404a可以使用In：Ga：Zn=1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，氧化物半導體層404b可以使用In：Ga：Zn=1：1：1或3：1：2(原子數比)的In-Ga-Zn氧化物等，氧化物半導體層404c可以使用In：Ga：Zn=1：3：2、1：3：3或1：3：4(原子數比)的In-Ga-Zn氧化物等。
由圖10A和圖10B可知，多層半導體層404中的氧化物半導體層404b用作井(well)，而在包括多層半導體層404的電晶體中，通道形成在氧化物半導體層 404b中。另外，多層半導體層404的導帶底的能量連續地變化，因此，也可以將多層半導體層404稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在氧化物半導體層404a及氧化物半導體層404c與電子親和力大不相同的絕緣層之間的介面附近有可能形成起因於雜質或缺陷的俘獲能階，但是藉由設置氧化物半導體層404a及氧化物半導體層404c，可以使氧化物半導體層404b和該俘獲能階相隔。注意，當EcS1與EcS2之間或EcS3與EcS2之間的能量差小時，有時氧化物半導體層404b的電子越過該能量差到達俘獲能階。當電子被俘獲能階俘獲時，在絕緣層的介面產生固定負電荷，使得電晶體的臨界值向正方向漂移。
因此，為了抑制電晶體的臨界值的變動，需要使EcS1與EcS2之間及EcS3與EcS2之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
另外，在多層半導體層404使用In-Ga-Zn氧化物的情況下，為了防止In擴散到閘極絕緣層，較佳為氧化物半導體層404c中的In的含量小於氧化物半導體層404b。
源極電極406a及汲極電極406b較佳為使用有可能與氧鍵合的導電材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo和W等。在上述材料中，尤其佳為使用有可能與氧鍵合的Ti或在後面能以較高的溫度進行處理的熔點高的W。此外，有可能與氧鍵合的導電材料包括氧有可能擴散的材料。
當使有可能與氧鍵合的導電材料與多層半導體層接觸時，發生多層半導體層中的氧擴散到有可能與氧鍵合的導電材料一側的現象。該現象隨著溫度的提高而明顯。因為在電晶體的製程中有幾個加熱製程，所以因上述現象而在多層半導體層的與源極電極或汲極電極接觸的區域的附近發生氧缺陷，包含於層中的微量的氫與該氧缺陷鍵合而使該區域n型化。因此，可以將被n型化了的該區域用作電晶體的源極區或汲極區。
注意，當形成通道長度極小的電晶體時，有時因上述氧缺陷的發生而n型化的區域向電晶體的通道長度方向超出，這導致短路。此時，由於臨界值漂移，所以電晶體的電特性發生變化，例如不能由實用的閘極電壓控制開關(此時電晶體處於導通狀態)。因此，當形成通道長度極小的電晶體時，有時不一定較佳為將有可能與氧鍵合的導電材料用於源極電極及汲極電極。
在此情況下，源極電極406a及汲極電極406b較佳為使用與上述材料相比不容易與氧鍵合的導電材料。作為該導電材料，例如可以使用包含氮化鉭、氮化鈦或釕 的材料等。另外，當該導電材料與氧化物半導體層404b接觸時，源極電極406a及汲極電極406b也可以具有該導電材料與上述有可能與氧鍵合的材料的疊層結構。
作為基底絕緣層402，可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹和氧化鉭中的一種以上的絕緣層。另外，閘極絕緣層408可以使用包含氧化鉿、氧化鋁和矽酸鋁等中的一種以上的絕緣層。將閘極絕緣層的厚度設定為1nm以上且100nm以下，較佳為10nm以上且20nm以下。
作為閘極電極410，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta和W等的導電層。此外，該閘極電極也可以是上述材料的疊層。另外，閘極電極410可以使用包含氮的導電層。例如，作為閘極電極410可以使用在氮化鈦層上層疊有鎢層的疊層、在氮化鎢層上層疊有鎢層的疊層、在氮化鉭層上層疊有鎢層的疊層等。
在閘極絕緣層408及閘極電極410上也可以形成有氧化物絕緣層412。作為該氧化物絕緣層412，可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹和氧化鉭中的一種以上的絕緣層。此外，該氧化物絕緣層412也可以是上述材料的疊層。
在此，氧化物絕緣層412較佳為包含過剩 氧。包含過剩氧的氧化物絕緣層是指因加熱處理等而能夠釋放氧的氧化物絕緣層。較佳的是，藉由利用熱脫附譜分析，換算為氧原子的氧的釋放量為1.0×1019atoms/cm3以上的層。進行上述熱脫附譜分析時的基板溫度較佳為在100℃以上且700℃以下的範圍內，或者在100℃以上且500℃以下的範圍內。能夠從將該氧化物絕緣層釋放的氧經由閘極絕緣層408擴散到多層半導體層404的通道形成區，因此即使在通道形成區形成氧缺陷的情況下也能夠補充氧。因此，能夠獲得穩定的電晶體電特性。
為了實現半導體裝置的高積體化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化，通道寬度的縮短導致通態電流的減少。
在本說明所公開的一個方式的電晶體中，如上所述，以覆蓋氧化物半導體層404b的通道形成區域的方式形成有氧化物半導體層404c，通道形成區域與閘極絕緣層沒有接觸。因此，能夠抑制在形成通道的區域與閘極絕緣層的介面產生的載子散射，而可以增加電晶體的通態電流。
另外，當使氧化物半導體層本質或實質上本質時，由於氧化物半導體層中的載子減少，所以場效移動率有可能下降。然而，在本說明所公開的一個方式的電晶體中，除了垂直方向上的閘極電場之外，側面方向上的閘極電場也被施加到氧化物半導體層。換而言之，閘極電場 被施加到氧化物半導體層的塊內，所以電流流過整個氧化物半導體層。由此，在抑制因高純度本質化而產生的電特性變動的同時，可以提高電晶體的場效移動率。
另外，在本發明的一個方式的電晶體中，藉由將氧化物半導體層404b形成在氧化物半導體層404a上，來使介面能階不容易產生。此外，藉由使氧化物半導體層404b位於三層結構中的中間層，來消除從上下方混入的雜質的影響。由於氧化物半導體層404b被氧化物半導體層404a及氧化物半導體層404c包圍(由閘極電極410電包圍)，因此，除了可以增加上述電晶體的通態電流之外，還可以實現臨界值的穩定化或S值的下降。因此，可以降低Icut，而可以降低功耗。另外，由於電晶體的臨界值穩定，所以可以提高半導體裝置的長期可靠性。
此外，還可以使用圖11A至圖11C所示的電晶體470。圖11A至圖11C為電晶體470的俯視圖及剖面圖。圖11A為俯視圖，圖11B為沿著圖11A所示的點劃線A-B的剖面，圖11C為沿著點劃線C-D的剖面。另外，在圖11A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體470中，當形成源極電極406a及汲極電極406b時，實質上基底絕緣層402具有不被蝕刻的形狀。
為了實質上防止基底絕緣層402被過蝕刻，可以使基底絕緣層402的蝕刻速度比成為源極電極406a 及汲極電極406b的導電層的蝕刻速度慢得多。
另外，在本實施方式中，採用由氧化物半導體層404a及氧化物半導體層404c夾持氧化物半導體層404b的結構，但是不侷限於此，也可以採用沒有設置氧化物半導體層404a及氧化物半導體層404c且僅氧化物半導體層404b被閘極電極電性上包圍的結構。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，參照圖12A至圖13C對實施方式2所說明的圖9A至圖9C所示的電晶體450的製造方法進行說明。
首先，在基板400上形成基底絕緣層402(參照圖12A)。
基板400可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且，也可以在上述基板上設置半導體元件並將其用作基板400。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法(Plasma-immersion ion implantation method)等對基底絕緣層402添加氧。藉由添加氧，可以 更容易地將氧從基底絕緣層402供應到多層半導體層404中。
接著，在基底絕緣層402上利用濺射法、化學氣相沉積(CVD)法(包括有機金屬化學氣相沉積(MOCVD)法、原子層沉積(ALD)法或電漿化學氣相沉積(PECVD)法)、真空蒸鍍法或脈衝雷射沉積(PLD)法形成氧化物半導體層404a及氧化物半導體層404b(參照圖12B)。此時，如圖所示那樣，也可以對基底絕緣層402進行略有過剩的蝕刻。藉由對基底絕緣層402進行略有過剩的蝕刻，可以容易由以後形成的閘極電極410覆蓋氧化物半導體層404c。
當將氧化物半導體層404a及氧化物半導體層404b形成為島狀時，首先，在氧化物半導體層404b上設置成為硬遮罩的層(例如，鎢層)及光阻遮罩，對成為硬遮罩的層進行蝕刻形成硬遮罩，然後去除光阻遮罩，以硬遮罩為遮罩對氧化物半導體層404a及氧化物半導體層404b進行蝕刻。此後，去除硬遮罩。此時，當進行蝕刻時使硬遮罩逐漸變小，硬遮罩的端部自然會帶弧形而具有曲面。其結果是，氧化物半導體層404b的端部也帶弧形而具有曲面。藉由採用這種結構，形成在氧化物半導體層404b上的氧化物半導體層404c、閘極絕緣層408、閘極電極410以及氧化物絕緣層412的覆蓋性得到提高，而可以防止斷開等形狀不良。此外，可以緩和在源極電極406a及汲極電極406b的端部有可能產生的電場集中，而 可以抑制電晶體的劣化。
為了在氧化物半導體層404a與氧化物半導體層404b的疊層以及包括在後面的製程中形成的氧化物半導體層404c的疊層中形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(例如，濺射裝置)以不暴露於大氣的方式連續地層疊各個層。在濺射裝置中的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)且將被成膜的基板加熱到100℃以上，較佳為500℃以上，來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到處理室內。
為了獲得高純度本質的氧化物半導體，不僅需要對處理室進行高真空抽氣，而且需要進行濺射氣體的高度純化。藉由作為用作濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，能夠盡可能地防止水分等混入氧化物半導體層。
氧化物半導體層404a、氧化物半導體層404b及在後面的製程中形成的氧化物半導體層404c可以使用實施方式2所說明的材料。例如，氧化物半導體層404a可以使用原子數比為In：Ga：Zn=1：3：4或1：3：2的In-Ga-Zn氧化物，氧化物半導體層404b可以使用原子數比為In：Ga：Zn=1：1：1的In-Ga-Zn氧化物，氧化物半 導體層404c可以使用原子數比為In：Ga：Zn=1：3：4或1：3：2的In-Ga-Zn氧化物。
另外，能夠用於氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化 物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的層稱為IGZO層。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
注意，如在實施方式2中詳細地說明那樣，以使氧化物半導體層404a及氧化物半導體層404c的電子親和力小於氧化物半導體層404b的方式選擇材料。
另外，當形成氧化物半導體層時，較佳為利用濺射法。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。尤其佳為使用DC濺射法，因為可以降低進行成膜時產生的塵屑，並且，可以使膜厚度均勻。
當作為氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c使用In-Ga-Zn氧化物時，例如藉由使用In、Ga、Zn的原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In： Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2中的任一個的材料，來使氧化物半導體層404a及氧化物半導體層404c的電子親和力小於氧化物半導體層404b即可。
另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成相似是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。r例如可以為0.05。其他氧化物也是同樣的。
另外，較佳的是，氧化物半導體層404b的銦的含量多於氧化物半導體層404a及氧化物半導體層404c的銦的含量。在氧化物半導體中，重金屬的s軌域主要有助於載子傳導，並且，藉由增加In的比率來增加s軌域的重疊，由此In的比率多於Ga的氧化物的移動率比In的比率等於或少於Ga的氧化物高。因此，藉由將銦的比率多的氧化物用於氧化物半導體層404b，可以實現高移動率的電晶體。
下面，對氧化物半導體層的結構進行說明。
注意，在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態，因此也包括角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態，因此也包括 角度為85°以上且95°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體層大致分為非單晶氧化物半導體層和單晶氧化物半導體層。非單晶氧化物半導體層包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)層、多晶氧化物半導體層、微晶氧化物半導體層、非晶氧化物半導體層等。
首先，對CAAC-OS層進行說明。
CAAC-OS層是包含多個結晶部的氧化物半導體層之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS層中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。
在CAAC-OS層的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS層中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS層的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS層的面(也稱為被形成面)或CAAC-OS層的頂面的凸凹的形狀並以平行於CAAC-OS層的被形成面或頂 面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS層的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS層的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS層進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS層時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS層中的結晶具有c軸配向性，並且，c軸朝向大致垂直於CAAC-OS層的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS層時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體層時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS層時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS層中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS層或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS層的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS層的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS層的被形成面或頂面的法線向量。
此外，CAAC-OS層中的結晶度不一定均勻。例如，當CAAC-OS層的結晶部是由CAAC-OS層的頂面附近的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS層添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS層中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS層時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS層的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS層中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS層是雜質濃度低的氧化物半導體 層。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體層的主要成分之外的元素。尤其是，與構成氧化物半導體層的金屬元素相比，與氧的鍵合力強的元素諸如矽等從氧化物半導體層奪取氧而擾亂氧化物半導體層的原子排列，成為降低結晶性的主要原因。另外，因為鐵和鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體層內部，則擾亂氧化物半導體層的原子排列，成為降低結晶性的主要原因。此外，包含在氧化物半導體層中的雜質有時成為載子陷阱中心或載子發生源。
此外，CAAC-OS層是缺陷態密度低的氧化物半導體層。例如，氧化物半導體層中的氧缺陷有時成為載子陷阱中心或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體層具有很少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體層的電晶體很少具有負臨界值的電特性(也稱為常導通(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體層具有很少的載子陷阱中心。因此，使用該氧化物半導體層的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體層的載子陷阱中心俘獲的電荷到被釋放為止需要的時間長，有時像固定電荷那樣動作。因此，使用雜質濃度高且 缺陷態密度高的氧化物半導體層的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS層的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，對微晶氧化物半導體層進行說明。
在微晶氧化物半導體層的TEM影像中有時觀察不到明確的結晶部。微晶氧化物半導體層中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，包含該奈米晶(nc)的氧化物半導體層稱為nc-OS(奈米晶氧化物半導體：nanocrystalline Oxide Semiconductor)層。另外，例如在nc-OS層的TEM影像中，有時觀察不到明確的晶界。
在nc-OS層中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，在nc-OS層中的不同的結晶部之間沒有晶體配向的規律性。因此，在整個層上觀察不到配向性。所以，在有的分析方法中，有時無法將nc-OS層與非晶氧化物半導體層區別開來。例如，當利用使用其束徑比結晶部大的X射線的XRD裝置藉由out-of-plane法對nc-OS層進行結構分析時，檢測不出表示結晶面的峰值。此外，在使用其束徑比結晶部大(例如，50nm以上)的電子射線獲得的nc-OS層的選區電子繞射 圖案中，觀察到光暈圖案。另一方面，在使用其束徑近於或小於結晶部(例如，1nm以上且30nm以下)的電子射線獲得的nc-OS層的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS層的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS層的奈米束電子繞射圖案中，有時觀察到環狀的區域內的多個斑點。
nc-OS層是其規律性比非晶氧化物半導體層高的氧化物半導體層。因此，nc-OS層的缺陷態密度比非晶氧化物半導體層低。但是，在nc-OS層中的不同的結晶部之間沒有晶體配向的規律性。所以，nc-OS層的缺陷態密度比CAAC-OS層高。
注意，氧化物半導體層例如也可以是包括非晶氧化物半導體層、微晶氧化物半導體層和CAAC-OS層中的兩種以上的疊層。
CAAC-OS層例如可以使用多晶的氧化物半導體濺射靶材，利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀或顆粒狀的濺射粒子帶電，所以濺射粒子不在電漿中凝集而保持結晶狀態的狀態到達基板，由此可以形成CAAC-OS層。
在形成氧化物半導體層404b之後可以進行第一加熱處理。第一加熱處理在250℃以上且650℃以下， 較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高氧化物半導體層404b的結晶性，而且可以從基底絕緣層402、氧化物半導體層404a中去除氫或水等雜質。此外，也可以在用來形成氧化物半導體層404b的蝕刻之前進行第一加熱處理。
接著，在氧化物半導體層404a及氧化物半導體層404b上形成成為源極電極406a及汲極電極406b的第一導電層。作為第一導電層，可以使用Al、Cr、Cu、Ta、Ti、Mo、W或以它們為主要成分的合金材料。例如，利用濺射法等形成100nm厚的鈦層。此外，也可以利用CVD法形成鎢層。
接著，以在氧化物半導體層404b上使第一導電層分割的方式對第一導電層進行蝕刻，來形成源極電極406a及汲極電極406b(參照圖12C)。
接著，在氧化物半導體層404b、源極電極406a及汲極電極406b上形成氧化物半導體層403c。
在形成氧化物半導體層403c之後可以進行第二加熱處理。第二加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第二加熱處理，可以從氧化物半導體層403c中去除氫或水等雜質。此外，除了氧化物半導 體層403c以外還可以從氧化物半導體層404a及氧化物半導體層404b中去除氫或水等雜質。
接著，在氧化物半導體層403c上形成絕緣層407a及絕緣層407b(參照圖13A)。例如，利用CVD法形成絕緣層407a，利用濺射法形成絕緣層407b。但是，形成方法不侷限於此，分別利用濺射法、化學氣相沉積(CVD)法(包括有機金屬化學氣相沉積(MOCVD)法、原子層沉積(ALD)法或電漿化學氣相沉積(PECVD)法)、真空蒸鍍法或脈衝雷射沉積(PLD)法而可以形成。
接著，在絕緣層407b上形成成為閘極電極410的第二導電層409(參照圖13B)。作為第二導電層409，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或以它們為主要成分的合金材料。第二導電層409可以利用濺射法或CVD法等形成。另外，第二導電層409可以使用包含氮的導電層，也可以使用包含上述材料的導電層與包含氮的導電層的疊層。
接著，使用用來形成閘極電極410的光阻遮罩對第二導電層409選擇性地進行蝕刻，來形成閘極電極410(參照圖13C)。另外，如圖9C所示，閘極電極410電性上包圍氧化物半導體層404b。
接著，以上述光阻遮罩或者閘極電極410為遮罩對絕緣層407a及絕緣層407b選擇性地進行蝕刻，來形成由第一絕緣層408a及第二絕緣層408b構成的閘極絕 緣層408。
接著，以上述光阻遮罩或者閘極電極410為遮罩對氧化物半導體層403c進行蝕刻，來形成氧化物半導體層404c。
換而言之，氧化物半導體層404c的上端部的位置與閘極絕緣層408的下端部的位置一致，閘極絕緣層408的上端部的位置與閘極電極410的下端部的位置一致。在此，以閘極電極410為遮罩形成閘極絕緣層408及氧化物半導體層404c，但是不侷限於此，可以在形成第二導電層409之前形成閘極絕緣層408、閘極絕緣層408b及氧化物半導體層404c。
接著，在源極電極406a、汲極電極406b及閘極電極410上形成氧化物絕緣層412(參照圖9B、圖9C)。氧化物絕緣層412可以與基底絕緣層402同樣的材料及方法形成。氧化物絕緣層412較佳為使用氧化鋁層、氧化鎂層、氧化矽層、氧氮化矽層、氮氧化矽層、氮化矽層、氧化鎵層、氧化鍺層、氧化釔層、氧化鋯層、氧化鑭層、氧化釹層、氧化鉿層、氧化鉭層或包含氮的上述氧化物形成。氧化物絕緣層412可以利用濺射法、化學氣相沉積(CVD)法(包括有機金屬化學氣相沉積(MOCVD)法、原子層沉積(ALD)法或電漿化學氣相沉積(PECVD)法)、真空蒸鍍法或脈衝雷射沉積(PLD)法形成，較佳為包含過剩的氧以對多層半導體層404供應氧。
接著，也可以進行第三加熱處理。第三加熱 處理可以在與第一加熱處理相同的條件下進行。藉由進行第三加熱處理，容易使基底絕緣層402、閘極絕緣層408及氧化物絕緣層412釋放過剩氧，因此可以降低多層半導體層404中的氧缺陷。
接著，進行第四加熱處理。在第四加熱處理中，在125℃以上且450℃以下，較佳為150℃以上且300℃以下的溫度下保持閘極電極410的電位比源極電極或汲極電極高的狀態1秒以上，典型地為1分鐘以上，為此所需要的量的電子從多層半導體層404向閘極電極410移動，其一部分被閘極絕緣層408的內部的電荷俘獲能階俘獲。由此，藉由控制被俘獲的電子的量，可以控制臨界值的上升值。
藉由上述製程，可以製造圖9A至圖9C所示的電晶體450。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中說明平面型結構的電晶體。
圖14A至圖14C為本說明書所公開的一個方式的電晶體的俯視圖及剖面圖。圖14A為俯視圖，圖14B為沿著圖14A所示的點劃線A-B的剖面，圖14C為沿著點劃線C-D的剖面。另外，在圖14A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線 A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖14A至圖14C所示的電晶體550包括：基板400上的基底絕緣層402；基底絕緣層402上的氧化物半導體層404a及氧化物半導體層404b；氧化物半導體層404a及氧化物半導體層404b上的源極電極406a及汲極電極406b；與基底絕緣層402、氧化物半導體層404a、氧化物半導體層404b、源極電極406a以及汲極電極406b接觸的氧化物半導體層404c；氧化物半導體層404c上的閘極絕緣層408；閘極絕緣層408上的閘極電極410；源極電極406a、汲極電極406b以及閘極電極410上的氧化物絕緣層412。另外，將閘極絕緣層408用作實施方式1所述的電荷俘獲層。此外，將氧化物半導體層404a、氧化物半導體層404b以及氧化物半導體層404c總稱為多層半導體層404。
本實施方式的電晶體550與實施方式2的電晶體450之間的不相同點在於：通道長度及通道寬度都是多層半導體層404的厚度的兩倍以上，典型的是10倍以上。
通道長度是指：在俯視圖中，半導體層與閘極電極重疊的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。換而言之，在圖14A中，通道長度相當於氧化物半導體層404b與閘極電極410重疊的區域中的源極電極406a或汲極電極406b的寬 度。通道寬度是指：半導體層與閘極電極重疊的區域中的源極或汲極的寬度。換而言之，在圖14A中，通道寬度相當於氧化物半導體層404b與閘極電極410重疊的區域中的源極電極406a或汲極電極406b寬度。
另外，在本實施方式中，採用由氧化物半導體層404a及氧化物半導體層404c夾持氧化物半導體層404b的結構，但是不侷限於此，也可以採用不設置氧化物半導體層404a及氧化物半導體層404c且僅設置氧化物半導體層404b的結構。另外，也可以設置有氧化物半導體層404a、氧化物半導體層404b以及氧化物半導體層404c中的任一個或兩個。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5
在本實施方式中，參照圖式利用本說明書所公開的一個方式的電晶體的電路的一個例子。
圖15A示出半導體裝置的電路圖，圖15B示出半導體裝置的方塊圖。在電路圖中，為了表示使用氧化物半導體的電晶體，附上“OS”的符號。
記憶單元700包括觸發電路701(當電源關閉時丟失儲存資料)、當電源關閉時不丟失儲存資料的電路702、開關703、開關704、邏輯元件706、電容元件707以及具有選擇功能的電路720。電路702包括電容元件 708、電晶體709及電晶體710。另外，記憶單元700根據需要還可以包括其他元件，例如二極體、電阻元件或電感器等。
在此，電路702可以使用在上述實施方式中說明的電晶體。在停止對記憶單元700供應電源電壓之後，接地電位(GND)被輸入電路702中的電晶體709的閘極。例如，電晶體709的閘極藉由電阻器等負載接地。如上述實施方式1所示，藉由由電荷俘獲層俘獲電子來提高臨界值的電晶體709的Icut極小，因此可以在長時間保持積累在電容元件708中的電荷。
在此示出如下例子：開關703使用具有一導電型(例如，n通道型)的電晶體713構成，而開關704使用具有與此不同導電型(例如，p通道型)的電晶體714構成。這裡，開關703的第一端子對應於電晶體713的源極和汲極中的一個，開關703的第二端子對應於電晶體713的源極和汲極中的另一個，並且，開關703的第一端子與第二端子之間的導通或非導通(即，電晶體713的導通狀態或關閉狀態)由輸入電晶體713的閘極的控制信號RD選擇。開關704的第一端子對應於電晶體714的源極和汲極中的一個，開關704的第二端子對應於電晶體714的源極和汲極中的另一個，並且，開關704的第一端子與第二端子之間的導通或非導通(即，電晶體714的導通狀態或關閉狀態)由輸入電晶體714的閘極的控制信號RD選擇。
電晶體709的源極和汲極中的一個電連接到電容元件708的一對電極中的一個及電晶體710的閘極。在此，將連接部分稱為節點M2。電晶體710的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關703的第一端子(電晶體713的源極和汲極中的一個)。開關703的第二端子(電晶體713的源極和汲極中的另一個)電連接到開關704的第一端子(電晶體714的源極和汲極中的一個)。開關704的第二端子(電晶體714的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關703的第二端子(電晶體713的源極和汲極中的另一個)、開關704的第一端子(電晶體714的源極和汲極中的一個)、邏輯元件706的輸入端子和電容元件707的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件707的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件707的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件708的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件708的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電 容等時，也可以不設置電容元件707及電容元件708。
控制信號WE被輸入電晶體709的閘極。開關703及開關704的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在觸發電路701中的資料的信號被輸入電晶體709的源極和汲極中的另一個。圖15A示出從觸發電路701輸出的信號被輸入電晶體709的源極和汲極中的另一個的例子。由邏輯元件706使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而形成反轉信號，將其經由電路720輸入觸發電路701。
另外，雖然圖15A示出從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號藉由邏輯元件706及電路720被輸入觸發電路701的例子，但是本發明的一個方式不侷限於此。也可以不使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入觸發電路701。例如，當在觸發電路701內設置有節點並在該節點中保持使從輸入端子輸入的信號的邏輯值反轉的信號時，可以將從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號輸入該節點。
另外，圖15A所示的電晶體709可以使用在實施方式2中說明的電晶體。
在圖15A所示的用於記憶單元700的電晶體中，電晶體709以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。或者，也可以作為用於記憶單元700的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶單元700也可以包括電晶體709以外的其通道形成在氧化物半導體層中的電晶體，並且，作為剩下的電晶體使用其通道形成在由氧化物半導體以外的半導體構成的層或基板中的電晶體。
作為圖15A所示的邏輯元件706，例如可以使用反相器或時脈反相器等。
在本說明書所公開的半導體裝置中，在不向記憶單元700供應電源電壓期間，可以由設置在電路702中的電容元件708保持儲存在觸發電路701中的資料。
如上說明那樣，其通道形成在上述實施方式所示的氧化物半導體層中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將這種電晶體用作電晶體709，即使在不向記憶單元700供應電源電壓的情況下也可以長期間地儲存電容元件708中的信號。因此，記憶單元700在停止 供應電源電壓期間也可以保持儲存資料(資料)。
另外，藉由設置開關703及開關704，能夠使儲存單元進行預充電工作，因此可以縮短直到在再次開始供應電源電壓之後觸發電路701重新保持原來的資料為止的時間。
另外，在電路702中，由電容元件708保持的信號被輸入電晶體710的閘極。因此，在再次開始向記憶單元700供應電源電壓之後，可以將由電容元件708保持的信號轉換為電晶體710的狀態(導通狀態或關閉狀態)，並從電路702讀出。因此，即使在對應於保持在電容元件708中的信號的電位有些變動的情況下，也可以準確地讀出原來的信號。
藉由將這種記憶單元700用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止供應電源而抑制功耗。
記憶單元700也可以應用於CPU(Central Processing Unit)、DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等的LSI、RF-ID(Radio Frequency Identification：射頻識別)。
例如，包括多個記憶單元700a至記憶單元700p的處理器760具有圖15B所示的結構。處理器760除了記憶單元700a至記憶單元700p以外還至少包括算術邏輯單元(ALU)730及WE信號輸出電路740。WE信號輸出電路740輸出WE信號。
ALU730從焊盤750a被供應信號，從焊盤750b被供應高電位，從焊盤750c被供應低電位。WE信號輸出電路740從焊盤750d被供應高電位，從焊盤750e被供應低電位。就是說，ALU730的電源與WE信號輸出電路740的電源分開。另外，也可以在ALU730與焊盤750a至焊盤750c之間及在WE信號輸出電路740與焊盤750d及焊盤750e之間分別設置某個電路。
為了方便起見，在圖15B中只表示上述連接情況及記憶單元700a至記憶單元700p與WE信號輸出電路740的連接情況。雖然未圖示，但是也對記憶單元700a至記憶單元700p從焊盤750b被供應高電位且從焊盤750c被供應低電位。另外，在ALU730與記憶單元700a至記憶單元700p之間或在ALU730與WE信號輸出電路740之間設置有進行信號的發送和接受的佈線，但是在圖15B中沒有圖示出該佈線。
較佳為如下述那樣進行記憶單元700a至記憶單元700p的電晶體709的臨界值調整處理。例如，將焊盤750a至焊盤750c的電位都設定為相同的電位，並且將焊盤750d及焊盤750e的電位設定為相同的電位。
在此，焊盤750d及焊盤750e的電位比焊盤750a至焊盤750c的電位高1V以上。在這種情況下ALU730(及儲單元700a至記憶單元700p)處於非工作狀態。注意，電晶體709的閘極電極的電位比源極電極及汲極電極的電位高1V以上。
在上述狀態下以150℃以上且400℃以下的溫度進行1分鐘以上且2小時以下的加熱處理。其結果是，使電晶體709的臨界值調整至適當的值。
本實施方式可以與本說明書所示的其他實施方式適當地組合而實施。
實施方式6
圖16示出記憶單元800a及記憶單元800b。例如，記憶單元800a包括電晶體801、電晶體802、電容元件803、電容元件804、反相器805、反相器806、電晶體807以及電晶體808。另外，電晶體801及電晶體802為具有上述實施方式所示的電荷俘獲層的電晶體，可以對該電晶體進行臨界值調整處理。記憶單元800b也具有與記憶單元800a相同的結構。
在此，由反相器805、反相器806、電晶體807以及電晶體808構成的電路與已知的SRAM同樣，可以對字線WL1、位元線BL1a及位元線BL1b寫入資料且可以從字線WL1、位元線BL1a及位元線BL1b讀出資料。
已知的SRAM當停止對反相器805、反相器806的電源供應時丟失資料，但是記憶單元800a在停止電源供應之前將從反相器805、反相器806輸出的電位蓄積在電容元件803、電容元件804，然後截止電晶體801及電晶體802來可以保持資料。當開始電源供應時，藉由導通電晶體801及電晶體802可以將資料轉移到反相器805、反相器806。
根據WE信號進行電晶體801及電晶體802的開關。WE信號被輸入電晶體801及電晶體802的閘極。
例如，如上述實施方式所示那樣，當電晶體801及電晶體802的Icut為1zA以下時，即使電容元件803及電容元件804的電容微小，即1fF，也可以保持資料一天以上。
圖17A示出具有將上述記憶單元800a至記憶單元800l配置為矩陣狀的記憶單元陣列814的記憶體部(memory unit)810。記憶體部810除了記憶單元陣列814以外還包括字線驅動器811、位元線驅動器812、WE信號輸出電路813。
字線驅動器811與字線WL1至字線WL4連接，位元線驅動器812與位元線BL1a至BL3b連接，WE信號輸出電路813與WE信號線WE1及WE2連接。WE信號輸出電路813具有只對WE1和WE2中的一個供應使電晶體801、電晶體802導通的信號的結構。另一方面， WE信號輸出電路813對WE1及WE2可以供應使電晶體801、電晶體802截止的信號。
在上述電路中，停止對記憶單元800a至記憶單元800f的反相器805、反相器806的電源供應，將資料移動在各記憶單元的電容元件803、電容元件804以記憶單元800g至記憶單元800l可以與通常的SRAM同樣地工作。就是說，根據工作量可以使一部分的記憶單元處於待命狀態，從而可以減少功耗。
圖17B示出具有上述記憶體部810的半導體晶片818。半導體晶片818還包括邏輯部(logic unit)817及焊盤815a至焊盤815e。
當進行通常的工作時，從焊盤815a向記憶體部810中的WE信號輸出電路813藉由高電位供應線816a供應高電位，從焊盤815b向記憶體部810中的WE信號輸出電路813藉由低電位供應線816b供應低電位。另一方面，從焊盤815d向WE信號輸出電路813以外的記憶體部810藉由高電位供應線816c供應高電位，從焊盤815c向WE信號輸出電路813以外的記憶體部810藉由低電位供應線816d供應低電位。此外，從焊盤815d向邏輯部817藉由高電位供應線816e供應高電位，從焊盤815c向邏輯部817藉由低電位供應線816f供應低電位。此外，從焊盤815e向邏輯部817藉由信號供應線816g供應信號。
另外，也可以在高電位供應線816a與焊盤 815a之間、在低電位供應線816b與焊盤815b之間、在高電位供應線816c/高電位供應線816e與焊盤815d之間、在低電位供應線816d/低電位供應線816f與焊盤815c之間以及在信號供應線816g與焊盤815e之間分別設置有某個電路。
在製造半導體晶片818之後，藉由如下步驟可以進行臨界值調整處理。另外，在圖17B中，導線架819(在分離之後成為引線819a至引線819d)與接合引線820連接，但是在引線接合之前進行臨界值調整處理。
例如，將焊盤815a及焊盤815b的電位設定為相同，將焊盤815c至焊盤815e的電位設定為相同。
在此，焊盤815a及焊盤815b的電位比焊盤815c至焊盤815e的電位高1V以上。在這種情況下記憶體部810及邏輯部817處於非工作狀態。注意，電晶體801及電晶體802的閘極電極的電位比源極電極及汲極電極的電位高1V以上。
在上述狀態下以150℃以上且400℃以下的溫度進行1分鐘以上且2小時以下的加熱處理。其結果是，使電晶體801及電晶體802的臨界值調整至適當的值。
如上述那樣進行了臨界值調整處理的半導體晶片818的焊盤815a至焊盤815e藉由接合引線820與導線架819連接。此後導線架819被分離而成為引線819a至引線819d，此時較佳為以焊盤815b及焊盤815c都連接於引線819b的方式鍵合。
本實施方式可以與本說明書所示的其他實施方式適當地組合而實施。
實施方式7
根據本說明書所公開的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據說明書所公開的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生装置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖18A至圖18F示出這些電子裝置的具體例子。
圖18A是可攜式遊戲機，該可攜式遊戲機包括外殼501、外殼502、顯示部503、顯示部504、麥克風505、揚聲器506、操作鍵507以及觸控筆508等。注意，雖然圖18A所示的可攜式遊戲機包括顯示部503和顯示部504的兩個顯示部，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖18B是可攜式資料終端，該可攜式資料終端包括第一外殼511、第二外殼512、第一顯示部513、 第二顯示部514、連接部515、操作鍵516等。第一顯示部513設置在第一外殼511中，而第二顯示部514設置在第二外殼512中。而且，第一外殼511和第二外殼512由連接部515連接，由連接部515可以改變第一外殼511和第二外殼512之間的角度。第一顯示部513的影像也可以根據連接部515所形成的第一外殼511和第二外殼512之間的角度切換。另外，也可以對第一顯示部513和第二顯示部514中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖18C是膝上型個人電腦，該膝上型個人電腦包括外殼521、顯示部522、鍵盤523以及指向裝置524等。
圖18D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼531、冷藏室門532、冷凍室門533等。
圖18E是視頻攝影機，該視頻攝影機包括第一外殼541、第二外殼542、顯示部543、操作鍵544、透鏡545、連接部546等。操作鍵544及透鏡545設置在第一外殼541中，而顯示部543設置在第二外殼542中。而且，第一外殼541和第二外殼542由連接部546連接，由連接部546可以改變第一外殼541和第二外殼542之間的角度。顯示部543的影像也可以根據連接部546所形成的第一外殼541和第二外殼542之間的角度切換。
圖18F是一般的汽車，該汽車包括車體551、車輪552、儀表板553及燈554等。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合而實施。
實施例
在本實施例中，作為實施例樣本製造與圖14A至圖14C所示的電晶體550相同結構的電晶體，並進行電特性的評估。
首先，示出實施例樣本的製造方法。
首先，在其表面上設置有100nm厚的熱氧化膜的矽基板上藉由電漿CVD(PECVD)法形成成為基底絕緣層的300nm厚的氧氮化矽(SiON)層。氧氮化矽層在如下條件下形成：使用矽烷和一氧化二氮(SiH4：N2O=1sccm：800sccm)的混合氛圍，壓力為200Pa，電源功率為150kW，基板溫度為350℃。
在對氧氮化矽層的表面進行拋光處理之後，層疊形成20nm厚的第一氧化物半導體層與15nm厚的第二氧化物半導體層。第一氧化物半導體層使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材利用濺射法在如下條件下形成：使用氬和氧(氬：氧=30sccm：15sccm)的混合氛圍，壓力為0.4Pa，電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為200℃。第二氧化物半導體層使用In：Ga：Zn=1：1：1(原子數比)的氧化 物靶材利用濺射法在如下條件下形成：使用氬和氧(氬：氧=30sccm：15sccm)的混合氛圍，壓力為0.4Pa，電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為300℃。第一氧化物半導體層和第二氧化物半導體層以不暴露於大氣的方式連續地形成。
接著，進行加熱處理。在氮氛圍下以450℃進行1小時的加熱處理，此後在氧氛圍下以450℃進行1小時的加熱處理。
接著，利用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法在使用三氯化硼和氯(BCl3：Cl2=60sccm：20sccm)的混合氛圍，電源功率為450W，偏壓功率為100W，壓力為1.9Pa的條件下對第一氧化物半導體層及第二氧化物半導體層進行蝕刻來加工為島狀的第一氧化物半導體層以及第二氧化物半導體層。
接著，在第一氧化物半導體層及第二氧化物半導體層上形成100nm厚的成為源極電極及汲極電極的鎢層。鎢層使用鎢靶材利用濺射法在如下條件下形成：使用氬(Ar=80sccm)氛圍，壓力為0.8Pa，電源功率(電源輸出)為1.0kW，矽基板與靶材之間的距離為60mm，基板溫度為230℃。
接著，在鎢層上形成光阻遮罩進行蝕刻。蝕刻利用ICP蝕刻法進行。首先，在使用四氟化碳、氯以及氧(CF4：Cl2：O2=45sccm：45sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的 條件下進行第一蝕刻，然後，在使用氧(O2=100sccm)氛圍，電源功率為2000W，偏壓功率為0W，壓力為3.0Pa的條件下進行第二蝕刻，在使用四氟化碳、氯以及氧(CF4：Cl2：O2=45sccm：45sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的條件下進行第三蝕刻，由此形成源極電極及汲極電極。
接著，在第二氧化物半導體層、源極電極及汲極電極上形成5nm厚的第三氧化物半導體層。第三氧化物半導體層使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材利用濺射法在如下條件下形成：使用氬和氧(氬：氧=30sccm：15sccm)的混合氛圍，壓力為0.4Pa，電源功率為0.5kW，靶材與基板之間的距離為60mm，基板溫度為200℃。
接著，利用電漿CVD法形成成為第一閘極絕緣層的15nm厚的氧氮化矽層。成膜條件為如下：使用矽烷和一氧化二氮(SiH4：N2O=1sccm：800sccm)的混合氛圍，壓力為200Pa，電源功率為150kW，基板溫度為350℃。在其上利用濺射法形成成為第二閘極絕緣層的20nm厚的氧化鉿層。成膜條件為如下：使用氬和氧(Ar：O2=25sccm：25sccm)的混合氛圍，壓力為0.6Pa，電源功率為2.5kW，靶材與基板之間的距離為60mm，基板溫度為200℃。
接著，利用濺射法形成30nm厚的氮化鉭層和 135nm厚的鎢層。氮化鉭層的成膜條件為如下：使用氬和氮(氬：氮=50sccm：10sccm)的混合氛圍，壓力為0.6Pa，電源功率為1kW，靶材與基板之間的距離為60mm，基板溫度為25℃。鎢層的成膜條件為如下：使用氬(Ar=100sccm)氛圍，壓力為2.0Pa，電源功率為4kW，靶材與基板之間的距離為60mm，基板溫度為230℃。
接著，利用ICP蝕刻法對30nm厚的氮化鉭層以及135nm厚的鎢層的疊層進行蝕刻。首先，在使用氯、四氟化碳以及氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的條件下進行第一蝕刻，然後在使用氯(Cl2=100sccm)的氛圍，電源功率為2000W，偏壓功率為50W，壓力為0.67Pa的條件下進行第二蝕刻，由此形成閘極電極。
接著，以閘極電極為遮罩對閘極絕緣層與第三氧化物半導體層的疊層進行蝕刻。蝕刻在三氯化硼(BCl3=80sccm)的氛圍下，電源功率為450W，偏壓功率為100W，壓力為1.0Pa的條件下進行。
接著，在閘極電極上利用濺射法形成20nm厚的氧化鋁層，在其上利用CVD法形成150nm厚的氧氮化矽層。
藉由上述製程製造電晶體。
接著，對所製造的電晶體進行應力測試。應力測試的條件為：將源極電壓(Vs：[V])及汲極電壓 (Vd：[V])設定為0V，並在150℃的溫度下施加3.3V的閘極電壓1小時。圖19A和圖19B示出實施例電晶體的測定結果。圖19A和圖19B示出汲極電壓(Vd：[V])為0.1V及3.0V時的測定結果，橫軸表示閘極電壓(Vg：[V])，縱軸表示汲極電流(Id：[A])。另外，“汲極電壓(Vd：[V])”是指以源極為基準的汲極與源極之間的電位差，“閘極電壓(Vg：[V])”是指以源極為基準時的閘極與源極之間的電位差。圖式中的實線表示汲極電壓Vd為3.0V時的測定結果，虛線表示汲極電壓Vd為0.1V時的測定結果。注意，圖19A和圖19B都採用上述的相同條件。
在圖式中，示出應力測試前後的電特性。注意，箭頭的左側的曲線表示應力測試之前的電特性，箭頭的右側的曲線表示應力測試之後的電特性。如圖19A和圖19B所示，在本實施例中製造的電晶體的汲極電壓(Vd：[V])為3.0V時的臨界值的變化量△Vth在圖19A中為1.76V，而在圖19B中為1.78V，移位值(shift value)(汲極電流上升時的閘極電壓的值)的變化量△shift在圖19A中為2.01V，而在圖19B中為2.11V。確認到應力測試之後臨界值向正方向漂移。
應力測試之後，進行保持測試並測定汲極電流(Id：[A])。保持測試的條件為如下：對圖19A所示的應力測試之後的電晶體在150℃的溫度下施加0V的閘極電壓1小時，對圖19B所示的應力測試之後的電晶體在 150℃的溫度下施加-3.3V的閘極電壓1小時。圖20A和圖20B示出實施例電晶體的測定結果。圖20A示出閘極電壓為0V時的測定結果，圖20B示出閘極電壓為-3.3V時的測定結果。
圖表示出保持測試前後的電特性。注意，箭頭的右側的曲線表示保持測試之前的電特性，箭頭的左側的曲線表示保持測試之後的電特性。如圖20A所示，在本實施例中製造的電晶體的汲極電壓(Vd：[V])為3.0V時的臨界值的變化量△Vth為0.07V，移位值的變化量△shift為0.12V。另外，如圖20B所示，在本實施例中製造的電晶體的汲極電壓(Vd：[V])為3.0V時的臨界值的變化量△Vth為0.14V，移位值的變化量△shift為0.27V。確認到保持測試之後臨界值和移位值稍微向負方向漂移而已。
參考實例
在本參考實例中，藉由製造電晶體並求出關態電流來說明Icut密度很低。
參考實例電晶體的結構除了閘極絕緣層及閘極電極之外與在實施例中使用的電晶體相同。僅對閘極絕緣層及閘極電極的製造方法進行說明。
在形成第三氧化物半導體層之後，利用CVD法形成成為閘極絕緣層的10nm的氧氮化矽層。成膜條件為如下：使用矽烷和一氧化二氮(SiH4：N2O=1sccm：800sccm)的混合氛圍，壓力為200Pa，電源功率為150kW， 靶材與基板之間的距離為28mm，基板溫度為350℃。
接著，利用濺射法形成10nm厚的氮化鈦層以及10nm厚的鎢層。氮化鈦層的成膜條件為如下：使用氮(氮=50sccm)氛圍，壓力為0.2Pa，電源功率為12kW，靶材與基板之間的距離為400mm，基板溫度為25℃。鎢層的成膜條件為如下：使用氬(Ar=100sccm)氛圍，壓力為2.0Pa，電源功率為1kW，靶材與基板之間的距離為60mm，基板溫度為230℃。
接著，利用ICP蝕刻法對10nm厚的氮化鈦層以及10nm厚的鎢層的疊層進行蝕刻。首先，在使用氯、四氟化碳以及氧(Cl2：CF4：O2=45sccm：55sccm：55sccm)的混合氛圍，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa的條件下進行第一蝕刻，然後在使用氯和三塩化硼(Cl2：BCl3=50sccm：150sccm)的混合氛圍，電源功率為1000W，偏壓功率為50W，壓力為0.67Pa的條件下進行第二蝕刻，由此形成閘極電極。
藉由上述製程製造電晶體。該電晶體的通道長度為50nm，通道寬度為40nm。
接著，求出所製造的電晶體的關態電流。
比1fA小的電流不能直接測定，因此將25萬個參考實例電晶體並聯連接，製造實質上的通道寬度為10mm(40nm×25萬)的電晶體來求出Icut密度。
圖21示出通道寬度為10mm的電晶體的汲極電位(Vd：[V])為1V時的Id-Vg特性。由圖21確認到關 態電流低於10-13A(即，關態電流密度低於10-17A/μm)。

Claims (13)

  1. 一種半導體裝置的製造方法，該半導體裝置包括：多個配置為矩陣狀的電晶體，該電晶體都包括第一半導體、電連接於該第一半導體的電極、閘極電極以及該閘極電極與該第一半導體之間的電荷俘獲層；對該多個電晶體的該閘極電極供應第一信號的第一電路；對該多個電晶體的該電極供應第二信號的第二電路；電連接到該第一電路的第一佈線及第二佈線；以及電連接到該第二電路的第三佈線及第四佈線，該製造方法包括如下步驟：將該第一佈線的第一電位設定為比該第三佈線的第二電位高1V以上的電位，以125℃以上且450℃以下對該多個電晶體進行加熱處理，以及在加熱處理期間施加比該電極的第四電位高的該閘極電極的第三電位1秒以上。
  2. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該電荷俘獲層包含氮化矽、氧化鉿、氧化鋁和矽酸鋁中的任一種。
  3. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該電極為源極電極或汲極電極。
  4. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第三電位比在該半導體裝置中使用的最大電位 低。
  5. 根據申請專利範圍第1項之半導體裝置的製造方法，其中在該設定的步驟中，該第二佈線的電位及該第四佈線的電位分別與該第一佈線的該第一電位及該第三佈線的該第二電位相同。
  6. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第一電路不輸出同時使該多個電晶體中的兩個以上導通的信號。
  7. 一種半導體裝置的製造方法，該半導體裝置包括：多個配置為矩陣狀的電晶體，該電晶體都包括第一氧化物半導體、電連接到該第一氧化物半導體的電極、閘極電極以及該閘極電極與該第一氧化物半導體之間的電荷俘獲層；對該多個電晶體的該閘極電極供應第一信號的第一電路；對該多個電晶體的該電極供應第二信號的第二電路；電連接到該第一電路的第一佈線及第二佈線；以及電連接到該第二電路的第三佈線及第四佈線，該製造方法包括如下步驟：將該第一佈線的第一電位設定為比該第三佈線的第二電位高1V以上的電位，以125℃以上且450℃以下對該多個電晶體進行加熱處理，以及 在加熱處理期間施加比該電極的第四電位高的該閘極電極的第三電位1秒以上。
  8. 根據申請專利範圍第7項之半導體裝置的製造方法，其中該電荷俘獲層包含氮化矽、氧化鉿、氧化鋁和矽酸鋁中的任一種。
  9. 根據申請專利範圍第7項之半導體裝置的製造方法，其中該電極為源極電極或汲極電極。
  10. 根據申請專利範圍第7項之半導體裝置的製造方法，其中該第一氧化物半導體設置於與該第一氧化物半導體接觸的第二氧化物半導體和第三氧化物半導體之間。
  11. 根據申請專利範圍第7項之半導體裝置的製造方法，其中該第三電位比在該半導體裝置中使用的最大電位低。
  12. 根據申請專利範圍第7項之半導體裝置的製造方法，其中在該設定的步驟中，該第二佈線的電位及該第四佈線的電位分別與該第一佈線的該第一電位及該第三佈線的該第二電位相同。
  13. 根據申請專利範圍第7項之半導體裝置的製造方法，其中該第一電路不輸出同時使該多個電晶體中的兩個以上導通的信號。
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