CN111316423A - 半导体装置及动态逻辑电路 - Google Patents

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Abstract

提供一种工作速度得到提高的半导体装置。半导体装置包括写入字线、读出字线、写入位线、读出位线、第一布线及存储单元。存储单元包括具有相同导电型的第一至第三晶体管及电容器。第一至第三晶体管的栅极分别与写入字线、电容器的第一端子、读出字线电连接。电容器的第二端子与读出位线电连接。第一晶体管的源极和漏极中的一个与写入位线电连接，另一个与第二晶体管的栅极电连接。第二晶体管与第三晶体管在读出位线和第一布线间串联电连接。第一至第三晶体管的沟道形成区域例如包括金属氧化物层。

Description

半导体装置及动态逻辑电路
技术领域
本申请的说明书所公开的发明的一个方式涉及一种半导体装置、其工作方法、其使用方法及其制造方法等。本发明的一个实施方式不局限于所例示的技术领域。
在本说明书中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而工作的所有装置。例如，集成电路、具备集成电路的芯片或在其封装中容纳有芯片的电子构件是半导体装置的一个例子。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等有时本身是半导体装置，或者有时包括半导体装置。
背景技术
已知其沟道形成区域包含金属氧化物的晶体管(以下，有时称为“金属氧化物晶体管”、“氧化物半导体晶体管”或“OS晶体管”)。例如，在非专利文献1所记载的嵌入存储装置中，将OS晶体管用作1T1C(1个晶体管和1个电容器)单元的写入晶体管。在非专利文献2所记载的存储装置中，将OS晶体管用作2T1C型增益单元的写入晶体管，并且将Si晶体管用作读出晶体管。
在本说明书中，如非专利文献1、2，有时将在存储单元中设置有OS晶体管的存储装置称为OS存储装置。
逻辑电路可以分类为静态逻辑电路、动态逻辑电路及伪(pseudo)逻辑电路等。由于动态逻辑电路是通过在动态节点中暂时保持数据而工作的电路，所以与静态逻辑电路相比，晶体管的泄漏电流造成更严重的问题。例如，在专利文献1中公开了通过使用OS晶体管而抑制动态节点的电压降低的技术。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2017-17693号公报
[非专利文献1]T.Onuki et al.，“Embedded Memory and ARM Cortex-M0 CoreUsing 60-nm C-Axis Aligned Crystalline Indium-Gallium-Zinc Oxide FETIntegrated With 65-nm Si CMOS，”IEEE J.Solid-State Circuits，Vol.52，No.4，pp.925-932，2017.
[非专利文献2]T.Ishizu et al.，“A 140MHz 1Mbit 2T1C Gain-Cell Memory with60-nm Indium-Gallium-Zinc Oxide Transistor Embedded into 65-nm CMOS LogicProcess Technology，”Symp.VLSI Circuits Dig.Tech.Papers，pp.162-163，2017.
发明内容
本发明的一个方式的目的是提供包括单导电型晶体管的新颖的半导体装置及其工作方法、减少半导体装置中的晶体管的数量、提高半导体装置的工作速度、降低半导体装置的功耗或者实现半导体装置的高改写耐性。
本发明的一个方式并不需要实现所有上述目的。多个目的的记载不妨碍彼此的目的的存在。上述列举的目的以外的目的可从本说明书等的记载自然得知，而有可能成为本发明的一个方式的目的。
(1)本发明的一个方式是包括写入字线、读出字线、写入位线、读出位线、第一布线及存储单元的半导体装置，其中存储单元包括单导电型的第一至第三晶体管及电容器。第一至第三晶体管的栅极分别与写入字线、电容器的第一端子、读出字线电连接，电容器的第二端子与读出位线电连接，第一晶体管的源极和漏极中的一个与写入位线电连接，另一个与第二晶体管的栅极电连接，第二晶体管与第三晶体管在读出位线和第一布线之间串联电连接。
(2)在上述方式(1)中，第一至第三晶体管各自设置有背栅极，对各背栅极分别输入第一至第三电压。
(3)本发明的一个方式是包括输入节点、第一至第四布线以及单导电型的第一至第四晶体管的动态逻辑电路，其中对第一晶体管的栅极输入第一信号，第一晶体管的源极及漏极分别与第一布线及输入节点电连接，第二晶体管至第四晶体管在第二布线和第三布线之间串联电连接，对第二晶体管的栅极输入第二信号，对第四晶体管的栅极输入第二信号的反转信号，第三晶体管的栅极与输入节点电连接，第三晶体管包括背栅极，并且该背栅极与第四布线电连接。
(4)本发明的一个方式是包括输入节点、第一动态节点、第二动态节点以及单导电型的第一至第六晶体管的动态逻辑电路，其中第一动态节点与第一晶体管至第三晶体管的漏极电连接，第二动态节点与第四晶体管至第六晶体管的漏极电连接，输入节点与第一晶体管及第四晶体管的源极电连接，对第二、第三、第五及第六晶体管的源极输入第一电压，对第一晶体管及第六晶体管的栅极输入第一信号，对第四晶体管及第三晶体管的栅极输入第二信号，对第二晶体管及第五晶体管的栅极输入第三信号。
(5)本发明的一个方式是包括第一输入节点、第二输入节点、输出节点、第一电容器、第二电容器及单导电型的第一至第六晶体管的缓冲电路，其中第一电容器的第一端子与第一输入节点电连接，第二电容器的第一端子与第二输入节点电连接，第一电容器的第二端子与第一晶体管的源极、第二晶体管的漏极及第三晶体管的栅极电连接，第二电容器的第二端子与第四晶体管的源极、第五晶体管的漏极及第六晶体管的栅极电连接，输出节点与第三晶体管的源极及第六晶体管的漏极电连接。
在本说明书中，有时为了表示顺序而附记“第一”、“第二”、“第三”等序数词。或者，有时为了避免构成要素的混淆而附记序数词。在此情况下，序数词不限定构成要素的个数。例如，可以将“第一”调换为“第二”或“第三”来说明本发明的一个方式。
在本说明书中，当记载为“X与Y连接”时，如下情况也包括在本说明书的公开范围内：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
晶体管至少包括栅极、源极以及漏极这三个端子。晶体管有时还包括背栅极。栅极被用作控制晶体管的导通状态的控制端子。被用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方被用作源极而另一方被用作漏极。由此，在本说明书中，“源极”和“漏极”可以相互调换。另外，在本说明书中，有时将栅极以外的两个端子称为第一端子、第二端子等。
节点可以根据电路结构或装置结构等换称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以换称为节点。
电压大多是指某个电位与基准电位(例如，接地电位(GND)或源极电位)之间的电位差。由此，可以将电压换称为电位。注意，电位是相对性的。因此，即使记载为“GND”，也并不一定是指0V的。
在本说明书中，为了方便起见，有时使用“上”“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
另外，在本说明书中，根据情况或状态，可以互相调换“膜”和“层”。例如，有时将“导电层”可以调换为“导电膜”。例如，有时将“绝缘膜”可以调换为“绝缘层”。
根据本发明的一个方式，可以提供包括单导电型晶体管的新颖的半导体装置及其工作方法、减少半导体装置中的晶体管的数量、提高半导体装置的工作速度、降低半导体装置的功耗或者实现半导体装置的高改写耐性。
多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，根据本说明书中的描述及附图，除上述之外的目的、效果及新颖的特征将会显而易见。
附图说明
图1A是示出存储装置的结构例子的方框图，图1B是示出存储单元的结构例子的电路图。
图2是示出存储单元阵列的结构例子的电路图。
图3是示出行译码器的结构例子的电路图。
图4是示出译码器的结构例子的电路图。
图5是示出外围电路的结构例子的电路图。
图6A是示出输出电路的结构例子的电路图，图6B是示出输出电路的工作例子的时序图。
图7是示出存储装置的工作例子的时序图。
图8是示出存储装置的工作例子的时序图。
图9是读出位线、读出电路的输出波形的示意图。
图10是示出存储单元的结构例子的电路图。
图11是示出应用处理器的芯片的结构例子的立体示意图。
图12A是示出运算处理装置的结构例子的方框图，图12B是示意性地示出处理引擎与嵌入存储装置的叠层例子的方框图。
图13是示出电子设备的结构例子的示意图。
图14A及图14B是示出OS晶体管的结构例子的截面图。
图15A是制造了的4级移位寄存器的电路图，图15B是示出4级移位寄存器的工作波形的图。
图16是示出存储单元的读出访问时间的计算结果的图。
图17A及图17B是存储装置的室温下的什穆图(Shmoo plot)(VDDM/VH对tWPW)、(VDDM/VH对tRAC)。
图18A是测试电路的电路图，图18B是示出读出晶体管的电流-电压特性的测量结果的图，图18C是示出读出晶体管的阈值电压的计算结果的图。
图19A是测试电路的电路图，图19B是示出电压VSN的计算结果的图。
图20A是存储装置的显微镜照片，图20B是示出存储装置的规格的表。
具体实施方式
以下说明本发明的实施方式。注意，本发明的一个方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅局限在以下所示的实施方式及实施例所记载的内容中。
以下示出的多个实施方式及实施例可以适当地组合。另外，当在一个实施方式中示出多个结构例子(也包括制造方法的例子、工作方法的例子、使用方法的例子等)时，既可以适当地组合彼此的结构例子，又可以适当地组合其他实施方式中所记载的一个或多个结构例子。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
[实施方式1]
作为半导体装置的一个例子，说明由OS晶体管构成的存储装置。图1A所示的存储装置100包括存储单元阵列110及外围电路120。对存储装置100输入VDDM、VSSM、Vbg1至Vbg3等电压。电压VDDM、VSSM分别是高电源电压、低电源电压。例如，电压VSSM是接地电位(GND)。
存储单元阵列110及外围电路120由OS晶体管构成。存储单元阵列110包括多个存储单元11。例如，存储单元11排列为32行32列。外围电路120包括行译码器122、写入电路124、读出电路125及输出电路126。对外围电路120输入数据DIN[31:0]、地址信号RA[4:0]、RAB[4:0]及各种控制信号。例如，存储装置100的存储宽度是32位，数据DIN[31:0]、DOUT[31:0]分别是写入数据、读出数据。
作为应用于OS晶体管的金属氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M是Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。另外，在本说明书中，In-M-Zn氧氮化物等金属氧氮化物包括在金属氧化物的范畴内。
为了提高OS晶体管的可靠性及电特性，优选使用包括CAAC-OS、nc-OS等结晶部的金属氧化物。CAAC-OS是c-axis-aligned crystalline oxide semiconductor的简称。CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。nc-OS是nanocrystalline oxide semiconductor的简称。
由于金属氧化物的带隙大(例如，2.5eV以上)，所以OS晶体管的关态电流极低。例如，可以将源极与漏极间的电压为3.5V且室温(25℃)下的每沟道宽度为1μm的关态电流设定为低于1×10-20A、低于1×10-22A或低于1×10-24A。极小的关态电流极可以实现20位数以上且150位数以下的漏极电流的开启/关闭之比。由此，使用OS晶体管的存储元件的通过OS晶体管从保持节点泄漏的电荷量极小，所以可以被用作非易失性存储元件。
因为金属氧化物的带隙大，电子不容易被激发，空穴的有效质量大，所以OS晶体管与一般的Si晶体管相比有时不容易发生雪崩击穿(avalanche breakdown)等。因此，例如有时可以抑制起因于雪崩击穿的热载流子劣化等。通过能够抑制热载流子劣化，可以以高漏极电压驱动OS晶体管。
OS晶体管是以电子为多数载流子的积累型晶体管。由此，该OS晶体管与具有pn结的反转型晶体管(典型的是，Si晶体管)相比作为短沟道效果之一的DIBL(Drain-InducedBarrier Lowering，漏极导致的势垒降低)的影响小。换言之，与Si晶体管相比，OS晶体管对短沟道效果具有高耐性。
由于对短沟道效果具有高耐性，可以缩小OS晶体管的沟道长度而不降低OS晶体管的可靠性。由此，可以通过使用OS晶体管可以提高电路的集成度。随着沟道长度的微型化漏极电场变强，但如上所述，OS晶体管与Si晶体管相比不容易发生雪崩击穿。
由于OS晶体管对短沟道效果具有高耐性，所以可以使栅极绝缘层厚于Si晶体管的栅极绝缘层。例如，即使是沟道长度及沟道宽度为50nm以下的微型OS晶体管，有时也可以设置有10nm左右的较厚的栅极绝缘层。因为由厚度大的栅极绝缘层降低栅极寄生电容，所以可以提高电路的工作速度。栅极漏电流得到降低，所以可以减少静态功耗。
〈〈存储单元〉〉
如图1B所示，存储单元11与写入字线WWL、读出字线RWL、写入位线WBL、读出位线RBL、布线PL以及BGC1至BGC3电连接。例如，对布线PL、BGC1至BGC3分别输入电压VDDM、Vbg1、Vbg2、Vbg3。
存储单元11是3T1C型增益单元，并包括晶体管M1至M3、电容器CS1及节点SN。晶体管M1至M3分别是写入晶体管、读出晶体管、选择晶体管。节点SN是保持节点。
晶体管M1的栅极、源极、漏极及背栅极分别与写入字线WWL、节点SN、写入位线WBL及布线BGC1电连接。晶体管M2的栅极、源极、漏极及背栅极分别与节点SN、读出位线RBL、晶体管M3的源极及布线BGC2电连接。晶体管M3的栅极、漏极及背栅极分别与读出字线RWL、布线PL、BGC3电连接。电容器CS1的第一端子、第二端子分别与节点SN、读出位线RBL电连接。
通过对节点SN进行充放电而写入数据，并通过使晶体管M3开启而读出数据。由此，存储单元11在原理上没有改写次数的限制，以低能量进行数据的写入及读出，并且不消耗功率而保持数据。由于晶体管M1是关态电流极低的OS晶体管，所以存储单元11的数据保持特性高。
通过对晶体管M1至M3的背栅极分别输入电压Vbg1至Vbg3，可以设定晶体管M1至M3的各阈值电压(以下，有时称为Vt)。优选至少在晶体管M2中设置背栅极。如后面所述，通过由电压Vbg2将晶体管M2的Vt漂移到负电压一侧，可以得到高数据保持特性并实现读出速度的高速化。
〈〈存储单元阵列〉〉
图2示出存储单元阵列110的电路结构例子。相邻的两行共用布线PL。在存储单元阵列110中，例如，相邻的两列可以共用布线PL。另外，相邻的两行也可以共用布线BGC1至BGC3的一部分或全部。
在本说明书中，在需要指定多个读出位线RBL中的一个时，记载为读出位线RBL〈0〉等。此外，当记载为读出位线RBL时，表示任意的读出位线RBL。其他构成要素也同样。例如，读出位线RBL〈0〉表示第0行的读出位线，存储单元11〈31，0〉表示第31行第0列的存储单元11。为了区别指定的存储单元11的要素和其他存储单元11的要素，有时使用附有行号及列号的符号。例如，晶体管M1〈0，0〉表示存储单元11〈0，0〉的晶体管M1。
〈〈外围电路〉〉
外围电路120由单导电型(在此，n沟道型)的晶体管构成。通过杂质引入技术控制硅的导电型较容易。相对于此，控制金属氧化物半导体的导电型非常难。例如，关于包含铟的金属氧化物(例如，In氧化物)中或在包含锌的金属氧化物(例如，Zn氧化物)，可以制造n型半导体，但还没制造p型半导体。还没制造只由OS晶体管构成的实用化水平的互补型逻辑电路(也成为CMOS逻辑电路)。由此，作为外围电路120，不是使用互补型逻辑电路而是使用由单导电型(在此，n沟道型)晶体管构成的逻辑电路。在本说明书中，有时将由单导电型晶体管构成的电路称为“单导电型电路”。
作为外围电路120使用动态逻辑电路。动态逻辑电路需要在评价期间保持动态节点的电压。Si晶体管不具有充分的关闭特性，所以由Si晶体管构成的动态逻辑电路在工作频率过低时或者在时钟信号停止时不维持动态节点的电压。相对于此，由OS晶体管构成的动态逻辑电路(以下，有时称为“OS动态逻辑电路”)中的OS晶体管的关态电流极低，所以可以抑制从动态节点的电荷的泄漏。换言之，由于不需要将时钟信号的频率设定为高于需要频率，所以可以抑制动态功耗。再者，可以进行时钟门控及电源门控。在实施例1中具体地说明这样OS动态逻辑电路的特征。
一般来说，动态逻辑电路与静态逻辑电路相比可以进一步减少晶体管的数量。在OS动态逻辑电路中不需要设置用来保持动态节点的电压的电路(例如，维持电路)。由此，通过将OS动态逻辑电路用于外围电路120，可以缩小存储装置100的面积。
以下，参照图3至图5、图6A、图6B、图7至图9说明外围电路120的具体结构。
〈行译码器122〉
如图3所示，对行译码器122输入电压VDDM、VSSM、地址信号RA[4:0]、RAB[4:0]、信号WE、RE、PREN、PREP。
信号WE及信号RE分别是写入使能信号、读出使能信号。信号WE、RE设定存储装置100的状态。在信号WE、RE都是“L”(低电平)时，存储装置100处于待机状态。存储装置100在信号WE是“H”(高电平)时进行数据的写入，而在信号RE是“H”时进行数据的读出。
信号PREP和信号PREN是反转关系。在OS动态逻辑电路中，信号PREN、PREP被用作时钟信号，控制动态节点的预充电或预放电。
行译码器122包括译码器130、字线驱动器132。译码器130具有对地址信号RA[4:0]、RAB[4:0]进行译码而指定成为访问对象的行的功能。字线驱动器132具有选择译码器130所指定的行的写入字线WWL或读出字线RWL(也称为断言(asserting))的功能。
(译码器130)
译码器130由预充电型传输晶体管逻辑电路构成，包括晶体管M19及多个电路20。多个电路20以构成高度4的完全二叉树结构的方式配置，电路20的数量为31(＝25-1)。在二叉树结构的根设置的电路20的输入节点与电压VDDM用电源线之间设置有晶体管M19。对晶体管M19的栅极输入信号PREN。晶体管M19被用作上拉电路。信号PREN被用作译码器130的使能信号。
注意，在本说明书中，有时将电压VDDM用电源线记载为“VDDM线”。其他电源线有时也记载为同样。
字线驱动器132包括32个电路22。电路22与设置在二叉树结构的叶子的电路20电连接。电路22〈j〉(j是0至31的整数)的两个输出节点分别与写入字线WWL〈j〉、读出字线RWL〈j〉电连接。
图4示出配置在深度p(p是0至4的整数)的电路20的结构例子。电路20是由晶体管M20、M21构成的传输晶体管逻辑电路。在电路20中，节点A0是输入节点，节点X1、X0是输出节点。对晶体管M20、M21的栅极分别输入地址信号RA[4-p]、RAB[4-p]。
电路20被用作1输入-2输出多路分配器。在地址信号RA[4-p]是“H”(＝“1”)时，节点A0与节点X1导通，在地址信号RA[4-p]是“L”(＝“0”)时，节点A0与节点X0导通。
在晶体管M19中，背栅极与栅极连接。由此，晶体管M19的Vt动态变化。在晶体管M19开启时，对背栅极输入与栅极相等的正电压而晶体管M19的Vt向负电压一侧漂移，所以晶体管M19的电流驱动能力得到提高。由此，可以抑制起因于Vt的输出电压的下降(以下，有时称为“Vt下降”)。同样地，晶体管M20、M21的Vt也动态变化。
最后一级的电路20的节点A0与六个OS晶体管串联电连接。通过将各OS晶体管的背栅极与栅极电连接，可以提高译码器130的工作速度并抑制输出节点的电压下降。
(字线驱动器132)
如图5所示，电路22是放电型动态逻辑电路，包括晶体管M23至M28、节点A1、Y1、Y2。节点A1是输入节点、电连接到最后一级的电路20的节点X0或X1。节点Y1、Y2是动态节点，分别与写入字线WWL、读出字线RWL电连接。
晶体管M23、M24的栅极被输入信号PREP，晶体管M25、M28的栅极被输入信号RE，晶体管M26、M27的栅极被输入信号WE。晶体管M23至M28的背栅极分别电连接到栅极。通过由背栅极与栅极电连接的OS晶体管构成电路22，可以不需要从外部输入Vt控制用电压而提高工作速度。
晶体管M23和M25在节点Y1与电压VSSM用电源线(以下称为“VSSM线”)之间并联电连接。晶体管M24和M26在节点Y2与VSSM线之间并联电连接。晶体管M27控制节点A1与节点Y1之间的导通，晶体管M28控制节点A1与节点Y2之间的导通。
信号PREP为“H”的期间是放电期间，信号PREP为“L”的期间是评价期间。在放电期间中，节点Y1、Y2的电压被初始化为“L”。具体而言，由于晶体管M23、M24开启，所以对节点Y1、Y2分别输入电压VSSM。由此，在放电期间中，写入字线WWL、读出字线RWL处于非选择状态。
信号WE、RE被用作电路22的使能信号。在评价期间中，在信号WE或RE成为“H”时电路22成为活动状态，节点Y1或节点Y2的逻辑根据节点A1的逻辑而决定。具体而言，在信号WE为“H”的情况下，决定写入字线WWL处于选择状态还是非选择状态。另一方面，在信号RE成为“H”的情况下，决定读出字线RWL处于选择状态还是非选择状态。
在信号WE为“H”的情况下，对读出字线RWL输入电压VSSM，所以读出字线RWL维持非选择状态。写入字线WWL电连接到节点A1，所以在节点A1的电压为“H”时成为选择状态，而在节点A1的电压为“L”时维持非选择状态。在信号RE为“H”的情况下，对写入字线WWL输入电压VSSM，所以写入字线WWL维持非选择状态。读出字线RWL电连接到节点A1，所以在节点A1的电压为“H”时处于选择状态，而在节点A1的电压为“L”时维持非选择状态。
〈写入电路124〉
在写入电路124中，每个写入位线WBL设置有图5所示的电路24。电路24包括节点A3、Y3、晶体管M41至M44。
节点A3及Y3分别是输入节点、输出节点。在电路24〈i〉(i是0至31的整数)中，对节点A3输入数据DIN[i]，节点Y3电连接到写入位线WBL〈i〉。
晶体管M41至M44在VSSM线与VDDM线间串联电连接。晶体管M42的栅极是节点A3，晶体管M41的漏极与晶体管M42的源极的连接节点是节点Y3。对晶体管M41、M43、M44的栅极分别输入信号PREP、PREN、WE。在晶体管M41至M44中，背栅极与栅极电连接。通过由背栅极与栅极电连接的OS晶体管构成电路24，可以不需要从外部输入Vt控制用电压而提高电路24的工作速度。
电路24是放电型动态逻辑电路，节点Y3是动态节点。信号PREP、PREN被用作电路24的时钟信号。信号PREP为“H”的期间是放电期间，信号PREP为“L”的期间是评价期间。在放电期间中，对节点Y3输入电压VSSM而使节点Y3放电。在评价期间中，在信号WE为“H”时，节点Y3的逻辑成为与节点A3相同的逻辑。换言之，在“H”的信号WE被输入时，电路24对写入位线WBL输入数据DIN。
〈读出电路125〉
在读出电路125中，每个读出位线RBL设置有电路25(参照图5)。电路25包括晶体管M51至M54、节点A4、Y4。节点A4是输入节点，并电连接到读出位线RBL。节点Y4是输出节点，并输出从读出位线RBL读出的数据RO。节点Y4与设置在输出电路126中的电路26电连接。如后面所述，电路26被用作输出缓冲电路。
晶体管M52、M51、M53在VSSM线与VDDM线间串联电连接。晶体管M51的漏极与晶体管M53的源极的连接节点是节点Y4。晶体管M51的栅极与节点A4电连接，对晶体管M52、M53的栅极分别输入信号CRE、CREB。信号CRE与信号CREB是反转关系。晶体管M51、M52的背栅极与电压BGR1、BGR2用电源线电连接。在晶体管M53中，背栅极与栅极电连接。
在晶体管M54中，栅极与背栅极电连接，对栅极输入信号RST。晶体管M54控制节点A4与电压VCH用电源线之间的导通。晶体管M54被用作使节点A4的电压初始化的复位电路。信号RST控制节点A4的初始化。在晶体管M54开启时，节点A4被固定为电压VCH。节点A4的初始化工作是为了进行读出位线RBL的放电而将读出位线RBL的电压成为“L”进行的工作。由此，电压VCH低于电压VDDM且为低电压(例如，与电压VSSM相等的电压)。
电路25是充电型动态逻辑电路。节点Y4是动态节点。信号CRE、CREB被用作电路25的时钟信号。信号CREB为“H”的期间是充电期间，信号CREB为“L”的期间是评价期间。在充电期间中，对节点Y4输入电压VDDM。在评价期间中，晶体管M53关闭且晶体管M52开启，所以节点Y4的电压根据节点A4的电压变化。具体而言，在节点A4的电压是“H”/“L”时，节点Y4的电压是“L”/“H”。
晶体管M51、M52的背栅极电压是可调整的，因此可以提高读出速度。优选的是，至少可以调整晶体管M51的背栅极电压。例如，为了提高晶体管M51的通态电流特性，电压BGR1优选为电压VSSM以上。通过将晶体管M51的Vt向负电压一侧漂移，可以缩短在评价期间中到节点Y4的电压成为可以进行数据判定的电压所需要的时间。例如，通过将与作为信号CRE供应的“H”相等的电压或与电压VDDM相等的电压用作电压BGR1，没有增大电路25所使用的电压数。
例如，电压BGR2可以使用与电压BGR1相等的电压。通过提高晶体管M51、M52双方的通态电流特性，进一步可以缩短到节点Y4的电压成为可以进行数据判定的电压所需要的时间。
〈输出电路126〉
输出电路126包括32个电路26。电路26从数据RO生成数据DO并暂时保持数据DO。如图6A所示，电路26包括节点A5、A6、B5、B6、Y5、晶体管M60至M67以及电容器CO1、CO2。对电路26输入电压VDDM、VDDM1至VDDM3、VSSM、VSSM1至VSSM3、VBGINV、VBGO、VBGDD、VBGSS以及信号SGD1、SGD2。节点A5与电路25的节点Y4电连接。例如，电压VDDM3是高电源电压，电压VDDM1是高于电压VDDM2的电压。电压VSSM1、VSSM2以及VSSM3是低电源电压。在本实施方式中，将电压VDDM设定为3.3V，将电压VDDM1设定为4.0V，将电压VDDM3设定为5.0V。另外，将电压VSSM、电压VSSM1、电压VSSM2及电压VSSM3设定为0V。
晶体管M60、M61构成反相器电路26A。反相器电路26A使数据RO反转而生成数据ROB。晶体管M61具有二极管连接的结构，并且对背栅极输入电压VBGINV。在晶体管M60中，栅极与背栅极电连接。晶体管M60的栅极与节点A5电连接，并被输入数据RO。节点B5是反相器电路26A的输出节点。
例如，通过由电压VBGINV将晶体管M61的Vt向负电压一侧漂移，可以提高反相器电路26A的工作速度。也可以使晶体管M61的背栅极与栅极电连接而使Vt动态变化。
电容器CO1、CO2、晶体管M62至M67构成输出缓冲电路26B。输出缓冲电路26B是差分输入、电容耦合型缓冲电路。电容器CO1的两个端子分别与节点A5、A6电连接，电容器CO2的两个端子分别与节点B5、B6电连接。节点A6、B6分别与晶体管M66、M67的栅极电连接。晶体管M66的源极与晶体管M67的漏极的连接节点是节点Y5。
对晶体管M62、M64的栅极分别输入电压VGS1、VGS2，对晶体管M63、M65的栅极输入信号SGD1、SGD2。对晶体管M62至M65的背栅极输入电压VBGO，对晶体管M66、M67的背栅极分别输入电压VBGDD、VBGSS。
晶体管M62、M64被用作用来对节点A6、B6输入偏置电流的电流源。晶体管M63、M65分别被用作使节点A6、B6初始化的复位电路。由晶体管M66、M67构成将对应于节点A6、B6的电压的信号从节点Y5输出的缓冲电路。
由于可以调整晶体管M62至M67的背栅极电压，所以可以实现输出缓冲电路26B的驱动能力的提高且稳定的工作。虽然在图6A所示的例子中对晶体管M62至M65的背栅极都输入电压VBGO，但是也可以对一部分背栅极输入不同电压。或者，在晶体管M62至M67的一部分中，使栅极与背栅极电连接。
参照图6B说明电路26的工作例子。首先，进行电路26的初始化工作。具体而言，对节点A6、B6输入初始电压。将信号SGD1、SGD2成为“H”，使晶体管M63、M65开启。例如，将信号SGD1设定为7.0V，将信号SGD2设定为3.3V。其结果，对节点A6供应电压VDDM1(4.0V)，并对节点B6输入电压VDDM2(1.0V)。电压VDDM1、VDDM2、VBGDD、VBGSS等被设定为通过初始化工作使晶体管M66开启而使晶体管M67关闭的电压。
在图6B的例子中，在初始化工作期间中“H”的信号RST、CREB以及“L”的信号CRE被输入到电路25，对节点A5输入“H”的数据RO。由此，对节点B5输入电压VSSM3。
在将信号SGD1、SGD2成为“L”(电压VSSM)时，晶体管M63、M65关闭，节点A6、B6的初始化工作结束。在初始化工作之后，在节点A5与节点A6电容耦合且节点B5与节点B6电容耦合，因此节点A6、B6的电压分别根据节点A5、B5的电压变化。在对节点A5输入的数据RO从“H”变化为“L”时，节点A6的电压降低而晶体管M66关闭。另外，晶体管M60关闭而节点B5的电压上升。其结果，节点B6的电压也上升而晶体管M67开启，节点Y5作为数据DO输出“L”(电压VSSM)。相对于此，在对节点A5作为数据RO输入“H”时，节点Y5作为数据DO输出“H”。
在电压VDDM1与电压VDDM相等时，在对节点A5输入“H”时，作为数据DO被输出比电压VDDM小晶体管M66的Vt的电压。通过将电压VDDM1大于电压VDDM，可以抑制对节点A5输入“H”时的数据DO的电压的下降。另外，通过将节点A5和节点A6由电容器CO1分离并进行上述初始化工作，可以在实际上工作时由节点A5的充放电切换数据DO的输出。同样地，通过将节点B5和节点B6之间由电容器CO2分离并进行上述初始化工作，可以在实际上工作时由节点B5的充放电切换数据DO的输出。也就是说，不需要节点A6及节点B6的充放电，由此可以提高电路26的工作速度。
〈〈工作例子〉〉
图7、图8是说明存储装置100的工作例子的时序图。在图8中，tWCY是写入循环时间，tWPW是写入脉冲宽度，tRCY是读出循环时间，tRAC是读出访问时间。(a1)、(a2)、(a3)是地址，(/a1)、(/a2)、(/a3)是(a1)、(a2)、(a3)的反转地址。数据RO[31:0]是读出电路125从存储单元阵列110读出的数据。数据(a1)是写入到地址(a1)的存储单元11的数据，数据(a2)是从地址(a2)的存储单元11读出的数据。
〈初始化工作、待机状态〉
初始化工作是将存储装置100的工作设定为可以进行写入工作及读出工作的状态的工作，例如，在电源接通后进行。具体而言，对读出位线RBL以及电路26的节点A6、B6分别输入初始电压。
如图7所示，信号PREP、CREB、SGD1、SGD2成为“H”。信号WE、RE是“L”。在电路25中，对读出位线RBL输入电压VCH。在电路25中，晶体管M53开启，节点Y4固定为电压VDDM。因此，读出电路125作为数据RO[31:0]输出ffffffff(16进制)。对电路26的节点A6、B6输入电压VDDM1、VDDM2。在信号SGD1、SGD2成为“L”时，存储装置100成为待机状态。
〈写入工作〉
参照图8说明写入工作的一个例子。在信号WE、RE分别为“H”(“1”)、“L”(“0”)的情况下，存储装置100进行写入工作。
在期间T1，进行写入字线WWL、写入位线WBL的放电。信号PREP是“H”。对写入字线WWL〈0〉至WWL〈31〉由行译码器122输入电压VSSM，对写入位线WBL〈0〉至WBL〈31〉由写入电路124输入电压VSSM。在写入工作中，行译码器122将读出字线RWL〈0〉至RWL〈31〉固定为电压VSS。
在期间T2，对地址信号RA[4:0]所指定的存储单元11写入数据。信号PREP、PREN是“L”、“H”。由写入电路124对写入位线WBL〈0〉至WBL〈31〉分别写入数据DIN[0]至DIN[31]。行译码器122成为活动状态而对地址信号RA[4:0]、RAB[4:0]进行译码。例如，在地址(a1)是“00001”的情况下，行译码器122对写入字线WWL〈1〉输出“H”的选择信号。由此，存储单元11〈1，0〉至11〈1，31〉成为选择状态。晶体管M1〈1，0〉至M1〈1，31〉开启，数据DIN[0]至DIN[31]分别被写入到节点SN〈1，0〉至SN〈1，31〉。在信号PREP、PREN成为“H”、“L”时，一个循环的写入工作结束，所有存储单元11成为非选择状态。
〈读出工作〉
参照图8说明读出工作的一个例子。在信号WE、RE是“L”、“H”的情况下，存储装置100进行读出工作。
在期间T3，进行读出位线RBL的复位及读出字线RWL的放电。信号PREP、RST、CRE、CREB分别是“H”、“H”、“L”、“H”。读出字线RWL〈0〉至RWL〈31〉由行译码器122固定为电压VSSM。读出位线RBL〈0〉至RBL〈31〉由读出电路125固定为电压VCH，电路25的输出节点(节点Y4)固定为电压VDDM。写入字线WWL〈0〉至WWL〈31〉在进行读出工作时由行译码器122固定为电压VSS。
在期间T4，数据(a2)从存储单元阵列110被读出。信号PREP、PREN是“L”、“H”。行译码器122成为活动状态而对地址信号RA[4:0]、RAB[4:0]进行译码。例如，在地址(a2)是“00010”的情况下，行译码器122对读出字线RWL〈2〉输出“H”的选择信号，使存储单元11〈2，0〉至11〈2，31〉成为选择状态。晶体管M3〈2，0〉至M3〈2，31〉分别开启，存储单元11〈2，0〉至11〈2，31〉的保持数据分别写入到读出位线RBL〈0〉至RBL〈31〉。读出电路125将读出位线RBL〈0〉至RBL〈31〉的数据读出并作为数据RO[31:0]输出到输出电路126。更具体而言，根据读出位线RBL的电压决定电路25的节点Y4的电压。根据节点Y4的电压，电路26作为数据DO输出“0”(“L”)或“1”(“H”)。读出访问时间tRAC信号CRE和PREN从“L”转换为“H”至确定节点Y4的电压为0”或“1”的时间。
参照图5、图8、图9说明存储单元11、电路25的工作例子。图9示意性地示出进行读出工作时的读出位线RBL、节点Y4的输出波形。
在信号RST成为“H”时晶体管M54开启，读出位线RBL被放电。由于读出位线RBL的寄生电容较大，所以为了提高读出速度，对读出位线RBL的指定电压的输入不是以充电，而是以放电进行是有效的。在信号RST成为“L”时晶体管M54关闭，读出位线RBL成为电浮动状态。在信号RST成为“H”时，晶体管M53开启，所以对节点Y4写入数据“1”(“H”)。
接着，使信号RST成为“L”，并使读出字线RWL的电压成为“H”。晶体管M3开启。在对节点SN写入数据“0”的情况下，晶体管M2关闭，因此读出位线RBL、节点Y4的电压没有变化。换言之，作为数据RO维持“1”(“H”)。
另一方面，在对节点SN写入数据“1”的情况下，晶体管M2开启。由此，读出位线RBL使用晶体管M2的漏极电流充电。由于节点SN与读出位线RBL电容耦合，随着读出位线RBL的电压上升，由于自举效应(bootstrap effect)节点SN的电压也上升。由此，晶体管M2的漏极电流增加，读出位线RBL的充电速度提高。然后，在晶体管M52开启时，节点Y4被放电，数据RO成为“0”(“L”)。
注意，数据RO是存储单元11的保持数据的反转数据。由此，数据DO也是反转数据。为了将数据DO的逻辑与存储单元11的保持数据的逻辑相同，可以改变电路26的电路结构，以使数据RO反转。例如，使节点B5与电容器CO1电连接，使节点A5与电容器CO2电连接。
另外，在电容器CS1使节点SN与VSSM线电容耦合的情况下，读出位线RBL的电压如以虚线所示那样变化。在此情况下，没有得到自举效应，所以读出位线RBL的充电速度较慢。在读出字线RWL处于选择状态的期间，有时读出位线RBL的电压没有上升到可以进行数据判定的电压。换言之，通过使用自举效应，可以缩短读出访问时间tRAC，并且可以减少读出错误。
为了提高读出速度，优选的是，利用电压Vbg2将晶体管M2的Vt向负电压一侧漂移，来提高通态电流特性。在此情况下，发生如下问题：从非选择存储单元11到读出位线RBL的泄漏电流增加。来自非选择存储单元11的泄漏电流不仅缩短数据保持时间，而且成为数据的读出错误的原因。由此，在晶体管M3中关态电流特性比通态电流特性更优先，所以将电压Vbg3低于电压Vbg2。
为了长时间保持数据，晶体管M1的关态电流优选低。由此，电压Vbg1优选与电压Vbg3相等或低于电压Vbg3。
存储单元11具有3T1C型结构，所以明显发生读出位线RBL的电压的Vt下降，但是利用自举效应，可以防止读出位线RBL的电压的Vt下降。换言之，通过作为存储单元11应用具有自举效应的3T1C型增益单元，可以提供一种实现高数据保持特性及高工作速度的存储装置100。再者，在读出访问时间tRAC的缩短上作为读出电路125采用充电型动态逻辑电路是有效的。
(存储单元的变形例子)
图10示出具有自举效应的存储单元的其他结构例子。图10所示的存储单元12是存储单元11的变形例子，包括晶体管M5至M7、电容器CS5、节点SN、节点N6。晶体管M5至M7分别是写入晶体管、读出晶体管、选择晶体管。晶体管M5至M7的背栅极分别与布线BGC1至BGC3电连接。电容器CS5的第一端子、第二端子分别与节点SN、N6电连接。节点N6是晶体管M6与晶体管M7的连接节点。
电压Vbg1至Vbg3与存储单元11同样地设定。
存储单元12与存储单元11同样地工作。在读出字线RWL被选择时，晶体管M7开启。在节点SN保持“1”时，节点N6由晶体管M6的漏极电流充电。由此，通过自举效应，跟着节点N6的电压上升，节点SN的电压也上升。其结果是，读出位线RBL的电压上升的速度提高。
作为存储装置100不使用p沟道型晶体管。由于可以减少掩模的数量，所以可以降低制造成本。互补型电路需要设计为不发生闩锁效应(latch up)，但是存储装置100避免闩锁效应，所以布局自由度高，并可以以高密度配置图案。
由于使用单导电型动态逻辑电路，所以外围电路120的晶体管的数量少。为了实现存储装置100的小型化、低功耗化，减少外围电路120的晶体管的数量是有效的。在表1中，比较示出外围电路120的晶体管的数量和非专利文献2的OS存储装置的外围电路的晶体管的数量。注意，外围电路120的每32个位线的晶体管的数量是读出电路125的晶体管的数量，不包括输出电路126的晶体管的数量。非专利文献2的外围电路由CMOS静态逻辑电路构成。非专利文献2的晶体管的数量是对应于行译码器122、写入电路124、读出电路125的CMOS静态逻辑电路的晶体管的大概的数量。
[表1]
Figure BDA0002483766810000251
如上所述，通过采用本实施方式，可以提供工作速度高、改写耐性高、数据保持特性高、功耗低并晶体管的数量得到减少的OS存储装置。在后面的实施例2中，说明本实施方式的OS存储装置的具体性能。
[实施方式2]
OS晶体管的制造工艺与CMOS制造工艺有互换性，使用OS晶体管的单导电型存储装置可以层叠在CMOS逻辑电路上。在本实施方式中，说明包括使用Si晶体管的CMOS电路以及使用OS晶体管的单导电型电路的半导体装置。
在只由OS晶体管构成时，实施方式1的存储装置适用于较小规模(例如，128位至1M位)的存储装置。
例如，将实施方式1的存储装置用于图11所示的应用处理器(AP)200的嵌入存储装置205。图11是AP200的芯片的示意图。AP200是系统芯片(system-on-chip)。构成AP200的芯片具有CMOS晶体管层221与OS晶体管层222的叠层结构。在CMOS晶体管层221中，设置有构成AP200的各种功能电路，例如，设置有CPU210、总线211、外围电路213、215、输入输出接口电路217。在外围电路213、215中，设置有电源电路、通信电路、图像处理电路、音响处理电路等。
在OS晶体管层222中设置有多个嵌入存储装置205。嵌入存储装置205的数量也可以为一个。嵌入存储装置205和CPU210等之间的数据通信通过总线211在CPU210中进行。例如，嵌入存储装置205储存AP200的组态数据。在上述用途中，可以使用外置型EEPROM芯片，但是为了实现AP200的低成本化、小型化、低功耗化等，使用嵌入存储装置205是有效的。
可以在CMOS晶体管层221上层叠多个OS晶体管层222。例如，在设置两层OS晶体管层222的情况下，在下层设置嵌入存储装置205的外围电路且在上层设置存储单元阵列。或者，在下层设置外围电路及存储单元阵列且在上层设置存储单元阵列。
当然，可以应用实施方式1的存储装置的半导体装置不局限于应用处理器。可以在微控制单元(MCU)、CPU、GPU、FPGA、摄像装置、显示装置等各种半导体装置中设置实施方式1的存储装置。
例如，图12A所示的运算处理装置230包括多个嵌入存储装置235。作为嵌入存储装置235可以使用实施方式1的存储装置。运算处理装置230还包括总线接口(I/F)231、多个处理引擎(PE，Processing Engine)233。通过总线I/F231进行运算处理装置230与外部存储装置239之间的数据传输。例如，作为外部存储装置239使用DRAM、快闪存储器、SRAM等。
运算处理装置230的芯片具有与AP200同样的叠层结构。嵌入存储装置235设置在OS晶体管层，总线I/F231、PE233设置在CMOS晶体管层。PE233由使用Si晶体管的CMOS逻辑电路构成，进行运算处理。如图12B所示，嵌入存储装置235层叠在PE233上。嵌入存储装置235包括存储单元阵列236、外围电路237。存储单元阵列236、外围电路237由OS晶体管构成。由于嵌入存储装置235中的晶体管的数量少，所以没有大幅度增加晶体管的占有面积而嵌入存储装置235层叠在PE233上。图12B所示的控制电路224由CMOS逻辑电路构成。控制电路224例如生成嵌入存储装置235的控制信号并控制PE233和总线I/F231之间的数据传送。
为了进行并行运算处理，多个PE233设置为阵列状。为了由运算处理装置有效地进行并行运算处理，需要功耗低、工作速度快且改写耐性高的嵌入存储装置。嵌入存储装置235可以满足这样要求。通过与PE233相邻地设置嵌入存储装置235，可以减少数据传输所需要的时间及功率，并以高效率使PE233工作。由于可以提供低功耗且性能高的运算处理装置230，所以运算处理装置230适合于科学计算(scientific computation)、机械学习(例如，深度学习)等，例如，可以用作机械学习用加速器。
如图13所示，安装有实施方式1的存储装置100的处理器芯片7010可以安装在各种电子设备。
机器人7100包括照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。处理器芯片7010控制上述外围装置。
麦克风具有检测使用者的声音及周围的声音等音频信号的功能。另外，扬声器具有发出声音及警告音等音频信号的功能。机器人7100可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。机器人7100可以通过使用麦克风及扬声器与使用者交流。
照相机具有拍摄机器人7100的周围的图像的功能。另外，机器人7100具有使用移动机构移动的功能。机器人7100可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。
飞行物7120包括螺旋桨、照相机及电池等，并具有自主飞行功能。处理器芯片7010控制上述外围设备。例如，处理器芯片7010可以通过分析照相机所拍摄的图像数据，判断移动时的障碍物的有无等。
扫地机器人7140包括配置在顶面的显示器、配置在侧面的多个照相机、刷子、操作按钮及各种传感器等。虽然未图示，但是扫地机器人7140安装有轮胎、吸入口等。扫地机器人7140可以自动行走，检测垃圾，可以从底面的吸入口吸引垃圾。例如，处理器芯片7010可以通过分析照相机所拍摄的图像，判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测出布线等可能会绕在刷子上的物体的情况下，可以停止刷子的旋转。
汽车7160包括引擎、轮胎、制动器、转向装置、照相机等。例如，处理器芯片7010根据导航信息、速度、引擎的状态、排档的选择状态、制动器的使用频度等数据，进行为了使汽车7160的行驶状态最优化的控制。
处理器芯片7010可以安装在电视接收(TV)装置7200、智能手机7210、PC(个人计算机)7220、7230、游戏机7240、7260等。例如，设置在TV装置7200内的处理器芯片7010可以被用作图像引擎。例如，处理器芯片7010进行噪声去除、分辨率的上变频(up-conversion)等图像处理。智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。这些外围设备被处理器芯片7010控制。
PC7220、7230分别是笔记本型PC、桌上型PC的例子。键盘7232及显示器装置7233可以以无线或有线连接到PC7230。游戏机7240是便携式游戏机的例子。游戏机7260是固定式游戏机的例子。游戏机7260以无线或有线与控制器7262连接。可以在控制器7262中安装有处理器芯片7010。
[实施方式3]
接着，参照图14A和图14B说明OS晶体管的结构例子。图14A和图14B的左侧示出OS晶体管的沟道长度方向上的截面，右侧示出OS晶体管的沟道宽度方向上的截面。
图14A所示的OS晶体管5001形成在绝缘表面上。在此，OS晶体管5001形成在绝缘层5021上。OS晶体管5001被绝缘层5028及5029覆盖。OS晶体管5001包括绝缘层5022至5031、金属氧化物层5011至5013以及导电层5050至5054。
附图中的绝缘层、金属氧化物层、导电层等可以为单层或叠层。在制造这些层时，可以使用溅射法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光烧蚀(PLA：Pulsed Laser ablation)法、化学气相沉积法(CVD法)、原子层沉积法(ALD法)等各种成膜方法。CVD法包括等离子体CVD法、热CVD法及有机金属CVD法等。
将金属氧化物层5011至5013总称为金属氧化物层5010。如图14A所示，金属氧化物层5010包括依次层叠有金属氧化物层5011、金属氧化物层5012及金属氧化物层5013的部分。在OS晶体管5001处于导通状态时，沟道主要形成在金属氧化物层5012中。
OS晶体管5001的栅电极由导电层5050构成，用作源电极或漏电极的一对电极由导电层5051、5052构成。金属氧化物层5010、导电层5050至5052被作为阻挡层的绝缘层5031覆盖。背栅电极由导电层5053和导电层5054的叠层构成。OS晶体管5001也可以不包括背栅电极。后述的OS晶体管5003也是同样的。栅极(前栅极)一侧的栅极绝缘层由绝缘层5027构成，背栅极一侧的栅极绝缘层由绝缘层5024至5026的叠层构成。
图14A示出金属氧化物层5010为三层结构的例子，但是不局限于此。金属氧化物层5010例如可以为没有金属氧化物层5011或金属氧化物层5013的两层结构，也可以由金属氧化物层5011至金属氧化物层5013中的任一个层构成。另外，金属氧化物层5010也可以由四层以上的金属氧化物层构成。
作为用于导电层5050至5054的导电材料，有如下材料：以掺杂有磷等杂质元素的多晶硅为代表的半导体；镍硅化物等硅化物；钼、钛、钽、钨、铝、铜、铬、钕、钪等金属或以上述金属为成分的金属氮化物(氮化钽、氮化钛、氮化钼、氮化钨)等。另外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
例如，优选的是，导电层5053为对氢具有阻挡性的导电层(例如，氮化钽层)，导电层5054为其导电率比导电层5053高的导电层(例如，钨层)。通过采用该结构，导电层5053和导电层5054的叠层具有布线的功能以及抑制氢扩散到金属氧化物层5010的功能。
作为用于绝缘层5021至5031的绝缘材料，有如下材料：氮化铝、氧化铝、氮氧化铝、氧氮化铝、氧化镁、氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、硅酸铝等。绝缘层5021至5031由包括这些绝缘材料的单层或叠层构成。构成绝缘层5021至5031的层可以包含多种绝缘材料。
在本说明书等中，氧氮化物是指氧含量大于氮含量的化合物，氮氧化物是指氮含量大于氧含量的化合物。
在OS晶体管5001中，金属氧化物层5010优选被对氧和氢具有阻挡性的绝缘层(以下称为阻挡层)包围。通过采用该结构，可以抑制氧从金属氧化物层5010释放出并可以抑制氢侵入到金属氧化物层5010，由此可以提高OS晶体管5001的可靠性及电特性。例如，绝缘层5031被用作阻挡层，绝缘层5021、5022、5024中的至少一个被用作阻挡层。阻挡层可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等材料形成。
图14B所示的OS晶体管5003是OS晶体管5001的变形例子。两者的主要不同之处是栅电极的结构。在形成于绝缘层5028、5031中的开口部中设置有金属氧化物层5013、绝缘层5027及导电层5050。也就是说，通过利用上述开口部以自对准的方式形成栅电极。另外，由于可以按上述开口部的尺寸控制栅电极的宽度，所以能够容易地制造沟道长度短的OS晶体管。并且，由于栅电极(5050)不包括隔着栅极绝缘层(5027)与源电极及漏电极(5051、5052)重叠的区域，所以可以降低栅极-源极间的寄生电容以及栅极-漏极间的寄生电容并提高频率特性。
[实施例1]
在本实施例中，说明OS动态逻辑电路。
通过60nm OS晶体管工序制造4级移位寄存器180。如图15A所示，4级移位寄存器180包括移位寄存器181_1至181_4，被输入时钟信号φ1至φ4、电压VDDD、VSSS。移位寄存器181_1是OS动态逻辑电路，包括晶体管M81至M86、节点IN、Y8、Y9。节点Y8、Y9是动态节点。晶体管M83的栅极是输入节点，节点Y9是输出节点。节点Y9与移位寄存器181_2的输入节点电连接。晶体管M81是OS晶体管，晶体管M81至M86的沟道形成区域由结晶性In-Ga-Zn氧化物层形成。移位寄存器181_2至181_4具有与移位寄存器181_1相同的电路结构。
图15B示出4级移位寄存器180的工作波形的测量结果。电压VSSS、VDDD分别是0V、3.3V。时钟信号φ1至φ4的“L”、“H”分别是0V、5.0V。在图15B中，信号IN是输入到节点IN的脉冲信号，信号OUT1至OUT4是移位寄存器181_1至181_4的输出信号。信号IN被移位寄存器181_1至181_3依次移位。在移位寄存器181_3所漂移的脉冲信号被输出而时钟信号φ4下降时，时钟信号φ1至φ4以及电压VDDD的输入停止。1秒后，再次输入时钟信号φ1至φ4以及电压VDDD，因此移位寄存器181_4输出被移位的脉冲。换言之，在进行电源门控之后，4级移位寄存器180正常地工作。这是因为：在电源门控中，保持移位寄存器181_1至181_4的节点Y8、Y9的电压。
由此，本实施例示出：使用OS晶体管的动态逻辑电路虽然不设置用来保持动态节点的电压的电路也可以进行电源门控。
[实施例2]
在本实施例中，说明实施方式1的存储装置100的设计、制造、性能等。
〈工作速度〉
在图16中，通过模拟，计算存储单元11、19的数据“1”的读出访问时间tRAC。图16示出其计算结果。晶体管M1至M3的W/L(沟道宽度/沟道长度)是60nm/60nm。电容器CS1的电容是1.2fF。晶体管M1至M3的背栅极电压(Vbg1至Vbg3)是-5V、8V、2V，电压VSSM、VDDM是0V、3.3V。制造工序的参数是典型(Typical)值，温度是室温(R.T.)。
存储单元19是比较例子，电容器CS1的第一端子、第二端子与节点SN、VSSM线电连接。除了这一点以外，存储单元19的结构与存储单元11相同。虽然读出字线RWL处于选择状态，也在存储单元19中没有发生自举效应。另一方面，在存储单元11中发生自举效应，所以存储单元11的读出访问时间tRAC缩短33％。如此，为了提高读出速度，通过自举效应使节点SN上升是有效的。
通过60nm OS晶体管工序制造存储装置100。OS晶体管的沟道形成区域由结晶性In-Ga-Zn氧化物层形成。图17A、图17B分别示出制造了的存储装置100的室温下的什穆图(VDDM/VH对tWPW)、(VDDM/VH对tRAC)。电压VH是控制信号(WE、RE、PREP等)的“H”的电压。存储单元11的晶体管M1至M3的背栅极电压是-7V、5V、0V。电路25的晶体管M51、M52的背栅极电压是5V。在电压VDDM/VH是3.3V/5.0V时，脉冲宽度tWPW、读出访问时间tRAC分别是20ns、45ns。换言之，写入/读出时间是20ns/45ns，并且写入/读出能量可以是97.9pJ/58.6pJ。
〈改写耐性1〉
使用2T1C增益单元的测试电路15进行环境温度为室温(27℃)时的写入/读出(改写)循环测试。如图18A所示，测试电路15包括晶体管M11、M12、电容器CS11、节点SN、写入字线WWL、读出字线RWL、写入位线WBL、读出位线RBL、布线PL。晶体管M11是写入晶体管，晶体管M12是读出晶体管。晶体管M11、M12都是包括背栅极的OS晶体管，沟道形成区域由结晶性In-Ga-Zn氧化物层形成。晶体管M11、M12的W/L是500nm/500nm、60nm/60nm。
在写入/读出循环测试中，晶体管M11的背栅极固定为-7V，晶体管M12的背栅极处于电浮动状态。对读出位线RBL输入1.8V的电压，对布线PL输入0V的电压。写入循环、读出循环中的脉冲宽度tWPW分别是10ns、100ns。写入字线WWL的“H”/“L”是3.3V/0V，写入位线WBL的“H”/“L”是1.8V/0V。
在写入循环中，将数据“1”和“0”交替地写入到节点SN。每次数据“1”(或“0”)的写入循环次数之累积到达10n(n是0至14的整数)执行读出循环。在读出循环中，首先将数据“1”或“0”写入到节点SN，接着反复进行数据读出工作，测量晶体管M12的IPL-VRWL特性。IPL是流过布线PL的电流，VRWL是读出字线RWL的电压。在数据“1”的读出循环中使电压VRWL从-3.0V每隔+0.05V变化到1.0V，在数据“0”的读出循环中从0V每隔+0.05V变化到4.0V。图18B示出数据“1”/“0”保持在节点SN时的IPL-VRWL特性曲线。利用平方根外推法从测量了的IPL-VRWL特性曲线算出晶体管M12的Vt。图18C示出计算结果。保持数据“1”时和保持数据“0”时的Vt之差在1014次写入循环之后是2.5V左右。由此，即使在1014次写入循环之后，也可以以充分的余地区别两个状态。
本写入/读出循环测试的结果示出使用测试电路15的存储装置100能够承受1014循环，这意味着使用测试电路15的存储装置100具有高改写耐性。
〈改写耐性2〉
使用图19A所示的测试电路16进行环境温度为85℃时的写入/读出(改写)循环测试。测试电路16是与测试电路15同样的2T1C增益单元。测试电路16与测试电路15的不同之处是：测试电路16使用p沟道型Si晶体管(块状晶体管)的晶体管M13代替晶体管M12。与晶体管M12同样，晶体管M13也被用作读出晶体管。
在使用测试电路16的写入/读出循环测试中，晶体管M11的背栅极固定为-3V。对读出位线RBL输入0V的电压，对布线PL输入1.2V的电压。写入字线WWL的“H”/“L”是2.5V/-0.8V，写入位线WBL的“H”/“L”是1.2V/0V。
与使用测试电路15的写入/读出循环测试同样，在写入循环中，将数据“1”和“0”交替地写入到节点SN。
另外，每次数据“1”(或“0”)的写入循环次数之累积到达10n(n是0至14的整数)，执行读出循环。在使用测试电路16的写入/读出循环测试中，执行读出循环时测量IPL，从IPL的值算出节点SN的电压VSN。
图19B示出VSN的计算结果。在1014写入循环之后，保持数据“1”时的VSN是0.63V，保持数据“0”时的VSN是0.01V。在保持数据“1”时的VSN与保持数据“0”时的VSN之差是0.62V左右。由此，即使在1014次写入循环之后也可以区别两个状态。
本写入/读出循环测试的结果示出使用测试电路16的存储装置100即使环境温度是85℃也能够承受1014循环，这意味着使用测试电路16的存储装置100具有高改写耐性。
〈规格〉
图20A示出使用测试电路15的存储装置100的显微镜照片。注意，输出电路126没有示出在图20A中。
图20B示出存储装置100的规格。在室温下，存储装置100的待机状态下的静态功率(待机功率)是9.9nW，在进行写入工作及读出工作时的活动功率是97.9μW/MHz及258.6μW/MHz。在设想电路25的负载电容是10fF时，活动功率计算为123.6W/MHz。根据上述待机功率以及计算了的活动功率，将存储单元阵列110的存储容量扩大为1Mbit时的活动功率估计为133.7μW/MHz。由此，存储装置100的功耗低。
〈结论〉
通过60nm OS晶体管工序制造1k位OS存储装置。写入时间是20ns，读出时间是45ns。并且，OS存储装置能够承受1014循环，这意味着具有高改写耐性。确认到：所制造的OS存储装置可以满足高工作速度、低功耗等嵌入存储装置被要求的性能。
符号说明
11，12，19：存储单元；15，16：测试电路；20，22，24，25，26：电路；26A：反相器电路；26B：输出缓冲电路；100：存储装置；110：存储单元阵列；120：外围电路；122：行译码器；124：写入电路；125：读出电路；126：输出电路；130：译码器；132：字线驱动器；180：4级移位寄存器；181_1，181_2，181_3，181_4：移位寄存器；200：应用处理器(AP)；205：嵌入存储装置；210：CPU；211：总线；213,215：外围电路；217：输入输出接口电路；221：CMOS晶体管层；222：OS晶体管层；224：控制电路；230：运算处理装置；233：处理引擎(PE)；235：嵌入存储装置；236：存储单元阵列；237：外围电路；239：外部存储装置；5001,5003：OS晶体管；5010，5011，5012，5013：金属氧化物层；5021，5022，5023，5024，5025，5026，5027，5028，5029，5030，5031：绝缘层；5050，5051，5052，5053，5054：导电层；7010：处理器芯片；7100：机器人；7120：飞行物；7140：扫地机器人；7160：汽车；7200：电视接收(TV)装置；7210：智能手机；7220：个人计算机(PC)；7230：个人计算机(PC)；7232：键盘；7233：显示器装置；7240：游戏机；7260：游戏机；7262：控制器；A0，A1，A3，A4，A5，A6，B5，B6，N6，SN，X0，X1，Y1，Y2，Y3，Y4，Y5：节点；CO1，CO2，CS1，CS5，CS11：电容器；M1，M2，M3，M5，M6，M7，M11，M12，M19，M20，M21，M23，M24，M25，M26，M27，M28，M41，M42，M43，M44，M51，M52，M53，M54，M60，M61，M62，M63，M64，M65，M66，M67，M81，M82，M83，M84，M85，M86：晶体管；BGL1，BGL2，BGL3，PL：布线；RBL：读出位线；RWL：读出字线；WBL：写入位线；WWL：写入字线。
本申请基于2017年11月24日提交到日本专利局的日本专利申请No.2017-225312以及基于2018年9月11日提交到日本专利局的日本专利申请No.2018-169677通过引用将其完整内容并入在此。

Claims (14)

1.一种半导体装置，包括：
写入字线；
读出字线；
写入位线；
读出位线；
第一布线；以及
包括保持节点、第一晶体管、第二晶体管、第三晶体管及电容器的存储单元，
其中，所述第一晶体管、所述第二晶体管及所述第三晶体管的每一个的沟道形成区域包括金属氧化物层，
所述第一晶体管的栅极、所述第二晶体管的栅极及所述第三晶体管的栅极分别与所述写入字线、所述保持节点及所述读出字线电连接，
所述第一晶体管的源极和漏极中的一个与所述写入位线电连接，
所述第一晶体管的所述源极和所述漏极中的另一个与所述保持节点及所述电容器的第一端子电连接，
所述第二晶体管与所述第三晶体管在所述读出位线和所述第一布线之间串联电连接，
并且，所述电容器的第二端子与所述读出位线电连接。
2.一种半导体装置，包括：
写入字线；
读出字线；
写入位线；
读出位线；
第一布线；以及
包括保持节点、第一晶体管、第二晶体管、第三晶体管及电容器的存储单元，
其中，所述第一晶体管、所述第二晶体管及所述第三晶体管的每一个沟道形成区域包括金属氧化物层，
所述第一晶体管的栅极、所述第二晶体管的栅极及所述第三晶体管的栅极分别与所述写入字线、所述保持节点及所述读出字线电连接，
所述第一晶体管的源极和漏极中的一个与所述写入字线电连接，
所述第一晶体管的所述源极和所述漏极中的另一个与所述保持节点及所述电容器的第一端子电连接，
所述第二晶体管与所述第三晶体管在所述读出位线和所述第一布线之间串联电连接，
并且，所述电容器的第二端子与所述第二晶体管和所述第三晶体管的连接节点电连接。
3.根据权利要求1或2所述的半导体装置，
其中所述第一晶体管、所述第二晶体管及所述第三晶体管都包括背栅极，
第一电压、第二电压及第三电压分别被输入到所述第一晶体管的所述背栅极、所述第二晶体管的所述背栅极及所述第三晶体管的所述背栅极，
并且所述第二电压高于所述第一电压及所述第三电压。
4.根据权利要求3所述的半导体装置，其中所述第一电压低于所述第二电压及所述第三电压。
5.根据权利要求1或2所述的半导体装置，还包括第一动态逻辑电路，
其中所述第一动态逻辑电路包括第一动态节点、第四晶体管、第五晶体管、第六晶体管及第七晶体管，
所述第四晶体管、所述第五晶体管、所述第六晶体管及所述第七晶体管的每一个的沟道形成区域包括金属氧化物层，
第一信号被输入到所述第四晶体管的栅极，
第四电压被输入到所述第四晶体管的源极和漏极中的一个，
所述第四晶体管的所述源极和所述漏极中的另一个与所述读出位线电连接，
所述第五晶体管、所述第六晶体管及所述第七晶体管串联电连接，
所述第六晶体管的栅极与所述读出位线电连接，
第二信号被输入到所述第五晶体管的栅极，
并且所述第二信号的反转信号被输入到所述第七晶体管的栅极。
6.根据权利要求5所述的半导体装置，
其中所述第四晶体管、所述第五晶体管、所述第六晶体管及所述第七晶体管都包括背栅极，
在所述第四晶体管和所述第七晶体管的每一个中，所述背栅极与所述栅极电连接，
并且所述第四电压及第五电压分别被输入到所述第五晶体管的所述背栅极及所述第六晶体管的所述背栅极。
7.根据权利要求1或2所述的半导体装置，还包括第二动态逻辑电路，
其中所述第二动态逻辑电路包括第一输入节点、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管及第十三晶体管，
所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管和所述第十三晶体管的每一个的沟道形成区域包括金属氧化物层，
第三信号被输入到所述第八晶体管和所述第十三晶体管的栅极，
所述第八晶体管的源极和漏极中的一个电连接到所述第一输入节点，
所述第十一晶体管的源极和漏极中的一个电连接到所述第一输入节点，
所述第八晶体管的所述源极和所述漏极中的另一个以及所述第九晶体管及所述第十晶体管的各漏极电连接到所述读出字线，
第四信号被输入到所述第十晶体管及第十一晶体管的各栅极，
所述第十一晶体管的所述源极和所述漏极中的另一个以及所述第十二晶体管及所述第十三晶体管的各漏极电连接到所述写入字线，
第六电压被输入到所述第九晶体管、所述第十晶体管、所述第十二晶体管及所述第十三晶体管，
并且第五信号被输入到所述第九晶体管和所述第十二晶体管的栅极。
8.根据权利要求7所述的半导体装置，
其中所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管和所述第十三晶体管都包括背栅极，
并且在所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管和所述第十三晶体管的每一个中，所述背栅极与所述栅极电连接。
9.根据权利要求1或2所述的半导体装置，还包括第三动态逻辑电路，
其中所述第三动态逻辑电路包括第二输入节点、第十四晶体管、第十五晶体管、第十六晶体管及第十七晶体管，
所述第十四晶体管、所述第十五晶体管、所述第十六晶体管和所述第十七晶体管串联电连接，
所述第十四晶体管、所述第十五晶体管、所述第十六晶体管和所述第十七晶体管的每一个的沟道形成区域包括金属氧化物层，
第五信号被输入到所述第十四晶体管的栅极，
所述第十五晶体管的栅极与所述第二输入节点电连接，
所述第十四晶体管与所述第十五晶体管的连接节点电连接到所述写入位线，
所述第五信号的反转信号被输入到所述第十六晶体管的栅极，
并且第三信号被输入到所述第十七晶体管的栅极。
10.根据权利要求9所述的半导体装置，
其中所述第十四晶体管、所述第十五晶体管、所述第十六晶体管和所述第十七晶体管都包括背栅极，
并且在所述第十四晶体管、所述第十五晶体管、所述第十六晶体管和所述第十七晶体管的每一个中，所述背栅极与所述栅极电连接。
11.一种动态逻辑电路，包括：
输入节点；
第一布线、第二布线、第三布线及第四布线；以及
单导电型的第一晶体管、第二晶体管、第三晶体管及第四晶体管，
其中，第一信号被输入到所述第一晶体管的栅极，
所述第一晶体管的源极及漏极分别与所述第一布线及所述输入节点电连接，
所述第二晶体管、所述第三晶体管和所述第四晶体管在所述第二布线和所述第三布线之间串联电连接，
第二信号被输入到所述第二晶体管的栅极，
所述第二信号的反转信号被输入到所述第四晶体管的栅极，
所述第三晶体管的栅极与所述输入节点电连接，
所述第三晶体管包括背栅极，
并且，所述背栅极与所述第四布线电连接。
12.根据权利要求11所述的动态逻辑电路，还包括第五布线，
其中所述第二晶体管包括背栅极，
并且所述背栅极与所述第五布线电连接。
13.一种动态逻辑电路，包括：
输入节点；
第一动态节点及第二动态节点；以及
单导电型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管，
其中，所述第一晶体管、所述第二晶体管和所述第三晶体管的各漏极与所述第一动态节点电连接，
所述第四晶体管、所述第五晶体管和所述第六晶体管的各漏极与所述第二动态节点电连接，
所述第一晶体管和所述第四晶体管的源极与所述输入节点电连接，
第一电压被输入到所述第二晶体管、所述第三晶体管、所述第五晶体管和所述第六晶体管的各源极，
第一信号被输入到所述第一晶体管和所述第六晶体管的栅极，
第二信号被输入到所述第四晶体管和所述第三晶体管的栅极，
并且，第三信号被输入到所述第二晶体管和所述第五晶体管的栅极。
14.根据权利要求13所述的动态逻辑电路，
其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管都包括背栅极，
并且在所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管的每一个中，所述背栅极与所述栅极电连接。
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