TW201935478A - 半導體裝置及動態邏輯電路 - Google Patents

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Abstract

提供一種工作速度得到提高的半導體裝置。半導體裝置包括寫入字線、讀出字線、寫入位元線、讀出位元線、第一佈線及記憶單元。記憶單元包括具有相同導電型的第一至第三電晶體及電容器。第一至第三電晶體的閘極分別與寫入字線、電容器的第一端子、讀出字線電連接。電容器的第二端子與讀出位元線電連接。第一電晶體的源極和汲極中的一個與寫入位元線電連接，另一個與第二電晶體的閘極電連接。第二電晶體與第三電晶體在讀出位元線和第一佈線間串聯電連接。第一至第三電晶體的通道形成區域例如包括金屬氧化物層。

Description

半導體裝置及動態邏輯電路
本申請的說明書所公開的發明的一個實施方式係關於一種半導體裝置、其工作方法、其使用方法及其製造方法等。本發明的一個實施方式不侷限於所例示的技術領域。
在本說明書中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(電晶體、二極體、光電二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而工作的所有裝置。例如，積體電路、具備積體電路的晶片或在其封裝中容納有晶片的電子構件是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等有時本身是半導體裝置，或者有時包括半導體裝置。
已知其通道形成區域包含金屬氧化物的電晶體(以下，有時稱為“金屬氧化物電晶體”、“氧化物半導體電晶體”或“OS電晶體”)。例如，在非專利文獻1所記載的嵌入式記憶體裝置中，將OS電晶體用作1T1C(1個電晶體和1個電容器)單元的寫入電晶體。在非專利文獻2所記載的記憶體裝置中，將OS電晶體用作2T1C型增益單元的寫入電晶體，並且將Si電晶體用作讀出電晶體。
在本說明書中，如非專利文獻1、2，有時將在記憶單元中設置有OS電晶體的記憶體裝置稱為OS記憶體裝置。
邏輯電路可以分類為靜態邏輯電路、動態邏輯電路及偽(pseudo)邏輯電路等。由於動態邏輯電路是藉由在動態節點中暫時保持資料而工作的電路，所以與靜態邏輯電路相比，電晶體的洩漏電流造成更嚴重的問題。例如，在專利文獻1中公開了藉由使用OS電晶體而抑制動態節點的電壓降低的技術。
[專利文獻1] 日本專利申請公開第2017-17693號公報
[非專利文獻1] T.Onuki et al.，“Embedded Memory and ARM Cortex-M0 Core Using 60-nm C-Axis Aligned Crystalline Indium-Gallium-Zinc Oxide FET Integrated With 65-nm Si CMOS，”IEEE J.Solid-State Circuits，Vol.52，No.4，pp.925-932，2017. 　　[非專利文獻2] T.Ishizu et al.，“A 140MHz 1Mbit 2T1C Gain-Cell Memory with 60-nm Indium-Gallium-Zinc Oxide Transistor Embedded into 65-nm CMOS Logic Process Technology，”Symp.VLSI Circuits Dig.Tech.Papers，pp.162-163，2017.
本發明的一個實施方式的目的是提供包括單導電型電晶體的新穎的半導體裝置及其工作方法、減少半導體裝置中的電晶體的數量、提高半導體裝置的工作速度、降低半導體裝置的功耗或者實現半導體裝置的高改寫耐性。
本發明的一個實施方式並不需要實現所有上述目的。多個目的的記載不妨礙彼此的目的的存在。上述列舉的目的以外的目的可從本說明書等的記載自然得知，而有可能成為本發明的一個實施方式的目的。
(1) 本發明的一個實施方式是包括寫入字線、讀出字線、寫入位元線、讀出位元線、第一佈線及記憶單元的半導體裝置，其中記憶單元包括單導電型的第一至第三電晶體及電容器。第一至第三電晶體的閘極分別與寫入字線、電容器的第一端子、讀出字線電連接，電容器的第二端子與讀出位元線電連接，第一電晶體的源極和汲極中的一個與寫入位元線電連接，另一個與第二電晶體的閘極電連接，第二電晶體與第三電晶體在讀出位元線和第一佈線之間串聯電連接。
(2) 在上述方式(1)中，第一至第三電晶體各自設置有背閘極，對各背閘極分別輸入第一至第三電壓。
(3) 本發明的一個實施方式是包括輸入節點、第一至第四佈線以及單導電型的第一至第四電晶體的動態邏輯電路，其中對第一電晶體的閘極輸入第一信號，第一電晶體的源極及汲極分別與第一佈線及輸入節點電連接，第二電晶體至第四電晶體在第二佈線和第三佈線之間串聯電連接，對第二電晶體的閘極輸入第二信號，對第四電晶體的閘極輸入第二信號的反轉信號，第三電晶體的閘極與輸入節點電連接，第三電晶體包括背閘極，並且該背閘極與第四佈線電連接。
(4) 本發明的一個實施方式是包括輸入節點、第一動態節點、第二動態節點以及單導電型的第一至第六電晶體的動態邏輯電路，其中第一動態節點與第一電晶體至第三電晶體的汲極電連接，第二動態節點與第四電晶體至第六電晶體的汲極電連接，輸入節點與第一電晶體及第四電晶體的源極電連接，對第二、第三、第五及第六電晶體的源極輸入第一電壓，對第一電晶體及第六電晶體的閘極輸入第一信號，對第四電晶體及第三電晶體的閘極輸入第二信號，對第二電晶體及第五電晶體的閘極輸入第三信號。
(5) 本發明的一個實施方式是包括第一輸入節點、第二輸入節點、輸出節點、第一電容器、第二電容器及單導電型的第一至第六電晶體的緩衝電路，其中第一電容器的第一端子與第一輸入節點電連接，第二電容器的第一端子與第二輸入節點電連接，第一電容器的第二端子與第一電晶體的源極、第二電晶體的汲極及第三電晶體的閘極電連接，第二電容器的第二端子與第四電晶體的源極、第五電晶體的汲極及第六電晶體的閘極電連接，輸出節點與第三電晶體的源極及第六電晶體的汲極電連接。
在本說明書中，有時為了表示順序而附記“第一”、“第二”、“第三”等序數詞。或者，有時為了避免組件的混淆而附記序數詞。在此情況下，序數詞不限定組件的個數。例如，可以將“第一”調換為“第二”或“第三”來說明本發明的一個實施方式。
在本說明書中，當記載為“X與Y連接”時，如下情況也包括在本說明書的公開範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也在圖式或文中公開了。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
電晶體至少包括閘極、源極以及汲極這三個端子。電晶體有時還包括背閘極。閘極被用作控制電晶體的導通狀態的控制端子。被用作源極或汲極的兩個端子是電晶體的輸入輸出端子。根據電晶體的導電型(n通道型、p通道型)及對電晶體的三個端子施加的電位的高低，兩個輸入輸出端子中的一方被用作源極而另一方被用作汲極。由此，在本說明書中，“源極”和“汲極”可以相互調換。另外，在本說明書中，有時將閘極以外的兩個端子稱為第一端子、第二端子等。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多是指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。注意，電位是相對性的。因此，即使記載為“GND”，也並不一定是指0V的。
在本說明書中，為了方便起見，有時使用“上”“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，可以根據情況適當地更換。
另外，在本說明書中，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時將“導電層”可以調換為“導電膜”。例如，有時將“絕緣膜”可以調換為“絕緣層”。
根據本發明的一個實施方式，可以提供包括單導電型電晶體的新穎的半導體裝置及其工作方法、減少半導體裝置中的電晶體的數量、提高半導體裝置的工作速度、降低半導體裝置的功耗或者實現半導體裝置的高改寫耐性。
多個效果的記載不妨礙彼此的效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，根據本說明書中的描述及圖式，除上述之外的目的、效果及新穎的特徵將會顯而易見。
以下說明本發明的實施方式。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式及實施例所記載的內容中。
以下示出的多個實施方式及實施例可以適當地組合。另外，當在一個實施方式中示出多個結構例子(也包括製造方法的例子、工作方法的例子、使用方法的例子等)時，既可以適當地組合彼此的結構例子，又可以適當地組合其他實施方式中所記載的一個或多個結構例子。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
實施方式1 　　作為半導體裝置的一個例子，說明由OS電晶體構成的記憶體裝置。圖1A所示的記憶體裝置100包括記憶單元陣列110及週邊電路120。對記憶體裝置100輸入VDDM、VSSM、Vbg1至Vbg3等電壓。電壓VDDM、VSSM分別是高電源電壓、低電源電壓。例如，電壓VSSM是接地電位(GND)。
記憶單元陣列110及週邊電路120由OS電晶體構成。記憶單元陣列110包括多個記憶單元11。例如，記憶單元11排列為32行32列。週邊電路120包括行解碼器122、寫入電路124、讀出電路125及輸出電路126。對週邊電路120輸入資料DIN[31:0]、位址信號RA[4:0]、RAB[4:0]及各種控制信號。例如，記憶體裝置100的存儲寬度是32位元，資料DIN[31:0]、DOUT[31:0]分別是寫入資料、讀出資料。
作為應用於OS電晶體的金屬氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M是Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。此外，包含銦和鋅的氧化物也可以還包含選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。另外，在本說明書中，In-M-Zn氧氮化物等金屬氧氮化物包括在金屬氧化物的範疇內。
為了提高OS電晶體的可靠性及電特性，較佳為使用包括CAAC-OS、nc-OS等結晶部的金屬氧化物。CAAC-OS是c-axis-aligned crystalline oxide semiconductor的簡稱。CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。nc-OS是nanocrystalline oxide semiconductor的簡稱。
由於金屬氧化物的能帶間隙大(例如，2.5eV以上)，所以OS電晶體的關態電流極低。例如，可以將源極與汲極間的電壓為3.5V且室溫(25℃)下的每通道寬度為1mm的關態電流設定為低於1´10-20 A、低於1´10-22 A或低於1´10-24 A。極小的關態電流極可以實現20位數以上且150位數以下的汲極電流的開啟/關閉之比。由此，使用OS電晶體的記憶元件的藉由OS電晶體從保持節點洩漏的電荷量極小，所以可以被用作非揮發性記憶元件。
因為金屬氧化物的能帶間隙大，電子不容易被激發，電洞的有效質量大，所以OS電晶體與一般的Si電晶體相比有時不容易發生突崩潰(avalanche breakdown)等。因此，例如有時可以抑制起因於突崩潰的熱載子劣化等。藉由能夠抑制熱載子劣化，可以以高汲極電壓驅動OS電晶體。
OS電晶體是以電子為多數載子的積累型電晶體。由此，該OS電晶體與具有pn接面的反轉型電晶體(典型的是，Si電晶體)相比作為短通道效果之一的DIBL (Drain-Induced Barrier Lowering，汲極導致的能障下降)的影響小。換言之，與Si電晶體相比，OS電晶體對短通道效果具有高耐性。
由於對短通道效果具有高耐性，可以縮小OS電晶體的通道長度而不降低OS電晶體的可靠性。由此，可以藉由使用OS電晶體可以提高電路的積體度。隨著通道長度的微型化汲極電場變強，但如上所述，OS電晶體與Si電晶體相比不容易發生突崩潰。
由於OS電晶體對短通道效果具有高耐性，所以可以使閘極絕緣層厚於Si電晶體的閘極絕緣層。例如，即使是通道長度及通道寬度為50nm以下的微型OS電晶體，有時也可以設置有10nm左右的較厚的閘極絕緣層。因為由厚度大的閘極絕緣層降低閘極寄生電容，所以可以提高電路的工作速度。閘極漏電流得到降低，所以可以減少靜態功耗。
〈〈記憶單元〉〉 　　如圖1B所示，記憶單元11與寫入字線WWL、讀出字線RWL、寫入位元線WBL、讀出位元線RBL、佈線PL以及BGC1至BGC3電連接。例如，對佈線PL、BGC1至BGC3分別輸入電壓VDDM、Vbg1、Vbg2、Vbg3。
記憶單元11是3T1C型增益單元，並包括電晶體M1至M3、電容器CS1及節點SN。電晶體M1至M3分別是寫入電晶體、讀出電晶體、選擇電晶體。節點SN是保持節點。
電晶體M1的閘極、源極、汲極及背閘極分別與寫入字線WWL、節點SN、寫入位元線WBL及佈線BGC1電連接。電晶體M2的閘極、源極、汲極及背閘極分別與節點SN、讀出位元線RBL、電晶體M3的源極及佈線BGC2電連接。電晶體M3的閘極、汲極及背閘極分別與讀出字線RWL、佈線PL、BGC3電連接。電容器CS1的第一端子、第二端子分別與節點SN、讀出位元線RBL電連接。
藉由對節點SN進行充放電而寫入資料，並藉由使電晶體M3開啟而讀出資料。由此，記憶單元11在原理上沒有改寫次數的限制，以低能量進行資料的寫入及讀出，並且不消耗功率而保持資料。由於電晶體M1是關態電流極低的OS電晶體，所以記憶單元11的資料保持特性高。
藉由對電晶體M1至M3的背閘極分別輸入電壓Vbg1至Vbg3，可以設定電晶體M1至M3的各臨界電壓(以下，有時稱為Vt)。較佳為至少在電晶體M2中設置背閘極。如後面所述，藉由由電壓Vbg2將電晶體M2的Vt漂移到負電壓一側，可以得到高資料保持特性並實現讀出速度的高速化。
〈〈記憶單元陣列〉〉 　　圖2示出記憶單元陣列110的電路結構例子。相鄰的兩行共用佈線PL。在記憶單元陣列110中，例如，相鄰的兩列可以共用佈線PL。另外，相鄰的兩行也可以共用佈線BGC1至BGC3的一部分或全部。
在本說明書中，在需要指定多個讀出位元線RBL中的一個時，記載為讀出位元線RBL〈0〉等。此外，當記載為讀出位元線RBL時，表示任意的讀出位元線RBL。其他組件也同樣。例如，讀出位元線RBL〈0〉表示第0行的讀出位元線，記憶單元11〈31，0〉表示第31行第0列的記憶單元11。為了區別指定的記憶單元11的要素和其他記憶單元11的要素，有時使用附有行號及列號的符號。例如，電晶體M1〈0，0〉表示記憶單元11〈0，0〉的電晶體M1。
〈〈週邊電路〉〉 　　週邊電路120由單導電型(在此，n通道型)的電晶體構成。藉由雜質引入技術控制矽的導電型較容易。相對於此，控制金屬氧化物半導體的導電型非常難。例如，關於包含銦的金屬氧化物(例如，In氧化物)中或在包含鋅的金屬氧化物(例如，Zn氧化物)，可以製造n型半導體，但還沒製造p型半導體。還沒製造只由OS電晶體構成的實用化水準的互補型邏輯電路(也成為CMOS邏輯電路)。由此，作為週邊電路120，不是使用互補型邏輯電路而是使用由單導電型(在此，n通道型)電晶體構成的邏輯電路。在本說明書中，有時將由單導電型電晶體構成的電路稱為“單導電型電路”。
作為週邊電路120使用動態邏輯電路。動態邏輯電路需要在評價期間保持動態節點的電壓。Si電晶體不具有充分的關閉特性，所以由Si電晶體構成的動態邏輯電路在工作頻率過低時或者在時脈信號停止時不維持動態節點的電壓。相對於此，由OS電晶體構成的動態邏輯電路(以下，有時稱為“OS動態邏輯電路”)中的OS電晶體的關態電流極低，所以可以抑制從動態節點的電荷的洩漏。換言之，由於不需要將時脈信號的頻率設定為高於需要頻率，所以可以抑制動態功耗。再者，可以進行時脈閘控及電源閘控。在實施例1中明確地說明這樣OS動態邏輯電路的特徵。
一般來說，動態邏輯電路與靜態邏輯電路相比可以進一步減少電晶體的數量。在OS動態邏輯電路中不需要設置用來保持動態節點的電壓的電路(例如，維持電路)。由此，藉由將OS動態邏輯電路用於週邊電路120，可以縮小記憶體裝置100的面積。
以下，參照圖3至圖5、圖6A、圖6B、圖7至圖9說明週邊電路120的具體結構。
〈行解碼器122〉 　　如圖3所示，對行解碼器122輸入電壓VDDM、VSSM、位址信號RA[4:0]、RAB[4:0]、信號WE、RE、PREN、PREP。
信號WE及信號RE分別是寫入賦能信號、讀出賦能信號。信號WE、RE設定記憶體裝置100的狀態。在信號WE、RE都是“L”(低位準)時，記憶體裝置100處於待機狀態。記憶體裝置100在信號WE是“H”(高位準)時進行資料的寫入，而在信號RE是“H”時進行資料的讀出。
信號PREP和信號PREN是反轉關係。在OS動態邏輯電路中，信號PREN、PREP被用作時脈信號，控制動態節點的預充電或預放電。
行解碼器122包括解碼器130、字線驅動器132。解碼器130具有對位址信號RA[4:0]、RAB[4:0]進行解碼而指定成為訪問對象的行的功能。字線驅動器132具有選擇解碼器130所指定的行的寫入字線WWL或讀出字線RWL(也稱為斷言(asserting))的功能。
(解碼器130) 　　解碼器130由預充電型傳輸電晶體邏輯電路構成，包括電晶體M19及多個電路20。多個電路20以構成高度4的完全二元樹結構的方式配置，電路20的數量為31(=25 -1)。在二元樹結構的根設置的電路20的輸入節點與電壓VDDM用電源線之間設置有電晶體M19。對電晶體M19的閘極輸入信號PREN。電晶體M19被用作上拉電路。信號PREN被用作解碼器130的賦能信號。
注意，在本說明書中，有時將電壓VDDM用電源線記載為“VDDM線”。其他電源線有時也記載為同樣。
字線驅動器132包括32個電路22。電路22與設置在二元樹結構的葉子的電路20電連接。電路22〈j〉(j是0至31的整數)的兩個輸出節點分別與寫入字線WWL〈j〉、讀出字線RWL〈j〉電連接。
圖4示出配置在深度p(p是0至4的整數)的電路20的結構例子。電路20是由電晶體M20、M21構成的傳輸電晶體邏輯電路。在電路20中，節點A0是輸入節點，節點X1、X0是輸出節點。對電晶體M20、M21的閘極分別輸入位址信號RA[4-p]、RAB[4-p]。
電路20被用作1輸入-2輸出解多工器。在位址信號RA[4-p]是“H”(=“1”)時，節點A0與節點X1導通，在位址信號RA[4-p]是“L”(=“0”)時，節點A0與節點X0導通。
在電晶體M19中，背閘極與閘極連接。由此，電晶體M19的Vt動態變化。在電晶體M19開啟時，對背閘極輸入與閘極相等的正電壓而電晶體M19的Vt向負電壓一側漂移，所以電晶體M19的電流驅動能力得到提高。由此，可以抑制起因於Vt的輸出電壓的下降(以下，有時稱為“Vt下降”)。同樣地，電晶體M20、M21的Vt也動態變化。
最後一級的電路20的節點A0與六個OS電晶體串聯電連接。藉由將各OS電晶體的背閘極與閘極電連接，可以提高解碼器130的工作速度並抑制輸出節點的電壓下降。
(字線驅動器132) 　　如圖5所示，電路22是放電型動態邏輯電路，包括電晶體M23至M28、節點A1、Y1、Y2。節點A1是輸入節點、電連接到最後一級的電路20的節點X0或X1。節點Y1、Y2是動態節點，分別與寫入字線WWL、讀出字線RWL電連接。
電晶體M23、M24的閘極被輸入信號PREP，電晶體M25、M28的閘極被輸入信號RE，電晶體M26、M27的閘極被輸入信號WE。電晶體M23至M28的背閘極分別電連接到閘極。藉由由背閘極與閘極電連接的OS電晶體構成電路22，可以不需要從外部輸入Vt控制用電壓而提高工作速度。
電晶體M23和M25在節點Y1與電壓VSSM用電源線(以下稱為“VSSM線”)之間並聯電連接。電晶體M24和M26在節點Y2與VSSM線之間並聯電連接。電晶體M27控制節點A1與節點Y1之間的導通，電晶體M28控制節點A1與節點Y2之間的導通。
信號PREP為“H”的期間是放電期間，信號PREP為“L”的期間是評價期間。在放電期間中，節點Y1、Y2的電壓被初始化為“L”。明確而言，由於電晶體M23、M24開啟，所以對節點Y1、Y2分別輸入電壓VSSM。由此，在放電期間中，寫入字線WWL、讀出字線RWL處於非選擇狀態。
信號WE、RE被用作電路22的賦能信號。在評價期間中，在信號WE或RE成為“H”時電路22成為活動狀態，節點Y1或節點Y2的邏輯根據節點A1的邏輯而決定。明確而言，在信號WE為“H”的情況下，決定寫入字線WWL處於選擇狀態還是非選擇狀態。另一方面，在信號RE成為“H”的情況下，決定讀出字線RWL處於選擇狀態還是非選擇狀態。
在信號WE為“H”的情況下，對讀出字線RWL輸入電壓VSSM，所以讀出字線RWL維持非選擇狀態。寫入字線WWL電連接到節點A1，所以在節點A1的電壓為“H”時成為選擇狀態，而在節點A1的電壓為“L”時維持非選擇狀態。在信號RE為“H”的情況下，對寫入字線WWL輸入電壓VSSM，所以寫入字線WWL維持非選擇狀態。讀出字線RWL電連接到節點A1，所以在節點A1的電壓為“H”時處於選擇狀態，而在節點A1的電壓為“L”時維持非選擇狀態。
〈寫入電路124〉 　　在寫入電路124中，每個寫入位元線WBL設置有圖5所示的電路24。電路24包括節點A3、Y3、電晶體M41至M44。
節點A3及Y3分別是輸入節點、輸出節點。在電路24〈i〉(i是0至31的整數)中，對節點A3輸入資料DIN[i]，節點Y3電連接到寫入位元線WBL〈i〉。
電晶體M41至M44在VSSM線與VDDM線間串聯電連接。電晶體M42的閘極是節點A3，電晶體M41的汲極與電晶體M42的源極的連接節點是節點Y3。對電晶體M41、M43、M44的閘極分別輸入信號PREP、PREN、WE。在電晶體M41至M44中，背閘極與閘極電連接。藉由由背閘極與閘極電連接的OS電晶體構成電路24，可以不需要從外部輸入Vt控制用電壓而提高電路24的工作速度。
電路24是放電型動態邏輯電路，節點Y3是動態節點。信號PREP、PREN被用作電路24的時脈信號。信號PREP為“H”的期間是放電期間，信號PREP為“L”的期間是評價期間。在放電期間中，對節點Y3輸入電壓VSSM而使節點Y3放電。在評價期間中，在信號WE為“H”時，節點Y3的邏輯成為與節點A3相同的邏輯。換言之，在“H”的信號WE被輸入時，電路24對寫入位元線WBL輸入資料DIN。
〈讀出電路125〉 　　在讀出電路125中，每個讀出位元線RBL設置有電路25(參照圖5)。電路25包括電晶體M51至M54、節點A4、Y4。節點A4是輸入節點，並電連接到讀出位元線RBL。節點Y4是輸出節點，並輸出從讀出位元線RBL讀出的資料RO。節點Y4與設置在輸出電路126中的電路26電連接。如後面所述，電路26被用作輸出緩衝電路。
電晶體M52、M51、M53在VSSM線與VDDM線間串聯電連接。電晶體M51的汲極與電晶體M53的源極的連接節點是節點Y4。電晶體M51的閘極與節點A4電連接，對電晶體M52、M53的閘極分別輸入信號CRE、CREB。信號CRE與信號CREB是反轉關係。電晶體M51、M52的背閘極與電壓BGR1、BGR2用電源線電連接。在電晶體M53中，背閘極與閘極電連接。
在電晶體M54中，閘極與背閘極電連接，對閘極輸入信號RST。電晶體M54控制節點A4與電壓VCH用電源線之間的導通。電晶體M54被用作使節點A4的電壓初始化的重設電路。信號RST控制節點A4的初始化。在電晶體M54開啟時，節點A4被固定為電壓VCH。節點A4的初始化工作是為了進行讀出位元線RBL的放電而將讀出位元線RBL的電壓成為“L”進行的工作。由此，電壓VCH低於電壓VDDM且為低電壓(例如，與電壓VSSM相等的電壓)。
電路25是充電型動態邏輯電路。節點Y4是動態節點。信號CRE、CREB被用作電路25的時脈信號。信號CREB為“H”的期間是充電期間，信號CREB為“L”的期間是評價期間。在充電期間中，對節點Y4輸入電壓VDDM。在評價期間中，電晶體M53關閉且電晶體M52開啟，所以節點Y4的電壓根據節點A4的電壓變化。明確而言，在節點A4的電壓是“H”/“L”時，節點Y4的電壓是“L”/“H”。
電晶體M51、M52的背閘極電壓是可調整的，因此可以提高讀出速度。較佳的是，至少可以調整電晶體M51的背閘極電壓。例如，為了提高電晶體M51的通態電流特性，電壓BGR1較佳為電壓VSSM以上。藉由將電晶體M51的Vt向負電壓一側漂移，可以縮短在評價期間中到節點Y4的電壓成為可以進行資料判定的電壓所需要的時間。例如，藉由將與作為信號CRE供應的“H”相等的電壓或與電壓VDDM相等的電壓用作電壓BGR1，沒有增大電路25所使用的電壓數。
例如，電壓BGR2可以使用與電壓BGR1相等的電壓。藉由提高電晶體M51、M52兩者的通態電流特性，進一步可以縮短到節點Y4的電壓成為可以進行資料判定的電壓所需要的時間。
〈輸出電路126〉 　　輸出電路126包括32個電路26。電路26從資料RO生成資料DO並暫時保持資料DO。如圖6A所示，電路26包括節點A5、A6、B5、B6、Y5、電晶體M60至M67以及電容器CO1、CO2。對電路26輸入電壓VDDM、VDDM1至VDDM3、VSSM、VSSM1至VSSM3、VBGINV、VBGO、VBGDD、VBGSS以及信號SGD1、SGD2。節點A5與電路25的節點Y4電連接。例如，電壓VDDM3是高電源電壓，電壓VDDM1是高於電壓VDDM2的電壓。電壓VSSM1、VSSM2以及VSSM3是低電源電壓。在本實施方式中，將電壓VDDM設定為3.3V，將電壓VDDM1設定為4.0V，將電壓VDDM3設定為5.0V。另外，將電壓VSSM、電壓VSSM1、電壓VSSM2及電壓VSSM3設定為0V。
電晶體M60、M61構成反相器電路26A。反相器電路26A使資料RO反轉而生成資料ROB。電晶體M61具有二極體連接的結構，並且對背閘極輸入電壓VBGINV。在電晶體M60中，閘極與背閘極電連接。電晶體M60的閘極與節點A5電連接，並被輸入資料RO。節點B5是反相器電路26A的輸出節點。
例如，藉由由電壓VBGINV將電晶體M61的Vt向負電壓一側漂移，可以提高反相器電路26A的工作速度。也可以使電晶體M61的背閘極與閘極電連接而使Vt動態變化。
電容器CO1、CO2、電晶體M62至M67構成輸出緩衝電路26B。輸出緩衝電路26B是差分輸入、電容耦合型緩衝電路。電容器CO1的兩個端子分別與節點A5、A6電連接，電容器CO2的兩個端子分別與節點B5、B6電連接。節點A6、B6分別與電晶體M66、M67的閘極電連接。電晶體M66的源極與電晶體M67的汲極的連接節點是節點Y5。
對電晶體M62、M64的閘極分別輸入電壓VGS1、VGS2，對電晶體M63、M65的閘極輸入信號SGD1、SGD2。對電晶體M62至M65的背閘極輸入電壓VBGO，對電晶體M66、M67的背閘極分別輸入電壓VBGDD、VBGSS。
電晶體M62、M64被用作用來對節點A6、B6輸入偏置電流的電流源。電晶體M63、M65分別被用作使節點A6、B6初始化的重設電路。由電晶體M66、M67構成將對應於節點A6、B6的電壓的信號從節點Y5輸出的緩衝電路。
由於可以調整電晶體M62至M67的背閘極電壓，所以可以實現輸出緩衝電路26B的驅動能力的提高且穩定的工作。雖然在圖6A所示的例子中對電晶體M62至M65的背閘極都輸入電壓VBGO，但是也可以對一部分背閘極輸入不同電壓。或者，在電晶體M62至M67的一部分中，使閘極與背閘極電連接。
參照圖6B說明電路26的工作例子。首先，進行電路26的初始化工作。明確而言，對節點A6、B6輸入初始電壓。將信號SGD1、SGD2成為“H”，使電晶體M63、M65開啟。例如，將信號SGD1設定為7.0V，將信號SGD2設定為3.3V。其結果，對節點A6供應電壓VDDM1(4.0V)，並對節點B6輸入電壓VDDM2(1.0V)。電壓VDDM1、VDDM2、VBGDD、VBGSS等被設定為藉由初始化工作使電晶體M66開啟而使電晶體M67關閉的電壓。
在圖6B的例子中，在初始化工作期間中“H”的信號RST、CREB以及“L”的信號CRE被輸入到電路25，對節點A5輸入“H”的資料RO。由此，對節點B5輸入電壓VSSM3。
在將信號SGD1、SGD2成為“L”(電壓VSSM)時，電晶體M63、M65關閉，節點A6、B6的初始化工作結束。在初始化工作之後，在節點A5與節點A6電容耦合且節點B5與節點B6電容耦合，因此節點A6、B6的電壓分別根據節點A5、B5的電壓變化。在對節點A5輸入的資料RO從“H”變化為“L”時，節點A6的電壓降低而電晶體M66關閉。另外，電晶體M60關閉而節點B5的電壓上升。其結果，節點B6的電壓也上升而電晶體M67開啟，節點Y5作為資料DO輸出“L”(電壓VSSM)。相對於此，在對節點A5作為資料RO輸入“H”時，節點Y5作為資料DO輸出“H”。
在電壓VDDM1與電壓VDDM相等時，在對節點A5輸入“H”時，作為資料DO被輸出比電壓VDDM小電晶體M66的Vt的電壓。藉由將電壓VDDM1大於電壓VDDM，可以抑制對節點A5輸入“H”時的資料DO的電壓的下降。另外，藉由將節點A5和節點A6由電容器CO1分離並進行上述初始化工作，可以在實際上工作時由節點A5的充放電切換資料DO的輸出。同樣地，藉由將節點B5和節點B6之間由電容器CO2分離並進行上述初始化工作，可以在實際上工作時由節點B5的充放電切換資料DO的輸出。也就是說，不需要節點A6及節點B6的充放電，由此可以提高電路26的工作速度。
〈〈工作例子〉〉 　　圖7、圖8是說明記憶體裝置100的工作例子的時序圖。在圖8中，tWCY是寫入循環時間，tWPW是寫入脈衝寬度，tRCY是讀出循環時間，tRAC是讀出存取時間。(a1)、(a2)、(a3)是位址，(/a1)、(/a2)、(/a3)是(a1)、(a2)、(a3)的反轉位址。資料RO[31:0]是讀出電路125從記憶單元陣列110讀出的資料。資料(a1)是寫入到位址(a1)的記憶單元11的資料，資料(a2)是從位址(a2)的記憶單元11讀出的資料。
〈初始化工作、待機狀態〉 　　初始化工作是將記憶體裝置100的工作設定為可以進行寫入工作及讀出工作的狀態的工作，例如，在電源接通後進行。明確而言，對讀出位元線RBL以及電路26的節點A6、B6分別輸入初始電壓。
如圖7所示，信號PREP、CREB、SGD1、SGD2成為“H”。信號WE、RE是“L”。在電路25中，對讀出位元線RBL輸入電壓VCH。在電路25中，電晶體M53開啟，節點Y4固定為電壓VDDM。因此，讀出電路125作為資料RO[31:0]輸出ffffffff(16進制)。對電路26的節點A6、B6輸入電壓VDDM1、VDDM2。在信號SGD1、SGD2成為“L”時，記憶體裝置100成為待機狀態。
〈寫入工作〉 　　參照圖8說明寫入工作的一個例子。在信號WE、RE分別為“H”(“1”)、“L”(“0”)的情況下，記憶體裝置100進行寫入工作。
在期間T1，進行寫入字線WWL、寫入位元線WBL的放電。信號PREP是“H”。對寫入字線WWL〈0〉至WWL〈31〉由行解碼器122輸入電壓VSSM，對寫入位元線WBL〈0〉至WBL〈31〉由寫入電路124輸入電壓VSSM。在寫入工作中，行解碼器122將讀出字線RWL〈0〉至RWL〈31〉固定為電壓VSS。
在期間T2，對位址信號RA[4:0]所指定的記憶單元11寫入資料。信號PREP、PREN是“L”、“H”。由寫入電路124對寫入位元線WBL〈0〉至WBL〈31〉分別寫入資料DIN[0]至DIN[31]。行解碼器122成為活動狀態而對位址信號RA[4:0]、RAB[4:0]進行解碼。例如，在位址(a1) “00001”的情況下，行解碼器122對寫入字線WWL〈1〉輸出“H”的選擇信號。由此，記憶單元11〈1，0〉至11〈1，31〉成為選擇狀態。電晶體M1〈1，0〉至M1〈1，31〉開啟，資料DIN[0]至DIN[31]分別被寫入到節點SN〈1，0〉至SN〈1，31〉。在信號PREP、PREN成為“H”、“L”時，一個循環的寫入工作結束，所有記憶單元11成為非選擇狀態。
〈讀出工作〉 　　參照圖8說明讀出工作的一個例子。在信號WE、RE是”L”、“H”的情況下，記憶體裝置100進行讀出工作。
在期間T3，進行讀出位元線RBL的重設及讀出字線RWL的放電。信號PREP、RST、CRE、CREB分別是“H”、“H”、“L”、“H”。讀出字線RWL〈0〉至RWL〈31〉由行解碼器122固定為電壓VSSM。讀出位元線RBL〈0〉至RBL〈31〉由讀出電路125固定為電壓VCH，電路25的輸出節點(節點Y4)固定為電壓VDDM。寫入字線WWL〈0〉至WWL〈31〉在進行讀出工作時由行解碼器122固定為電壓VSS。
在期間T4，資料(a2)從記憶單元陣列110被讀出。信號PREP、PREN是“L”、“H”。行解碼器122成為活動狀態而對位址信號RA[4:0]、RAB[4:0]進行解碼。例如，在位址(a2)是“00010”的情況下，行解碼器122對讀出字線RWL〈2〉輸出“H”的選擇信號，使記憶單元11〈2，0〉至11〈2，31〉成為選擇狀態。電晶體M3〈2，0〉至M3〈2，31〉分別開啟，記憶單元11〈2，0〉至11〈2，31〉的保持資料分別寫入到讀出位元線RBL〈0〉至RBL〈31〉。讀出電路125將讀出位元線RBL〈0〉至RBL〈31〉的資料讀出並作為資料RO[31:0]輸出到輸出電路126。更明確而言，根據讀出位元線RBL的電壓決定電路25的節點Y4的電壓。根據節點Y4的電壓，電路26作為資料DO輸出“0”(“L”)或“1”(“H”)。讀出存取時間tRAC信號CRE和PREN從“L”轉換為“H”至確定節點Y4的電壓為0”或“1”的時間。
參照圖5、圖8、圖9說明記憶單元11、電路25的工作例子。圖9示意性地示出進行讀出工作時的讀出位元線RBL、節點Y4的輸出波形。
在信號RST成為“H”時電晶體M54開啟，讀出位元線RBL被放電。由於讀出位元線RBL的寄生電容較大，所以為了提高讀出速度，對讀出位元線RBL的指定電壓的輸入不是以充電，而是以放電進行是有效的。在信號RST成為“L”時電晶體M54關閉，讀出位元線RBL成為電浮動狀態。在信號RST成為“H”時，電晶體M53開啟，所以對節點Y4寫入資料“1”(“H”)。
接著，使信號RST成為“L”，並使讀出字線RWL的電壓成為“H”。電晶體M3開啟。在對節點SN寫入資料“0”的情況下，電晶體M2關閉，因此讀出位元線RBL、節點Y4的電壓沒有變化。換言之，作為資料RO維持“1” (“H”)。
另一方面，在對節點SN寫入資料“1”的情況下，電晶體M2開啟。由此，讀出位元線RBL使用電晶體M2的汲極電流充電。由於節點SN與讀出位元線RBL電容耦合，隨著讀出位元線RBL的電壓上升，由於自舉效應(bootstrap effect)節點SN的電壓也上升。由此，電晶體M2的汲極電流增加，讀出位元線RBL的充電速度提高。然後，在電晶體M52開啟時，節點Y4被放電，資料RO成為“0”(“L”)。
注意，資料RO是記憶單元11的保持資料的反轉資料。由此，資料DO也是反轉資料。為了將資料DO的邏輯與記憶單元11的保持資料的邏輯相同，可以改變電路26的電路結構，以使資料RO反轉。例如，使節點B5與電容器CO1電連接，使節點A5與電容器CO2電連接。
另外，在電容器CS1使節點SN與VSSM線電容耦合的情況下，讀出位元線RBL的電壓如以虛線所示那樣變化。在此情況下，沒有得到自舉效應，所以讀出位元線RBL的充電速度較慢。在讀出字線RWL處於選擇狀態的期間，有時讀出位元線RBL的電壓沒有上升到可以進行資料判定的電壓。換言之，藉由使用自舉效應，可以縮短讀出存取時間tRAC，並且可以減少讀出錯誤。
為了提高讀出速度，較佳的是，利用電壓Vbg2將電晶體M2的Vt向負電壓一側漂移，來提高通態電流特性。在此情況下，發生如下問題：從非選擇記憶單元11到讀出位元線RBL的洩漏電流增加。來自非選擇記憶單元11的洩漏電流不僅縮短資料保持時間，而且成為資料的讀出錯誤的原因。由此，在電晶體M3中關態電流特性比通態電流特性更優先，所以將電壓Vbg3低於電壓Vbg2。
為了長時間保持資料，電晶體M1的關態電流較佳為低。由此，電壓Vbg1較佳為與電壓Vbg3相等或低於電壓Vbg3。
記憶單元11具有3T1C型結構，所以明顯發生讀出位元線RBL的電壓的Vt下降，但是利用自舉效應，可以防止讀出位元線RBL的電壓的Vt下降。換言之，藉由作為記憶單元11應用具有自舉效應的3T1C型增益單元，可以提供一種實現高資料保持特性及高工作速度的記憶體裝置100。再者，在讀出存取時間tRAC的縮短上作為讀出電路125採用充電型動態邏輯電路是有效的。
(記憶單元的變形例子) 　　圖10示出具有自舉效應的記憶單元的其他結構例子。圖10所示的記憶單元12是記憶單元11的變形例子，包括電晶體M5至M7、電容器CS5、節點SN、節點N6。電晶體M5至M7分別是寫入電晶體、讀出電晶體、選擇電晶體。電晶體M5至M7的背閘極分別與佈線BGC1至BGC3電連接。電容器CS5的第一端子、第二端子分別與節點SN、N6電連接。節點N6是電晶體M6與電晶體M7的連接節點。電壓Vbg1至Vbg3與記憶單元11同樣地設定。
記憶單元12與記憶單元11同樣地工作。在讀出字線RWL被選擇時，電晶體M7開啟。在節點SN保持“1”時，節點N6由電晶體M6的汲極電流充電。由此，藉由自舉效應，跟著節點N6的電壓上升，節點SN的電壓也上升。其結果是，讀出位元線RBL的電壓上升的速度提高。
作為記憶體裝置100不使用p通道型電晶體。由於可以減少遮罩的數量，所以可以降低製造成本。互補型電路需要設計為不發生閂鎖效應(latch up)，但是記憶體裝置100避免閂鎖效應，所以佈局彈性高，並可以以高密度配置圖案。
由於使用單導電型動態邏輯電路，所以週邊電路120的電晶體的數量少。為了實現記憶體裝置100的小型化、低功耗化，減少週邊電路120的電晶體的數量是有效的。在表1中，比較示出週邊電路120的電晶體的數量和非專利文獻2的OS記憶體裝置的週邊電路的電晶體的數量。注意，週邊電路120的每32個位元線的電晶體的數量是讀出電路125的電晶體的數量，不包括輸出電路126的電晶體的數量。非專利文獻2的週邊電路由CMOS靜態邏輯電路構成。非專利文獻2的電晶體的數量是對應於行解碼器122、寫入電路124、讀出電路125的CMOS靜態邏輯電路的電晶體的大概的數量。
【表1】
如上所述，藉由採用本實施方式，可以提供工作速度高、改寫耐性高、資料保持特性高、功耗低並電晶體的數量得到減少的OS記憶體裝置。在後面的實施例2中，說明本實施方式的OS記憶體裝置的具體性能。
實施方式2 　　OS電晶體的製造程序與CMOS製造程序有互換性，使用OS電晶體的單導電型記憶體裝置可以層疊在CMOS邏輯電路上。在本實施方式中，說明包括使用Si電晶體的CMOS電路以及使用OS電晶體的單導電型電路的半導體裝置。
在只由OS電晶體構成時，實施方式1的記憶體裝置適用於較小規模(例如，128位元至1M位元)的記憶體裝置。
例如，將實施方式1的記憶體裝置用於圖11所示的應用處理器(AP)200的嵌入式記憶體裝置205。圖11是AP200的晶片的示意圖。AP200是系統晶片(system-on-chip)。構成AP200的晶片具有CMOS電晶體層221與OS電晶體層222的疊層結構。在CMOS電晶體層221中，設置有構成AP200的各種功能電路，例如，設置有CPU210、匯流排211、週邊電路213、215、輸入輸出介面電路217。在週邊電路213、215中，設置有電源電路、通訊電路、影像處理電路、音響處理電路等。
在OS電晶體層222中設置有多個嵌入式記憶體裝置205。嵌入式記憶體裝置205的數量也可以為一個。嵌入式記憶體裝置205和CPU210等之間的資料通訊藉由匯流排211在CPU210中進行。例如，嵌入式記憶體裝置205儲存AP200的組態資料。在上述用途中，可以使用外置型EEPROM晶片，但是為了實現AP200的低成本化、小型化、低功耗化等，使用嵌入式記憶體裝置205是有效的。
可以在CMOS電晶體層221上層疊多個OS電晶體層222。例如，在設置兩層OS電晶體層222的情況下，在下層設置嵌入式記憶體裝置205的週邊電路且在上層設置記憶單元陣列。或者，在下層設置週邊電路及記憶單元陣列且在上層設置記憶單元陣列。
當然，可以應用實施方式1的記憶體裝置的半導體裝置不侷限於應用處理器。可以在微控制單元(MCU)、CPU、GPU、FPGA、攝像裝置、顯示裝置等各種半導體裝置中設置實施方式1的記憶體裝置。
例如，圖12A所示的運算處理裝置230包括多個嵌入式記憶體裝置235。作為嵌入式記憶體裝置235可以使用實施方式1的記憶體裝置。運算處理裝置230還包括匯流排介面(I/F)231、多個處理引擎(PE，Processing Engine) 233。藉由匯流排I/F231進行運算處理裝置230與外部記憶體裝置239之間的資料傳輸。例如，作為外部記憶體裝置239使用DRAM、快閃記憶體、SRAM等。
運算處理裝置230的晶片具有與AP200同樣的疊層結構。嵌入式記憶體裝置235設置在OS電晶體層，匯流排I/F231、PE233設置在CMOS電晶體層。PE233由使用Si電晶體的CMOS邏輯電路構成，進行運算處理。如圖12B所示，嵌入式記憶體裝置235層疊在PE233上。嵌入式記憶體裝置235包括記憶單元陣列236、週邊電路237。記憶單元陣列236、週邊電路237由OS電晶體構成。由於嵌入式記憶體裝置235中的電晶體的數量少，所以沒有大幅度增加電晶體的佔有面積而嵌入式記憶體裝置235層疊在PE233上。圖12B所示的控制電路224由CMOS邏輯電路構成。控制電路224例如生成嵌入式記憶體裝置235的控制信號並控制PE233和匯流排I/F231之間的資料傳送。
為了進行並行運算處理，多個PE233設置為陣列狀。為了由運算處理裝置有效地進行並行運算處理，需要功耗低、工作速度快且改寫耐性高的嵌入式記憶體裝置。嵌入式記憶體裝置235可以滿足這樣要求。藉由與PE233相鄰地設置嵌入式記憶體裝置235，可以減少資料傳輸所需要的時間及功率，並以高效率使PE233工作。由於可以提供低功耗且性能高的運算處理裝置230，所以運算處理裝置230適合於科學計算(scientific computation)、機器學習(例如，深度學習)等，例如，可以用作機器學習用加速器。
如圖13所示，安裝有實施方式1的記憶體裝置100的處理器晶片7010可以安裝在各種電子裝置。
機器人7100包括照度感測器、麥克風、照相機、揚聲器、顯示器、各種感測器(紅外線感測器、超聲波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等)及移動機構等。處理器晶片7010控制上述週邊裝置。
麥克風具有檢測使用者的聲音及周圍的聲音等音訊信號的功能。另外，揚聲器具有發出聲音及警告音等音訊信號的功能。機器人7100可以分析藉由麥克風輸入的音訊信號，從揚聲器發出所需要的音訊信號。機器人7100可以藉由使用麥克風及揚聲器與使用者交流。
照相機具有拍攝機器人7100的周圍的影像的功能。另外，機器人7100具有使用移動機構移動的功能。機器人7100可以藉由使用照相機拍攝周圍的影像而分析該影像，判斷移動時的障礙物的有無等。
飛行物7120包括螺旋槳、照相機及電池等，並具有自主飛行功能。處理器晶片7010控制上述週邊設備。例如，處理器晶片7010可以藉由分析照相機所拍攝的影像資料，判斷移動時的障礙物的有無等。
掃地機器人7140包括配置在頂面的顯示器、配置在側面的多個照相機、刷子、操作按鈕及各種感測器等。雖然未圖示，但是掃地機器人7140安裝有輪胎、吸入口等。掃地機器人7140可以自動行走，檢測垃圾，可以從底面的吸入口吸引垃圾。例如，處理器晶片7010可以藉由分析照相機所拍攝的影像，判斷牆壁、家具或步階等障礙物的有無。另外，在藉由影像分析檢測出佈線等可能會繞在刷子上的物體的情況下，可以停止刷子的旋轉。
汽車7160包括引擎、輪胎、制動器、轉向裝置、照相機等。例如，處理器晶片7010根據導航資訊、速度、引擎的狀態、排檔的選擇狀態、制動器的使用頻率等資料，進行為了使汽車7160的行駛狀態最佳化的控制。
處理器晶片7010可以安裝在電視接收(TV)裝置7200、智慧手機7210、PC(個人電腦)7220、7230、遊戲機7240、7260等。例如，設置在TV裝置7200內的處理器晶片7010可以被用作影像引擎。例如，處理器晶片7010進行雜訊去除、解析度的上變頻(up-conversion)等影像處理。智慧手機7210是可攜式資訊終端的一個例子。智慧手機7210包括麥克風、照相機、揚聲器、各種感測器及顯示部。這些週邊設備被處理器晶片7010控制。
PC7220、7230分別是筆記本型PC、桌上型PC的例子。鍵盤7232及顯示器裝置7233可以以無線或有線連接到PC7230。遊戲機7240是可攜式遊戲機的例子。遊戲機7260是固定式遊戲機的例子。遊戲機7260以無線或有線與控制器7262連接。可以在控制器7262中安裝有處理器晶片7010。
實施方式3 　　接著，參照圖14A和圖14B說明OS電晶體的結構例子。圖14A和圖14B的左側示出OS電晶體的通道長度方向上的剖面，右側示出OS電晶體的通道寬度方向上的剖面。
圖14A所示的OS電晶體5001形成在絕緣表面上。在此，OS電晶體5001形成在絕緣層5021上。OS電晶體5001被絕緣層5028及5029覆蓋。OS電晶體5001包括絕緣層5022至5031、金屬氧化物層5011至5013以及導電層5050至5054。
圖式中的絕緣層、金屬氧化物層、導電層等可以為單層或疊層。在製造這些層時，可以使用濺射法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射燒蝕(PLA：Pulsed Laser ablation)法、化學氣相沉積法(CVD法)、原子層沉積法(ALD法)等各種成膜方法。CVD法包括電漿CVD法、熱CVD法及有機金屬CVD法等。
將金屬氧化物層5011至5013總稱為金屬氧化物層5010。如圖14A所示，金屬氧化物層5010包括依次層疊有金屬氧化物層5011、金屬氧化物層5012及金屬氧化物層5013的部分。在OS電晶體5001處於導通狀態時，通道主要形成在金屬氧化物層5012中。
OS電晶體5001的閘極電極由導電層5050構成，用作源極電極或汲極電極的一對電極由導電層5051、5052構成。金屬氧化物層5010、導電層5050至5052被作為障壁層的絕緣層5031覆蓋。背閘極電極由導電層5053和導電層5054的疊層構成。OS電晶體5001也可以不包括背閘極電極。後述的OS電晶體5003也是同樣的。閘極(前閘極)一側的閘極絕緣層由絕緣層5027構成，背閘極一側的閘極絕緣層由絕緣層5024至5026的疊層構成。
圖14A示出金屬氧化物層5010為三層結構的例子，但是不侷限於此。金屬氧化物層5010例如可以為沒有金屬氧化物層5011或金屬氧化物層5013的兩層結構，也可以由金屬氧化物層5011至金屬氧化物層5013中的任一個層構成。另外，金屬氧化物層5010也可以由四層以上的金屬氧化物層構成。
作為用於導電層5050至5054的導電材料，有如下材料：以摻雜有磷等雜質元素的多晶矽為代表的半導體；鎳矽化物等矽化物；鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬或以上述金屬為成分的金屬氮化物(氮化鉭、氮化鈦、氮化鉬、氮化鎢)等。另外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
例如，較佳的是，導電層5053為對氫具有阻擋性的導電層(例如，氮化鉭層)，導電層5054為其導電率比導電層5053高的導電層(例如，鎢層)。藉由採用該結構，導電層5053和導電層5054的疊層具有佈線的功能以及抑制氫擴散到金屬氧化物層5010的功能。
作為用於絕緣層5021至5031的絕緣材料，有如下材料：氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、矽酸鋁等。絕緣層5021至5031由包括這些絕緣材料的單層或疊層構成。構成絕緣層5021至5031的層可以包含多種絕緣材料。
在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
在OS電晶體5001中，金屬氧化物層5010較佳為被對氧和氫具有阻擋性的絕緣層(以下稱為障壁層)包圍。藉由採用該結構，可以抑制氧從金屬氧化物層5010釋放出並可以抑制氫侵入到金屬氧化物層5010，由此可以提高OS電晶體5001的可靠性及電特性。例如，絕緣層5031被用作障壁層，絕緣層5021、5022、5024中的至少一個被用作障壁層。障壁層可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等材料形成。
圖14B所示的OS電晶體5003是OS電晶體5001的變形例子。兩者的主要不同之處是閘極電極的結構。在形成於絕緣層5028、5031中的開口部中設置有金屬氧化物層5013、絕緣層5027及導電層5050。也就是說，藉由利用上述開口部以自對準的方式形成閘極電極。另外，由於可以按上述開口部的尺寸控制閘極電極的寬度，所以能夠容易地製造通道長度短的OS電晶體。並且，由於閘極電極(5050)不包括隔著閘極絕緣層(5027)與源極電極及汲極電極(5051、5052)重疊的區域，所以可以降低閘極-源極間的寄生電容以及閘極-汲極間的寄生電容並提高頻率特性。 實施例1
在本實施例中，說明OS動態邏輯電路。
藉由60nm OS電晶體製程製造4級移位暫存器180。如圖15A所示，4級移位暫存器180包括移位暫存器181_1至181_4，被輸入時脈信號f1至f4、電壓VDDD、VSSS。移位暫存器181_1是OS動態邏輯電路，包括電晶體M81至M86、節點IN、Y8、Y9。節點Y8、Y9是動態節點。電晶體M83的閘極是輸入節點，節點Y9是輸出節點。節點Y9與移位暫存器181_2的輸入節點電連接。電晶體M81是OS電晶體，電晶體M81至M86的通道形成區域由結晶性In-Ga-Zn氧化物層形成。移位暫存器181_2至181_4具有與移位暫存器181_1相同的電路結構。
圖15B示出4級移位暫存器180的工作波形的測量結果。電壓VSSS、VDDD分別是0V、3.3V。時脈信號f1至f4的“L”、“H”分別是0V、5.0V。在圖15B中，信號IN是輸入到節點IN的脈衝信號，信號OUT1至OUT4是移位暫存器181_1至181_4的輸出信號。信號IN被移位暫存器181_1至181_3依次移位。在移位暫存器181_3所漂移的脈衝信號被輸出而時脈信號f4下降時，時脈信號f1至f4以及電壓VDDD的輸入停止。1秒後，再次輸入時脈信號f1至f4以及電壓VDDD，因此移位暫存器181_4輸出被移位的脈衝。換言之，在進行電源閘控之後，4級移位暫存器180正常地工作。這是因為：在電源閘控中，保持移位暫存器181_1至181_4的節點Y8、Y9的電壓。
由此，本實施例示出：使用OS電晶體的動態邏輯電路雖然不設置用來保持動態節點的電壓的電路也可以進行電源閘控。 實施例2
在本實施例中，說明實施方式1的記憶體裝置100的設計、製造、性能等。
〈工作速度〉 　　在圖16中，藉由模擬，計算記憶單元11、19的資料“1”的讀出存取時間tRAC。圖16示出其計算結果。電晶體M1至M3的W/L(通道寬度/通道長度)是60nm/60nm。電容器CS1的電容是1.2fF。電晶體M1至M3的背閘極電壓(Vbg1至Vbg3)是-5V、8V、2V，電壓VSSM、VDDM是0V、3.3V。製程的參數是典型(Typical)值，溫度是室溫(R.T.)。
記憶單元19是比較例子，電容器CS1的第一端子、第二端子與節點SN、VSSM線電連接。除了這一點以外，記憶單元19的結構與記憶單元11相同。雖然讀出字線RWL處於選擇狀態，也在記憶單元19中沒有發生自舉效應。另一方面，在記憶單元11中發生自舉效應，所以記憶單元11的讀出存取時間tRAC縮短33%。如此，為了提高讀出速度，藉由自舉效應使節點SN上升是有效的。
藉由60nm OS電晶體製程製造記憶體裝置100。OS電晶體的通道形成區域由結晶性In-Ga-Zn氧化物層形成。圖17A、圖17B分別示出製造了的記憶體裝置100的室溫下的什穆圖(VDDM/VH對tWPW)、(VDDM/VH對tRAC)。電壓VH是控制信號(WE、RE、PREP等)的“H”的電壓。記憶單元11的電晶體M1至M3的背閘極電壓是-7V、5V、0V。電路25的電晶體M51、M52的背閘極電壓是5V。在電壓VDDM/VH是3.3V/5.0V時，脈衝寬度tWPW、讀出存取時間tRAC分別是20ns、45ns。換言之，寫入/讀出時間是20ns/45ns，並且寫入/讀出能量可以是97.9pJ/ 58.6pJ。
〈改寫耐性1〉 　　使用2T1C增益單元的測試電路15進行環境溫度為室溫(27℃)時的寫入/讀出(改寫)循環測試。如圖18A所示，測試電路15包括電晶體M11、M12、電容器CS11、節點SN、寫入字線WWL、讀出字線RWL、寫入位元線WBL、讀出位元線RBL、佈線PL。電晶體M11是寫入電晶體，電晶體M12是讀出電晶體。電晶體M11、M12都是包括背閘極的OS電晶體，通道形成區域由結晶性In-Ga-Zn氧化物層形成。電晶體M11、M12的W/L是500nm/500nm、60nm/ 60nm。
在寫入/讀出循環測試中，電晶體M11的背閘極固定為-7V，電晶體M12的背閘極處於電浮動狀態。對讀出位元線RBL輸入1.8V的電壓，對佈線PL輸入0V的電壓。寫入循環、讀出循環中的脈衝寬度tWPW分別是10ns、100ns。寫入字線WWL的“H”/“L”是3.3V/0V，寫入位元線WBL的“H”/“L”是1.8V/0V。
在寫入循環中，將資料“1”和“0”交替地寫入到節點SN。每次資料“1”(或“0”)的寫入循環次數之累積到達10n (n是0至14的整數)執行讀出循環。在讀出循環中，首先將資料“1”或“0”寫入到節點SN，接著反復進行資料讀出工作，測量電晶體M12的IPL -VRWL 特性。IPL 是流過佈線PL的電流，VRWL 是讀出字線RWL的電壓。在資料“1”的讀出循環中使電壓VRWL 從-3.0V每隔+0.05V變化到1.0V，在資料“0”的讀出循環中從0V每隔+0.05V變化到4.0V。圖18B示出資料“1”/“0”保持在節點SN時的IPL -VRWL 特性曲線。利用平方根外推法從測量了的IPL -VRWL 特性曲線算出電晶體M12的Vt。圖18C示出計算結果。保持資料“1”時和保持資料“0”時的Vt之差在1014 次寫入循環之後是2.5V左右。由此，即使在1014 次寫入循環之後，也可以以充分的餘地區別兩個狀態。
本寫入/讀出循環測試的結果示出使用測試電路15的記憶體裝置100能夠承受1014 循環，這意味著使用測試電路15的記憶體裝置100具有高改寫耐性。
〈改寫耐性2〉 　　使用圖19A所示的測試電路16進行環境溫度為85℃時的寫入/讀出(改寫)循環測試。測試電路16是與測試電路15同樣的2T1C增益單元。測試電路16與測試電路15的不同之處是：測試電路16使用p通道型Si電晶體(塊狀電晶體)的電晶體M13代替電晶體M12。與電晶體M12同樣，電晶體M13也被用作讀出電晶體。
在使用測試電路16的寫入/讀出循環測試中，電晶體M11的背閘極固定為-3V。對讀出位元線RBL輸入0V的電壓，對佈線PL輸入1.2V的電壓。寫入字線WWL的“H”/“L”是2.5V/-0.8V，寫入位元線WBL的“H”/“L”是1.2V/0V。
與使用測試電路15的寫入/讀出循環測試同樣，在寫入循環中，將資料“1”和“0”交替地寫入到節點SN。
另外，每次資料“1”(或“0”)的寫入循環次數之累積到達10n (n是0至14的整數)，執行讀出循環。在使用測試電路16的寫入/讀出循環測試中，執行讀出循環時測量IPL ，從IPL 的值算出節點SN的電壓VSN 。
圖19B示出VSN 的計算結果。在1014 寫入循環之後，保持資料“1”時的VSN 是0.63V，保持資料“0”時的VSN 是0.01V。在保持資料“1”時的VSN 與保持資料“0”時的VSN 之差是0.62V左右。由此，即使在1014 次寫入循環之後也可以區別兩個狀態。
本寫入/讀出循環測試的結果示出使用測試電路16的記憶體裝置100即使環境溫度是85℃也能夠承受1014 循環，這意味著使用測試電路16的記憶體裝置100具有高改寫耐性。
〈規格〉 　　圖20A示出使用測試電路15的記憶體裝置100的顯微照片。注意，輸出電路126沒有示出在圖20A中。
圖20B示出記憶體裝置100的規格。在室溫下，記憶體裝置100的待機狀態下的靜態功率(待機功率)是9.9nW，在進行寫入工作及讀出工作時的活動功率是97.9mW/MHz及258.6mW/MHz。在設想電路25的負載電容是10fF時，活動功率計算為123.6W/MHz。根據上述待機功率以及計算了的活動功率，將記憶單元陣列110的記憶容量擴大為1Mbit時的活動功率估計為133.7mW/MHz。由此，記憶體裝置100的功耗低。
〈結論〉 　　藉由60nm OS電晶體製程製造1k位元OS記憶體裝置。寫入時間是20ns，讀出時間是45ns。並且，OS記憶體裝置能夠承受1014 循環，這意味著具有高改寫耐性。確認到：所製造的OS記憶體裝置可以滿足高工作速度、低功耗等嵌入式記憶體裝置被要求的性能。
11‧‧‧記憶單元
12‧‧‧記憶單元
19‧‧‧記憶單元
15‧‧‧測試電路
16‧‧‧測試電路
20‧‧‧電路
22‧‧‧電路
24‧‧‧電路
25‧‧‧電路
26‧‧‧電路
26A‧‧‧反相器電路
26B‧‧‧輸出緩衝電路
100‧‧‧記憶體裝置
110‧‧‧記憶單元陣列
120‧‧‧週邊電路
122‧‧‧行解碼器
124‧‧‧寫入電路
125‧‧‧讀出電路
126‧‧‧輸出電路
130‧‧‧解碼器
132‧‧‧字線驅動器
180‧‧‧4級移位暫存器
181_1‧‧‧移位暫存器
181_2‧‧‧移位暫存器
181_3‧‧‧移位暫存器
181_4‧‧‧移位暫存器
200‧‧‧應用處理器(AP)
205‧‧‧嵌入式記憶體裝置
210‧‧‧CPU
211‧‧‧匯流排
213‧‧‧週邊電路
215‧‧‧週邊電路
217‧‧‧輸入輸出介面電路
221‧‧‧CMOS電晶體層
222‧‧‧OS電晶體層
224‧‧‧控制電路
230‧‧‧運算處理裝置
233‧‧‧處理引擎(PE)
235‧‧‧嵌入式記憶體裝置
236‧‧‧記憶單元陣列
237‧‧‧週邊電路
239‧‧‧外部記憶體裝置
5001‧‧‧OS電晶體
5003‧‧‧OS電晶體
5010‧‧‧金屬氧化物層
5011‧‧‧金屬氧化物層
5012‧‧‧金屬氧化物層
5013‧‧‧金屬氧化物層
5021‧‧‧絕緣層
5022‧‧‧絕緣層
5023‧‧‧絕緣層
5024‧‧‧絕緣層
5025‧‧‧絕緣層
5026‧‧‧絕緣層
5027‧‧‧絕緣層
5028‧‧‧絕緣層
5029‧‧‧絕緣層
5030‧‧‧絕緣層
5031‧‧‧絕緣層
5050‧‧‧導電層
5051‧‧‧導電層
5052‧‧‧導電層
5053‧‧‧導電層
5054‧‧‧導電層
7010‧‧‧處理器晶片
7100‧‧‧機器人
7120‧‧‧飛行物
7140‧‧‧掃地機器人
7160‧‧‧汽車
7200‧‧‧電視接收(TV)裝置
7210‧‧‧智慧手機
7220‧‧‧個人電腦(PC)
7230‧‧‧個人電腦(PC)
7232‧‧‧鍵盤
7233‧‧‧顯示器裝置
7240‧‧‧遊戲機
7260‧‧‧遊戲機
7262‧‧‧控制器
A0‧‧‧節點
A1‧‧‧節點
A3‧‧‧節點
A4‧‧‧節點
A5‧‧‧節點
A6‧‧‧節點
B5‧‧‧節點
B6‧‧‧節點
N6‧‧‧節點
SN‧‧‧節點
X0‧‧‧節點
X1‧‧‧節點
Y1‧‧‧節點
Y2‧‧‧節點
Y3‧‧‧節點
Y4‧‧‧節點
Y5‧‧‧節點
CO1‧‧‧電容器
CO2‧‧‧電容器
CS1‧‧‧電容器
CS5‧‧‧電容器
CS11‧‧‧電容器
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體
M7‧‧‧電晶體
M11‧‧‧電晶體
M12‧‧‧電晶體
M19‧‧‧電晶體
M20‧‧‧電晶體
M21‧‧‧電晶體
M23‧‧‧電晶體
M24‧‧‧電晶體
M25‧‧‧電晶體
M26‧‧‧電晶體
M27‧‧‧電晶體
M28‧‧‧電晶體
M41‧‧‧電晶體
M42‧‧‧電晶體
M43‧‧‧電晶體
M44‧‧‧電晶體
M51‧‧‧電晶體
M52‧‧‧電晶體
M53‧‧‧電晶體
M54‧‧‧電晶體
M60‧‧‧電晶體
M61‧‧‧電晶體
M62‧‧‧電晶體
M63‧‧‧電晶體
M64‧‧‧電晶體
M65‧‧‧電晶體
M66‧‧‧電晶體
M67‧‧‧電晶體
M81‧‧‧電晶體
M82‧‧‧電晶體
M83‧‧‧電晶體
M84‧‧‧電晶體
M85‧‧‧電晶體
M86‧‧‧電晶體
BGL1‧‧‧佈線
BGL2‧‧‧佈線
BGL3‧‧‧佈線
PL‧‧‧佈線
RBL‧‧‧讀出位元線
RWL‧‧‧讀出字線
WBL‧‧‧寫入位元線
WWL‧‧‧寫入字線
在圖式中： 　　圖1A是示出記憶體裝置的結構例子的方塊圖，圖1B是示出記憶單元的結構例子的電路圖； 　　圖2是示出記憶單元陣列的結構例子的電路圖； 　　圖3是示出行解碼器的結構例子的電路圖； 　　圖4是示出解碼器的結構例子的電路圖； 　　圖5是示出週邊電路的結構例子的電路圖； 　　圖6A是示出輸出電路的結構例子的電路圖，圖6B是示出輸出電路的工作例子的時序圖； 　　圖7是示出記憶體裝置的工作例子的時序圖； 　　圖8是示出記憶體裝置的工作例子的時序圖； 　　圖9是讀出位元線、讀出電路的輸出波形的示意圖； 　　圖10是示出記憶單元的結構例子的電路圖； 　　圖11是示出應用處理器的晶片的結構例子的立體示意圖； 　　圖12A是示出運算處理裝置的結構例子的方塊圖，圖12B是示意性地示出處理引擎與嵌入式記憶體裝置的疊層例子的方塊圖； 　　圖13是示出電子裝置的結構例子的示意圖； 　　圖14A及圖14B是示出OS電晶體的結構例子的剖面圖； 　　圖15A是製造了的4級移位暫存器的電路圖，圖15B是示出4級移位暫存器的工作波形的圖； 　　圖16是示出記憶單元的讀出存取時間的計算結果的圖； 　　圖17A及圖17B是記憶體裝置的室溫下的什穆圖(Shmoo plot)(VDDM/VH對tWPW)、(VDDM/VH對tRAC)； 　　圖18A是測試電路的電路圖，圖18B是示出讀出電晶體的電流-電壓特性的測量結果的圖，圖18C是示出讀出電晶體的臨界電壓的計算結果的圖； 　　圖19A是測試電路的電路圖，圖19B是示出電壓VSN 的計算結果的圖； 　　圖20A是記憶體裝置的顯微照片，圖20B是示出記憶體裝置的規格的表。

Claims (14)

  1. 一種半導體裝置，包括： 　　寫入字線； 　　讀出字線； 　　寫入位元線； 　　讀出位元線； 　　第一佈線；以及 　　包括保持節點、第一電晶體、第二電晶體、第三電晶體及電容器的記憶單元， 　　其中，該第一電晶體、該第二電晶體及該第三電晶體的每一個的通道形成區域包括金屬氧化物層， 　　該第一電晶體的閘極、該第二電晶體的閘極及該第三電晶體的閘極分別與該寫入字線、該保持節點及該讀出字線電連接， 　　該第一電晶體的源極和汲極中的一個與該寫入位元線電連接， 　　該第一電晶體的該源極和該汲極中的另一個與該保持節點及該電容器的第一端子電連接， 　　該第二電晶體與該第三電晶體在該讀出位元線和該第一佈線之間串聯電連接， 　　並且，該電容器的第二端子與該讀出位元線電連接。
  2. 一種半導體裝置，包括： 　　寫入字線； 　　讀出字線； 　　寫入位元線； 　　讀出位元線； 　　第一佈線；以及 　　包括保持節點、第一電晶體、第二電晶體、第三電晶體及電容器的記憶單元， 　　其中，該第一電晶體、該第二電晶體及該第三電晶體的每一個通道形成區域包括金屬氧化物層， 　　該第一電晶體的閘極、該第二電晶體的閘極及該第三電晶體的閘極分別與該寫入字線、該保持節點及該讀出字線電連接， 　　該第一電晶體的源極和汲極中的一個與該寫入位元線電連接， 　　該第一電晶體的該源極和該汲極中的另一個與該保持節點及該電容器的第一端子電連接， 　　該第二電晶體與該第三電晶體在該讀出位元線和該第一佈線之間串聯電連接， 　　並且，該電容器的第二端子與該第二電晶體和該第三電晶體的連接節點電連接。
  3. 根據申請專利範圍第1或2項之半導體裝置， 　　其中該第一電晶體、該第二電晶體及該第三電晶體都包括背閘極， 　　第一電壓、第二電壓及第三電壓分別被輸入到該第一電晶體的該背閘極、該第二電晶體的該背閘極及該第三電晶體的該背閘極， 　　並且該第二電壓高於該第一電壓及該第三電壓。
  4. 根據申請專利範圍第3項之半導體裝置，其中該第一電壓低於該第二電壓及該第三電壓。
  5. 根據申請專利範圍第1或2項之半導體裝置，還包括第一動態邏輯電路， 　　其中該第一動態邏輯電路包括第一動態節點、第四電晶體、第五電晶體、第六電晶體及第七電晶體， 　　該第四電晶體、該第五電晶體、該第六電晶體及該第七電晶體的每一個的通道形成區域包括金屬氧化物層， 　　第一信號被輸入到該第四電晶體的閘極， 　　第四電壓被輸入到該第四電晶體的源極和汲極中的一個， 　　該第四電晶體的該源極和該汲極中的另一個與該讀出位元線電連接， 　　該第五電晶體、該第六電晶體及該第七電晶體串聯電連接， 　　該第六電晶體的閘極與該讀出位元線電連接， 　　第二信號被輸入到該第五電晶體的閘極， 　　並且該第二信號的反轉信號被輸入到該第七電晶體的閘極。
  6. 根據申請專利範圍第5項之半導體裝置， 　　其中該第四電晶體、該第五電晶體、該第六電晶體及該第七電晶體都包括背閘極， 　　在該第四電晶體和該第七電晶體的每一個中，該背閘極與該閘極電連接， 　　並且該第四電壓及第五電壓分別被輸入到該第五電晶體的該背閘極及該第六電晶體的該背閘極。
  7. 根據申請專利範圍第1或2項之半導體裝置，還包括第二動態邏輯電路， 　　其中該第二動態邏輯電路包括第一輸入節點、第八電晶體、第九電晶體、第十電晶體、第十一電晶體、第十二電晶體及第十三電晶體， 　　該第八電晶體、該第九電晶體、該第十電晶體、該第十一電晶體、該第十二電晶體和該第十三電晶體的每一個的通道形成區域包括金屬氧化物層， 　　第三信號被輸入到該第八電晶體和該第十三電晶體的閘極， 　　該第八電晶體的源極和汲極中的一個電連接到該第一輸入節點， 　　該第十一電晶體的源極和汲極中的一個電連接到該第一輸入節點， 　　該第八電晶體的該源極和該汲極中的另一個以及該第九電晶體及該第十電晶體的各汲極電連接到該讀出字線， 　　第四信號被輸入到該第十電晶體及該第十一電晶體的各閘極， 　　該第十一電晶體的該源極和該汲極中的另一個以及該第十二電晶體及該第十三電晶體的各汲極電連接到該寫入字線， 　　第六電壓被輸入到該第九電晶體、該第十電晶體、該第十二電晶體及該第十三電晶體， 　　並且第五信號被輸入到該第九電晶體和該第十二電晶體的閘極。
  8. 根據申請專利範圍第7項之半導體裝置， 　　其中該第八電晶體、該第九電晶體、該第十電晶體、該第十一電晶體、該第十二電晶體和該第十三電晶體都包括背閘極， 　　並且在該第八電晶體、該第九電晶體、該第十電晶體、該第十一電晶體、該第十二電晶體和該第十三電晶體的每一個中，該背閘極與該閘極電連接。
  9. 根據申請專利範圍第1或2項之半導體裝置，還包括第三動態邏輯電路， 　　其中該第三動態邏輯電路包括第二輸入節點、第十四電晶體、第十五電晶體、第十六電晶體及第十七電晶體， 　　該第十四電晶體、該第十五電晶體、該第十六電晶體和該第十七電晶體串聯電連接， 　　該第十四電晶體、該第十五電晶體、該第十六電晶體和該第十七電晶體的每一個的通道形成區域包括金屬氧化物層， 　　第五信號被輸入到該第十四電晶體的閘極， 　　該第十五電晶體的閘極與該第二輸入節點電連接， 　　該第十四電晶體與該第十五電晶體的連接節點電連接到該寫入位元線， 　　該第五信號的反轉信號被輸入到該第十六電晶體的閘極， 　　並且第三信號被輸入到該第十七電晶體的閘極。
  10. 根據申請專利範圍第9項之半導體裝置， 　　其中該第十四電晶體、該第十五電晶體、該第十六電晶體和該第十七電晶體都包括背閘極， 　　並且在該第十四電晶體、該第十五電晶體、該第十六電晶體和該第十七電晶體的每一個中，該背閘極與該閘極電連接。
  11. 一種動態邏輯電路，包括： 　　輸入節點； 　　第一佈線、第二佈線、第三佈線及第四佈線；以及 　　單導電型的第一電晶體、第二電晶體、第三電晶體及第四電晶體， 　　其中，第一信號被輸入到該第一電晶體的閘極， 　　該第一電晶體的源極及汲極分別與該第一佈線及該輸入節點電連接， 　　該第二電晶體、該第三電晶體和該第四電晶體在該第二佈線和該第三佈線之間串聯電連接， 　　第二信號被輸入到該第二電晶體的閘極， 　　該第二信號的反轉信號被輸入到該第四電晶體的閘極， 　　該第三電晶體的閘極與該輸入節點電連接， 　　該第三電晶體包括背閘極， 　　並且，該背閘極與該第四佈線電連接。
  12. 根據申請專利範圍第11項之動態邏輯電路，還包括第五佈線， 　　其中該第二電晶體包括背閘極， 　　並且該背閘極與該第五佈線電連接。
  13. 一種動態邏輯電路，包括： 　　輸入節點； 　　第一動態節點及第二動態節點；以及 　　單導電型的第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體及第六電晶體， 　　其中，該第一電晶體、該第二電晶體和該第三電晶體的各汲極與該第一動態節點電連接， 　　該第四電晶體、該第五電晶體和該第六電晶體的各汲極與該第二動態節點電連接， 　　該第一電晶體和該第四電晶體的源極與該輸入節點電連接， 　　第一電壓被輸入到該第二電晶體、該第三電晶體、該第五電晶體和該第六電晶體的各源極， 　　第一信號被輸入到該第一電晶體和該第六電晶體的閘極， 　　第二信號被輸入到該第四電晶體和該第三電晶體的閘極， 　　並且，第三信號被輸入到該第二電晶體和該第五電晶體的閘極。
  14. 根據申請專利範圍第13項之動態邏輯電路， 　　其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體和該第六電晶體都包括背閘極， 　　並且在該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體和該第六電晶體的每一個中，該背閘極與該閘極電連接。
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