JP2023015175A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は書込みワード線、読出しワード線、書込みビット線、読出しビ
ット線、第1配線、及びメモリセルを有する。メモリセルは、同じ導電型の第1乃至第3
トランジスタ、及び容量素子を有する。第1乃至第3トランジスタのゲートは、書込みワ
ード線、容量素子の第1端子、読出しワード線にそれぞれ電気的に接続される。容量素子
の第2端子は、読出しビット線に電気的に接続される。第1トランジスタのソース及びド
レインの一方は書込みビット線に電気的に接続され、他方は第2トランジスタのゲートに
電気的に接続される。第2トランジスタ及び第3トランジスタは、読出しビット線と第1
配線との間に電気的に直列に接続される。第1乃至第3トランジスタのチャネル形成領域
は、例えば、金属酸化物層を有する。
【選択図】図5
Description
及びその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるも
のではない。
ランジスタ、ダイオード、フォトダイオード等)を含む回路、同回路を有する装置等をい
う。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、
集積回路を備えたチップや、パッケージにチップを収納した電子部品、は半導体装置の一
例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体
が半導体装置である場合や、半導体装置を有している場合がある。
」、「酸化物半導体トランジスタ」、または「OSトランジスタ」と呼ぶ場合がある。)
が知られている。例えば、非特許文献1に記載の組み込み記憶装置では、1T1C(1ト
ランジスタ1容量素子)セルの書込みトランジスタにOSトランジスタが用いられている
。非特許文献2に記載の記憶装置では、2T1C型ゲインセルの書込みトランジスタにO
Sトランジスタが用いられ、読出しトランジスタにはSiトランジスタが用いられている
。
られている記憶装置のことを、「OS記憶装置」と呼ぶ場合がある。
seudo)ロジック回路等に分類できる。ダイナミックロジック回路は、ダイナミック
ノードにデータを一時的に保持することで動作する回路であるため、スタティックロジッ
ク回路と比較して、トランジスタのリーク電流が問題となる。例えば、特許文献1には、
OSトランジスタを用いることで、ダイナミックノードの電圧の低下を抑える技術が開示
されている。
の動作方法の提供、トランジスタ数の低減、動作速度の向上、消費費電力の低減、または
高書換え耐性の実現である。
課題の存在を妨げるものではない。列記した以外の課題は本明細書の記載から自ずと明ら
かになり、これらの課題も本発明の一形態の課題となり得る。
ビット線、第1配線、及びメモリセルを有する半導体装置であり、メモリセルは、同じ導
電型の第1乃至第3トランジスタ、及び容量素子を有する。第1乃至第3トランジスタの
ゲートは、書込みワード線、容量素子の第1端子、読出しワード線にそれぞれ電気的に接
続され、容量素子の第2端子は、読出しビット線に電気的に接続され、第1トランジスタ
のソース及びドレインの一方は書込みビット線に電気的に接続され、他方は第2トランジ
スタのゲートに電気的に接続され、第2トランジスタ及び第3トランジスタは読出しビッ
ト線と第1配線との間に電気的に直列に接続される。
設けられ、各バックゲートは第1乃至第3電圧がそれぞれ入力される。
至第4トランジスタを有するダイナミックロジック回路であり、第1トランジスタのゲー
トは第1信号が入力され、第1トランジスタのソース及びドレインは第1配線及び入力ノ
ードにそれぞれ電気的に接続され、第2配線と第3配線との間に第2トランジスタ乃至第
4トランジスタは直列に電気的に接続され、第2トランジスタのゲートは第2信号が入力
され、第4トランジスタのゲートは第2信号の反転信号が入力され、第3トランジスタの
ゲートは入力ノードに電気的に接続され、第3トランジスタはバックゲートを有し、当該
バックゲートは第4配線に電気的に接続される。
ード、並びに同じ導電型の第1乃至第6トランジスタを有するダイナミックロジック回路
であり、第1ダイナミックノードには第1トランジスタ乃至第3トランジスタのドレイン
が電気的に接続され、第2ダイナミックノードには第4トランジスタ乃至第6トランジス
タのドレインが電気的に接続され、入力ノードには第1トランジスタ及び第4トランジス
タのソースが電気的に接続され、第2、第3、第5及び第6トランジスタのソースは第1
電圧が入力され、第1トランジスタ及び第6トランジスタのゲートは第1信号が入力され
、第4トランジスタ及び第3トランジスタのゲートは第2信号が入力され、第2トランジ
スタ及び第5トランジスタのゲートは第3信号が入力されるダイナミックロジック回路。
子、第2容量素子、及び同じ導電型の第1乃至第6トランジスタを有するバッファ回路で
あり、第1容量素子の第1端子には第1入力ノードが電気的に接続され、第2容量素子の
第1端子には第2入力ノードが電気的に接続され、第1容量素子の第2端子には第1トラ
ンジスタのソース、第2トランジスタのドレイン、及び第3トランジスタのゲートが電気
的に接続され、第2容量素子の第2端子には第4トランジスタのソース、第5トランジス
タのドレイン及び第6トランジスタのゲートが電気的に接続され、出力ノードには第3ト
ランジスタのソースおよび第6トランジスタのドレインが電気的に接続されている。
用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これ
らの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第1」を
「第2」または「第3」に置き換えて、本発明の一形態を説明することができる。
的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接
接続されている場合とが、本明細書に開示されているものとする。したがって、所定の接
続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示され
た接続関係以外のものも、図または文章に開示されているものとする。X、Yは、対象物
(例えば、装置、素子、回路、配線、電極、端子、導電膜、層など)であるとする。
る。トランジスタは、さらにバックゲートを有する場合がある。ゲートは、トランジスタ
の導通状態を制御する制御端子である。ソースまたはドレインとして機能する2個の端子
は、トランジスタの入出力端子である。2個の入出力端子は、トランジスタの導電型(n
チャネル型、pチャネル型)及びトランジスタの3個の端子に与えられる電位の高低によ
って、一方がソースとなり他方がドレインとなる。このため、本明細書において、ソース
とドレインの用語は、入れ替えることが可能とする。また、本明細書では、ゲート以外の
2個の端子を第1端子、第2端子等と呼ぶ場合がある。
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお
、電位とは相対的なものである。よって、GNDと記載されていても、必ずしも0Vを意
味しない場合もある。
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を
「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用
語を「絶縁層」という用語に変更することが可能な場合がある。
の動作方法の提供、トランジスタ数の低減、動作速度の向上、消費電力の低減、または高
書換え耐性の実現が可能となる。
必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上
記以外の課題、効果、及び新規な特徴については、本明細書の記載及び図面から自ずと明
らかになるものである。
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下
に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
施の形態の中に、複数の構成例(作製方法例、動作方法例、使用方法例等も含む。)が示
される場合は、互いの構成例を適宜組み合わせること、及び他の実施の形態に記載された
1または複数の構成例と適宜組み合わせることも可能である。
る。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。
半導体装置の一例として、OSトランジスタで構成される記憶装置について説明する。図
1Aに示す記憶装置100はメモリセルアレイ110、周辺回路120を有する。記憶装
置100には、VDDM、VSSM、Vbg1~Vbg3等の電圧が入力される。電圧V
DDM、VSSMは、それぞれ高電源電圧、低電源電圧である。例えば、電圧VSSMは
接地電位(GND)である。
リセルアレイ110は複数のメモリセル11を有する。一例として、メモリセル11の配
列は32行32列である。周辺回路120は、行デコーダ122、書込み回路124、読
出し回路125、出力回路126を有する。周辺回路120には、データDIN[31:
0]、アドレス信号RA[4:0]、RAB[4:0]、及び各種の制御信号が入力され
る。一例として、記憶装置100のメモリ幅は32ビットであり、データDIN[31:
0]、DOUT[31:0]はそれぞれ書込みデータ、読出しデータである。
n酸化物、In-Ga酸化物、In-Zn酸化物、In-M-Zn酸化物(Mは、Ti、
Ga、Y、Zr、La、Ce、Nd、SnまたはHf)などがある。また、インジウム及
び亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリ
リウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリ
ブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、または
マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。また、本明細
書において、In-M-Zn酸化窒化物などの金属酸化窒化物は、金属酸化物の範疇に含
まれることとする。
結晶部を有する金属酸化物を用いることが好ましい。CAAC-OSとは、c-axis
-aligned crystalline oxide semiconductor
の略称である。CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数の
ナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結
晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間
で格子配列の向きが変化している箇所を指す。nc-OSとは、nanocrystal
line oxide semiconductorの略称である。
タのオフ電流は極めて小さい。例えば、ソースとドレイン間の電圧が3.5V、室温(2
5℃)下において、チャネル幅1μm当たりのオフ電流を1×10-20A未満、1×1
0-22A未満、あるいは1×10-24A未満とすることができる。極小オフ電流は、
ドレイン電流のオン/オフ比が20桁以上150桁以下であることを可能にする。したが
って、OSトランジスタを用いたメモリ素子は、OSトランジスタを介して保持ノードか
らリークする電荷量が極めて少ないので、不揮発性メモリ素子として用いることが可能で
ある。
が大きいことなどから、OSトランジスタは、一般的なSiトランジスタと比較して、ア
バランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因する
ホットキャリア劣化等を抑制できる場合がある。ホットキャリア劣化を抑制できることで
、高ドレイン電圧でOSトランジスタを駆動することができる。
pn接合を有する反転型トランジスタ(代表的には、Siトランジスタ)と比較して短チ
ャネル効果の一つであるDIBL(Drain-Induced Barrier Lo
wering)の影響が小さい。つまり、OSトランジスタは、Siトランジスタよりも
短チャネル効果に高い耐性を有する。
頼性を劣化させずに、チャネル長を縮小できるので、OSトランジスタを用いることで回
路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強ま
るが、上掲したように、OSトランジスタはSiトランジスタよりもアバランシェ崩壊が
起きにくい。
ンジスタよりも厚くすることが可能である。例えば、チャネル長及びチャネル幅が50n
m以下の微細なOSトランジスタであっても、10nm程度の厚いゲート絶縁層を設ける
ことが可能な場合がある。厚いゲート絶縁層によって、ゲート寄生容量を低減することが
できるので、回路の動作速度を向上できる。ゲートリーク電流が低減されるので、静的消
費電力を低減できる。
図1Bに示すように、書込みワード線WWL、読出しワード線RWL、書込みビット線W
BL、読出しビット線RBL、配線PL、BGC1~BGC3に、メモリセル11は電気
的に接続されている。配線PL、BGC1~BGC3には、例えば、電圧VDDM、Vb
g1、Vbg2、Vbg3がそれぞれ入力される。
S1、ノードSNを有する。トランジスタM1~M3はそれぞれ書込みトランジスタ、読
出しトランジスタ、選択トランジスタである。ノードSNは保持ノードである。
L、ノードSN、書込みビット線WBL、及び配線BGC1にそれぞれ電気的に接続する
。トランジスタM2のゲート、ソース、ドレイン及びバックゲートは、ノードSN、読出
しビット線RBL、トランジスタM3のソース、及び配線BGC2にそれぞれ電気的に接
続する。トランジスタM3のゲート、ドレイン及びバックゲートは読出しワード線RWL
、配線PL、BGC3にそれぞれ電気的に接続する。容量素子CS1の第1端子、第2端
子はノードSN、読出しビット線RBLにそれぞれ電気的に接続する。
でデータが読出される。よって、メモリセル11は、原理的に書換え回数に制限はなく、
データの書込み及び読出しを低エネルギーで行え、データ保持に電力を消費しない。トラ
ンジスタM1が極小オフ電流のOSトランジスタであるので、メモリセル11はデータ保
持特性が高い。
とで、トランジスタM1~M3のしきい値電圧(以下、「Vt」と呼ぶ場合がある)を各
々設定することができる。少なくともトランジスタM2にバックゲートを設けることが好
ましい。後述するように、電圧Vbg2によってトランジスタM2のVtを負電圧側にシ
フトさせることで、高いデータ保持特性と、読出しの高速化とが可能となる。
図2にメモリセルアレイ110の回路構成例を示す。配線PLは隣接する2行で共有され
ている。なお、メモリセルアレイ110において、例えば、配線PLは隣接する2列で共
有されてもよい。配線BGC1~BGC3の一部または全部は隣接する2行で共有されて
もよい。
は、読出しビット線RBL<0>等と記載する。読出しビット線RBLと記載した場合は
、任意の読出しビット線RBLを指している。他の要素についても同様である。例えば、
読出しビット線RBL<0>は第0行の読出しビット線を表し、メモリセル11<31,
0>は第31行第0列のメモリセル11を表す。特定のメモリセル11の要素を他のメモ
リセル11の要素と区別するために、符号に行及び列番号を追加した符号を使用する場合
がある。例えば、トランジスタM1<0,0>は、メモリセル11<0,0>のトランジ
スタM1を表す。
周辺回路120は、単一導電型(ここでは、nチャネル型)のトランジスタで構成される
。不純物導入技術によって、シリコンの導電型を制御することは容易である。対照的に、
金属酸化物半導体の導電型の制御は非常に困難である。例えば、インジウムを含む金属酸
化物(例えば、In酸化物)、あるいは亜鉛を含む金属酸化物(例えば、Zn酸化物)で
は、n型半導体は作製できているが、p型半導体は作製できていない。OSトランジスタ
のみで構成された実用化レベルの相補型ロジック回路(CMOSロジック回路とも呼ぶ)
は作製されていない。そのため、周辺回路120には、相補型ロジック回路ではなく、単
一導電型(ここでは、nチャネル型)トランジスタで構成されるロジック回路が用いられ
る。なお、本明細書において、単一導電型トランジスタで構成される回路のことを「単一
導電型回路」と呼ぶ場合がある。
路は、評価期間においてダイナミックノードの電圧を保持する必要がある。Siトランジ
スタはオフ特性が十分でないため、Siトランジスタで構成されるダイナミックロジック
回路は、動作周波数が低すぎると、またはクロック信号が停止すると、ダイナミックノー
ドの電圧が維持されない。これに対し、OSトランジスタで構成されるダイナミックロジ
ック回路(以下、「OSダイナミックロジック回路」と呼ぶ場合がある)は、OSトラン
ジスタは極小オフ電流であるのでダイナミックノードからの電荷リークを抑えることがで
きる。つまり、クロック信号の周波数を必要以上に高くしなくてもよいので、動的消費電
力を抑えることができる。さらに、クロックゲーティング、及びパワーゲーティングが可
能である。実施例1において、このようなOSダイナミックロジック回路の特長を具体的
に説明する。
数を削減できる。OSダイナミックロジック回路には、ダイナミックノードの電圧を保持
するための回路(例えば、キーパー回路)を設ける必要がない。したがって、OSダイナ
ミックロジック回路を周辺回路120に適用することで、記憶装置100の面積を縮小で
きる。
構成を説明する。
図3に示すように、行デコーダ122には、電圧VDDM、VSSM、アドレス信号RA
[4:0]、RAB[4:0]、信号WE、RE、PREN、PREPが入力される。
E、REは記憶装置100の状態を設定する。信号WE、RE共に“L”(低レベル)で
あるとき、記憶装置100はスタンバイ状態である。記憶装置100は、信号WEが“H
”(高レベル)であるとき、データの書込みを行い、信号REが“H”であるときデータ
の読出しを行う。
において、信号PREN、PREPはクロック信号として機能し、ダイナミックノードの
プリチャージまたはプリディスチャージを制御する。
はアドレス信号RA[4:0]、RAB[4:0]をデコードし、アクセス対象となる行
を指定する機能をもつ。ワード線ドライバ132は、デコーダ130が指定する行の書込
みワード線WWLまたは読出しワード線RWLを選択する(「アサートする」とも呼ぶ)
機能をもつ。
デコーダ130は、プリチャージ型パストランジスタロジック回路で構成されており、ト
ランジスタM19、複数の回路20を有する。複数の回路20の配置は高さ4の完全2分
木構造であり、回路20の数は31(=25-1)である。2分木構造の根に設けられて
いる回路20の入力ノードと、電圧VDDM用電源線との間にトランジスタM19は設け
られている。トランジスタM19のゲートは信号PRENが入力される。トランジスタM
19はプルアップ回路として機能する。信号PRENはデコーダ130のイネーブル信号
として機能する。
の電源線についても同様の記載を行う場合がある。
設けられている回路20に電気的に接続されている。回路22<j>(jは0乃至31の
整数)の2個の出力ノードは、書込みワード線WWL<j>、読出しワード線RWL<j
>にそれぞれ電気的に接続する。
20はトランジスタM20、M21で構成されるパストランジスタロジック回路である。
回路20において、ノードA0は入力ノードであり、ノードX1、X0は出力ノードであ
る。トランジスタM20、M21のゲートはアドレス信号RA[4-p]、RAB[4-
p]がそれぞれ入力される。
p]が“H”(=“1”)であるとき、ノードA0とノードX1が導通し、アドレス信号
RA[4-p]が“L”(=“0”)であるとき、ノードA0とノードX0が導通する。
トランジスタM19のVtはダイナミックに変化する。トランジスタM19がオンである
とき、バックゲートにゲートと同じ正電圧が入力され、トランジスタM19のVtは負電
圧側にシフトするので、トランジスタM19の電流駆動能力は向上する。したがって、V
tによる出力電圧の低下(以下、「Vt落ち」と呼ぶ場合がある)を抑えられる。同様に
、トランジスタM20、M21のVtもダイナミックに変化する。
ている。各OSトランジスタのバックゲートとゲートとを電気的に接続することで、デコ
ーダ130の動作速度の向上、及び出力ノードの電圧降下の抑制が可能である。
図5に示すように、回路22はディスチャージ型ダイナミックロジック回路であり、トラ
ンジスタM23~M28、ノードA1、Y1、Y2を有する。ノードA1は、入力ノード
であり、最終段の回路20のノードX0またはX1に電気的に接続される。ノードY1、
Y2はダイナミックノードであり、それぞれ、書込みワード線WWL、読出しワード線R
WLが電気的に接続されている。
M28のゲートは信号REが入力され、トランジスタM26、M27のゲートは信号WE
が入力される。トランジスタM23~M28のバックゲートはそれぞれゲートに電気的に
接続されている。バックゲートとゲートとが電気的に接続されたOSトランジスタで回路
22を構成することで、Vt制御用の電圧を外部から入力することなく、動作速度を向上
できる。
M線」と呼ぶ。)との間に並列に電気的に接続されている。トランジスタM24、M26
は、ノードY2とVSSM線との間に並列に電気的に接続されている。トランジスタM2
7はノードA1とノードY1の導通を制御し、トランジスタM28はノードA1とノード
Y2の導通を制御する。
である期間は評価期間である。ディスチャージ期間は、ノードY1、Y2の電圧は“L”
に初期化される。具体的には、トランジスタM23、M24はオンであるので、ノードY
1、Y2それぞれに電圧VSSMが入力される。よって、ディスチャージ期間では、書込
みワード線WWL、読出しワード線RWLは非選択状態である。
WEまたはREが“H”になると回路22はアクティブになり、ノードA1の論理に応じ
てノードY1またはノードY2の論理は決定される。具体的には、信号WEが“H”であ
る場合、書込みワード線WWLが選択状態であるか非選択状態であるかが決定される。他
方、信号REが“H”である場合、読出しワード線RWLが選択状態であるか非選択状態
であるかが決定される。
、非選択状態が維持される。書込みワード線WWLはノードA1に導通されるため、ノー
ドA1の電圧が“H”であれば選択状態になり、ノードA1の電圧が“L”であれば非選
択状態が維持される。信号REが“H”である場合、書込みワード線WWLは電圧VSS
Mが入力されるので、非選択状態が維持される。読出しワード線RWLはノードA1に導
通されるため、ノードA1の電圧が“H”であれば選択状態になり、ノードA1の電圧が
“L”であれば非選択状態が維持される。
書込み回路124において、図5に示す回路24が書込みビット線WBLごとに設けられ
ている。回路24は、ノードA3、Y3、トランジスタM41~M44を有する。
乃至31の整数)において、ノードA3はデータDIN[i]が入力され、ノードY3は
書込みビット線WBL<i>に電気的に接続する。
れている。トランジスタM42のゲートがノードA3であり、トランジスタM41のドレ
インとトランジスタM42のソースとの接続ノードがノードY3である。トランジスタM
41、M43、M44のゲートは信号PREP、PREN、WEがそれぞれ入力される。
トランジスタM41~M44において、バックゲートとゲートとは電気的に接続されてい
る。バックゲートとゲートが電気的に接続されているOSトランジスタで回路24を構成
することで、Vt制御用の電圧を外部から入力することなく、回路24の動作速度を向上
できる。
クノードである。信号PREP、PRENは回路24のクロック信号として機能する。信
号PREPが“H”である期間がディスチャージ期間であり、信号PREPが“L”であ
る期間が評価期間である。ディスチャージ期間では、ノードY3に電圧VSSMを入力し
て、ノードY3を放電している。評価期間において、信号WEが“H”になることで、ノ
ードY3の論理はノードA3と同じ論理になる。つまり、“H”の信号WEが入力される
と、回路24はデータDINを書込みビット線WBLに入力する。
読出し回路125には、読出しビット線RBLごとに回路25(図5参照)が設けられて
いる。回路25はトランジスタM51~M54、ノードA4、Y4を有する。ノードA4
は入力ノードであり、読出しビット線RBLに電気的に接続されている。ノードY4は出
力ノードであり、読出しビット線RBLから読出されたデータROを出力する。ノードY
4は、出力回路126に設けられている回路26に電気的に接続されている。後述するよ
うに、回路26は、出力バッファ回路として機能する。
に接続されている。トランジスタM51のドレインとトランジスタM53のソースとの接
続ノードがノードY4である。トランジスタM51のゲートはノードA4と電気的に接続
され、トランジスタM52、M53のゲートには信号CRE、CREBがそれぞれ入力さ
れる。信号CREと信号CREBは互いに反転関係にある。トランジスタM51、M52
のバックゲートは、電圧BGR1、BGR2用の電源線に電気的に接続される。トランジ
スタM53において、バックゲートとゲートとが電気的に接続されている。
信号RSTが入力される。トランジスタM54は、ノードA4と電圧VCH用電源線との
導通を制御する。トランジスタM54はノードA4の電圧を初期化するリセット回路とし
て機能する。信号RSTはノードA4の初期化を制御する。トランジスタM54がオンに
なると、ノードA4は電圧VCHに固定される。ノードA4の初期化動作は、読出しビッ
ト線RBLをディスチャージして、読出しビット線RBLの電圧を“L”にするための動
作である。よって、電圧VCHは電圧VDDMよりも低く、低電圧(例えば、電圧VSS
Mと等しい電圧)である。
ードである。信号CRE、CREBは回路25のクロック信号として機能する。信号CR
EBが“H”である期間がチャージ期間であり、信号CREBが“L”である期間が評価
期間である。チャージ期間ではノードY4に電圧VDDMが入力される。評価期間ではト
ランジスタM53はオフであり、トランジスタM52はオンであるので、ノードY4の電
圧はノードA4の電圧に応じて変化する。具体的には、ノードA4の電圧が“H”/“L
”であるとき、ノードY4の電圧は“L”/“H”である。
を向上するためである。少なくともトランジスタM51のバックゲート電圧を調節できる
ことが好ましい。例えば、トランジスタM51のオン電流特性を向上させるため、電圧B
GR1は電圧VSSM以上であることが好ましい。トランジスタM51のVtを負電圧側
にシフトすることで、評価期間において、ノードY4の電圧がデータ判定可能な電圧にな
るまでの時間を短縮できる。例えば、信号CREとして供給される”H”と同じ電圧、ま
たは電圧VDDMと同じ電圧を、電圧BGR1に用いることで、回路25で使用する電圧
数を増やさない。
M51、M52双方のオン電流特性を向上させることで、ノードY4の電圧がデータ判定
可能な電圧になるまでの時間をさらに短縮できる。
出力回路126は、32個の回路26を有する。回路26はデータROからデータDOの
生成、及びデータDOの一時的な保持を行う。図6Aに示すように、回路26はノードA
5、A6、B5、B6、Y5、トランジスタM60~M67、容量素子CO1、CO2を
有する。回路26は、電圧VDDM、VDDM1~VDDM3、VSSM、VSSM1~
VSSM3、VBGINV、VBGO、VBGDD、VBGSS、信号SGD1、SGD
2が入力される。ノードA5は回路25のノードY4と電気的に接続される。例えば、電
圧VDDM3は高電源電圧であり、電圧VDDM1は電圧VDDM2よりも高い電圧であ
る。電圧VSSM1~VSSM3は低電源電圧である。本実施の形態では、電圧VDDM
を3.3V、電圧VDDM1を4.0V、電圧VDDM2を1.0V、電圧VDDM3を
5.0Vとする。また、電圧VSSM、電圧VSSM1、電圧VSSM2、および電圧V
SSM3を0Vとする。
は、データROを反転し、データROBを生成する。トランジスタM61は、ダイオード
接続構造であり、かつバックゲートは電圧VBGINVが入力される。トランジスタM6
0においてゲートとバックゲートとが電気的に接続されている。トランジスタM60のゲ
ートはノードA5に電気的に接続され、データROが入力される。ノードB5は、インバ
ータ回路26Aの出力ノードである。
ことで、インバータ回路26Aの動作速度を向上できる。なお、トランジスタM61のバ
ックゲートをゲートに電気的に接続して、Vtをダイナミックに変化させてもよい。
する。出力バッファ回路26Bは、差動入力、容量結合型のバッファ回路である。容量素
子CO1の2個の端子は、ノードA5、A6にそれぞれ電気的に接続され、容量素子CO
2の2個の端子は、ノードB5、B6にそれぞれ電気的に接続される。ノードA6、B6
は、トランジスタM66、M67のゲートにそれぞれ電気的に接続される。トランジスタ
M66のソースとトランジスタM67のドレインとの接続ノードが、ノードY5である。
トランジスタM63、M65のゲートは信号SGD1、SGD2が入力される。トランジ
スタM62~M65のバックゲートは電圧VBGOが入力され、トランジスタM66、M
67のバックゲートは電圧VBGDD、VBGSSがそれぞれ入力される。
として機能する。トランジスタM63、M65は、ノードA6、B6を初期化するリセッ
ト回路としてそれぞれ機能する。トランジスタM66、M67によって、ノードA6、B
6の電圧に応じた信号をノードY5から出力するバッファ回路が構成される。
ファ回路26Bの駆動能力の向上と、安定した動作と、を実現できる。図6Aの例ではト
ランジスタM62~M65のバックゲートにそれぞれ電圧VBGOを入力しているが、一
部のバックゲートに別の電圧を入力してもよい。または、トランジスタM62~M67の
一部のトランジスタにおいて、ゲートとバックゲートとを電気的に接続してもよい。
る。具体的には、ノードA6、B6に初期電圧を入力する。信号SGD1、SGD2を“
H”にして、トランジスタM63、M65をオンにする。例えば、信号SGD1を7.0
V、信号SGD2を3.3Vにする。すると、ノードA6に電圧VDDM1(4.0V)
が供給され、ノードB6に電圧VDDM2(1.0V)が入力される。初期化動作によっ
てトランジスタM66をオン、トランジスタM67をオフになるように、電圧VDDM1
、VDDM2、VBGDD、VBGSS等が設定される。
L”の信号CREが回路25に入力され、ノードA5は“H”のデータROが入力されて
いる。よって、ノードB5は電圧VSSM3が入力される。
5がオフになり、ノードA6、B6の初期化が終了する。初期化動作後は、ノードA5と
ノードA6間、ノードB5とノードB6間はそれぞれ容量結合しているので、ノードA5
、B5の電圧に応じて、ノードA6、B6の電圧はそれぞれ変化する。ノードA5に入力
されるデータROが“H”から“L”に変化すると、ノードA6の電圧が低下してトラン
ジスタM66がオフになる。また、トランジスタM60がオフになり、ノードB5の電圧
が上昇する。すると、ノードB6の電圧も上昇し、トランジスタM67がオンになり、ノ
ードY5はデータDOとして“L”(電圧VSSM)を出力する。逆に、ノードA5にデ
ータROとして“H”が入力されると、ノードY5はデータDOとして“H”を出力する
。
と、データDOとして電圧VDDMからトランジスタM66のVtだけ低下した電圧が出
力される。電圧VDDM1を電圧VDDMよりも大きくすることで、ノードA5に“H”
が入力された時のデータDOの電圧低下を抑えることができる。また、ノードA5とノー
ドA6を容量素子CO1で分離し、かつ、上記の初期化動作を行なうことで、実動作時に
ノードA5の充放電でデータDOの出力を切り替えることができる。同様にノードB5と
ノードB6を容量素子CO2で分離し、かつ、上記の初期化動作を行なうことで、実動作
時にノードB5の充放電でデータDOの出力を切り替えることができる。すなわち、ノー
ドA6およびノードB6の充放電が不要になるため、回路26の動作速度の向上が可能で
ある。
図7、図8は、記憶装置100の動作例を説明するタイミングチャートである。なお、図
8において、tWCYは書込みサイクル時間であり、tWPWは書込みパルス幅であり、
tRCYは読出しサイクル時間であり、tRACは読出しアクセス時間である。(a1)
、(a2)、(a3)はアドレスであり、(/a1)、(/a2)、(/a3)は(a1
)、(a2)、(a3)の反転アドレスである。データRO[31:0]は、読出し回路
125がメモリセルアレイ110から読み出したデータである。データ(a1)はアドレ
ス(a1)のメモリセル11に書き込まれるデータであり、データ(a2)は、アドレス
(a2)のメモリセル11から読み出されたデータである。
初期化動作は、書込み動作及び読出し動作が可能な状態に記憶装置100を設定するため
の動作であり、例えば、電源投入後に実行される。具体的には、読出しビット線RBL、
並びに回路26のノードA6、B6それぞれに初期電圧が入力される。
WE、REは“L”である。回路25において、読出しビット線RBLに電圧VCHが入
力される。回路25において、トランジスタM53はオンになり、ノードY4は電圧VD
DMに固定される。よって、読出し回路125は、データRO[31:0]として、ff
ffffff(16進法)を出力する。回路26のノードA6、B6には、電圧VDDM
1、VDDM2が入力される。信号SGD1、SGD2が“L”になると、記憶装置10
0はスタンバイ状態になる。
図8を参照して、書込み動作の一例を説明する。信号WE、REはそれぞれ“H”(“1
”)、“L”(“0”)である場合、記憶装置100は書込み動作を実行する。
る。信号PREPは“H”である。書込みワード線WWL<0>~WWL<31>には行
デコーダ122によって電圧VSSMが入力され、書込みビット線WBL<0>~WBL
<31>には書込み回路124によって電圧VSSMが入力される。書込み動作の間、行
デコーダ122は読出しワード線RWL<0>~RWL<31>を電圧VSSに固定する
。
まれる。信号PREP、PRENは“L”、“H”である。書込み回路124によって、
書込みビット線WBL<0>~WBL<31>にデータDIN[0]~DIN[31]が
それぞれ書き込まれる。行デコーダ122はアクティブになり、アドレス信号RA[4:
0]、RAB[4:0]をデコードする。例えば、アドレス(a1)が“00001”で
ある場合、行デコーダ122は書込みワード線WWL<1>に“H”の選択信号を出力す
る。よって、メモリセル11<1,0>~11<1,31>は選択状態になる。トランジ
スタM1<1,0>~M1<1,31>はオンになり、データDIN[0]~DIN[3
1]はノードSN<1,0>~SN<1,31>にそれぞれ書き込まれる。信号PREP
、PRENが“H”、“L”になると、書き込み動作の1サイクルが終了し、全てのメモ
リセル11が非選択状態になる。
図8を参照して、読出し動作の一例を説明する。信号WE、REは“L”、“H”である
場合、記憶装置100は読出し動作を実行する。
ャージが行われる。信号PREP、RST、CRE、CREBはそれぞれ“H”、“H”
、“L”、“H”である。読出しワード線RWL<0>~RWL<31>は行デコーダ1
22によって電圧VSSMに固定される。読出しビット線RBL<0>~RBL<31>
は読出し回路125によって電圧VCHに固定され、回路25の出力ノード(ノードY4
)は、電圧VDDMに固定される。なお、書込みワード線WWL<0>~WWL<31>
は、読出し動作の間、行デコーダ122によって電圧VSSに固定される。
P、PRENは“L”、“H”である。行デコーダ122はアクティブになり、アドレス
信号RA[4:0]、RAB[4:0]をデコードする。例えば、アドレス(a2)が“
00010”である場合、行デコーダ122は読出しワード線RWL<2>に“H”の選
択信号を出力して、メモリセル11<2,0>~11<2,31>を選択状態にする。ト
ランジスタM3<2,0>~M3<2,31>がそれぞれオンになり、メモリセル11<
2,0>~11<2,31>の保持データは、読出しビット線RBL<0>~RBL<3
1>にそれぞれ書き込まれる。読出し回路125は、読出しビット線RBL<0>~RB
L<31>のデータを読出し、データRO[31:0]として、出力回路126に出力す
る。より具体的には、読出しビット線RBLの電圧に応じて、回路25のノードY4の電
圧が決定する。ノードY4の電圧に応じて、回路26は、データDOとして“0”(“L
”)または“1”(“H”)を出力する。読出しアクセス時間tRACは、信号CREお
よびPRENがそれぞれ“L”から“H”に遷移してから、ノードY4の電圧が“0”ま
たは“1”であるかが確定するまでの時間である。
読出し動作での読出しビット線RBL、ノードY4の出力波形を模式的に示す。
放電される。読出しビット線RBLの寄生容量は比較的大きいため、読出しビット線RB
Lへの一定電圧の入力を、充電ではなく放電によって行うことは、読出し速度の向上に有
効である。信号RSTが“L”になるとトランジスタM54はオフになり、読出しビット
線RBLは電気的に浮遊状態になる。信号RSTが“H”である間、トランジスタM53
はオンであるため、ノードY4にデータ“1”(“H”)が書き込まれる。
スタM3はオンになる。ノードSNにデータ“0”が書き込まれている場合は、トランジ
スタM2はオフであるため、読出しビット線RBL、ノードY4の電圧は変化しない。つ
まり、データROとして“1”(“H”)が維持される。
ある。したがって、トランジスタM2のドレイン電流によって、読出しビット線RBLが
充電される。ノードSNは読出しビット線RBLと容量結合しているので、読出しビット
線RBLの電圧の上昇に伴い、ブートストラップ効果によりノードSNの電圧も上昇する
。そのため、トランジスタM2のドレイン電流は増加し、読出しビット線RBLの充電が
加速される。やがて、トランジスタM52がオンになると、ノードY4は放電され、デー
タROは“0”(“L”)になる。
い。よって、データDOも反転データである。データDOとメモリセル11の保持データ
の論理を同じにするためには、データROを反転できるように回路26の回路構成を変更
すればよい。例えば、ノードB5を容量素子CO1に電気的に接続し、ノードA5を容量
素子CO2に電気的に接続する。
ビット線RBLの電圧は点線で示すように変化する。この場合、ブートストラップ効果は
得られないため、読出しビット線RBLの充電速度は遅い。読出しワード線RWLが選択
状態である期間に、読出しビット線RBLはデータ判定可能な電圧に昇圧されない場合も
ある。つまり、ブートストラップ効果を用いることで、読出しアクセス時間tRACの短
縮、読出しエラーの低減が可能である。
フトさせ、オン電流特性を向上させることが好ましい。この場合、非選択メモリセル11
から読出しビット線RBLへのリーク電流の増加が問題になる。非選択メモリセル11か
らのリーク電流は、データ保持時間を短くするだけでなく、データの読出しエラーの原因
となる。そのため、トランジスタM3はオン電流特性よりもオフ電流特性を優先し、電圧
Vbg3は電圧Vbg2よりも低くする。
のため、電圧Vbg1は電圧Vbg3と等しいか、より低いことが好ましい。
化するが、ブートストラップ効果により、読出しビット線RBLの電圧のVt落ちを防ぐ
ことが可能である。つまり、メモリセル11にブートストラップ効果を備える3T1C型
ゲインセルを適用することで、高いデータ保持特性と高動作速度とが実現されている記憶
装置100を提供することができる。さらに、読出し回路125に充電型ダイナミックロ
ジック回路を採用することは、読出しアクセス時間tRACの短縮に有効である。
図10に、ブートストラップ効果を備えるメモリセルの他の構成例を示す。図10に示す
メモリセル12はメモリセル11の変形例であり、トランジスタM5~M7、容量素子C
S5、ノードSN、ノードN6を有する。トランジスタM5~M7は、書込みトランジス
タ、読出しトランジスタ、選択トランジスタである。トランジスタM5~M7のバックゲ
ートは、配線BGC1~BGC3に電気的に接続される。容量素子CS5の第1端子、第
2端子は、ノードSN、N6に電気的に接続される。ノードN6は、トランジスタM6と
トランジスタM7との接続ノードである。電圧Vbg1~Vbg3はメモリセル11と同
様に設定される。
と、トランジスタM7がオンになる。ノードSNで“1”を保持しているとき、ノードN
6はトランジスタM6のドレイン電流により充電される。よって、ブートストラップ効果
により、ノードN6の電圧の上昇に合わせて、ノードSNの電圧も上昇する。その結果、
読出しビット線RBLの電圧上昇が加速される。
ため、作製コストを低減できる。相補型回路は、ラッチアップしないように設計する必要
があるが、記憶装置100はラッチアップから解放されるため、レイアウトの自由度が高
く、パターンを高密度に配置することができる。
ジスタ数は少ない。周辺回路120のトランジスタ数の削減は、記憶装置100の小型化
、低消費電力化に有効である。表1に、周辺回路120のトランジスタ数と、非特許文献
2のOS記憶装置の周辺回路のトランジスタ数の比較を示す。なお、周辺回路120の3
2本のビット線あたりのトランジスタ数は、読出し回路125のトランジスタ数であり、
出力回路126のトランジスタは含まれない。非特許文献2の周辺回路は、CMOSスタ
ティックロジック回路で構成されている。非特許文献2のトランジスタ数は、行デコーダ
122、書込み回路124、読出し回路125に対応するCMOSスタティックロジック
回路のトランジスタ数の概算値である。
、低消費電力、及びトランジスタ数の低減が実現されたOS記憶装置を提供することが可
能である。後述の実施例2において、本実施の形態のOS記憶装置の具体的な性能を説明
する。
OSトランジスタの製造技術はCMOS製造技術と互換性があり、OSトランジスタが用
いられた単一導電型記憶装置はCMOSロジック回路上に積層することができる。本実施
の形態では、Siトランジスタが用いられたCMOS回路と、OSトランジスタが用いら
れた単一導電型回路とを有する半導体装置について説明する。
えば、128ビット乃至1Mビット)記憶装置に好適である。
05に、実施の形態1の記憶装置が用いられる。図11は、AP200のチップの模式図
である。AP200は、システムオンチップである。AP200を構成するチップは、C
MOSトランジスタ層221とOSトランジスタ層222との積層構造をもつ。CMOS
トランジスタ層221には、AP200を構成する各種の機能回路、例えば、CPU21
0、バス211、周辺回路213、215、入出力インターフェース回路217が設けら
れている。周辺回路213、215には、電源回路、通信回路、画像処理回路、音響処理
回路などが設けられる。
み記憶装置205の数は単数でもよい。組み込み記憶装置205と、CPU210等との
データのやり取りは、バス211を介してCPU210で行われる。組み込み記憶装置2
05は、例えば、AP200の設定データを記憶する。このような用途では、外付けのE
EPROMチップを使用することができるが、組み込み記憶装置205を用いることは、
AP200の低コスト化、小型化、低消費電力化等に有効である。
る。例えば、2層のOSトランジスタ層222を設けた場合、下層に、組み込み記憶装置
205の周辺回路を設け、上層にメモリセルアレイを設ける。または、下層に周辺回路お
よびメモリセルアレイを設け、上層にメモリセルアレイを設ける。
ッサに限定されない。マイクロコントローラユニット(MCU)、CPU、GPU、FP
GA、撮像装置、表示装置など各種の半導体装置に、実施の形態1の記憶装置を設けるこ
とができる。
。組み込み記憶装置235には実施の形態1の記憶装置を用いることができる。演算処理
装置230は、バスインターフェース(I/F)231、複数の処理エンジン(PE、P
rocessing Engine)233をさらに有する。バスI/F231を介して
、演算処理装置230と外部記憶装置239間のデータ伝送が行われる。外部記憶装置2
39には、例えば、DRAM、フラッシュメモリ、SRAMなどが用いられる。
装置235はOSトランジスタ層に設けられ、バスI/F231、PE233はCMOS
トランジスタ層に設けられる。PE233はSiトランジスタが用いられたCMOSロジ
ック回路で構成され、演算処理を行う。図12Bに示すように、組み込み記憶装置235
はPE233に積層されている。組み込み記憶装置235はメモリセルアレイ236、周
辺回路237を有する。メモリセルアレイ236、周辺回路237はOSトランジスタで
構成される。組み込み記憶装置235はトランジスタ数が少ないため、占有面積を大幅に
増やすことなくPE233に積層することが可能である。図12Bに示す制御回路224
は、CMOSロジック回路で構成される。制御回路224は、例えば、組み込み記憶装置
235の制御信号の生成、およびPE233とバスI/F231との間のデータ伝送の制
御を行う。
で並列演算処理を効率よく行うためには、低消費電力、高動作速度、かつ高書換え耐性の
組み込み記憶装置が求められている。組み込み記憶装置235はこのような要求を満たす
ことが可能である。PE233に近接して組み込み記憶装置235を設けることで、デー
タ伝送に要する時間および電力を低減でき、かつPE233を高効率で動作させることが
できる。低消費電力で高性能な演算処理装置230を提供することができるため、演算処
理装置230は、科学技術計算、機械学習(例えば、深層学習)等に適しており、例えば
、機械学習用のアクセラレータとして用いることができる。
010は、様々な電子機器に組み込むことができる。
種センサ(赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャ
イロセンサなど)、および移動機構などを備える。プロセッサチップ7010は、これら
周辺装置を制御する。
る。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。
ロボット7100は、マイクロホンを介して入力されたオーディオ信号を解析し、必要な
オーディオ信号をスピーカから発することができる。ロボット7100は、マイクロホン
、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
00は、移動機構を用いて移動する機能を有する。ロボット7100は、カメラを用いて
周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することがで
きる。
能を有する。プロセッサチップ7010はこれら周辺機器を制御する。例えば、プロセッ
サチップ7010は、カメラで撮影した画像データを解析し、移動する際の障害物の有無
などを察知することができる。
ラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット
7140には、タイヤ、吸い込み口等が備えられている。掃除ロボット7140は自走し
、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。例えば
、プロセッサチップ7010は、カメラが撮影した画像を解析し、壁、家具または段差な
どの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡
まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
ば、プロセッサチップ7010は、ナビゲーション情報、速度、エンジンの状態、ギアの
選択状態、ブレーキの使用頻度などのデータに基づいて、自動車7160の走行状態を最
適化するための制御を行う。
7210、PC(パーソナルコンピュータ)7220、7230、ゲーム機7240、7
260等に組み込むことができる。例えば、TV装置7200に内蔵されたプロセッサチ
ップ7010は画像エンジンとして機能させることができる。例えば、プロセッサチップ
7010は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。スマート
フォン7210は、携帯情報端末の一例である。スマートフォン7210は、マイクロホ
ン、カメラ、スピーカ、各種センサ、および表示部を有する。プロセッサチップ7010
によってこれら周辺機器が制御される。
30には、キーボード7232、およびモニタ装置7233が無線又は有線により接続可
能である。ゲーム機7240は携帯型ゲーム機の例である。ゲーム機7260は据え置き
型ゲーム機の例である。ゲーム機7260には、無線または有線でコントローラ7262
が接続されている。コントローラ7262に、プロセッサチップ7010を組み込むこと
もできる。
図14A、図14Bを参照して、OSトランジスタの構成例を説明する。図14A、図1
4Bの左側にOSトランジスタのチャネル長方向の断面図を示し、右側にOSトランジス
タのチャネル幅方向の断面図を示す。
021上に形成されている。OSトランジスタ5001は、絶縁層5028、5029で
覆われている。OSトランジスタ5001は、絶縁層5022~5031、金属酸化物層
5011~5013、導電層5050~5054を有する。
スパッタリング法、分子線エピタキシー法(MBE法)、パルスレーザアブレーション法
(PLA法)、化学気相堆積法(CVD法)、原子層堆積法(ALD法)などの各種の成
膜方法を用いることができる。CVD法には、プラズマCVD法、熱CVD法、有機金属
CVD法などがある。
すように、金属酸化物層5010は金属酸化物層5011、金属酸化物層5012、金属
酸化物層5013の順に積層している部分を有する。OSトランジスタ5001がオン状
態のとき、チャネルは金属酸化物層5012に主に形成される。
ドレイン電極として機能する一対の電極は、導電層5051、5052で構成される。金
属酸化物層5010、導電層5050~5052はそれぞれバリア層として機能する絶縁
層5031に覆われている。バックゲート電極は導電層5053と導電層5054との積
層で構成される。OSトランジスタ5001はバックゲート電極を有さない構造としても
よい。後述するOSトランジスタ5003も同様である。ゲート(フロントゲート)側の
ゲート絶縁層は絶縁層5027で構成され、バックゲート側のゲート絶縁層は、絶縁層5
024~5026の積層で構成される。
酸化物層5010は、例えば、金属酸化物層5011または金属酸化物層5013のない
2層構造とすることができるし、金属酸化物層5011~5013の何れか1層で構成し
てもよい。または、金属酸化物層5010を4層以上の金属酸化物層で構成してもよい。
した多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデ
ン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジ
ウム等の金属、または上述した金属を成分とする金属窒化物(窒化タンタル、窒化チタン
、窒化モリブデン、窒化タングステン)等がある。また、インジウム錫酸化物、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができ
る。
ル層)とし、導電層5054は、導電層5053よりも導電率の高い導電層(例えばタン
グステン層)とすることが好ましい。このような構造であることで、導電層5053と導
電層5054の積層は配線としての機能と、金属酸化物層5010への水素の拡散を抑制
する機能とをもつ。
ウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン
、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層5021~5031はこ
れらの絶縁材料でなる単層、または積層して構成される。絶縁層5021~5031を構
成する層は、複数の絶縁材料を含んでいてもよい。
酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
下、バリア層)によって金属酸化物層5010が包み込まれる構造であることが好ましい
。このような構造であることで、金属酸化物層5010から酸素が放出されること、金属
酸化物層5010への水素の侵入を抑えることができるので、OSトランジスタ5001
の信頼性、電気特性を向上できる。例えば、絶縁層5031をバリア層として機能させ、
かつ絶縁層5021、5022、5024の少なくとも1つをバリア層と機能させればよ
い。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガ
リウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウ
ム、窒化シリコンなどの材料で形成することができる。
、主に、ゲート電極の構造が異なる。絶縁層5028、5031に形成された開口部に、
金属酸化物層5013、絶縁層5027、導電層5050が設けられている。つまり、こ
の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、開口部の大き
さによって、ゲート電極幅を制御できるため、チャネル長の短いOSトランジスタの作製
が容易である。さらに、ゲート電極(5050)がゲート絶縁層(5027)を介してソ
ース電極およびドレイン電極(5051、5052)と重なる領域を有していないので、
ゲート-ソース間の寄生容量、ゲートードレイン間の寄生容量が低減され、周波数特性が
向上される。
図15Aに示すように、4段シフトレジスタ180はシフトレジスタ181_1~181
_4を有し、クロック信号φ1~φ4、電圧VDDD、VSSSが入力される。シフトレ
ジスタ181_1はOSダイナミックロジック回路であり、トランジスタM81~M86
、ノードIN、Y8、Y9を有する。ノードY8、Y9はダイナミックノードである。ト
ランジスタM83のゲートが入力ノードであり、ノードY9が出力ノードである。ノード
Y9は、シフトレジスタ181_2の入力ノードに電気的に接続される。トランジスタM
81はOSトランジスタであり、トランジスタM81~M86のチャネル形成領域は、結
晶性In-Ga-Zn酸化物層で形成されている。シフトレジスタ181_2~181_
4は、シフトレジスタ181_1と同じ回路構成である。
DDDは0V、3.3Vである。クロック信号φ1~φ4の“L”、“H”は0V、5.
0Vである。図15Bにおいて、信号INはノードINに入力されるパルス信号であり、
信号OUT1~OUT4は、シフトレジスタ181_1~181_4の出力信号である。
信号INは、シフトレジスタ181_1~181_3によって順次シフトされる。シフト
レジスタ181_3がシフトしたパルス信号を出力し、クロック信号φ4が立ち下がった
ときに、クロック信号φ1~φ4、電圧VDDDの入力を停止する。1秒後、クロック信
号φ1~φ4、電圧VDDDを再入力すると、シフトレジスタ181_4は、シフトされ
たパルスを出力する。つまり、パワーゲーティング後に4段シフトレジスタ180は正常
に動作した。これは、パワーゲーティングの間に、シフトレジスタ181_1~181_
4のノードY8、Y9の電圧が保持されているためである。
イナミックノードの電圧を保持するための回路を設けなくとも、パワーゲーティングが可
能であることが示された。
メモリセル11、19について、シミュレーションによってデータ“1”の読出しアクセ
ス時間tRACを計算した。図16に計算結果を示す。トランジスタM1~M3のW/L
(チャネル幅/チャネル長)は、60nm/60nmである。容量素子CS1の容量は1
.2fFである。トランジスタM1~M3のバックゲート電圧(Vbg1~Vbg3)は
、-5V、8V、2Vであり、電圧VSSM、VDDMは0V、3.3Vである。作製プ
ロセスのパラメータはティピカル(Typical)値であり、温度は室温(R.T.)
である。
VSSM線に電気的に接続している。この点以外は、メモリセル11と同じ構成である。
読出しワード線RWLが選択状態になっても、メモリセル19には、ブートストラップ効
果は生じない。他方、メモリセル11にはブートストラップ効果が発生するため、メモリ
セル11の読出しアクセス時間tRACは33%短縮する。このように、ブートストラッ
プ効果によって、ノードSNを昇圧することは、読出し速度の向上に非常に有効である。
ジスタのチャネル形成領域は結晶性In-Ga-Zn酸化物層で形成した。図17A、図
17Bは、作製した記憶装置100の室温でのシュムプロット(VDDM/VH 対 t
WPW)、(VDDM/VH 対 tRAC)をそれぞれ示す。電圧VHは、制御信号(
WE、RE、PREP等)の“H”の電圧である。メモリセル11のトランジスタM1~
M3のバックゲート電圧は、-7V、5V、0Vである。回路25のトランジスタM51
、M52のバックゲート電圧は5Vである。電圧VDDM/VHが3.3V/5.0Vの
ときパルス幅tWPW、読出しアクセス時間tRACはそれぞれ20ns、45nsであ
る。つまり、書き込み/読出し時間は20ns/45nsを達成でき、かつ、書込み/読
出しエネルギーは97.9pJ/58.6pJを達成できている。
2T1Cゲインセルであるテスト回路15を用いて、環境温度が室温(27℃)の場合の
書込み/読出し(書き換え)サイクル試験を行った。図18Aに示すように、テスト回路
15は、トランジスタM11、M12、容量素子CS11、ノードSN、書込みワード線
WWL、読出しワード線RWL、書込みビット線WBL、読出しビット線RBL、配線P
Lを有する。トランジスタM11は書込みトランジスタであり、トランジスタM12は読
出しトランジスタである。トランジスタM11、M12はバックゲートを有するOSトラ
ンジスタであり、チャネル形成領域は結晶性In-Ga-Zn酸化物層で形成される。ト
ランジスタM11、M12のW/Lは、500nm/500nm、60nm/60nmで
ある。
定され、トランジスタM12のバックゲートは電気的に浮遊状態である。読出しビット線
RBLに1.8V、配線PLに0Vの電圧が入力される。書込みサイクル、読出しサイク
ルでのパルス幅tWPWはそれぞれ10ns、100nsである。書込みワード線WWL
の“H”/“L”は3.3V/0V、書込みビット線WBLの“H”/“L”は1.8V
/0Vである。
“1”(または“0”)の書込みサイクル数の累積が10のn乗(nは0乃至14の整数
)になる毎に、読出しサイクルを実行した。読出しサイクルでは、先ず、データ“1”ま
たは“0”をノードSNに書込み、次いで、データ読出し動作を繰り返し、トランジスタ
M12のIPL-VRWL特性を測定した。IPLは、配線PLを流れる電流であり、V
RWLは読出しワード線RWLの電圧である。電圧VRWLを、データ“1”の読出しサ
イクルでは-3.0Vから1.0Vに+0.05Vずつ変化させ、データ“0”の読出し
サイクルでは0Vから4.0Vに+0.05Vずつ変化させた。図18Bは、データ“1
”/“0”がノードSNで保持されているときのIPL-VRWL特性曲線を示す。平方
根外挿法を用いて、測定したIPL-VRWL特性曲線から、トランジスタM12のVt
をそれぞれ計算した。図18Cに計算結果を示す。データ“1”を保持しているときと、
データ“0”を保持しているときのVtの差は、1014書込みサイクル後で約2.5V
である。したがって、1014書込みサイクル後でも、十分なマージンで2つの状態を互
いに区別できている。
14サイクルに耐えることができ、これは高書換え耐性を意味する。
図19Aに示すテスト回路16を用いて、環境温度が85℃の場合の書込み/読出し(書
き換え)サイクル試験を行った。テスト回路16は、テスト回路15と同様の2T1Cゲ
インセルである。テスト回路16とテスト回路15の違いは、トランジスタM12に換え
て、pチャネル型のSiトランジスタ(バルクトランジスタ)であるトランジスタM13
を用いる点である。トランジスタM12と同様に、トランジスタM13も読出しトランジ
スタとして機能する。
ックゲートは-3Vに固定されている。読出しビット線RBLに0V、配線PLに1.2
Vの電圧が入力される。書込みワード線WWLの“H”/“L”は2.5V/-0.8V
、書込みビット線WBLの“H”/“L”は1.2V/0Vである。
ータ“1”または“0”をノードSNに交互に書込んだ。
至14の整数)になる毎に、読出しサイクルを実行した。テスト回路16を用いた書込み
/読出しサイクル試験では、読出しサイクル実行時にIPLを測定し、IPLの値からノ
ードSNの電圧VSNを算出した。
を保持しているときのVSNは0.63V、データ“0”を保持しているときのVSNは
0.01Vであった。データ“1”を保持しているときのVSNと、データ“0”を保持
しているときのVSNの差は、約0.62Vである。したがって、1014書込みサイク
ル後でも、2つの状態を互いに区別できている。
を用いた記憶装置100は1014サイクルに耐えることができ、これは高書換え耐性を
意味する。
図20Aは、テスト回路15を用いた記憶装置100の顕微鏡写真を示す。なお、図20
Aには出力回路126は示されていない。
のスタティック電力(スタンバイ電力)は9.9nWであり、書き込み動作および読み出
し動作でのアクティブ電力は、97.9μW/MHzおよび258.6μW/MHzであ
る。回路25の負荷容量が10fFであると想定した場合、アクティブ電力は123.6
W/MHzと計算される。メモリセルアレイ110の記憶容量を1Mbitに拡張した場
合、上記スタンバイ電力と、計算したアクティブ電力とから、アクティブ電力は133.
7μW/MHzであると見積もられる。したがって、記憶装置100は低消費電力である
。
60nm OSトランジスタ プロセスによって、1kビット OS記憶装置を作製した
。書き込み時間は20nsであり、読出し時間は45nsであり、1014サイクルに耐
え、これは高書換え耐性を意味する。作製したOS記憶装置は、高動作速度、低消費電力
など、組み込み記憶装置に求められる性能を達成できることが確認された。
、26:回路、 26A:インバータ回路、 26B:出力バッファ回路、
100:記憶装置、 110:メモリセルアレイ、 120:周辺回路、 122:行デ
コーダ、 124:書込み回路、 125:読出し回路、 126:出力回路、 130
:デコーダ、 132:ワード線ドライバ、
180:4段シフトレジスタ、 181_1、181_2、181_3、181_4:シ
フトレジスタ、
200:アプリケーションプロセッサ(AP)、 205:組み込み記憶装置、 210
:CPU、 211:バス、 213、215:周辺回路、 217:入出力インターフ
ェース回路、 221:CMOSトランジスタ層、 222:OSトランジスタ層、 2
24:制御回路、 230:演算処理装置、 233:処理エンジン(PE)、 235
:組み込み記憶装置、 236:メモリセルアレイ、 237:周辺回路、 239:外
部記憶装置、
5001、5003:OSトランジスタ、 5010、5011、5012、5013:
金属酸化物層、 5021、5022、5023、5024、5025、5026、50
27、5028、5029、5030、5031:絶縁層、 5050、5051、50
52、5053、5054:導電層、
7010:プロセッサチップ、 7100:ロボット、 7120:飛行体、 7140
:掃除ロボット、 7160:自動車、 7200:テレビジョン受像(TV)装置、
7210:スマートフォン、 7220:パーソナルコンピュータ(PC)、 7230
:パーソナルコンピュータ(PC)、 7232:キーボード、 7233:モニタ装置
、 7240:ゲーム機、 7260:ゲーム機、 7262:コントローラ、
A0、A1、A3、A4、A5、A6、B5、B6、N6、SN、X0、X1、Y1、Y
2、Y3、Y4、Y5:ノード、
CO1、CO2、CS1、CS5、CS11:容量素子、
M1、M2、M3、M5、M6、M7、M11、M12、M19、M20、M21、M2
3、M24、M25、M26、M27、M28、M41、M42、M43、M44、M5
1、M52、M53、M54、M60、M61、M62、M63、M64、M65、M6
6、M67、M81、M82、M83、M84、M85、M86:トランジスタ、
BGL1、BGL2、BGL3、PL:配線、
RBL:読出しビット線、 RWL:読出しワード線、 WBL:書込みビット線、 W
WL:書込みワード線
Claims (1)
- 第1乃至第5の配線、及びメモリセルを有し、
前記メモリセルは、保持ノード、第1乃至第3トランジスタ、及び容量素子を有し、
前記第1乃至前記第3トランジスタの各々は、チャネル形成領域に金属酸化物を有し、
前記1乃至前記第3トランジスタの各々のゲートは、前記第1の配線、前記保持ノード、前記第2の配線の各々と電気的に接続され、
前記第1トランジスタは、ソース及びドレインの一方が前記第3の配線と電気的に接続され、他方が前記保持ノードと電気的に接続され、
前記第2トランジスタ及び前記第3トランジスタは、前記第4の配線と前記第5の配線との間に直列に電気的に接続され、
前記容量素子の第1端子は、前記保持ノードと電気的に接続され、
前記容量素子の第2端子は、前記第4の配線と電気的に接続されている、半導体装置。
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