KR20150138025A - 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기 - Google Patents

반도체 장치, 반도체 장치의 제작 방법 및 전자 기기 Download PDF

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KR20150138025A
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테츠히로 다나카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반도체 장치의 문턱 전압의 보정 수단을 제공한다.
인버터를 구성하는 트랜지스터 중 적어도 하나의 트랜지스터가, 반도체와, 반도체에 전기적으로 접속되는 소스 전극 또는 드레인 전극과, 게이트 전극과, 게이트 전극과 반도체 사이에 제공되는 전하 포획층을 갖는 반도체 장치에서, 트랜지스터의 게이트 전극의 전위를 소스 전극이나 드레인 전극보다 높게 하고 5초 이하의 짧은 시간 유지함으로써 전하 포획층에 전자를 포획시켜 문턱 전압을 증대시킨다. 이 때 각각 반도체 장치의 게이트 전극과 소스 전극이나, 게이트 전극과 드레인 전극의 전위 차이를 상이하게 함으로써 반도체 장치의 트랜지스터의 문턱 전압을 적절한 것으로 한다.

Description

반도체 장치, 반도체 장치의 제작 방법 및 전자 기기{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE}
본 발명은 예컨대 트랜지스터 및 반도체 장치, 및 이들의 제작 방법에 관한 것이다. 또는 본 발명은 예컨대 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 전자 기기에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 제작 방법에 관한 것이다. 또는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태에 따른 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터나 반도체 회로는 반도체 장치의 일 형태다. 또한, 기억 장치, 표시 장치, 전자 기기는 반도체 장치를 포함하는 경우가 있다.
반도체를 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체로서 실리콘계 반도체 재료가 널리 알려져 있지만, 기타 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물 반도체층을 사용한 트랜지스터가 특허문헌 1에 개시되어 있다.
또한, 산화물 반도체층을 적층 구조로 함으로써, 캐리어의 이동도를 향상시키는 기술이 특허문헌 2, 특허문헌 3에 개시되어 있다.
그런데, 산화물 반도체층을 사용한 트랜지스터는, 오프 상태에서 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어, 산화물 반도체층을 사용한 트랜지스터가 갖는 낮은 누설 전류 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(특허문헌 4 참조).
일본국 특개2006-165528호 공보 일본국 특개2011-124360호 공보 일본국 특개2011-138934호 공보 일본국 특개2012-257187호 공보 일본국 특개2012-074692호 공보
회로의 고집적화에 따라, 트랜지스터의 사이즈도 미세화되고 있다. 트랜지스터를 미세화하면 온 전류, 오프 전류, 문턱 전압, S값(subthreshold swing) 등의 트랜지스터의 전기 특성이 악화되는 경우가 있다(특허문헌 5 참조).
따라서 본 발명은 문턱 전압이 보정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 미세화에 따라 현저해지는 전기 특성의 악화를 억제할 수 있는 구성의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 온 전류의 악화를 저감시킨 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 저소비전력의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 전원이 차단되어도 데이터가 유지되는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 특성이 좋은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 상술한 과제 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 과제 외의 과제가 추출될 수 있다.
본 발명의 일 형태에서는 제 1 트랜지스터와 제 2 트랜지스터를 포함하는 반도체 장치에서 제 1 트랜지스터는, 제 1 산화물 반도체와; 제 1 산화물 반도체에 전기적으로 접속되는 제 1 전극과; 제 1 산화물 반도체와 중첩되는 제 1 게이트 전극과; 제 1 산화물 반도체와 제 1 게이트 전극 사이에 끼워 제공되는 제 1 전하 포획층을 포함하고, 제 2 트랜지스터는, 제 2 산화물 반도체와; 제 2 산화물 반도체 및 제 1 전극에 전기적으로 접속되는 제 2 전극과; 제 2 산화물 반도체와 중첩되고 제 1 전극에 전기적으로 접속되는 제 2 게이트 전극과; 제 2 산화물 반도체와 제 2 게이트 전극 사이에 끼워 제공되는 제 2 전하 포획층을 포함하고, 제 2 전하 포획층보다 제 1 전하 포획층에 전자가 많이 유지되는 반도체 장치다.
본 발명의 다른 일 형태에서는 제 1 트랜지스터와 제 2 트랜지스터를 포함하고, 제 1 트랜지스터는, 제 1 반도체와; 제 1 반도체에 전기적으로 접속되는 제 1 전극과; 제 1 반도체와 중첩되는 제 1 게이트 전극과; 제 1 반도체와 제 1 게이트 전극 사이에 끼워 제공되는 제 1 전하 포획층을 포함하고, 제 2 트랜지스터는, 제 2 반도체와; 제 2 반도체 및 제 1 전극에 전기적으로 접속되는 제 2 전극과; 제 2 반도체와 중첩되고 제 1 전극에 전기적으로 접속되는 제 2 게이트 전극과; 제 2 반도체와 제 2 게이트 전극 사이에 끼워 제공되는 제 2 전하 포획층을 포함하고, 제 1 게이트 전극에 전위를 인가함으로써 제 2 전하 포획층보다 제 1 전하 포획층에 전자가 많이 유지되는 처리를 수행하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 상기 구성을 갖는 반도체 장치와, 표시 장치 또는 배터리를 포함하는 전자 기기다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서 산화물 반도체를 다른 반도체로 치환하여도 좋다.
문턱 전압이 보정된 반도체 장치를 제공하는 것, 또는 미세화에 따라 현저해지는 전기 특성의 저하를 억제할 수 있는 구성의 반도체 장치를 제공하는 것, 또는 집적도가 높은 반도체 장치를 제공하는 것, 또는 저소비전력의 반도체 장치를 제공하는 것, 또는 신뢰성이 높은 반도체 장치를 제공하는 것, 또는 전원이 차단되어도 데이터가 유지되는 반도체 장치를 제공하는 것, 또는 특성이 좋은 반도체 장치를 제공하는 것, 또는 신규 반도체 장치를 제공하는 것, 또는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 과제를 해결하는 것, 또는 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있는 과제 중 어느 것을 해결할 수 있다.
도 1은 실시형태에 따른 반도체 장치의 예를 도시한 도면.
도 2는 실시형태에 따른 반도체 장치의 밴드도의 예를 도시한 도면.
도 3은 실시형태에 따른 반도체 장치의 특성을 모식적으로 도시한 그래프와, 반도체 장치를 응용한 회로의 예를 도시한 도면.
도 4는 실시형태에 따른 반도체 장치를 사용한 논리 회로의 예를 도시한 도면.
도 5는 반도체 장치의 제작 공정을 도시한 도면.
도 6의 (A)는 실시형태에 따른 표시 장치의 예를 도시한 도면, 및 (B)는 실시형태에 따른 마이크로프로세서의 예를 도시한 도면.
도 7은 실시형태에 따른 기억 소자의 예를 도시한 도면.
도 8은 실시형태에 따른 기억 소자의 예를 도시한 도면.
도 9는 실시형태에 따른 기억 소자의 예를 도시한 도면.
도 10은 반도체 장치의 제작 공정을 도시한 도면.
도 11은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 12는 적층된 반도체층의 밴드의 모식도.
도 13은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 14는 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 15는 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 16은 반도체 장치를 설명하기 위한 회로도, 상면도, 및 단면도.
도 17은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 18은 전자 기기의 예를 도시한 도면.
도 19는 실시예에서 제작한 트랜지스터의 전기 특성 평가를 설명하기 위한 그래프.
도 20은 실시예에서 제작한 트랜지스터의 전기 특성 평가를 설명하기 위한 그래프.
도 21은 실시예에서 제작한 트랜지스터의 스트레스 시험 결과를 설명하기 위한 그래프.
도 22는 CAAC-OS의 단면에서의 Cs보정 고분해능 TEM 이미지, 및 CAAC-OS의 단면 모식도.
도 23은 CAAC-OS의 평면에서의 Cs보정 고분해능 TEM 이미지.
도 24는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 그래프.
도 25는 CAAC-OS의 전자 회절 패턴을 도시한 도면.
도 26은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 그래프.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만 이하의 설명에 한정되지 않고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서 본 발명은, 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에서 설명하는 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에 공통적으로 이용하고, 그 반복 설명은 생략하는 경우가 있다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은 상이한 극성을 갖는 트랜지스터가 적용되는 경우나, 회로 동작에서 전류 방향이 변화되는 경우 등에, 서로 바뀔 수 있다. 따라서, 본 명세서에서, "소스"나 "드레인"이라는 용어는 서로 바꿔서 사용할 수 있다.
또한, 본 명세서에서, 전압이란 어떤 전위와 기준 전위(예컨대 접지 전위(GND) 또는 소스 전위)의 전위 차이를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꿔 말할 수 있다.
또한, 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하려는 것이 아님을 부기한다.
본 명세서에서 "반도체(또는 반도체막)"라고 표기한 경우라도, 예컨대 도전성이 충분히 낮은 경우에는 "절연체(또는 절연막)"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 애매하여 엄밀하게 구별하기 어려운 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "절연체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "절연체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, "반도체(또는 반도체막)"라고 표기한 경우라도, 예컨대 도전성이 충분히 높은 경우에는 "도전체(또는 도전막)"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 경계가 애매하여 엄밀하게 구별하기 어려운 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "도전체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "도전체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
본 명세서에서 반도체의 불순물이란, 예컨대 반도체를 구성하는 주성분 외의 것을 가리킨다. 예를 들어, 농도가 0.1원자% 미만의 원소는 불순물이다. 불순물이 포함되면, 예컨대 반도체에 DOS(Density of State)가 형성되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등의 일이 일어날 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예컨대 제 1족 원소, 제 2족 원소, 제 14족 원소, 제 15족 원소, 및 주성분 외의 천이 금속(transition metal) 등을 들 수 있으며, 특히 예컨대 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등을 들 수 있다. 또한, 반도체가 실리콘막인 경우, 반도체의 특성을 변화시키는 불순물로서는 예컨대 산소, 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 15족 원소 등을 들 수 있다.
또한, 본 명세서에서 "A가 농도 B의 영역을 갖는다"라고 기재하는 경우, 예컨대 A 중 어떤 영역에서의 깊이 방향 전체의 농도가 B인 경우, A 중 어떤 영역에서의 깊이 방향의 농도의 평균값이 B인 경우, A 중 어떤 영역에서의 깊이 방향의 농도의 중앙값이 B인 경우, A 중 어떤 영역에서의 깊이 방향의 농도의 최대값이 B인 경우, A 중 어떤 영역에서의 깊이 방향의 농도의 최소값이 B인 경우, A 중 어떤 영역에서의 깊이 방향의 농도의 수렴값이 B인 경우, 측정상 A 자체의 값이라고 추정되는 값이 얻어지는 영역의 농도가 B인 경우 등이 포함된다.
본 명세서에서 "A가 크기 B, 길이 B, 두께 B, 폭 B, 또는 거리 B의 영역을 포함한다"라고 기재하는 경우, 예컨대 A 중 어떤 영역에서의 전체의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우, A 중 어떤 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B인 경우, A 중 어떤 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B인 경우, A 중 어떤 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B인 경우, A 중 어떤 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B인 경우, A 중 어떤 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 수렴값이 B인 경우, 측정상 A 자체의 값이라고 추정되는 값이 얻어지는 영역의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우 등이 포함된다.
또한, 채널 길이란, 예컨대 트랜지스터의 상면도에서, 반도체와 게이트 전극이 중첩되는 영역, 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 영역, 또는 채널 형성 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 가리킨다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서의 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 채널 폭이란, 예컨대 반도체와 게이트 전극이 중첩되는 영역, 트랜지스터가 온 상태일 때에 반도체 중에 전류가 흐르는 영역, 또는 채널 형성 영역에서의 소스와 드레인이 마주보는 부분의 길이를 가리킨다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서의 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에 도시된 채널 폭(이하 외견상 채널 폭이라고 부름)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없게 될 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율에 대하여 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주보는 부분의 길이를 가리키는 외견상 채널 폭을 "Surrounded Channel Width(SCW)"이라고 부르는 경우가 있다. 또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM(Transmission Electron Microscope) 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수 있다.
또한, 본 명세서에서, "A가 B보다 돌출된 형상을 갖는다"라고 기재하는 경우, 상면도 또는 단면도에서 A의 적어도 한쪽 단부가 B의 적어도 한쪽 단부보다 외측에 있는 형상을 갖는 것을 가리키는 경우가 있다. 따라서, "A가 B보다 돌출된 형상을 갖는다"라고 기재하는 경우, 예컨대 상면도에서 A의 한쪽 단부가 B의 한쪽 단부보다 외측에 있는 형상을 갖는다고 읽을 수도 있다.
본 명세서에서, "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
또한, 본 명세서에서 "막"이라는 말과 "층"이라는 말은 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예컨대 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 반도체층과 전하 포획층과 게이트 전극을 갖는 반도체 장치의 구성, 동작 원리, 및 이를 응용하는 회로에 대하여 설명한다. 도 1의 (A)는 반도체층(101)과 전하 포획층(102)과 게이트 전극(103)을 갖는 반도체 장치다. 전하 포획층(102)은 게이트 절연층을 겸할 수 있다.
여기서, 전하 포획층(102)으로서는, 예컨대 도 1의 (B)에 나타낸 바와 같은, 제 1 절연층(102a)과 제 2 절연층(102b)의 적층체라도 좋고, 도 1의 (C)에 도시된 바와 같은, 제 1 절연층(102a), 제 2 절연층(102b), 및 제 3 절연층(102c)의 적층체, 또는, 더 다층의 절연층의 적층체라도 좋다. 또한, 도 1의 (D)에 도시된 바와 같이, 절연체(102e) 중에, 전기적으로 절연된 도전층(102d)을 가져도 좋다. 절연체(102e)는 복수의 절연층으로 형성되어도 좋다.
예를 들어, 도 1의 (B)에 도시된 반도체 장치의 점 A-B에서의 밴드도의 예를 도 2의 (A)에 도시하였다. 도면 중, Ec는 전도대 하단, Ev는 가전자대 상단을 나타낸다. 도 2의 (A)에서는, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극(양쪽 모두 도시하지 않았음)의 전위와 같다.
이 예에서는, 제 1 절연층(102a)의 밴드 갭은 제 2 절연층(102b)의 밴드 갭보다 크고, 제 1 절연층(102a)의 전자 친화력은 제 2 절연층(102b)의 전자 친화력보다 작은 것으로 하지만, 이에 한정되지 않는다.
제 1 절연층(102a)과 제 2 절연층(102b) 사이의 계면, 또는, 제 2 절연층(102b)의 내부에 전자 포획 준위(104)가 존재한다. 전자 포획 준위(104)에 전자를 주입하기 위하여 게이트 전극(103)에 플러스의 전위를 인가하면 도 2의 (B)에 도시된 바와 같이 된다. 여기서 게이트 전극(103)의 전위를, 소스 전극 또는 드레인 전극의 전위보다 10V 이상 높게 하여도 좋다. 또한, 이 처리가 종료된 후에 게이트 전극(103)에 인가되는 최고 전위보다, 전자 포획 준위(104)에 전자를 주입하기 위하여 게이트 전극(103)에 인가된 전위가 높은 것이 바람직하다. 또한, 게이트 전극(103)에 전위가 인가되는 시간은 짧아도 좋다. 대표적으로는 5초 이하로 하면 좋다.
게이트 전극(103)에 전압이 인가됨으로써 반도체층(101) 중에 존재하고 반도체층(101)과 제 1 절연층(102a) 사이의 계면 근방에 유기된 전자(105)는 전위가 더 높은 게이트 전극(103) 방향으로 이동하려고 한다. 그리고 반도체층(101)으로부터 게이트 전극(103) 방향으로 이동한 전자(105) 중 일부는 전자 포획 준위(104)에 포획된다.
전자(105)가 제 1 절연층(102a)의 장벽을 넘어, 제 2 절연층(102b)에 도달하기 위한 방법으로서는, Fowler-Nordheim 터널 전류를 사용하는 방법, 다이렉트 터널 전류를 사용하는 방법, 및 핫 캐리어를 사용하는 방법 등이 있다. 여기서는 가장 가능성이 높은 다이렉트 터널 전류에 대하여 설명한다. 전자(105)는 터널 효과에 의하여 제 1 절연층(102a)의 장벽을 통과하여 제 2 절연층(102b)에 도달한다. 제 1 절연층(102a)이 얇을수록 터널 효과는 현저해진다. 또한, 제 1 절연층(102a)이 얇을수록 게이트 전극(103)에 인가하는 전압을 작게 할 수 있다. 다만 제 1 절연층(102a)이 지나치게 얇으면 전자 포획 준위(104)에 포획된 전자가 터널 효과에 의하여 다시 이동하는 경우가 있다. 따라서 제 1 절연층(102a)의 두께는 포획된 전자가 이동하지 않도록 고려하여 정해질 필요가 있다.
또한, 게이트 전극(103)에 적절한 크기의 전압을 인가함으로써, 제 1 절연층(102a)이 비교적 두꺼운 경우라도, 터널 효과를 발현시킬 수도 있다.
상술한 핫 캐리어를 사용한 전류는 특히 게이트 전극(103)과 반도체층(101)의 전위 차이가 작은(예컨대 5V 이하) 경우에는 매우 미약한 경우가 많아서 필요로 하는 양의 전자를 전자 포획 준위(104)에 포획하기 위해서는 오랫동안의 고온 처리가 필요하게 되지만 상술한 터널 전류의 경우라면 게이트 전극(103)과 반도체층(101)의 전위 차이를 크게(예컨대 10V 이상) 함으로써 오랫동안의 고온 처리를 수행하지 않아도 필요로 하는 양의 전자를 짧은 시간 안에 전자 포획 준위(104)에 포획시킬 수 있다.
즉 게이트 전극(103)과 반도체층(101)의 전위 차이를 통상적으로 사용하는 전위 차이보다 큰 상태로 함으로써, 터널 효과에 의하여 필요로 하는 양의 전자가 반도체층(101)으로부터 게이트 전극(103)을 향하여 이동하여 이들 중 일부는 전자 포획 준위(104)에 포획된다. 이 때 전자 포획 준위(104)에 포획되는 전자의 양은 게이트 전극(103)의 전위에 의하여 제어될 수 있다.
전자 포획 준위(104)에 의하여 포획되는 전자의 총량은, 당초는 선형으로 증가되지만, 서서히 증가율이 저하되어, 이윽고 일정한 값으로 수렴된다. 수렴되는 값은 게이트 전극(103)의 전위에 의존하며, 이 전위가 높을수록 더 많은 전자가 포획되는 경향이 있지만, 전자 포획 준위(104)의 총수를 웃돌지는 않는다.
전자 포획 준위(104)에 포획된 전자는, 전하 포획층(102)으로부터 유실되지 않을 것이 요구된다. 그러기 위해서는, 첫 번째로 제 1 절연층(102a) 및 제 2 절연층(102b)의 두께가, 통상적인 사용에서 터널 효과가 문제되지 않을 정도의 두께인 것이 바람직하다. 예를 들어, 물리적인 두께가 1nm보다 두꺼운 것이 바람직하다.
한편으로, 제 1 절연층(102a)이 지나치게 두꺼우면, 게이트 전극(103)에 높은 전위를 인가한 경우라도 전자의 이동이 방해되므로, 30nm 이하로 하는 것이 바람직하다. 또한, 반도체 장치의 채널 길이에 비하여 제 1 절연층(102a), 제 2 절연층(102b)이 지나치게 두꺼우면, S값이 증가되어, 스위칭 특성이 악화되므로, 채널 길이는, 제 1 절연층(102a)과 제 2 절연층(102b)의 산화 실리콘 환산의 두께(Equivalent Silicon Oxide Thickness)의 4배 이상, 대표적으로는 10배 이상이면 좋다. 또한, 소위 High-k 재료에서는, 산화 실리콘 환산의 두께가 물리적인 두께보다 얇게 된다.
또한, 제 1 절연층(102a)의 두께는, 1nm 이상 20nm 이하, 대표적으로는 5nm 이상 15nm 이하, 제 2 절연층(102b)의 두께는, 5nm 이상 30nm 이하, 대표적으로는 10nm 이상 25nm 이하로 하면 좋다.
또한, 반도체층(101)에서, 홀의 유효 질량이 매우 크거나, 또는 국재화(局在化)되어 있는 것도 유효하다. 이 경우에는, 반도체층(101)으로부터 제 1 절연층(102a) 및 제 2 절연층(102b)에 대한 홀의 주입이 없고, 따라서, 전자 포획 준위(104)에 포획된 전자가 홀과 결합되어 소멸되는 일도 없다.
또한, 제 1 절연층(102a), 제 2 절연층(102b)에 포획된 전자를 방출시키는 전압이 인가되지 않도록 회로 설계나, 재료 선정을 수행하여도 좋다. 예를 들어, In-Ga-Zn계 산화물 반도체와 같이, 홀의 유효 질량이 매우 크거나, 또는 국재화되어 있는 재료에서는, 게이트 전극(103)의 전위가, 소스 전극 또는 드레인 전극의 전위보다 높은 경우에는 채널이 형성되지만, 낮은 경우에는, 절연체와 마찬가지의 특성을 나타내는 경우가 있다. 이 경우에는, 게이트 전극(103)과 반도체층(101) 사이의 전기장이 매우 작아져, 터널 효과에 의한 전자 전도는 현저히 저하된다.
또한, 도 1의 (C)와 같이, 전하 포획층(102)을 3층의 절연층으로 형성하고, 제 3 절연층(102c)의 전자 친화력을 제 2 절연층(102b)의 전자 친화력보다 작게 하고, 제 3 절연층(102c)의 밴드 갭을 제 2 절연층(102b)의 밴드 갭보다 크게 하면, 제 2 절연층(102b)의 내부, 또는 다른 절연층과의 계면에 있는 전자 포획 준위(104)에 포획된 전자를 유지하는 데 있어서 효과적이다. 도 2의 (C) 및 (D)에 그 예를 도시하였다. 도 2의 (C)에서는 게이트 전극(103)의 전위가 소스 전극 또는 드레인 전극과 같은 경우를 도시하였다.
이 경우에는, 제 2 절연층(102b)이 얇아도, 제 3 절연층(102c)이 물리적으로 충분히 두꺼우면, 전자 포획 준위(104)에 포획된 전자를 유지할 수 있다. 제 3 절연층(102c)으로서는, 제 1 절연층(102a)과 같은 재료를 사용할 수 있다. 또한, 제 2 절연층(102b)과 같은 구성 원소이지만, 전자 포획 준위가 충분히 적은 것도 사용할 수 있다. 전자 포획 준위의 개수(밀도)는 형성 방법에 따라 상이하다.
제 3 절연층(102c)의 두께는 1nm 이상 25nm 이하, 대표적으로는 5nm 이상 20nm 이하로 하면 좋다.
게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면 도 2의 (D)에 도시된 바와 같이 된다. 반도체층(101) 중에 존재하고 반도체층(101)과 제 1 절연층(102a) 사이의 계면 근방에 유기된 전자(105)는 전위가 더 높은 게이트 전극(103) 방향으로 이동하려고 한다. 그리고 반도체층(101)으로부터 게이트 전극(103) 방향으로 이동한 전자(105) 중 일부는 제 2 절연층(102b)에 있는 전자 포획 준위(104)에 포획된다. 제 2 절연층(102b)의 밴드 갭은 제 1 절연층(102a) 및 제 3 절연층(102c)의 밴드 갭보다 작기 때문에 포획된 전자를 유지할 수 있다.
또한, 도 1의 (D)와 같이, 절연체(102e) 중에 전기적으로 절연된 도전층(102d)을 갖는 경우라도, 상기와 마찬가지의 원리에 의하여 도전층(102d)에 전자를 포획할 수 있다. 여기서, 도전층(102d)의 일함수가 크면 도전층(102d)과 절연체(102e) 사이의 에너지 장벽이 높게 되어 포획된 전자가 유출되는 것을 억제할 수 있다.
상기에서, 제 1 절연층(102a), 제 2 절연층(102b), 및 제 3 절연층(102c)은 각각 복수의 절연층으로 구성되어도 좋다. 또한, 같은 구성 원소로 이루어지지만, 형성 방법이 상이한 복수의 절연층으로 구성되어도 좋다.
예를 들어, 제 1 절연층(102a)과 제 2 절연층(102b)을 같은 구성 원소로 이루어지는 절연층(예컨대, 산화 하프늄)으로 구성하는 경우, 제 1 절연층(102a)은 CVD법 또는 ALD법으로 형성되고, 제 2 절연층(102b)은 스퍼터링법으로 형성되어도 좋다.
또한, CVD법으로서도, 다양한 방법을 사용할 수 있다. 열 CVD법, 광 CVD법, 플라즈마 CVD법, MOCVD법 등의 방법을 사용할 수 있다. 따라서, 어떤 절연막과 다른 절연막에서, 서로 다른 CVD법을 사용하여 절연막을 형성하여도 좋다.
일반적으로 스퍼터링법으로 형성되는 절연층은 CVD법 또는 ALD법으로 형성되는 절연층보다 결함을 많이 포함하고, 전자를 포획하는 성질이 강하다. 마찬가지의 이유로부터, 제 2 절연층(102b)과 제 3 절연층(102c)을 동일한 구성 원소로 이루어지는 절연층으로 구성하는 경우, 제 2 절연층(102b)이 스퍼터링법으로 형성되고, 제 3 절연층(102c)이 CVD법 또는 ALD법으로 형성되어도 좋다.
또한, 제 2 절연층(102b)을 같은 구성 원소로 이루어지는 복수의 절연층으로 구성하는 경우, 이들 중 하나는, 스퍼터링법으로 형성되고, 다른 하나는, CVD법 또는 ALD법으로 형성되어도 좋다.
이와 같이 전하 포획층(102)이 전자를 포획하면, 반도체 장치의 문턱 전압이 증가(플러스로 시프트)된다. 특히, 반도체층(101)이 밴드 갭이 큰 재료(와이드 밴드 갭 반도체)이면, 게이트 전극(103)의 전위를 0V로 하였을 때의 소스-드레인간의 전류를 대폭으로 저하시킬 수 있다.
예를 들어, 밴드 갭 3.2eV의 In-Ga-Zn계 산화물이라면, 게이트 전극(103)의 전위를 0V로 하였을 때의 소스-드레인간의 전류 밀도(채널 폭 1μm당 전류 값)는 1zA/μm(1×10-21A/μm) 이하, 대표적으로는, 1yA/μm(1×10-24A/μm) 이하로 할 수 있다.
도 3의 (A)는, 전하 포획층(102)에서의 전자의 포획 전과, 전자의 포획 후의, 실온에서의 소스-드레인 전극간의 채널 폭 1μm당 전류(Id)의 게이트 전극(103)의 전위(Vg) 의존성을 모식적으로 도시한 것이다. 또한, 소스 전극의 전위를 0V, 드레인 전극의 전위를 +1V로 한다. 1fA보다 작은 전류는 직접 측정하기 어렵지만, 기타 방법으로 측정한 값이나, S값 등을 바탕으로 추정할 수 있다.
먼저, 곡선(106)으로 나타낸 바와 같이, 반도체 장치의 문턱 전압은 Vth1이었지만 전하 포획층(102)에 전자가 포획되고 나면 문턱 전압이 증가(플러스 방향으로 시프트)되어 Vth2가 된다. 또한, 이 결과 Vg=0에서의 전류 밀도는 1aA/μm(1×10-18A/μm) 이하, 예컨대 1yA/μm 이상 1zA/μm 이하가 된다.
예를 들어, 도 3의 (B)와 같이, 용량 소자(109)에 축적되는 전하를 트랜지스터(108)로 제어하는 회로를 생각한다. 여기서, 용량 소자(109)의 전극간의 누설 전류는 무시한다. 용량 소자(109)의 용량이 1fF이며, 용량 소자(109)의 트랜지스터(108) 측의 전위가 +1V, Vd의 전위가 0V인 것으로 한다.
트랜지스터(108)가 도 3의 (A) 중의 곡선(106)으로 나타내어지는 Id-Vg 특성을 갖고, 채널 폭이 0.1μm이면, 게이트 전극(103)의 전위를 0V로 하였을 때의 소스-드레인간 전류는 1fA 정도이고, 트랜지스터(108)의 이 때의 저항은 1×1015Ω 정도다. 따라서, 트랜지스터(108)와 용량 소자(109)로 이루어지는 회로의 시상수는 약 1초이다. 즉, 약 1초 내에 용량 소자(109)에 축적된 전하의 대부분이 상실되는 것을 의미한다.
트랜지스터(108)가 도 3의 (A) 중의 곡선(107)으로 나타내어지는 Id-Vg 특성을 갖고, 채널 폭이 0.1μm이면, 게이트 전극(103)의 전위를 0V로 하였을 때의 소스-드레인간 전류는 1yA 정도이고, 이 때의 트랜지스터(108)의 저항은 1×1024Ω 정도다. 따라서, 트랜지스터(108)와 용량 소자(109)로 이루어지는 회로의 시상수는 1×109초(=31년) 정도다. 즉, 10년이 경과한 후라도 용량 소자(109)에 축적된 전하의 1/3은 남는 것을 의미한다.
즉, 그다지 과대한 전압을 인가하지 않고, 트랜지스터와 용량 소자로 이루어지는 단순한 회로에서 10년간 전하를 유지할 수 있다. 이것은 각종 기억 장치에 사용할 수 있다.
문턱 전압의 증가 폭은 전하 포획층(102)에 포획되는 전자 밀도에 따라 정해진다. 예를 들어, 도 1의 (B)에 도시된 반도체 장치에서, 제 1 절연층(102a)과 제 2 절연층(102b) 사이의 계면에서만 전자가 포획되는 경우, 문턱 전압은 Q/C(다만, Q는 포획되는 전자의 면 밀도, C는 제 1 절연층(102a)의 용량값으로 함)만큼 증가된다.
이와 같이, 게이트 전극(103)에 전위를 인가함으로써 전하 포획층(102)에 전자를 포획시켜 문턱 전압을 보정하는 처리를 문턱 전압 보정 처리라고도 한다. 여기서 문턱 전압 보정 처리 시에 게이트 전극(103)에 인가되는 전위는 통상적으로는 사용하지 않는 높은 전위인 것이 바람직하다.
또한, 전하 포획층(102)에 포획되는 전자의 개수는 문턱 전압 보정 처리의 시간에도 의존하므로, 문턱 전압 보정 처리의 시간을 조정하는 것에 의해서도 문턱 전압을 원하는 값으로 할 수 있다.
게이트 전극(103)은 각종 재료를 사용할 수 있다. 예를 들어, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 도전층을 사용할 수 있다. 또한, 게이트 전극(103)은 상기 재료의 적층이라도 좋다. 또한, 게이트 전극(103)에는, 질소를 포함한 도전층을 사용하여도 좋다. 예를 들어, 게이트 전극(103)으로서, 질화 타이타늄층 위에 텅스텐층을 적층한 것, 질화 텅스텐층 위에 텅스텐층을 적층한 것, 질화 탄탈럼층 위에 텅스텐층을 적층한 것 등을 사용할 수 있다.
또한, 반도체층(101)에 대향하는 게이트 전극(103)의 일함수는, 반도체 장치의 문턱 전압을 결정하는 요인 중 하나이며, 일반적으로, 일함수가 작은 재료이면, 문턱 전압이 작아진다. 그러나, 상술한 바와 같이, 전하 포획층(102)에 포획되는 전자의 양에 따라 문턱 전압을 조정할 수 있으므로, 게이트 전극(103)에 사용되는 재료의 선택의 폭이 넓어진다.
반도체층(101)에는 각종 재료를 사용할 수 있다. 예를 들어, 실리콘이나 저마늄, 실리콘 저마늄 외에, 후술하는 각종 산화물 반도체를 사용할 수 있다.
제 1 절연층(102a)은 각종 재료를 사용할 수 있다. 예를 들어, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 1종 이상 포함하는 절연층을 사용할 수 있다.
제 2 절연층(102b)은 각종 재료를 사용할 수 있다. 예를 들어, 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트, 질화 실리콘 등을 1종 이상 포함하는 절연층을 사용할 수 있다.
제 3 절연층(102c)은 각종 재료를 사용할 수 있다. 예를 들어, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 1종 이상 포함하는 절연층을 사용할 수 있다.
도전층(102d)은 각종 재료를 사용할 수 있다. 예를 들어, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, Pt, Pd 등의 도전층을 사용할 수 있다. 또한, 도전층(102d)은 상기 재료의 적층이라도 좋다. 또한, 도전층(102d)에는, 질소를 포함한 도전층을 사용하여도 좋다.
특히 일함수가 높은 재료로서, 백금, 팔라듐 등의 백금족 금속, 질화 인듐, 질화 아연, In-Zn계 산질화물, In-Ga계 산질화물, In-Ga-Zn계 산질화물 등의 질화물 등을 사용하면 좋다.
절연체(102e)는 각종 재료를 사용할 수 있다. 예를 들어, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 탄탈럼을 사용할 수 있다.
이와 같이 전하 포획층(102)에 필요한 양의 전자를 포획시킨 반도체 장치는, 문턱 전압이 특정한 값인 것 외는 일반적인 MOS형 반도체 장치와 같다.
또한, 상술한 바와 같이 보정된 문턱 전압은 처리 중의 반도체층(101)과 게이트 전극(103) 사이의 전위 차이에 의하여 결정되는 것이기 때문에 다양한 전위 차이를 사용하여 처리를 수행함으로써 복수의 트랜지스터의 문턱 전압을 각각 용도에 맞는 것으로 할 수 있다.
문턱 전압을 보정하기 전의 트랜지스터 특성이 노멀리 온을 나타내고 있으면 상술한 바와 같이, 전하 포획층에 전자를 포획시킴으로써 트랜지스터의 문턱 전압을 플러스로 이동시켜 트랜지스터의 특성을 노멀리 오프로 할 수 있다. 이 경우, 문턱 전압 보정 처리를 수행한 트랜지스터를 인핸스먼트형 트랜지스터로서 사용할 수 있는 한편 문턱 전압 보정 처리를 수행하지 않았던 트랜지스터의 특성은 노멀리 온인 채이기 때문에 디플리션형 트랜지스터로서 사용할 수 있다. 그리고 이들 문턱 전압 보정 처리의 유무에 의하여 얻어진 상이한 문턱 전압의 트랜지스터를 사용한 회로의 예로서 인버터를 갖는 반도체 장치에 대하여 설명한다. 또한, 본 실시형태에서는 단극성의 회로를 구성하는 트랜지스터로서 n채널형 트랜지스터를 적용한 예에 대하여 기재한다.
단극성의 트랜지스터를 사용하여 인버터 회로를 형성하는 경우, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 인핸스먼트형 트랜지스터끼리를 조합하여 형성하는 경우(이하, EEMOS 회로라고 함)와, 인핸스먼트형 트랜지스터와 저항 소자를 사용하여 형성하는 경우(이하, ERMOS 회로라고 함)가 있다. 또한, n채널형 트랜지스터의 문턱 전압이 플러스인 경우에는, 인핸스먼트형 트랜지스터로 정의하고, n채널형 트랜지스터의 문턱 전압이 마이너스인 경우에는, 디플리션형 트랜지스터로 정의하고, 본 명세서는 이 정의에 따르는 것으로 한다.
도 4의 (A)에 도시된 인버터 회로(120)는, 트랜지스터(121) 및 트랜지스터(122)를 포함하고, 필요에 따라 다른 트랜지스터나 용량 소자 등을 포함한다. 트랜지스터(121) 및 트랜지스터(122)는 전하 포획층(102)을 포함하는 트랜지스터다. 회로가 형성된 후에 상술한 바와 같은 문턱 전압 보정 처리를 트랜지스터(122)에 대하여 수행한다. 또한, 도 4의 (A)에 도시된 바와 같이, 전하 포획층(102) 중에 전자(126)를 갖기 때문에 문턱 전압이 변동된 트랜지스터에는 통상적인 트랜지스터와 상이한 기호가 사용된다. 이 예에서는 도 1에 도시된 구조를 갖는 트랜지스터를 사용하는 예를 설명한다.
이 때, 트랜지스터(121)는 노멀리 온인 것, 즉 디플리션형 트랜지스터인 것이 바람직하다. 한편, 트랜지스터(122)는 노멀리 오프인 것, 즉 인핸스먼트형 트랜지스터인 것이 바람직하다. 따라서 트랜지스터(122)의 전하 포획층에 전자가 포획되도록 트랜지스터(122)의 게이트 전극에 고전위를 인가하는 한편 트랜지스터(121)의 전하 포획층에 전자가 포획되지 않도록 트랜지스터(121)의 게이트 전극에 고전위가 인가되지 않도록 한다.
도 4의 (A)에 도시된 인버터 회로(120)는 전원선(123)과 전원선(124) 사이에 트랜지스터(121) 및 트랜지스터(122)가 배치되고 트랜지스터(121)의 게이트 전극, 및 소스 전극 및 드레인 전극 중 한쪽과, 트랜지스터(122)의 소스 전극 및 드레인 전극 중 한쪽이 노드(125)에 전기적으로 접속된다. 또한, 입력 단자(V1)는 인핸스먼트형 트랜지스터의 게이트 전극에 접속되고 출력 단자(V2)는 노드(125)와 접속된다.
또한, 도 4의 (B)에 도시된 인버터 회로(127)는 도 4의 (A)와 같이, 트랜지스터(121) 및 트랜지스터(122)가 배치되지만 도 4의 (A)와 달리 트랜지스터(121)의 게이트 전극이 노드(125)가 아니라 전원선(123)에 전기적으로 접속된다.
문턱 전압 보정은 이하와 같이 수행되면 좋다. 먼저 전원선(123) 및 전원선(124)의 전위를 0V로 한다. 그리고 트랜지스터(122)의 게이트 전극(103)의 전위에 적어도 +10V 이상의 적절한 전위를 짧은 시간(대표적으로는 5초 이하) 인가한다. 이 결과, 트랜지스터(122)의 문턱 전압이 플러스의 값으로 이동하여 적절한 값이 된다. 또한, 트랜지스터(121)의 게이트 전극에는 전위가 인가되지 않기 때문에 트랜지스터(121)의 문턱 전압은 초기값인 채다.
또한, 문턱 전압 보정 처리를 수행하기 전의 트랜지스터(122)의 문턱 전압은 게이트 전극(103)의 전위를 0V로 하였을 때에 소스-드레인간 전류가 어느 정도 흐르는 값이라도 좋고 0V 이하라도 좋다.
그런데, 이와 같이 전하 포획층에 전자를 포획시켜, 문턱 전압을 보정하여 사용하는 경우에는, 그 후의 통상적인 사용에서, 전하 포획층에 전자가 더 추가되는 것을 피하는 것이 바람직하다. 예를 들어, 가일층의 전자의 추가는 문턱 전압이 더 증가되는 것을 의미하며, 회로의 열화를 초래한다.
하지만 이 점은 예컨대 도 4의 (A)에 도시된 인버터 회로(120)에서는 문턱 전압 보정 처리 시에 트랜지스터(122)의 게이트 전극(103)에 인가되는 전위를, 문턱 전압 보정 처리 후에 인버터 회로에서 통상적으로 사용되는 전위보다 높게 설정하는 것으로 해결할 수 있다. 즉 문턱 전압 보정 처리에서 게이트 전극(103)에 인가되는 전위를 통상적으로는 사용하지 않는 전위로 설정해 둠으로써 통상적인 사용에서 전하 포획층에 전자가 더 추가되는 것을 피할 수 있다.
트랜지스터에 문턱 전압 보정 처리를 수행하는 공정으로서 예컨대 도 5에 도시된 바와 같은 공정을 실시할 수 있다. 먼저 도 5의 (A)에 도시된 바와 같이, 인버터 회로를 사용한 장치가 완성된 후 초기 특성을 측정하여 양품을 선별한다. 여기서, 양품의 기준은 단절 등에 의한 회복 불가능한 동작 불량에 한정하면 좋다. 또한 문턱 전압이 아직 보정되지 않기 때문에 문턱 전압의 이상은 선별의 기준이 되지 않는다.
이 후, 도 5의 (B)에 도시된 바와 같이, 인핸스먼트형 트랜지스터로 하고자 하는 트랜지스터의 게이트 전극에 통상적으로는 사용하지 않을 정도의 높은 전위(예컨대 +10V)를 인가하여 전자를 주입한다. 즉 전하 포획층에 전자를 포획시킨다. 이 조작은 상술한 바와 같이 수행된다.
그 후, 도 5의 (C)에 도시된 바와 같이, 다시 측정한다. 예정대로 문턱 전압이 보정되는 것이 양품의 조건 중 하나다. 이 단계에서는, 문턱 전압에 이상이 있는 표시 장치는 불량품으로 하여 다시 전자 주입을 수행하여도 좋다. 양품은 출하한다.
또한, 이와 같이, 하나의 장치 내에 상이한 문턱 전압을 갖는 트랜지스터들을 제공하는 예는 상술한 인버터에 한정되지 않고 다양한 장치에서 실시할 수 있다. 또한, 하나의 장치 내에 상이한 문턱 전압을 갖는 트랜지스터를 복수로 제공하는 예도 다양한 장치에서 실시할 수 있다.
또한, 예컨대 트랜지스터(122)의 전하 포획층에 전자를 주입할 때, 입력 단자(V1)에 전압을 인가하는 예를 기재하였지만 이에 한정되지 않는다. 예컨대 게이트 전극(103)과 전기적으로 접속되는 다른 배선을 제공하여도 좋고, 또한 전원선(124)의 전위를 변화시킴으로써 게이트 전극과 소스 전극의 전위 차이 또는 게이트 전극과 드레인 전극과의 전위 차이를 제공하여도 좋다.
도 6의 (A)는 표시 장치(130)의 개요를 도시한 도면이다. 표시 장치(130)는 드라이버 영역(131), 표시 영역(132), 외부 접속 단자(예컨대 FPC(133)) 등을 갖는다. 예를 들어, 표시 장치(130)가 액티브 매트릭스형 표시 장치라면 드라이버 영역(131)이나 표시 영역(132)에는 트랜지스터가 사용된다.
이 경우, 예컨대 드라이버 영역(131)에 사용되는 트랜지스터의 문턱 전압을 표시 영역(132)에 사용되는 트랜지스터의 문턱 전압보다 높게 하여도 좋다. 이를 위해서는 상술한 방법에 의하여 드라이버 영역(131)에 사용되는 트랜지스터의 문턱 전압 보정 처리를 수행하면 좋다. 또한, 드라이버 영역(131)에 사용되는 트랜지스터에만 문턱 전압 보정 처리를 수행하는 것이 아니라 표시 영역(132)에 사용되는 트랜지스터에 대하여도 문턱 전압 보정 처리를 수행하여도 좋다. 또는 표시 영역(132)에 사용되는 트랜지스터에만 문턱 전압 보정 처리를 수행하여도 좋다.
또한, 도 6의 (B)는 마이크로프로세서(140)의 예를 도시한 도면이다. 마이크로프로세서(140)에는 예컨대 논리 유닛(141)(레지스터(142)를 포함함), 1차 캐시 메모리(143), 2차 캐시 메모리(144), I/O회로(145) 등이 포함된다. 여기서 이들에 사용되는 기억 장치(레지스터(142), 1차 캐시 메모리(143), 2차 캐시 메모리(144) 등)에 도 8에 도시된 기억 장치를 사용할 수 있다.
도 7은 레지스터(142)에 사용되는 기억 소자(150)의 예를 도시한 도면이다. 기억 소자(150)는 스위치(151a), 스위치(151b), 스위치(151c), 인버터(152a), 인버터(152b), 인버터(152c), 도 1의 (A)와 같은 구조를 갖는 트랜지스터(153), 및 용량 소자(154)를 갖는다. 트랜지스터(153)는 문턱 전압이 보정된 트랜지스터다.
문턱 전압의 보정은 예컨대 이하와 같이 수행된다. 예를 들어, 신호(IN), 신호(OUT), 신호(SIG1), 신호(SIG2), 신호(SIG3), 인버터(152a)~인버터(152c)의 전원 전위 등, 신호(SIG4) 외의 전위를 모두 같은 전위(제 1 전위)로 하고 신호(SIG4)만을 제 1 전위보다 높은 적절한 전위(제 2 전위)로 유지한다. 이 결과, 트랜지스터(153)의 전하 포획층에 적량의 전자가 포획되어 문턱 전압이 보정된다.
외부로부터 기억 소자(150)에 전원이 공급되는 동안은 인버터(152a)와 인버터(152b)(각각 출력이 다른 쪽의 입력에 접속됨)에 의하여 데이터가 유지된다. 다만 인버터(152a)와 인버터(152b)는 전력을 소비하기 때문에 필요에 따라 전원을 차단하여 소비전력의 저감을 도모하는 경우가 있다. 이 경우에는 용량 소자(154)에 데이터(전하)를 퇴피시킨 후 트랜지스터(153)를 오프 상태로 한다. 전원이 차단되는 기간은 최장으로 몇 일~몇 년까지 될 가능성이 있어서 트랜지스터(153)의 오프 저항은 충분히 높은 것(예컨대 문턱 전압이 큰 것)이 요구된다.
도 8은 1차 캐시 메모리(143)에 사용되는 기억 소자(160)의 예를 도시한 도면이다. 기억 소자(160)는 트랜지스터(161a), 트랜지스터(161b), 인버터(162a), 인버터(162b), 도 1의 (A)와 같은 구조를 갖는 트랜지스터(163a)와 트랜지스터(163b), 용량 소자(164a), 및 용량 소자(164b)를 갖는다. 트랜지스터(163a) 및 트랜지스터(163b)는 문턱 전압이 보정된 트랜지스터다.
일례에서는 문턱 전압의 보정은 이하와 같이 수행된다. 예를 들어, 비트선(BL_a), 비트선(BL_b), 워드선(WL), 인버터(162a)와 인버터(162b)의 전원 전위 등, 문턱 전압 보정용 배선을 겸하는 백업 제어선(WE) 외의 배선 전위를 모두 같은 전위(제 1 전위)로 하고 백업 제어선(WE)만을 제 1 전위보다 높은 적절한 전위(제 2 전위)로 유지한다. 이 결과, 트랜지스터(163a) 및 트랜지스터(163b)의 전하 포획층에 적량의 전자가 포획되어 문턱 전압이 보정된다.
또한, 백업 제어선(WE)을 통상적으로 사용할 때에는 제 2 전위보다 충분히 낮은 전위가 사용되기 때문에 예컨대 회로를 구동함으로써 전하 포획층에 포획되는 전자가 이동할 가능성은 낮다.
외부로부터 기억 소자(160)에 전원이 공급되는 동안은 인버터(162a) 및 인버터(162b)(각각 출력이 다른 쪽의 입력에 접속됨)에 의하여 데이터가 유지된다. 다만 인버터(162a) 및 인버터(162b)는 전력을 소비하기 때문에 필요에 따라 전원을 차단하여 소비전력의 저감을 도모하는 경우가 있다. 이 경우에는 용량 소자(164a) 및 용량 소자(164b)에 데이터를 퇴피시킨 후 트랜지스터(163a) 및 트랜지스터(163b)를 오프 상태로 한다. 전원이 차단되는 기간은 최장으로 몇 일~몇 년까지 될 가능성이 있어서 트랜지스터(163a) 및 트랜지스터(163b)의 오프 저항은 충분히 높은 것(예컨대 문턱 전압이 큰 것)이 요구된다.
도 9의 (A)는 1차 캐시 메모리(143) 또는 2차 캐시 메모리(144)에 사용되는 기억 소자(170)의 예를 도시한 도면이다. 기억 소자(170)는 도 1의 (A)와 같은 구조의 트랜지스터(171) 및 트랜지스터(172)에 더하여, 용량 소자(173)를 포함하여도 좋다. 또한, 트랜지스터(171)는 문턱 전압이 보정된 트랜지스터다.
일례로서는 문턱 전압의 보정은 이하와 같이 수행된다. 예를 들어, 비트선(BL), 판독 워드선(RWL) 등, 기록 워드선(WWL) 외의 배선의 전위를 모두 같은 전위(제 1 전위)로 하고, 문턱 전압 보정용 배선을 겸하는 기록 워드선(WWL)에만 제 1 전위보다 높은 적절한 전위(제 2 전위)를 인가한다. 이 결과, 트랜지스터(171)의 전하 포획층에 적량의 전자가 포획되어 문턱 전압이 보정된다.
도 9의 (B)는 1차 캐시 메모리(143) 또는 2차 캐시 메모리(144)에 사용되는 기억 소자(180)의 예를 도시한 도면이다. 기억 소자(180)는 도 1의 (A)와 같은 구조의 트랜지스터(181), 트랜지스터(182), 트랜지스터(183), 및 용량 소자(184)를 포함한다. 트랜지스터(181)는 문턱 전압이 보정된 트랜지스터다. 문턱 전압의 보정은 기억 소자(170)의 트랜지스터(171)와 마찬가지로 수행되면 좋다. 또한, 기록 워드선(WWL)은 문턱 전압 보정용 배선을 겸하고 있지만 문턱 전압을 보정할 때의 전위는 통상적인 회로로서 사용될 때의 전위보다 충분히 크다. 그러므로 회로를 구동함으로써 전하 포획층에 포획되는 전자가 이동할 가능성은 낮다.
기억 소자(170)는 용량 소자(173)에 유지된 전하로 데이터를 기억하기 때문에 트랜지스터(171)의 오프 저항이 높은 것이 요구된다. 한편으로 기억 소자(170)는 상응하는 고속 응답이 요구되기 때문에 트랜지스터(171)의 온 저항도 낮은 것이 요구된다. 캐시 메모리로서의 용도라면 용량 소자(173)에 전하를 유지하는 기간은 1분 이하이기 때문에 기억 소자(170)에서 이 정도의 유지 기간을 구현할 수 있을 정도로 트랜지스터(171)의 문턱 전압을 설정한다. 기억 소자(180)라도 마찬가지다.
기억 소자(150), 기억 소자(160), 기억 소자(170), 및 기억 소자(180)에서는, 각 기억 소자에 사용되어 있는 트랜지스터(153), 트랜지스터(163a), 트랜지스터(163b), 트랜지스터(171), 및 트랜지스터(181)가 각각 용량 소자(154), 용량 소자(164a), 용량 소자(164b), 용량 소자(173), 및 용량 소자(184)에 전하를 유지하는 기능을 갖는 점에서 같지만 필요가 되는 유지 기간이 상이하기 때문에 상이한 문턱 전압이 요구된다.
대부분의 경우, 트랜지스터(153), 트랜지스터(163a), 트랜지스터(163b), 트랜지스터(171), 및 트랜지스터(181)는 같은 마이크로프로세서(140)에 같은 층 구조로 형성되지만 이들 트랜지스터의 문턱 전압 보정 처리를 수행할 때의 조건을 변경함으로써 각각의 목적에 적합한 문턱 전압을 갖게 하면 좋다. 이 때, 각각 문턱 전압 보정용 배선 등에는 상이한 전위를, 같거나 또는 상이한 기간 인가할 수 있는 구성으로 하면 좋다. 또한, 같은 전위를 상이한 기간 인가할 수 있는 구성으로 하여도 좋다.
또한, 상술한 트랜지스터(153), 트랜지스터(163a), 트랜지스터(163b), 트랜지스터(171), 및 트랜지스터(181)의 모두에 어떤 문턱 전압 보정이 수행될 필요는 없다. 예를 들어, 트랜지스터(171) 및 트랜지스터(181)는 문턱 전압 보정 처리가 수행되지 않고 트랜지스터(153), 트랜지스터(163a), 및 트랜지스터(163b) 모두 또는 일부에만 문턱 전압 보정 처리가 수행되어도 좋다.
도 10의 (A)는 도 6의 (B)에 도시된 바와 같은 마이크로프로세서(140)가 형성된 반도체 칩(190)의 예를 도시한 도면이다. 반도체 칩(190)에는 복수의 패드(191)와 디바이스 영역(192)이 제공된다.
예를 들어, 도 7에 도시된 바와 같은 기억 소자(150)의 트랜지스터(153)의 문턱 전압을 보정하기 위한 신호(SIG4)를 패드(191a)로부터 입력하고, 도 8에 도시된 바와 같은 기억 소자(160)의 백업 제어선(WE)을 패드(191b)에 접속하고 도 9의 (A)에 도시된 바와 같은 기억 소자(170)의 기록 워드선(WWL)을 패드(191c)에 접속하면 패드(191a), 패드(191b), 및 패드(191c) 각각에 상이한 전위를 인가함으로써 또한, 남은 패드 모두 또는 일부에 적절한 전위를 인가함으로써 각각 기억 소자의 트랜지스터의 문턱 전압을 서로 상이하게 할 수 있다.
일례로서는 패드(191a)의 전위는 +10V, 패드(191b)의 전위는 +15V, 패드(191c)의 전위는 +20V, 이들 외의 모든 패드(191)의 전위를 0V로 하여 유지함으로써 문턱 전압 보정 처리를 수행한다.
또는 패드(191a), 패드(191b), 및 패드(191c)의 전위를 모두 +10V로 고정하고 전위를 유지하는 시간을 예컨대 패드(191a)에 대하여 50ms, 패드(191b)에 대하여 100ms, 패드(191c)에 대하여 200ms로 함으로써 문턱 전압 보정 처리를 수행한다.
또한 문턱 전압 보정 처리를 수행하는 타이밍은 상기 단계에 한정되지 않는다. 예를 들어, 도 10의 (B)에 도시된 바와 같이, 리드 프레임(193)과 패드(191)가 본딩 와이어(194)로 접속된 단계에서 수행하여도 좋다.
일례로서는 이 때, 패드(191a), 패드(191b), 및 패드(191c)가 리드 프레임(193)과 접속되지 않는다. 한편으로 외부에 접속할 필요가 있는 패드는 모두 리드 프레임(193)에 접속된다. 따라서 예컨대 리드 프레임(193)의 전위를 0V로 하고 패드(191a), 패드(191b), 및 패드(191c)의 전위를 각각 예컨대 +10V, +15V, +20V와 같이 문턱 전압의 보정에 적절한 전위로 함으로써 문턱 전압 보정 처리를 수행할 수 있다.
또는 패드(191a), 패드(191b), 및 패드(191c)의 전위를 모두 +10V로 고정하고 전위를 인가하는 시간을 예컨대 패드(191a)에 대하여 50ms, 패드(191b)에 대하여 100ms, 패드(191c)에 대하여 200ms로 함으로써 문턱 전압 보정 처리를 수행할 수 있다.
또한, 도 10의 (C)에 도시된 바와 같이, 리드 프레임(193)이 분단되어 반도체 칩과 접속되는 복수의 리드(195)가 형성된 상태에서도 문턱 전압 보정 처리를 수행할 수 있다. 여기서 리드(195)의 모두 또는 일부는 패드(191)의 모두 또는 일부와 본딩 와이어(194)에 의하여 접속되어 있으므로, 리드(195a)는 패드(191a)에, 리드(195b)는 패드(191b)에, 및 리드(195c)는 패드(191c)에 각각 접속된다.
일례로서는 이 때 리드(195a), 리드(195b), 및 리드(195c)의 전위를 각각 예컨대 +10V, +15V, +20V, 이들 외의 리드(195) 모두 또는 일부의 전위를 0V로 함으로써 문턱 전압 보정 처리를 수행할 수 있다.
또는 리드(195a), 리드(195b), 및 리드(195c)의 전위를 모두 +10V로 고정하고 전위를 인가하는 시간을 예컨대 리드(195a)에 대하여 50ms, 리드(195b)에 대하여 100ms, 리드(195c)에 대하여 200ms로 함으로써 문턱 전압 보정 처리를 수행할 수 있다.
이 후, 반도체 칩(190)을 패키지화하지만 패키지 재료의 내열성에 배려하면 패키지화한 후에도 상기 문턱 전압 보정 처리를 수행할 수 있다.
상기에서는 전하 포획층(102)에 전자를 포획시킴으로써 문턱 전압을 보정하는 예를 기재하였지만 홀을 포획시킴으로써 문턱 전압을 보정할 수도 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다. 따라서, 소정의 접속 관계, 예컨대 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도 포함되는 것으로 한다.
여기서, X, Y는, 대상물(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예컨대, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온 상태와 오프 상태가 제어된다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예컨대 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 존재하더라도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되는 것으로 한다.
또한, "X와 Y가 전기적으로 접속된다"라고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다. 즉, "전기적으로 접속된다"라고 명시적으로 기재되는 경우에는, 단순히 "접속된다"라고만 명시적으로 기재되는 경우와 같은 것으로 한다.
또한, 예컨대 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 개재(介在)하여 Y와 전기적으로 접속되고 X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이와 같은 예와 마찬가지의 표현 방법을 이용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 다만, 상술한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도상에서는 독립적인 구성 요소끼리가 전기적으로 접속되는 것과 같이 도시되어 있는 경우라도, 하나의 구성 요소가, 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에서의 전기적으로 접속이란, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함된다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터 등에 적용할 수 있는 반도체 장치에 대하여 도면을 사용하여 설명한다.
도 11은 트랜지스터(450)의 상면도 및 단면도다. 도 11의 (A)는 상면도이며, 도 11의 (A)에 나타낸 일점 쇄선 A-B를 따라 자른 단면이 도 11의 (B)에 상당하고, 일점 쇄선 C-D를 따라 자른 단면이 도 11의 (C)에 상당한다. 또한, 도 11의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 11에 도시된 트랜지스터(450)는, 기판(400) 위에 오목부 및 볼록부를 갖는 하지 절연층(402)과, 하지 절연층(402)의 볼록부 위의 산화물 반도체층(404a) 및 산화물 반도체층(404b)과, 산화물 반도체층(404a) 및 산화물 반도체층(404b) 위의 소스 전극(406a) 및 드레인 전극(406b)과, 하지 절연층(402)의 오목부 저면, 하지 절연층(402)의 오목부와 볼록부 사이의 측면, 산화물 반도체층(404a)의 측면, 산화물 반도체층(404b)의 측면 및 산화물 반도체층(404b)의 상면, 소스 전극(406a) 및 드레인 전극(406b)과 접촉되는 산화물 반도체층(404c)과, 산화물 반도체층(404c) 위의 게이트 절연층(408)(도 1의 (C)에서는 전하 포획층(102)에 상당함)과, 게이트 절연층(408) 위에서 접촉되고, 산화물 반도체층(404b)의 상면 및 측면에 면하는 게이트 전극(410)(도 1의 (C)에서는 게이트 전극(103)에 상당함)과, 소스 전극(406a), 드레인 전극(406b), 및 게이트 전극(410) 위의 산화물 절연층(412)을 갖는다.
또한, 게이트 절연층(408)은 제 1 절연층(408a)(도 1의 (C)에서는 제 1 절연층(102a)에 상당함)과, 제 2 절연층(408b)(도 1의 (C)에서는 제 2 절연층(102b)에 상당함)과, 제 3 절연층(408c)(도 1의 (C)에서는 제 3 절연층(102c)에 상당함)을 갖고, 실시형태 1에서 기재한 전하 포획층으로서 기능한다. 또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)을 총칭하여 다층 반도체층(404)이라고 부른다. 다층 반도체층(404)은 도 1의 (C)의 반도체층(101)에 상당한다.
제 2 절연층(408b)에 사용하는 재료를 비유전율이 큰 것으로 하면, 제 2 절연층(408b)을 두껍게 할 수 있다. 예를 들어, 비유전율이 16인 산화 하프늄을 사용함으로써, 비유전율이 3.9인 산화 실리콘을 사용하는 경우에 비하여 4배 정도 두껍게 할 수 있다. 이로써, 포획된 전자가 이동하는 것을 방지하는 데에 바람직하다. 또한, 제 1 절연층(408a)의 두께는, 1nm 이상 20nm 이하, 대표적으로는 5nm 이상 15nm 이하이고, 제 2 절연층(408b)의 두께는, 5nm 이상 30nm 이하, 대표적으로는 10nm 이상 25nm 이하이고 제 3 절연층(408c)의 두께는, 1nm 이상 25nm 이하, 대표적으로는 5nm 이상 20nm 이하다.
또한, 채널 길이란, 상면도에서, 반도체층과 게이트 전극이 중첩되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)의 거리를 말한다. 즉, 도 11의 (A)에서는, 채널 길이는, 산화물 반도체층(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a)과 드레인 전극(406b)의 거리가 된다. 채널 폭이란, 반도체층과 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 평행으로 마주보는 길이를 말한다. 즉, 도 11의 (A)에서는, 채널 폭은, 산화물 반도체층(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a)과 드레인 전극(406b)이 평행으로 마주보는 길이를 말한다.
게이트 절연층(408)을 전하 포획층으로서 기능시킴으로써, 실시형태 1에서 설명한 바와 같이 제 1 절연층(408a)과 제 2 절연층(408b) 사이의 계면, 제 2 절연층(408b)과 제 3 절연층(408c) 사이의 계면, 또는 제 2 절연층(408b)의 내부에 존재하는 전자 포획 준위에 전자를 포획시킬 수 있다. 이 때, 전자 포획 준위에 포획되는 전자의 양은 게이트 전극(410)의 전위에 의하여 제어할 수 있다.
또한, 도 11의 (C)에 도시된 바와 같이, 게이트 전극(410)은, 산화물 반도체층(404b)을 전기적으로 둘러싸서, 온 전류가 높아진다. 이와 같은 트랜지스터의 구조를, Surrounded Channel(s-channel) 구조라고 부른다. 또한, s-channel 구조에서는, 전류는 산화물 반도체층(404b)의 전체(벌크)를 흐른다. 산화물 반도체층(404b)의 내부를 전류가 흐름으로써, 계면 산란의 영향을 받기 어렵게 되기 때문에, 높은 온 전류를 얻을 수 있다. 또한, 산화물 반도체층(404b)을 두껍게 하면, 온 전류를 향상시킬 수 있다.
또한, 트랜지스터의 채널 길이 및 채널 폭을 미세화할 때, 레지스트 마스크를 후퇴시키면서 전극이나 반도체층 등을 가공하면 전극이나 반도체층 등의 단부가 동그스름해지는(곡면을 갖는) 경우가 있다. 이와 같은 구성이 됨으로써, 산화물 반도체층(404b) 위에 형성되는 게이트 절연층(408), 게이트 전극(410), 및 산화물 절연층(412)의 피복성을 향상시킬 수 있다. 또한, 소스 전극(406a) 및 드레인 전극(406b)의 단부에 발생할 우려가 있는 전계 집중을 완화시킬 수 있어, 트랜지스터의 열화를 억제할 수 있다.
또한, 트랜지스터를 미세화함으로써, 집적도를 높여 고밀도화할 수 있다. 예를 들어, 트랜지스터의 채널 길이를 100nm 이하, 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하로 하고, 또한, 트랜지스터의 채널 폭을 100nm 이하, 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하로 한다. 트랜지스터(450)는, 상기와 같이 협채널이라도 s-channel 구조를 가짐으로써 온 전류를 높일 수 있다.
기판(400)은 단순한 지지 재료에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이라도 좋다. 이 경우, 트랜지스터(450)의 게이트 전극(410), 소스 전극(406a), 및 드레인 전극(406b) 중 적어도 하나는 상기의 다른 디바이스와 전기적으로 접속되어도 좋다.
하지 절연층(402)은, 기판(400)으로부터의 불순물의 확산을 방지하는 역할을 가짐에 더하여, 다층 반도체층(404)에 산소를 공급하는 역할을 가질 수 있다. 또한, 상술한 바와 같이 기판(400)이, 다른 디바이스가 형성된 기판인 경우, 하지 절연층(402)은 층간 절연층으로서도 기능한다. 그 경우, 하지 절연층(402)의 표면에는 요철이 형성되기 때문에, 표면을 평탄하게 하도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
또한, 트랜지스터(450)의 채널이 형성되는 영역에서 다층 반도체층(404)은, 기판(400) 측으로부터 순차적으로 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)이 적층된 구조를 갖는다. 또한, 산화물 반도체층(404b)은, 산화물 반도체층(404a) 및 산화물 반도체층(404c)으로 둘러싸여 있는 구조가 되어 있다. 또한, 도 11의 (C)에 도시된 바와 같이 게이트 전극(410)은 산화물 반도체층(404b)을 전기적으로 둘러싸는 구조가 되어 있다.
여기서, 일례로서는, 산화물 반도체층(404b)에는, 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다. 전자 친화력은, 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단의 에너지 차이(에너지 갭)를 뺀 값으로서 산출할 수 있다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)은, 산화물 반도체층(404b)을 구성하는 금속 원소를 1종 이상 포함하고, 예컨대 전도대 하단의 에너지가 산화물 반도체층(404b)보다, 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 하나 이상이며, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 하나 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이러한 구조에서, 게이트 전극(410)에 전계를 인가하면, 다층 반도체층(404) 중, 전도대 하단의 에너지가 가장 작은 산화물 반도체층(404b)에 채널이 형성된다. 즉, 산화물 반도체층(404b)과 게이트 절연층(408) 사이에 산화물 반도체층(404c)이 형성됨으로써, 트랜지스터의 채널이 게이트 절연층(408)과 접촉되지 않는 영역에 형성되는 구조가 된다.
또한, 산화물 반도체층(404a)은, 산화물 반도체층(404b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(404b)과 하지 절연층(402)이 접촉된 경우의 계면과 비교하여, 산화물 반도체층(404b)과 산화물 반도체층(404a) 사이의 계면에 계면 준위가 형성되기 어려워진다. 상기 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 산화물 반도체층(404a)을 제공함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차를 저감할 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(404c)은, 산화물 반도체층(404b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(404b)과 게이트 절연층(408)이 접촉된 경우의 계면과 비교하여, 산화물 반도체층(404b)과 산화물 반도체층(404c) 사이의 계면에서는 캐리어의 산란이 일어나기 어려워진다. 따라서, 산화물 반도체층(404c)을 제공함으로써, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)에는, 예컨대 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf을 산화물 반도체층(404b)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는, 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합되기 때문에, 산소 결손이 산화물 반도체층에 생기는 것을 억제하는 기능을 갖는다. 즉, 산화물 반도체층(404a) 및 산화물 반도체층(404c)은, 산화물 반도체층(404b)보다 산소 결손이 생기기 어렵다고 할 수 있다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)이, 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물일 때, 산화물 반도체층(404a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(404b)을 In:M:Zn=x2:y2:z2[원자수비], 산화물 반도체층(404c)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 때, 산화물 반도체층(404b)에서, y2가 x2 이상이 되면 트랜지스터의 전기 특성을 안정시킬 수 있다. 다만, y2가 x2의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)의 Zn 및 O를 제외한 In과 M의 원자수 비율은, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 산화물 반도체층(404b)의 Zn 및 O를 제외한 In과 M의 원자수 비율은, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다.
산화물 반도체층(404a) 및 산화물 반도체층(404c)의 두께는, 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(404b)의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(404b)은 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다 두꺼운 것이 바람직하다.
산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)에는, 예컨대 인듐, 아연, 및 갈륨을 포함한 산화물 반도체를 사용할 수 있다. 특히, 산화물 반도체층(404b)에 인듐을 포함시키면, 캐리어 이동도가 높게 되기 때문에 바람직하다.
또한, 산화물 반도체층을 사용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 중의 불순물 농도를 저감하여, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가, 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이 된다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하고, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 중에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시킬 경우가 있다. 따라서, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)의 층 중이나, 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS(Secondary Ion Mass Spectrometry) 분석에서, 예컨대 산화물 반도체층 중 어떤 깊이에서, 또는, 산화물 반도체층 중 어떤 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖는 것이 바람직하다. 또한, 수소 농도는, 예컨대 산화물 반도체층 중 어떤 깊이에서, 또는 산화물 반도체층 중 어떤 영역에서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 하는 부분을 갖는 것이 바람직하다. 또한, 질소 농도는, 예컨대 산화물 반도체층 중 어떤 깊이에서, 또는 산화물 반도체층 중 어떤 영역에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 하는 부분을 갖는 것이 바람직하다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시키는 경우가 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 예컨대 산화물 반도체층 중 어떤 깊이에서, 또는, 산화물 반도체층 중 어떤 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 가지면 좋다. 또한, 예컨대 산화물 반도체층 중 어떤 깊이에서, 또는, 산화물 반도체층 중 어떤 영역에서, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 가지면 좋다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체층을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는, 10V 정도로 한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수 yA/μm 이상 수 zA/μm 이하까지 저감하는 것이 가능하게 된다.
또한, 트랜지스터의 게이트 절연층으로서는, 실리콘을 포함하는 절연층이 많이 사용되기 때문에, 상기 이유에 의하여 다층 반도체층의 채널이 되는 영역은, 게이트 절연층과 접촉되지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연층과 다층 반도체층 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 낮게 되는 경우가 있다. 이와 같은 관점에서도, 다층 반도체층의 채널이 되는 영역은 게이트 절연층으로부터 멀리하는 것이 바람직하다고 할 수 있다.
따라서, 다층 반도체층(404)을 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)의 적층 구조로 함으로써, 산화물 반도체층(404b)에 채널을 형성할 수 있어 높은 전계 효과 이동도 및 안정된 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
다음에, 다층 반도체층(404)의 밴드 구조를 설명한다. 산화물 반도체층(404a) 및 산화물 반도체층(404c)에 상당하는 층으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물, 산화물 반도체층(404b)에 상당하는 층으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하여, 다층 반도체층(404)에 상당하는 적층을 제작하여 밴드 구조를 해석한다.
산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)의 두께는 각각 10nm로 하고, 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정하였다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정하였다.
도 12의 (A)는, 진공 준위와 가전자대 상단의 에너지 차이와, 각 층의 에너지 갭과의 차분으로서 산출되는 진공 준위와 전도대 하단의 에너지 차이(전자 친화력)로부터 모식적으로 나타내어지는 밴드 구조의 일부를 도시한 도면이다. 도 12의 (A)는, 산화물 반도체층(404a) 및 산화물 반도체층(404c)과 접촉하도록, 산화 실리콘층을 제공한 경우의 밴드도다. 여기서, Evac는 진공 준위의 에너지, EcI1 및 EcI2는 산화 실리콘층의 전도대 하단의 에너지, EcS1은 산화물 반도체층(404a)의 전도대 하단의 에너지, EcS2는 산화물 반도체층(404b)의 전도대 하단의 에너지, EcS3은 산화물 반도체층(404c)의 전도대 하단의 에너지다.
도 12의 (A)에 도시된 바와 같이, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)에서, 전도대 하단의 에너지가 연속적으로 변화된다. 이것은, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)을 구성하는 원소가 공통됨으로써, 산소가 서로 확산되기 쉬운 점으로부터도 이해된다. 따라서, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)은, 조성이 서로 다른 층의 적층체이지만, 물성적으로 연속이라고 할 수도 있다.
주성분을 공통으로 하여 적층된 다층 반도체층(404)은, 각 층을 단순히 적층하는 것이 아니라, 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층의 사이에서 연속적으로 변화되는 U자형 웰(우물) 구조)이 형성되도록 제작한다. 즉, 각 층의 계면에 포획 중심이나 재결합 중심과 같은 산화물 반도체의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 가령, 적층된 다층 반도체층의 층간에 불순물이 혼재되면, 에너지 밴드의 연속성이 없어져, 계면에서 캐리어가 포획되거나 또는 재결합됨에 의하여 소멸된다.
또한, 도 12의 (A)에서는, EcS1과 EcS3이 마찬가지인 경우에 대하여 도시하였지만, 각각이 상이하여도 좋다. 예를 들어, EcS3보다 EcS1이 높은 에너지를 갖는 경우, 밴드 구조의 일부는, 도 12의 (B)와 같이 나타내어진다.
예를 들어, EcS1=EcS3인 경우에는, 산화물 반도체층(404a) 및 산화물 반도체층(404c)에 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:6:4, 또는 1:9:6[원자수비], 산화물 반도체층(404b)에 In:Ga:Zn=1:1:1 또는 3:1:2[원자수비]의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, EcS1>EcS3인 경우에는, 산화물 반도체층(404a)에 In:Ga:Zn=1:6:4 또는 1:9:6[원자수비], 산화물 반도체층(404b)에 In:Ga:Zn=1:1:1 또는 3:1:2[원자수비], 산화물 반도체층(404c)에 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4[원자수비]의 In-Ga-Zn 산화물 등을 사용할 수 있다.
도 12로부터, 다층 반도체층(404)에서의 산화물 반도체층(404b)이 웰이 되어, 다층 반도체층(404)을 사용한 트랜지스터에서, 채널이 산화물 반도체층(404b)에 형성되는 것을 알 수 있다. 또한, 다층 반도체층(404)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형 웰(U Shape Well)이라고 할 수도 있다. 또한, 이와 같은 구성으로 형성된 채널을 매립 채널이라고 할 수도 있다.
또한, 산화물 반도체층(404a) 및 산화물 반도체층(404c)과, 산화 실리콘층 등의 절연층 사이의 계면 근방에는, 불순물이나 결함에 기인한 포획 준위가 형성될 수 있다. 산화물 반도체층(404a) 및 산화물 반도체층(404c)이 있음으로써, 산화물 반도체층(404b)과 상기 포획 준위를 멀리할 수 있다. 다만, EcS1 또는 EcS3과, EcS2 사이의 에너지 차이가 작은 경우, 산화물 반도체층(404b)의 전자가 산화물 반도체층(404a) 또는 산화물 반도체층(404c)을 넘어 포획 준위에 도달하는 경우가 있다. 마이너스의 전하가 되는 전자가 포획 준위에 포획됨으로써, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다.
따라서, 트랜지스터의 문턱 전압의 변동을 저감하기 위해서는, EcS1 및 EcS3과, EcS2 사이에 에너지 차이를 제공하는 것이 필요하다. 각각의 상기 에너지 차이는, 0.1eV 이상이 바람직하고, 0.15eV 이상이 더 바람직하다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)에는, 결정부가 포함되는 것이 바람직하다. 특히 c축 배향한 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 다층 반도체층(404)에 In-Ga-Zn 산화물을 사용하는 경우에는, In의 게이트 절연층으로의 확산을 방지하기 위해서, 산화물 반도체층(404c)은 산화물 반도체층(404b)보다 In이 적은 조성으로 하는 것이 바람직하다.
소스 전극(406a) 및 드레인 전극(406b)에는, 산소와 결합될 수 있는 도전 재료를 사용하는 것이 바람직하다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 상기 재료에서, 특히 산소와 결합되기 쉬운 Ti이나, 나중의 프로세스 온도를 비교적 높게 할 수 있는 등의 점에서, 융점이 높은 W을 사용하는 것이 더 바람직하다. 또한, 산소와 결합될 수 있는 도전 재료에는, 산소가 확산될 수 있는 재료도 포함된다.
산소와 결합될 수 있는 도전 재료와 다층 반도체층을 접촉시키면, 다층 반도체층 중의 산소가, 산소와 결합될 수 있는 도전 재료 측으로 확산되는 현상이 일어난다. 상기 현상은, 온도가 높을수록 현저히 일어난다. 트랜지스터의 제작 공정에는, 몇 가지 가열 공정이 있으므로, 상기 현상에 의하여, 다층 반도체층의 소스 전극 또는 드레인 전극과 접촉된 근방의 영역에 산소 결손이 발생하여, 층 중에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써 상기 영역은 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 영역 또는 드레인 영역으로서 작용시킬 수 있다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생에 의하여 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장됨으로써 단락되는 경우가 있다. 이 경우, 트랜지스터의 전기 특성에는, 문턱 전압의 시프트에 의하여, 실용적인 게이트 전압으로 온/오프를 제어하기 어려운 상태(도통 상태)가 나타난다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는, 소스 전극 및 드레인 전극에 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 반드시 바람직하다고는 할 수 없는 경우가 있다.
이러한 경우에는 소스 전극(406a) 및 드레인 전극(406b)에 상술한 재료보다 산소와 결합되기 어려운 도전 재료를 사용하는 것이 바람직하다. 상기 도전 재료로서는, 예컨대 질화 탄탈럼, 질화 타이타늄, 또는 루테늄을 포함하는 재료 등을 사용할 수 있다. 또한, 상기 도전 재료를 산화물 반도체층(404b)과 접촉시키는 구성으로서, 상기 도전 재료와, 상술한 산소와 결합되기 쉬운 도전 재료를 적층하여도 좋다.
제 1 절연층(408a)에는, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 제 1 절연층(408a)의 두께는, 1nm 이상 20nm 이하, 바람직하게는 5nm 이상 15nm 이하다.
제 2 절연층(408b)에는, 산화 하프늄, 산화 알루미늄, 알루미늄실리케이트 등을 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 제 2 절연층(408b)의 두께는, 5nm 이상 30nm 이하, 바람직하게는 10nm 이상 25nm 이하다.
제 3 절연층(408c)에는, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 제 3 절연층(408c)의 두께는, 1nm 이상 25nm 이하, 바람직하게는 5nm 이상 20nm 이하다.
게이트 전극(410)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 도전층을 사용할 수 있다. 또한, 상기 게이트 전극은 상기 재료의 적층이라도 좋다. 또한, 게이트 전극(410)에는, 질소를 포함한 도전층을 사용하여도 좋다. 예를 들어, 게이트 전극(410)에, 질화 타이타늄층 위에 텅스텐층을 적층한 것, 질화 텅스텐층 위에 텅스텐층을 적층한 것, 질화 탄탈럼층 위에 텅스텐층을 적층한 것 등을 사용할 수 있다.
게이트 절연층(408) 및 게이트 전극(410) 위에는 산화물 절연층(412)이 형성되어도 좋다. 상기 산화물 절연층에는, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼 중 1종 이상 포함하는 절연층을 사용할 수 있다. 또한, 상기 산화물 절연층은 상기 재료의 적층이라도 좋다.
여기서, 산화물 절연층(412)은 과잉 산소를 갖는 것이 바람직하다. 과잉 산소를 포함하는 산화물 절연층이란, 가열 처리 등에 의하여 산소를 방출할 수 있는 산화물 절연층을 말한다. 바람직하게는, 승온 이탈 가스 분광법 분석으로, 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상인 층으로 한다. 또한, 상기 승온 이탈 가스 분광법 분석 시에서의 산화물 절연층의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 상기 산화물 절연층으로부터 방출되는 산소는 게이트 절연층(408)을 거쳐 다층 반도체층(404)의 채널 형성 영역으로 확산시킬 수 있으므로, 채널 형성 영역에 산소 결손이 형성된 경우에도 산소를 보전할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치를 고집적화하기 위해서는 트랜지스터의 미세화가 필수적이다. 한편, 트랜지스터의 미세화에 의하여 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면 온 전류는 저하된다.
그러나, 본 실시형태의 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(404b)의 채널이 형성되는 영역을 덮도록 산화물 반도체층(404c)이 형성되어 있어, 채널 형성층과 게이트 절연층이 접촉되지 않는 구성이 된다. 그러므로, 채널 형성층과 게이트 절연층 사이의 계면에서 생기는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하면, 산화물 반도체층에 포함되는 캐리어 수의 감소에 의하여, 전계 효과 이동도의 저하가 우려된다. 그러나, 본 실시형태의 트랜지스터에서는, 산화물 반도체층에 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체층의 전체에 게이트 전계가 인가되어, 전류는 산화물 반도체층의 벌크를 흐른다. 이에 의하여, 고순도 진성화에 의한 전기 특성의 변동을 억제하면서, 트랜지스터의 전계 효과 이동도의 향상을 도모하는 것이 가능하게 된다.
또한, 본 실시형태에 따른 트랜지스터는, 산화물 반도체층(404b)을 산화물 반도체층(404a) 위에 형성함으로써 계면 준위가 형성되기 어렵게 하는 효과나, 산화물 반도체층(404b)을 3층 구조의 중간층으로 함으로써 위아래로부터의 불순물 혼입의 영향을 배제할 수 있는 효과 등을 함께 갖는다. 그러므로 산화물 반도체층(404b)은, 산화물 반도체층(404a)과 산화물 반도체층(404c)으로 둘러싸인 구조(또한, 게이트 전극(410)으로 전기적으로 둘러싸인 구조)가 되어, 상술한 트랜지스터의 온 전류의 향상에 더하여, 문턱 전압을 안정화하거나 S값을 작게 할 수 있다. 따라서, 게이트 전극(103)의 전위를 0V로 하였을 때의 소스 드레인간의 전류를 내릴 수 있어, 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되므로, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
또한, 도 13에 도시된 트랜지스터(470)를 사용할 수도 있다. 도 13은, 트랜지스터(470)의 상면도 및 단면도다. 도 13의 (A)는 상면도이며, 도 13의 (A)에 나타낸 일점 쇄선 A-B를 따라 자른 단면이 도 13의 (B)에 상당하고, 일점 쇄선 C-D를 따라 자른 단면이 도 13의 (C)에 상당한다. 또한, 도 13의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다.
트랜지스터(470)는 산화물 반도체층(404a) 및 산화물 반도체층(404b)을 형성할 때, 하지 절연층(402)의 오버 에칭이 없고, 하지 절연층(402)에 요철이 없는 형상으로 되어 있다.
오버 에칭에 의하여, 하지 절연층(402)이 에칭되지 않도록 하기 위해서는, 산화물 반도체층과 하지 절연층(402)의 에칭에서의 선택비를 크게 하면 좋다.
또한, 본 실시형태에서는, 산화물 반도체층(404b)을 산화물 반도체층(404a)과 산화물 반도체층(404c) 사이에 끼우고 있는 구성을 설명하였지만, 이에 한정되지 않고, 산화물 반도체층(404a) 및 산화물 반도체층(404c)을 갖지 않고 산화물 반도체층(404b)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 하여도 좋다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2에서 설명한 도 11에 도시된 트랜지스터(450)의 제작 방법에 대하여, 도 14 및 도 15를 사용하여 설명한다.
기판(400)에는, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용할 수도 있으며, 이들 기판 위에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다. 또한, 실리콘 기판을 사용하는 경우에는 기판 표면에 열 산화막이 형성되어도 좋다.
먼저, 기판(400) 위에 하지 절연층(402)을 형성한다(도 14의 (A) 참조).
또한, 하지 절연층(402)에 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 산소를 첨가하여도 좋다. 산소를 첨가함으로써, 하지 절연층(402)으로부터 다층 반도체층(404)으로의 산소의 공급을 더 용이하게 할 수 있다.
다음에 하지 절연층(402) 위에, 스퍼터링법, 화학 기상 성장(CVD)법(MOCVD(Metal Organic Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법, 또는 PECVD(Plasma-Enhanced Chemical Vapor Deposition)법을 포함함), 진공 증착법, 또는 펄스 레이저 퇴적(PLD)법을 사용하여 산화물 반도체층(404a) 및 산화물 반도체층(404b)을 형성한다(도 14의 (B) 참조). 이 때, 도시된 바와 같이 하지 절연층(402)을 약간 과도하게 에칭하여도 좋다. 하지 절연층(402)을 과도하게 에칭함으로써, 나중에 형성하는 게이트 전극(410)으로 산화물 반도체층(404c)을 덮기 쉽게 할 수 있다.
또한, 산화물 반도체층(404a) 및 산화물 반도체층(404b)을 섬 형상으로 형성할 때, 먼저 산화물 반도체층(404b) 위에 하드 마스크가 되는 층(예컨대 텅스텐층) 및 레지스트 마스크를 제공하고, 하드 마스크가 되는 층을 에칭하여 하드 마스크를 형성하고, 그 후, 레지스트 마스크를 제거하고, 하드 마스크를 마스크로 하여 산화물 반도체층(404a) 및 산화물 반도체층(404b)을 에칭한다. 그 후에 하드 마스크를 제거한다. 이 때, 에칭함에 따라 하드 마스크의 단부가 서서히 축소되기 때문에 하드 마스크의 단부가 자연히 둥그스름하게 되어 곡면을 갖게 된다. 이에 따라, 산화물 반도체층(404b)의 형상도 단부가 둥그스름하게 되어 곡면을 갖는다. 이와 같은 구성이 됨으로써, 산화물 반도체층(404b) 위에 형성되는, 산화물 반도체층(404c), 게이트 절연층(408), 게이트 전극(410), 산화물 절연층(412)의 피복성이 향상되어, 단절 등의 형상 불량의 발생을 방지할 수 있다. 또한, 소스 전극(406a) 및 드레인 전극(406b)의 단부에 생길 우려가 있는 전계 집중을 완화할 수 있어, 트랜지스터의 열화를 억제할 수 있다.
또한, 산화물 반도체층(404a) 및 산화물 반도체층(404b)의 적층, 및 나중의 공정으로 형성하는 산화물 반도체층(404c)을 포함한 적층에서 연속 접합을 형성하기 위해서는, 로드록실을 구비한 멀티 체임버 방식의 형성 장치(예컨대 스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속하여 적층하는 것이 필요하게 된다. 스퍼터링 장치에서의 각 체임버는, 산화물 반도체에서 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa 이상 1×10-4Pa 이하 정도까지)할 수 있는 것, 또한 형성되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 탄소 성분이나 수분 등을 포함하는 가스가 역류되지 않도록 해 두는 것이 바람직하다. 또한, 체임버 누설이 발생되는지 여부를 감시하기 위하여 장치 내에 사중극형 질량 분석계(Q-mass라고도 함)를 설치하는 것도 유효하다.
고순도 진성 산화물 반도체를 얻기 위해서는, 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화한 가스를 사용함으로써 산화물 반도체층에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
산화물 반도체층(404a), 산화물 반도체층(404b), 및 나중의 공정에서 형성되는 산화물 반도체층(404c)에는, 실시형태 2에서 설명한 재료를 사용할 수 있다. 예를 들어, 산화물 반도체층(404a)에 In:Ga:Zn=1:3:4 또는 1:3:2[원자수비]의 In-Ga-Zn 산화물, 산화물 반도체층(404b)에 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물, 산화물 반도체층(404c)에 In:Ga:Zn=1:3:4 또는 1:3:2[원자수비]의 In-Ga-Zn 산화물을 사용할 수 있다.
또한, 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)으로서 사용할 수 있는 산화물은, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는, In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위하여, 이들과 함께 스테빌라이저를 포함하는 것이 바람직하다.
스테빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 여기서, 예컨대 In-Ga-Zn 산화물이란, In과 Ga과 Zn을 주성분으로서 갖는 산화물이라는 의미다. 또한, In과 Ga과 Zn 외의 금속 원소가 들어 있어도 좋다. 또한, 본 명세서에서는, In-Ga-Zn 산화물로 구성된 층을 IGZO층이라고도 한다.
또한, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용하여도 좋다.
다만, 실시형태 2에서 자세한 사항을 기재한 바와 같이, 산화물 반도체층(404a) 및 산화물 반도체층(404c)은, 산화물 반도체층(404b)보다 전자 친화력이 작게 되도록 재료를 선택한다.
또한, 산화물 반도체층의 형성에는, 스퍼터링법을 사용하는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 형성 시에 발생하는 먼지를 저감할 수 있고, 또한 두께도 균일하게 할 수 있는 점에서 DC 스퍼터링법을 사용하는 것이 바람직하다.
산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)으로서 In-Ga-Zn 산화물을 사용하는 경우, In, Ga, 및 Zn의 원자수비로서는, 예컨대 In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, In:Ga:Zn=3:1:2, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:4:3, In:Ga:Zn=1:5:4, In:Ga:Zn=1:6:6, In:Ga:Zn=2:1:3, In:Ga:Zn=1:6:4, In:Ga:Zn=1:9:6, In:Ga:Zn=1:1:4, In:Ga:Zn=1:1:2 중 어느 하나의 재료를 사용하여, 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 전자 친화력이 산화물 반도체층(404b)의 전자 친화력보다 작게 되도록 하면 좋다.
또한, 예컨대 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이란 a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2((a-A)2+(b-B)2+(c-C)2는 r2 이하)를 만족시키는 것을 가리킨다. r로서는, 예컨대 0.05로 하면 좋다. 다른 산화물에서도 마찬가지다.
또한, 산화물 반도체층(404b)은, 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 많게 함으로써, s궤도의 중첩이 더 증가되기 때문에, In이 Ga보다 많은 조성을 갖는 산화물은 In이 Ga과 동등 또는 적은 조성을 갖는 산화물과 비교하여 이동도가 높게 된다. 따라서, 산화물 반도체층(404b)에 인듐의 함유량이 많은 산화물을 사용함으로써 이동도가 높은 트랜지스터를 구현할 수 있다.
이하에서 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태이며 고정화되지 않거나, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 바꿔 말하면, 결합 각도가 유연하고 단거리 질서성을 갖는 한편, 장거리 질서성을 갖지 않는 구조라고 할 수도 있다.
거꾸로 말하면, 본질적으로 안정된 산화물 반도체는 완전한 비정질(completely amorphous) 산화물 반도체로 부를 수 없다는 것이다. 또한, 등방적이지 않은(예컨대 미소한 영역에서 주기 구조를 갖는) 산화물 반도체는 완전한 비정질 산화물 반도체로 부를 수 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드(void)라고도 함)을 갖고 불안정한 구조이다. 그러므로, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 하나다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정립계에 기인하여 전자 이동도가 저하되기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 22의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 이용하였다. 특히 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지로 부른다. Cs 보정 고분해능 TEM 이미지는 예컨대 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조) 등에 의하여 얻을 수 있다.
도 22의 (B)는 도 22의 (A) 중 영역 (1)을 확대한 Cs 보정 고분해능 TEM 이미지다. 도 22의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철을 반영한 형상을 갖고, CAAC-OS의 피형성면 또는 상면에 평행하게 배열된다.
도 22의 (B)에 도시된 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 22의 (C)에서는 특징적인 원자 배열을 보조선으로 나타내었다. 도 22의 (B) 및 (C)로부터, 하나의 펠릿의 크기는 1nm 이상이나 3nm 이상이며, 펠릿들 사이의 기울기에 의하여 생기는 틈의 크기는 0.8nm 정도임을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)으로 부를 수도 있다. 또한, CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체로 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 22의 (D) 참조). 도 22의 (C)에서 관찰된 펠릿들 사이에 기울기가 생긴 부분은 도 22의 (D) 중 영역(5161)에 상당한다.
또한, 도 23의 (A)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지다. 도 23의 (B)~(D)는 각각 도 23의 (A) 중 영역 (1), 영역 (2), 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM 이미지다. 도 23의 (B)~(D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조를 해석하면, 도 24의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 31°근방일 때 나타나는 피크에 더하여 2θ가 36°근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36°근방일 때 나타나는 피크는 CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. 더 바람직한 CAAC-OS는, out-of-plane법에 의하여 구조를 해석하면, 2θ가 31°근방일 때 피크가 나타나고 2θ가 36°근방일 때 피크가 나타나지 않는다.
한편, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56°근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56°근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 수행하여도 도 24의 (B)에 도시된 바와 같은 명확한 피크가 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56°근방에 고정하고 φ스캔을 수행하면, 도 24의 (C)와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것이 확인된다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자빔을 시료면에 평행하게 입사시키면, 도 25의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 알 수 있다. 한편, 도 25의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자빔을 시료면에 수직으로 입사시킨 경우의 회절 패턴이다. 도 25의 (B)를 보면 알 수 있듯이 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 25의 (B) 중 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 25의 (B) 중 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이 CAAC-OS는 결정성이 높은 산화물 반도체다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하될 수 있기 때문에, 거꾸로 말하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은 산화물 반도체의 주성분 외의 원소이며, 수소, 탄소, 실리콘, 천이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예컨대 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동될 수 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체로 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 포함한다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체로 부르는 경우가 있다. nc-OS는 예컨대 고분해능 TEM 이미지에서 결정립계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 포함되는 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿으로 부르는 경우가 있다.
nc-OS는 미소한 영역(예컨대 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS와 a-like OS나 비정질 산화물 반도체를 구별하지 못하는 경우가 있다. 예를 들어, 펠릿보다 큰 직경을 갖는 X선을 이용하여 out-of-plane법에 의하여 nc-OS를 해석하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 펠릿보다 프로브 직경이 큰(예컨대 50nm 이상) 전자빔을 이용하여 관찰한 nc-OS의 전자 회절 패턴에는 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 펠릿보다 작은 전자빔을 이용하여 관찰한 nc-OS의 나노 전자빔 회절 패턴에는 스폿이 관측된다. 또한, nc-OS의 나노 전자빔 회절 패턴에는, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체로 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체다.
a-like OS의 고분해능 TEM 이미지에서는 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지를 관찰하면, 결정부가 명확히 확인되는 영역과, 결정부가 확인되지 않는 영역이 있다.
a-like OS는 공동을 가지므로 불안정한 구조다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 설명하기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A로 표기함), nc-OS(시료 B로 표기함), 및 CAAC-OS(시료 C로 표기함)를 준비한다. 이들 시료로서는 모두 In-Ga-Zn 산화물을 사용한다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 이들 모든 시료가 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 아래와 같이 수행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 26은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 예다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 26으로부터, a-like OS는 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 26 중 (1)로 나타낸 바와 같이, TEM에 의한 관찰 초기에 크기가 1.2nm 정도이었던 결정부(초기핵이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기로 성장하는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 구체적으로는, 도 26 중 (2) 및 (3)으로 표시된 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 가지므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예컨대 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예컨대 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
이와 같이 산화물 반도체는 다양한 구조를 가지며 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예컨대 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이라도 좋다.
CAAC-OS층은, 예컨대 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여, 스퍼터링법에 의하여 형성할 수 있다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자가 박리되는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자는 대전되어 있기 때문에 플라즈마 중에서 응집되지 않고 결정 상태를 유지하면서 기판에 도달하여, CAAC-OS층을 형성할 수 있다.
산화물 반도체층(404b)을 형성한 후에 제 1 가열 처리를 수행하여도 좋다. 제 1 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 수행하면 좋다. 또한, 제 1 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 제 1 가열 처리에 의하여, 산화물 반도체층(404b)의 결정성을 높이고, 또한 하지 절연층(402), 산화물 반도체층(404a)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체층(404b)을 형성하는 에칭 전에 제 1 가열 공정을 수행하여도 좋다.
다음에, 산화물 반도체층(404a) 및 산화물 반도체층(404b) 위에 소스 전극(406a) 및 드레인 전극(406b)이 되는 제 1 도전층을 형성한다. 제 1 도전층으로서는, Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의하여 100nm의 타이타늄층을 형성한다. 또한 CVD법에 의하여 텅스텐층을 형성하여도 좋다.
다음에, 제 1 도전층을 산화물 반도체층(404b) 위에서 분단하도록 에칭하여, 소스 전극(406a) 및 드레인 전극(406b)을 형성한다(도 14의 (C) 참조).
다음에, 산화물 반도체층(404b), 소스 전극(406a), 및 드레인 전극(406b) 위에 산화물 반도체층(403c)을 형성한다.
또한, 산화물 반도체층(403c)을 형성한 후에 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는, 제 1 가열 처리와 마찬가지의 조건에서 수행할 수 있다. 제 2 가열 처리에 의하여, 산화물 반도체층(403c)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체층(404a) 및 산화물 반도체층(404b)으로부터, 수소나 물 등의 불순물을 더 제거할 수 있다.
다음에, 산화물 반도체층(403c) 위에 게이트 절연층(408)이 되는 절연층(407)을 형성한다(도 15의 (A) 참조). 절연층(407)은 절연층(407a), 절연층(407b), 및 절연층(407c)을 갖는다. 절연층(407a)에는, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 1종 이상 포함하는 재료를 사용할 수 있다. 절연층(407b)에는, 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트, 질화 실리콘 등을 1종 이상 포함하는 재료를 사용할 수 있다. 절연층(407c)에는, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 1종 이상 포함하는 재료를 사용할 수 있다.
절연층(407a), 절연층(407b), 및 절연층(407c)은, 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 퇴적(MOCVD)법, 원자층 성막(ALD)법, 또는 플라즈마 화학 기상 퇴적(PECVD)법을 포함함), 진공 증착법 또는 펄스 레이저 퇴적(PLD)법 등을 사용하여 형성할 수 있다. 또한, 절연층(407a) 및 절연층(407c)을 PECVD법으로 형성하고, 절연층(407b)을 ALD법으로 형성하여도 좋다.
다음에 절연층(407) 위에 게이트 전극(410)이 되는 제 2 도전층(409)을 형성한다(도 15의 (B) 참조). 제 2 도전층(409)으로서는, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 제 2 도전층(409)은 스퍼터링법이나 CVD법 등에 의하여 형성할 수 있다. 또한, 제 2 도전층(409)으로서는, 질소를 포함한 도전층을 사용하여도 좋고, 상기 재료를 포함하는 도전층과 질소를 포함한 도전층의 적층을 사용하여도 좋다.
다음에, 게이트 전극(410)을 형성하기 위한 레지스트 마스크를 사용하여, 제 2 도전층(409)을 선택적으로 에칭하여, 게이트 전극(410)을 형성한다(도 15의 (C) 참조). 또한, 도 11의 (C)에 도시된 바와 같이, 게이트 전극(410)은 산화물 반도체층(404b)을 전기적으로 둘러싸도록 형성된다.
이어서, 상기 레지스트 마스크 또는 게이트 전극(410)을 마스크로 하여 절연층(407)을 선택적으로 에칭하여, 게이트 절연층(408)을 형성한다.
이어서, 상기 레지스트 마스크 또는 게이트 전극(410)을 마스크로 하여 산화물 반도체층(403c)을 에칭하여, 산화물 반도체층(404c)을 형성한다.
즉, 산화물 반도체층(404c)의 상단부는 게이트 절연층(408)의 하단부와 일치하고, 게이트 절연층(408)의 상단부는 게이트 전극(410)의 하단부와 일치한다. 또한, 게이트 전극(410)을 마스크로 하여 게이트 절연층(408) 및 산화물 반도체층(404c)을 형성하고 있지만, 이에 한정되지 않고, 제 2 도전층(409)을 형성하기 전에 게이트 절연층(408) 및 산화물 반도체층(404c)을 형성하여도 좋다.
다음에, 소스 전극(406a), 드레인 전극(406b), 게이트 전극(410) 위에 산화물 절연층(412)을 형성한다(도 11의 (B) 및 (C) 참조). 산화물 절연층(412)은 하지 절연층(402)과 같은 재료를 사용하여 같은 방법으로 형성할 수 있다. 산화물 절연층(412)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용하면 좋다. 또는 산화질화 실리콘 및 질화산화 실리콘 등의 질소를 포함하는 산화물을 사용하면 좋다. 또한, 상기 산화물 절연층(412)은 상기 재료의 적층이라도 좋다. 산화물 절연층(412)은 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 퇴적(MOCVD)법, 원자층 성막(ALD)법, 또는 플라즈마 화학 기상 퇴적(PECVD)법을 포함함), 진공 증착법 또는 펄스 레이저 퇴적(PLD)법을 사용하여 형성할 수 있고, 다층 반도체층(404)에 대하여 산소를 공급할 수 있도록 과잉으로 산소를 포함하는 층으로 하는 것이 바람직하다.
다음에, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여, 하지 절연층(402), 게이트 절연층(408), 산화물 절연층(412)으로부터 과잉 산소가 방출되기 쉬워져, 다층 반도체층(404)의 산소 결손을 저감할 수 있다.
다음에 산화물 절연층(412) 위에 절연층(413)을 형성한다(도 11의 (B) 및 (C) 참조). 절연층(413)은 아크릴 수지, 폴리이미드, 에폭시 수지, 실록산 폴리머 등의 유기 절연막을 사용하여 형성할 수 있다. 또한, 그 표면을 CMP법 등에 의하여 평탄화시켜도 좋다.
다음에 문턱 전압 보정 처리를 수행한다. 문턱 전압 보정 처리는 게이트 전극(410)의 전위가 소스 전극이나 드레인 전극의 전위보다 +10V 이상 높은 상태를 5초 이하, 대표적으로는 1초 이하로 유지함으로써 다층 반도체층(404)으로부터 게이트 전극(410)을 향하여 필요로 하는 전자가 이동하여 이들 중 일부는 제 2 절연층(408b)의 내부 또는 계면에 있는 전자 포획 준위에 포획된다. 이와 같이 하여 전자가 포획됨으로써 문턱 전압이 플러스 방향으로 보정될 수 있다.
상술한 공정을 거쳐 도 11에 도시된 트랜지스터(450)를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 2에서 설명한 트랜지스터를 사용한 인버터에 대하여 설명한다.
도 16의 (A)는 실시형태 1에서 설명한 인버터 회로(120)의 회로도이고, 도 16의 (B) 및 (C)는 본 명세서에서 개시하는 일 형태에 따른 인버터 회로(120)의 상면도 및 단면도다. 도 16의 (B)는 상면도이고, 도 16의 (C)는 도 16의 (B)에 나타낸 일점 쇄선 A-B를 따라 자른 단면도다. 또한, 도 16의 (B)의 상면도에서는 도면을 명료화하기 위하여 일부 요소를 생략하여 도시하였다. 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 A-B에 수직의 방향을 채널 폭 방향이라고 부르는 경우가 있다.
도 16의 (A)에 도시된 인버터 회로(120)는 트랜지스터(121) 및 트랜지스터(122)로 구성되고, 트랜지스터(121)는 고전위를 공급하는 전원선(123)과 전기적으로 접속되고, 트랜지스터(122)는 저전위를 공급하는 전원선(124)과 전기적으로 접속된다. 트랜지스터(121) 및 트랜지스터(122)는 노드(125)로 서로 접속되고 트랜지스터(121)의 게이트는 노드(125)에 접속된다. 인버터 회로(120)의 입력 단자(V1)에 신호가 입력되면 출력 단자(V2)로부터 신호가 출력된다. 여기서 트랜지스터(121)는 디플리션형 트랜지스터이고, 트랜지스터(122)는 인핸스먼트형 트랜지스터다.
다음에 도 16의 (B) 및 (C)에 도시된 트랜지스터의 상면도 및 단면도로부터 트랜지스터(121) 및 트랜지스터(122)의 구조를 설명한다. 트랜지스터(122)는 기판(500) 위의 하지 절연층(502)과, 하지 절연층(502) 위의 산화물 반도체층(504a) 및 산화물 반도체층(504b)과, 산화물 반도체층(504a) 및 산화물 반도체층(504b) 위의 소스 전극(506a) 및 드레인 전극(506c)과, 산화물 반도체층(504b), 소스 전극(506a), 및 드레인 전극(506c)과 접촉되는 산화물 반도체층(504c)과, 산화물 반도체층(504c) 위의 게이트 절연층(508)과, 게이트 절연층(508) 위의 게이트 전극(510a)과, 소스 전극(506a), 드레인 전극(506c), 및 게이트 전극(510a) 위의 산화물 절연층(512)과, 산화물 절연층(512) 위의 평탄화막(513)을 갖는다. 또한, 트랜지스터(121)는 기판(500) 위의 하지 절연층(502)과, 하지 절연층(502) 위의 산화물 반도체층(505a) 및 산화물 반도체층(505b)과, 산화물 반도체층(505a) 및 산화물 반도체층(505b) 위의 소스 전극(506b) 및 드레인 전극(506c)과, 산화물 반도체층(505b), 소스 전극(506b), 및 드레인 전극(506c)과 접촉되는 산화물 반도체층(505c)과, 산화물 반도체층(505c) 위의 게이트 절연층(509)(도 1의 (C)에 도시된 전하 포획층(102)에 상당함)과, 게이트 절연층(509) 위의 게이트 전극(510b)(도 1의 (C)에 도시된 게이트 전극(103)에 상당함)과, 소스 전극(506b), 드레인 전극(506c), 및 게이트 전극(510b) 위의 산화물 절연층(512)과, 산화물 절연층(512) 위의 평탄화막(513)을 갖는다.
또한, 트랜지스터(121)의 게이트 전극(510b)과, 트랜지스터(121)의 드레인 전극(506c)은 콘택트 홀(516) 및 콘택트 홀(518)을 통하여 배선(514)으로 전기적으로 접속된다. 그러므로 트랜지스터(122)의 드레인 전극(506c)도 트랜지스터(121)의 게이트 전극(510b)과 전기적으로 접속된다.
또한, 트랜지스터(121)의 드레인 전극과 트랜지스터(122)의 드레인 전극은 서로 같은 드레인 전극(506c)으로 하였지만 서로 전기적으로 접속된다면 이에 한정되지 않고 따로따로 전극을 형성하고 이들 전극 사이를 배선으로 접속하여도 좋다.
게이트 절연층(508) 및 게이트 절연층(509)은 실시형태 1에 기재된 전하 포획층으로서 기능한다. 그러므로 제 1 절연층(508a) 및 제 1 절연층(509a)(도 1의 (C)에 도시된 제 1 절연층(102a)에 상당함), 제 2 절연층(508b) 및 제 2 절연층(509b)(도 1의 (C)에 도시된 제 2 절연층(102b)에 상당함), 및 제 3 절연층(508c) 및 제 3 절연층(509c)(도 1의 (C)에 도시된 제 3 절연층(102c)에 상당함)을 갖는다. 또한, 다층 반도체층(504)은 산화물 반도체층(504a), 산화물 반도체층(504b), 및 산화물 반도체층(504c)을 포함하고, 다층 반도체층(505)은 산화물 반도체층(505a), 산화물 반도체층(505b), 및 산화물 반도체층(505c)을 포함한다. 다층 반도체층(504) 및 다층 반도체층(505)은 도 1의 (C)에 도시된 반도체층(101)에 상당한다.
트랜지스터(121) 및 트랜지스터(122)는 모두 디플리션형 트랜지스터가 되도록 제작된다. 다음에 트랜지스터(122)의 게이트 전극(510a)의 전위를 소스 전극(506a) 및 드레인 전극(506c)보다 +10V 이상 높은 상태를 5초 이하, 대표적으로는 1초 이하 유지함으로써 게이트 절연층(508)에 전자를 포획시키는 처리를 수행한다. 이로써 트랜지스터(122)의 문턱 전압은 플러스로 이동하여 트랜지스터(122)를 디플리션형 트랜지스터로부터 인핸스먼트형 트랜지스터로 변화시킬 수 있다. 한편, 트랜지스터(121)에는 문턱 전압을 변화시키는 전위가 인가되지 않기 때문에 게이트 절연층(509)에는 전자가 포획되지 않고 트랜지스터(121)의 문턱 전압도 변화되지 않는다. 따라서 트랜지스터(121)는 디플리션형 트랜지스터로서 계속 사용할 수 있다. 이와 같이, 트랜지스터의 구조를 나누어 제작하지 않고 디플리션형 트랜지스터와 인핸스먼트형 트랜지스터를 나누어 제작할 수 있다. 그러므로 프로세스를 삭감할 수 있고 시간이나 비용을 삭감할 수 있다.
게이트 절연층(508)에 전자를 포획시키기 위해서는 게이트 전극(510a)에 인가되는 전위는 인버터로서 사용하는 통상적인 전위보다 높은 것이 바람직하다. 이로써 통상적인 사용에서 포획된 전자가 이동할 가능성이 낮아진다.
또한, 도 17에 도시된 구성의 인버터를 사용할 수도 있다. 도 17의 (A) 및 (B)는 인버터를 구성하는 트랜지스터(122) 및 트랜지스터(121)의 상면도 및 단면도다. 도 17의 (A)는 상면도이고, 도 17의 (B)는 도 17의 (A)에 나타낸 일점 쇄선 A-B를 따라 자른 단면도다. 또한, 도 17의 (A)의 상면도에서는 도면을 명료화하기 위하여 일부의 요소를 생략하여 도시하였다.
여기서는 도 16의 (B) 및 (C)에 도시된 배선(514)을 형성하는 대신에, 트랜지스터(121)의 게이트 전극(510b)을 형성할 때에 게이트 전극(510b)을 드레인 전극(506c)과 직접 접속되는 형상으로 한다. 이로써 배선(514)이 불필요하게 되어 프로세스를 간략화할 수 있다.
또한, 도 16의 (A)에 도시된 인버터 회로(120)뿐만 아니라 실시형태 1에서 설명한 도 4의 (B)에 도시된 인버터 회로(127)라도 상술한 구성의 트랜지스터를 사용할 수 있다. 예를 들어, 도 16의 (B) 및 (C)에 도시된 경우라면 배선(514)은 트랜지스터(121)의 게이트 전극(510b)과 소스 전극(506b)을 접속하도록 하면 좋다. 또한, 도 17에 도시된 경우라면 트랜지스터(121)의 게이트 전극(510b)이 소스 전극(506b)에 접촉되도록 하면 좋다.
또한, 본 실시형태에서는, 산화물 반도체층(504b)(또는 산화물 반도체층(505b))을, 산화물 반도체층(504a)(또는 산화물 반도체층(505a))과 산화물 반도체층(504c)(또는 산화물 반도체층(505c)) 사이에 끼우고 있는 구성을 나타냈지만, 이에 한정되지 않고, 산화물 반도체층(504a) 및 산화물 반도체층(504c)을 갖지 않고 산화물 반도체층(504b)만을 갖는 구성으로 하여도 좋다. 또는, 산화물 반도체층(504a), 산화물 반도체층(504b), 및 산화물 반도체층(504c) 중 어느 하나 또는 둘만으로 구성되어도 좋다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
상술한 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에, 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적용 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 18에 도시하였다.
도 18의 (A)는 휴대형 게임기이며, 하우징(601), 하우징(602), 표시부(603), 표시부(604), 마이크로폰(605), 스피커(606), 조작 키(607), 스타일러스(608) 등을 갖는다. 또한, 도 18의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(603) 및 표시부(604))를 갖지만 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 18의 (B)는 휴대 정보 단말이며, 제 1 하우징(611), 제 2 하우징(612), 제 1 표시부(613), 제 2 표시부(614), 접속부(615), 조작 키(616) 등을 갖는다. 제 1 표시부(613)는 제 1 하우징(611)에 제공되고, 제 2 표시부(614)는 제 2 하우징(612)에 제공된다. 그리고, 제 1 하우징(611)과 제 2 하우징(612)은 접속부(615)에 의하여 접속되고, 제 1 하우징(611)과 제 2 하우징(612) 사이의 각도는 접속부(615)에 의하여 변경할 수 있다. 제 1 표시부(613)에 표시되는 영상이 접속부(615)에서의 제 1 하우징(611)과 제 2 하우징(612) 사이의 각도에 따라 전환되는 구성으로 하여도 좋다. 또한, 제 1 표시부(613) 및 제 2 표시부(614) 중 적어도 하나에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.
도 18의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(621), 표시부(622), 키보드(623), 포인팅 디바이스(624) 등을 갖는다.
도 18의 (D)는 전기 냉동 냉장고이며 하우징(631), 냉장실용 도어(632), 및 냉동실용 도어(633) 등을 갖는다.
도 18의 (E)는 비디오 카메라이며 제 1 하우징(641), 제 2 하우징(642), 표시부(643), 조작 키(644), 렌즈(645), 접속부(646) 등을 갖는다. 조작 키(644) 및 렌즈(645)는 제 1 하우징(641)에 제공되고, 표시부(643)는 제 2 하우징(642)에 제공된다. 그리고, 제 1 하우징(641)과 제 2 하우징(642)은 접속부(646)에 의하여 접속되고, 제 1 하우징(641)과 제 2 하우징(642) 사이의 각도는 접속부(646)에 의하여 변경이 가능하다. 표시부(643)에 표시되는 영상이 접속부(646)에서의 제 1 하우징(641)과 제 2 하우징(642) 사이의 각도에 따라 전환되는 구성으로 하여도 좋다.
도 18의 (F)는 자동차이며, 차체(651), 차륜(652), 대시보드(653), 및 라이트(654) 등을 갖는다.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 실시예용 시료로서, 도 11에 도시된 트랜지스터(450)와 마찬가지의 구성을 갖는 트랜지스터를 제작하고, 전기 특성을 평가하였다.
먼저, 실시예용 시료의 제작 방법에 대하여 기재한다.
먼저, 실리콘 기판 위에 열산화막 100nm를 형성하고, 열산화막 위에 하지 절연막이 되는 막 두께 300nm의 산화질화 실리콘(SiON)막을 형성하였다. 산화질화 실리콘막은 유량 2.3sccm의 실레인(SiH4) 및 유량 800sccm의 일산화 이질소(N2O)를 원료 가스로 하여 반응실의 압력을 40Pa로 하고, 기판 온도를 400℃로 하고, 27.12MHz의 고주파 전원을 사용하여 50W의 RF전원을 평행 평판 전극에 공급한 PECVD법에 의하여 형성하였다.
다음에 CMP법을 사용하여 산화질화 실리콘막을 평탄화한 후, 제 1 가열 처리를 수행하였다. 가열 처리는 감압 분위기하에서, 450℃로 1시간 수행하였다. 이 후, 이온 주입 장치를 사용하여 가속 전압을 60kV, 도즈량을 2.0×1016atoms/cm2로 한 조건에서 산화질화 실리콘막에 산소 이온을 주입하였다.
다음에, 막 두께 20nm의 제 1 산화물 반도체막과 막 두께 15nm의 제 2 산화물 반도체막을 적층하여 형성하였다. 성막 조건은, In:Ga:Zn=1:3:4[원자수비]인 산화물 타깃을 사용한 스퍼터링법으로 아르곤 및 산소(아르곤:산소=40sccm:5sccm)의 혼합 분위기하에서, 압력을 0.4Pa로 하고, 전원 전력 0.5kW를 인가하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 온도를 200℃로 하여 제 1 산화물 반도체막을 형성하였고, In:Ga:Zn=1:1:1[원자수비]인 산화물 타깃을 사용한 스퍼터링법으로 아르곤 및 산소(아르곤:산소=30sccm:15sccm)의 혼합 분위기하에서, 압력을 0.4Pa로 하고, 전원 전력 0.5kW를 인가하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 온도를 300℃로 하여 제 2 산화물 반도체막을 형성하였다. 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은, 대기에 노출시키지 않고 연속적으로 형성하였다.
이어서 제 2 가열 처리를 수행하였다. 가열 처리는 질소 분위기하에서, 450℃로 1시간 수행한 후, 산소 분위기하에서 450℃로 1시간 수행하였다.
이어서, 제 1 산화물 반도체막 및 제 2 산화물 반도체막을, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여, 삼염화 붕소(BCl3=80sccm) 분위기하에서, 전원 전력을 450W로 하고, 바이어스 전력을 100W로 하고, 압력을 1.2Pa로 한 조건에서 에칭하여 섬 형상의 제 1 산화물 반도체막 및 제 2 산화물 반도체막으로 가공하였다.
이어서 제 1 산화물 반도체막 및 제 2 산화물 반도체막 위에, 소스 전극 및 드레인 전극이 되는 텅스텐막을 100nm가 되도록 형성하였다. 성막 조건은, 텅스텐 타깃을 사용한 스퍼터링법에 의하여 아르곤(Ar=80sccm) 분위기하에서, 압력을 0.8Pa로 하고, 전원 전력(전원 출력) 1.0kW를 인가하고, 실리콘 기판과 타깃 사이의 거리를 60mm로 하고, 기판 목표 온도를 230℃로 하였다.
다음에, 텅스텐막 위에 레지스트 마스크를 형성하여 제 1~제 3 에칭을 수행하였다. 사불화 탄소, 염소, 및 산소(CF4:Cl2:O2=55sccm:45sccm:55sccm)의 혼합 분위기하에서, 전원 전력을 3000W로 하고, 바이어스 전력을 110W로 하고, 압력을 0.67Pa로 한 조건에서 ICP 에칭법에 의하여 제 1 에칭을 수행하고 나서, 산소(O2=100sccm) 분위기하에서, 전원 전력을 2000W로 하고, 바이어스 전력을 0W로 하고, 압력을 3.0Pa로 한 조건에서 ICP 에칭법에 의하여 제 2 에칭을 수행한 후에, 사불화 탄소, 염소, 및 산소(CF4:Cl2:O2=55sccm:45sccm:55sccm)의 혼합 분위기하에서, 전원 전력을 3000W로 하고, 바이어스 전력을 110W로 하고, 압력을 0.67Pa로 한 조건에서 ICP 에칭법에 의하여 제 3 에칭을 더 수행하여 소스 전극 및 드레인 전극을 형성하였다.
다음에, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 막 두께 5nm의 제 3 산화물 반도체막을 형성하였다. 성막 조건은 In:Ga:Zn=1:3:2[원자수비]의 산화물 타깃을 사용한 스퍼터링법에 의하여 아르곤 및 산소(아르곤:산소=30sccm:15sccm)의 혼합 분위기하에서, 압력을 0.4Pa로 하고, 전원 전력 0.5kW를 인가하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 온도를 200℃로 하였다.
다음에, 게이트 절연층이 되는 막 두께 5nm의 산화질화 실리콘막을 CVD법에 의하여, 실레인 및 일산화 이질소(SiH4:N2O=1sccm:800sccm)의 혼합 분위기하에서, 압력을 200Pa로 하고, 전원 전력 150W를 인가하고, 타깃과 기판 사이의 거리를 28mm로 하고, 기판 온도를 350℃로 하여 형성하고, 그 위에 게이트 절연층이 되는 막 두께 20nm의 산화 하프늄막을 ALD법에 의하여 형성하였다. 산화 하프늄의 성막은, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕사이드나 테트라키스다이메틸아마이드하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킨 원료 가스와 산화제로서의 오존(O3)의 2종의 가스를 사용하고 기판 온도를 200℃로 하여 수행한다.
다음에, 게이트 절연층이 되는 막 두께 15nm의 산화질화 실리콘막을 CVD법에 의하여, 실레인 및 일산화 이질소(SiH4:N2O=1sccm:800sccm)의 혼합 분위기하에서, 압력을 200Pa로 하고, 전원 전력 150W를 인가하여, 타깃과 기판 사이의 거리를 28mm로 하고, 기판 온도를 350℃로 하여 형성하였다.
이어서 제 3 가열 처리를 수행하였다. 가열 처리는 산소 분위기하에서, 490℃로 1시간 수행하였다.
이어서 막 두께 30nm의 질화 탄탈럼막 및 막 두께 135nm의 텅스텐막을, 스퍼터링법에 의하여 형성하였다. 질화 탄탈럼막의 성막 조건은, 스퍼터링법에 의하여 아르곤 및 질소(아르곤:질소=50sccm:10sccm)의 혼합 분위기하에서, 압력을 0.6Pa로 하고, 전원 전력 1kW를 인가하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 온도를 25℃로 하였다. 텅스텐막의 성막 조건은, 스퍼터링법에 의하여 아르곤(아르곤=100sccm) 분위기하에서, 압력을 2.0Pa로 하고, 전원 전력 4kW를 인가하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 목표 온도를 230℃로 하였다.
다음에, 막 두께 30nm의 질화 탄탈럼막 및 막 두께 135nm의 텅스텐막의 적층을 ICP 에칭법에 의하여 에칭하였다. 에칭 조건은, 염소, 사불화 탄소, 및 산소(Cl2 :CF4 :O2=45sccm:55sccm:55sccm)의 혼합 분위기하에서, 전원 전력을 3000W로 하고, 바이어스 전력을 110W로 하고, 압력을 0.67Pa로 한 조건에서 제 1 에칭을 수행하고, 제 1 에칭을 수행한 후에 염소(Cl2=100sccm) 분위기하에서, 전원 전력을 2000W로 하고, 바이어스 전력을 50W로 하고, 압력을 0.67Pa로 한 조건에서 제 2 에칭을 수행하여 게이트 전극을 형성하였다.
다음에, 마스크를 사용하여, 게이트 절연층, 제 3 산화물 반도체막의 적층을 에칭하였다. 에칭 조건은 삼염화 붕소(BCl3=80sccm) 분위기하에서, 전원 전력을 450W로 하고, 바이어스 전력을 100W로 하고, 압력을 1.0Pa로 하였다.
다음에, 게이트 전극 위에 막 두께 70nm의 산화 알루미늄막을 스퍼터링법에 의하여 형성하여 제 4 가열 처리를 수행하였다. 가열 처리는 산소 분위기하에서, 400℃로 1시간 수행하였다.
다음에 막 두께 300nm의 산화질화 실리콘막을 CVD법에 의하여 형성하였다.
상술한 공정을 거쳐 트랜지스터를 제작하였다.
다음에 제작한 트랜지스터에서 문턱 전압 보정 처리를 수행하였다. 문턱 전압 보정 처리의 조건으로서 소스 전압(Vs:[V]) 및 드레인 전압(Vd:[V])을 0V로 하여 실온에서 게이트 전압을 +10V 인가하였다. 게이트 전압의 인가 시간을 0ms, 20ms, 40ms, 60ms, 80ms, 100ms, 120ms, 140ms, 160ms, 180ms, 200ms로 각각 변화시킨, 문턱 전압 보정 처리를 수행한 후의 트랜지스터에서 Id-Vg를 측정하였다. 본 실시예에서의 트랜지스터의 측정 결과를 도 19에 나타냈다. 또한, 문턱 전압 보정 처리의 게이트 전압이 +20V인 경우의 측정 결과를 도 20에 나타냈다.
도 19의 (A) 및 도 20의 (A)는 드레인 전압(Vd:[V])이 1.8V일 때의 측정 결과이고, 가로 축은 게이트 전압(Vg:[V]), 세로 축은 드레인 전류(Id:[A])를 가리킨다. 또한, "드레인 전압(Vd:[V])"이란 소스를 기준으로 한 드레인과 소스의 전위 차이이고, "게이트 전압(Vg:[V])"이란 소스를 기준으로 한 게이트와 소스의 전위 차이다. 또한, 도면 중의 복수의 실선은 문턱 전압 보정 처리를 수행한 시간(문턱 전압 보정 처리 시간)을 0ms, 20ms, 40ms, 60ms, 80ms, 100ms, 120ms, 140ms, 160ms, 180ms, 200ms로 변화시킨 조건에서의 트랜지스터의 Id-Vg 측정 결과를 가리킨다. 또한, 도면 중의 화살표는 화살표 밑이 문턱 전압 보정 처리 시간이 0ms일 때의 전기 특성을 가리키고, 화살촉이 문턱 전압 보정 처리 시간이 200ms일 때의 전기 특성을 가리킨다.
도 19의 (B) 및 도 20의 (B)는, 도 19의 (A) 및 도 20의 (A)의 측정 결과로부터 얻어진 문턱 전압의 변화량(ΔVth) 및 시프트 값(드레인 전류가 상승할 때의 게이트 전압의 값)의 변화량(Δshift)을 세로 축으로 하고, 문턱 전압 보정 처리 시간을 가로 축으로 하여 플롯한 그래프다.
또한, 문턱 전압(Vth)은 게이트 전압(Vg[V])을 가로 축으로 하고, 드레인 전류의 제곱근(Id1 /2)을 세로 축으로 하여 플롯한 그래프에서 최대 기울기인 Id1 /2의 접선을 추정하였을 때의 Vg축과의 교점으로 정의한다. 또한, 시프트 값은 게이트 전압(Vg[V])을 가로 축으로 하고, 드레인 전류의 대수를 세로 축으로 하여 플롯한 그래프에서 최대 기울기인 Id의 접선을 추정하였을 때의 Id=1.0×10-12[A]축과의 교점으로 정의한다.
도 19 및 도 20으로부터 같은 문턱 전압 보정 처리 시간이라도 문턱 전압 보정 처리 시에 인가하는 게이트 전압이 큰 쪽이 문턱 전압이 플러스 쪽으로 이동하는 것을 확인할 수 있었다. 또한, 문턱 전압 보정 처리 시에 인가하는 게이트 전압이 같더라도 문턱 전압 보정 처리 시간이 길수록 문턱 전압이 플러스 쪽으로 이동하는 것도 확인할 수 있었다.
또한, 본 실시예에서 제작하고 문턱 전압 보정 처리를 수행한 트랜지스터에 +GBT(Gate Bias Temperature) 스트레스 시험 및 +DBT(Drain Bias Temperature) 스트레스 시험을 수행하여 시험 전후의 전기 특성을 조사하였다. 문턱 전압 보정 처리의 조건은 Vs=Vd=0V, 실온, Vg=+11V, 인가 시간 50ms다. +GBT 스트레스 시험의 조건으로서 150℃로 1시간, 소스 전압 및 드레인 전압은 0V, 게이트 전압(Vtg)=+3.0V를 인가하였다. +DBT 스트레스 시험의 조건으로서 150℃로 1시간, 소스 전압은 0V, 드레인 전압은 1.8V, 게이트 전압은 0V를 인가하였다. 각각 시험 전후에 40℃로 Vd=+0.1V 또는 +1.8V, 소스 전압 0V로, 게이트 전압을 -3.0V로부터 +3.0V까지 0.1V마다 드레인 전류(Id:[A])를 측정하였다. 도 21의 (A)는 +GBT 스트레스 시험 전후의 전기 특성을 나타낸 것이다. 도 21의 (B)는 +DBT 스트레스 시험 전후의 전기 특성을 나타낸 것이다.
도 21의 (A)에 나타낸 바와 같이, 본 실시예에서 제작한 문턱 전압 보정 처리를 수행한 트랜지스터의 +GBT 스트레스 시험 전후의 문턱 전압의 변화량(ΔVth)은 0.01V이고, 시프트 값의 변화량(Δshift)은 -0.02V이었다. 또한, 도 21의 (B)에 나타낸 바와 같이, 본 실시예에서 제작한 문턱 전압 보정 처리를 수행한 트랜지스터의 +DBT 스트레스 시험 전후의 문턱 전압의 변화량(ΔVth)은 -0.06V이고, 시프트 값의 변화량(Δshift)은 -0.06V이었다. 따라서 양쪽 스트레스 시험에서도 시험 후에 문턱 전압이나 시프트 값이 거의 변화되지 않고 문턱 전압 보정 처리를 수행한 트랜지스터의 문턱 전압이 거의 변화되지 않는 것을 확인할 수 있었다.
이와 같이, 문턱 전압 보정 처리를 수행한 트랜지스터의 전하 포획층에 포획된 전자는 스트레스 조건하에서도 전하 포획층으로부터 이동하지 않고 보정된 문턱 전압을 안정적으로 유지할 수 있는 것을 알 수 있었다.
101: 반도체층
102: 전하 포획층
102a: 제 1 절연층
102b: 제 2 절연층
102c: 제 3 절연층
102d: 도전층
102e: 절연체
103: 게이트 전극
104: 전자 포획 준위
105: 전자
108: 트랜지스터
109: 용량 소자
120: 인버터 회로
121: 트랜지스터
122: 트랜지스터
123: 전원선
124: 전원선
125: 노드
126: 전자
127: 인버터 회로
130: 표시 장치
131: 드라이버 영역
132: 표시 영역
133: FPC
140: 마이크로프로세서
141: 논리 유닛
142: 레지스터
143: 1차 캐시 메모리
144: 2차 캐시 메모리
145: I/O회로
150: 기억 소자
151a: 스위치
151b: 스위치
151c: 스위치
152a: 인버터
152b: 인버터
152c: 인버터
153: 트랜지스터
154: 용량 소자
160: 기억 소자
161a: 트랜지스터
161b: 트랜지스터
162a: 인버터
162b: 인버터
163a: 트랜지스터
163b: 트랜지스터
164a: 용량 소자
164b: 용량 소자
170: 기억 소자
171: 트랜지스터
172: 트랜지스터
173: 용량 소자
180: 기억 소자
181: 트랜지스터
182: 트랜지스터
183: 트랜지스터
184: 용량 소자
190: 반도체 칩
191: 패드
191a: 패드
191b: 패드
191c: 패드
192: 디바이스 영역
193: 리드 프레임
194: 본딩 와이어
195: 리드
195a: 리드
195b: 리드
195c: 리드
400: 기판
402: 하지 절연층
403c: 산화물 반도체층
404: 다층 반도체층
404a: 산화물 반도체층
404b: 산화물 반도체층
404c: 산화물 반도체층
406a: 소스 전극
406b: 드레인 전극
407: 절연층
407a: 절연층
407b: 절연층
407c: 절연층
408: 게이트 절연층
408a: 제 1 절연층
408b: 제 2 절연층
408c: 제 3 절연층
409: 도전층
410: 게이트 전극
412: 산화물 절연층
413: 절연층
450: 트랜지스터
470: 트랜지스터
500: 기판
502: 하지 절연층
504: 다층 반도체층
504a: 산화물 반도체층
504b: 산화물 반도체층
504c: 산화물 반도체층
505a: 산화물 반도체층
505b: 산화물 반도체층
505c: 산화물 반도체층
506a: 소스 전극
506b: 소스 전극
506c: 드레인 전극
508: 게이트 절연층
508a: 제 1 절연층
508b: 제 2 절연층
508c: 제 3 절연층
509: 게이트 절연층
510a: 게이트 전극
510b: 게이트 전극
512: 산화물 절연층
513: 평탄화막
514: 배선
516: 콘택트 홀
518: 콘택트 홀
601: 하우징
602: 하우징
603: 표시부
604: 표시부
605: 마이크로폰
606: 스피커
607: 조작 키
608: 스타일러스
611: 하우징
612: 하우징
613: 표시부
614: 표시부
615: 접속부
616: 조작 키
621: 하우징
622: 표시부
623: 키보드
624: 포인팅 디바이스
631: 하우징
632: 냉장실용 도어
633: 냉동실용 도어
641: 하우징
642: 하우징
643: 표시부
644: 조작 키
645: 렌즈
646: 접속부
651: 차체
652: 차륜
653: 대시보드
654: 라이트
5100: 펠릿
5120: 기판
5161: 영역

Claims (14)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 산화물 반도체;
    상기 제 1 산화물 반도체에 전기적으로 접속되는 제 1 전극;
    상기 제 1 산화물 반도체와 중첩되는 제 1 게이트 전극; 및
    상기 제 1 산화물 반도체와 상기 제 1 게이트 전극 사이에 있는 제 1 전하 포획층을 포함하고,
    상기 제 2 트랜지스터는,
    제 2 산화물 반도체;
    상기 제 2 산화물 반도체 및 상기 제 1 전극에 전기적으로 접속되는 제 2 전극;
    상기 제 2 산화물 반도체와 중첩되고 상기 제 1 전극에 전기적으로 접속되는 제 2 게이트 전극; 및
    상기 제 2 산화물 반도체와 상기 제 2 게이트 전극 사이에 있는 제 2 전하 포획층을 포함하고,
    상기 제 2 전하 포획층에 유지되는 전자의 개수보다 상기 제 1 전하 포획층에 유지되는 전자의 개수가 많은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전하 포획층 및 상기 제 2 전하 포획층은 각각 산화 하프늄, 산화 알루미늄, 및 알루미늄실리케이트 중 어느 하나를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전극은 소스 전극 또는 드레인 전극인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체가 사이에 끼워진, 제 3 산화물 반도체 및 제 4 산화물 반도체를 더 포함하고,
    상기 제 4 산화물 반도체는 상기 제 1 산화물 반도체와 상기 제 1 전하 포획층 사이에 있는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전하 포획층은 제 1 절연층, 상기 제 1 절연층 위의 제 2 절연층, 및 상기 제 2 절연층 위의 제 3 절연층을 포함하고,
    상기 제 2 절연층은 산화 하프늄, 산화 알루미늄, 및 알루미늄실리케이트 중 어느 하나를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 디플리션형 트랜지스터인, 반도체 장치.
  8. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치; 및
    표시 장치를 포함하는, 전자 기기.
  9. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치; 및
    배터리를 포함하는, 전자 기기.
  10. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치의 제작 방법에 있어서,
    상기 제 1 트랜지스터는,
    제 1 산화물 반도체;
    상기 제 1 산화물 반도체에 전기적으로 접속되는 제 1 전극;
    상기 제 1 산화물 반도체와 중첩되는 제 1 게이트 전극; 및
    상기 제 1 산화물 반도체와 상기 제 1 게이트 전극 사이에 있는 제 1 전하 포획층을 포함하고,
    상기 제 2 트랜지스터는,
    제 2 산화물 반도체;
    상기 제 2 산화물 반도체 및 상기 제 1 전극에 전기적으로 접속되는 제 2 전극;
    상기 제 2 산화물 반도체와 중첩되고 상기 제 1 전극에 전기적으로 접속되는 제 2 게이트 전극; 및
    상기 제 2 산화물 반도체와 상기 제 2 게이트 전극 사이에 있는 제 2 전하 포획층을 포함하고,
    상기 제 2 전하 포획층보다 상기 제 1 전하 포획층에 더 많은 개수의 전자를 유지하는 처리를 통하여 상기 제 1 트랜지스터의 문턱 전압 및 상기 제 2 트랜지스터의 문턱 전압을 서로 상이하게 하도록 상기 제 1 게이트 전극에 전위를 인가하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극에 전위가 인가되는 시간은 5초 이하인, 반도체 장치의 제작 방법.
  12. 제 10 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 게이트 전극에 인가되는 전위는 상기 반도체 장치에 사용되는 최고 전위보다 높은, 반도체 장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 게이트 전극에 전위를 인가함으로써 인핸스먼트형 트랜지스터가 되는, 반도체 장치의 제작 방법.
  14. 제 10 항에 있어서,
    상기 제 2 트랜지스터는 디플리션형 트랜지스터인, 반도체 장치의 제작 방법.
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