KR101652741B1 - 반도체 장치의 제작 방법 - Google Patents

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Abstract

본 발명은, 안정된 전기 특성을 갖는 박막 트랜지스터를 갖는, 신뢰성이 좋은 반도체 장치를 제작하고, 제공하는 것을 과제의 하나로 한다.
채널 형성 영역을 포함하는 반도체층을 산화물 반도체막으로 하는 박막 트랜지스터를 갖는 반도체 장치의 제작 방법에 있어서, 산화물 반도체막을 형성하기 전에 게이트 절연층 내에 존재하는 수분 등의 불순물을 저감한 후, 산화물 반도체막의 순도를 높이고, 불순물인 수분 등을 저감하는 가열 처리(탈수화 또는 탈수소화를 행하기 위한 가열 처리)를 행한 후, 산소 분위기하에 있어서 서냉(徐冷)한다. 게이트 절연층 중, 및 산화물 반도체막 중에 더하여 상하에 접하여 형성되는 막과 산화물 반도체막의 계면에 존재하는 수분 등의 불순물을 저감한다.

Description

반도체 장치의 제작 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께가 수십nm 내지 수백nm 정도)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 개발이 시급해지고 있다. 또한, 금속 산화물의 일례인 산화인듐은, 액정 디스플레이 등에서 필요하게 되는 투명 전극 재료로서 사용된다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있다. 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 참조).
또한, 금속 산화물은 1원계 산화물뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들어, 동족 계열(homologous series)을 갖는 InGaO3(ZnO)m(m: 자연수)는 In, Ga, 및 Zn을 갖는 다원계 산화물 반도체(In-Ga-Zn계 산화물이라고도 한다)로서 알려져 있다(비특허 문헌 2 내지 비특허 문헌 4 참조).
그리고 상기와 같은 In-Ga-Zn계 산화물로 구성되는 산화물 반도체를 박막 트랜지스터의 채널층으로서 적용할 수 있는 것이 확인되어 있다(특허 문헌 5 및 비특허 문헌 5 및 비특허 문헌 6 참조).
(선행기술문헌)
(특허문헌)
(특허문헌 1) 특개소60-198861호 공보
(특허문헌 2) 특개평8-264794호 공보
(특허문헌 3) 특표평11-505377호 공보
(특허문헌 4) 특개2000-150900호 공보
(특허문헌 5) 특개2004-103957호 공보
(비특허문헌)
(비특허문헌 1) M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June 1996, Vol.68, p.3650-p.3652
(비특허문헌 2) M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2Zn04-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol.93, p.298-p.315
(비특허문헌 3) N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds", In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16), in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol. 116, p.170-p.178
(비특허문헌 4) M. Nakamura, N. Kimizuka, T. Mohri, M. Isobe, "동족 계열, InFeO3(ZnO)m(m=자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993, Vol. 28, No. 5, p.317-p.327
(비특허문헌 5) K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, p.1269-p.1272
(비특허문헌 6) K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432, p.488-p.492
안정된 전기 특성을 갖는 박막 트랜지스터를 갖는 신뢰성이 좋은 반도체 장치를 제작하는 것을 과제의 하나로 한다.
채널 형성 영역을 포함하는 반도체층을 산화물 반도체막으로 하는 박막 트랜지스터를 갖는 반도체 장치의 제작 방법에 있어서 산화물 반도체막의 순도를 높이고, 불순물인 수분 등을 저감하는 가열 처리(탈수화 또는 탈수소화를 행하기 위한 가열 처리)를 행한다. 또한, 산화물 반도체막 중뿐만 아니라, 게이트 절연층 내에 존재하는 수분 등의 불순물을 저감하고, 산화물 반도체의 상하에 접하여 형성되는 막과 산화물 반도체막의 계면에 존재하는 수분 등의 불순물을 저감한다.
수분 등의 불순물을 저감하기 위해서, 산화물 반도체막을 형성하기 전에 게이트 절연층 내에 존재하는 수분 등의 불순물을 저감하는 제 1 가열 처리(탈수화 또는 탈수소화를 행하기 위한 가열 처리)를 행한다. 제 1 가열 처리는 질소, 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또는 감압하에서의 200℃ 이상 기판의 변형점 미만, 바람직하게는, 400℃ 이상 700℃ 이하의 가열 처리를 행하여, 게이트 절연층의 함유 수분을 저감시킨다.
제 1 가열 처리 후, 산화물 반도체막을 형성하고, 제 2 가열 처리(탈수화 또는 탈수소화를 행하기 위한 가열 처리)를 행한다. 제 2 가열 처리는 질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또는 감압하에서 200℃ 이상, 바람직하게는 400℃ 이상 기판의 변형점 미만의 가열 처리를 행하여, 산화물 반도체막의 함유 수분을 저감시킨다. 제 2 가열 처리 후는 산소 분위기하 또는 불활성 분위기하에서 실온 이상 100℃ 미만의 범위까지 서냉한다.
제 2 가열 처리에 의하여 막 중의 함유 수분을 저감시킨 후, 냉각한 산화물 반도체막을 사용하여 박막 트랜지스터의 전기 특성을 향상시키는 것과 함께, 양산성과 고성능의 양쪽 모두를 구비한 박막 트랜지스터를 실현한다.
본 명세서에서는, 질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또는 감압하에서의 가열 처리를 탈수화 또는 탈수소화를 행하기 위한 가열 처리라고 부른다. 본 명세서에서는, 이 가열 처리에 의하여 H2로서 탈리시키는 것만을 탈수소화라고 부르는 것이 아니라, H, OH 등을 탈리하는 것을 포함하여 탈수화 또는 탈수소화라고 편의상 부른다.
불활성 기체하에서 가열 처리를 행함으로써 산화물 반도체층에 포함되는 불순물(H2O, H, OH 등)을 저감시켜 캐리어 농도를 증가시킨 후, 산소 분위기하에서 서냉을 행한다. 산소 분위기하에서 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감하는 것이 신뢰성의 향상으로 이어진다.
산화물 반도체층은 제 2 가열 처리에 의하여 저저항화(캐리어 농도가 높아진다, 바람직하게는 1×1018/cm3 이상)시켜 저저항화한 산화물 반도체층으로 할 수 있다. 그 후, 저저항화한 산화물 반도체층에 접하여 산화물 절연막을 형성하면, 저저항화한 산화물 반도체층에 있어서 적어도 산화물 절연막과 접하는 영역을 고저항화(캐리어 농도가 낮아진다, 바람직하게는 1×1018/cm3 미만)하고, 고저항화 산화물 반도체 영역으로 할 수 있다. 반도체 장치의 프로세스 중, 불활성 기체 분위기하(또는 감압하)에서의 가열, 산소 분위기하 또는 불활성 분위기하에서의 서냉 및 산화물 절연막의 형성 등에 의하여 산화물 반도체층의 캐리어 농도를 증감시키는 것이 중요하다. 또한, 산화물 반도체층에 탈수화 또는 탈수소화의 가열 처리를 행함으로써, 산화물 반도체층은 산소 결핍(缺乏)형이 되어 N형화(N-, N+ 등)시키고, 그 후, 산화물 절연막의 형성을 행함으로써 산화물 반도체층을 산소 과잉의 상태로 함으로써 I형화시킨다고도 말할 수 있다. 이로써, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하고, 제공하는 것이 가능하다.
또한, 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막은 수분, 수소 이온이나 OH- 등의 불순물을 블로킹(blocking)하는 무기 절연막을 사용한다. 대표적으로는, 산화실리콘막, 또는 질화산화실리콘막을 사용한다. 또한, 산화물 절연막 위에 질화실리콘막을 적층하여도 좋다.
또한, 저저항화한 산화물 반도체층 위에 접하여 보호막이 되는 산화물 절연막을 형성한 후에 3번째의 가열을 행하여도 좋다. 산화물 반도체층 위에 접하여 보호막이 되는 산화물 절연막을 형성한 후, 3번째의 가열을 행하면, 박막 트랜지스터의 전기적 특성의 편차를 경감할 수 있다.
산화물 반도체층은, 층 내에 포함되는 수소뿐만 아니라, 물(H2O), M-OH, M-H 등의 다양한 형태를 포함할 수 있지만, 절대량인 수소 농도의 평균값 또는 피크값은 3×1020cm-3 이하, 바람직하게는 1×1020cm-3 이하이다.
이들의 농도 범위는 2차 이온 질량 분석법(SIMS)에 의하여 얻어지거나, 또는 그 데이터에 기초하여 얻어진다.
본 명세서에서 개시하는 본 발명의 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 탈수화 또는 탈수소화하고, 탈수화 또는 탈수소화시킨 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 탈수화 또는 탈수소화시킨 후, 서냉하여 탈수화 또는 탈수소화시킨 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 게이트 절연층, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 제작 방법의 구성에 있어서, 게이트 절연층의 탈수화 또는 탈수소화는 질소 분위기, 또는 희 가스 분위기, 또는 감압하의 제 1 가열 처리이다. 또한, 산화물 반도체층의 탈수화 또는 탈수소화는 질소 분위기, 또는 희 가스 분위기, 또는 감압하의 제 2 가열 처리이다.
상기 구성은 상기 과제의 적어도 하나를 해결한다.
또한, 본 발명의 다른 일 형태는 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 탈수화 또는 탈수소화하고, 탈수화 또는 탈수소화시킨 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 불활성 분위기하에서 가열하여 캐리어 농도를 증가시킨 후, 서냉하여 캐리어 농도가 증가된 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 게이트 절연층, 가열한 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 가열한 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성함으로써 캐리어 농도를 저감시키는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 제작 방법의 구성에 있어서, 불활성 분위기는 질소, 또는 희 가스이다. 또한, 산화물 반도체층을 불활성 분위기하 및 온도 400℃ 이상에서 가열함으로써, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 또한, 산화물 반도체층을 불활성 분위기하, 400℃ 이상에서 가열한 후, 불활성 분위기하 또는 산소 분위기하에서 실온 이상 100℃ 미만까지 서냉하는 것도 특징의 하나이다.
또한, 본 발명의 다른 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 탈수화 또는 탈수소화하고, 탈수화 또는 탈수소화시킨 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 감압하에서 가열하여 캐리어 농도를 증가시킨 후, 서냉하여 캐리어 농도가 증가된 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 게이트 절연층, 가열한 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 가열한 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하여 캐리어 농도를 저감시키는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 제작 방법의 구성에 있어서, 산화물 반도체층을 감압하, 400℃ 이상에서 가열한 후, 불활성 분위기하 또는 산소 분위기하에서 실온 이상 100℃ 미만까지 서냉하는 것도 특징의 하나이다.
상기 제작 방법의 각 구성에 있어서, 게이트 절연층의 탈수화 또는 탈수소화는, 질소 분위기 또는 희 가스 분위기, 또는 감압하의 가열 처리에 의하여 행해진다.
본 명세서 중에서 사용하는 산화물 반도체는, 예를 들어, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또한, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 가리킨다. 예를 들어, M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 산화물 반도체로서 상기 외에도 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, In-Ga-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 적용할 수 있다. 또한, 상기 산화물 반도체층에 산화실리콘을 포함시켜도 좋다. 산화물 반도체층에 결정화를 저해(沮害)하는 산화실리콘(SiOx(x>0))을 포함시킴으로써, 제조 프로세스 중에 있어서 산화물 반도체층의 형성 후에 가열 처리를 행한 경우에, 결정화하는 것을 억제할 수 있다. 또한, 산화물 반도체층은 비정질의 상태인 것이 바람직하고, 일부 결정화하여도 좋다.
산화물 반도체는, 바람직하게는 In을 함유하는 산화물 반도체, 더 바람직하게는, In 및 Ga를 함유하는 산화물 반도체이다. 산화물 반도체층을 I형(진성(眞性))으로 하기 위해서 탈수화 또는 탈수소화의 공정을 거치는 것은 유효하다.
또한, 제 2 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 비정질의 상태로부터 미결정막 또는 다결정막이 되는 경우도 있다. 미결정막 또는 다결정막이 되는 경우라도, TFT로서 스위칭 특성을 얻을 수 있다.
또한, 박막 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체를 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또한, 게이트 절연층, 및 산화물 반도체막을 대기에 노출시키지 않고, 연속적으로 처리(연속 처리, 인시추(in-situ) 공정, 연속 성막이라고도 부른다)를 행하여도 좋다. 대기에 노출시키지 않고, 연속 처리함으로써, 게이트 절연층과 산화물 반도체막의 계면이 물이나 하이드로카본 등의 대기 성분이나 대기 중에 부유하는 불순물에 오염되지 않고, 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터 특성의 편차를 저감할 수 있다.
본 명세서 중에서 연속 처리는, PCVD법 또는 스퍼터링법에 의하여 행하는 제 1 처리 공정으로부터 PCVD법 또는 스퍼터링법에 의하여 행하는 제 2 처리 공정까지의 일련의 프로세스 중, 피처리 기판이 놓여져 있는 분위기가 대기 등의 오염 분위기에 노출되지 않고, 항상 진공중 또는 불활성 가스 분위기(질소 분위기 또는 희 가스 분위기)로 제어되는 것을 가리킨다. 연속 처리를 행함으로써, 청정화된 피처리 기판의 수분 등의 재부착을 회피(回避)하여 성막 등의 처리를 행할 수 있다.
동일 챔버 내에서 제 1 처리 공정으로부터 제 2 처리 공정까지의 일련의 프로세스를 행하는 것은 본 명세서에 있어서의 연속 처리의 범위 내이다.
또한, 다른 챔버에서 제 1 처리 공정으로부터 제 2 처리 공정까지의 일련의 프로세스를 행하는 경우, 제 1 처리 공정이 끝난 후, 대기에 노출되지 않고, 챔버 사이를 기판 반송하여 제 2 처리를 행하는 것도 본 명세서에 있어서의 연속 처리의 범위 내이다.
또한, 제 1 처리 공정과 제 2 처리 공정 사이에 기판 반송 공정, 얼라인먼트 공정, 서냉 공정, 또는 제 2 처리 공정에 필요한 온도로 하기 위해서 기판을 가열 또는 냉각하는 공정 등을 가져도 본 명세서에 있어서의 연속 처리의 범위 내이다.
다만, 세정 공정, 웨트 에칭, 레지스트 형성이라는 액체를 사용하는 공정이 제 1 처리 공정과 제 2 처리 공정의 사이에 있는 경우, 본 명세서의 연속 처리의 범위에 해당하지 않는다.
안정된 전기 특성을 갖는 박막 트랜지스터를 제작할 수 있다. 또한, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 형태를 나타내는 제작 공정의 단면도.
도 2a 및 도 2b는 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 3a 내지 도 3e는 본 발명의 일 형태를 나타내는 반도체 장치의 제작 방법을 설명하는 도면.
도 4a 및 도 4b는 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 5a 내지 도 5d는 본 발명의 일 형태를 나타내는 반도체 장치의 제작 방법을 설명하는 도면.
도 6a 내지 도 6c는 본 발명의 일 형태를 나타내는 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 8a1, 도 8a2, 도 8b1, 및 도 8b2는 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 9a 내지 도 9d는 본 발명의 일 형태를 나타내는 반도체 장치의 제작 방법을 설명하는 도면.
도 10은 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 11은 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 12a 내지 도 12c는 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 13a 및 도 13b는 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 14는 본 발명의 일 형태를 나타내는 반도체 장치를 설명하는 도면.
도 15는 전기로(電氣爐)의 단면을 도시하는 단면도.
도 16은 전기로의 단면을 도시하는 단면도.
도 17a 및 도 17b는 표시 장치의 블록도를 설명하는 도면.
도 18a 및 도 18b는 신호선 구동 회로의 구성을 설명하는 도면.
도 19a 내지 도 19c는 시프트 레지스터의 구성을 도시하는 회로도.
도 20a 및 도 20b는 시프트 레지스터의 동작을 설명하는 타이밍 차트.
도 21a1, 도 21a2, 및 도 21b는 반도체 장치를 설명하는 도면.
도 22는 반도체 장치를 설명하는 도면.
도 23은 반도체 장치를 설명하는 도면.
도 24는 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 25a 내지 도 25c는 반도체 장치를 설명하는 도면.
도 26a 및 도 26b는 반도체 장치를 설명하는 도면.
도 27은 전자 서적의 일례를 도시하는 외관도.
도 28a 및 도 28b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 29a 및 도 29b는 게임기의 예를 도시하는 외관도.
도 30a 및 도 30b는 휴대형 컴퓨터 및 휴대 전화기의 일례를 도시하는 외관도.
도 31a 및 도 31b는 산소 분자와 산화물 반도체층 표면의 상호 작용을 계산한 결과를 설명하는 도면.
도 32는 계산에서 사용한 산화물 반도체층의 구조를 설명하는 도면.
도 33은 산화물 반도체층의 산소 농도의 계산 결과를 설명하는 도면.
도 34a 내지 도 34c는 산소와 산화물 반도체층 표면의 상호 작용을 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되지 않는다.
(실시형태 1)
도 2a는 반도체 장치가 갖는 박막 트랜지스터(470)의 평면도이며, 도 2b는 도 2a의 선 C1-C2에 있어서의 단면도이다. 박막 트랜지스터(470)는 역 스태거형 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층 또는 드레인 전극층(405a, 405b)을 포함한다. 또한, 박막 트랜지스터(470)를 덮어 산화물 반도체층(403)에 접하는 산화물 절연막(407)이 형성된다.
산화물 반도체층(403)은, 적어도 산화물 반도체막의 형성 전후에 불순물인 수분 등을 저감하는 제 1 가열 처리 및 제 2 가열 처리(탈수화 또는 탈수소화를 행하기 위한 가열 처리)가 행해진다. 산화물 반도체막을 형성한 후의 제 2 가열 처리에 의하여 저저항화(캐리어 농도가 높아진다, 바람직하게는 1×1018cm3 이상)시킨 후, 산소 분위기하에서 서냉을 행하고, 산화물 절연막(407)을 접촉시켜 더 형성함으로써, 고저항화(캐리어 농도가 낮아진다, 바람직하게는, 1×1018cm3 미만)시켜 산화물 반도체막을 채널 형성 영역으로서 사용할 수 있다.
제 2 가열 처리 및 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감시키는 것이 박막 트랜지스터(470)의 신뢰성의 향상으로 이어진다.
또한, 산화물 반도체층(403) 내만이 아니라, 게이트 절연층(402) 내, 및 상하에 접하여 형성되는 막과 산화물 반도체층(403)의 계면, 구체적으로는, 게이트 절연층(402)과 산화물 반도체층(403)의 계면, 및 산화물 절연막(407)과 산화물 반도체층(403)의 계면에 존재하는 수분 등의 불순물을 저감한다.
또한, 산화물 반도체층(403)과 접하는 소스 전극층 또는 드레인 전극층(405a, 405b)으로서, 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 베릴륨 중의 어느 하나 또는 복수 중에서 선택된 재료로 형성한다. 또한, 상술한 원소를 조합한 합금막 등을 적층하여도 좋다.
채널 형성 영역을 포함하는 산화물 반도체층(403)으로서는, 반도체 특성을 갖는 산화물 재료를 사용하면 좋고, 대표적으로는, In-Ga-Zn-O계 비단결정을 사용한다.
도 1a 내지 도 1e에 도 2a 및 도 2b에 도시하는 박막 트랜지스터(470)의 제작 공정의 단면도를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)을 형성한다.
사용할 수 있는 유리 기판에 큰 제한은 없지만, 적어도 후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 투광성을 갖는 기판(400)에는 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
또한, 투광성을 갖는 기판(400)으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 사용하면 좋다. 또한, 유리 기판(400)에는 예를 들어, 알루미노실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다. 붕산과 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 이로써, B2O3보다 BaO를 많이 포함하는 유리 기판을 사용하는 것이 바람직하다.
또한, 상기 유리 기판(400) 대신에 세라믹스 기판, 석영 기판이나, 사파이어 기판 등의 절연체로 이루어지는 기판을 사용하여도 좋다. 그 외에도, 결정화 유리 등을 사용할 수 있다.
하지막이 되는 절연막을 기판(400)과 게이트 전극층(401)의 사이에 형성하여도 좋다. 하지막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막에서 선택된 하나 또는 복수의 막의 적층 구조로 형성할 수 있다. 게이트 전극층(401)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층 또는 적층으로 형성할 수 있다. 다만, 게이트 전극층(401)의 재료는 적어도 후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다.
다음에, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 또는 질화산화실리콘층을 단층 또는 적층으로 형성할 수 있다. 예를 들어, 성막 가스로서 SiH4, 산소 및 질소를 사용하여 플라즈마 CVD법에 의하여 산화질화실리콘층을 형성하면 좋다. 또한, 게이트 절연층(402)으로서, 유기 실란 가스를 사용한 CVD법에 의하여 산화실리콘층을 형성할 수도 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
다음에, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에서 제 1 가열 처리를 행한다(도 1a 참조). 제 1 가열 처리의 온도는, 200℃ 이상 700℃ 이하, 바람직하게는, 400℃ 이상으로 한다. 제 1 가열 처리에 의하여 층 내에 포함되는 수소 및 물 등의 불순물을 제거한 게이트 절연층(402)을 얻을 수 있다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리는, 전기로를 사용한 가열 방법, 가열한 기체를 사용하는 GRTA(Gas Rapid Thermal Anneal)법, 또는 램프 광을 사용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법 등을 사용할 수 있다.
다음에, 게이트 절연층(402) 위에 산화물 반도체막을 형성한다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연층(402)의 표면에 부착하고 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가함으로써 기판의 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, N2O 등을 가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 가한 분위기에서 행하여도 좋다.
산화물 반도체막은, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막은, 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 스퍼터링법에 의하여 형성할 수 있다.
게이트 절연층(402), 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성하여도 좋다. 대기에 노출시키지 않고 형성함으로써 계면이 물이나 하이드로카본 등의 대기 성분이나 대기 중에 부유하는 불순물 원소에 의하여 오염되지 않고 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터 특성의 편차를 저감시킬 수 있다.
산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체층인 산화물 반도체층(제 1 산화물 반도체층; 430)으로 가공한다(도 1b 참조).
산화물 반도체층(430)에 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에서 제 2 가열 처리를 행하여 산화물 반도체층(제 2 산화물 반도체층; 431)을 형성한다(도 1c 참조). 산화물 반도체층(430)을 상기 분위기하에서 가열 처리를 행함으로써, 산화물 반도체층(430)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 제 2 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정화하고, 미결정막 또는 다결정막이 되는 경우도 있다.
또한, 제 2 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N 이상 바람직하게는 7N 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 2 가열 처리는 전기로를 사용한 가열 방법, 가열한 기체를 사용하는 GRTA법, 또는 램프 광을 사용하는 LRTA법 등의 순간 가열 방법 등을 사용할 수 있다.
여기서, 산화물 반도체층(430)의 제 2 가열 처리의 일 형태로서 전기로(601)를 사용한 가열 방법에 대해서 도 15를 사용하여 설명한다.
도 15는, 전기로(601)의 개략도(槪略圖)이다. 챔버(602)의 외측에는, 히터(603)가 형성되어 챔버(602)를 가열한다. 또한, 챔버(602) 내에는 기판(604)을 탑재하는 서셉터(605)가 형성되어 챔버(602) 내에 기판(604)을 반입(搬入) 또는 반출(搬出)한다. 또한, 챔버(602)에는 가스 공급 수단(606) 및 배기 수단(607)이 형성되고 있다. 가스 공급 수단(606)에 의하여 챔버(602)에 가스를 도입한다. 또한, 배기 수단(607)에 의하여 챔버(602) 내를 배기하거나, 또는 챔버(602) 내를 감압한다. 또한 전기로(601)의 승온 특성을 0.1℃/min 이상 20℃/min 이하로 하는 것이 바람직하다. 또한, 전기로(601)의 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
가스 공급 수단(606)은, 가스 공급원(611a), 가스 공급원(611b), 압력 조정 밸브(612a), 압력 조정 밸브(612b), 정제기(精製器)(613a), 정제기(613b), 매스 플로 컨트롤러(mass flow controller; 614a), 매스 플로 컨트롤러(614b), 스톱 밸브(615a), 스톱 밸브(615b)를 갖는다. 본 실시형태에서는, 가스 공급원(611a), 가스 공급원(611b)과 챔버(602)의 사이에 정제기(613a), 정제기(613b)를 형성하는 것이 바람직하다. 정제기(613a), 정제기(613b)를 형성함으로써, 가스 공급원(611a), 가스 공급원(611b)으로부터 챔버(602) 내에 도입되는 가스 중의 물, 수소 등의 불순물을 상기 정제기(613a), 정제기(613b)에 의하여 제거함으로써, 챔버(602) 내에 물, 수소 등이 침입하는 것을 저감시킬 수 있다.
본 실시형태에서는, 가스 공급원(611a), 가스 공급원(611b)으로부터 질소 또는 희 가스를 챔버(602)에 도입하어 챔버 내를 질소 또는 희 가스 분위기로 하고, 200℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 가열된 챔버(602)에 있어서, 기판(604) 위에 형성된 산화물 반도체층(430)을 가열함으로써, 산화물 반도체층(430)의 탈수화 또는 탈수소화를 행할 수 있다.
또는, 배기 수단(607)에 의하여 감압하에서 200℃ 이상, 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 가열된 챔버(602)에 있어서, 기판(604) 위에 형성된 산화물 반도체층(430)을 가열함으로써, 산화물 반도체층(430)의 탈수화 또는 탈수소화를 행할 수 있다.
다음에, 가스 공급원(611a)으로부터 질소 또는 희 가스가 챔버(602)에 도입되는 것을 정지하는 것과 함께, 히터를 오프 상태로 한다. 다음에, 가스 공급원(611b)으로부터 산소를 챔버(602) 내에 도입하고 가열 장치의 챔버(602)를 서서히 냉각한다. 즉, 챔버(602) 내를 산소 분위기로 하고, 기판(604)을 서서히 냉각한다. 여기서는, 가스 공급원(611b)으로부터 챔버(602) 내에 도입하는 산소에 물, 수소 등의 불순물이 포함되지 않는 것이 바람직하다. 또는, 가스 공급원(611b)으로부터 챔버(602) 내에 도입하는 산소의 순도를 6N 이하, 바람직하게는 7N 이하(즉, 산소 중의 불순물 농도를 1ppm, 바람직하게는 0.1ppm)로 하는 것이 바람직하다.
결과적으로, 후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
또한, 감압하에서 제 2 가열 처리를 행한 경우는, 제 2 가열 처리 후에 챔버(602)에 산소를 흘려 압력을 대기압으로 하여 냉각하면 좋다.
또한, 가스 공급원(611b)으로부터 산소를 챔버(602)에 도입하는 것과 동시에, 헬륨, 네온, 아르곤 등의 희 가스 또는 질소의 한쪽 또는 양쪽 모두를 챔버(602) 내에 도입하여도 좋다.
또한, 가열 장치의 챔버(602) 내의 기판(604)을 300℃까지 냉각한 후, 기판(604)을 실온의 분위기에 이동시켜도 좋다. 결과적으로, 기판(604)의 냉각 시간을 단축할 수 있다.
또한, 가열 장치가 멀티 챔버의 경우, 제 2 가열 처리와 냉각 처리를 상이한 챔버에서 행할 수 있다. 대표적으로는, 질소 또는 희 가스가 충전되고, 또 200℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 가열된 제 1 챔버에 있어서, 기판 위의 산화물 반도체층을 가열한다. 다음에, 질소 또는 희 가스가 도입된 반송실을 거쳐 산소가 충전되고, 또 100℃ 이하, 바람직하게는 실온인 제 2 챔버에 상기 가열 처리된 기판을 이동하고 냉각 처리를 행한다. 상술한 공정에 의하여, 스루풋을 향상시킬 수 있다.
또한, 불활성 가스 분위기하 또는 감압하에 있어서의 산화물 반도체층의 제 2 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는, 제 2 가열 처리 후에 산소 분위기하에서 실온 이상 100℃ 미만까지 서냉을 행하고, 가열 장치에서 기판을 반출하고, 포토리소그래피 공정을 행한다.
또한, 불활성 가스 분위기하 또는 감압하의 제 2 가열 처리 후의 산화물 반도체층(430)의 상태는, 비정질 상태가 바람직하지만, 일부 결정화되어도 좋다.
다음에, 게이트 절연층(402), 및 산화물 반도체층(431) 위에 도전막을 형성한다.
도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나 상술한 원소를 조합한 합금 등이 있다.
또한, 도전막의 형성 후에 제 3 가열 처리를 행하는 경우에는, 제 3 가열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 단체만으로는 내열성이 부족하고, 또한, 부식하기 쉽다는 등의 문제점이 있으므로, 내열성 도전성 재료와 조합하여 형성한다. Al과 조합하는 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
산화물 반도체층(431), 도전막을 에칭 공정에 의하여 에칭하고, 산화물 반도체층(432), 및 소스 전극층 또는 드레인 전극층(405a, 405b)을 형성한다(도 1d 참조). 또한, 산화물 반도체층(432)은 일부만이 에칭되어 홈부(오목부)를 갖는 산화물 반도체층(432)이 된다.
산화물 반도체층(432)에 접하는 산화물 절연막(407)을 형성한다. 산화물 절연막(407)은, 적어도 1nm 이상의 막 두께로 하고, CVD법, 스퍼터링법 등, 산화물 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 여기서는, 산화물 절연막(407)은 스퍼터링법을 사용하여 형성한다. 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막(407)은, 수분, 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 블록하는 무기 절연막을 사용하여 대표적으로는, 산화실리콘막, 또는 질화산화실리콘막을 사용한다. 또한, 산화물 절연막(407) 위에 접하는 질화실리콘막을 적층시켜도 좋다. 질화실리콘막은, 수분이나 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 블로킹한다.
또한, 제 2 가열 처리 후에 산소 분위기하에서 실온 이상 100℃ 미만까지 서냉함으로써 산화물 반도체층의 표면 근방에 산소를 고농도로 포함하는 영역을 형성할 수 있고, 산화물 반도체층을 충분히 고저항화할 수 있는 경우에는, 산화물 절연막(407) 대신에 질화실리콘막을 형성하여도 좋다.
본 실시형태에서는, 산화물 절연막(407)으로서 막 두께 300nm의 산화실리콘막을 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화실리콘막의 스퍼터링법에 의한 성막은, 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는, 아르곤) 및 산소 분위기하에서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 및 질소 분위기하에서 스퍼터링법에 의하여 산화실리콘을 형성할 수 있다.
저저항화한 산화물 반도체층(432)에 접하여 스퍼터링법 또는 PCVD법 등에 의하여 산화물 절연막(407)을 형성하면, 저저항화한 산화물 반도체층(432)에 있어서 적어도 산화물 절연막(407)과 접하는 영역을 고저항화(캐리어 농도가 낮아진다, 바람직하게는 1×1018/cm3 미만)하고, 고저항화 산화물 반도체 영역으로 할 수 있다. 반도체 장치의 제작 공정에 있어서, 불활성 기체 분위기하(또는 감압하)에서의 가열, 산소 분위기하에서의 서냉 및 산화물 절연막의 형성 등에 의하여 산화물 반도체층의 캐리어 농도를 증감(增減)시키는 것이 중요하다. 산화물 반도체층(432)은, 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(403)(제 3 산화물 반도체층)이 되고, 박막 트랜지스터(470)를 제작할 수 있다(도 1e 참조).
상기 제 1 가열 처리 및 상기 제 2 가열 처리를 행함으로써 게이트 절연층 및 산화물 반도체층에 포함되는 불순물(H2O, H, OH 등)을 저감하여 산화물 반도체층의 캐리어 농도를 증가시킨 후, 산소 분위기하에서 서냉을 행한다. 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감시킴으로써, 박막 트랜지스터(470)의 신뢰성을 향상시킬 수 있다.
또한, 산화물 절연막(407)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에 있어서, 박막 트랜지스터(470)에 제 3 가열 처리(바람직하게는, 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 3 가열 처리를 행한다. 제 3 가열 처리를 행하면, 산화물 반도체층(432)이 산화물 절연막(407)과 접하는 상태로 가열되기 때문에, 박막 트랜지스터(470)의 전기적 특성의 편차를 경감할 수 있다.
(실시형태 2)
반도체 장치 및 반도체 장치의 제작 방법을 도 3a 내지 도 4b를 사용하여 설명한다. 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분 및 공정은, 실시형태 1과 마찬가지로 행할 수 있고, 반복 설명은 생략한다.
도 4a는 반도체 장치가 갖는 박막 트랜지스터(460)의 평면도이며, 도 4b는 도 4a의 선 D1-D2에 있어서의 단면도이다. 박막 트랜지스터(460)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451), 게이트 절연층(452), 소스 전극층 또는 드레인 전극층(455a, 455b), 및 산화물 반도체층(453)을 포함한다. 또한, 박막 트랜지스터(460)를 덮어 산화물 반도체층(453)에 접하는 산화물 절연막(457)이 형성된다. 산화물 반도체층(453)은, In-Ga-Zn-O계 비단결정을 사용한다.
박막 트랜지스터(460)는, 박막 트랜지스터(460)를 포함하는 영역 모두에 게이트 절연층(452)이 존재하고, 게이트 절연층(452)과 절연 표면을 갖는 기판인 기판(450)의 사이에 게이트 전극층(451)이 형성된다. 게이트 절연층(452) 위에는 소스 전극층 또는 드레인 전극층(455a, 455b)이 형성된다. 그리고, 게이트 절연층(452), 및 소스 전극층 또는 드레인 전극층(455a, 455b) 위에 산화물 반도체층(453)이 형성된다. 또한, 도시하지 않지만, 게이트 절연층(452) 위에는 소스 전극층 또는 드레인 전극층(455a, 455b)에 더하여 배선층을 갖고, 상기 배선층은 산화물 반도체층(453)의 외주부보다 외측에 연장된다.
산화물 반도체층(453)은, 적어도 산화물 반도체막의 형성 전후에 불순물인 수분 등을 저감하는 제 1 가열 처리 및 제 2 가열 처리(탈수화 또는 탈수소화를 행하기 위한 가열 처리)가 행해진다. 산화물 반도체막의 형성 후의 제 2 가열 처리에 의하여 저저항화(캐리어 농도가 높아진다, 바람직하게는 1×1018/cm3 이상)시킨 후, 산화물 절연막(457)을 접하여 형성함으로써 고저항화(캐리어 농도가 낮아진다, 바람직하게는 1×1018/cm3 미만)시켜 산화물 반도체막을 채널 형성 영역으로서 사용할 수 있다.
제 2 가열 처리 및 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감하는 것이 박막 트랜지스터(460)의 신뢰성의 향상으로 이어진다.
또한, 산화물 반도체층(453) 내뿐만 아니라, 게이트 절연층(452) 내, 및 상하에 접하여 형성되는 막과 산화물 반도체층(453)의 계면, 구체적으로는, 게이트 절연층(452)과 산화물 반도체층(453)의 계면, 및 산화물 절연막(457)과 산화물 반도체층(453)의 계면에 존재하는 수분 등의 불순물을 저감시킨다.
또한, 산화물 반도체층(453)과 접하는 소스 전극층 또는 드레인 전극층(455a, 455b)으로서 티타늄, 알루미늄, 망간, 마그네슘, 지르코늄, 베릴륨 중의 어느 하나 또는 복수 중에서 선택된 재료로 형성한다.
도 3a 내지 도 3e에 도 4a 및 도 4b에 도시하는 박막 트랜지스터(460)의 제작 공정의 단면도를 도시한다.
절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451)을 형성한다. 또한, 하지막이 되는 절연막을 기판(450)과 게이트 전극층(451)의 사이에 형성하여도 좋다. 게이트 전극층(451)의 재료는, 실시형태 1에 나타내는 게이트 전극층(401)과 마찬가지로 형성할 수 있다.
게이트 전극층(451) 위에 게이트 절연층(452)을 형성한다. 게이트 절연층(452)을 형성한 후, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 또는 감압하에 있어서 제 1 가열 처리를 행한다(도 3a 참조). 게이트 절연층(452)은 실시형태 1에 나타내는 게이트 절연층(402)과 마찬가지로 형성할 수 있다.
게이트 절연층(452) 위에 도전막을 형성하고, 포토리소그래피 공정에 의하여 섬 형상의 소스 전극층 또는 드레인 전극층(455a, 455b)으로 가공한다(도 3b 참조). 소스 전극층 또는 드레인 전극층(455a, 455b)은, 실시형태 1에 나타내는 소스 전극층 또는 드레인 전극층(405a, 405b)과 마찬가지로 형성할 수 있다.
또한, 본 실시형태에서는, 도전막을 형성하기 전에 제 1 열 처리를 행하는 예를 나타내지만, 도전막을 형성한 후에 행하여도 좋다. 또한, 포토리소그래피 공정에 의하여 섬 형상의 소스 전극층 또는 드레인 전극층(455a, 455b)으로 가공한 후에 제 1 열 처리를 행하여도 좋다. 다만, 도전막을 형성한 후, 또는 섬 형상의 소스 전극층 또는 드레인 전극층(455a, 455b)으로 가공한 후에 제 1 열 처리를 행하는 경우에는, 도전막의 재료를 제 1 열 처리에 견딜 수 있는 재료로 하는 것이 바람직하다.
다음에, 게이트 절연층(452), 및 소스 전극층 또는 드레인 전극층(455a, 455b) 위에 산화물 반도체막을 형성하고, 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체층(483)(제 1 산화물 반도체층)으로 가공한다(도 3c 참조).
산화물 반도체층(483)은, 채널 형성 영역이 되기 때문에, 실시형태 1의 산화물 반도체막과 마찬가지로 형성한다.
또한, 산화물 반도체층(483)을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행함으로써 게이트 절연층(452)의 표면에 부착하고 있는 먼지를 제거하는 것이 바람직하다.
산화물 반도체층(483)에 탈수화 또는 탈수소화를 행하기 위한 제 2 가열 처리를 행한 후, 불활성 분위기하에서 서냉을 행한다. 제 2 가열 처리로서는, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 또는 감압하에서 200℃ 이상 유리 기판의 변형점 미만, 바람직하게는 400℃ 이상의 가열 처리를 행한다. 산화물 반도체층(483)은 상기 분위기하에 있어서의 가열 처리 및 불활성 분위기하에 있어서의 서냉에 의하여 저저항화한 산화물 반도체층(484)(제 2 산화물 반도체층)으로 할 수 있다(도 3d 참조).
탈수화 또는 탈수소화를 행하기 위한 가열 처리에 있어서는, 질소 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리는 전기로를 사용한 가열 방법, 가열한 기체를 사용하는 GRTA(Gas Rapid Thermal Anneal)법 또는 램프 광을 사용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법 등을 사용할 수 있다.
여기서, 산화물 반도체층(484)의 가열 처리의 일 형태로서, 전기로(1601)를 사용한 가열 방법에 대해서 도 16을 사용하여 설명한다.
도 16은 전기로(1601)의 개략도이다. 챔버(1602)의 외측에는, 히터(1603)가 형성되어 챔버(1602)를 가열한다. 또한, 챔버(1602) 내에는 기판(1604)을 탑재하는 서셉터(1605)가 형성되고 챔버(1602) 내에 기판(1604)을 반입 또는 반출한다. 또한, 챔버(1602)에는 가스 공급 수단(1606) 및 배기 수단(1607)이 형성되고 있다. 가스 공급 수단(1606)에 의하여 챔버(1602)에 가스를 도입한다. 또한, 배기 수단(1607)에 의하여 챔버(1602) 내를 배기하거나, 또는 챔버(1602) 내를 감압한다. 또한 전기로(1601)의 승온 특성을 0.1℃/min 이상 20℃/min 이하로 하는 것이 바람직하다. 또한, 전기로(1601)의 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
가스 공급 수단(1606)은, 가스 공급원(1611), 압력 조정 밸브(1612), 정제기(1613), 매스 플로 컨트롤러(1614), 스톱 밸브(1615)를 갖는다. 본 실시형태에서는, 가스 공급원(1611)과 챔버(1602)의 사이에 정제기(1613)를 형성하는 것이 바람직하다. 정제기(1613)를 형성함으로써, 가스 공급원(1611)으로부터 챔버(1602) 내에 도입되는 가스 중의 물, 수소 등의 불순물을 상기 정제기(1613)에 의하여 제거할 수 있고, 챔버(1602) 내에 물, 수소 등이 침입하는 것을 저감시킬 수 있다.
본 실시형태에서는, 가스 공급원(1611)으로부터 질소 또는 희 가스를 챔버(1602)에 도입하고, 챔버 내를 질소 또는 희 가스 분위기로 하고, 200℃ 이상 유리 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 가열된 챔버(1602)에 있어서, 기판(1604) 위에 형성된 산화물 반도체층을 가열함으로써, 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다.
또는, 배기 수단(1607)에 의하여 감압하에서 200℃ 이상, 유리 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 가열된 챔버(1602)에 있어서, 기판(1604) 위에 형성된 산화물 반도체층을 가열함으로써, 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다.
다음에, 히터를 오프로 하고, 가열 장치의 챔버(1602)를 서서히 냉각한다.
결과적으로, 후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
또한, 감압하에서 가열 처리를 행한 경우는, 가열 후에 불활성 가스를 흘려 대기압으로 하여 냉각하면 좋다.
또한, 가열 장치의 챔버(1602) 내의 기판(1604)을 300℃까지 냉각한 후, 기판(1604)을 실온의 분위기로 이동시켜도 좋다. 결과적으로는, 기판(1604)의 냉각 시간을 단축할 수 있다.
또한, 가열 장치가 멀티 챔버인 경우, 가열 처리와 냉각 처리를 상이한 챔버에서 행할 수 있다. 대표적으로는, 질소 또는 희 가스가 충전되고, 또 200℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상에서 가열된 제 1 챔버에서 기판 위의 산화물 반도체층을 가열한다. 다음에, 질소 또는 희 가스가 도입된 반송실을 거쳐 질소 또는 희 가스가 충전되고, 또 100℃ 이하, 바람직하게는 실온인 제 2 챔버에 상기 가열 처리된 기판을 이동시켜 냉각 처리를 행한다. 상술한 공정에 의하여 스루풋을 향상시킬 수 있다.
또한, 제 2 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는, 산화물 반도체막의 제 2 가열 처리 후에 실온 이상 100℃ 미만까지 서냉하고, 가열 장치로부터 기판을 반출하고 포토리소그래피 공정을 행하여 산화물 반도체층(483)을 형성한다.
또한, 불활성 가스 분위기하 또는 감압하의 가열 처리 후의 산화물 반도체층(484)의 상태는, 비정질 상태인 것이 바람직하지만, 일부 결정화되어도 좋다.
다음에, 산화물 반도체층(484)에 접하여 스퍼터링법 또는 PCVD법에 의한 산화물 절연막(457)으로서 형성한다. 본 실시형태에서는, 산화물 절연막(457)으로서 막 두께 300nm의 산화실리콘막을 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 저저항화한 산화물 반도체층(484)에 접하여 스퍼터링법에 의하여 산화실리콘막인 산화물 절연막(457)을 형성하면, 저저항화한 산화물 반도체층(484)에 있어서 적어도 산화실리콘막인 산화물 절연막(457)과 접하는 영역을 고저항화(캐리어 농도가 낮아진다, 바람직하게는, 1×1018/cm3 미만)하여, 고저항화 산화물 반도체 영역으로 할 수 있다. 반도체 장치의 제작 공정에 있어서, 제 1 가열 처리 및 제 2 가열 처리, 불활성 분위기하에서의 서냉 및 산화물 절연막의 형성 등에 의하여 산화물 반도체층의 캐리어 농도를 증감시키는 것이 중요하다. 산화물 반도체층(484)은 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(453)(제 3 산화물 반도체층)이 되고, 박막 트랜지스터(460)를 제작할 수 있다(도 3e 참조).
상기 제 1 가열 처리 및 상기 제 2 가열 처리를 행함으로써 게이트 절연층 및 산화물 반도체층에 포함되는 불순물(H2O, H, OH 등)을 저감하여 산화물 반도체층의 캐리어 농도를 증가시킨 후, 불활성 분위기하에서 서냉을 행한다. 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감하고, 박막 트랜지스터(460)의 신뢰성을 향상시킬 수 있다.
또한, 산화물 절연막(457)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에 있어서 박막 트랜지스터(460)에 제 3 가열 처리(바람직하게는, 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 3 가열 처리를 행한다. 제 3 가열 처리를 행하면, 산화물 반도체층(453)이 산화물 절연막(457)과 접한 상태로 가열되기 때문에, 박막 트랜지스터(460)의 전기적 특성의 편차를 경감할 수 있다.
또한, 본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 3)
박막 트랜지스터를 포함하는 반도체 장치의 제작 공정에 대해서 도 5a 내지 도 8b2를 사용하여 설명한다.
도 5a에 있어서, 투광성을 갖는 기판(100)에는 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
다음, 도전층을 기판(100) 전체 면에 형성한 후, 제 1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이 때, 적어도 게이트 전극층(101)의 단부가 테이퍼 형상으로 형성되도록 에칭한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는, 실시형태 1에 기재한 게이트 전극층(401)에 사용하는 재료를 적절히 사용할 수 있다. 또한, 게이트 전극층(101)을 내열성 도전성 재료로 형성하는 경우는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
다음에, 게이트 전극층(101) 위에 게이트 절연층(102)을 전체 면에 형성한다. 게이트 절연층(102)은 스퍼터링법, PCVD법 등을 사용하고, 그 막 두께를 50nm 내지 250nm로 한다. 또한, 게이트 절연층(102)으로서 유기 실란 가스를 사용한 CVD법에 의하여 산화실리콘층을 형성할 수도 있다.
예를 들어, 게이트 절연층(102)을 스퍼터링법에 의하여 산화실리콘막을 사용하여 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘막에 한정되지 않고, 산화질화실리콘막, 질화실리콘막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여 이들의 재료로 이루어지는 단층 또는 적층 구조로 하여 형성하여도 좋다.
다음에, 게이트 절연층 내에 존재하는 수분 등의 불순물을 저감시키는 제 1 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행한다. 제 1 가열 처리는, 질소, 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또는 감압하에서의 200℃ 이상, 바람직하게는 400℃ 이상 유리 기판의 변형점 미만의 가열 처리를 행하여, 게이트 절연층의 함유 수분을 저감시킨다.
다음에, 게이트 절연층(102) 위에, 산화물 반도체막(In-Ga-Zn-O계 비단결정막)을 형성한다. 플라즈마 처리 후, 대기에 노출하지 않고 In-Ga-Zn-O계 비단결정막을 형성하는 것은, 게이트 절연층과 반도체막의 계면에 먼지나 수분을 부착시키지 않는다는 점에서 유용하다. 여기서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In-Ga-Zn-O계 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1:1:1))을 사용하여 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 형성한다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 200nm로 한다. 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의하여 막 두께가 50nm의 In-Ga-Zn-O계 비단결정막을 형성한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은, 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 사용된다.
또한, 재료가 다른 타깃을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일한 챔버에서 다른 재료막을 적층 성막할 수도 있고, 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
다음에, 제 2 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 산화물 반도체막을 에칭한다. 예를 들어, 인산과 초산과 질산을 혼합한 용액을 사용한 웨트 에칭에 의하여 불필요한 부분을 제거하여 산화물 반도체층(133)을 형성한다(도 5a 참조). 또한, 여기서의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 사용해도 좋다.
드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어, 염소(Cl2), 염화붕소(BCl3), 염화실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 드라이 에칭에 사용하는 가소로서, 불소를 포함하는 가스(불소계 가스, 예를 들어, 사불화탄소(CF4), 불화유황(SF6), 불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법 등을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(Kanto Chemical Co.,Inc. 제조)을 사용하여도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의하여 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 재이용하여도 좋다. 상기 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
또한, 원하는 가공 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 산화물 반도체층(133)에 탈수화 또는 탈수소화를 위한 제 2 가열 처리를 행한다. 산화물 반도체층(133)에 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 또는 감압하에 있어서, 가열 처리를 행한 후, 산소 분위기하에서 서냉을 행한다.
제 2 가열 처리는, 200℃ 이상에서 행하면 좋다. 예를 들어, 질소 분위기하에서 450℃, 1시간의 가열 처리를 행한다. 이 질소 분위기하에서 가열 처리를 행한 후, 산소 분위기하에서 서냉함으로써, 산화물 반도체층(133)은 저저항화하여 도전율이 높아진다. 따라서, 저저항화한 산화물 반도체층(134)이 형성된다(도 5b 참조). 산화물 반도체층(134)의 전기 전도율은, 1×10-1S/cm 이상 1×102S/cm 이하가 바람직하다.
다음에, 산화물 반도체층(134) 위에 금속 재료로 이루어지는 도전막(132)을 스퍼터링법이나 진공 증착법에 의하여 형성한다(도 5c 참조).
도전막(132)의 재료로서는, 실시형태 1에 기재하는 소스 전극층 또는 드레인 전극층(405a, 405b)과 같은 재료를 적절히 사용할 수 있다.
도전막(132)의 형성 후에 제 2 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막이 갖는 것이 바람직하다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105a, 105b), 및 제 2 단자(122)를 형성한다(도 5d 참조). 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 도전막(132)으로서 알루미늄막, 또는 알루미늄 합금막을 사용하는 경우는, 인산과 초산과 질산을 혼합한 용액을 사용한 웨트 에칭을 행할 수 있다. 또한, 암모니아과수(과산화수소:암모니아:물=5:2:2)를 사용한 웨트 에칭에 의하여 도전막(132)을 에칭하여 소스 전극층 또는 드레인 전극층(105a, 105b)을 형성하여도 좋다. 이 에칭 공정에 있어서, 산화물 반도체층(134)의 노출 영역도 일부 에칭되어, 산화물 반도체층(135)이 된다. 따라서, 소스 전극층 또는 드레인 전극층(105a, 105b) 사이의 산화물 반도체층(135)은 막 두께가 얇은 영역이 된다. 막 두께가 얇은 영역의 두께는, 약 30nm가 되고, 한층 더 결정화하기 어려운 막 두께가 되기 때문에, 채널이 되는 부분을 비정질 상태로 유지하고자 하는 경우에는 유용하다. 도 5d에 있어서는, 소스 전극층 또는 드레인 전극층(105a, 105b), 산화물 반도체층(135)의 에칭을 드라이 에칭에 의하여 일괄로 행하기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b) 및 산화물 반도체층(135)의 단부는 일치하고, 연속적인 구조가 된다.
또한, 이 제 3 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속된다.
또한, 다계조 마스크에 의하여 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용하면, 레지스트 마스크의 수를 줄일 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
다음에, 레지스트 마스크를 제거하고, 게이트 절연층(102), 산화물 반도체층(135), 소스 전극층 또는 드레인 전극층(105a, 105b)을 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은, PCVD법에 의하여 형성하는 산화질화실리콘막을 사용한다. 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에 형성된 산화물 반도체층(135)의 노출 영역과 보호 절연층(107)인 산화질화실리콘막이 접하여 형성됨으로써, 보호 절연층(107)과 접하는 산화물 반도체층(135)의 영역이 고저항화(캐리어 농도가 낮아진다, 바람직하게는, 1×1018/cm3 미만)하여, 고저항화한 채널 형성 영역을 갖는 산화물 반도체층(103)을 형성할 수 있다(도 6a 참조).
다음에, 보호 절연층(107)을 형성한 후, 제 3 가열 처리를 행하여도 좋다. 제 3 가열 처리는 대기 분위기하, 또는 질소 분위기하에서, 150℃ 이상 350℃ 미만으로 행하면 좋다. 상기 가열 처리를 행하면, 산화물 반도체층(103)이 보호 절연층(107)과 접한 상태로 가열되고, 또한 산화물 반도체층(103)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 경감할 수 있다. 제 3 가열 처리(바람직하게는, 150℃ 이상 350℃ 미만)는, 보호 절연층(107)의 형성 후라면, 특히 한정되지 않고, 다른 공정, 예를 들어, 수지막 형성시의 가열 처리나 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써 공정수를 증가시키지 않고 행할 수 있다.
상술한 공정에서 박막 트랜지스터(170)를 제작할 수 있다.
다음에, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연층(107), 및 게이트 절연층(102)의 에칭에 의하여 드레인 전극층(105b)에 도달하는 콘택트 홀(125)을 형성한다. 또한, 여기서의 에칭에 의하여 제 2 단자(122)에 도달하는 콘택트 홀(127), 제 1 단자(121)에 도달하는 콘택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 6b에 도시한다.
다음에, 레지스트 마스크를 제거한 후, 투명 도전막을 형성한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기한다) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이와 같은 재료의 에칭 처리는 염산계의 용액에 의하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화인듐산화아연 합금(In2O3-ZnO)을 사용해도 좋다. 또한, 투명 도전막을 저저항화시키기 위한 가열 처리를 행하는 경우, 산화물 반도체층(103)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 경감하는 열 처리와 겸할 수 있다.
다음에, 제 5 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다.
또한, 이 제 5 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하고, 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다.
또한, 이 제 5 포트리소그래피 공정에 있어서, 제 1 단자(121) 및 제 2 단자(122)를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(121) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
다음에, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 6c에 도시한다. 또한, 이 단계에서의 평면도가 도 7에 상당한다.
또한, 도 8a1 및 도 8a2는 이 단계에서의 게이트 배선 단자부의 단면도 및 평면도를 각각 도시한다. 도 8a1는 도 8a2 중의 E1-E2선을 따른 단면도에 상당한다. 도 8a1에 있어서, 보호 절연층(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 8a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와 소스 배선과 같은 재료로 형성되는 접속 전극층(153)이 게이트 절연층(152)을 개재하여 중첩하여 투명 도전막(155)에서 도통시킨다. 또한, 도 6c에 도시한 투명 도전막(128)과 제 1 단자(121)가 접촉되는 부분이 도 8a1의 투명 도전막(155)과 제 1 단자(151)가 접촉하는 부분에 대응한다.
또한, 도 8b1 및 도 8b2는 도 6c에 도시하는 소스 배선 단자부와 상이한 소스 배선 단자부의 단면도 및 평면도를 각각 도시한다. 또한, 도 8b1는 도 8b2 중의 F1-F2선을 따른 단면도에 상당한다. 도 8b1에 있어서, 보호 절연층(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 8b1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극층(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 하방에 게이트 절연층(152)을 개재하여 중첩한다. 전극층(156)은 제 2 단자(150)와 전기적으로 접속하지 않고, 전극층(156)을 제 2 단자(150)와 다른 전위, 예를 들어, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연층(154)을 개재하여 투명 도전막(155)과 전기적으로 접속된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자, 소스 배선과 같은 전위의 제 2 단자, 용량 배선과 같은 전위의 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자의 수는 각각 임의의 수로 형성하면 좋고, 실시자가 적절히 결정하면 좋다.
이렇게 하여 5회의 포토리소그래피 공정에 의하여, 5장의 포토마스크를 사용하여, 보텀 게이트형의 스태거 구조의 박막 트랜지스터인 박막 트랜지스터(170)를 갖는 화소 박막 트랜지스터부, 유지 용량을 완성시킬 수 있다. 그리고, 이것들을 개개의 화소에 대응시켜 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과 대향 전극이 설치된 대향 기판과의 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 용량 배선을 형성하지 않고, 화소 전극을 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 개재하여 중첩하여 유지 용량을 형성하여도 좋다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써, 화면상에 표시 패턴이 형성된다. 자세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 행하여지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 늦기 때문에, 잔상이 생기거나, 또는 동영상이 흐릿해진다는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위해서, 전체 면 흑색 표시를 1 프레임 간격으로 행하는, 소위, 흑색 삽입이라고 불리는 구동 기술이 있다.
또한, 수직 동기 주파수를 보통의 1.5배 또는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속(倍速) 구동이라 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 1프레임 기간 내에서 간결 점등 구동하는 구동 기술도 있다. 면광원으로서 3 종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 이용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 변환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 한 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
본 명세서에 개시하는 n채널형 트랜지스터는 산화물 반도체막을 채널 형성 영역에 사용하고, 양호한 동(動) 특성을 갖기 때문에, 이들의 구동 기술을 조합할 수 있다.
또한, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽 전극(캐소드라고도 부른다)은, 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 때문에, 단자부에 캐소드를 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 제 4 단자가 설치된다. 또한, 발광 표시 장치를 제작하는 경우에는, 소스 배선, 및 게이트 배선에 더하여 전원 공급선을 형성한다. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제 5 단자를 형성한다.
또한, 발광 표시 장치를 제작할 때, 각 유기 발광 소자 사이에 유기 수지층을 사용한 격벽을 형성하는 경우가 있다. 그 경우에는, 유기 수지층을 가열 처리하기 위해서, 산화물 반도체층(103)을 고저항화시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 저감하는 열 처리와 겸할 수 있다.
산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감시킬 수 있다. 특히, 제 1 가열 처리 및 제 2 가열 처리에 의하여 불순물인 수분 등을 저감하여 산화물 반도체막의 순도를 높일 수 있기 때문에, 성막 챔버 내의 노점(露點)을 낮춘 특수한 스퍼터링 장치나 초고순도의 산화물 반도체 타깃을 사용하지 않고, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작할 수 있다.
채널 형성 영역의 산화물 반도체층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화하고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기 특성이 양호하고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1과 일부 공정이 다른 일례를 나타낸다. 본 실시형태는, 소스 전극층 또는 드레인 전극층(405a, 405b)의 형성 후에 탈수화 또는 탈수소화의 제 2 가열 처리를 행하는 예를 도 9a 내지 도 9d에 도시한다. 또한, 도 1a 내지 도 1e와 동일한 부분에는 동일한 부호를 붙여 설명한다.
실시형태 1과 마찬가지로, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401), 게이트 절연층을 형성한다. 게이트 절연층을 형성한 후에 탈수화 또는 탈수소화의 제 1 가열 처리를 행하여 게이트 절연층(402)을 형성한다. 제 1 가열 처리는 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에서 200℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상으로 한다. 다음에, 게이트 절연층(402) 위에 산화물 반도체층(430)을 형성한다(도 9a 참조).
산화물 반도체층(430) 위에 소스 전극층 또는 드레인 전극층(405a, 405b)을 형성하고, 산화물 반도체층(430)의 일부를 에칭하여 산화물 반도체층(441)을 형성한다(도 9b 참조).
다음에, 산화물 반도체층(441), 및 소스 전극층 또는 드레인 전극층(405a, 405b)에 대해서 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에 있어서 제 2 가열 처리를 행한 후, 불활성 분위기하 또는 산소 분위기하에 있어서 서냉을 행한다. 이 가열 처리에 의하여 산화물 반도체층(441)은 탈수 처리 또는 탈수소 처리되어 저저항화되고, 저저항화된 산화물 반도체층(432)으로 할 수 있다(도 9c 참조). 또한, 소스 전극층 또는 드레인 전극층(405a, 405b)의 재료는 여기서의 가열 처리에 견딜 수 있는 재료, 예를 들어, 텅스텐, 몰리브덴 등을 사용하는 것이 바람직하다.
다음에, 상기 가열 처리 및 서냉 후에 대기에 노출되지 않고, 산화물 반도체층(432)에 접하여 스퍼터링법 또는 PCVD법에 의한 산화물 절연막(407)으로서 형성한다. 저저항화한 산화물 반도체층(432)에 접하여 스퍼터링법 또는 PCVD법에 의하여 산화물 절연막(407)을 형성하면, 저저항화한 산화물 반도체층(432)에 있어서 적어도 산화물 절연막(407)과 접하는 영역을 고저항화(캐리어 농도가 낮아진다, 바람직하게는, 1×1018cm3 미만)하여, 고저항화 산화물 반도체 영역으로 할 수 있다. 따라서, 산화물 반도체층(432)은 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(403)(제 3 산화물 반도체층)이 되고, 박막 트랜지스터(470)를 제작할 수 있다(도 9d 참조).
상기 탈수 처리 또는 탈수소 처리를 위한 제 1 가열 처리 및 제 2 가열 처리를 행함으로써, 산화물 반도체층 및 게이트 절연층에 포함되는 불순물(H2O, H, OH 등)을 저감시켜 캐리어 농도를 증가시킨 후, 불활성 분위기하 또는 산소 분위기하에 있어서 서냉을 행한다. 서냉시킨 후, 산화물 반도체층에 접하여 산화물 절연막의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감시켜 박막 트랜지스터(470)의 신뢰성을 향상시킬 수 있다.
또한, 산화물 절연막(407)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에 있어서 박막 트랜지스터(470)에 제 3 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 3 가열 처리를 행한다. 제 3 가열 처리를 행하면, 산화물 반도체층(432)이 산화물 절연막(407)과 접한 상태로 가열되기 때문에, 박막 트랜지스터(470)의 전기적 특성의 편차를 경감할 수 있다.
또한, 본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 5)
반도체 장치 및 반도체 장치의 제작 방법을 도 10을 사용하여 설명한다. 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분, 및 공정은, 실시형태 1과 마찬가지로 행할 수 있고, 반복 설명은 생략한다.
도 10에 도시하는 박막 트랜지스터(471)는 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역에 중첩하도록 절연막을 개재하여 도전층(409)을 형성하는 예이다.
도 10은 반도체 장치가 갖는 박막 트랜지스터(471)의 단면도이다. 박막 트랜지스터(471)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층 또는 드레인 전극층(405a, 405b), 산화물 절연막(407), 및 도전층(409)을 포함한다. 도전층(409)은 게이트 전극층(401)과 중첩하도록 산화물 절연막(407) 위에 형성된다.
도전층(409)은 게이트 전극층(401), 소스 전극층 또는 드레인 전극층(405a, 405b)과 같은 재료, 같은 방법을 사용하여 형성할 수 있다. 화소 전극층을 형성하는 경우는, 화소 전극층과 같은 재료, 같은 방법을 사용하여 형성하여도 좋다. 본 실시형태에서는, 도전층(409)으로서 티타늄막, 알루미늄막, 및 티타늄막의 적층을 사용한다.
도전층(409)은, 전위가 게이트 전극층(401)과 동일해도 좋고, 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(409)이 플로팅 상태라도 좋다.
도전층(409)을 산화물 반도체층(403)과 중첩하는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 한다)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터(471)의 임계값 전압의 변화량을 저감시킬 수 있다. 특히, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가하는 전압을 -20V로 하는 -BT 시험에 있어서, 임계값 전압의 변동을 억제할 수 있다.
본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 6)
반도체 장치 및 반도체 장치의 제작 방법을 도 11을 사용하여 설명한다. 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분 및 공정은, 실시형태 1과 마찬가지로 행할 수 있고, 반복 설명은 생략한다.
도 11에 도시하는 박막 트랜지스터(472)는, 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역에 중첩하도록 산화물 절연막(407) 및 절연층(410)을 개재하여 도전층(419)이 형성되는 형태이다.
도 11은 반도체 장치가 갖는 박막 트랜지스터(472)의 단면도이다. 박막 트랜지스터(472)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 기판(400) 위에 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 영역 또는 드레인 영역(404a, 404b), 소스 전극층 또는 드레인 전극층(405a, 405b), 산화물 절연막(407), 절연층(410), 및 도전층(419)을 포함한다. 도전층(419)은 게이트 전극층(401)과 중첩하도록 절연층(410) 위에 형성된다.
본 실시형태에서는, 실시형태 1과 마찬가지로 게이트 절연층을 형성한 후에, 탈수화 또는 탈수소화의 제 1 가열 처리를 행하여 게이트 절연층(402)을 형성한다. 제 1 가열 처리는 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에 있어서 200℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상으로 한다. 다음에, 게이트 절연층(402) 위에 산화물 반도체층을 형성한다. 산화물 반도체층 위에 소스 영역 및 드레인 영역(404a, 404b)을 형성한다. 소스 영역 및 드레인 영역(404a, 404b)을 형성하기 전 또는 형성한 후에 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 또는 감압하에 있어서 제 2 가열 처리를 행한 후, 불활성 분위기하 또는 산소 분위기하에 있어서 서냉을 행한다.
본 실시형태에서는, 소스 영역 및 드레인 영역(404a, 404b)은, Zn-O계 다결정막 또는 Zn계 미결정막이며, 산화물 반도체층(403)의 성막 조건과 다른 성막 조건으로 형성되고, 보다 저저항인 막이다. 또한, 본 실시형태에서는, 소스 영역 및 드레인 영역(404a, 404b)은, 다결정 상태 또는 미결정 상태이며, 산화물 반도체층(403)도 다결정 상태 또는 미결정 상태이다. 산화물 반도체층(403)은 제 2 가열 처리에 의하여 결정화시켜 다결정 상태 또는 미결정 상태로 할 수 있다.
본 실시형태에서 나타내는 박막 트랜지스터는, 산화물 절연막(407) 위에 평탄화막으로서 기능하는 절연층(410)을 적층하고, 산화물 절연막(407) 및 절연층(410)에 형성된 소스 전극층 또는 드레인 전극층(405b)에 도달하는 개구에 도전막을 형성하고, 원하는 형상으로 에칭하여 도전층(419) 및 화소 전극층(411)을 형성한다. 이와 같이, 화소 전극층(411)을 형성하는 공정에서, 도전층(419)을 형성할 수 있다. 본 실시형태에서는, 화소 전극층(411), 도전층(419)으로서 산화실리콘을 포함하는 산화인듐산화주석 합금(산화실리콘을 포함하는 In-Sn-O계 산화물)을 사용한다.
또한, 도전층(419)은, 게이트 전극층(401), 소스 전극층 또는 드레인 전극층(405a, 405b)과 동일한 재료 및 제작 방법을 사용하여 형성하여도 좋다.
도전층(419)은, 전위가 게이트 전극층(401)과 동일해도 좋다. 또는 달라도 좋다. 도전층(419)은, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(419)이 플로팅 상태라도 좋다.
도전층(419)을 산화물 반도체층(403)과 중첩하는 위치에 형성함으로써, 박막 트랜지스터(472)의 임계값 전압의 제어를 행할 수 있다.
본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 채널 스톱형의 박막 트랜지스터(1430)의 일례에 대해서 도 12a 내지 도 12c를 사용하여 설명한다. 또한, 도 12c는 박막 트랜지스터의 상면도의 일례이며, 도면 중 Z1-Z2의 쇄선을 따라 절단한 단면도가 도 12b에 상당한다. 또한, 박막 트랜지스터(1430)의 산화물 반도체층에 갈륨을 포함하지 않는 산화물 반도체 재료를 사용하는 형태를 나타낸다.
도 12a에 있어서, 기판(1400) 위에 게이트 전극층(1401)을 형성한다. 다음에, 게이트 전극층(1401)을 덮는 게이트 절연층을 형성한다. 게이트 절연층을 형성한 후에 탈수화 또는 탈수소화의 제 1 가열 처리를 행하고 게이트 절연층(1402)을 형성한다. 제 1 가열 처리는, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에 있어서 200℃ 이상 700℃ 이하, 바람직하게는, 400℃ 이상으로 한다. 다음에, 게이트 절연층(1402) 위에 산화물 반도체층을 형성한다.
본 실시형태에서는, 산화물 반도체층(1403)으로서, 스퍼터링법을 사용한 Sn-Zn-O계의 산화물 반도체를 사용한다. 산화물 반도체층에 갈륨을 사용하지 않음으로써, 비용이 높은 타깃을 사용하지 않고 형성할 수 있기 때문에, 비용을 저감할 수 있다.
산화물 반도체막의 형성 직후, 또는 산화물 반도체막의 패터닝 후에 탈수화 또는 탈수소화를 행한다.
탈수화 또는 탈수소화하기 위해서, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 또는 감압하에 있어서 제 2 가열 처리를 행한 후, 불활성 분위기하 또는 산소 분위기하에서 서냉을 행한다. 가열 처리는 200℃ 이상 유리 기판의 변형점 미만, 바람직하게는, 400℃ 이상으로 한다. 산화물 반도체층은, 불활성 가스 분위기하 또는 감압하에 있어서의 가열 처리 및 불활성 분위기하 또는 산소 분위기하에 있어서의 서냉에 의하여 저저항화한 산화물 반도체층(1403)으로 할 수 있다(도 12a 참조). 본 실시형태에서는, 산화물 반도체층(1403)은, 미결정 상태 또는 다결정 상태로 한다.
다음에, 산화물 반도체층(1403)에 접하여 채널 보호층(1418)을 형성한다. 산화물 반도체층(1403) 위에 채널 보호층(1418)을 형성함으로써, 후의 소스 영역(1406a) 및 드레인 영역(1406b)의 형성 공정시에 있어서의 대미지(에칭시의 플라즈마나 에칭제에 의한 막 감소 등)를 방지할 수 있다. 따라서, 박막 트랜지스터(1430)의 신뢰성을 향상시킬 수 있다.
또한, 제 2 가열 처리 후, 대기에 노출되지 않고 연속적으로 채널 보호층(1418)을 형성할 수도 있다. 대기에 노출시키지 않고 연속적으로 형성함으로써, 계면이 물이나 하이드로카본 등의 대기 성분이나 대기 중에 부유하는 불순물 원소에 의하여 오염되지 않고, 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터 특성의 편차를 저감시킬 수 있다.
또한, 저저항화한 산화물 반도체층(1403)에 접하여 스퍼터링법 또는 PCVD법 등에 의하여 산화물 절연막인 채널 보호층(1418)을 형성하면, 저저항화한 산화물 반도체층(1403)에 있어서 적어도 채널 보호층(1418)과 접하는 영역을 고저항화(캐리어 농도가 낮아진다, 바람직하게는 1×1018/cm3 미만, 더 바람직하게는, 1×1014/cm3 이하)하여, 고저항화 산화물 반도체 영역으로 할 수 있다. 반도체 장치의 제작 프로세스 중, 불활성 기체 분위기하(또는 감압하)에서의 가열, 불활성 분위기하 또는 산소 분위기하에서의 서냉 및 산화물 절연막의 형성 등에 의하여 산화물 반도체층의 캐리어 농도를 증감시키는 것이 중요하다.
채널 보호층(1418)으로서는, 산소를 포함하는 무기 재료(산화실리콘, 산화질화실리콘, 질화산화실리콘 등)를 사용할 수 있다. 제작 방법으로서는, 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 사용할 수 있다. 채널 보호층(1418)은 형성 후에 에칭에 의하여 형상을 가공한다. 여기서는, 스퍼터링법에 의하여 산화실리콘막을 형성하고, 포토리소그래피에 의한 마스크를 사용하여 에칭 가공함으로써 채널 보호층(1418)을 형성한다.
다음에, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 소스 영역(1406a) 및 드레인 영역(1406b)을 형성한다. 본 실시형태에서는, 소스 영역(1406a) 및 드레인 영역(1406b)은, Zn-O계 미결정막 또는 Zn-O계 다결정막이며, 산화물 반도체층(1403)의 형성 조건과 상이한 성막 조건으로 형성되고, 보다 저저항인 막이다.
다음에, 소스 영역(1406a) 위에 소스 전극층(1405a), 드레인 영역(1406b) 위에 드레인 전극층(1405b)을 각각 형성하여 박막 트랜지스터(1430)를 제작한다(도 12b 참조). 소스 전극층(1405a) 및 드레인 전극층(1405b)은, 실시형태 1에 나타내는 소스 전극층(405a) 및 드레인 전극층(405b)과 마찬가지로 형성할 수 있다.
소스 영역(1406a) 및 드레인 영역(1406b)을 산화물 반도체층(1403)과 소스 전극층(1405a) 및 드레인 전극층(1405b)의 사이에 형성함으로써, 금속층인 소스 전극층(1405a) 또는 드레인 전극층(1405b)과 산화물 반도체층(1403)의 사이를 양호하게 접합할 수 있고, 쇼트키 접합과 비교하여 열적으로도 안정적인 동작을 행한다. 또한, 저저항화에 의하여 높은 드레인 전압이라도 양호한 이동도를 유지할 수 있다.
또한, 상술한 소스 영역(1406a) 및 드레인 영역(1406b)을 갖는 구조에 한정되지 않고, 예를 들어, 소스 영역 및 드레인 영역을 형성하지 않는 구조로 하여도 좋다.
또한, 채널 보호층(1418)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에 있어서, 박막 트랜지스터(1430)에 제 3 가열 처리(바람직하게는, 150℃ 이상 350℃ 미만)를 행한다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 제 3 가열 처리를 행하면, 산화물 반도체층(1403)이 채널 보호층(1418)과 접한 상태로 가열되기 때문에, 박막 트랜지스터(1430)의 전기적 특성의 편차를 경감시킬 수 있다. 제 3 가열 처리(바람직하게는, 150℃ 이상 350℃ 미만)는, 채널 보호층(1418)의 형성 후라면, 특히 한정되지 않고, 다른 공정, 예를 들어, 평탄화막으로서 기능하는 절연층을 형성할 때의 가열 처리나 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 증가시키지 않고 행할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
반도체 장치 및 반도체 장치의 제작 방법을 도 13a 및 도 13b를 사용하여 설명한다. 실시형태 7과 동일한 부분 또는 같은 기능을 갖는 부분 및 공정은, 실시형태 7과 마찬가지로 행할 수 있고, 반복 설명은 생략한다.
도 13a에 도시하는 박막 트랜지스터(1431)는, 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역에 중첩하도록 채널 보호층(1418) 및 절연층(1407)을 개재하여 도전층(1409)을 형성하는 예이다.
도 13a는 반도체 장치가 갖는 박막 트랜지스터(1431)의 단면도이다. 박막 트랜지스터(1431)는 보텀 게이트형의 박막 트랜지스터이고, 절연 표면을 갖는 기판(1400) 위에 게이트 전극층(1401), 게이트 절연층(1402), 산화물 반도체층(1403), 소스 영역(1406a) 또는 드레인 영역(1406b), 및 소스 전극층(1405a) 또는 드레인 전극층(1405b), 절연층(1407), 도전층(1409)을 포함한다. 도전층(1409)은, 게이트 전극층(1401)과 중첩하도록 절연층(1407) 위에 형성된다.
실시형태 7과 마찬가지로, 게이트 절연층을 형성한 후, 제 1 가열 처리를 행하여 탈수화 또는 탈수소화한 게이트 절연층(1402)을 형성한다. 그리고, 게이트 절연층(1402) 위에 산화물 반도체층을 형성한 후, 제 2 가열 처리를 행하여 탈수화 또는 탈수소화한 산화물 반도체층 및 게이트 절연층을 형성한다.
본 실시형태에 있어서, 산화물 반도체층 위에 형성되는 소스 영역(1406a) 및 드레인 영역(1406b)은 Zn-O계 미결정막 또는 Zn-O계 다결정막이며, 산화물 반도체층(1403)의 성막 조건과 상이한 조건으로 형성되고, 보다 저저항인 산화물 반도체층이다. 또한, 산화물 반도체층(1403)은 비정질 상태이다.
도전층(1409)은, 게이트 전극층(1401), 소스 전극층(1405a) 또는 드레인 전극층(1405b)과 같은 재료, 같은 방법을 사용하여 형성할 수 있다. 화소 전극층을 형성하는 경우는, 화소 전극층과 같은 재료, 같은 방법을 사용하여 형성하여도 좋다. 본 실시형태에서는, 도전층(1409)으로서 티타늄막, 알루미늄막, 및 티타늄막의 적층을 사용한다.
도전층(1409)은, 전위가 게이트 전극층(1401)과 동일해도 좋고, 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(1409)이 플로팅 상태라도 좋다.
도전층(1409)을 산화물 반도체층(1403)과 중첩하는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 한다)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터(1431)의 임계값 전압의 변화량을 저감시킬 수 있다.
또한, 도 13b에 도 13a와 일부 상이한 예를 도시한다. 도 13a와 동일한 부분, 또는 같은 기능을 갖는 부분, 및 같은 공정은, 도 13a와 마찬가지로 행할 수 있고, 반복 설명은 생략한다.
도 13b에 도시하는 박막 트랜지스터(1432)는 게이트 전극층(1401) 및 산화물 반도체층(1403)의 채널 영역에 중첩하도록 채널 보호층(1418), 절연층(1407) 및 절연층(1408)을 개재하여 도전층(1409)을 형성하는 예이다.
박막 트랜지스터(1432)는, 실시형태 1과 마찬가지로 게이트 절연층 형성 후에 탈수화 또는 탈수소화의 제 1 가열 처리를 행하여, 게이트 절연층(1402)을 형성한다. 제 1 가열 처리는 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에 있어서 200℃ 이상 700℃ 이하, 바람직하게는, 400℃ 이상으로 한다. 다음에, 게이트 절연층(1402) 위에 산화물 반도체층을 형성한다. 산화물 반도체층 형성 후에 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 또는 감압하에 있어서 제 2 가열 처리를 행한 후, 불활성 분위기하 또는 산소 분위기하에 있어서 서냉을 행한다. 그 후, 산화물 반도체층과 적어도 일부 접하는 절연층(1407)을 형성한다.
도 13b에서는, 절연층(1407) 위에 평탄화막으로서 기능하는 절연층(1408)을 적층한다.
또한, 도 13b에서는, 소스 영역 또는 드레인 영역을 형성하지 않고, 산화물 반도체층(1403)과 소스 전극층(1405a) 또는 드레인 전극층(1405b)이 직접 접하는 구조가 된다.
도 13b의 구조에 있어서도, 도전층(1409)을 산화물 반도체층(1403)과 중첩하는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 BT 시험에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터(1432)의 임계값 전압의 변화량을 저감할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 실시형태 1과 구조가 일부 상이한 예를 도 14에 도시한다. 실시형태 1과 동일한 부분 또는 같은 기능을 갖는 부분, 및 같은 공정은, 실시형태 1과 마찬가지로 행할 수 있고, 반복 설명은 생략한다.
본 실시형태에서는, 실시형태 1과 마찬가지로, 게이트 절연층 형성 후에 탈수화 또는 탈수소화의 제 1 가열 처리를 행하여 게이트 절연층을 형성한다. 제 1 가열 처리는, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에 있어서 200℃ 이상 700℃ 이하, 바람직하게는, 400℃ 이상으로 한다. 제 1 산화물 반도체층의 패터닝 후에 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하 또는 감압하에 있어서, 제 2 가열 처리를 행한 후, 불활성 분위기하 또는 산소 분위기하에서 서냉을 행한다. 제 1 산화물 반도체층을 상기 분위기하에서 가열 처리함으로써, 산화물 반도체층(403)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다.
다음에, 제 1 산화물 반도체층 위에 박막 트랜지스터의 소스 영역 및 드레인 영역(n+층, 버퍼층이라고도 한다)으로서 사용하는 제 2 산화물 반도체막을 형성한 후, 도전막을 형성한다.
다음에, 제 1 산화물 반도체층, 및 제 2 산화물 반도체막, 도전막을 에칭 공정에 의하여 선택적으로 에칭하여, 산화물 반도체층(403), 및 소스 영역 또는 드레인 영역(404a, 404b), 및 소스 전극층 또는 드레인 전극층(405a, 405b)을 형성한다. 또한, 산화물 반도체층(403)은, 일부만이 에칭되어, 홈부(오목부)를 갖는다.
다음에, 산화물 반도체층(403)에 접하여 스퍼터링법 또는 PCVD법에 의한 산화실리콘막을 산화물 절연막(407)으로서 형성한다. 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막(407)은, 수분이나 수소 이온, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 방지하는 무기 절연막을 사용하고, 구체적으로는, 산화실리콘막, 또는 질화산화실리콘막을 사용한다. 또한, 산화물 절연막(407) 위에 질화실리콘막을 적층하여도 좋다.
저저항화된 산화물 반도체층(403)에 접하여 스퍼터링법 또는 PCVD법 등에 의하여 산화물 절연막(407)을 형성하면, 저저항화된 산화물 반도체층(403)에 있어서 적어도 산화물 절연막(407)과 접하는 영역을 고저항화(캐리어 농도가 낮아진다, 바람직하게는 1×1018/cm3 미만, 더 바람직하게는, 1×1014/cm3 이하)하여, 고저항화 산화물 반도체 영역으로 할 수 있다. 산화물 절연막(407)을 접하여 형성함으로써, 고저항화 산화물 반도체 영역을 갖는 산화물 반도체층(403)이 되고, 박막 트랜지스터(473)를 제작할 수 있다(도 14 참조).
도 14의 구조에 있어서, 소스 영역 또는 드레인 영역(404a, 404b)으로서 In-Ga-Zn-O계 비단결정을 사용한다. 또한, 소스 영역 및 드레인 영역(404a, 404b)은, Al-Zn-O계 비정질막을 사용할 수 있다. 또한, 소스 영역 및 드레인 영역(404a, 404b)은, 질소를 포함시킨 Al-Zn-O계 비정질막, 즉, Al-Zn-O-N계 비정질막(AZON막이라고도 부른다)을 사용하여도 좋다.
또한, 산화물 반도체층(403)과 소스 전극층 사이에 소스 영역을 갖고, 산화물 반도체층과 드레인 전극층의 사이에 드레인 영역을 갖는다.
또한, 박막 트랜지스터(473)의 소스 영역 또는 드레인 영역(404a, 404b)으로서 사용하는 제 2 산화물 반도체층은, 채널 형성 영역으로서 사용하는 제 1 산화물 반도체층(403)의 막 두께보다 얇고, 또 보다 높은 도전율(전기 전도도)을 갖는 것이 바람직하다.
또한, 채널 형성 영역으로서 사용하는 제 1 산화물 반도체층(403)은, 비정질 구조를 갖고, 소스 영역 및 드레인 영역으로서 사용하는 제 2 산화물 반도체층은 비정질 구조 중에 결정립(나노 크리스탈)을 포함하는 경우가 있다. 이 소스 영역 및 드레인 영역으로서 사용하는 제 2 산화물 반도체층 중의 경정립(나노 크리스탈)은 직경 1nm 내지 10nm, 대표적으로는, 2nm 내지 4nm 정도이다.
또한, 산화물 절연막(407)을 형성한 후, 질소 분위기하, 또는 대기 분위기하(대기 중)에 있어서, 박막 트랜지스터(473)에 제 3 가열 처리(바람직하게는, 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 제 3 가열 처리를 행하면, 산화물 반도체층(403)이 산화물 절연막(407)과 접한 상태로 가열되기 때문에, 박막 트랜지스터(473)의 전기적 특성의 편차를 경감할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1 내지 실시형태 9에 따라 형성한다. 또한, 실시형태 1 내지 실시형태 9에 나타내는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 17a에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)를 갖는다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302), 및 제 2 주사선 구동 회로(5303)로부터 연장되어 배치되어 있다. 또한, 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 상태로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.
도 17a에서는, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 형성한 경우의 배선을 연장시키는 것에 의한 접속부에서의 접속수를 줄일 수 있고, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는, 제 1 주사선 구동 회로(5302)에 대해서 일례로서 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCLK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 제 2 주사선 구동 회로(5303)에 대해서 일례로서 제 2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 한다), 주사선 구동 회로용 클록 신호(GCLK2)를 공급한다. 신호선 구동 회로(5304)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCLK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 한다), 래치 신호(LAT)를 공급한다. 또한, 제 1 주사선 구동 회로(5302)와 제 2 주사선 구동 회로(5303)의 한쪽을 생략할 수 있다.
도 17b에서는, 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와 다른 기판에 형성하는 구성에 대해서 도시한다. 상기 구성에 의하여 단결정 반도체를 사용한 트랜지스터와 비교하면 전계 효과 이동도가 작은 박막 트랜지스터에 의하여 기판(5300)에 형성하는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 실시형태 1 내지 실시형태 9에 나타내는 박막 트랜지스터는, n채널형 TFT이다. 도 18a 및 도 18b에서는, n채널형 TFT로 구성하는 신호선 구동 회로의 구성, 동작에 대해서 일례를 도시하여 설명한다.
신호선 구동 회로는, 시프트 레지스터(5601), 및 스위칭 회로부(5602)를 갖는다. 스위칭 회로부(5602)는, 복수의 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)(N은 자연수)를 갖는다. 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)는, 각각 복수의 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)(k는 자연수)를 갖는다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는, N채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대해서 스위칭 회로(5602_1)를 예로 하여 설명한다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 1 단자는, 각각 배선(5604_1) 내지 배선(5604_k)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 2 단자는, 각각 신호선(S1) 내지 신호선(Sk)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 게이트는, 시프트 레지스터(5601)와 접속된다.
시프트 레지스터(5601)는, 배선(5605_1) 내지 배선(5605_N)에 순차로 H레벨(H신호, 고전원 전위 레벨이라고도 한다)의 신호를 출력하고, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)를 순차로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)과의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는지 아닌지를 제어하는 기능을 갖는다. 이와 같이, 스위칭 회로(5602_1)는, 셀렉터로서의 기능을 갖는다. 또한, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는, 각각 배선(5604_1) 내지 배선(5604_k)과의 신호선(S1) 내지 신호선(Sk)의 도통 상태를 제어하는 기능, 즉, 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는 기능을 갖는다. 이와 같이, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는, 각각 스위치로서의 기능을 갖는다.
또한, 배선(5604_1) 내지 배선(5604_k)에는, 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 18a의 신호선 구동 회로의 동작에 대해서 도 18b의 타이밍 차트를 참조하여 설명한다. 도 18b에는, 신호(Sout_1) 내지 신호(Sout_N), 및 신호(Vdata_1) 내지 신호(Vdata_k)의 일례를 도시한다. 신호(Sout_1) 내지 신호(Sout_N)는 각각 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1) 내지 신호(Vdata_k)는, 각각 배선(5604_1) 내지 배선(5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1동작 기간은, 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은, 일례로서 기간 T1 내지 기간 TN로 분할된다. 기간 T1 내지 기간 TN은 각각 선택된 행(行)에 속하는 화소에 비디오 신호용 데이트(DATA)를 기록하기 위한 기간이다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는, H레벨의 신호를 배선(5605_1) 내지 배선(5605_N)에 순차로 출력한다. 예를 들어, 기간 T1에 있어서, 시프트 레지스터(5601)는, 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 온되기 때문에, 배선(5604_1) 내지 배선(5604_k)과, 신호선(S1) 내지 신호선(Sk)이 도통 상태가 된다. 이 때, 배선(5604_1) 내지 배선(5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)를 통하여 선택되는 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기록된다. 이와 같이, 기간 T1 내지 기간 TN에 있어서 선택된 행에 속하는 화소에 k열씩 순차로 비디오 신호용 데이터(DATA)가 기록된다.
상술한 바와 같이, 비디오 신호용 데이터(DATA)가 복수의 열(列)씩 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있고, 비디오 신호의 기록 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로부(5602)로서는, 실시형태 1 내지 실시형태 9에 나타내는 박막 트랜지스터로 구성되는 회로를 사용할 수 있다. 이 경우, 시프트 레지스터(5601)가 갖는 모든 트랜지스터의 극성을 N채널형, 또는 P채널형의 어느 한쪽의 극성만으로 구성할 수 있다.
또한, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터를 갖는다. 또한, 경우에 따라서는 레벨 시프터나 버퍼를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON해야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 19a 내지 도 20b를 사용하여 설명한다.
주사선 구동 회로, 신호선 구동 회로의 시프트 레지스터에 대해서, 도 19a 내지 도 20b를 참조하여 설명한다. 시프트 레지스터는, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖는다(도 19a 참조). 도 19a에 도시하는 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)에는, 제 1 배선(11)으로부터 제 1 클록 신호(CK1), 제 2 배선(12)으로부터 제 2 클록 신호(CK2), 제 3 배선(13)으로부터 제 3 클록 신호(CK3), 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다. 또한, 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스(SP1)(제 1 스타트 펄스)가 입력된다. 또한, 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는, 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호 (OUT(n-1))라고 한다)(n은 2 이상 N 이하의 자연수)가 입력된다. 또한, 제 1 펄스 출력 회로(10_1)에서는, 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는, 2단 후단의 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호(OUT(n+2))라고 한다)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)), 다른 배선 등에 전기적으로 접속되는 제 2 출력 신호(OUT(1) 내지 OUT(N))가 출력된다. 또한, 도 19a에 도시하는 바와 같이, 시프트 레지스터의 최종단(最終段)의 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않기 때문에, 일례로서는, 별도 제 2 스타트 펄스(SP2), 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 좋다.
또한, 클록 신호(CK)는, 일정한 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 한다)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 순차로 1/4 주기분 지연한다. 본 실시형태에서는, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클록 신호는 입력되는 구동 회로에 따라, GCK, SCK라고 하는 경우도 있지만, 여기서는 CK로서 설명한다.
제 1 입력 단자(21), 제 2 입력 단자(22), 및 제 3 입력 단자(23)는, 제 1 배선(11) 내지 제 4 배선(14)의 어느 것과 전기적으로 접속된다. 예를 들어, 도 19a에 있어서, 제 1 펄스 출력 회로(10_1)는, 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속된다. 또한, 제 2 펄스 출력 회로(10_2)는, 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은, 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는다(도 19b 참조). 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
다음에, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서 도 19c에서 설명한다.
제 1 펄스 출력 회로(10_1)는 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)를 갖는다(도 19c 참조). 또한, 상술한 제 1 입력 단자(21) 내지 제 5 입력 단자(25), 및 제 1 출력 단자(26), 제 2 출력 단자(27)에 더하여 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)에 신호, 또는 전원 전위가 공급된다. 여기서, 도 19c의 각 전원선의 전원 전위의 대소 관계는, 제 1 전원 전위 VDD는 제 2 전원 전위 VCC 이상의 전위로 하고, 제 2 전원 전위 VCC는 제 3 전원 전위 VSS보다 큰 전위로 한다. 또한, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이지만, H레벨일 때에 VDD, L레벨일 때에 VSS로 한다. 또한, 전원선(51)의 전위 VDD를, 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계값의 시프트를 저감하고, 열화를 억제할 수 있다.
도 19c에 있어서, 제 1 트랜지스터(31)는, 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 2 트랜지스터(32)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 3 트랜지스터(33)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 4 트랜지스터(34)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 5 트랜지스터(35)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 6 트랜지스터(36)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 5 입력 단자(25)에 전기적으로 접속된다. 제 7 트랜지스터(37)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극이 제 3 입력 단자(23)에 전기적으로 접속된다. 제 8 트랜지스터(38)는, 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 2 입력 단자(22)에 전기적으로 접속된다. 제 9 트랜지스터(39)는, 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 전원선(52)에 전기적으로 접속된다. 제 10 트랜지스터(40)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속된다. 제 11 트랜지스터(41)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 12 트랜지스터(42)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다. 제 13 트랜지스터(43)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다.
도 19c에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 개소를 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다(도 20a 참조).
또한, 박막 트랜지스터는, 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역의 사이에 채널 영역을 갖고, 드레인 영역과 채널 영역과 소스 영역을 통하여 전류를 흘릴 수 있다. 여기서, 소스와 드레인은, 박막 트랜지스터의 구조나 동작 조건 등에 따라 변화하기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기 어렵다. 그래서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각 제 1 단자, 제 2 단자라고 표기한다.
여기서, 도 20a에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대해서 도 20b에 도시한다. 또한, 시프트 레지스터가 주사선 구동 회로인 경우, 도 20b 중의 기간(61)은 수직 귀선(歸線) 기간이고, 기간(62)은, 게이트 선택 기간에 상당한다.
또한, 도 20a에 도시하는 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트스트랩 동작의 전후에 있어서, 이하와 같은 이점이 있다.
게이트 전극에 제 2 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의하여 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해 가, 제 1 전원 전위 VDD보다 크게 된다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자 측, 즉 전원선(51) 측으로 바뀐다. 따라서, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인 사이 양쪽 모두에, 큰 바이어스 전압이 인가되기 때문에 큰 스트레스가 가해져, 트랜지스터의 열화의 요인이 될 수 있다. 그래서, 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성함으로써, 부트스트랩 동작에 의해, 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승을 일으키지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 형성함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제 9 트랜지스터(39)를 형성하는 개소에 대해서는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트의 사이에 제 1 단자와 제 2 단자를 통하여 접속되도록 형성하는 구성이라면 좋다. 또한, 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제 9 트랜지스터(39)를 생략하여도 좋고, 트랜지스터 수를 삭감하는 이점이 있다.
또한, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)의 반도체층으로서, 산화물 반도체를 사용함으로써, 박막 트랜지스터의 오프 전류를 저감하고, 온 전류 및 전계 효과 이동도를 높일 수 있는 것과 함께, 열화의 정도를 저감할 수 있기 때문에, 회로 내의 오동작을 저감할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 아모퍼스 실리콘을 사용한 트랜지스터와 비교하여 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. 따라서, 제 2 전원 전위 VCC를 공급하는 전원선에 제 1 전원 전위 VDD를 공급하여도 같은 동작을 얻을 수 있고, 또 회로간을 리드(lead)하는 전원선의 수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
또한, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호는, 제 7 트랜지스터(37)의 게이트 전극에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호가 되도록 결선(結線) 관계를 바꾸어도 같은 작용을 행한다. 또한, 도 20a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38) 양쪽 모두가 온 상태로부터, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 온 상태, 다음에 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하함으로써 생기는 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 생긴다. 한편, 도 20a에 도시하는 시프트 레지스터를 도 20b의 기간과 같이, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두가 온 상태로부터 제 7 트랜지스터(37)가 온 상태, 제 8 트랜지스터(38)가 오프 상태, 다음에, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 함으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하하는 것에 기인하여 생기는 노드 B의 전위의 저하를 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회까지 저감할 수 있다. 따라서, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력 단자에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력 단자에 의하여 공급되는 클록 신호로 함으로써, 노드 B의 전위의 변동을 작게 함으로써, 노이즈를 저감시킬 수 있기 때문에, 적합하다.
이와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 박막 트랜지스터를, 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는, 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로서, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후이며, 에칭하여 화소 전극을 형성하기 전인 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 선단에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하기로 한다.
반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 21a1, 도 21a2, 및 도 21b를 사용하여 설명한다. 도 21a1, 도 21a2는, 제 1 기판(4001) 위에 형성된 실시형태 3에서 설명한 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 2 기판(4006)과의 사이에 씰재(4005)로 밀봉한 패널의 평면도이며, 도 21b는, 도 21a1, 도 21a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 형성된다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와, 주사선 구동 회로(4004)란, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 액정(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸인 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 21a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 21a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 갖고, 도 21b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는 실시형태 3에서 설명한 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터를 적용하여도 좋다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 또한, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩하는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 개재하여 액정층(4008)을 협지한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제(chiral agent)를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 사용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1msec이하로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 투과형 액정 표시 장치 외에, 반사형 액정 표시 장치에서도 반투과형 액정 표시 장치에서도 적용할 수 있다.
또한, 액정 표시 장치에서는, 기판의 외측(시인 측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 이용하는 전극층의 순서로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 설치해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 상기 실시형태에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 된다. 또한, 보호막은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이고, 치밀한 막이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서 스퍼터링법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서 스퍼터링법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 질소 분위기하, 또는 대기 분위기하에서 가열 처리(300℃ 이하)를 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지는, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등의 설비를 이용할 수 있다. 절연층(4021)의 소성 공정과 반도체층의 아닐을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 표기한다), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ωㆍcm 이하인 것이 바람직하다.
도전성 고분자로서, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004), 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
접속 단자 전극(4015)이, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 개재하여 전기적으로 접속된다.
또한, 도 21a1, 도 21a2, 및 도 21b에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하는 예를 나타내고 있지만 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
도 22는 본 명세서에 개시하는 제작 방법에 의하여 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한다.
도 22는 액정 표시 모듈의 일례이고, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 설치된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치된다. 광원은 냉음극관(2610)과 반사판(2611)에 의하여 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다. 또한, 편광판과 액정층 사이에 위상차판을 갖는 상태로 적층되어도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 12)
반도체 장치로서 전자 페이퍼의 예를 나타낸다.
스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는, 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽다는 장점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 디스플레이는, 다양한 형태를 취할 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜, 한 쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하여, 전계가 없는 경우에 있어서, 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 색(무색을 포함한다)으로 한다.
이와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히 2개의 전극 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면, 액티브 매트릭스형의 표시 장치가 완성되어, 마이크로 캡슐에 전계를 인가하면 표시할 수 있다. 예를 들어, 실시형태 1 내지 실시형태 3의 박막 트랜지스터에 의하여 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료 중으로부터 선택된 일종의 재료, 또는, 이들의 복합 재료를 사용하면 좋다.
도 23은, 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)로서는, 실시형태 1에서 설명하는 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 2, 또는 실시형태 3에서 나타내는 박막 트랜지스터도 본 실시형태에서 나타내는 박막 트랜지스터(581)로서 적용할 수도 있다.
도 23의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 반도체층과 접하는 절연막(583)으로 덮인다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 제 1 전극층(587)과 절연층(583, 585)에 형성하는 개구에서 접하여 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 23 참조). 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(581)와 동일한 기판(580) 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여 기판(580)과 기판(596)의 사이에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양(正)으로 대전한 흰 미립자와 음(負)으로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 설치되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의해서, 전장(電場)이 주어지면, 흰 미립자와, 검은 미립자가 반대 방향으로 이동하고, 흰색 또는 검은 색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는, 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 한다)를 멀리한 경우라도, 표시된 상을 보존해 두는 것이 가능해진다.
상술한 공정에 의하여 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 13)
반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치를 갖는 표시 소자로서는, 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해서 구별되고, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태로부터 기저 상태로 되돌아올 때 발광성 유기 화합물이 발광한다. 이러한 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 더욱이 그것을 전극으로 끼운 구조이고, 발광 메카니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 24는 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기서는, 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 1개의 화소에 2개 사용하는 예를 도시한다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위는 전원선(6407)으로 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위와의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극과의 사이에 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하는지, 오프하는지의 2개 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또한, 신호선(6405)에는 (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 24와 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 24에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 24에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대해서, 도 25a 내지 도 25c를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 25a 내지 도 25c의 반도체 장치에 사용되는 구동용 TFT인, TFT(7001, 7011, 7021)는, 실시형태 1에서 설명하는 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 2 또는 실시형태 3에서 나타내는 박막 트랜지스터를 TFT(7001, 7011, 7021)로서 적용할 수도 있다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 25a를 사용하여 설명한다.
도 25a에, 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 방출되는 경우의, 화소의 단면도를 도시한다. 도 25a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차적으로 적층된다. 음극(7003)은 일 함수가 작고 또 광을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티타늄을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재한다), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의, 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 25a에 도시한 화소의 경우, 발광 소자(7002)로부터 방출되는 빛은, 화살표로 도시하는 바와 같이 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대해서 도 25b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측에 사출되는 경우의, 화소의 단면도를 도시한다. 도 25b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어도 좋다. 음극(7013)은, 도 25a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 25a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 25a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면 흑색 안료를 첨가한 수지 등을 사용할 수 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 25b에 도시한 화소의 경우, 발광 소자(7012)로부터 방출되는 광은, 화살표로 도시하는 바와 같이 음극(7013) 측으로 사출한다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 25c를 사용하여 설명한다. 도 25c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층된다. 음극(7023)은, 도 25a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어, 20 nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 25a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은, 도 25a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩하는 부분이 발광 소자(7022)에 상당한다. 도 25c에 도시한 화소의 경우, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽 모두로 사출한다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대해서 설명하지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 나타냈지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
또한, 반도체 장치는, 도 25a 내지 도 25c에 도시한 구성에 한정되지 않고, 본 명세서에서 개시하는 기술적 사상에 의거하는 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대하여 도 26a 및 도 26b를 사용하여 설명한다. 도 26a는, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰재에 의하여 밀봉한, 패널의 평면도이고, 도 26b는 도 26a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)를 둘러싸도록, 씰재(4505)가 설치된다. 또한, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b) 위에 제 2 기판(4506)이 설치된다. 따라서 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여, 충전재(4507)와 함께 밀봉된다. 이와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 갖고, 도 26b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 실시형태 3에서 설명한 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터를 적용하여도 좋다. 박막 트랜지스터(4509, 4510)는 n 채널형 박막 트랜지스터이다.
또한, 4511은 발광 소자에 해당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 도시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출되는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성을 적절히 바꿀 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이, 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은, FPC(4518a)가 갖는 단자와, 이방성 도전막(4519)을 거쳐 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판은 투광성을 가지지 않으면 안된다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함한다), 위상차판(λ/4 판, λ/2 판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산하고, 글래어를 저감할 수 있는 안티글래어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의하여 형성된 구동 회로로 실장되어 있어도 된다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도 형성하여 실장하여도 좋고, 도 26a 및 도 26b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 14)
본 명세서에 개시하는 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 27에 도시한다.
또한, 도 27은 전자 서적(2700)의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체화되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이와 같은 구성에 의하여 종이의 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 조립되고, 케이스(2703)에는 표시부(2707)가 조립된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 27에서는 표시부(2705))에 문장을 표시하고 왼쪽의 표시부(도 27에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 27에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운 로드하는 구성으로 할 수도 있다.
(실시형태 15)
본 명세서에서 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 28a는 텔레비전 장치(9600)의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 조립된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
도 28b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 조립되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임(9700)의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상 데이터를 취득하여, 표시시키는 구성으로 할 수 있다.
도 29a는 휴대형 게임기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐(開閉)가 가능하도록 연결된다. 케이스(9881)에는, 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 29a에 도시하는 휴대형 게임기는, 그 외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 상술한 내용에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 29a에 도시하는 휴대형 게임기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 29a에 도시하는 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 29b는, 대형 게임기인 슬롯 머신(9900)의 일례를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은 그 이외에, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은, 상술한 내용에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 30a는 휴대형의 컴퓨터의 일례를 도시하는 사시도이다.
도 30a의 휴대형의 컴퓨터는, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지(hinge) 유닛을 닫힌 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와, 키보드(9304)를 갖는 하부 케이스(9302)를 중첩한 상태로 할 수 있고, 운반이 편리함과 동시에, 사용자가 키보드 입력하는 경우에는, 힌지 유닛을 열린 상태로 하여, 표시부(9303)를 보고 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 외에 입력 조작을 행하는 포인팅 디바이스(9306)를 갖는다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부에 터치하여 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들어, USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 갖는다.
상부 케이스(9301)에는 상부 케이스(9301) 내부에 슬라이드시켜 수납 가능한 표시부(9307)를 갖고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(9307)의 화면의 방향을 사용자는 조절할 수 있다. 또한, 수납 가능한 표시부(9307)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부에 터치(touch)함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 이용한다.
또한, 도 30a의 휴대형 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛을 닫힌 상태로 한 채로, 표시부(9307)를 슬라이드시켜 화면 전면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 힌지 유닛을 열린 상태로 하여 표시부(9303)를 표시시키지 않고, 또한, 텔레비전 방송을 표시할 뿐인 회로의 기동만을 행하기 때문에, 최소한의 소비 전력으로 할 수 있어, 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에서 유용하다.
또한, 도 30b는, 손목 시계와 같이 사용자의 팔에 장착 가능한 형태를 갖는 휴대 전화의 일례를 도시하는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 갖는 통신 장치 및 배터리를 갖는 본체, 본체를 팔에 장착하기 위한 밴드부(9204), 팔에 대한 밴드부(9204)의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207), 및 마이크(9208)로 구성된다.
또한, 본체는, 조작 스위치(9203)를 갖고, 전원 입력 스위치나 표시 전환 스위치나 촬상(撮像) 개시 지시 스위치 이외에, 예를 들어 스위치를 누르면 인터넷용의 프로그램이 기동되는 등, 각 기능을 대응시킬 수 있다.
이 휴대 전화의 입력 조작은, 표시부(9201)에 손가락이나 입력 펜 등으로 터치하는 것, 또는 조작 스위치(9203)의 조작, 또는 마이크(9208)에 대한 음성 입력에 의하여 행해진다. 또한, 도 30b에서는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고, 손가락 등으로 터치하여 입력을 행할 수 있다.
또한, 본체는, 촬영 렌즈를 통해 결상(結像)되는 피사체상을 전자 화상 신호로 변환하는 촬상 수단을 갖는 카메라부(9206)를 갖는다. 또한, 특히 카메라부는 형성하지 않아도 좋다.
또한, 도 30b에 도시한 휴대 전화는, 텔레비전 방송의 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있고, 또한, 메모리 등의 기억 장치 등을 구비한 구성으로서, 텔레비전 방송을 메모리에 녹화할 수 있다. 또한, 도 30b에 도시한 휴대 전화는, GPS 등의 위치 정보를 수집할 수 있는 기능을 가져도 좋다.
표시부(9201)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다. 도 30b에 도시하는 휴대 전화는, 소형이고, 경량이기 때문에, 배터리 용량이 한정되어 있고, 표시부(9201)에 사용하는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 사용하는 것이 바람직하다.
또한, 도 30b에서는 "팔"에 장착하는 타입의 전자 기기를 도시하지만, 특히 한정되지 않고, 휴대할 수 있는 형상을 갖고 있는 것이면 좋다.
상술한 구성으로 이루어지는 본 발명에 대해서, 이하에 나타내는 실시예에서 더 자세히 설명한다.
(실시예 1)
제 1 원리 MD(분자 동력학)법을 사용하여 산화물 반도체층과 산소 분자의 상호 작용을 계산하였다. 여기서는, 계산용의 소프트웨어로서는, Accelrys Co., Ltd 제조의 CASTEP를 사용하고, 계산 조건은 NVT앙상블, 시간을 0.5피코초, 온도를 350℃로 하였다. 계산 수법은 평면파 기저 의포텐셜법을 사용한 밀도 범함수법이다. 범함수는, GGAPBE를 사용하였다.
여기서는, IGZO 표면의 계산 모델로서, 12개의 In원자, 12개의 Ga원자, 12개의 Zn원자, 46개의 O원자로 이루어지는 비정질 구조로 하였다. 계산에 사용한 기본 격자는, 1.02nm×1.02nm×2.06nm의 직방체이다. 경계는 주기 경계 조건을 사용한다. 이하에서는, 상기 표면 모델에 산소 분자를 부가한 모델을 사용한다.
산화물 반도체층의 표면과, 산화물 반도체층의 표면 근방에 배치한 산소 분자의 초기 상태를 도 31a에 도시하고, 0.5피코초 후의 양자의 위치를 도 31b에 도시한다. 도 31b에 있어서, 산소 분자가 산화물 반도체층 표면의 금속에 흡착된다. 0.5피코초 내에서는, 산소 분자의 공유 결합이 상실되는 상태로 도달하지 않았다.
그러나, 산소 원자는, 산소 원자끼리가 결합한 상태보다 금속 원자와 인접한 구조가 열 역학적으로 안정하다. 또한, 산화물 반도체층의 밀도의 측정값을 기초로 하여 제작한 구조 모델은, 산소 분자가 공유 결합을 유지한 채로 확산하기 위해서는, 산소 반도체층 내부의 스페이스는 지나치게 좁은 것을 가리킨다. 따라서, 산소 원자는 열 역학적 평형으로 도달할 때는, 산화물 반도체층 내부에 확산한다.
다음에, 산소 밀도가 높은 영역 및 산소 밀도가 낮은 영역을 갖는 산화물 반도체층에 있어서의 가열 처리에 수반하는 산소의 확산 현상에 대해서 계산하였다. 결과를, 도 32 및 도 33을 사용하여 설명한다. 여기서는, 계산용의 소프트웨어로서는, Fujitsu Limited 제조의 시뮬레이션 소프트웨어 Materials Explorer 5.0을 사용하였다.
도 32에 계산에 사용한 산화물 반도체층의 모델을 도시한다. 여기서는, 산화물 반도체층(701)을 산소 밀도가 낮은 층(703) 및 산소 밀도가 높은 층(705)이 적층되는 구조로 하였다.
여기서는, 산소 밀도가 낮은 층(703)으로서, 15개의 In원자, 15개의 Ga원자, 15개의 Zn원자, 및 54개의 O원자로 이루어지는 비정질 구조로 하였다.
또한, 산소 밀도가 높은 층(705)으로서, 15개의 In원자, 15개의 Ga원자, 15개의 Zn원자, 및 66개의 O원자로 이루어지는 비정질 구조로 하였다.
또한, 산화물 반도체층(701)의 밀도를 5.9g/cm3로 하였다.
다음에, 산화물 반도체층(701)에 대해서 NVT앙상블, 온도 250℃의 조건으로 고전(古典) MD(분자 동력학)계산을 행하였다. 시간 간격을 0.2fs로 하고, 총합 계산 시간을 200ps로 설정하였다. 또한, 포텐셜은 금속-산소 결합, 및 금속-산소 결합에 Born-Mayer-Huggins형을 적용하였다. 또한, 산화물 반도체층(701)의 상단 및 하단의 원자의 동작을 고정하였다.
다음에, 계산 결과를 도 33에 도시한다. z축 좌표의 0nm로부터 1.15nm까지가 산소 밀도가 낮은 층(703)이고, z축 좌표의 1.15nm로부터 2.3nm까지가 산소 밀도가 높은 층(705)이다. MD 계산 전의 산소의 밀도 분포를 실선(707)으로 도시하고, MD 계산 후의 산소 밀도의 분포를 파선(709)으로 도시한다.
실선(707)에 있어서는, 산소 밀도가 낮은 층(703)과 산소 밀도가 높은 층(705)의 계면보다 산소 밀도가 높은 층(705)이, 산소의 밀도가 높다. 한편, 파선(709)에 있어서는, 산소 밀도가 낮은 층(703) 및 산소 밀도가 높은 층(705)에 있어서, 산소 밀도가 균질(均質)한 것을 알 수 있다.
상술한 것에 따라, 산소 밀도가 낮은 층(703)과 산소 밀도가 높은 층(705)의 적층 상태와 같이, 산소 밀도의 분포에 치우침이 있는 경우, 가열 처리에 의하여 산소 밀도가 높은 쪽으로부터 낮은 쪽으로 확산하여 산소 밀도가 균질하게 되는 것을 알 수 있다.
즉, 실시형태 1에 나타내는 바와 같이, 산화물 반도체층(432) 위에 산화물 절연막(407)을 형성함으로써, 산화물 반도체층(432) 및 산화물 절연막(407)의 계면에 있어서, 산소 밀도가 높아지기 때문에, 상기 산소가 산화물 반도체층(432)의 산소 밀도가 낮은 쪽으로 확산하여 산화물 반도체층(432)이 고저항화한다. 상술한 것에 따라, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 실시예가 나타내는 바와 같이, 산화물 반도체층의 표면에 산소가 비래(飛來)하여(도 34a 참조), 산화물 반도체층의 표면에 흡착된 산소는 산화물 반도체층의 표면에 흡착된 후(도 34b 참조), 산화물 반도체층에 포함되는 금속 이온(Me)과 이온 결합을 생기게 하고, 산소 원자의 상태로 산화물 반도체막 내부로 확산한다(도 34c 참조).
400: 기판
401: 게이트 전극층
402: 게이트 절연층
403: 산화물 반도체층
405a: 소스 전극층 또는 드레인 전극층
405b: 소스 전극층 또는 드레인 전극층
407: 산화물 절연막
430: 산화물 반도체층
431: 산화물 반도체층
432: 산화물 반도체층
470: 박막 트랜지스터

Claims (28)

  1. 절연 표면을 갖는 기판 위에 절연층을 형성하는 단계와;
    상기 절연층에 탈수화 또는 탈수소화를 행하는 단계와;
    상기 절연층에 상기 탈수화 또는 탈수소화를 행한 후에 상기 절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층에 탈수화 또는 탈수소화를 행하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 위치하고, 상기 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막을 가열하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연층의 상기 탈수화 또는 탈수소화는 질소 분위기하 또는 희 가스 분위기하 또는 감압하에서 행해지는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층의 상기 탈수화 또는 탈수소화는 질소 분위기하 또는 희 가스 분위기하 또는 감압하에서 행해지는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층의 상기 탈수화 또는 탈수소화는 400℃ 이상에서 행해지는, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층의 상기 탈수화 또는 탈수소화를 행한 후, 상기 산화물 반도체층에 냉각 처리가 행해지는, 반도체 장치의 제작 방법.
  7. 제 1 항에 있어서,
    상기 산화물 반도체층의 상기 탈수화 또는 탈수소화를 행한 후, 실온 이상 100℃ 미만에서 상기 산화물 반도체층을 서냉하는, 반도체 장치의 제작 방법.
  8. 제 1 항에 있어서,
    상기 산화물 반도체층의 캐리어 농도는 상기 산화물 반도체층에 상기 탈수화 또는 탈수소화를 행함으로써 증가되고, 상기 산화물 절연막을 형성함으로써 저감되는, 반도체 장치의 제작 방법.
  9. 삭제
  10. 절연 표면을 갖는 기판 위에 절연층을 형성하는 단계와;
    상기 절연층을 가열하는 단계와;
    상기 절연층을 가열한 후에 상기 절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 가열하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 위치하고, 상기 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막을 가열하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 절연 표면을 갖는 기판 위에 절연층을 형성하는 단계와;
    상기 절연층 내의 수소 농도를 저감시키기 위해서 상기 절연층을 가열하는 단계와;
    상기 절연층을 가열한 후에 상기 절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 내의 수소 농도를 저감시키기 위해서 상기 산화물 반도체층을 가열하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 위치하고, 상기 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 단계와;
    상기 산화물 절연막 내의 수소 농도를 저감시키기 위해서 상기 산화물 절연막을 가열하는 단계를 포함하는, 반도체 장치의 제작 방법.
  20. 삭제
  21. 제 10 항 또는 제 19 항에 있어서,
    상기 절연층은 질소 분위기하 또는 희 가스 분위기하 또는 감압하에서 가열되는, 반도체 장치의 제작 방법.
  22. 제 10 항 또는 제 19 항에 있어서,
    상기 산화물 반도체층은 질소 분위기하 또는 희 가스 분위기하 또는 감압하에서 가열되는, 반도체 장치의 제작 방법.
  23. 제 10 항 또는 제 19 항에 있어서,
    상기 산화물 반도체층은 400℃ 이상에서 가열되는, 반도체 장치의 제작 방법.
  24. 제 10 항 또는 제 19 항에 있어서,
    상기 산화물 반도체층이 가열된 후, 상기 산화물 반도체층에 냉각 처리가 행해지는, 반도체 장치의 제작 방법.
  25. 제 10 항 또는 제 19 항에 있어서,
    상기 산화물 반도체층이 가열된 후, 실온 이상 100℃ 미만에서 상기 산화물 반도체층을 서냉하는, 반도체 장치의 제작 방법.
  26. 제 10 항 또는 제 19 항에 있어서,
    상기 산화물 반도체층의 캐리어 농도는 상기 산화물 반도체층을 가열함으로써 증가되고, 상기 산화물 절연막을 형성함으로써 저감되는, 반도체 장치의 제작 방법.
  27. 제 1 항, 제 10 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 산화물 절연막은 150℃ 이상 350℃ 미만에서 가열되는, 반도체 장치의 제작 방법.
  28. 제 1 항, 제 10 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 절연층이 형성되기 전에 상기 기판 위에 게이트 전극층을 형성하는 단계를 더 포함하고,
    상기 절연층은 게이트 절연층인, 반도체 장치의 제작 방법.
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