TWI615902B - 半導體元件的製造方法及場效電晶體的製造方法 - Google Patents

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Abstract

本發明在於穩定光照射時的元件特性。本發明的半導體元件的製造方法包括第一步驟：成膜半導體膜，半導體膜將氧化物半導體作為主體；第二步驟，第一步驟後，於半導體膜的面上成膜第一絕緣膜；第三步驟，第二步驟後，在氧化環境下進行熱處理；第四步驟，第三步驟後，於第一絕緣膜的面上成膜第二絕緣膜。於第二步驟與第三步驟時，將第一絕緣膜的厚度設為Z、第三步驟中的熱處理溫度設為T、向第一絕緣膜及半導體膜中的氧的擴散距離設為L時，以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式調整第一絕緣膜的厚度與熱處理溫度。

Description

半導體元件的製造方法及場效電晶體的製造方法
本發明是有關於半導體元件的製造方法及場效電晶體的製造方法。
近年來，使用場效電晶體或二極體等氧化物半導體的半導體元件的研究正在盛行。其中場效電晶體用於半導體記憶體用積體電路的單位元件或高頻率信號增幅元件、液晶驅動用元件等，特別是薄膜化的場效電晶體在廣大的領域中作為薄膜電晶體(thin film transistor，TFT)而被使用。
作為形成場效電晶體的半導體通道層(活性層)，迄今以來多為使用矽半導體或其化合物，需要高速運作的高頻率增幅元件、積體電路等中使用單結晶矽，或者低速運作下為足夠，顯示器用途等要求對應大面積化的液晶驅動裝置用途中則使用非晶矽，但面對大型化/高精細化，目前正在追求凌駕非晶矽性能的TFT特性。而且，近年來輕量且可彎曲的可撓式顯示器正受到矚目。可撓式元件中主要使用可撓式高的樹脂基板，且需要比液晶顯示器製程(400℃)低溫的製程。其中，東京工業大學細野等人報告In-Ga-Zn-O系(以下稱IGZO)比非晶矽的電氣特性好，且為液晶製程甚至低溫製程下可製作的氧化物半導體。此IGZO作為次世代顯示器用的半導體元件材料為有前景的，世界中的大學/製造廠正熱烈地朝向實用化而進行研究開發。作為半導體元件，特別是作為TFT所追求的性能，存在有遷移率(mobility)或 S值(subthreshold swing，次臨限擺動)、Vth(threshold voltage，臨界電壓)等，但朝向實用化的大課題為TFT運作時的△Vth(臨界電壓飄移(threshold voltage shift)：單位(V))。這是因為IGZO等的氧化物對水分或氧、污染等的耐性低，從而將IGZO等的氧化物作為主體的活性層若在大氣中露出，則此氧化物會隨著時間經過而劣化(經年劣化)。
因此，近年來，在將IGZO作為主體的活性層的露出面上成膜保護層而自水分等保護活性層，藉此進行△Vth的抑制。亦即，在將IGZO等的氧化物作為活性層而穩定地使用中，可以說保護層是必須的。此外，即便為頂閘極(top gate)型的TFT，在活性層上亦必須有兼具作為此活性層的保護層的角色的閘極絕緣層。
但是，即便在活性層的露出面上成膜保護層，在朝向活性層進行光照射的情況下，會得到比通常的TFT運作時的△Vth大的值(參照非專利文獻1：「月刊顯示器2011.1月號Vol.17 NO1”氧化物TFT的最近的動向與展望”」的表2)，從而光照射時的△Vth等的元件特性的穩定化成為大課題。
此處，專利文獻1(日本專利特開2010-183027號公報)中揭露底閘極(bottom gate)型TFT的製造方法，如下，在包括IGZO膜的活性層的一部分露出面上使用濺鍍法成膜厚度200nm的保護層，進而形成具有開口部的源極．汲極於活性層的其他一部分的露出面上後，成膜厚度300nm的層 間絕緣膜。進而，同製造方法中，源極．汲極形成後、成膜層間絕緣膜前，例如在氮氣濃度60%、氧氣濃度40%的環境中且為300℃的條件下進行氧退火(熱處理)，從開口部及活性層的露出部分將氧供給至活性層中的氧不足或者氧脫離的缺陷部分，對TFT特性進行回復。
而且，專利文獻2(日本專利特開2011-49550號公報)中揭露：底閘極型的TFT的製造方法中，在包括IGZO膜的活性層的一部分露出面上使用濺鍍法成膜厚度至少1nm以上的氧化物絕緣膜後，在形成所配置的保護絕緣層於此氧化物絕緣膜上之前，藉由在氧化環境下且活性層的一部分露出的狀態下進行熱處理，使此活性層的至少一部分成為氧過剩的狀態。
進而專利文獻3(世界專利WO2011/001715號公報)中揭露：在底閘極型的TFT的製造方法中，在包括IGZO膜的活性層的露出面全面上使用CVD(chemical vapor deposition，化學氣相沉積)法，以成為100nm~700nm的方式成膜保護層後，在形成所配置的層間絕緣膜於此保護層上之前，以220℃以上進行熱處理，經由保護層而將氧填補至活性層，藉此控制活性層中的氧含量。
此處，如上述般，已就在活性層的露出面上必須有兼具保護層或此保護層的功能的閘極絕緣層進行說明，但是由於這些成膜而使活性層的露出面受到損傷，結果存在有影響光照射時的△Vth的表面缺陷發生的情況。此外，活性層形成時，存在有由於蝕刻損傷或物理損傷等而使表面缺陷發生的 情況。成膜中，從生產性/障壁特性的觀點來看，若使用產生電漿的濺鍍法或CVD法，則由於此電漿而使活性層的露出面特別受到損傷，結果表面缺陷擴大。
然後，就回復此表面缺陷而言，亦認為藉由專利文獻1~專利文獻3中所記載的製造方法成膜保護層後進行熱處理是有效的。
但是，專利文獻1的製造方法中，雖然藉由熱處理從開口部及活性層的露出部分將氧供給至活性層，但是由於保護層的成膜而受到電漿損傷的活性層的面上覆蓋有成膜厚度200nm的保護層，因此在300℃左右的熱處理下，氧無法到達，即無法填補受到電漿損傷的活性層的面的表面缺陷。因此，認為即便將氧供給至受到電漿損傷的活性層的面以外的活性層的面，亦無法改善光照射時的△Vth。進而，進行熱處理後，至少在開口部上成膜層間絕緣膜，因此在開口部露出的活性層的面由於層間絕緣膜的成膜而受到損傷，從而表面缺陷擴大。
而且，專利文獻2的製造方法中，在氧化環境中進行熱處理時，未言及熱處理溫度的溫度為何，且關於氧化物絕緣膜的膜厚也僅言及1nm以上的廣大範圍。然後，關於熱處理溫度與氧化物絕緣膜的膜厚的關係則一切沒有言及。因此，由於氧化物絕緣膜的成膜而使受到電漿損傷的活性層的面上覆蓋有成膜厚度1nm以上(例如300nm)的氧化物絕緣膜，因此根據熱處理溫度與氧化物絕緣膜的膜厚的關係，即便進行熱處理，氧亦無法到達，即無法填補受到電漿損傷 的活性層的面的表面缺陷。此外，此熱處理為在活性層的一部分露出的狀態下進行，因此認為僅從此露出的部分將氧供給至活性層。
因此，認為即便將氧供給至受到電漿損傷的活性層的面以外的活性層的面，亦無法改善光照射時的△Vth。
同樣地，專利文獻3的製造方法中，關於熱處理溫度僅言及220℃以上的廣大範圍，且關於保護層的膜厚也僅言及100nm~700nm的廣大範圍。然後，關於熱處理溫度與保護層的膜厚的關係則一切沒有言及。專利文獻3中雖然揭露藉由此熱處理而經由保護層將氧填補至活性層，從而控制活性層中的氧含量，但是由於保護層的成膜而使受到電漿損傷的活性層的面上覆蓋有成膜厚度100nm~700nm的保護層，因此根據上述熱處理溫度與保護層的膜厚的關係，即便進行熱處理，氧亦無法到達，即無法填補受到電漿損傷的活性層的表面缺陷。此外，此熱處理中亦有將氧供給至活性層的實驗結果，但由於保護層的膜厚為厚至100nm~700nm，因此認為非藉由環境中的氧，而是藉由保護層中的氧到達活性層與保護層的界面，從而將氧供給至活性層。或者，亦有經由保護層以外而供給氧的可能性。然後，認為僅此保護層中的氧供給或經由保護層以外的氧供給中，無法充分地填補受到電漿損傷的活性層的面的表面缺陷，從而無法改善光照射時的△Vth。
本發明鑒於上述事情，目的為提供穩定化光照射時的元 件特性的半導體元件的製造方法及場效電晶體的製造方法。
藉由下述手段解決本發明的上述課題。
<1>一種半導體元件的製造方法，包括：第一步驟，成膜半導體膜，所述半導體膜將氧化物半導體作為主體；第二步驟，所述第一步驟後，於所述半導體膜的面上成膜第一絕緣膜；第三步驟，所述第二步驟後，在氧化環境中進行熱處理；以及第四步驟，所述第三步驟後，於所述第一絕緣膜的面上成膜第二絕緣膜，其中於所述第二步驟與所述第三步驟時，將所述第一絕緣膜的厚度設為Z(nm)、將所述第三步驟中的熱處理溫度設為T(℃)、將朝向所述第一絕緣膜及所述半導體膜中的氧的擴散距離設為L(nm)時，以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
<2>如<1>所述的半導體元件的製造方法，其中於所述第二步驟與所述第三步驟時，以滿足Z≦L-1.0的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
<3>如<2>所述的半導體元件的製造方法，其中於所述第二步驟與所述第三步驟時，以滿足Z≦L-2.0的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
<4>如<1>~<3>中任一項所述的半導體元件的製造方法，其中於所述第二步驟與所述第三步驟時，以滿足L-5.0≦Z的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
<5>如<1>或<2>所述的半導體元件的製造方法， 其中於所述第二步驟與所述第三步驟時，以滿足L-2.0≦Z的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
<6>如<1>~<5>中任一項所述的半導體元件的製造方法，其中於所述第二步驟時，將所述第一絕緣膜的厚度Z調整為2nm以上。
<7>如<1>~<6>中任一項所述的半導體元件的製造方法，其中於所述第二步驟與所述第四步驟時，使用產生電漿的成膜法成膜所述第一絕緣膜及所述第二絕緣膜。
<8>如<7>所述的半導體元件的製造方法，其中於所述第二步驟中，比所述第四步驟中的成膜降低成膜速度且降低電漿電位，或者增加成膜壓力。
<9>如<7>或<8>所述的半導體元件的製造方法，其中於所述第二步驟中，藉由20nm/min以下的成膜速度成膜所述第一絕緣膜。
<10>如<7>~<9>中任一項所述的半導體元件的製造方法，其中於所述第二步驟中，藉由比所述第四步驟中成膜所述第二絕緣膜的成膜時間短的成膜時間成膜所述第一絕緣膜。
<11>如<1>~<10>中任一項所述的半導體元件的製造方法，其中於所述第一步驟中，以所述半導體膜的厚度成為5nm以上的方式進行成膜。
<12>如<1>~<11>中任一項所述的半導體元件的製造方法，更包括第五步驟，所述第四步驟後，在氧化環境 下藉由比所述第三步驟中的熱處理溫度低的溫度進行熱處理。
<13>如<12>所述的半導體元件的製造方法，其中所述第五步驟的熱處理溫度為100℃以上。
<14>如<13>所述的半導體元件的製造方法，其中所述第五步驟的熱處理溫度為300℃以上。
<15>如<1>~<14>中任一項所述的半導體元件的製造方法，其中於所述第四步驟中，成膜比所述第一絕緣膜厚度大的所述第二絕緣膜。
<16>如<1>~<15>中任一項所述的半導體元件的製造方法，其中所述氧化物半導體為含有In、Ga及Zn中的至少1種的非晶質氧化物。
<17>如<1>~<16>中任一項所述的半導體元件的製造方法，其將所述第三步驟中的所述熱處理溫度設為小於600℃。
<18>如<1>~<17>中任一項所述的半導體元件的製造方法，其中於所述第二步驟中，成膜所述第一絕緣膜於所述半導體膜的面上全面。
<19>如<1>~<18>中任一項所述的半導體元件的製造方法，其中所述第二絕緣膜的構成材料含有金屬；以及所述第一絕緣膜含有所述第二絕緣膜的構成材料的至少一部分的金屬與所述半導體膜的構成材料的至少一部分的金屬等兩者。
<20>一種場效電晶體的製造方法，包括：電極形成步 驟，形成閘極、源極及汲極；以及非電極形成步驟，在所述電極形成步驟前或所述電極形成步驟之間，使用如<1>~<19>中任一項所述的半導體元件的製造方法成膜作為活性層的所述半導體膜以及作為保護層或閘極絕緣層的所述第一絕緣膜及所述第二絕緣膜。
<21>如<20>所述的場效電晶體的製造方法，其中藉由所述閘極成為底閘極型的順序進行所述電極形成步驟與所述非電極形成步驟，成膜所述第一絕緣膜及所述第二絕緣膜作為所述半導體膜的保護層。
<22>如<21>所述的場效電晶體的製造方法，其中所述第一絕緣膜與所述第二絕緣膜的厚度的合計為30nm以上。
<23>如<20>~<22>中任一項所述的場效電晶體的製造方法，其中所述電極形成步驟中，以所述源極及所述汲極成為頂部接觸型的方式，在所述第一步驟與所述第二步驟之間進行所述源極及所述汲極的形成，且將所述源極及所述汲極的厚度設為Y時，以滿足0<Y<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整所述源極及所述汲極的厚度與所述熱處理溫度。
<24>如<20>~<22>中任一項所述的場效電晶體的製造方法，其中所述電極形成步驟中，以所述源極及所述汲極成為底部接觸型的方式，在所述第一步驟前進行所述源極及所述汲極的形成。
若藉由本發明，則可以提供穩定化光照射時的元件特性的半導體元件的製造方法及場效電晶體的製造方法。
以下，一邊參照添付的圖式，一邊對本發明的實施形態的半導體元件的製造方法及場效電晶體的製造方法進行具體說明。此外，圖中具有相同或相對應的功能的部件(構成要素)中會附上相同的符號而省略適當的說明。而且，以下用於說明情況的「上」及「下」的用語為使用方便上的用語，不應該受到方向所拘束。
本發明的實施形態的半導體元件的製造方法為一種半導體元件的製造方法，包括：第一步驟，成膜半導體膜，所述半導體膜將氧化物半導體作為主體；第二步驟，所述第一步驟後，於所述半導體膜的面上成膜第一絕緣膜；第三步驟，所述第二步驟後，在氧化環境中進行熱處理；以及第四步驟，所述第三步驟後，於所述第一絕緣膜的面上成膜第二絕緣膜，且於所述第二步驟與所述第三步驟時，將所述第一絕緣膜的厚度設為Z(nm)、將所述第三步驟中的熱處理溫度設為T(℃)、將朝向所述第一絕緣膜及所述半導體膜中的氧的擴散距離設為L(nm)時，以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。此外，關係式中的「±0.1」為測定誤差。此外，所謂「半導體膜」為10-4Ωm以上、104Ωm以下的中電阻膜，所謂「絕緣膜」為超過104Ωm的高電阻膜。
然而，根據如此的製造方法，在進行了第一絕緣膜的厚度Z與熱處理溫度T的調整的情況下進行第三步驟的熱處理，藉此可以將氧化環境中的氧經由第一絕緣膜而供給至半導體膜的表面內部，因此可以充分地填補由於第二步驟的成膜而受到成膜損傷的半導體膜的表面缺陷，從而可以顯著地穩定化光照射時的△Vth等的元件特性。
然後，如此的製造方法可以應用於電晶體或二極體、電容器、積體電路、電阻等各式各樣的半導體元件的製造方法，但是以下的實施形態中，前半為將半導體元件中的場效電晶體的製造方法列舉為一例而進行具體說明，後半為將光電二極體(photo diode)的製造方法列舉為一例而進行具體說明。
1. 半導體元件：場效電晶體的概略構成
首先，對場效電晶體的製造方法進行說明前，概略地說明藉由此製造方法所製作的場效電晶體的構成。
本發明的實施形態的場效電晶體為薄膜電晶體，即所謂TFT，為一主動元件(active device)，至少具有閘極、閘極絕緣層、活性層、源極及汲極，對閘極施加電壓而控制流動於活性層的電流，且具有切換源極與汲極間的電流的功能。
作為TFT的元件構造，可為根據閘極的位置的所謂逆交錯(inverse stagger)構造(亦稱為底閘極型)及交錯(stagger)構造(亦稱為頂閘極型)的任一態樣。而且，根據活性層與源極及汲極(適當地稱「源極．汲極」)的接觸部分，亦可為所謂的頂部接觸型、底部接觸型的任一態樣。
此外，所謂頂閘極型，是指閘極配置於閘極絕緣層的上側且活性層形成於閘極絕緣層的下側的形態，所謂底閘極型，是指閘極配置於閘極絕緣層的下側且活性層形成於閘極絕緣層的上側的形態。而且，所謂底部接觸型，是指比活性層更早形成源極．汲極且活性層的下面與源極．汲極接觸的形態，所謂頂部接觸型，是指比源極．汲極更早形成活性層且活性層的上面與源極．汲極接觸的形態。
圖1A為本發明的實施形態的TFT，為以底閘極構造表示頂部接觸型的TFT 10的一例的模式圖。圖1A所示的TFT 10中，閘極14、閘極絕緣層16、活性層18依序積層於基板12的一主面上。源極20及汲極22彼此隔開地設置於此活性層18的表面上。然後，本實施形態中，作為保護層28而作用的第一絕緣膜24與第二絕緣膜26進一步依序積層於從源極20與汲極22之間露出的活性層18的面上。
圖1B為本發明的實施形態的TFT，為以底閘極構造表示底部接觸型的TFT的一例的模式圖。圖1B所示的TFT 30中，閘極14、閘極絕緣層16依序積層於基板12的一主面上。源極20及汲極22彼此隔開地設置於此閘極絕緣層16的表面上，活性層18積層於這些閘極絕緣層16、源極20及汲極22之上。然後，本實施形態中，作為保護層28而作用的第一絕緣膜24與第二絕緣膜26進一步依序積層於活性層18的露出面上等。
圖1C為本發明的實施形態的TFT，為以頂閘極構造表示頂部接觸型的TFT的一例的模式圖。圖1C所示的TFT 40 中，活性層18積層於基板12的一主面上。源極20及汲極22彼此隔開地設置於此活性層18上，進而保護層28、閘極14依序積層於這些活性層18、源極20及汲極22上。然後，本實施形態中，保護層28設為二層，作為保護層28而作用的第一絕緣膜24與第二絕緣膜26依序積層於從源極20與汲極22之間露出的活性層18的面上。
圖1D為本發明的實施形態的TFT，為以頂閘極構造表示底部接觸型的TFT的一例的模式圖。圖1D所示的TFT 50中，源極20及汲極22彼此隔開地設置於基板12的一主面上。活性層18、保護層28、閘極14依序積層於這些基板12的主面、源極20及汲極22上。然後，本實施形態中，保護層28設為二層，作為保護層28而作用的第一絕緣膜24與第二絕緣膜26依序積層於活性層18的露出面上等。
此外，本實施形態的TFT除了上述以外，亦可採用各式各樣的構成，例如亦可在基板上具備有絕緣層等構成。
2. 場效電晶體的製造方法
以上所說明的場效電晶體的製造方法中，包括：電極形成步驟，形成閘極14、源極20及汲極22；以及非電極形成步驟，在電極形成步驟前或電極形成步驟之間，使用上述的半導體元件的製造方法成膜作為活性層18的半導體膜以及作為保護層28或閘極絕緣層16的第一絕緣膜24及第二絕緣膜26。
對於如此的場效電晶體的製造方法，列舉上述的底閘極構造且頂部接觸型的TFT 10的製造方法為一例而進行說 明。其中，本發明的實施形態的場效電晶體的製造方法中，在製造其他形態的TFT的情況下，亦可如下述同樣地適用。
圖2A~圖2G為底閘極構造且頂部接觸型的TFT 10的製造方法的步驟圖。
-閘極14的形成-
首先，如圖2A所示，準備用於形成TFT 10的基板12後，形成閘極14於基板12的一主面上。
基板12的形狀、構造、大小等在具有能夠成膜的主面為前提下則無特別限制，可以根據目的而適當地選擇。基板12的構造可為單層構造，亦可為積層構造。
基板12的材質並沒有特別限定，例如可以使用玻璃、YSZ(釔穩定氧化鋯(yttrium stabilized zirconia))等的無機基板、樹脂基板或其複合材料等。其中，從輕量且具有可撓性的觀點來看，較佳為樹脂基板或其複合材料。具體而言，可以使用聚對苯二甲酸丁二酯(polybutylene terephthalate)、聚對苯二甲酸乙二酯(polyethylene telephthalate)、聚萘二甲酸乙二酯(polyethylene naphthalate)、聚萘二甲酸丁二酯(polybutylene naphthalate)、聚苯乙烯(polystyrene)、聚碳酸酯(polycarbonate)、聚碸(polysulfone)、聚醚碸(polyether sulfone)、聚芳酯(polyarylate)、烯丙基二甘醇碳酸酯(allyl diglycol carbonate)、聚醯胺(polyamide)、聚醯亞胺(polyimide)、聚醯胺醯亞胺(polyamide imide)、聚醚醯 亞胺(polyether imide)、聚苯并噁唑(polybenzazole)、聚苯硫醚(polyphenylene sulfide)、聚環烯烴(polycycloolefin)、降冰片烯(norbornene)樹脂、聚氯三氟乙烯(polychlorotrifluoroethylene)等的氟樹脂、液晶聚合物、丙烯酸樹脂、環氧樹脂、矽酮樹脂、離子聚合物(ionomer)樹脂、氰酸酯樹脂、交聯富馬酸二酯、環狀聚烯烴、芳香族醚、馬來醯亞胺-烯烴(maleimide-olefin)、纖維素(cellulose)、環硫化合物(episulphide compound)等的合成樹脂基板；與氧化矽粒子複合的複合塑膠材料；與金屬奈米粒子、無機氧化物奈米粒子及無機氮化物奈米粒子等複合的複合塑膠材料；與碳纖維、碳奈米管複合的複合塑膠材料；與玻璃薄片(glass flake)、玻璃纖維、玻璃珠複合的複合塑膠材料；與具有黏土礦物或雲母衍生結晶構造的粒子複合的複合塑膠材料；在薄玻璃與上述單獨有機材料之間具有至少一個接合界面的積層塑膠材料；複合材料，交替地將無機層與有機層予以積層，藉此具有至少一個以上的接合界面且具有障壁性能；不鏽鋼基板或積層有不鏽鋼與他種金屬的金屬多層基板；以及鋁基板或藉由對表面實施氧化處理(例如陽極氧化處理)而使表面的絕緣性提高的附氧化皮膜的鋁基板等。而且，樹脂基板較佳為耐熱性、尺寸穩定性、耐溶劑性、電氣絕緣性、加工性、低透氣性或低吸濕性等優異。所述樹脂基板較佳為具備氣體障壁層(gas barrier layer)或底塗層(undercoat layer)等，所述氣體障壁層用於防止水分或氧的透過，所述底塗層用於提升樹脂基板的平坦性或與 下部電極的密著性。此處，在將底塗層形成於樹脂基板的單面的情況下，由於內部殘留應力而使樹脂基板產生翹曲，因此較佳為對兩面進行塗佈，或者控制為低應力的膜質，或者藉由積層控制壓縮/拉伸應力。而且，為了提高障壁性，底塗層較佳為用於後述閘極絕緣層16等的材料。
閘極14的形成中，首先例如根據如下的方法而成膜導電膜，所述方法是考慮到與使用的材料之間的適合性，而從印刷方式、塗佈方式等的濕式方式，真空蒸鍍法、濺鍍法、離子鍍法(ion plating method)等的物理性方式，CVD法、電漿CVD法等的化學性方式等中適當地選擇的方法。成膜後，藉由光微影(photolithography)及蝕刻法(etching method)或剝離法(lift-off method)等而圖案化成規定的形狀，藉此從導電膜形成閘極14。此時，較佳為同時圖案化閘極14及閘極配線。
構成閘極14的導電膜較佳為使用具有高導電性的導電膜，例如可以使用Al、Mo、Cr、Ta、Ti、Au等的金屬，Al-Nd、Ag合金、氧化錫、氧化鋅、氧化銦、氧化銦錫(ITO)、氧化鋅銦(IZO)等的金屬氧化物導電膜。
-閘極絕緣層16的形成-
形成閘極14後，如圖2B所述，於所述閘極14及基板12的露出面上形成閘極絕緣層16。
閘極絕緣層16的形成中，首先例如根據如下的方法而成膜絕緣膜，所述方法是考慮到與使用的材料之間的適合性，而從印刷方式、塗佈方式等的濕式方式，真空蒸鍍法、 濺鍍法、離子鍍法等的物理性方式，CVD法、電漿CVD法等的化學性方式等中適當地選擇的方法。成膜後，視需要，藉由光微影及蝕刻法或剝離法等進行圖案化而成規定的形狀，從而自絕緣膜形成閘極絕緣層16。
構成閘極絕緣層16的絕緣膜較佳為具有高絕緣性的絕緣膜，例如SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等的絕緣膜，或者亦可為含有這些化合物的至少兩種以上的絕緣膜。
此外，閘極絕緣層16必須具有用於降低漏電流(leak current)及提升耐電壓性的厚度，另一方面，若閘極絕緣層的厚度過大，則引起驅動電壓的上升。閘極絕緣層16的厚度依其材質而定，但較佳為10nm以上、10μm以下，更佳為50nm以上、1000nm以下，特佳為100nm以上、400nm以下。
-活性層18的形成(第一步驟)-
形成閘極絕緣層16後，如圖2C所示，於所述閘極絕緣層16上且與閘極14相向的位置形成活性層18。
活性層18的形成中，首先例如根據如下的方法進行成膜半導體膜的第一步驟，所述半導體膜將氧化物半導體作為主體，所述方法是考慮到與使用的材料之間的適合性，而適當地從印刷方式、塗佈方式等的濕式方式，真空蒸鍍法或濺鍍法、離子鍍法等的物理性方式，CVD法或電漿CVD法等的化學性方式等中選擇的方法。這些方法中，從容易控制膜厚的觀點來看，較佳為使用真空蒸鍍法、濺鍍法、離子鍍法、 CVD法或電漿CVD法等的氣相成膜法。氣相成膜法中，更佳為濺鍍法、脈衝雷射蒸鍍法(plused laser deposition，PLD)。進而從量產性的觀點來看，進一步更佳為濺鍍法。例如，藉由射頻磁控濺鍍成膜法(RF magnetron sputtering)控制真空度及氧流量而成膜。
然後，進行如此的成膜之時，較佳為以半導體膜的厚度成為5nm以上的方式進行調整，原因是為了迴避下列情況：藉由後述的第三步驟的熱處理而對與第一絕緣膜24接觸的半導體膜(活性層18)的界面內部供給氧，因此若膜厚小於5nm，則將氧供給至半導體膜整體而作為半導體來作用會變得困難，或者存在有無法供給至半導體膜整體且載子(carrier)的移動區域極端地減少的情況。而且，從成本的問題來看，半導體膜的厚度更佳為150nm以下。進而從確保載子移動及抑制成本的兩個觀點來看，更佳為30nm以上、60nm以下。
半導體膜的成膜後，視需要藉由光微影及蝕刻法或剝離法等進行圖案化而成規定的形狀，從而從半導體膜形成活性層18。之後，為了適當地調整電阻率等，亦可進行熱處理。此外，在進行熱處理的情況下，熱處理後的活性層18較佳為上述半導體膜的膜厚。
構成活性層18的半導體膜只要將氧化物半導體作為主體即可，亦可含有其他不純物等。此處，所謂「主體」是表示構成活性層18的構成成分中，含量最多的成分。
氧化物半導體可為非晶質或結晶質的任一者，但較佳為 使用非晶質氧化物半導體。若藉由氧化物半導體構成半導體膜，則與非晶質矽的半導體膜相較下，電荷的遷移率大幅提高，且能夠以低電壓進行驅動。而且，若使用氧化物半導體，通常可以形成透光性比矽高的半導體膜。而且，氧化物半導體(特別是非晶質氧化物半導體)在低溫(例如室溫)下可以均一地成膜，因此在使用具有塑膠般的可撓性的樹脂基板時變得特別有利。
作為氧化物半導體的構成材料，包含歷來公知的氧化物半導體的構成材料，例如可以列舉In、Ti、Nb、Sn、Zn、Gd、Cd、Zr、Y、La、Ta等的過渡金屬的氧化物及其他的SrTiO3、CaTiO3、ZnO、Rh2O3、CuGaO2、SrCu2O2等的氧化物。
如此，用於活性層18的半導體膜的氧化物半導體並沒有特別限定，但較佳為含有In、Sn、Zn、Ga及Cd中的至少1種的金屬氧化物，更佳為含有In、Sn、Zn及Ga中的至少1種的金屬氧化物，進一步更佳為含有In、Sn及Zn中的至少1種的金屬氧化物(例如In-O系)。
特別的是較佳為含有In、Ga及Zn中的至少2種的金屬氧化物(例如In-Zn-O系、In-Ga-O系、Ga-Zn-O系)，更佳為含有In、Ga及Zn全部的金屬氧化物。作為In-Ga-Zn-O系氧化物半導體，較佳為結晶狀態中的組成表示為InGaO3(ZnO)m(m為小於6的自然數)的氧化物半導體，特別的是更佳為InGaZnO4。此組成的氧化物半導體的特徵是隨著導電度增加，電子遷移率有增加的傾向。其中，IGZO 的組成比沒必要嚴謹地成為In：Ga：Zn=1：1：1。此外，除了InGaZnO4(IGZO)以外，具體而言，較佳為ITO(Indium Tin Oxide，氧化銦錫)或ISZO(Indium Silicon Oxide，氧化銦矽)、IGO(Indium Gallium Oxide，氧化銦鎵)、ITZO(Indium Tin Zinc Oxide，氧化銦錫鋅)、IZO(Indium Zinc Oxide，氧化銦鋅)、IHZO(Indium Hafnium Zinc Oxide，氧化銦鉿鋅)。
活性層18的層構造可由2層以上構成，活性層18較佳為包括低電阻層與高電阻層，低電阻層與閘極絕緣層16連接，高電阻層與源極20及汲極22的至少一個電氣連接。
-源極20．汲極22的形成-
形成活性層18後，如圖2D所示，於所述活性層18上及閘極絕緣層16的露出面上形成源極20及汲極22。
源極20．汲極22的形成中，首先例如根據如下的方法成膜導電膜，所述方法是考慮到與使用的材料之間的適合性，而從印刷方式、塗佈方式等的濕式方式，真空蒸鍍法、濺鍍法、離子鍍法等的物理性方式，CVD法或電漿CVD法等的化學性方式等中適當地選擇的方法。這些方法中，從容易控制膜厚的觀點來看，較佳為使用真空蒸鍍法、濺鍍法、離子鍍法、CVD法或電漿CVD法等的氣相成膜法。氣相成膜法中，更佳為濺鍍法、脈衝雷射蒸鍍法(PLD法)。進而從量產性的觀點來看，進一步更佳為濺鍍法。成膜後，視需要，藉由光微影及蝕刻法或剝離法等進行圖案化而成規定的形狀，從而自導電膜形成源極20．汲極22。此時，較佳為 同時對與源極20．汲極22連接的配線進行圖案化。
構成源極20．汲極22的導電膜為使用具有高導電性的導電膜，例如可以使用Al、Mo、Cr、Ta、Ti、Au等的金屬，Al-Nd、Ag合金、氧化錫、氧化鋅、氧化銦、氧化銦錫(ITO)、氧化鋅銦(IZO)等的金屬氧化物導電膜等而形成。作為源極20．汲極22，可將這些導電膜製成單層構造或2層以上的積層構造而使用。
成膜的導電膜的膜厚若考慮成膜性或利用蝕刻或剝離法的圖案化性、導電性等，較佳為設為1nm以上、1000nm以下，更佳為設為50nm以上、500nm以下。而且，較佳為如下的膜厚：如後述具體說明，藉由在第三步驟的熱處理，不僅將氧化環境中的氧經由第一絕緣膜24而供給至與所述第一絕緣膜24接觸的活性層18的界面內部，亦可以經由源極20．汲極22而供給至與所述源極20．汲極22接觸的活性層18的界面內部。
-第一絕緣膜的成膜(第二步驟)-
第一步驟後，源極20．汲極22的形成後，如圖2E所示進行第二步驟，所述第二步驟是於活性層18的露出面上成膜作為保護層28的一部分而作用的第一絕緣膜24。
第一絕緣膜24的成膜中，首先例如根據如下的方法而成膜導電膜，所述方法是考慮到與使用的材料之間的適合性，而從印刷方式、塗佈方式等的濕式方式，真空蒸鍍法、濺鍍法、離子鍍法等的物理性方式，CVD法、電漿CVD法等的化學性方式等中適當地選擇的方法。這些方法中，從容 易控制膜厚的觀點來看，較佳為使用真空蒸鍍法、濺鍍法、離子鍍法、CVD法或電漿CVD法等的氣相成膜法。氣相成膜法中，從生產性/障壁性的觀點來看，更佳為產生電漿的濺鍍法、離子鍍法、CVD法或電漿CVD法。進而從量產性的觀點來看，特佳為濺鍍法，從障壁性的觀點來看，特佳為CVD法。第一絕緣法24的成膜後，視需要，亦可藉由光微影及蝕刻法或剝離法等進行圖案化而成規定的形狀。
此處，第二步驟中，於活性層18的露出面上進行成膜，因此所述露出面受到損傷，結果存在有影響光照射時的△Vth的表面缺陷發生的情況。成膜中，從生產性/障壁性的觀點來看，若使用產生電漿的成膜法，則由於此電漿而使活性層18的露出面特別受到損傷，結果表面缺陷擴大。
因此，在使用產生電漿的成膜法的情況下，從減低電漿損傷的觀點來看，較佳為與第四步驟中的成膜相比，降低成膜速度且降低電漿電位，或者增加成膜室內的成膜壓力。此外，將保護層28分成第一絕緣膜24與第二絕緣膜26的原因是為了將後述第三步驟中的熱處理時的保護層28的厚度變薄，但第四步驟中的第二絕緣膜26的成膜中不會對活性層18的面造成損傷，因此可與電漿電位無關地提高成膜速度某些程度，並且以所述某些程度降低第二步驟中的第一絕緣膜24的成膜速度且降低電漿電位，從而減低對活性層18的露出面上造成的電漿損傷。
反而言之，從以不長時間曝露於電漿下的方式進行而減低電漿損傷的觀點來看，較佳為藉由增加成膜速度，而以比 在第四步驟成膜第二絕緣膜26的成膜時間短的成膜時間成膜第一絕緣膜24。具體而言，從容易控制厚度的觀點來看，第一絕緣膜24的成膜速度較佳為設為20nm/min以下。
與上述同樣地，從縮短成膜時間而減低電漿損傷的觀點來看，第二步驟中，較佳為第一絕緣膜24的膜厚以成為比第二絕緣膜26薄的方式進行調整。其中，若使第一絕緣膜的厚度薄至小於2nm，則存在有預定成膜的活性層18的露出面一部分成為保持露出的狀態或者無法成為均一的膜的情況，因此較佳為調整至2nm以上。此外，隨後詳細說明膜厚的調整。
而且，第二步驟中的第一絕緣膜24的成膜亦可僅在活性層18的露出面上的一部分進行成膜。在此情況下，於活性層18的殘留的露出面上成膜第二絕緣膜26時，在所述殘留的露出面上造成損傷，但至少沒有對與第一絕緣膜24接觸的活性層18的界面(曾經是露出面上的一部分的面)造成損傷，而且在第一絕緣膜24的成膜時，造成的損傷所引起的表面缺陷可藉由後述第三步驟的熱處理進行填補。但是，增加填補的區域且經由源極20．汲極22而流通電流的區域容易對TFT特性造成影響，因此從填補此部分的觀點來看，較佳為至少於源極20．汲極22之間的活性層18的露出面上進行全面成膜。然後，從增加填補的區域至最大限度的觀點來看，更佳為在第四步驟以後，於活性層18的露出面上進行全面成膜。
第一絕緣膜24的構成材料並沒有特別限定，但可以列 舉SiO2、SiO、MgO、Al2O3、GeO、NiO、SrO、Y2O3、ZrO2、CeO2、Rb2O、Sc2O3、La2O3、Nd2O3、Sm2O3、Gd2O3、Dy2O3、Er2O3、Yb2O3、Ta2O3、Ta2O5、Nb2O5、HfO2、Ga2O3、TiO2等的金屬氧化物，AlN、SiN、SiNxOy等的金屬氮化物等的無機材料。其中，較佳為成膜速度快的SiO2或Gd2O3，更佳為Gd2O3。另外，藉由氧量調整、組成調整或元素摻雜等而使電阻率產生變化等，並且亦可使用與IGZO等活性層18同樣的材料。另外，若第一絕緣膜24的構成材料為氧化物，則藉由後述第三步驟的熱處理其氧量可產生變化而使膜特性改變，因此從以不使膜特性變化的方式進行的觀點來看，較佳為使用氧化物以外的氮化物等的絕緣體。
而且，從提高活性層18與保護層28的密著性的觀點來看，第一絕緣膜24較佳為含有第二絕緣膜26的構成材料的至少一部分的金屬與活性層18(半導體膜)的構成材料的至少一部分的金屬等兩者。
-熱處理(第三步驟)-
第二步驟後進行第三步驟，所述第三步驟如圖2F所示，藉由加熱器60加熱基板12等，在含有氧的氧化環境中進行熱處理。此外，加熱方法並沒有特別限定，除了加熱器60以外，亦可使用藉由雷射退火局部地進行加熱的方法。而且氧化環境中的氧含量並沒有特別限定，從提升遷移率等的TFT特性的觀點來看，氧含量較佳為全體的5%以上。
此處，本實施形態中，於第二步驟與第三步驟時，將第一絕緣膜24的厚度設為Z(nm)、將第三步驟中的熱處理 溫度設為T(℃)、進而將氧的擴散距離設為L(nm)時，以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整第一絕緣膜24的厚度與所述熱處理溫度。如此，在進行了第一絕緣膜的厚度Z與所述熱處理溫度T的調整的情況下，藉由進行第三步驟的熱處理，可以將氧化環境中的氧經由第一絕緣膜24供給至活性層18的表面內部，因此可以充分地填補由於第二步驟的成膜而受到成膜損傷的活性層18的表面缺陷，並且可以顯著地穩定光照射時的△Vth等的元件特性。
此外，在實例中亦進行說明，但即便第一絕緣膜24的厚度Z在上述範圍外且厚，如專利文獻3般藉由至少超過300℃的熱處理，並非將氧化環境中的氧供給至與所述第一絕緣膜24接觸的活性層18的界面內部，而是將第一絕緣膜24中的氧或經由第一絕緣膜24以外(側面等)的氧供給至與所述第一絕緣膜24接觸的活性層18的界面內部，雖然可以穩定光照射時的TFT特性，但其穩定程度極小。具體而言，即便將第一絕緣膜24的厚度Z變薄至上述範圍外，其每厚度1nm，△Vth僅得到小數點第3位~第4位左右的改善(沒有接近0V)。
另一方面，若將第一絕緣膜24的厚度Z變薄至上述範圍內，具體而言，其每厚度1nm，△Vth得到小數點第1位~第2位左右的顯著改善(接近0V)。特別是在進行波長400nm以下的短波長的光照射的情況下，每1nm，△Vth得到小數點第1位左右的改善，顯著程度增加。此外，在進行波長 700nm以上的光照射的情況下，若第一絕緣膜24的厚度Z在上述範圍內，則△Vth從負值超過0而成為正值，因此較佳為進行波長小於700nm的光照射。
而且，於第二步驟與第三步驟時，較佳為以滿足Z≦(L-1.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-1.0的關係式的方式調整第一絕緣膜24的厚度與熱處理溫度。因為若將第一絕緣膜24的厚度變薄至上述範圍內，則△Vth得到更顯著的改善，且即便光照射的波長為360nm以上的任意波長，△Vth亦得到超過-0.8V的改善。
進而，於第二步驟與第三步驟時，較佳為以滿足Z≦(L-2.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-2.0的關係式的方式調整第一絕緣膜24的厚度與熱處理溫度。因為即便光照射的波長為360nm以上的任意波長，△Vth亦得到-0.6V以上的改善。
而且，於第二步驟與第三步驟時，較佳為以滿足(L-5.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-5.0≦Z的關係式的方式調整第一絕緣膜24的厚度與熱處理溫度。因為為了迴避伴隨著氧供給而活性層18的遷移率的減少變得顯著的情況。
而且，於第二步驟與第三步驟時，較佳為以滿足(L-2.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-2.0≦Z的關係式的方式調整第一絕緣膜24的厚度與熱處理溫度。原因在於：視波長(例如420nm或440nm的波長)而定，活性層18的遷移率大致沒有變化(減少)。
如此，第三步驟中的熱處理溫度T為考慮與第一絕緣膜24的厚度Z的關係而對值進行調整，但是在將構成活性層18的氧化物半導體製成結晶質而使用的情況下，因氧化物半導體的種類而異，但較佳為1000℃以下。原因在於：抑制第三步驟的熱處理所引起的氧化物半導體的結晶變化或熔融。此外，作為適合以上的條件的氧化物半導體，例如可列舉含有In、Ga及Zn中的至少1種的非晶質氧化物。
而且，在將構成活性層18的氧化物半導體製成非晶質而使用的情況下，更佳為設為小於700℃。原因在於迴避以下情況：視環境而定，若成為700℃以上的高溫，則存在有還原作用強力運作的情況，且此情況下與氧供給量相比氧脫離量增加。
而且，在將構成活性層18的氧化物半導體製成非晶質而使用的情況下，亦取決於氧化物半導體的種類，但更佳為設為小於600℃。原因是為了防止第三步驟的熱處理所引起的氧化物半導體的結晶化。而且，與非晶質．結晶質無關，若為小於600℃的熱處理溫度，則可以抑制下列情況：活性層18與第一絕緣膜24之間陽離子發生相互擴散而使2個區域混合。此外，作為適合以上的條件的氧化物半導體。例如可以列舉含有In、Ga及Zn中的至少1種的非晶質氧化物。
進而，在將構成活性層18的氧化物半導體製成非晶質而使用且將樹脂基板用作基板12的情況下，亦取決於基板12的種類，但更佳為設為450℃以下。原因是為了防止第三步驟的熱處理所引起的結晶化。此外，作為適合以上的條件 的樹脂基板，可以列舉聚醯亞胺(耐熱性：450℃)。
進而此處對朝向第一絕緣膜24及活性層18中的氧的擴散距離L進行說明。首先，將使熱處理溫度T(℃)每100℃變化而代入上述L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式時的擴散距離L的理論值示於表1。此外，以實例對實測值進行說明。
Figure TWI615902BD00001
如表1所示，若藉由700℃以上的高溫的熱處理溫度T進行第三步驟的熱處理，則氧的擴散距離變成288nm以上，而可使第一絕緣膜24的厚度Z基於Z<L的關係而變厚至小於288nm的厚度，並且可僅藉由第一絕緣膜24而確保作為保護層28而充分地發揮作用的厚度。此外，作為保護層28充分地發揮作用的厚度，從抑制水分進入活性層18的觀點來看，較佳為30nm以上，從抑制氧自活性層18脫離的 觀點來看，更佳為50nm以上，從迴避水分進入活性層18且迴避氧自活性層18脫離的觀點來看，進一步更佳為100nm以上。而且，從減少成本或製造時間的觀點來看，較佳為1μm以下。
但是，如上述，視環境而定若成為700℃以上的高溫，則存在有還原作用強力運作的情況，且此情況下與氧供給量相比氧脫離量增加。此時，相反地，若考慮以小於700℃的熱處理溫度T，特別是以小於600℃的低溫的熱處理溫度T進行第三步驟的熱處理，則氧的擴散距離L成為小於288nm(小於700℃時)，特別是成為小於108nm(小於600℃時)，將熱處理溫度T設為越低溫，則必須將第一絕緣膜24的厚度Z基於Z<L的關係而變得越薄。如此，若第一絕緣膜24的厚度Z薄，則僅藉由第一絕緣膜24無法確保作為保護層28而充分地發揮作用的厚度，因此作為保護層28而作用的第二絕緣膜26的成膜變得有效。
此時，本實施形態中，進行成膜第二絕緣膜26的第四步驟。當然，以僅藉由第一絕緣膜24即可以確保作為保護層28而充分地發揮作用的厚度的情況作為前提，本發明中亦包含不進行第四步驟的情況。
-第二絕緣膜的成膜(第四步驟)-
此第四步驟如圖2G所示，第三步驟後，成膜第二絕緣膜26於第一絕緣膜24的面上。
第二絕緣膜26的成膜方法可與第一絕緣膜24的成膜方法相同，亦可不同。其中，從生產性/障壁性的觀點來看， 第一絕緣膜24與第二絕緣膜26的成膜方法較佳為均為產生電漿的成膜法。同樣地，第二絕緣膜26的構成材料可與第一絕緣膜24的構成材料相同，亦可不同。
此外，在第三步驟中熱處理溫度T為小於600℃的低溫的情況下，氧擴散距離L短，因此從將氧供給至活性層18的界面內部的觀點來看，必須將第一絕緣膜24的厚度Z變薄。相反地，作為保護層28而無法充分地發揮作用，所以此第四步驟較佳為成膜比第一絕緣膜24厚度大的第二絕緣膜26，其中第一絕緣膜24變薄的厚度為第二絕緣膜26變厚的厚度。
-熱處理(第五步驟)-
第四步驟後，視需要進行第五步驟，在氧化環境下藉由比第三步驟中的熱處理溫度低的溫度進行熱處理。原因為若藉由第三步驟中的熱處理溫度以上的溫度進行熱處理，則有活性層18中的氧(第三步驟所供給的氧等)朝向外部擴散之虞。
從使保護層28(第二絕緣膜26)表面的水分蒸發的觀點來看，第五步驟的熱處理溫度較佳為100℃以上。而且，從使保護層28中的水分蒸發的觀點來看，更佳為200℃以上。
而且，第一絕緣膜24與第二絕緣膜26的厚度的合計較佳為設成上述保護層28的厚度，例如從抑制水分進入活性層18而使作為保護層28充分地發揮作用的觀點來看，較佳為30nm以上。
經由以上的步驟，藉此可以製作圖1A所示的TFT 10。
若藉由本發明的實施形態的TFT 10的製造方法，在進行了第一絕緣膜24的厚度Z與熱處理溫度T的調整的情況下，進行第三步驟的熱處理，藉此可以將氧化環境中的氧經由第一絕緣膜24而供給至活性層18的表面內部，因此可以充分地填補由於第二步驟的成膜而受到成膜損傷的活性層18的表面缺陷，從而可以顯著地穩定光照射時的△Vth等的元件特性。
此外，TFT 10完成後，作為確認是否為使用本發明的實施形態的製造方法而製作的TFT 10(確認是否進行第三步驟的熱處理)的手段，可以列舉剖面TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)觀察、剖面TEM與SIMS(Secondary Ion-microprobe Mass Spectrometer：二次離子質譜儀)的組合或ICP(Inductively Coupled Plasma，電感式耦合電漿)發光分析等的組成分析。
具體而言，藉由剖面TEM觀察來進行活性層18與第一絕緣膜24的區別等，進而在活性層18中含有Zn的情況下，藉由SIMS可知其Zn因熱處理而擴散進入第一絕緣膜24內，因此藉由剖面TEM觀察來特定在相當於第一絕緣膜24的區域是否有表示Zn的線(包含對比度的變化)。藉此，可以確認是否進行了第三步驟的熱處理。
或者，藉由剖面TEM觀察來進行活性層18與第一絕緣膜24的區別等，進而在活性層18中含有Zn的情況下，藉由SIMS來特定在第一絕緣膜24的深度是否有Zn所對應的 強度。藉此，可以確認是否進行了第三步驟的熱處理。
此外，第三步驟中，基於上述關係式，必須設為超過300℃的熱處理溫度，但得知Zn在氧化環境下藉由250℃以上的熱處理而開始擴散，因此若進行第三步驟，則活性層18中的Zn必然擴散。
而且，在活性層18中含有Zn的情況下，藉由250℃以上的溫度進行熱處理時，觀察到Zn元素減少，因此在第三步驟實施了超過300℃的熱處理的TFT的活性層18中，應該可觀察到積層膜表面與積層膜內部Zn元素減少的部位。因此，可以藉由評估活性層的組成分布來判斷是否為使用本發明的實施形態的製造方法而製作的TFT 10。
其中，認為區別熱處理為第三步驟所進行或例如第五步驟所進行是困難的。但是，第三步驟中的保護層28的厚度(僅第一絕緣膜24)與第五步驟中的保護層28的厚度(第一絕緣膜24與第二絕緣膜26)各自不同，而且熱處理溫度亦各自不同，因此存在有Zn的擴散量與擴散距離不同的情況。因此，若製造步驟中進行第三步驟與第五步驟兩者，則在相當於第一絕緣膜24的區域在積層方向上可觀察到表示Zn的多條線，因此，認為可以確認是否進行了第三步驟的熱處理。
而且認為，在進行了第五步驟的情況下，保護層28(特別是第二絕緣膜26)中的水分量減少，因此藉由熱重量分析等測定其水分量，在水分量多的情況下，可特定為進行了第三步驟的保護層，在水分量低的情況下，可特定為進行了第 五步驟的保護層。
3. 變形例
此外，以特定的實施形態對本發明詳細地進行了說明，但本發明並沒有限定於所述實施形態，在本發明的範圍內，可以有其他各種實施形態的情況為本業者所明瞭，例如上述的多個實施形態可適當地組合而實施。而且，亦可將以下的變形例彼此適當地組合。
例如，本發明的實施形態的半導體元件的製造方法中，可以省略第五步驟。相反地，亦可更包括第一步驟~第五步驟以外的步驟。
而且，上述實施形態中，作為一例，已說明如下情況：電極形成步驟(閘極14、源極20．汲極22)與非電極形成步驟(閘極絕緣層16、活性層18、第一絕緣膜24、第二絕緣膜26)是以閘極14成為底閘極型的順序進行，而且成膜第一絕緣膜24及第二絕緣膜26作為半導體膜(活性層18)的保護層28的情況，但是電極形成步驟(閘極14、源極20．汲極22)與非電極形成步驟(閘極絕緣層16、活性層18、第一絕緣膜24、第二絕緣膜26)亦可如圖1C或圖1D所示，以閘極14成為頂閘極型的順序進行，而且成膜第一絕緣膜24及第二絕緣膜26作為閘極絕緣層16。在此情況下，閘極絕緣層16的成膜會產生對活性層18造成損傷的問題。
此外，成膜第一絕緣膜24及第二絕緣膜26作為閘極絕緣層16時，第一絕緣膜24及第二絕緣膜26的厚度的合計希望為以成為上述閘極絕緣層16的厚度(較佳為10nm以 上、10μm以下，更佳為50nm以上、1000nm以下，特佳為100nm以上、400nm以下)的方式進行。
然而，本實施形態中，已說明電極形成步驟中源極20及汲極22的形成是以源極20及汲極22成為頂部接觸型的方式在第一步驟與第二步驟之間進行的情況。在此情況下，除了考慮保護層28的成膜所造成的對活性層18的損傷以外，較佳為亦考慮構成源極20及汲極22的導電膜的成膜所造成的對活性層18的損傷。因此，若考慮導電膜的成膜所造成的對活性層18的損傷，則將源極20及汲極22的厚度設為Y時，較佳為以滿足0<Y<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.5的關係式的方式調整源極20及汲極22的厚度與第三工程中的熱處理溫度。此外，第一絕緣膜24的厚度Z與源極20及汲極22的厚度Y可相同，亦可不同。其中，就活性層18的表面缺陷的填補在與第一絕緣膜24接觸的界面以及與源極20及汲極22接觸的界面中實質上相同，因此從特性控制變得容易的觀點來看，相同的情況較佳。
進而，從導電性等的觀點來看，源極20及汲極22的厚度Y為不足的情況下，亦可在第三步驟後追加成膜源極20及汲極22用的導電膜。
另一方面，如圖1B或圖1D所示，若將電極形成步驟中源極20及汲極22的形成，以源極20及汲極22成為底部接觸型的方式而在第一步驟前進行，則沒有必要考慮構成源極20及汲極22的導電膜的成膜所造成的對活性層18的損傷。
此外，日本專利申請2011-167072的揭露的全文以參照的方式併入本說明書。
本說明書所記載的全部文獻、專利申請及技術規格的個別文獻、專利申請及技術規格根據參照而併入本說明書中，根據參照而併入的情況與具體且個別所記載的情況相同程度。
4. 應用
以上所說明的本實施形態的TFT的用途並沒有特別限定，但是例如適用於下列用途：光電裝置(例如液晶顯示裝置、有機EL顯示裝置(Organic Electro Luminescence Display，有機電激發光顯示裝置)、無機EL顯示元件等的顯示裝置等)中的驅動元件，特別是大面積元件。
進而實施形態的TFT特別適用於使用樹脂基板的低溫製程下可製作的元件(例如可撓式顯示器等)，且適用於X光感測器等的各種感測器、MEMS(Micro Electro Machanical System，微機電系統)等、各種電子元件中的驅動元件(驅動電路)。
5. 光電裝置及感測器
本實施形態的光電裝置或感測器包括前述的本發明的薄膜電晶體。
作為光電裝置的例子，存在有顯示裝置(例如液晶顯示裝置、有機EL顯示裝置、無機EL顯示裝置等)。
作為感測器的例子，合適的有CCD(Charge Coupled Device，電荷耦合元件)或CMOS(Complementary Metal Oxide Semiconductor，互補式金氧半導體)等的影像感測器(image sensor)或X光感測器等。
使用本實施形態的TFT的光電裝置及感測器中，任一者皆特性的面內均一性高。此外，此處所謂「特性」是指在光電裝置(顯示裝置)的情況下為顯示特性，在感測器的情況下為感度特性。
作為具備藉由本實施形態所製造的薄膜電晶體的光電裝置或感測器的代表例，以下對液晶顯示裝置、有機EL顯示裝置、X光感測器進行說明。
6. 液晶顯示裝置
圖3表示本發明的光電裝置的一實施形態的液晶顯示裝置的一部分的概略剖面圖，圖4表示其電路配線的概略構成圖。
如圖3所示，本實施形態的液晶顯示裝置100中，具備：TFT 40、液晶層108以及RGB濾光片110，所述TFT 40為圖1C所示的頂閘極構造的頂部接觸型、所述液晶層108在TFT 40的保護層102所保護的閘極14上由畫素下部電極104及其對向上部電極106所包夾，上述RGB濾光片110用於對應各畫素而發色不同顏色，且在TFT 40的基板12側及RGB濾光片110上各自具備偏光板112a、偏光板112b的構成。
而且，如圖4所示，本實施形態的液晶顯示裝置100具備：彼此平行的多條閘極配線112以及與所述閘極配線112交叉而彼此平行的資料配線114。此處，閘極配線112與資 料配線114為電氣絕緣。閘極配線112與資料配線114的交叉部附近具備有TFT 40。
TFT 40的閘極14與閘極配線112連接，TFT 40的源極20與資料配線114連接。而且，TFT 40的汲極22經由設置於閘極絕緣層16的接觸孔(contact hole)116(導電體埋於接觸孔116)而與畫素下部電極104連接。此畫素下部電極104與接地的對向上部電極106一起構成電容器118。
圖3所示的本實施形態的液晶裝置中具備頂閘極構造的TFT 40，但本發明的顯示裝置的液晶裝置中所用的TFT並不限定於頂閘極構造，亦可為底閘極構造的TFT。
本實施形態的TFT在光照射時的穩定性非常高，因此增加液晶顯示裝置的可靠度。
7. 有機EL顯示裝置
圖5表示本發明的光電裝置的一實施形態的主動矩陣(active matrix)方式的有機EL顯示裝置的一部分的概略剖面圖，圖6表示電路配線的概略構成圖。
有機EL顯示裝置的驅動方式中，存在有單純矩陣方式與主動矩陣方式等2種類。單純矩陣方式存在有以低成本即可製作的優點，但是每次選擇一條掃描線而使畫素發光，因此掃描線數與每一條掃描線的發光時間為反比例。因此，高精細化、大畫面化變得困難。主動矩陣方式為了形成電晶體或電容器於每個畫素，從而使製造成本變高，但是不存在如單純矩陣方式般無法增加掃描線數的問題，因此適用於高精細化、大畫面化。
本實施形態的主動矩陣方式的有機EL顯示裝置200為以下的構成：具備有圖1C所示的頂閘極構造的TFT 40，所述TFT 40在具備保護層202的基板12上作為驅動用TFT 204及開關用TFT 206；在所述驅動用TFT 204及開關用TFT 206上具備有有機EL發光元件214，所述有機EL發光元件214包括被下部電極208及上部電極210所包夾的有機發光層212；上面亦藉由保護層216所保護。
而且，如圖6所示，本實施形態的有機EL顯示裝置200具備：彼此平行的多條閘極配線220、與所述閘極配線220交叉而彼此平行的資料配線222以及驅動配線224。此處，閘極配線220與資料配線222、驅動配線224為電氣絕緣。開關用TFT 40b的閘極14與閘極配線220連接，開關用TFT 40b的源極20與資料配線222連接。而且，開關用TFT 40b的汲極22與驅動用TFT 40a的閘極14連接，並且藉由使用電容器226而使驅動用TFT 40a保持在開(on)狀態。驅動用TFT 40a的源極20與驅動配線224連接，汲極22與有機EL發光元件214連接。
圖5所示的本實施形態的有機EL裝置中，具備頂閘極構造的驅動用TFT 40a及開關用TFT 40b，但是本發明的顯示元件的有機EL裝置中所用的TFT並沒有限定於頂閘極構造，亦可為底閘極構造的TFT。
藉由本發明而製造的TFT在光照射時的穩定性非常高，因此適用於可靠度高的有機EL顯示裝置的製造。
此外，圖5所示的有機EL顯示裝置中，亦可將上部電 極210作為透明電極、作為頂部發射(top emission)型，亦可將下部電極208及TFT的各電極作為透明電極，藉此作為底部發射(bottom emission)型。
8. X光感測器
圖7表示本發明的感測器的一實施形態的X光感測器的一部分的概略剖面圖，圖8表示其電路配線的概略構成圖。
圖7為更具體地將X光感測器陣列(array)的一部分擴大而成的概略剖面圖。本實施形態的X光感測器300包括：形成於基板12上的TFT 40及電容器310、形成於電容器310上的電荷收集用電極302、X光轉換層304、上部電極306。保護膜308設置於TFT 40上。
電容器310為藉由電容器用下部電極312與電容器用上部電極314包夾絕緣膜316而成的構造。電容器用上部電極314透過設置於絕緣膜316的接觸孔318而與TFT 40的源極20及汲極22的任一者(圖7中為汲極22)連接。
電荷收集用電極302設置於電容器310中的電容器用上部電極314上，且與電容器用上部電極314接觸。
X光轉換層304為包括非晶硒的層，且以覆蓋TFT 40及電容器310的方式設置。
上部電極306設置於X光轉換層304上，且與X光轉換層304接觸。
如圖8所示，本實施形態的X光感測器300具備：彼此平行的多條閘極配線320、與閘極配線320交叉而彼此平行的多條資料配線322。此處，閘極配線320與資料配線322 為電氣絕緣。閘極配線320與資料配線322的交叉部附近具備有TFT 40。
TFT 40的閘極14與閘極配線320連接，TFT 40的源極20與資料配線322連接。而且，TFT 40的汲極22與電荷收集用電極302連接，進而此電荷收集用電極302與電容器310連接。
本實施形態的X光感測器300中，X光為圖7中，自上部(上部電極306側)照射，並在X光轉換層304生成電子-電動對。藉由上部電極306而預先施加高電場於此X光轉換層304，藉此所生成的電荷蓄積於電容器310，且藉由依序掃描TFT 40而被讀出。
本實施形態的X光感測器300具備光照射時的穩定性高的TFT 40，因此可以得到均一性優異的影像。
此外，圖7所示的本實施形態的X光感測器中，設為具備頂閘極構造的TFT的X光感測器，但本發明的感測器中所用的TFT並沒有限定於頂閘極構造，亦可為底閘極構造的TFT。
9. 光電二極體的製造方法
以上，已列舉TFT的製造方法作為例子來說明半導體元件的製造方法，但作為半導體元件的製造方法，以下亦簡單地對光電二極體的製造方法進行說明。
本發明的實施形態的光電二極體為具有MSM(Metal-Semiconductor-Metal，金屬-半導體-金屬)的梳型電極的橫型光電二極體，雖然未繪示，但包括：設定於半導體 基板上的圓形的1個光電二極體區域、藉由選擇性磊晶成長(selective epitaxial growth)而形成於光電二極體區域上的多個(例如4個)活性區域、對這些活性區域各自設置，且彼此連接而將這些活性區域電氣連接的梳型電極、以及與這些梳型電極連接的電極。
以下，參照圖9而對製作上述構成的光電二極體的方法進行說明。
1)首先，於Si基板402的表面上，為了形成選擇性磊晶成長的遮罩(mask)，藉由熱氧化而形成SiO2層404。
2)對上述SiO2層404進行蝕刻而剝出選擇性磊晶成長區域的窗口區域的Si表面(圖案化)。
將已結束目前為止的步驟的基板402的狀態示於圖9A。
3)進行適當清洗。
4)藉由LPCVD(low pressure CVD，低壓化學氣相沉積)(理想為UHVCVD(Ultra-high vacuum CVD，超高真空化學氣相沉積))裝置在低溫下(360℃)進行選擇性磊晶成長，從而成長將氧化物半導體作為主體的半導體膜406(膜厚50nm~100nm)。
5)藉由LPCVD(理想為UHVCVD)裝置在高溫下(700℃~750℃)進行選擇性磊晶成長，進一步成長將氧化物半導體作為主體的半導體膜406(活性區域)(膜厚0.4μm~1μm)(第一步驟)。
6)藉由加熱爐(furnace)並以850℃、30分的條件進行熱處理。
將已結束目前為止的步驟的基板402的狀態示於圖9B。
7)沉積SiO2層404。
8)對SiO2層404蝕刻梳型電極圖案。
9)藉由濺鍍等形成成為電極的金屬層。
10)蝕刻SiO2層404而圖案化梳型電極408。
11)成膜包括SiO2的第一絕緣膜410作為保護層(第二步驟)。
將已結束目前為止的步驟的基板402的狀態示於圖9C。
12)如圖9D所示，藉由加熱爐在氧化環境下進行熱處理(第三步驟)。此處，於第二步驟與第三步驟時，將第一絕緣膜410的厚度設為P(nm)、將第三步驟的熱處理溫度設為T(℃)、將朝向第一絕緣膜410及半導體膜406中的氧的擴散距離設為L(nm)時，以滿足0<P<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整第一絕緣膜410的厚度與熱處理溫度。
13)進一步成膜包括SiO2的第二絕緣膜412作為保護層(第四步驟)。
藉由經過以上的製造步驟，可以得到如圖9E所示的本發明的實施形態的光電二極體400。
若藉由以上所說明的本發明的實施形態的光電二極體400的製造方法，進行第一絕緣膜410的厚度P與熱處理溫度T的調整後，藉由進行第三步驟的熱處理，可以將氧化環境中的氧經由第一絕緣膜410而供給至半導體膜406的表面內部，因此可以充分地填補由於第二步驟的成膜而受到成膜 損傷的半導體膜406的表面缺陷，從而可以顯著地穩定光照射時的△Vth等的元件特性。
〔實例〕
以下對實例進行說明，但本發明並不限定於這些實例。
<實例1：對有無保護層的TFT特性造成影響的驗證>
首先，藉由實驗例1驗證保護層的有無對TFT特性造成如何的影響。
-實驗例1-1的樣本製作-
圖10為藉由實驗例1-1的樣本製作而得的TFT 500的剖面圖。
實驗例1中，如圖10所示，使用兼具閘極的附有熱氧化膜504的p型Si基板502(1英吋見方、厚度：525μm、熱氧化膜(SiO2)：厚度：100nm)作為基板，製作出將熱氧化膜504用作閘極絕緣膜的簡易型的TFT 500(將其作為實驗例1-1的樣本)。
具體而言，準備附有熱氧化膜的p型Si基板502，所述熱氧化膜為藉由進行光阻塗佈/烘烤、蝕刻所造成的背面SiO2剝離(使用BHF(buffered hydrofluoric acid，緩衝氫氟酸))、純水洗淨、光阻剝離(使用硫酸過氧化氫混合物)、純水洗淨/水洗(rinse)、吹拂N2製作而成。此外，此基板502為摻雜硼而成的電阻率：0.001Ωcm~0.0013Ωcm的基板。
在背壓：5×10-6Pa、成膜壓力：0.8Pa、Ar：30sccm(5.07×10-2Pa．m3/s)、O2：0.25sccm(4.225×10-4Pa．m3/s)、DC(直流)：50W的條件下，使用單一鈀材(single target) (豐島製作所製，In：Ga：Zn=1：1：1)並藉由直流濺鍍法(DC sputtering)成膜厚度50nm的作為活性層506的IGZO膜(In：Ga：Zn=1：0.9：0.7)。此外，通常在活性層506形成後，藉由光微影及蝕刻進行圖案化，但為了更正確地確認本發明的效果，且為了排除藉由光微影及蝕刻的活性層506界面的污染或損傷的影響，實驗例1中進行使用金屬遮罩(metal mask)的圖案成膜。此外，藉由X光繞射測定(X-ray diffraction measurement)而確認到此IGZO膜為非晶質膜。
之後，於活性層506(IGZO膜)上，在背壓：4×10-6Pa、成膜壓力：0.8Pa、Ar：30sccm(5.07×10-2Pa．m3/s、無O2)、DC：30W的條件下，藉由濺鍍法成膜源極508．汲極510。源極508．汲極510的成膜為藉由使用金屬遮罩的圖案成膜而製作，成膜10nm的Ti後，成膜40nm的Au。將源極508．汲極510的尺寸各自設為1mm見方，將電極間距離設為0.2mm。
接著，藉由可控制環境的電氣爐實施熱處理。將熱處理環境設為Ar(80%)與O2(20%)：1atm的氧化環境，將熱處理溫度設為400℃，將熱處理時間設為1小時。
藉由以上而製作實驗例1-1的TFT 500。
-實驗例1-2的樣本製作-
接著進行實驗例1-2的樣本製作。
圖11為藉由實驗例1-2的樣本製作而得的TFT 600的剖面圖。
具體而言，如圖11所示，藉由與實驗例1-1的TFT 500 相同的方法進行至源極508．汲極510形成為止。然後，源極508．汲極510的形成後，於源極508．汲極510間的某活性層506的露出面上，在背壓：5×10-6Pa、成膜壓力：0.4Pa、Ar：30sccm(5.07×10-2Pa．m3/s)、O2：0.3sccm(5.07×10-4Pa．m3/s)、RF(射頻)：50W的條件下，藉由射頻濺鍍法(RF sputtering)成膜厚度50nm的包括Ga2O3膜的保護層512。此外，亦可藉由使用金屬遮罩的圖案成膜進行此成膜。
接著，藉由可控制環境的電氣爐實施熱處理。將熱處理環境設為Ar(80%)與O2(20%)下1atm的氧化環境，將熱處理溫度設為400℃，將熱處理時間設為1小時。
藉由以上而製作實驗例1-2的TFT 600。
-實驗例1的評估-
對實驗例1-1的TFT 500與實驗例1-2的TFT 600進行偏壓(bias stress)所產生的△Vth的比較評估。比較評估中，將元件尺寸設為通道(channel)長180μm、通道寬1mm，VDS(源極、汲極間電壓)則以固定5V不停地施加。施加偏壓時，Vg(閘極電壓)固定為15V進行0秒~14400秒(0秒、300秒、600秒、1200秒、1800秒、2400秒、3000秒、3600秒、5400秒、7200秒、10800秒、14400秒)，在量測時間裡施加-10V~+10V的Vg，從而得到Vg-Id特性(施壓流程(stress flow)則參照圖12)。Vg-Id特性的量測中使用半導體參數．分析器(Agilent Technologies公司製)。量測環境為室溫，並在大氣環境下進行。
圖13為表示實驗例1-1的TFT 500的Vg-Id特性的量測結果的圖。圖14為表示實驗例1-2的TFT 600的Vg-Id特性的量測結果的圖。
藉由比較圖13與圖14，可知圖14的TFT特性較穩定。然後，若從這些結果算出各自的△Vth(V)，則實驗例1-1的TFT 500為4.98V，實驗例1-2的TFT 600為0.66V。實驗例1-1與實驗例1-2的樣本中，僅存在有保護層512的有無的差別，因此明顯地知道有保護層者的△Vth較小而較穩定。藉由保護層效果可以排除來自環境的水分或氧、污染等的影響。亦即，若不設置保護層512於IGZO(氧化物半導體)，則可以確認到運作特性隨時間而變化，從而實用上必須有保護層512。
<實驗例2：保護層成膜對活性層的損傷的驗證>
實驗例2以後的實驗例中，將確認到必須成膜保護層於氧化物半導體的情況作為前提而進行各種實驗。
然後，實驗例2中，對實驗例1-1的TFT 500的光照射特性，以及藉由與實驗例1-2相同的方法而成膜厚度50nm的包括Ga2O3的保護層於實驗例1-1的TFT 500的活性層506的露出面上時的光照射特性進行比較評估，從而進行保護層成膜對活性層的損傷的驗證。
光照射特性的評估中，如圖15所示，將各TFT置於探針平台(probe stage)700，流通乾燥大氣1小時後，在所述乾燥大氣環境下測定TFT特性(Vg-Id特性)。單色光照射TFT特性的測定條件中，Vds=10V，將單色光源的照射強 度設為10μW/cm2、將波長λ的範圍設為360nm~700nm。
圖16為表示光照射特性評估的流程圖。首先，將測定對象的TFT放在暗的環境下1小時(為了排除元件保管環境下的室內光的影響)。在Vg、VDS無施加電壓的狀態下對TFT進行光照射(對氙氣燈(xenon lamp)分光而成10μW/cm2)。照射時間是以10min的時序(timing)施加Vg、VDS，並且一邊繼續光照射，一邊測定Vg-Id特性。此處，預先從未進行光照射時的Vg-Id特性算出Vth，將算出的Vth作為基準而從光照射時的Vg-Id特性的測定結果算出每個波長的△Vth。此外，每次測定為了排除光照射時的影響，若結束1次測量(例如：500nm)，則放置在暗的環境下直到再現未進行光照射時的Vg-Id特性為止。然後，重複以上的步驟至全部的測量結束為止。
圖17為表示對實驗例1-1的樣本進行光照射時的△Vth的計算結果的圖。圖18為表示於實驗例1-1的樣本的活性層506的露出面上，對藉由與實驗例1-2相同的方法成膜了保護層的樣本進行光照射時的△Vth的計算結果的圖。而且，表2匯整了對實驗例1-1的樣本(沒有保護層)進行光照射時的△Vth與遷移率以及於實驗例1-1的樣本的活性層506的露出面上，藉由與實驗例1-2相同的方法成膜保護層的樣本進行光照射時的△Vth與遷移率。
Figure TWI615902BD00002
從圖17、圖18及表2所示的結果可知，若成膜對氧化物半導體確認為必須的保護層，則產生△Vth的偏移。特別是可知愈朝向短波長側，△Vth的偏移愈往負方向擴大。認為這是因為活性層506表面由於保護層的成膜而受到損傷，從而活性層506表面缺陷擴大(載子增加)。
<實驗例3：熱處理時的保護層的厚度影響光照射特性的驗證>
實驗例3中，使用與實驗例1-2相同的TFT 600作為實驗例3-1(亦稱作比較例1)的樣本，使用以下的TFT作為實驗例3-2(亦稱作實例1)的樣本，從而進行熱處理時保護層的厚度影響光照射特性的驗證。
-實驗例3-2的樣本製作-
圖19為藉由實驗例3-2的樣本製作而得的TFT 800的剖面圖。
實驗例3-2的樣本製作中，將TFT 600的厚度50nm的保護層512分成第一絕緣膜514與第二絕緣膜516二層，並在第一絕緣膜514的成膜後實施熱處理。
具體而言，如圖19所示，藉由與實驗例1-1的TFT 500相同的方法進行至源極508．汲極510的形成為止。然後，源極508．汲極510的形成後，於活性層506的露出面上，在背壓：5×10-6Pa、成膜壓力：0.4Pa、Ar：30sccm(5.07×10-2Pa．m3/s)、O2：0.3sccm(5.07×10-4Pa．m3/s)、RF：50W的條件下，藉由射頻濺鍍法成膜厚度10nm的包括Ga2O3膜的第一絕緣膜514。此外，亦可藉由使用金屬遮罩的圖案成膜進行此成膜。
接著，藉由可控制環境的電氣爐實施熱處理。將熱處理環境設為Ar(80%)與O2(20%)下1atm的氧化環境，將熱處理溫度設為400℃，將熱處理時間設為1小時。
熱處理後，於活性層506的露出面上，與第一絕緣膜514的成膜相同的條件下，藉由射頻濺鍍法成膜厚度40nm的包括Ga2O3膜的第二絕緣膜516。此外，亦可藉由使用金屬遮罩的圖案成膜進行此成膜。
藉由以上而製作實驗例3-2的TFT 800。
-光照射特性的評估-
對所製作的實驗例3-1的TFT 600與實驗例3-2的TFT 800進行Vg-Id特性或△Vth等的光照射特性的評估。此外，使用與實驗例2相同的方法進行光照射特性的評估。
圖20為表示對於實驗例3-1的TFT 600的Vg-Id特性 的量測結果的圖。圖21為表示對於實驗例3-2的TFT 800的Vg-Id特性的量測結果的圖。
圖20，亦即實驗例3-1：比較例1的TFT 600中，可知愈往波長短波長側，特性偏移變得愈大。另一方面，圖21，亦即實驗例3-2：實例1的TFT 800中，可知與TFT 600相較下，特性偏移較小。
圖22為表示對於實驗例3-1的TFT 600與實驗例3-2的TFT 800的各自的光照射時的△Vth的計算結果的圖。
由圖22可知，關於實驗例3-1：比較例1的TFT 600與實驗例3-2：實例1的TFT 800的光照射時的△Vth，波長從700nm至440nm左右彼此沒有差距，但是較440nm短波長側中，其差距變得顯著。亦即，較440nm短波長側處，與實驗例3-1：比較例1的TFT 600的△Vth相較下，實驗例3-2：實例1的TFT 800的△Vth得到顯著改善(接近0V)。
可以假設這是因為關於實驗例3-2：實例1的TFT 800的製造方法，第三步驟的熱處理時的保護層512的厚度(僅第一絕緣膜514的厚度)薄至10nm，因此氧供給至與第一絕緣膜514接觸的活性層18的界面內部而填補由於第一絕緣膜514的成膜所產生的表面缺陷。
<實驗例4：第三步驟的熱處理中的氧擴散深度的驗證>
此時，為了確認上述假設的內容，驗證藉由第三步驟的熱處理的氧化環境中的氧以與熱處理溫度的關係，擴散至保護層512或活性層506的哪個程度的深度為止。
-實驗例4的樣本製作-
實驗例4的樣本製作中，藉由與實驗例1-1的TFT 500相同的方法進行至活性層的形成為止。接著，於活性層面上不形成源極或汲極，而直接藉由與實驗例1-2相同的方法連續成膜厚度50nm的包括Ga2O3膜的保護層。然後重複這些步驟，從而準備4個樣本。
在氧穩定同位素的18O氣體(Taiyo Nippon Sanso Corporation的市售18O2氣體)的環境下，對所準備的4個樣本藉由300℃、350℃、400℃或450℃的熱處理溫度進行加熱處理。氧穩定同位素的18O具有與一般的16O實質上相同的擴散距離，且可預測向保護層或活性層進行擴散。此外，將300℃下進行熱處理的樣本稱作實驗例4-1的樣本，將350℃下進行熱處理的樣本稱作實驗例4-2的樣本，將400℃下進行熱處理的樣本稱作實驗例4-3的樣本，將450℃下進行熱處理的樣本稱作實驗例4-4的樣本。
此外，熱處理的流程與實驗例1等所說明的熱處理相同，但實驗例4中為使用氧穩定同位素的18O，因此更具體地進行說明。
圖23為表示熱處理時的系統構成1000的圖。
熱處理時的系統構成1000中，渦輪分子泵(Turbo Molecular Pump，TMP)1002經由主閥(main valve)1004而與腔體(chamber)1006連接。腔體1006內配置有加熱器1008，所述加熱器1008上配置有熱處理對象的樣本1010。然後，腔體1006進一步與真空計(vacuum gauge)1012、質量流量控制器(mass flow controller)1014、質量流量控 制器1016連接。
然後，熱處理中，首先設置樣本1010於系統構成1000的腔體1006內的加熱器1008上。然後，打開主閥1004而運作渦輪分子泵1002，對腔體1006內進行真空排氣。其次關閉主閥1004，根據18O氣體真空計而導入至0.02Pa。接著導入Ar氣體至大氣壓(0.1MPa)。其次，打開加熱器1008並以升溫速度8℃/min對樣本加熱至目標溫度且到達目標溫度後維持30分鐘。最後，關閉加熱器1008並冷卻至室溫，然後取出樣本。藉由以上完成熱處理。然後，對已擴散上述18O的樣本進行以下的SIMS分析，藉由檢測此18O而可以評估某熱處理溫度時18O元素擴散至哪個深度。
-SIMS分析-
其次，對所製作的實驗例4-1~實驗例4-4的樣本進行SIMS分析。SIMS分析中，具體而言，使用ULVAC-PHI(股)的型號：PHI ADEPT1010作為SIMS分析裝置。而且，分析環境設為一次離子種類：Cs+、一次加速電壓：3.0kV、檢測區域：56×56(μm×μm)。而且，從樣本的二次離子檢測出負極性。
圖24為表示對於實驗例4-1的樣本的SIMS分析結果的圖。圖25為表示對於實驗例4-2的樣本的SIMS分析結果的圖。圖26為表示對於實驗例4-3的樣本的SIMS分析結果的圖。圖27為表示對於實驗例4-4的樣本的SIMS分析結果的圖。
從圖24可知實驗例4-1的樣本，亦即300℃的熱處理 中，氧本身沒有擴散(混入保護層等)。其次，若觀察圖25~圖27，可知隨著熱處理溫度變高，氧的擴散距離L變長。
此時，根據圖24~圖27的分析結果，藉由各熱處理溫度求出18O/(16O+18O)的強度開始變高的深度，亦即18O(=16O)的擴散距離L(nm)，而匯整至表3。
Figure TWI615902BD00003
其次，將所求出的氧的擴散距離L與熱處理溫度T的關係繪示(plot)成圖(graph)。圖28為將所求得的氧的擴散距離L與熱處理溫度T的關係繪示而成的圖。
然後，根據圖28中的圖式(plot)算出表示氧的擴散距離L與熱處理溫度的關係的3次方的近似曲線(approximation curve)。此計算結果可得L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式。此外，「±0.1」為測定(及計算)的誤差，圖中以誤差桿(error bar)表示，為了容易觀察其誤差桿，從而較「±0.1」放大表示。
從以上結果可知，例如若將熱處理溫度為400℃的情況列舉為例，則如圖26所示，18O從氧化環境擴散至Ga2O3膜約12nm為止(成為混入狀態)。由此可知，因為實驗例 3-1中，熱處理時的保護層的厚度為50nm，根據與氧的擴散距離L的關係(12nm)，氧沒有到達活性層界面。也就是說，認為沒有修復由於保護層成膜(亦包含活性層形成的情況)所造成的活性層的表面缺陷。
另一方面，實驗例3-2中，熱處理時的保護層(第一絕緣膜514)的厚度為10nm，因此根據與氧的擴散距離L的關係(12nm)得知，氧從與第一絕緣膜514接觸的活性層界面到達2nm左右的內部為止。亦即，認為已修復由於保護層成膜(亦包含活性層形成的情況)所造成的活性層的表面缺陷。
此外，根據保護層的材料或活性層的材料，若氧的擴散距離L產生變化，則會有無法成為上述的結果之虞，因此，藉由與實驗例1-1的TFT 500相同的方法進行至活性層的形成為止，接著藉由與實驗例4相同的熱處理條件(熱處理溫度為400℃)進行熱處理，藉此製作實驗例4-5的樣本，在沒有形成保護層的狀態下直接進行SIMS分析。
圖29為表示對於實驗例4-5的樣本的SIMS分析結果的圖。
從圖29所示結果可知，18O從氧化環境朝向IGZO膜(活性層)擴散(混入)至約12nm為止。然後，可知其結果與18O從氧化環境朝向Ga2O3膜擴散至約12nm為止的實驗例4-4的情況為相同結果。因此，即便保護層或活性層的材料不同，亦認為氧的擴散距離L沒有改變。而且，藉由保護層或活性層的成膜方法亦可確認到氧的擴散距離L沒有改 變。例如，濺鍍法中，即便使用利用單一鈀材的方法或使用共濺鍍法，氧的擴散距離L亦不會改變。
而且，從以上的驗證、結論及表3所示的結果可知，第一絕緣膜514的厚度Z若滿足Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式，則可以附上如下結論：氧會到達與第一絕緣膜514接觸的活性層界面內部為止。此外，上述關係式中，不包含Z=L的原因為假設氧僅到達活性層界面，無法充分地修復活性層內部的表面缺陷。
<實驗例5：修復程度的驗證>
此時，為了確認上述假設的內容，將熱處理條件固定(熱處理溫度固定為400℃)，根據保護層(第一絕緣膜514)的厚度，藉由求出各第一絕緣膜514的厚度中的△Vth與遷移率而驗證活性層內部所存在的表面缺陷會修復至哪個程度。
-實驗例5的樣本的製作-
實驗例5的樣本的製作中，使用與實驗例3-2的樣本製作相同的方法，將第二絕緣膜516的厚度固定為20nm，僅使第一絕緣膜514的厚度變化成8nm、10nm、11nm、12nm、20nm、50nm，從而製作如圖19所示的TFT樣本。此外，將第一絕緣膜514的厚度設為8nm的樣本稱作實驗例5-1(亦稱作實例2)的樣本，將第一絕緣膜514的厚度設為10nm的樣本稱作實驗例5-2(亦稱作實例3)的樣本，將第一絕緣膜514的厚度設為11nm的樣本稱作實驗例5-3(亦稱作實例4)的樣本，將第一絕緣膜514的厚度設為12nm 的樣本稱作實驗例5-4(亦稱作比較例2)的樣本，將第一絕緣膜514的厚度設為20nm的樣本稱作實驗例5-5(亦稱作比較例3)的樣本，將第一絕緣膜514的厚度設為50nm的樣本稱作實驗例5-6(亦稱作比較例4)的樣本。
-光照射時的評估-
其次，對所製作的實驗例5-1~實驗例5-6的樣本進行Vg-Id特性的測定，求出△Vth或遷移率等而進行光照射特性的評估。此外，使用與實驗例2相同的方法進行光照射特性的評估。
圖30為表示對於實驗例5-1~實驗例5-6的樣本的光照射波長與△Vth的關係圖。
根據圖30所示的結果，若第一絕緣膜514的厚度從50nm往8nm而變得愈薄，則△Vth愈降低(改善)，然後特別的是若光照射的波長愈短，則其△Vth的改善程度愈高。
此處認為，如實驗例4所驗證，根據與氧的擴散距離L的關係(熱處理溫度400℃時為12nm)氧應該沒有到達活性層界面內部的實驗例5-4~實驗例5-6的樣本的△Vth得以改善的情況成為問題。亦即，認為根據氧化環境中的氧是否經由第一絕緣膜514而到達活性層界面內部來假設是否可以修復活性層內部的表面缺陷的情況是否有誤的這件事情成為問題。
此時，將圖30的圖式改成第一絕緣膜514的厚度Z與△Vth的關係。圖31為表示對於實驗例5-1~實驗例5-6的樣本的第一絕緣膜514的厚度Z與光照射時的△Vth的關係 圖。而且，將藉由以上評估所求得的各樣本的△Vth與遷移率的各值匯整於表4~表6。
Figure TWI615902BD00004
Figure TWI615902BD00005
Figure TWI615902BD00006
根據圖31以及表4~表6所示的結果，如實驗例4所驗證，根據與氧的擴散距離L的關係(熱處理溫度400℃時為12nm)，氧應該沒有到達活性層界面內部的實驗例5-4~實驗例5-6的樣本(第一絕緣膜514的厚度Z=12、20、50的所謂比較例2~比較例4的樣本)中，可知在其範圍內，即便第一絕緣膜514的厚度Z變薄，△Vth亦幾乎沒有改善。例如，厚度每變薄1nm，△Vth僅改善小數點第3位~第4 位的程度。然後，可知即便變化光照射的波長，亦可得到相同結論。
另一方面，將第一絕緣膜514的厚度Z為12nm設成邊界，實驗例5-1~實驗例5-3的樣本(第一絕緣膜514的厚度Z=8、10、11的所謂實例2~實例4的樣本)中，可知在其範圍內，若第一絕緣膜514的厚度Z變薄，則△Vth急劇地得到改善。厚度每變薄1nm，△Vth顯著地得到小數點第1位~第2位的程度的改善(接近0V)。特別的是在進行波長400nm以下的短波長的光照射的情況下，每1nm下，△Vth得到小數點第1位程度的改善，急劇(顯著)增加。
具體而言，在進行波長400nm的短波長的光照射的情況下，若第一絕緣膜514的厚度為12nm以上，則每1nm的△Vth的改善度僅為約0.003(V/nm)，但是若第一絕緣膜514的厚度小於12nm，則得到約0.16(V/nm)的飛躍的改善。
此外，在進行波長700nm以上的光照射的情況下，第一絕緣膜514的厚度Z在上述範圍內(Z=8、10、11)，△Vth從負值變成超過0的正值，因此得知較佳為進行波長小於700nm的光照射。
從以上的結果得知，根據與熱處理溫度T的關係，即便不調整第一絕緣膜514的厚度Z(即便厚度Z為厚)，藉由至少超過300℃的熱處理，即使並非氧化環境中的氧供給而是將第一絕緣膜514中的氧或經由第一絕緣膜514以外(側面等)的氧供給至與所述第一絕緣膜514接觸的活性層506 的界面內部，雖然亦可改善光照射時的△Vth(TFT特性的穩定化)，但其改善極小。然後，如上述提起的問題，對於以氧化環境中的氧是否經由第一絕緣膜514而到達活性層界面內部，來假設是否可以修復活性層內部的表面缺陷的情況是否有誤的這個問題，將滿足氧化環境中的氧經由第一絕緣膜514而到達活性層界面(恰好)的L=Z=12的條件的實驗例5-4：比較例2的樣本作為分界，△Vth的改善程度明顯地不同，因此達成以下結論：根據氧化環境中的氧是否經由第一絕緣膜514而到達活性層界面內部，從而是否可以充分地修復活性層內部的表面缺陷會有變化。
此外，雖然將熱處理溫度T固定在400℃，但是考慮到即使其他熱處理溫度，上述結論亦不會改變，因此最終將第一絕緣膜514的厚度設為Z(nm)、將第三步驟中的熱處理溫度設為T(℃)、進而將氧的擴散距離設為L(nm)時，若以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整第一絕緣膜514的厚度與熱處理溫度，則得到以下結論：可以將氧化環境中的氧經由第一絕緣膜而供給至活性層的表面內部，可以充分地填補由於第二步驟的成膜而受到成膜損傷的活性層的表面缺陷，且可以顯著地穩定光照射的△Vth等的元件特性。
而且，從圖31以及表4~表6所示的結果得知，較佳為將熱處理溫度T為400℃時的第一絕緣膜514的厚度Z調整為11nm以下，亦即，以滿足Z≦(L-1.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-1.0的關係式的方式調整第一 絕緣膜514的厚度與熱處理溫度。這是因為若將第一絕緣膜514的厚度在上述範圍內變薄，則△Vth得到更顯著的改善，且即便光照射的波長為360nm以上的任何波長，△Vth亦可得到超過-0.8V的改善。
進而，從圖31以及表4~表6所示的結果得知，較佳為將熱處理溫度T為400℃時的第一絕緣膜514的厚度Z調整為10nm以下，亦即，以滿足Z≦(L-2.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-2.0的關係式的方式調整第一絕緣膜514的厚度與熱處理溫度。這是因為即便光照射的波長為360nm以上的任何波長，△Vth亦可得到-0.6V以上的改善。
其次，圖32為表示對於實驗例5-1：實例2~實驗例5-6：比較例4的樣本的第一絕緣膜514的厚度Z與光照射時的遷移率的關係圖。
關於圖32以及表4~表6的遷移率，在小於420nm的短波中，與△Vth相反，將第一絕緣膜514的厚度Z為12nm時作為邊界，可知若較其變薄，則遷移率急劇惡化。此為氧經由第一絕緣膜514而供給至活性層界面內部，藉此填補作為載子而作用的活性層的表面缺陷的證據。
若如上述般遷移率的減少變得顯著，作為TFT則欠佳，因此為了迴避此遷移率的減少，將熱處理溫度400℃時的第一絕緣的厚度514調整為至少7nm以上，亦即，可知較佳為以滿足(L-5.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-5.0≦Z的關係式的方式調整第一絕緣膜514的厚度與 熱處理溫度。
而且，420nm以上的長波長中，第一絕緣膜514的厚度Z為10nm或11nm時成為遷移率急劇減少的邊界。因此，熱處理溫度400℃時調整為至少10nm以上，亦即，可知較佳為以滿足(L-2.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-2.0≦Z的關係式的方式調整第一絕緣膜514的厚度與熱處理溫度。這是因為長波長的光照射中，活性層的遷移率大致沒有變化(減少)。
而且，從即便藉由改變波長，遷移率亦沒有變化的理由可知，熱處理溫度400℃時調整為至少11nm以上，亦即，更佳為以滿足(L-1.0)=8×10-6×T3-0.0092×T2+3.6×T-468±0.1-1.0≦Z的關係式的方式調整第一絕緣膜514的厚度與熱處理溫度。
進而，若比較第一絕緣膜514成膜後立即以400℃進行熱處理的表4~表6與表示活性層形成後立即以400℃進行熱處理而未成膜第一絕緣膜514等的保護層的結果的表2，可知將第一絕緣膜514的厚度Z設為10nm而進行熱處理時的△Vth與活性層形成後立即以400℃進行熱處理時的△Vth為實質上相等。亦即，可知實質上100%填補成膜第一絕緣膜514時所生成的表面缺陷。進一步而言，可知將第一絕緣膜514的厚度Z設為8nm而進行熱處理時的△Vth比活性層形成後立即以400℃進行熱處理時的△Vth更得到改善。可以認為這是因為藉由氧供給而填補至活性層形成時所生成的表面缺陷。
<實驗例6：Zn擴散的驗證>
最後於TFT完成後，作為確認是否為使用本發明的實例的製造方法(以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整第一絕緣膜514的厚度與熱處理溫度)製作而成的TFT的手段，可以假設根據Zn的擴散的確認手段。這是因為關於成膜200nm的IGZO膜於Si未摻雜基板上的樣本，藉由升溫脫離分析而發現到IGZO中的Zn(M/Z64)在250℃以上的低溫進行擴散的事實(參照圖33)。
此時，使用SIMS分析而驗證IGZO的Zn是否擴散至與IGZO膜接觸的其他層。作為此分析的樣本，具體而言，如圖19所示，使用如下樣本：藉由與實驗例1-1的TFT 500相同的方法進行至成為活性層的IGZO膜形成為止，在源極或汲極未形成的狀態下，直接成膜成為保護層的厚度100nm的Ga2O3膜。然後，根據熱處理的有無而各自進行SIMS分析。此外，詳細的分析方法與實驗例4相同，因此省略。
圖34為表示SIMS分析的In的深度與二次離子強度的圖。圖35為表示SIMS分析的Zn的深度與二次離子強度的圖。
從圖34所示的結果可知，即便具有熱處理，IGZO膜中的In亦大致沒有擴散至Ga2O3膜。另一方面，若具有熱處理，可知IGZO膜中的Zn擴散至Ga2O3膜中。
從以上的結果可知，TFT完成後，作為確認是否為使用本發明的實例的製造方法(以滿足0<Z<L=8×10-6×T3- 0.0092×T2+3.6×T-468±0.1的關係式的方式調整第一絕緣膜514的厚度與熱處理溫度)製作而成的TFT的手段，認為根據Zn的擴散的確認手段是有效的，例如可以列舉藉由剖面TEM觀察而判定在相當於第一絕緣膜514的區域是否有表示Zn的線(包含對比度的變化)的手段等。
<實驗例7：對其他材料的關係式的適用性的驗證>
其次，對上述「即便保護層的材料不同，亦認為氧的擴散距離L沒有改變」的觀點進行驗證。亦即，即便第一絕緣膜不是Ga2O3膜，而為其他材料，例如金屬氧化物，根據圖28的上述的關係式「L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1」仍舊對上述觀點是否可以適用而進行驗證。
圖36為表示對於含有Ga2O3膜的實驗例4-3的樣本的SIMS分析結果與對於含有IGZO膜(In：Ga：Zn=1：0.9：0.7)的實驗例4-5的樣本的SIMS分析結果的圖。
而且，圖37為表示對將In、Ga、Zn的組成比為In：Ga：Zn=1.85：0.15：1、In：Ga：Zn=1：1：1、In：Ga：Zn=0.5：1.5：1的3個IGZO膜各自藉由與實驗例4-3相同的條件(其中，熱處理溫度為450℃)進行熱處理的各樣本的SIMS分析結果的圖。
進而，圖38為表示對將組成比為In：Ga：Zn=0.5：1.5：1的IGZO膜藉由與實驗例4-3相同的條件(其中，熱處理溫度為450℃)進行熱處理的樣本的SIMS分析結果與對將SiO2膜藉由與實驗例4-3相同的條件(其中，熱處理溫度為450℃)進行熱處理的樣本的SIMS分析結果的圖。
此外，使用與上述SIMS分析相同的方法進行對於圖37及圖38的各樣本的SIMS分析。
從圖36所示的SIMS分析結果可知，「Ga2O3中」的實驗資料與「IGZO中」的實驗資料之間，雖然18O/(16O+18O)的比例不同，但18O/(16O+18O)的比例開始成為定值的自表面的距離為相同。亦即，從各實驗資料可知，對於Ga2O3膜的18O(=16O)的擴散距離L與對於IGZO膜(In：Ga：Zn=1：0.9：0.7)的18O(=16O)的擴散距離L為相同的12nm。
從此實驗事實可得以下結論：Ga2O3膜與IGZO膜的氧的擴散距離L相同，且此擴散距離L以「L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1」表示。
而且，從圖37所示的SIMS分析結果可知，即使IGZO中的In、Ga、Zn的組成比變化為In：Ga：Zn=1.85：0.15：1、In：Ga：Zn=1：1：1、In：Ga：Zn=0.5：1.5：1，18O/(16O+18O)的比例開始成為定值的自表面的距離L為相同的18nm。
從此實驗事實得到以下結論：即便IGZO膜改變其組成比，氧的擴散距離L亦相同，且此擴散距離L以「L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1」表示。
進而，從圖38所示SIMS分析結果可知，「IGZO(0.5：1.5：1)」的實驗資料與「SiO2」的實驗資料之間，雖然18O/(16O+18O)的比例不同，但18O/(16O+18O)的比例開始成為定值的自表面的距離為相同。亦即，從各實驗資料可知，對於SiO2膜的18O的擴散距離L與對於IGZO膜(In：Ga： Zn=0.5：1.5：1)的18O(=16O)的擴散距離L為相同的18nm。
以上，若組合圖36~圖38全部的實驗事實，則可得到如下結論：18O，亦即氧的擴散距離L，只要是SiO2或IGZO、Ga2O3等的材料，特別是金屬氧化物，則氧的擴散距離L不會變化(沒有差別)，且上述關係式以「L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1」表示。
亦即，在Ga2O3膜中的氧的擴散距離L以「L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1」表示的情況下，可得以下結論：即便第一絕緣膜為包括Ga2O3以外的其他材料，上述關係式可直接應用。
10、30、40、50、500、600、800‧‧‧TFT
12‧‧‧基板
14‧‧‧閘極
16‧‧‧閘極絕緣層
18、506‧‧‧活性層
20、508‧‧‧源極
22、510‧‧‧汲極
24、410、514‧‧‧第一絕緣膜
26、412、516‧‧‧第二絕緣膜
28、102、202、216、512‧‧‧保護層
60、1008‧‧‧加熱器
100‧‧‧液晶顯示裝置
104‧‧‧畫素下部電極
106‧‧‧對向上部電極
108‧‧‧液晶層
110‧‧‧RGB濾光片
112、220、320‧‧‧閘極配線
112a、112b‧‧‧偏光板
114、222、322‧‧‧資料配線
116、318‧‧‧接觸孔
118、226、310‧‧‧電容器
200‧‧‧有機EL顯示裝置
40a、204‧‧‧驅動用TFT
40b、206‧‧‧開關用TFT
208‧‧‧下部電極
210、306‧‧‧上部電極
212‧‧‧有機發光層
214‧‧‧有機EL發光元件
224‧‧‧驅動配線
300‧‧‧X光感測器
302‧‧‧電荷收集用電極
304‧‧‧X光轉換層
308‧‧‧保護膜
312‧‧‧電容器用下部電極
314‧‧‧電容器用上部電極
316‧‧‧絕緣膜
400‧‧‧光電二極體
402‧‧‧基板
404‧‧‧SiO2層
406‧‧‧半導體膜
408‧‧‧梳型電極
502‧‧‧p型Si基板
504‧‧‧熱氧化膜
700‧‧‧探測台
1000‧‧‧系統構成
1002‧‧‧渦輪分子泵
1004‧‧‧主閥
1006‧‧‧腔體
1010‧‧‧樣本
1012‧‧‧真空計
1014、1016‧‧‧質量流量控制器
圖1A為本發明的實施形態的TFT，為以底閘極構造表示頂部接觸型的TFT的一例的模式圖。
圖1B為本發明的實施形態的TFT，為以底閘極構造表示底部接觸型的TFT的一例的模式圖。
圖1C為本發明的實施形態的TFT，為以頂閘極構造表示頂部接觸型的TFT的一例的模式圖。
圖1D為本發明的實施形態的TFT，為以頂閘極構造表示底部接觸型的TFT的一例的模式圖。
圖2A為底閘極構造且頂部接觸型的TFT的製造方法的一步驟圖。
圖2B為接續圖2A的TFT的製造方法的一步驟圖。
圖2C為接續圖2B的TFT的製造方法的一步驟圖。
圖2D為接續圖2C的TFT的製造方法的一步驟圖。
圖2E為接續圖2D的TFT的製造方法的一步驟圖。
圖2F為接續圖2E的TFT的製造方法的一步驟圖。
圖2G為接續圖2F的TFT的製造方法的一步驟圖。
圖3為表示本發明的光電裝置的一實施形態的液晶顯示裝置的一部分的概略剖面圖。
圖4為表示圖3所示的液晶顯示裝置的電路配線的概略構成圖。
圖5為表示本發明的光電裝置的一實施形態的主動矩陣方式的有機EL顯示裝置的一部分的概略剖面圖。
圖6為表示圖5所示的有機EL顯示裝置的電路配線的概略構成圖。
圖7為表示本發明的感測器的一實施形態的X光感測器的一部分的概略剖面圖。
圖8為表示圖7所示的X光感測器的電路配線的概略構成圖。
圖9A為本發明的實施形態的光電二極體的製造方法的一步驟圖。
圖9B為接續圖9A的光電二極體的製造方法的一步驟圖。
圖9C為接續圖9B的光電二極體的製造方法的一步驟圖。
圖9D為接續圖9C的光電二極體的製造方法的一步驟圖。
圖9E為接續圖9D的光電二極體的製造方法的一步驟圖。
圖10為藉由實驗例1-1的樣本製作而得的TFT的剖面圖。
圖11為藉由實驗例1-2的樣本製作而得的TFT的剖面圖。
圖12為表示測定Vg-Id特性時的應力流的圖。
圖13為表示實驗例1-1的TFT的Vg-Id特性的量測結果的圖。
圖14為表示實驗例1-2的TFT的Vg-Id特性的量測結果的圖。
圖15為表示用於光照射特性評估的構成的圖。
圖16為表示光照射特性評估的流程的圖。
圖17為表示對實驗例1-1的樣本進行光照射時的△Vth的計算結果的圖。
圖18為表示對藉由與實驗例1-2相同的方法成膜保護層於實驗例1-1的樣本的活性層的露出面上的樣本進行光照射時的△Vth的計算結果的圖。
圖19為藉由實驗例3-2的樣本製作而得的TFT的剖面圖。
圖20為表示對於實驗例3-1的TFT的Vg-Id特性的量測結果的圖。
圖21為表示對於實驗例3-2的TFT的Vg-Id特性的量測結果的圖。
圖22為表示對於實驗例3-1的TFT與實驗例3-2的TFT的各自的光照射時的△Vth的計算結果的圖。
圖23為表示熱處理時的系統構成的圖。
圖24為表示對於實驗例4-1的樣本的SIMS分析結果的圖。
圖25為表示對於實驗例4-2的樣本的SIMS分析結果的圖。
圖26為表示對於實驗例4-3的樣本的SIMS分析結果的圖。
圖27為表示對於實驗例4-4的樣本的SIMS分析結果的圖。
圖28為將所求得的氧的擴散距離L與熱處理溫度的關係繪示而成的圖。
圖29為表示對於實驗例4-5的樣本的SIMS分析結果的圖。
圖30為表示對於實驗例5-1~實驗例5-6的樣本的光照射波長與△Vth的關係圖。
圖31為表示對於實驗例5-1~實驗例5-6的樣本的第一絕緣膜的厚度Z與光照射時的△Vth的關係圖。
圖32為表示對於實驗例5-1~實驗例5-6的樣本的第一絕緣膜的厚度Z與光照射時的遷移率的關係圖。
圖33為表示實驗例6中的升溫脫離分析的結果的圖。
圖34為表示SIMS分析的In的深度與二次離子強度的圖。
圖35為表示SIMS分析的Zn的深度與二次離子強度的圖。
圖36為表示對於含有Ga2O3膜的實驗例4-3的樣本的SIMS分析結果與對於含有IGZO膜(In：Ga：Zn=1：0.9：0.7)的實驗例4-5的樣本的SIMS分析結果的圖。
圖37為表示對將In、Ga、Zn的組成比為In：Ga：Zn=1.85：0.15：1、In：Ga：Zn=1：1：1、In：Ga：Zn=0.5：1.5：1的3個IGZO膜各自藉由與實驗例4-3相同的條件(其中，熱處理溫度為450℃)進行熱處理的各樣本的SIMS分析結果的圖。
圖38為表示對將組成比為In：Ga：Zn=0.5：1.5：1的IGZO膜藉由與實驗例4-3相同的條件(其中，熱處理溫度為450℃)進行熱處理的樣本的SIMS分析結果與對將SiO2膜藉由與實驗例4-3相同的條件(其中，熱處理溫度為450℃)進行熱處理的樣本的SIMS分析結果的圖。
10‧‧‧TFT
12‧‧‧基板
14‧‧‧閘極
16‧‧‧閘極絕緣層
18‧‧‧活性層
20‧‧‧源極
22‧‧‧汲極
24‧‧‧第一絕緣膜
26‧‧‧第二絕緣膜
28‧‧‧保護層

Claims (23)

  1. 一種半導體元件的製造方法，包括：第一步驟，成膜半導體膜，所述半導體膜將氧化物半導體作為主體；第二步驟，所述第一步驟後，於所述半導體膜的面上成膜第一絕緣膜；第三步驟，所述第二步驟後，在氧化環境中進行熱處理；第四步驟，所述第三步驟後，於所述第一絕緣膜的面上成膜第二絕緣膜；以及第五步驟，所述第四步驟後，在氧化環境下以比所述第三步驟中的熱處理溫度低的溫度進行熱處理，其中於所述第二步驟與所述第三步驟時，將所述第一絕緣膜的厚度設為Z(nm)、將所述第三步驟中的熱處理溫度設為T(℃)、將朝向所述第一絕緣膜及所述半導體膜中的氧的擴散距離設為L(nm)時，以滿足0<Z<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中於所述第二步驟與所述第三步驟時，以滿足Z≦L-1.0的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
  3. 如申請專利範圍第2項所述的半導體元件的製造方法，其中 於所述第二步驟與所述第三步驟時，以滿足Z≦L-2.0的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
  4. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中於所述第二步驟與所述第三步驟時，以滿足L-5.0≦Z的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
  5. 如申請專利範圍第1項或第2項所述的半導體元件的製造方法，其中於所述第二步驟與所述第三步驟時，以滿足L-2.0≦Z的關係式的方式調整所述第一絕緣膜的厚度與所述熱處理溫度。
  6. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中於所述第二步驟時，將所述第一絕緣膜的厚度Z調整為2nm以上。
  7. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中於所述第二步驟與所述第四步驟時，使用產生電漿的成膜法成膜所述第一絕緣膜及所述第二絕緣膜。
  8. 如申請專利範圍第7項所述的半導體元件的製造方法，其中於所述第二步驟中，比所述第四步驟中的成膜降低成膜 速度且降低電漿電位，或者增加成膜壓力。
  9. 如申請專利範圍第7項所述的半導體元件的製造方法，其中於所述第二步驟中，以20nm/min以下的成膜速度成膜所述第一絕緣膜。
  10. 如申請專利範圍第7項所述的半導體元件的製造方法，其中於所述第二步驟中，以比所述第四步驟中成膜所述第二絕緣膜的成膜時間短的成膜時間成膜所述第一絕緣膜。
  11. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中於所述第一步驟中，以所述半導體膜的厚度成為5nm以上的方式進行成膜。
  12. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中所述第五步驟的熱處理溫度為100℃以上。
  13. 如申請專利範圍第12項所述的半導體元件的製造方法，其中所述第五步驟的熱處理溫度為300℃以上。
  14. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中於所述第四步驟中，成膜比所述第一絕緣膜厚度大的所述第二絕緣膜。
  15. 如申請專利範圍第1項至第3項中任一項所述的半 導體元件的製造方法，其中所述氧化物半導體為含有In、Ga及Zn中的至少1種的非晶質氧化物。
  16. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中將所述第三步驟中的所述熱處理溫度設為小於600℃。
  17. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中於所述第二步驟中，於所述半導體膜的面上全面成膜所述第一絕緣膜。
  18. 如申請專利範圍第1項至第3項中任一項所述的半導體元件的製造方法，其中所述第二絕緣膜的構成材料含有金屬；以及所述第一絕緣膜含有所述第二絕緣膜的構成材料的至少一部分的金屬與所述半導體膜的構成材料的至少一部分的金屬兩者。
  19. 一種場效電晶體的製造方法，包括：電極形成步驟，形成閘極、源極及汲極；以及非電極形成步驟，在所述電極形成步驟前或所述電極形成步驟之間，使用如申請專利範圍第1項至第18項中任一項所述的半導體元件的製造方法成膜作為活性層的所述半導體膜以及作為所述半導體膜的保護層或閘極絕緣層的所述第一絕緣膜及所述第二絕緣膜。
  20. 如申請專利範圍第19項所述的場效電晶體的製造 方法，其中所述電極形成步驟與所述非電極形成步驟是以所述閘極成為底閘極型的順序進行，並且將所述第一絕緣膜及所述第二絕緣膜作為所述半導體膜的保護層而進行成膜。
  21. 如申請專利範圍第20項所述的場效電晶體的製造方法，其中所述第一絕緣膜與所述第二絕緣膜的厚度的合計為30nm以上。
  22. 如申請專利範圍第19項至第21項中任一項所述的場效電晶體的製造方法，其中所述電極形成步驟中所述源極及所述汲極的形成是以所述源極及所述汲極成為頂部接觸型的方式，在所述第一步驟與所述第二步驟之間進行，並且將所述源極及所述汲極的厚度設為Y時，以滿足0<Y<L=8×10-6×T3-0.0092×T2+3.6×T-468±0.1的關係式的方式調整所述源極及所述汲極的厚度與所述熱處理溫度。
  23. 如申請專利範圍第19項至第21項中任一項所述的場效電晶體的製造方法，其中所述電極形成步驟中所述源極及所述汲極的形成是以所述源極及所述汲極成為底部接觸型的方式，在所述第一步驟前進行。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
JP2014109589A (ja) 2012-11-30 2014-06-12 Panasonic Liquid Crystal Display Co Ltd 表示装置の製造方法
KR101339082B1 (ko) 2013-02-25 2013-12-09 김동철 습식 플라즈마 열처리 장치 및 이를 이용한 산화물 반도체 박막트랜지스터의 제조 방법
TWI472782B (zh) * 2013-04-10 2015-02-11 Inotera Memories Inc 半導體裝置之檢測方法以及半導體裝置之檢測系統
JP6429540B2 (ja) * 2013-09-13 2018-11-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW201601220A (zh) * 2014-06-20 2016-01-01 中華映管股份有限公司 薄膜電晶體及其製造方法
CN105810746B (zh) 2014-12-31 2019-02-05 清华大学 N型薄膜晶体管
CN105810792B (zh) 2014-12-31 2018-05-22 清华大学 发光二极管
CN105810587B (zh) 2014-12-31 2019-07-12 清华大学 N型薄膜晶体管的制备方法
CN105810748B (zh) 2014-12-31 2018-12-21 清华大学 N型薄膜晶体管
CN105810747B (zh) 2014-12-31 2018-11-30 清华大学 N型薄膜晶体管
CN105810785B (zh) 2014-12-31 2018-05-22 清华大学 发光二极管
CN105810586B (zh) * 2014-12-31 2018-10-02 清华大学 N型薄膜晶体管的制备方法
CN105810749B (zh) 2014-12-31 2018-12-21 清华大学 N型薄膜晶体管
CN105810788B (zh) 2014-12-31 2018-05-22 清华大学 发光二极管
KR20170109237A (ko) * 2015-02-04 2017-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
WO2018053774A1 (en) * 2016-09-23 2018-03-29 Shenzhen Xpectvision Technology Co.,Ltd. Packaging of semiconductor x-ray detectors
CN106356323A (zh) * 2016-11-28 2017-01-25 广东技术师范学院 一种二极管制作用酸洗设备
WO2019117092A1 (ja) * 2017-12-11 2019-06-20 サムコ株式会社 シクロオレフィンポリマーと金属の接合方法、バイオセンサの製造方法、および、バイオセンサ
KR102550633B1 (ko) 2018-05-04 2023-07-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
CN108766972B (zh) * 2018-05-11 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
CN110660864A (zh) * 2018-06-29 2020-01-07 山东大学苏州研究院 一种高频半导体薄膜场效应管及其制备方法
KR102304800B1 (ko) * 2019-12-17 2021-09-24 한양대학교 산학협력단 Igo 채널층 기반의 메모리 장치 및 그 제조방법
KR20210085942A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133179A1 (en) * 2009-12-08 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP4752927B2 (ja) 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US8865516B2 (en) 2009-06-29 2014-10-21 Sharp Kabushiki Kaisha Oxide semiconductor, thin film transistor array substrate and production method thereof, and display device
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104681447A (zh) 2009-09-04 2015-06-03 株式会社半导体能源研究所 半导体器件的制造方法
EP2494601A4 (en) * 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2011068033A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011068025A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133179A1 (en) * 2009-12-08 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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Publication number Publication date
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