KR20150080613A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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마사시 오노
마사히로 다카타
아츠시 다나카
마사유키 스즈키
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후지필름 가부시키가이샤
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Abstract

본 발명은, 전기적으로 안정적인 활성층을 갖는 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명은, 게이트 전극을 형성하는 공정과, 게이트 절연막을 형성하는 공정과, In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층을 형성하는 공정과, 아모르퍼스 산화물 반도체층에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시킨 활성층을 형성하는 공정과, 소스 전극 및 드레인 전극을 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법 및 그 응용을 제공한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING SAME}
본 발명은, 박막 트랜지스터 및 그 제조 방법, 결정성 산화물 반도체 박막 및 그 제조 방법, 표시 장치, 그리고 X 선 센서에 관한 것이다.
최근, In, Ga, Zn 및 O 를 함유하는 In-Ga-Zn-O 계 (이하, InGaZnO 로 약기하는 경우가 있다) 의 산화물 반도체막을 채널층 (활성층) 에 사용한 박막 트랜지스터 (Thin film transistor：TFT) 의 연구·개발이 활발하다. 상기 산화물 반도체막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 나아가 가시광에 투명하다는 점에서, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 투명 박막 트랜지스터를 형성하는 것이 가능하다.
여기서, 표 1 에 각종 트랜지스터 특성의 이동도, 프로세스 온도 등의 비교표를 나타낸다.
Figure pct00001
채널층에 폴리실리콘을 사용한 박막 트랜지스터는, 100 ㎠/Vs 정도의 이동도를 얻는 것이 가능하지만, 프로세스 온도가 450 도 이상으로 매우 높기 때문에, 유리 등의 내열성이 높은 기판밖에 형성할 수 없고, 저렴함, 대면적, 플렉시블화에는 적합하지 않다.
또, 채널층에 아모르퍼스 실리콘을 사용한 박막 트랜지스터는 300 도 정도의 비교적 저온에서 형성 가능하기 때문에, 기판의 선택성은 폴리실리콘에 비해 넓지만, 겨우 1 ㎠/Vs 정도의 이동도밖에 얻어지지 않아, 고정세한 디스플레이 용도에는 적합하지 않다.
한편, 저온 성막이라는 관점에서는, 채널층에 유기 반도체를 사용한 박막 트랜지스터는 100 도 이하에서의 형성이 가능하기 때문에, 내열성이 낮은 플라스틱 필름 기판 등을 사용한 플렉시블 디스플레이 용도 등으로의 응용이 기대되고 있지만, 이동도는 아모르퍼스 실리콘과 동일한 정도의 결과밖에 얻어지지 않는다.
InGaZnO 와 같은 산화물 반도체계에서는 아모르퍼스 상태라 하더라도 높은 이동도가 얻어지지만, 한편으로 추가적인 이동도 향상·특성 안정성 향상을 위해서, 산화물 반도체를 결정화시킨 것이 기재된 문헌도 산견된다 (일본 특허공보 제4164562호, 및, K. Nomura 등 저,「Amorphous Oxide Semiconductors for High-Performance Flexible Thin-Film Transistors」Japanese Journal of Applied Physics, Vol.45 4303-4308 2006년, 참조).
예를 들어, 반도체 특성 (이동도 및 시간 경과나 구동 스트레스에 대한 특성 안정성) 의 향상을 위한 프로세스로서 결정화 프로세스를 도입하는 경우, 일본 특허공보 제4164562호, 및, K. Nomura 등 저,「Amorphous Oxide Semiconductors for High-Performance Flexible Thin-Film Transistors」Japanese Journal of Applied Physics, Vol.45 4303-4308 2006년에서는, 매우 높은 프로세스 온도 (600 ℃ 이상) 를 필요로 하고 있다. 또, 일본 특허공보 제4164562호와 같이 기판과의 격자 정합이 잡힌 에피택셜막의 실현을 목표로 한 경우에는, 초기층의 성막이나 기판의 스텝 추가 등 더욱 번잡한 프로세스가 필요하다.
본 발명은, 아모르퍼스 (비정질) InGaZnO (이하, a-InGaZnO 라고 기재하는 경우가 있다) 등의 아모르퍼스 산화물 반도체가 저온에서 결정화되고, 전기적으로 안정적인 결정성 산화물 반도체막의 제조 방법, 및 아모르퍼스 산화물 반도체가 저온에서 결정화되고, 전기적으로 안정적인 활성층을 갖는 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
또, 본 발명은, 저온에서 제조할 수 있고, 전기적으로 안정적인 결정성 산화물 반도체 박막, 박막 트랜지스터, 표시 장치, 및 X 선 센서를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 이하의 발명이 제공된다.
＜1＞ 게이트 전극을 형성하는 공정과,
게이트 절연막을 형성하는 공정과,
In, Ga, Zn, 및 Sn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층을 형성하는 공정과,
아모르퍼스 산화물 반도체층에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시킨 활성층을 형성하는 공정과,
소스 전극 및 드레인 전극을 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
＜2＞ 아모르퍼스 산화물 반도체층이, In, Ga, 및 Zn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하는 ＜1＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜3＞ 아모르퍼스 산화물 반도체층이, In, Ga, 및 Zn 을 함유하는 ＜2＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜4＞ 활성층이, (In1-xGax)2O3(ZnO)m 으로 나타내는 조성 (단, 0 ≤ x ≤ 1, m 은 1 이상 5 이하) 의 결정상을 포함하는 ＜1＞ ∼ ＜3＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜5＞ 활성층이, InGaO3(ZnO)m 으로 나타내는 조성 (단, m 은 1 이상 5 이하) 의 결정상을 포함하는 ＜1＞ ∼ ＜3＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜6＞ 아모르퍼스 산화물 반도체층에 전압을 인가했을 때의 전류 밀도가 6.7 × 10-4 A/㎠ 이상인 ＜1＞ ∼ ＜5＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜7＞ 아모르퍼스 산화물 반도체층에 전압을 인가할 때, 아모르퍼스 산화물 반도체층의 온도를 실온 이상 결정화 온도 이하로 제어하면서 아모르퍼스 산화물 반도체층을 결정화시키는 ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜8＞ 아모르퍼스 산화물 반도체층에 전압을 인가할 때, 아모르퍼스 산화물 반도체층의 온도를 실온 이상 250 ℃ 이하로 제어하면서 아모르퍼스 산화물 반도체층을 결정화시키는 ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜9＞ 소스 전극 및 드레인 전극을 형성하는 공정의 후에, 소스 전극 및 드레인 전극 사이에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시키는 ＜1＞ ∼ ＜8＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜10＞ In, Ga, Zn, 및 Sn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하고, 층상의 결정상과 그레인상의 결정상을 갖는 결정성 산화물 반도체막.
＜11＞ In, Ga, Zn, 및 O 를 함유하는 ＜10＞ 에 기재된 결정성 산화물 반도체막.
＜12＞ InGaO3(ZnO)m 으로 나타내는 조성 (단, m 은 1 이상 5 이하) 의 결정상을 포함하는 ＜11＞ 에 기재된 결정성 산화물 반도체막.
＜13＞ In, Ga, Zn, 및 Sn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체막을 형성하는 공정과,
아모르퍼스 산화물 반도체막에 전압을 인가함으로써 아모르퍼스 산화물 반도체막의 적어도 일부를 결정화시키는 공정을 포함하는 결정성 산화물 반도체막의 제조 방법.
＜14＞ ＜1＞ ∼ ＜9＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법에 의해 제조된 박막 트랜지스터.
＜15＞ ＜10＞ ∼ ＜12＞ 중 어느 하나에 기재된 결정성 산화물 박막을 활성층으로서 구비한 박막 트랜지스터.
＜16＞ ＜14＞ 또는 ＜15＞ 에 기재된 박막 트랜지스터를 구비한 표시 장치.
＜17＞ ＜14＞ 또는 ＜15＞ 에 기재된 박막 트랜지스터를 구비한 X 선 센서.
본 발명에 의하면, a-InGaZnO 등의 아모르퍼스 산화물 반도체가 저온에서 결정화되고, 전기적으로 안정적인 결정성 산화물 반도체막의 제조 방법, 및 아모르퍼스 산화물 반도체가 저온에서 결정화되고, 전기적으로 안정적인 활성층을 갖는 박막 트랜지스터의 제조 방법이 제공된다.
또, 본 발명에 의하면, 저온에서 제조할 수 있고, 전기적으로 안정적인 결정성 산화물 반도체 박막, 박막 트랜지스터, 표시 장치, 및 X 선 센서가 제공된다.
도 1 은, 본 발명에 의해 제조할 수 있는 박막 트랜지스터에 대해 4 개의 구성을 모식적으로 나타내는 단면도이다.
도 2 는, 전자 디바이스의 제조 공정에 있어서 박막 트랜지스터를 제조하는 공정의 일례를 나타내는 도면이다.
도 3 은, 전자 디바이스의 제조 공정에 있어서 박막 트랜지스터를 제조한 후의 공정의 일례를 나타내는 도면이다.
도 4 는, 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 5 는, 도 4 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 6 은, 실시형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 7 은, 도 6 의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 8 은, 실시형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 9 는, 도 8 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 10 은, 전압 인가 실험으로 제조한 샘플의 모식도이다.
도 11 은, 실시예에 있어서의 펄스 전류의 인가 방법을 나타내는 도면이다.
도 12 는, 전압 인가 시간과 전압값의 관계를 나타내는 도면이다.
도 13 은, 실시예 1 에 있어서의 산화물 반도체층의 전압 인가 영역의 단면을 배율을 바꿔 나타내는 TEM 화상이다.
도 14 는, 실시예 2 에 있어서의 산화물 반도체층의 전압 인가 영역의 단면을 나타내는 TEM 화상이다.
도 15 는, 비교예 1 에 있어서의 산화물 반도체층의 단면을 나타내는 TEM 화상이다.
도 16 은, 실시예 3 에 있어서의 산화물 반도체층의 전자선 회절 패턴을 나타내는 도면이다.
도 17 은, 비교예 2 에 있어서의 산화물 반도체층의 전자선 회절 패턴을 나타내는 도면이다.
도 18 은, InGaZnO 아모르퍼스 산화물 반도체를 어닐에 의해 결정화한 경우의 단면 TEM 화상이다.
이하, 첨부의 도면을 참조하면서, 본 발명에 대해 구체적으로 설명한다. 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 붙히고, 적절히 설명을 생략한다. 또, 이하의 설명에 있어서, 「∼」를 사용하여 나타낸 범위는, 상한 하한의 양방의 수치를 포함한 범위를 나타내고 있다.
본 발명에 의한 박막 트랜지스터 (TFT) 의 제조 방법은, 게이트 전극을 형성하는 공정과, 게이트 절연막을 형성하는 공정과, In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층을 형성하는 공정과, 아모르퍼스 산화물 반도체층에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시킨 활성층을 형성하는 공정과, 소스 전극 및 드레인 전극을 형성하는 공정을 포함하여 구성되어 있다.
통상적으로 상기와 같은 아모르퍼스 산화물 반도체를 결정화시키기 위해서는 고온 어닐이 필요해지는데, 본 발명에서는 열적인 에너지의 부여가 아니라, 전기적인 에너지를 아모르퍼스 산화물 반도체에 부여함으로써 결정화를 일으킨다. 전기적인 에너지가 줄 열에 의해 국소적으로 열 에너지로 변화할 가능성은 있지만, 원리적으로 기판 온도가 실온이라 하더라도 아모르퍼스 산화물 반도체를 결정화시키는 것이 가능하다.
이하, 본 발명에 의한 박막 트랜지스터의 제조 방법에 대해 박막 트랜지스터의 구성과 함께 설명한다.
먼저, 본 발명에 의해 제조하는 TFT 의 소자 구조에 대해 설명한다. 본 발명에 의해 제조하는 TFT 는, 게이트 전극의 위치에 기초한, 이른바 보텀 게이트형 (역스태거 구조라고도 불린다) 및 탑 게이트형 (스태거 구조라고도 불린다) 중 어느 양태여도 된다. 탑 게이트형이란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때에, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이고, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다.
또, 활성층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」이라고 한다) 의 접촉 부분에 기초하여, 이른바 탑 콘택트형, 보텀 컨택트형 중 어느 양태여도 된다. 보텀 컨택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되고, 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이고, 탑 컨택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되고, 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
또한, 본 발명에 관련된 TFT 는, 상기 이외에도 여러 가지 구성을 취하는 것이 가능하고, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
도 1(A) ∼ 도 1(D) 는, 본 발명의 제 1 ∼ 제 4 실시형태의 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다. 도 1(A) ∼ 도 1(D) 의 각 박막 트랜지스터 (1, 2, 3, 4) 에 있어서, 공통의 요소에는 동일한 부호를 붙이고 있다.
본 발명의 실시형태에 관련된 박막 트랜지스터 (1, 2, 3, 4) 는, 모두 기판 (11) 상에, 산화물 반도체층 (활성층) (12) 과, 소스 전극 (13) 과, 드레인 전극 (14) 과, 게이트 절연막 (15) 과, 게이트 전극 (16) 을 갖고 구성되어 있다.
도 1(A) 에 나타내는 제 1 실시형태의 박막 트랜지스터 (1) 는, 탑 게이트-탑 컨택트형의 트랜지스터이고, 도 1(B) 에 나타내는 제 2 실시형태의 박막 트랜지스터 (2) 는, 탑 게이트-보텀 컨택트형의 트랜지스터이고, 도 1(C) 에 나타내는 제 3 실시형태의 박막 트랜지스터 (3) 는, 보텀 게이트-탑 컨택트형의 트랜지스터이고, 도 1(D) 에 나타내는 제 4 실시형태의 박막 트랜지스터 (4) 는, 보텀 게이트-보텀 컨택트형의 트랜지스터이다.
도 1(A) ∼ 도 1(D) 에 나타내는 실시형태에서는, 게이트 전극 (16), 소스 전극 (13), 및 드레인 전극 (14) 의 산화물 반도체층 (12) 에 대한 배치가 상이하지만, 동일 부호를 붙이고 있는 각 요소의 기능은 동일하고, 동일한 재료를 적용할 수 있다. 이하, 적절히, 도 1(A) 에 나타내는 TFT (1) 를 대표예로 하여 각 구성 요소 및 제조 공정에 대해 상세히 서술한다.
(기판)
박막 트랜지스터 (1) 를 형성하기 위한 기판 (11) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다.
기판 (11) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (11) 으로는, 유리, YSZ (Yttria-Stabilized Zirconia；이트륨 안정화 지르코늄) 등의 무기 재료, 수지나 수지 복합 재료 등으로 이루어지는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 이루어지는 기판이 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 (Silicone) 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지로 이루어지는 기판, 이미 기술한 합성 수지 등과 산화규소 입자의 복합 플라스틱 재료로 이루어지는 기판, 이미 기술한 합성 수지 등과 금속 나노 입자, 무기 산화물 나노 입자 혹은 무기 질화물 나노 입자 등의 복합 플라스틱 재료로 이루어지는 기판, 이미 기술한 합성 수지 등과 카본 섬유 혹은 카본 나노 튜브의 복합 플라스틱 재료로 이루어지는 기판, 이미 기술한 합성 수지 등과 유리 플레이크, 유리 파이버 혹은 유리 비즈의 복합 플라스틱 재료로 이루어지는 기판, 이미 기술한 합성 수지 등과 점토 광물 혹은 운모 파생 결정 구조를 갖는 입자의 복합 플라스틱 재료로 이루어지는 기판, 얇은 유리와 이미 기술한 어느 합성 수지 사이에 적어도 1 개의 접합 계면을 갖는 적층 플라스틱 기판, 무기층과 유기층 (이미 기술한 합성 수지) 을 교대로 적층함으로써, 적어도 1 개 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 이루어지는 기판, 스테인리스 기판 또는 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어, 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 형성된 알루미늄 기판 등을 사용할 수 있다.
또한, 수지 기판으로는, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공 성, 저통기성, 및 저흡습성이 우수한 것이 바람직하다. 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
기판 (11) 의 두께는 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판 (11) 의 두께가 50 ㎛ 이상이면, 기판 자체의 평탄성이 보다 향상된다. 기판 (11) 의 두께가 500 ㎛ 이하이면, 기판 자체의 가요성이 보다 향상되고, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다. 기판 (11) 을 구성하는 재료에 의해, 충분한 평탄성 및 가요성을 갖는 두께는 상이하기 때문에, 기판 재료에 따라 그 두께를 설정할 필요가 있지만, 대체로 그 범위는 50 ㎛ 이상 500 ㎛ 이하의 범위가 된다.
InGaZnO 계의 아모르퍼스 산화물 반도체와 격자 정합이 잡힌 단결정 기판 (ZnO 나 YSZ 등) 을 사용한 경우에는, 기판 계면에서 아모르퍼스 산화물 반도체와 기판 결정면이 정합된 에피택셜막의 형성을 기대할 수 있다.
한편으로, 본 발명의 결정화 프로세스는 원리적으로 실온에서도 적용 가능하기 때문에, 일반적으로 200 ℃ 정도에서도 열팽창·수축을 나타내기 쉬운 가요성을 갖는 수지를 사용한 경우에는, 플렉시블한 박막 트랜지스터와, 그것을 구비한 전자 디바이스의 제조가 가능해진다.
(활성층)
활성층 (12) 은, In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 결정성의 산화물 반도체막에 의해 구성되어 있다. 활성층 (12) 은, In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층을 형성하는 공정과, 아모르퍼스 산화물 반도체층에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시킨 활성층을 형성하는 공정을 거쳐 제조된다. 이하, 활성층 (12) 을 제조하는 각 공정에 대해 구체적으로 설명한다.
-아모르퍼스 산화물 반도체층 형성 공정-
먼저, 기판 (11) 상에 In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체막을 형성한다. 아모르퍼스 산화물 반도체막은, In, Ga, 및 Zn 중 적어도 1 종을 함유하는 것이 바람직하고, In, Ga, 및 Zn 을 함유하는 것이 보다 바람직하며, 나아가서는 후술하는 결정화 공정에 의해 결정화된 산화물 반도체막 (활성층) 이 (In1-xGax)2O3(ZnO)m 으로 나타내는 조성 (단, 0 ≤ x ≤ 1, m 은 1 이상 5 이하) 의 결정상을 포함하는 것이 바람직하고, 특히, InGaO3(ZnO)m 으로 나타내는 조성의 결정상을 포함하고, 또한 m 은 1 이상 5 이하인 것이 바람직하다. 본 발명자들의 실험에 의하면, InGaO3(ZnO)m 의 조성에 있어서 m 이 작은 값인 쪽이 쉽게 결정화되는 상황을 볼 수 있고, m = 1 에서는 특히 양호한 결정상이 얻어지기 때문에, m = 1 인 것이 보다 바람직하다. m 이 5 이하이면, 그레인 사이즈 (결정 입경) 가 큰 상태에서 결정화되기 쉽고, m 이 1 이면, 특히 양호한 결정상이 얻어진다.
또, InGaZnO 계에서는 In 함유율이 높은 쪽이 반도체막으로서 높은 이동도를 얻기 쉽기 때문에, 이동도의 관점에서도 m 은 5 이하인 것이 바람직하다.
또, 아모르퍼스 산화물 반도체막이 Zn 을 함유하는 경우, Zn 의 일부를, 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반되는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다.
예를 들어, 유기 EL (유기 일렉트로 루미네선스) 소자에 사용되는 청색 발광층은 파장λ = 450 ㎚ 정도에 피크를 갖는 브로드한 발광을 나타내는 점에서, 만일 InGaZnO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 갖는 경우에는, 트랜지스터의 임계값 시프트가 일어난다는 문제가 발생한다. 따라서, 특히 유기 EL 구동용에 사용되는 박막 트랜지스터로는, 활성층 (채널층) 에 사용하는 재료의 밴드 갭이 보다 큰 것이 바람직하다.
산화물 반도체층의 캐리어 밀도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 밀도를 증가시키고자 할 때에는, 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (Ti, Zr, Hf, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체막의 구성 원소수가 증가하기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서 불리하다는 점에서, 산소 농도 (산소 결손량) 에 의해 캐리어 밀도를 제어하는 것이 바람직하다.
아모르퍼스 산화물 반도체막의 형성 방법으로는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등의 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 또한, 저온에서 성막할 수 있는 관점에서는, 스퍼터링법이 바람직하다.
활성층 (12) 이 되는 아모르퍼스 산화물 반도체막의 막두께 (총 막두께) 는 10 ㎚ ∼ 200 ㎚ 정도인 것이 바람직하다.
아모르퍼스 산화물 반도체막을 성막한 후, 아모르퍼스 산화물 반도체막을 활성층 (12) 의 형상으로 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산용액에 의해 에칭함으로써 활성층 (12) 이 되는 패턴을 형성한다.
-결정화 공정-
In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층을 형성한 후, 아모르퍼스 산화물 반도체층에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시킨다.
아모르퍼스 산화물 반도체층에 전압을 인가하는 방법은, 아모르퍼스 산화물 반도체의 적어도 일부를 결정화시킬 수 있으면 특별히 한정되지 않는다. 예를 들어, 아모르퍼스 산화물 반도체층에 접속한 전극이 형성된 상태로 전극을 통하여 전압을 인가해도 되고, 단침과 같은 것으로 아모르퍼스 산화물 반도체층에 직접 컨택트하여 전압을 인가해도 된다.
아모르퍼스 산화물 반도체층에 전압을 인가하여 결정화하는 공정은, 아모르퍼스 산화물 반도체층을 형성하는 공정 후이면 어느 단계에서 실시해도 되고, 이 단계에서 예를 들어 단침을 사용하여 전기적인 신호를 산화물 반도체층에 인가하여 결정화를 일으켜도 되고, 소스·드레인 전극을 형성하고 나서 전기적인 신호를 인가해도 된다. 소스·드레인 전극 사이에 전압을 인가하여 아모르퍼스 산화물 반도체층을 결정화시킬 수 있다.
전기적인 신호를 부여하는 수법은 정상적으로 전압을 인가해도 되고, 펄스와 같이 시간적으로 변조된 신호를 보내도 된다.
결정화 공정에서는, 아모르퍼스 산화물 반도체층에 전압을 인가했을 때의 전류 밀도가 6.7 × 10-4 A/㎠ 이상인 것이 바람직하다. 에너지가 높고, 보다 큰 전류를 흘리는 쪽이 결정화를 일으키기 쉽기 때문이다. 단, 줄 열에 의한 과도한 발열이나, 대전류에 의한 활성층의 특성 열화 (격자 결함, 트랩의 생성 등에 의함) 를 방지하는 관점에서, 아모르퍼스 산화물 반도체층에 전압을 인가한 때의 전류 밀도는 1 × 10-1 A/㎠ 이하인 것이 바람직하다.
또, 아모르퍼스 산화물 반도체층에 전압을 인가할 때, 아모르퍼스 산화물 반도체층의 온도를 실온 (20 ℃) 이상 결정화 온도 이하의 사이에서 제어하면서 활성층을 결정화시키는 것이 바람직하고, 아모르퍼스 산화물 반도체층의 온도를 실온 이상 250 ℃ 이하의 사이에서 제어하는 것이 더욱 바람직하다. 또한, 예를 들어 InGaZnO 계의 아모르퍼스 산화물 반도체층이면, 결정화 온도는 600 ℃ 정도이다.
아모르퍼스 산화물 반도체층의 온도를 제어함으로써, 산화물 반도체층의 전기 전도성을 변화시키는 것이 가능하다. 예를 들어, 실온시의 전기 전도성보다 높은 전기 전도성을 부여시키면 (전기적인 저항을 낮게 하면), 전압을 인가하기 쉬워진다. 또, 250 ℃ 이하이면, 플렉시블 기판 등의 저온 프로세스가 필요한 기판 상에서도 아모르퍼스 산화물 반도체층의 결정화가 가능하다.
예를 들어, InGaZnO 등의 산화물 반도체막에서는, 산화물 반도체막의 온도를 실온 이상 250 ℃ 이하로 제어함으로써, 막 중의 수분이 탈리하여 깊은 갭 내 준위가 감소함으로써, 막으로서의 저항값이 현격히 크게 감소한다. 250 ℃ 를 초과하는 온도에서는 저항값이 증대하는 효과를 볼 수 있고, 300 ℃ 이상에서는 어느 정도의 저항값으로 수속된다. 따라서, 전기 전도성 제어의 관점에서, 산화물 반도체층의 온도 제어는 실온부터 250 ℃ 이하에서 실시하는 것이 바람직하다.
또한, 본 발명에 있어서, 아모르퍼스 산화물 반도체층에 전압을 인가할 때에 가열하는 것은, 직접적인 결정화의 요인은 되지 않지만, 열적 에너지에 의해 결정화를 촉진시키는 효과도 있는 것으로 추정된다.
아모르퍼스 산화물 반도체층에 전압을 인가할 때, 아모르퍼스 산화물 반도체층의 온도 제어의 방법은 특별히 한정되지 않고, 예를 들어 핫 플레이트와 같은 기판 전체의 온도를 제어하는 수법이어도 되고, 램프 가열이나 복사 등에 의해 아모르퍼스 산화물 반도체층의 표면으로부터 온도를 상승시키는 수법이어도 된다.
활성층 (12) 은, 전술한 결정화 공정의 결과로서 형성된 In, Ga, Zn, Sn 중 적어도 1 종의 원소를 함유하는 결정성 산화물 반도체막으로서, 활성층 (12) 내에 상이한 결정상을 갖고, 층상의 결정상과 그레인상 (입상) 의 결정상을 포함하는 것이 바람직하다.
산화물 반도체층이 결정상인지의 여부, 혹은 본 발명의 박막 트랜지스터의 제조 방법에 있어서 산화물 반도체층이 결정화되었는지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되면, 산화물 반도체층이 결정상인 것을 확인할 수 있다.
또, 산화물 반도체층 내에 상이한 결정상이 존재하고 있는지의 여부는, 예를 들어 단면 TEM 측정을 실시함으로써 확인할 수 있다. 아울러 전자선 회절 패턴을 취득함으로써, 격자 상태에 관한 정보를 얻는 것도 가능하다.
본 발명에 의한 박막 트랜지스터의 제조 방법에서는, 산화물 반도체층의 캐리어 농도 제어도 중요하다. 산화물 반도체층의 캐리어 농도의 제어는 금속 원소의 조성 변조에 의해 실시하는 것 외에, 성막시의 산소 분압 제어에 의해서도 실시할 수 있다.
산소 농도의 제어는, 산화물 반도체막의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그에 따라 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그에 따라 전계 효과 이동도의 증대를 기대할 수 있다. 또, 예를 들어, 산화물 반도체막의 성막 후에 산소 라디칼이나 오존을 조사하는 처리를 실시하는 것에 의해서도 막의 산화를 촉진시켜, 막 중의 산소 결손량을 저감시키는 것이 가능하다.
또, 본 발명의 박막 트랜지스터의 제조 방법에서는, 아모르퍼스 산화물 반도체층의 결정화 공정과는 별도로 열처리 공정 (포스트 어닐 프로세스) 을 추가해도 된다. 열처리 온도가 400 ℃ 이상이면, 광 조사 안정성을 매우 높게 하는 것이 가능하고, 예를 들어 420 ㎚ 의 광 조사에 대한 임계값 시프트량의 절대값｜ΔVth｜≤ 0.5 V, 나아가서는｜ΔVth｜ ≤ 0.3 V 를 달성할 수도 있다.
열처리 공정에서는, 분위기 전체에 포함되는 수분 함유량이 노점 온도 환산으로 -36 ℃ 이하 (절대 습도 0.21 g/m-3 이하) 의 건조 분위기하에서 어닐하는 것이 바람직하다. 건조 분위기 하에서의 어닐을 실시함으로써, 습윤 분위기 (대기 중 등) 하에서의 어닐을 실시한 경우와 비교하여 광 안정성을 높일 수 있다.
(소스·드레인 전극)
소스 전극 (13) 및 드레인 전극 (14) 은 모두 높은 도전성을 갖는 것이면 특별히 제한 없고, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막을 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 은 모두 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등의 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
소스 전극 (13) 및 드레인 전극 (14) 을 상기 금속에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 100 ㎚ 이하로 하는 것이 보다 바람직하다.
(게이트 절연막)
활성층 (12) 과 게이트 전극 (16) 사이에 배치되는 게이트 절연막 (15) 으로는, 높은 절연성을 갖는 것이 바람직하고, SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들의 화합물을 적어도 2 개 이상 포함하는 절연막 등으로 구성할 수 있다.
게이트 절연막 (15) 은 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등의 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해서 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면, 구동 전압의 상승을 초래한다. 게이트 절연막 (15) 의 두께는, 재질에 따라 다르기도 하지만, 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하고, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.
(게이트 전극)
게이트 전극 (16) 으로는, 높은 도전성을 갖는 것이면 특별히 제한 없고, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
게이트 전극 (16) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등의 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
게이트 전극 (16) 을 상기 금속에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 200 ㎚ 이하로 하는 것이 보다 바람직하다.
다음으로, 본 발명에 의해, 보텀 게이트-탑 컨택트형의 박막 트랜지스터를 구비한 전자 디바이스를 제조하는 방법의 일례에 대하여, 도 2 및 도 3 을 참조하면서 설명한다. 또한, 각 부의 구성 재료, 두께 등은 전술한 바와 같고, 이하의 설명에서는 적절히 생략한다.
기판 (11) 을 준비하고, 기판 (11) 을 세정 및 건조한 후 (도 2(A)), 게이트 전극 (16) 을 형성한다. 구체적으로는, 전극막 (16A) 을 성막 후 (도 2(B)), 에칭 또는 리프트 오프법에 의해 소정의 게이트 전극 (16) 의 형상으로 패터닝한다 (도 2(C)). 이 때, 게이트 전극 (16) 및 게이트 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.
이어서, 게이트 절연막 (15A), 아모르퍼스 산화물 반도체막 (a-InGaZnO) (12A), 에칭 스토퍼막 (17A) 을 연속 성막한다 (도 2(D)). 여기서 에칭 스토퍼막 (17A) 은 기본적으로는 절연막이고, 절연성이나 수증기, 산소 투과율이 낮은 것인 것이 바람직하다. 구체적으로는 SiO2, SiNx 등의 금속 산화물 또는 금속 질화물인 것이 바람직하다.
그 후, 에칭 스토퍼막 (17A) 을 패터닝하여 산화물 반도체막 (12A) 상의 소스·드레인 전극이 되는 영역을 노출시킴과 동시에, 채널이 되는 부분의 바로 위 부위만을 덮도록 에치 스토퍼층 (17) 을 형성한다 (도 2(E)).
이어서, 아모르퍼스 산화물 반도체막 (12A) 을, 후술하는 소스·드레인 전극간의 도통을 가능하게 하는 활성층 (12) 의 형상으로 패터닝한다 (도 2(F)). 여기서 아모르퍼스 산화물 반도체막 (12A) 의 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산용액에 의해 에칭함으로써 패턴을 형성한다.
또한, 게이트 절연막 (15a) 을 패터닝한다 (도 2(G)).
이어서, 소스·드레인 전극을 형성하기 위한 금속막 (18) 을 성막한 후 (도 2(H)), 금속막 (18) 을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝한다 (도 2(I)). 이로써, 활성층 (12) 을 개재하여 도통 가능한 소스·드레인 전극 (13, 14) 을 형성한다. 이 때, 소스·드레인 전극 (13, 14) 및 이들 전극 (13, 14) 에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
소스·드레인 전극 (13, 14) 을 형성한 후, 에치 스토퍼층 (17) 상에 추가로 채널 보호막을 형성해도 된다.
그 후, 층간 절연막 (20A) 을 성막하고 (도 3(A)), 층간 절연막 (20) 을 패터닝함으로써 컨택트홀 (19) 을 형성한다 (도 3(B)).
층간 절연막 (20) 상에 화소 전극층 (21A) 을 성막하고 (도 3(C)), 화소 전극층 (21A) 의 패터닝에 의해 화소 전극 (21) 을 형성한다 (도 3(D)).
최종적으로 포스트 어닐 처리함으로써 산화물 반도체를 활성층 (12) 으로 한 박막 트랜지스터가 얻어진다 (도 3(E)).
상기 공정을 거쳐 박막 트랜지스터를 제조하는 경우, 산화물 반도체층의 결정화 공정인 전압 인가 처리는, 아모르퍼스 산화물 반도체층 (12) 이 형성된 후이면 어느 타이밍이어도 되고, 소스·드레인 전극 (13, 14) 을 통하여 전압을 인가하는 것이 바람직하다. 소스·드레인 전극 형성 후 (도 2(I)), 소스·드레인 전극간에 전압을 인가해도 되고, 컨택트홀 형성 후 (도 3(B)), 화소 전극 형성 후 (도 3(C)), 또는 포스트 어닐 처리 후 (도 3(D)) 여도 된다. 또한, 포스트 어닐 처리에 의해 TFT 어레이의 면내 특성의 균일화를 도모하기 위해서, 결정화 공정을 실시한 후에 포스트 어닐 처리를 실시하는 것이 바람직하다.
아모르퍼스 산화물 반도체층의 결정화 공정은, 반도체층이 산화물 반도체인 점에서, 산소를 함유하는 분위기에서 실시하는 것이 바람직하다. 특히 대기 중에서 실시함으로써 산화물 반도체층의 산소 결함을 크게 증대시키지 않고, 또한 대기 중의 수분이 막 중에 일부 들어오게 됨으로써 산화물 반도체층의 격자 결함을 저감시키는 것도 가능하다.
또, 대기 중에서 실시함으로써, 분위기 제어가 필요한 전용의 설비를 도입할 필요가 없어, 저비용화도 가능하다.
또, 산화물 반도체에서는 가열에 수반되는 막 중 수분 탈리에 의해 막저항이 현격히 크게 변화하기 때문에, 예를 들어 a-InGaZnO 에서는, 기판의 온도를 예를 들어 150 ℃ ∼ 250 ℃ 정도로 제어함으로써 전기 전도도를 높이는 것이 가능하고, 게이트 전압 인가에 의해 채널 영역을 온 상태로 하지 않아도 결정화에 충분한 전류가 흐르는 것을 메리트로서 들 수 있다.
본 발명에 의해 제조되는 박막 트랜지스터의 용도는 특별히 한정되는 것은 아니지만, 예를 들어 전기 광학 장치로서의 표시 장치 (액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 에 있어서의 구동 소자로서 바람직하다.
또한, 본 발명에 의해 제조되는 박막 트랜지스터는, 수지 기판을 사용한 저온 프로세스로 제조 가능한 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
본 발명의 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는, 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또한, 여기서 말하는 「특성」이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
＜액정 표시 장치＞
도 4 에, 본 발명에 의해 제조되는 박막 트랜지스터를 구비한 표시 장치의 일 실시형태인 액정 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 5 에 그 전기 배선의 개략 구성도를 나타낸다.
도 4 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 탑 게이트-보텀 컨택트형의 박막 트랜지스터 (1) 와, 박막 트랜지스터 (1) 의 패시베이션층 (54) 으로 보호된 게이트 전극 (16) 상에 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 사이에 있는 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (1) 의 기판 (11) 측 및 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성이다.
또, 도 5 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 게이트 배선 (51) 과 교차하는 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과 데이터 배선 (52) 의 교차부 부근에 박막 트랜지스터 (1) 가 구비되어 있다.
박막 트랜지스터 (1) 의 게이트 전극 (16) 은 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (1) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또, 박막 트랜지스터 (1) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 컨택트홀 (19) 을 통하여 (컨택트홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 전기적으로 접속되어 있다. 이 화소 하부 전극 (55) 은, 접지된 대향 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.
도 4 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트형의 박막 트랜지스터 (1) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명에 의해 제조되는 박막 트랜지스터는 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정세, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해져, 대화면화에도 적합하다. 또, 전압 인가에 의해 저온에서 결정화된 활성층 (산화물 반도체층) (12) 은 특성 시프트가 적기 때문에, 게이트 전압을 저감시킬 수 있고, 나아가서는 표시 장치의 소비 전력을 저감시킬 수 있다.
또, 본 발명에 의하면, 활성층 (12) 을 구성하는 In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층은, 비교적 저온에서의 성막이 가능하고, 전압 인가에 의해 저온에서 결정화시킬 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고, 플렉시블한 액정 표시 장치를 제공할 수도 있다.
＜유기 EL 표시 장치＞
본 발명에 의해 제조되는 TFT 를 구비한 표시 장치의 일 실시형태로서, 액티브 매트릭스 방식의 유기 EL 표시 장치에 대하여, 도 6 에 그 일부분의 개략 단면도를 나타내고, 도 7 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 메리트가 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선수와 주사선당의 발광 시간은 반비례한다. 그 때문에 고정세화, 대화면화가 곤란해지고 있다. 엑티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선수를 증가시킬 수 없다는 문제는 없기 때문에 고정세화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (6) 는, 탑 게이트-탑 컨택트형의 박막 트랜지스터가, 패시베이션층 (61a) 를 구비한 기판 (60) 상에, 구동용 TFT (1a) 및 스위칭용 TFT (1b) 로서 각각 구비되어 있다. 박막 트랜지스터 (1a, 1b) 상에는 하부 전극 (62) 및 상부 전극 (63) 사이에 끼워진 유기 발광층 (64) 으로 이루어지는 유기 발광 소자 (65) 를 구비하고, 상면도 패시베이션층 (61b) 에 의해 보호된 구성으로 되어 있다.
또, 도 7 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (6) 는, 서로 평행한 복수의 게이트 배선 (66) 과, 게이트 배선 (66) 과 교차하는 서로 평행한 데이터 배선 (67) 및 구동 배선 (68) 을 구비하고 있다. 여기서 게이트 배선 (66) 과 데이터 배선 (67), 구동 배선 (68) 은 전기적으로 절연되어 있다. 스위칭용 박막 트랜지스터 (1b) 의 게이트 전극 (16b) 은, 게이트 배선 (66) 에 접속되어 있고, 스위칭용 박막 트랜지스터 (1b) 의 소스 전극 (13b) 은 데이터 배선 (67) 에 접속되어 있다. 또, 스위칭용 박막 트랜지스터 (1b) 의 드레인 전극 (14b) 은 구동용 박막 트랜지스터 (1a) 의 게이트 전극 (16a) 에 접속됨과 함께, 콘덴서 (69) 를 사용함으로써 구동용 박막 트랜지스터 (1a) 를 온 상태로 유지한다. 구동용 박막 트랜지스터 (1a) 의 소스 전극 (13a) 은 구동 배선 (68) 에 접속되고, 드레인 전극 (14a) 는 유기 EL 발광 소자 (65) 에 접속된다.
도 6 에 나타낸 본 실시형태의 유기 EL 장치에 있어서도, 탑 게이트형의 박막 트랜지스터 (1a, 1b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명에 의해 제조되는 박막 트랜지스터는 높은 이동도를 갖기 때문에, 저소비 전력으로 또한 고품위인 표시가 가능해진다. 또, 본 발명에 의하면, 활성층을 구성하는 In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층은, 비교적 저온에서의 성막이 가능하고, 전압 인가에 의해 저온에서 결정화시킬 수 있기 때문에 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 6 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (63) 을 투명 전극으로서 탑 이미션형으로 해도 되고, 하부 전극 (62) 및 TFT (1a, 1b) 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
＜X 선 센서＞
도 8 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 9 에 그 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 X 선 센서 (7) 는 기판 (11) 상에 형성된 박막 트랜지스터 (1) 및 캐패시터 (70) 와, 캐패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비하여 구성된다. 박막 트랜지스터 (1) 상에는 패시베이션막 (75) 이 형성되어 있다.
캐패시터 (70) 는 캐패시터용 하부 전극 (76) 과 캐패시터용 상부 전극 (77) 사이에 절연막 (78) 을 끼운 구조로 되고 있다. 캐패시터용 상부 전극 (77) 은 절연막 (78) 에 형성된 컨택트홀 (79) 을 통하여, 박막 트랜지스터 (1) 의 소스 전극 (13) 및 드레인 전극 (14) 중 어느 일방 (도 8 에 있어서는 드레인 전극 (14)) 과 접속되어 있다.
전하 수집용 전극 (71) 은, 캐패시터 (70) 에 있어서의 캐패시터용 상부 전극 (77) 상에 형성되어 있고, 캐패시터용 상부 전극 (77) 에 접하고 있다. X 선 변환층 (72) 은 아모르퍼스 셀렌으로 이루어지는 층이고, 박막 트랜지스터 (1) 및 캐패시터 (70) 를 덮도록 형성되어 있다. 상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있고, X 선 변환층 (72) 에 접하고 있다.
도 9 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에 박막 트랜지스터 (1) 가 구비되어 있다.
박막 트랜지스터 (1) 의 게이트 전극 (16) 은 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (1) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또, 박막 트랜지스터 (1) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 또한 이 전하 수집용 전극 (71) 은 접지된 대향 전극 (76) 과 함께 캐패시터 (70) 를 구성하고 있다.
본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 8 중, 상부 (상부 전극 (73) 측) 로부터 조사되고, X 선 변환층 (72) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (70) 에 축적되고, 박막 트랜지스터 (1) 를 순차 주사함으로써 판독 출력된다.
본 발명의 X 선 센서는, 온 전류가 높고, 신뢰성이 우수한 박막 트랜지스터 (1) 를 구비하기 때문에, S/N 이 높고, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광다이나믹 레인지의 화상이 얻어진다.
특히 본 발명의 X 선 디지털 촬영 장치는, 정지 화면 촬영만 가능한 것이 아니라, 동영상에 의한 투시와 정지 화면의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다.
또, 활성층 (12) 을 구성하는 In, Ga, Zn, 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층은, 비교적 저온에서의 성막이 가능하고, 전압 인가에 의해 저온에서 결정화시킬 수 있기 때문에, 수지 기판을 사용한 플렉시블한 X 선 센서로 할 수도 있다.
또한, 도 8 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들의 실시예에 의해 전혀 한정되는 것은 아니다.
본 발명자들은, 전압을 인가함으로써 아모르퍼스 산화물 반도체층이 결정화되는 것을 이하와 같은 실험을 실시함으로써 실증하였다.
＜산화물 반도체층의 전압 인가에 의한 결정화＞
도 10 에 나타내는 구성을 갖는 시료 (평가용 TFT) 를 하기 공정에 의해 제조하였다.
단결정 YSZ 기판 (111) 상에 전극 간격 500 ㎛ 전극 폭 1 ㎜ 의 Au 전극을 성막하고, 전압 인가용의 전극 (113, 114) 으로 하였다. 그 위에 InGaZnO 막 (112) 을 150 ㎚ 스퍼터 성막하였다. 스퍼터 성막시의 성막 압력은 0.42 ㎩, 산소/아르곤 분압은 0.05/30 으로 하였다. 조성은 In：Ga：Zn = 1：1：1 (실시예 1) 과 1：1：5 (실시예 2) 로 하였다. 이것은 결정화한 경우의 InGaZnO 를 InGaO3(ZnO)m 으로 기재했을 때의 m = 1 과 5 의 경우에 상당한다.
다음으로 시료에 정전류를 흘려 결정화를 시도하였다. 전류원 및 전압계로서 Keithley 사의 SMU-237 (소스 메이저 유닛) 을 사용하고, 도 11 에 나타내는 바와 같이, ±100 ㎃ (전류 밀도 6.7 × 10-4 A/㎠ 에 상당) 의 펄스 전류를 200 ㎳ 의 펄스 간격으로 인가하였다. 펄스간의 인터벌은 1 s 로 하였다.
이와 같이 펄스 전류는, 전압을 인가한 상태를 계속하면서, 10 초에 1 회 전압 측정을 실시하여, 산화물 반도체의 상태 변화를 검출하였다. 그 결과를 도 12 에 나타낸다. 도 12 로부터, 실시예 1 (In：Ga：Zn = 1：1：1, m = 1) 의 경우에는 전압 인가 후 2000 s 정도에서, 실시예 2 (In：Ga：Zn = 1：1：5, m = 5) 의 경우에는 10000 s 정도에서 전압값의 변극점이 생기고 있는 것을 알 수 있다.
이와 같은 산화물 반도체층의 상태 변화로 생각되는 전압값의 변화가 생긴 후에 전압 인가를 멈추고, 단면 TEM 화상의 측정을 실시하였다. 실시예 1 의 TEM 화상을 도 13 에, 실시예 2 의 TEM 화상을 도 14 에 나타낸다.
또, 실시예 1 과 동일한 샘플 제조을 실시한 것으로, 전압을 인가하고 있지 않은 상태 (비교예 1) 의 단면 TEM 화상을 도 15 에 나타낸다.
도 13, 도 14 에 나타내는 바와 같이 전압 인가함으로써 명료한 결정화 영역이 발생되어 있는 것을 알 수 있다.
실시예 1, 2 에서는, 어느 것도 활성층 전체가 결정화되어 있다고 생각되는 격자 이미지가 관측되었다. 그레인 사이즈가 크고, 보다 가지런히 결정화되어 있는 모습이 관측된 점에서, Zn 함유율을 감소시킨 m = 1 의 쪽이 보다 균일성이 높은 결정화막이 얻어지는 것을 알 수 있었다. m = 5 의 경우에는 보다 결정 입경이 작은 미결정을 포함하는 막이 되어 있다. 또, m = 1 의 경우에는 표면에 층상의 결정상이 존재하고, 내부에 그레인 형상의 결정상이 존재하고 있는 것을 알 수 있다.
한편, 전류 통전을 실시하지 않은 비교예 1 에서는 격자 이미지는 전혀 관측되지 않고, 아모르퍼스 상태인 것을 알 수 있었다.
상기의 실험으로부터, 아모르퍼스 산화물 반도체막에 전류를 인가함으로써 열 에너지를 부여하지 않고 결정화를 일으킬 수 있는 것이 분명해졌다.
실시예 1 과 비교예 1 의 막에 대해, 결정 상태에 대해 상세하게 평가하기 위해, 전자선 회절 패턴의 취득을 실시하였다. 그 결과를 각각 도 16, 도 17 에 나타낸다. 도 16 으로부터, 실시예 1 에서는 표면의 결정상과 중앙 부분의 비교적 균일한 결정상 부분에서는 격자 간격이 상이한 결정으로 되어 있는 것을 알 수 있다. 한편, 도 17 에 나타내는 바와 같이 비교예 1 에서는 결정성의 회절 패턴은 관측되지 않았다. 즉 이와 같은 전압 인가에 의한 결정화로 얻어지는 막은, 표면의 층상 결정과 내부의 그레인상 결정과 같이 상이한 결정상의 혼합으로 이루어지는 것이 나타났다.
＜산화물 반도체층을 기상 성막법으로 형성한 InGaZnO-TFT 의 전기 특성 평가＞
기판으로서 고농도 p 형 도핑 Si 기판을 준비하였다. 기판 상에는 100 ㎚ 의 열산화 SiO2 가 피복되어 있고, 기판 자체가 게이트 전극, 열산화 SiO2 막이 게이트 절연막으로서 작용한다. 그 위에, 스퍼터링법을 사용하여 하기의 금속 조성의 InGaZnO 막을 50 ㎚ 성막하였다. 성막 조건은, 성막시 압력 0.4 ㎩, 아르곤 분압/산소 분압 = 30/0.15 로 하였다.
그 후 메탈 마스크를 통한 스퍼터링법에 의해 Ti/Au (10 ㎚/40 ㎚) 전극을 형성하였다. 이로써 평가용의 TFT 를 제조하였다.
TFT 제조 후, 전류원 및 전압계로서 Keithley 사의 SMU-237 (소스 메이저 유닛) 을 사용하고, ±100 V (전류 밀도 6.7 × 10-4 A/㎠ 에 상당) 의 펄스 전류를 200 ㎳ 의 펄스 간격으로 인가함으로써 활성층의 결정화를 실시하였다. 펄스간의 인터벌은 1 s 로 하였다.
이어서, 대기 중에서의 어닐에는 머플로, 건조 산소 중에서의 어닐에는 산소 분압 제어 관상로를 사용하여 표 2 에 나타내는 조건으로 포스트 어닐 처리를 실시하였다.
전기 특성의 평가에는 반도체 파라미터·애널라이저 4156C (애질런트 테크노로지사 제조) 를 사용하고, 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시하였다.
Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 로 고정시키고, 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인하고, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다.
이동도에 대해서는, 드레인 전압 (Vd) 을 10 V 로 고정시킨 상태에서 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인하여 측정한, 포화 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하였다.
구동 안정성에 관해서는, 게이트 전압을 15 V, 드레인 전압을 10 V 로 고정시키고, 1 시간의 전류 구동 스트레스를 인가한 후에 트랜지스터 특성을 측정하여, 초기 특성과의 임계값의 시프트량을 산출하였다.
광 안정성 ΔVth 의 평가에 대해서는, 420 ㎚, 10 ㎼/㎠ 의 강도의 모노크롬광을 10 분간 TFT 에 조사하고, 동일하게 초기 특성으로부터의 임계값 시프트량을 산출함으로써 실시하였다.
산화물 반도체의 Zn 조성 또는 포스트 어닐 조건을 변경한 것에 대하여, 상기 평가를 실시하였다.
또, 비교예로서, 결정화 처리를 실시하지 않았던 것과, 어닐에 의해 결정화한 것에 대해서도 동일하게 평가를 실시하였다.
상기 평가 결과를 표 2 에 나타낸다.
Figure pct00002
먼저, 실시예 3 과 비교예 2 의 비교로부터, 전압 인가에 의한 결정화 공정을 도입함으로써 구동 안정성을 크게 높이는 것이 가능한 것을 알 수 있다.
또, 실시예 3, 4, 5 의 비교로부터, m 이 큰 (Zn 함유율이 큰) 경우에는 이동도가 저하되는 현상이 보였다. 이것은 InGaZnO 에서는, 주전도는 In 의 5 s 궤도가 담당하고 있다는 점, m 이 큰 경우에는 그레인 사이즈가 작은 (10 ㎚ 이하) 미결정이 발생하여 입계 부위가 증가한다는 점에서, 전기 전도성이 저하되는 것이 예상된다. 즉 이동도의 관점에서 m 은 3 이상인 것이 바람직하다.
또, 실시예 6, 7 과 같이 포스트 어닐 처리 온도를 400 ℃ 이상으로 하면, 광 안정성을 향상시키는 것이 가능해지고, 광 안정성 향상의 효과는 상대 습도가 1 ％ 이하의 건조 산소 중에서 실시한 경우가 보다 크다.
또한, 어닐에 의해 결정화를 실시한 비교예 3 의 TFT 에서는, 전기 특성은 양호하지만, 600 ℃ 에서의 어닐을 실시하기 때문에, 수지 기판 등 내열성이 낮은 기판을 사용할 수 없다.
활성층이 InGaZnO 계로 결정화된 경우, 그 결정상은 이하와 같이 나타내어진다.
(In1-xGax)2O3(ZnO)m
InGaZnO 에 있어서 In 과 Ga 는 모두 3 가이고, 동일한 결정 구조에 있어서 그 비율은 변화될 수 있다. 예를 들어, 실시예 8, 9 는 각각 x = 0.4, 0.6 인 경우에 상당하는데, 이 경우에서도 전류 인가에 의한 결정화는 발생하고, 또한 높은 전기 특성을 가지면서, 양호한 특성 안정성을 나타내고 있는 것을 알 수 있다. 따라서 본 발명에 있어서 상기 조성식에 따르는 결정상을 갖고 있으면, 높은 전기 특성과 양호한 특성 안정성을 실현할 수 있다.
＜InZnO 계 도포형 TFT 의 평가＞
이하의 수법으로 활성층을 도포형 InZnO 로 한 경우의 TFT 를 제조하였다.
먼저, 기판으로서 고농도 p 형 도핑 Si 기판을 준비하였다. 기판 상에는 100 ㎚ 의 열산화 SiO2 가 피복되어 있고, 기판 자체가 게이트 전극, 열산화 SiO2 막이 게이트 절연막으로서 작용한다. 그 위에, 이하의 수법으로 산화물 반도체층을 형성하였다.
아세트산아연 2 수화물 1.32 g, 인듐이소프로폭시 5.79 g 를 칭량하여, 디에틸에탄올아민 100 ㎖ 중에서 150 ℃ 의 온도에서 교반하여, 담황색의 금속 알콕시드 원료액 (막으로 했을 때의 금속 조성비가 In：Zn = 7：2 가 된다) 을 얻었다.
열산화막이 형성된 p-type 실리콘 기판 상에, 금속 알콕시드 원료액을 3000 rpm 의 회전 속도로 스핀 코트한 후, 5 분간 자연 건조시키는 공정을 2 회 반복함으로써 막두께 70 ㎚ 의 산화물 전구체막을 제조하였다.
얻어진 산화물 전구체막을 박스로에서 450 ℃ 에서 1 시간 열처리를 실시하였다. 산화물 전구체막의 소성에 의해, 최종적인 산화물 반도체층의 막두께는 대략 50 ㎚ 가 되었다.
그 후, 전자선 증착 장치에서 Ti/Au (10 ㎚/40 ㎚) 를 메탈 마스크 성막함으로써 소스·드레인 전극을 형성하였다.
이상에 의해, 도포법에 의해 형성한 InZnO 층을 활성층으로 한 채널 길이 180 ㎛, 채널 폭 1 ㎜ 의 보텀 게이트형 박막 트랜지스터를 얻었다.
전술한 바와 동일한 수법으로 결정화 공정을 실시한 TFT 를 실시예 10, 결정화 공정을 실시하지 않은 TFT 를 비교예 4 로 하여, 전기 특성의 평가 및 구동 안정성의 평가를 실시하였다. 결과를 하기 표 3 에 나타낸다.
Figure pct00003
표 3 에 나타내는 바와 같이, InZnO 계 도포형 TFT 의 경우도, 전압 인가에 의해 활성층을 결정화한 경우에는 결정화하지 않는 경우에 비해 전기 특성이 우수한 것을 알 수 있다.
＜어닐에 의해 결정화한 산화물 반도체층의 결정 상태의 평가＞
아모르퍼스 InGaZnO 층에 대하여, 어닐 (1000 ℃, 1 시간) 을 실시한 경우의 단면 TEM 화상을 도 18 에 나타낸다. 이 경우, 그레인상의 다결정만이 형성되어, 그레인간의 공극이 큰 것을 알 수 있다.
한편, 아모르퍼스 산화물 반도체층을 전압 인가에 의해 결정화한 수법에서는, 도 13, 도 14 에 보여지는 바와 같이, 층상의 결정상과 그레인상의 결정상으로 이루어지는 결정성 반도체가 원리적으로는 실온에서 얻어지고, 그레인간의 공극이 거의 없는 치밀한 막이 형성되어 있다. 본 발명의 수법을 사용한 경우, 활성층 내의 전기 전도도가 높은 영역에, 기판에 수평 방향으로 전류가 집중하여 흐르기 때문에, 전기 전도도가 높은 영역을 선택적으로 층상으로 결정화 (＋ 그 이외의 부분의 그레인) 할 수 있다고 추측된다. 층상의 결정화 부분에는 도 18 에 나타내는 바와 같은 명료한 입계는 없고, 만일 층상 부분이 주전도를 담당하는 영역이면 (다결정화의 후에도) 높은 전도 특성을 유지할 수 있다고 추측된다.
이상의 설명에서는, In-Ga-Zn-O 계 또는 In-Zn-O 계의 산화물 반도체층을 형성하는 경우에 대해 주로 설명했지만, 이것에 한정되지 않고, In-Ga-O, In-Sn-O, In-Sn-Zn-O, In-Ga-Sn-O, In-O 등의 산화물 반도체층을 형성하는 경우에도 본 발명을 적용할 수 있다.

Claims (17)

  1. 게이트 전극을 형성하는 공정과,
    게이트 절연막을 형성하는 공정과,
    In, Ga, Zn, 및 Sn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체층을 형성하는 공정과,
    상기 아모르퍼스 산화물 반도체층에 전압을 인가함으로써 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시킨 활성층을 형성하는 공정과,
    소스 전극 및 드레인 전극을 형성하는 공정을 포함하는, 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 아모르퍼스 산화물 반도체층이, In, Ga, 및 Zn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하는, 박막 트랜지스터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 아모르퍼스 산화물 반도체층이, In, Ga, 및 Zn 을 함유하는, 박막 트랜지스터의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 활성층이, (In1-xGax)2O3(ZnO)m 으로 나타내는 조성 (단, 0 ≤ x ≤ 1, m 은 1 이상 5 이하) 의 결정상을 포함하는, 박막 트랜지스터의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 활성층이, InGaO3(ZnO)m 으로 나타내는 조성 (단, m 은 1 이상 5 이하) 의 결정상을 포함하는, 박막 트랜지스터의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 아모르퍼스 산화물 반도체층에 전압을 인가했을 때의 전류 밀도가 6.7 × 10-4 A/㎠ 이상인, 박막 트랜지스터의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 아모르퍼스 산화물 반도체층에 전압을 인가할 때, 상기 아모르퍼스 산화물 반도체층의 온도를 실온 이상 결정화 온도 이하로 제어하면서 상기 아모르퍼스 산화물 반도체층을 결정화시키는, 박막 트랜지스터의 제조 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 아모르퍼스 산화물 반도체층에 전압을 인가할 때, 상기 아모르퍼스 산화물 반도체층의 온도를 실온 이상 250 ℃ 이하로 제어하면서 상기 아모르퍼스 산화물 반도체층을 결정화시키는, 박막 트랜지스터의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 소스 전극 및 드레인 전극을 형성하는 공정의 후에, 상기 소스 전극 및 드레인 전극 사이에 전압을 인가함으로써 상기 아모르퍼스 산화물 반도체층의 적어도 일부를 결정화시키는, 박막 트랜지스터의 제조 방법.
  10. In, Ga, Zn, 및 Sn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하고, 층상의 결정상과 그레인상의 결정상을 갖는, 결정성 산화물 반도체막.
  11. 제 10 항에 있어서,
    In, Ga, Zn, 및 O 를 함유하는, 결정성 산화물 반도체막.
  12. 제 11 항에 있어서,
    InGaO3(ZnO)m 으로 나타내는 조성 (단, m 은 1 이상 5 이하) 의 결정상을 포함하는, 결정성 산화물 반도체막.
  13. In, Ga, Zn, 및 Sn 으로 이루어지는 군에서 선택되는 적어도 1 종의 원소를 함유하는 아모르퍼스 산화물 반도체막을 형성하는 공정과,
    상기 아모르퍼스 산화물 반도체막에 전압을 인가함으로써 상기 아모르퍼스 산화물 반도체막의 적어도 일부를 결정화시키는 공정을 포함하는, 결정성 산화물 반도체막의 제조 방법.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 박막 트랜지스터의 제조 방법에 의해 제조된, 박막 트랜지스터.
  15. 제 10 항 내지 제 12 항 중 어느 한 항에 기재된 결정성 산화물 박막을 활성층으로서 구비한, 박막 트랜지스터.
  16. 제 14 항 또는 제 15 항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
  17. 제 14 항 또는 제 15 항에 기재된 박막 트랜지스터를 구비한, X 선 센서.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051652B (zh) * 2014-06-19 2016-08-24 上海和辉光电有限公司 一种柔性薄膜晶体管
EP3125296B1 (en) * 2015-07-30 2020-06-10 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
WO2017037564A1 (en) * 2015-08-28 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, transistor, and semiconductor device
JP6351868B2 (ja) * 2015-10-29 2018-07-04 三菱電機株式会社 薄膜トランジスタ基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5713777A (en) * 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
JPH05190570A (ja) * 1992-01-17 1993-07-30 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法
KR100930362B1 (ko) * 2002-11-04 2009-12-08 엘지디스플레이 주식회사 다결정 실리콘막 형성방법과 이를 포함한박막트랜지스터의 제조방법
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
TW200739731A (en) * 2006-03-03 2007-10-16 Jae-Sang Ro Method for crystallization of amorphous silicon by joule heating
JP5324118B2 (ja) * 2008-04-02 2013-10-23 富士フイルム株式会社 無機膜およびその製造方法並びに半導体デバイス
JP2010283233A (ja) * 2009-06-05 2010-12-16 Sharp Corp 半導体装置、この半導体装置の製造方法、前記半導体装置を備えた画素アレイ基板、前記半導体装置を備えたセンシング素子アレイ基板、表示パネル、インプットパネル、表示装置、携帯機器、ｘ線検査装置、及びレントゲン装置
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101073542B1 (ko) * 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20110074327A (ko) * 2009-12-24 2011-06-30 주식회사 엔씰텍 다결정 실리콘 박막 제조장치 및 제조방법
JP2011159697A (ja) * 2010-01-29 2011-08-18 Dainippon Printing Co Ltd 薄膜トランジスタ搭載基板、その製造方法及び画像表示装置
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
JP5773354B2 (ja) * 2011-02-22 2015-09-02 国立研究開発法人産業技術総合研究所 透明導電膜の製造方法及び透明導電膜

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