KR101905898B1 - 박막 트랜지스터 및 그 제조 방법, 그리고 그 박막 트랜지스터를 구비한 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법, 그리고 그 박막 트랜지스터를 구비한 장치 Download PDF

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Abstract

저온에서 제작 가능하고, 높은 전계 효과 이동도를 나타내는 박막 트랜지스터를 얻는다.
(해결 수단) 산화물 반도체층으로 이루어지는 활성층을 구비한 박막 트랜지스터에 있어서, 활성층 (12) 이, 게이트 전극측으로부터 막 두께 방향으로 제 1 전자 친화력 (χ1) 을 갖는 제 1 영역 (A1), 제 1 전자 친화력 (χ1) 보다 작은 제 2 전자 친화력 (χ2) 을 갖는 제 2 영역 (A2) 을 포함하고, 제 1 영역 (A1) 을 우물층, 제 2 영역 (A2) 과 게이트 절연막 (15) 을 장벽층으로 하는 우물형 포텐셜을 구성하는 것으로 한다. 여기서, 활성층 (12) 을, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층으로 이루어지는 것으로 하고, 제 2 영역 (A2) 의 b/(a + b) 를 제 1 영역 (A1) 의 b/(a + b) 보다 크게 한다.

Description

박막 트랜지스터 및 그 제조 방법, 그리고 그 박막 트랜지스터를 구비한 장치{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE SAME, AND DEVICE HAVING THE THIN FILM TRANSISTOR}
본 발명은, 산화물 반도체막을 구비한 박막 트랜지스터 및, 그 제조 방법에 관한 것이다. 또, 본 발명은, 그 박막 트랜지스터를 사용한 표시 장치, 이미징 센서 및 X 선 디지털 촬영 장치 등의 장치에 관한 것이다.
최근, In-Ga-Zn-O 계 (IGZO) 의 산화물 반도체 박막을 채널층에 사용한 박막 트랜지스터의 연구·개발이 활발하다. 상기 산화물 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 나아가 가시광에 투명한 점에서, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 투명 박막 트랜지스터를 형성하는 것이 가능하다.
표 1 에 각종 트랜지스터 특성의 이동도, 프로세스 온도 등의 비교표를 나타낸다.
Figure 112011069951422-pat00001
종래의 폴리실리콘 박막 트랜지스터는 100 ㎠/Vs 정도의 이동도를 얻는 것이 가능한데, 프로세스 온도가 450 ℃ 이상으로 매우 높기 때문에, 내열성이 높은 기판만 형성할 수 있어, 저비용, 대면적, 플렉시블화에는 적합하지 않다. 또, 아모르퍼스 실리콘 박막 트랜지스터는 300 ℃ 정도의 비교적 저온에서 형성 가능하기 때문에 기판의 선택성은 폴리실리콘에 비해 넓지만, 겨우 1 ㎠/Vs 정도의 이동도만 얻어져 고정밀 디스플레이 용도에는 적합하지 않다. 한편, 저온 성막이라는 관점에서는 유기 박막 트랜지스터는 100 ℃ 이하에서의 형성이 가능하기 때문에, 내열성이 낮은 플라스틱 필름 기판 등을 사용한 플렉시블 디스플레이 용도 등에 대한 응용이 기대되어 있는데, 이동도는 아모르퍼스 실리콘과 동일한 정도의 결과만 얻어진다.
즉, 300 ℃ 정도 이하의, 비교적 저온에서의 형성이 가능하고, 또한 100 ㎠/Vs 정도 이상의 고이동도를 갖는 박막 트랜지스터를 실현하는 것은 곤란하다.
트랜지스터의 캐리어 이동도를 향상시키는 방법으로서, 전자 친화력이 상이한 이종 반도체를 접합시켜, 양자 우물을 트랜지스터의 체널로 하여 이용하는 HEMT (High Electron Mobility Transistor : 고전자 이동도 트랜지스터) 구조가 제안되어 있다. 산화물 반도체 박막 트랜지스터에 있어서는 ZnO 를 ZnMgO 사이에 둔 HEMT 구조 디바이스를 제작하여, 140 ㎠/Vs 라는 높은 이동도가 얻어진 문헌 보고가 이루어져 있다 (비특허문헌 1).
또, IGZO 계의 산화물 반도체 박막을 사용한 박막 트랜지스터에 있어서, 물리량이 상이한 IGZO 막을 다층 구조로 하여 활성층으로서 사용하는 박막 트랜지스터가 제안되어 있다. 특허문헌 1 에는, 비정질 산화물을 포함하는 활성층이, 제 1 영역과, 제 1 영역보다 게이트 절연막에 가까운 제 2 영역을 포함하는 2 층 구조로 되어 있고, 제 2 영역의 산소 농도가, 제 1 영역의 산소 농도보다 높은 것을 특징으로 하는 전계 효과형 트랜지스터에 대해 기재가 이루어져 있다. 이와 같은 구조로 함으로써, 게이트 절연막측의 활성층의 전기 저항이 높아지기 때문에, 채널이 비정질 산화물의 내부에 형성되어, 리크 전류를 줄이는 것이 가능한 것이 기재되어 있다.
또, 특허문헌 2 에는, IGZO 계의 산화물 반도체 박막과, a-Si 박막의 다층 구조로 이루어지는 활성층을 갖는 박막 트랜지스터가 제안되어 있다. 에너지 밴드 갭이 작은 a-Si 막을, 보다 에너지 갭이 큰 IGZO 막 사이에 둠으로써, 층 두께 방향에 대해 활성층 중심의 a-Si 부분에 캐리어가 집중하여, 전계 효과 이동도가 종래의 a-Si 막과 비교하여 상승하였다는 기재가 있다.
특허문헌 3 에는, 전계 효과 이동도가 높고, 고 ON/OFF 비를 나타내는 아모르퍼스 산화물 반도체를 사용한 전계 효과형 트랜지스터로서, 활성층과 소스/드레인 전극 사이에 Ga 함유율이 활성층의 산화물의 Ga 함유율보다 높은 산화물을 함유하는 저항층을 구비한 구성이 개시되어 있다.
일본 공개특허공보 2006-165529호 일본 공개특허공보 2009-170905호 일본 공개특허공보 2010-073881호
K. Koike et al., Applied Physics Letters, 87 (2005) 112106
그러나, 특허문헌 1 에서는, 활성층의 전자 친화력차에 의해 캐리어 주행층에 캐리어를 공급하는 설계로 되어 있지 않다. 또, 리크 전류를 줄이는 것이 가능하다는 기재가 있지만, 충분한 캐리어 밀도가 얻어지지 않아, 결과적으로 충분한 이동도가 얻어지지 않는다는 문제점이 있다.
비특허문헌 1 에서는 고이동도를 얻기 위해서, 분자선 에피택시법 (MBE 법) 에 의한 에피택셜 성장에 의해, 헤테로 구조 전계 효과 트랜지스터 (HEMT) 를 제작하고 있어, 기판과 반도체막층의 격자 부정합을 매우 작게 할 필요가 있다. 그 때문에 기판 온도를 700 ℃ 초과로 가열할 필요가 있어, 기재의 선택성을 현저하게 저하시킨다는 문제점이 있다.
특허문헌 2 에서는 양자 우물부인 캐리어 주행층에 산화물 반도체와 비교하여 1 자리수 정도 이동도가 낮은 비정질 실리콘을 이용하고 있기 때문에, 충분한 이동도가 얻어지지 않는다. 또, 산화물 반도체인 IGZO 막과 비산화물인 a-Si 라는 이종 반도체 재료를 접합하고 있어, 양호한 접합 계면이 얻어지지 않는다는 문제점이 있다.
특허문헌 3 에서는, 활성층이 되는 IGZO 막의 캐리어 농도를 저해하지 않고, On/Off 비를 향상시키는 수단으로서 전극층과 활성층 사이에 저항층을 삽입하는 것이 제안되어 있는데, 전자 친화력에 의한 설계는 고려되지 않고, 저항층으로부터 활성층에 대한 충분한 캐리어의 유입이 없기 때문에, 종래의 IGZO 단막의 이동도를 웃도는 전계 효과 이동도는 얻어지지 않는다는 문제점이 있다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 산화물 반도체, 특히 IGZO 계의 산화물 반도체에 관해서, 저온 (예를 들어 300 ℃ 이하) 에서 제작 가능하고, 높은 전계 효과 이동도를 나타내는 박막 트랜지스터 및, 그 제조 방법을 제공하는 것을 목적으로 하는 것이다. 또, 본 발명은, 채널층에 있어서 높은 전자 이동도를 갖는 박막 트랜지스터를 구비한 장치를 제공하는 것을 목적으로 한다.
본 발명의 박막 트랜지스터는, 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터로서,
상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고,
상기 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되어 있고,
상기 활성층이, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층이며 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.), 상기 제 2 영역의 b/(a + b) 가 상기 제 1 영역의 b/(a + b) 보다 큰 것을 특징으로 한다.
도 1 에 반도체 전자 구조의 파라미터를 나타낸다. 전자 친화력 (χ) 이란, 전자를 하나 부여하는 데에 필요로 하는 에너지를 의미하고, 반도체의 경우에는 전도체 하단 (Ec) 으로부터 진공 준위 (EVac) 까지의 에너지차를 가리킨다. 전자 친화력은 도 1 에 나타내는 바와 같이, 이온화 포텐셜 (I) 과 밴드 갭 에너지 (Eg) 의 차로부터 구하는 것이 가능하다. 이온화 포텐셜 (I) 은 광 전자 분광 측정으로부터, 밴드 갭 에너지 (Eg) 는 투과 스펙트럼 측정 및 반사 스펙트럼 측정으로부터 얻는 것이 가능하다.
즉, 본 발명의 박막 트랜지스터는, 도 2a 에 그 포텐셜 구조를 나타내는 바와 같이, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층이 그 게이트 전극측 (도 2a 에 있어서는 게이트 절연막측) 으로부터 막 두께 방향으로 제 1 영역 (A1), 제 2 영역 (A2) 을 포함하고, 제 1 영역 (A1) 의 전자 친화력 (χ1) 이, 제 2 영역의 전자 친화력 (χ2) 보다 크게 우물형 포텐셜을 구성하고, 상기 제 2 영역의 b/(a + b) 를, 상기 제 1 영역의 b/(a + b) 보다 크게 함으로써, 제 1 영역 (A1) 과 제 2 영역 (A2) 의 전자 친화력차를 부여하는 것을 특징으로 한다.
또한 여기서, 「영역」이란, 막 두께 방향에 있어서의 3 차원적인 영역 (부분) 을 나타내는 것이다. 또한, 산화물 반도체층의 제 1, 제 2 영역은 동종의 재료에 의해 구성되어 있는 것으로 하고 있다. 동종이란, 막을 구성하는 원소종이 동일하고, 카티온 조성비나 산소 농도가 상이한 것, 또는, 구성 원소의 일부에, 상이한 원소가 도프되어 있는 것을 의미한다. 예를 들어, 서로 Ga/(In + Ga) 가 상이한 IGZO 막은 동종이며, IGZO 막과 Zn 의 일부에 Mg 를 도프한 IGZO 막과는 동종이다.
영역 (A1, A2) 에 있어서 b/(a + b) 를 변조함으로써 각 영역간에 포텐셜차 (전자 친화력차) 를 부여시킬 수 있다. 또, 영역 (A1) 의 산소 농도를 영역 (A2) 의 산소 농도보다 크게 함으로써, 추가적인 전자 친화력차를 부여할 수 있다. 본 발명에 있어서는 b/(a + b) 와 산소 농도를 동시에 변조시켜도 된다.
여기서, 상기 제 1, 제 2 영역에 있어서의 카티온 조성비를 변조, 및/또는, 산소 농도 변조에 의한 전자 친화력차는 0.17 eV 이상, 1.3 eV 이하인 것이 바람직하고, 나아가서는, 제 1, 제 2 영역에 있어서의 전자 친화력차가 0.32 eV 이상, 1.3 eV 이하인 것이 바람직하다.
제 1, 제 2 영역의 전자 친화력차가, 0.17 eV 이상이면, 제 2 영역으로부터 제 1 영역으로 효율적으로 캐리어가 흘러들어, 높은 캐리어 농도와 이동도를 얻을 수 있다.
또, 본 발명의 박막 트랜지스터에 있어서, 전자 친화력차를 증대시켜 가면 제 1 영역에 공급되는 캐리어량이 상승하여, 이동도가 증대되어 나가는 현상이 관찰된다. 산화물 반도체층 중의 In, Ga, Zn 중 Zn 조성비를 고정한 채로 b/(a + b) 를 변조하여 전자 친화력차를 증대시켜 가면 최대로 대략 1.3 eV 의 전자 친화력차가 얻어진다. 이 이상의 전자 친화력차를 얻기 위해서는 예를 들어, 활성층 중의 Zn 량을 대폭 변조하는 수법이 있지만, Zn 량을 대폭 변조하면 산화물 반도체층에 있어서의 아모르퍼스 구조가 불안정해져, TFT 특성의 불안정성, 불균일성을 초래하는 점에서, 상기 전자 친화력차는 1.3 eV 이하인 것이 바람직하다.
본 발명의 박막 트랜지스터에 있어서는, 산화물 반도체층은 비정질막인 것이 바람직하다.
상기 산화물 반도체층이 비정질인지 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층은 비정질인 것으로 판단할 수 있다.
본 발명의 박막 트랜지스터는, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체를 활성층에 이용하여, 제 1 영역 (A1) 의 b/(a + b)) 가 0.5 보다 작은 것이 바람직하다.
더욱 바람직하게는, 제 1 영역 (A1) 의 b/(a + b) 가 0.4 보다 작고, 또한, 제 2 영역 (A2) 의 b/(a + b) 가 0.6 이상인 것이 바람직하다.
본 발명의 박막 트랜지스터에 있어서는, 상기 기판이 가요성을 갖는 것이 바람직하다.
가요성을 갖는 기판으로서는, 포화 폴리에스테르/폴리에틸렌테레프탈레이트 (PET) 계 수지 기판, 폴리에틸렌나프탈레이트 (PEN) 수지 기판, 가교 푸마르산디에스테르계 수지 기판, 폴리카보네이트 (PC) 계 수지 기판, 폴리에테르술폰 (PES) 수지 기판, 폴리술폰 (PSF, PSU) 수지 기판, 폴리아릴레이트 (PAR) 수지 기판, 고리형 폴리올레핀 (COP, COC) 수지 기판, 셀룰로오스계 수지 기판, 폴리이미드 (PI) 수지 기판, 폴리아미드이미드 (PAI) 수지 기판, 말레이미드-올레핀 수지 기판, 폴리아미드 (PA) 수지 기판, 아크릴계 수지 기판, 불소계 수지 기판, 에폭시계 수지 기판, 실리콘계 수지 필름 기판, 폴리벤즈아졸계 수지 기판, 에피술피드 화합물에 의한 기판, 액정 폴리머 (LCP) 기판, 시아네이트계 수지 기판, 방향족 에테르계 수지 기판, 산화규소 입자와의 복합 플라스틱 재료로 이루어지는 기판, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등의 나노 입자와의 복합 플라스틱 재료로 이루어지는 기판, 금속계·무기계의 나노 화이버 및 마이크로 화이버와의 복합 플라스틱 재료로 이루어지는 기판, 카본 섬유, 카본나노튜브와의 복합 플라스틱 재료로 이루어지는 기판, 유리 페레이크, 유리 화이버, 유리 비즈와의 복합 플라스틱 재료로 이루어지는 기판, 점토 광물이나, 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료로 이루어지는 기판, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료로 이루어지는 기판, 무기층 (예를 들어, SiO2, Al2O3, SiOxNy) 과 유기층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 이루어지는 기판, 스테인리스 기판, 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판, 표면에 산화 처리 (예를 들어, 양극 산화 처리) 를 실시함으로써, 표면의 절연성을 향상시킨 산화 피막 형성의 알루미늄 기판 등을 들 수 있다.
본 발명의 제 1 박막 트랜지스터의 제조 방법은, 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터로서, 상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고, 그 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되도록, 상기 활성층으로서, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.) 을 스퍼터법에 의해 성막하는 성막 공정을 포함하고,
그 성막 공정에 있어서, 성막실 내를 제 1 산소 분압/아르곤 분압 하에서 상기 제 1 영역을 성막하고, 상기 성막실 내를 제 2 산소 분압/아르곤 분압 하에서, 제 1 영역의 b/(a + b) 보다 큰 b/(a + b) 가 되는 조성비의 상기 제 2 영역을 성막하는 것을 특징으로 한다.
여기서, 상기 제 2 산소 분압/아르곤 분압을, 상기 제 1 산소 분압/아르곤 분압보다 작게 하는 것이 바람직하다.
본 발명의 제 2 박막 트랜지스터의 제조 방법은, 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터로서, 상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고, 그 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되도록, 상기 활성층으로서, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.) 을 스퍼터법에 의해 성막하는 성막 공정을 포함하고,
그 성막 공정이, 상기 제 1 영역과, 제 1 영역의 b/(a + b) 보다 큰 b/(a + b) 가 되는 조성비의 상기 제 2 영역을 성막하는 공정을 포함하고, 상기 제 1 영역의 성막 중 및/또는 그 제 1 영역을 성막한 후에, 그 제 1 영역의 성막면에 산소 함유 라디칼을 조사하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제 3 박막 트랜지스터의 제조 방법은, 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터로서, 상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고, 그 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되도록, 상기 활성층으로서, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.) 을 스퍼터법에 의해 성막하는 성막 공정을 포함하고,
그 성막 공정이, 상기 제 1 영역과, 제 1 영역의 b/(a + b) 보다 큰 b/(a + b) 가 되는 조성비의 상기 제 2 영역을 성막하는 공정을 포함하고, 상기 제 1 영역의 성막 중 및/또는 제 1 영역의 성막 후에, 오존 분위기 중에서 그 제 1 영역의 성막면에 자외선을 조사하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 1 내지 제 3 박막 트랜지스터의 제조 방법에 있어서는, 모두 상기 성막 공정 동안, 성막 기판을 대기에 노출시키지 않는 것이 바람직하다.
본 발명의 표시 장치는, 본 발명의 박막 트랜지스터를 구비한 것을 특징으로 하는 것이다.
본 발명 이미지 센서는, 본 발명의 박막 트랜지스터를 구비한 것을 특징으로 하는 것이다.
본 발명의 X 선 센서는, 본 발명의 박막 트랜지스터를 구비한 것을 특징으로 하는 것이다.
본 발명의 X 선 디지털 촬영 장치는, 본 발명의 X 선 센서를 구비한 것을 특징으로 하는 것이다.
본 발명의 박막 트랜지스터는, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층의 제 1 영역이, 보다 전자 친화력이 작은 제 2 영역과 접하고 있고, 제 1 영역의 전도대 하단이 제 2 영역, 및 게이트 절연막을 포텐셜 장벽으로 하는 우물형 포텐셜 구조를 형성한다. 그 결과, 제 1 영역에 대한 전자 캐리어의 유입이 일어나, 제 1 영역의 조성비나 산소 결손량을 변화시키지 않고, 캐리어 밀도를 높일 수 있으므로 높은 이동도를 갖는 것으로 할 수 있다.
일반적으로, 산화물 반도체에 있어서는, 캐리어 밀도를 높이기 위해서, 산소 결손량을 늘리는 것이 이루어지는데, 과잉인 산소 결손은 동시에 캐리어에 대한 산란체가 되어, 이동도를 저하시키는 요인이 된다. 본 발명에 있어서는, 우물층이 되는 제 1 영역에 있어서 산소 결손량을 늘릴 필요가 없기 때문에, 우물형 포텐셜 구조에 의한 캐리어의 증대에 더하여 채널층이 되는 제 1 영역 중의 산소 결손에 의한 이동도 저하가 억제되어, 추가적인 이동도의 향상이 가능하다.
본 발명의 박막 트랜지스터는 a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층은, 제 1, 제 2 영역에 있어서 동종의 재료로 형성되어 있기 때문에, 채널층이 되는 제 1 영역이, 이종 재료와 접하고 있는 경우에 비해 계면에서의 결함 밀도가 저감되어, 균일성, 안정성, 신뢰성의 관점에서도 우수한 박막 트랜지스터를 제공할 수 있다. 또 동시에, 채널층이 되는 제 1 영역이 외기에 노출되어 있지 않기 때문에, 시간 경과적이나 소자가 놓여져 있는 환경 하에 의존하는 소자 특성 열화가 저감된다.
본 발명에 있어서, 산화물 반도체층이 비정질막이면, 300 ℃ 이하의 저온에서 성막 가능하기 때문에, 플라스틱 기판과 같은 가요성이 있는 수지 기판에 형성하기 쉽다. 따라서 박막 트랜지스터 부착 플라스틱 기판을 사용한 플렉시블 디스플레이에 대한 적용이 보다 용이해진다. 게다가 비정질막은 대면적에 걸쳐서 균일한 막을 형성하기 쉽고, 다결정과 같은 입계가 존재하지 않기 때문에 소자 특성의 편차를 억제하는 것이 용이하다.
본 발명의 표시 장치는, 높은 이동도를 갖는 본 발명의 박막 트랜지스터를 구비하고 있으므로, 저소비 전력 또한 고품위인 표시를 실현할 수 있다.
본 발명의 X 선 센서는, 신뢰성이 우수한 본 발명의 박막 트랜지스터를 구비하기 때문에, S/N 이 높아, 높은 감도 특성을 실현할 수 있다.
본 발명의 X 선 디지털 촬영 장치는, 그 X 선 센서에 높은 이동도를 갖는 트랜지스터를 구비하고 있으므로, 경량이고 플렉시블성을 갖고, 또한 넓은 다이나믹레인지의 화상이 얻어져, 그 고속성으로부터 특히 동영상 촬영에 바람직하다.
도 1 은, 반도체 전자 구조의 파라미터를 설명하기 위한 도면이다.
도 2a 는, 전자 친화력차에 의한 포텐셜 구조를 나타내는 도면 및 도 2b 는 밴드 갭 에너지 구조를 나타내는 도면이다.
도 3a 는 탑 게이트-탑 콘택트형, 도 3b 는 탑 게이트-보텀 컨택트형, 도 3c 는 보텀 게이트-탑 콘택트형, 도 3d 는 보텀 게이트-보텀 컨택트형의 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다.
도 4 는 IGZO 적층막의 (A) 적층 직후, (B) 250 ℃ 어닐 처리 후, (C) 500 ℃ 어닐 처리 후를 나타내는 단면 STEM 이미지이다.
도 5 는 샘플 1 ∼ 5 에 대한 Tauc 플롯을 나타내는 도면이다.
도 6 은 도 5 로부터 안내된 밴드 갭 에너지의 조성비 의존을 나타내는 도면이다.
도 7 은 샘플 1 ∼ 5 에 대한 여기광 에너지와 규격화 광 전자 수율을 나타내는 도면이다.
도 8 은 도 7 로부터 구한 이온화 포텐셜의 조성 의존성을 나타내는 도면이다.
도 9 는 전자 친화력의 조성 의존성을 나타내는 도면이다.
도 10a 는 샘플 6, 7, 도 10b 는 샘플 8, 9 에 대한 Tauc 플롯을 나타내는 도면이다.
도 11 은 도 10 으로부터 안내된 밴드 갭 에너지의 산소 분압/아르곤 분압 의존성을 나타내는 도면이다.
도 12a 는 샘플 6, 7, 도 12b 는 샘플 8, 9 에 대한 여기광 에너지와 규격화 전자 수율을 나타내는 도면이다.
도 13 은 도 12 로부터 안내된 이온화 포텐셜의 산소 분압/아르곤 분압 의존성을 나타내는 도면이다.
도 14 는 전자 친화력의 산소 분압/아르곤 분압 의존성을 나타내는 도면이다.
도 15a 는 비저항, 도 15b 는 캐리어 밀도, 도 15c 는 이동도의 Ga/(In + Ga) 의존성을 각각 나타내는 도면이다.
도 16 은 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 17 은 도 16 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 18 은 실시형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 19 는 도 18 의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 20 은 실시형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 21 은 도 20 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 22 는 실시예 및 비교예의 Vg-Id 특성을 나타내는 도면이다.
도 23 은 실시예 1, 2, 3, 비교예 1 에 있어서의 이동도 μ 의 포텐셜 깊이 Δχ 의존성을 나타내는 도면이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
<박막 트랜지스터>
도 3a 내지 도 3d 는, 본 발명의 제 1 ∼ 제 4 실시형태의 박막 트랜지스터 (1 ∼ 4) 의 구성을 모식적으로 나타내는 단면도이다. 도 3a ∼ 도 3d 의 각 박막 트랜지스터에 있어서, 공통의 요소에는 동일한 부호를 부여하고 있다.
본 발명의 실시형태에 관련된 박막 트랜지스터 (1 ∼ 4) 는, 기판 (11) 상에, 활성층 (12) 과, 소스 전극 (13) 과, 드레인 전극 (14) 과, 게이트 절연막 (15) 과, 게이트 전극 (16) 을 갖고, 활성층 (12) 이, 막 두께 방향으로 우물형 포텐셜을 구성하는 제 1, 제 2 영역 (A1, A2) 을 구비하고 있다 (도 3a ∼ 도 3d 참조).
활성층 (12) 은 a (In2O3)·b (Ga2O3)·c (ZnO) 로 나타내는 산화물 반도체층 (IGZO 층) 으로 이루어지고, 제 1 영역 (A1) 은, 우물형 포텐셜 (도 2a 참조) 의 우물부가 되는 제 1 전자 친화력 (χ1) 을 갖는 영역이고, 제 2 영역 (A2) 은, 제 1 영역 (A1) 보다 게이트 전극 (16) 에 먼 측에 배치된, 제 1 전자 친화력 (χ1) 보다 작은 제 2 전자 친화력 (χ2) 을 갖고, 또한 제 1 영역보다 카티온 조성비 b/(a + b) 가 큰 것을 특징으로 하는 영역이다.
또, 본 발명의 박막 트랜지스터 (1 ∼ 4) 에 있어서는, 제 1, 제 2 영역은 연속 성막되고, 제 1, 제 2 영역간에 전극층 등의 산화물 반도체층 이외의 층은 삽입되지 않는 것으로 한다.
영역 (A1, A2) 에 있어서 b/(a + b) 를 변조함으로써 각 영역간에 포텐셜차 (전자 친화력차) 를 부여시킬 수 있다. 또, 영역 (A1) 의 산소 농도를 영역 (A2) 의 산소 농도보다 크게 함으로써, 추가적인 전자 친화력차를 부여할 수 있어, 포텐셜 우물부에 효율적으로 캐리어를 집중시킬 수 있다. 동시에, 영역 (A1) 의 산소 농도를 높이는 것에 의해 불순물 산란에 의한 이동도의 저하를 억제하여, 추가적인 이동도의 향상이 가능하다. 본 발명에 있어서는 b/(a + b) 와 산소 농도를 동시에 변조시켜도 된다.
도 3a 에 나타내는 제 1 실시형태의 박막 트랜지스터 (1) 는, 탑 게이트-탑 콘택트형의 트랜지스터이고, 도 3b 에 나타내는 제 2 실시형태의 박막 트랜지스터 (2) 는, 탑 게이트-보텀 컨택트형의 트랜지스터이며, 도 3c 에 나타내는 제 3 실시형태의 박막 트랜지스터 (3) 는, 보텀 게이트-탑 콘택트형의 트랜지스터이고, 도 3d 에 나타내는 제 4 실시형태의 박막 트랜지스터 (4) 는, 보텀 게이트-보텀 컨택트형의 트랜지스터이다.
도 3a ∼ 도 3d 에 나타내는 실시형태는, 게이트, 소스, 드레인 전극의, 활성층 (IGZO 층) 에 대한 배치가 상이한데, 동일 부호가 부여되어 있는 각 요소의 기능은 동일하고, 동일한 재료를 적응할 수 있다.
이하, 각 구성 요소에 대해 상세하게 서술한다.
(기판)
박막 트랜지스터 (1) 를 형성하기 위한 기판 (11) 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절하게 선택할 수 있다. 기판의 구조는 단층 구조여도 되고, 적층 구조여도 된다. 기판 (11) 으로서는, 예를 들어, YSZ (이트륨 안정화 지르코늄) 나 유리 등의 무기 재료, 수지나 수지 복합 재료 등으로 이루어지는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점으로부터 수지 혹은 수지 복합 재료로 이루어지는 기판이 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌설파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산 디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술피드 화합물 등의 합성 수지로 이루어지는 기판, 이미 서술한 합성 수지 등과 산화규소 입자의 복합 플라스틱 재료로 이루어지는 기판, 이미 서술한 합성 수지 등과 금속 나노 입자, 무기 산화물 나노 입자 혹은 무기 질화물 나노 입자 등과의 복합 플라스틱 재료로 이루어지는 기판, 이미 서술한 합성 수지 등과 카본 섬유 혹은 카본 나노 튜브의 복합 플라스틱 재료로 이루어지는 기판, 이미 서술한 합성 수지 등과 유리 페레이크, 유리 화이버 혹은 유리 비즈와의 복합 플라스틱 재료로 이루어지는 기판, 이미 서술한 합성 수지 등과 점토 광물 혹은 운모 파생 결정 구조를 갖는 입자의 복합 플라스틱 재료로 이루어지는 기판, 얇은 유리와 이미 서술한 어느 것의 합성 수지 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 기판, 무기층과 유기층 (이미 서술한 합성 수지) 을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 이루어지는 기판, 스테인리스 기판 또는 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막 형성의 알루미늄 기판 등을 사용할 수 있다.
또한, 수지 기판으로서는, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 및 저흡습성 등이 우수한 것이 바람직하다. 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
또, 기판의 두께는 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판의 두께가 50 ㎛ 이상이면, 기판 자체의 평탄성이 보다 향상된다. 기판의 두께가 500 ㎛ 이하이면, 기판 자체의 가요성이 보다 향상되어, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다. 또한, 기판을 구성하는 재료에 따라, 충분한 평탄성 및 가교성을 갖는 두께는 상이하기 때문에, 기판 재료에 따라 그 두께를 설정할 필요가 있지만, 대체로 그 범위는 50 ㎛ ∼ 500 ㎛ 의 범위가 된다.
(활성층)
활성층 (12) 은 IGZO 막, 보다 상세하게는 a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지고, 제 1, 제 2 전자 친화력 (χ1, χ2) 을 각각 갖는 제 1, 제 2 영역 (A1, A2) 을 구비하고, 제 1 전자 친화력 (χ1) 이 제 2 전자 친화력 (χ2) 보다 크고, 또한 영역 (A2) 에 있어서의 b/a + b 가, 영역 (A1) 에 있어서의 b/(a + b) 보다 큰 것을 특징으로 한다.
적층 방향으로 우물형 포텐셜을 형성시키기 위해서는, 각 영역간에서 b/(a + b) 를 변조함으로써 각 영역의 전자 친화력차를 부여시킨다. 또, 제 1 영역 (A1) 과 제 2 영역 (A2) 은 포텐셜의 차는 제 2 영역 (A2) 의 산소 농도를, 제 1 영역 (A1) 의 산소 농도보다 낮게 함으로써도 우물형 포텐셜을 형성하는 전자 친화력차를 부여할 수 있다. 각 영역이 공통의 원소 조성비에 의해 구성되어 이루어지는 경우, 산소 농도가 높을수록 전자 친화력이 크다.
여기서, 상기 제 1, 제 2 영역에 있어서의 b/(a + b) 를 변조, 및 산소 농도 변조에 의한 전자 친화력차는 0.17 eV 이상, 1.3 eV 이하인 것이 바람직하고, 나아가서는, 제 1, 제 2 영역에 있어서의 전자 친화력차가 0.32 eV 이상, 1.3 eV 이하인 것이 바람직하다.
제 1, 제 2 영역의 전자 친화력차가, 0.17 eV 이상이면, 제 2 영역으로부터 제 1 영역에 효율적으로 캐리어가 흘러들어, 높은 캐리어 농도와 고이동도를 얻을 수 있다.
또, 본 발명의 박막 트랜지스터에 있어서, 전자 친화력차를 증대시켜 가면 제 1 영역에 공급되는 캐리어량이 상승하여, 이동도가 증대되어 나가는 현상이 관찰된다. 산화물 반도체층 중의 In, Ga, Zn 중 Zn 조성비를 고정시킨 채로 b/(a + b) 를 변조하여 전자 친화력차를 증대해 나가면 최대로 대략 1.3 eV 의 전자 친화력차가 얻어진다. 이 이상의 전자 친화력차를 얻기 위해서는 예를 들어, 활성층 중의 Zn 량을 대폭 변조하는 수법이 있는데, Zn 량을 대폭 변조하면 산화물 반도체층에 있어서의 아모르퍼스 구조가 불안정해져, TFT 특성의 불안정성, 불균일성을 초래하기 때문에, 상기 전자 친화력차는 1.3 eV 이하인 것이 바람직하다.
산소 농도의 제어는, 구체적으로는 제 2 영역의 성막시에는 상대적으로 산소 분압이 낮은 조건으로 성막을 하고, 제 1 영역에 대해서는 성막시의 상대적으로 산소 분압이 높은 조건으로 성막을 함으로써, 혹은, 제 1 영역 성막 후에 산소 라디칼이나 오존을 조사하는 처리를 실시하는 것에 의해 막의 산화를 촉진시켜, 제 1 영역 중의 산소 결손량을 저감시키거나 하여 실시할 수 있다.
또한, 제 1 영역의 산소 결손량은 극히 적게 하는 것이 바람직하다. 종래 산화물 반도체층을 채널층으로서 사용하는 경우에는, 이동도를 높이기 위해서 캐리어 밀도를 어느 정도 늘릴 필요가 있어, 산소 결손을 의도적으로 형성하는, 즉 산소 농도를 낮게 하는 것이 이루어졌다. 그러나 산소 결손이 많으면 산소 결함 자체가 캐리어에 대한 산란체가 되어 이동도의 저하를 초래한다는 문제가 있었다. 본 발명에서는 채널층으로서의 캐리어는, 제 2 영역으로부터 공급되기 때문에, 제 1 영역의 산소 결손량을 극히 적은 상태로 해도 충분한 캐리어 밀도, 거기에 따르는 이동도가 얻어진다.
본 발명의 박막 트랜지스터는 상기 산화물 반도체층의 제 1 영역 (A1) 의 b/(a + b) 를, 제 2 영역 (A2) 의 b/(a + b) 보다 작은 것으로 하는 것이 바람직하다. 또한, 제 1 영역 (A1) 의 b/(a + b) 가 0.5 이하인 것이 바람직하다. 더욱 바람직하게는, 제 1 영역 (A1) 의 a/a + b 가 0.6 이상이고 또한, 제 2 영역 (A2) 의 b/a + b 가 0.6 이상인 것이 바람직하다.
제 1 영역과, 제 2 영역의 b/(a + b) 의 차를 크게 함으로써, 전도대 하단의 에너지차가 커져, 효율적으로 전자 캐리어를 제 1 영역에 국재시키는 것이 가능해진다.
또한, 본 발명에 있어서의 활성층 구성하는 제 1 영역의 Zn/In + Ga (전술한 일반식에 있어서는 2c/(a + b) 에 상당) 는 0.5 이상인 것이 바람직하고, 제 2 영역의 2c/(a + b) 는 0.5 이하인 것이 바람직하다. 2c/(a + b) 가 커짐으로써 광학 흡수단이 장파장측에 시프트되고, 2/(a + b) 가 커짐으로써 밴드 갭이 좁아진다. 그 때문에 제 1 영역에 상대적으로 2c/(a + b) 가 큰 IGZO 층을 배치하고, 제 2 영역에 상대적으로 2c/(a + b) 가 작은 IGZO 층을 배치함으로써 전도대 하단의 에너지차를 얻을 수 있어, 전자 캐리어를 제 1 영역에 국재시키는 것이 가능하다. 2c/(a + b) 를 제어하는 수법은 b/(a + b) 의 차를 크게 한 막에 적용시킴으로써, 보다 깊은 우물형 포텐셜 구조를 형성하는 것이 가능하고, 당연히 b/(a + b) 가 각 영역에서 동일한 경우에 있어서도 사용하는 것이 가능하다.
또, IGZO 로 이루어지는 산화물 반도체층의 Zn의 일부를, 보다 밴드 갭이 넓어지는 원소 이온을 도프함으로써, 보다 깊은 우물형 포텐셜 구조를 얻을 수 있다. 구체적으로는, Mg 를 도프함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, 제 2 영역에만 Mg 를 도프함으로써, 보다 깊은 우물형 포텐셜 구조를 형성할 수 있다. 또, 제 1 영역과, 제 2 영역 사이에, b/(a + b) 및 2c/(a + b) 에 차를 갖게 한 상태에서, 각 영역에 Mg 를 도프함으로써, In, Ga, Zn 만의 조성비를 제어한 계에 비해, 우물 장벽의 높이를 유지한 채로, 전체의 밴드 갭을 넓게 할 수 있다.
유기 EL 에 사용되는 청색 발광층은 λ = 450 ㎚ 정도로 피크를 갖는 브로드한 발광을 나타내기 때문에, 만일 IGZO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 갖는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다는 문제가 생긴다. 따라서, 특히 유기 EL 구동용으로 사용되는 박막 트랜지스터로서는, 채널층에 사용하는 재료의 밴드 갭이, 보다 큰 것이 바람직하다.
IGZO 에 있어서 b/(a + b) 를 크게 하면 광학 흡수단이 단파장측에 시프트되어, 밴드 갭이 넓어지는데, 그와 동시에 b/(a + b) 가 큰 조성으로 함으로써 전기 전도성이 저하된다. 즉, b/(a + b) 가 큰 IGZO 막을 단독으로 박막 트랜지스터에 사용한 경우에는, 구하는 트랜지스터 특성 (구체적으로는, 수 십 ∼ 100 ㎠/Vs 를 초과하는 이동도) 은 얻어지지 않는다 (도 15c 참조.). 본 발명에서는, 밴드 갭이 넓고 b/(a + b) 가 큰 IGZO 층 (제 2 영역) 과 상대적으로 벤드 갭이 좁고 b/(a + b) 가 작은 IGZO 층 (제 1 영역) 을 접합한 구조를 사용함으로써, 게이트 절연막과 활성층으로 이루어지는 우물형 포텐셜이 형성되어, 제 1 영역에 캐리어를 국재화시키는 것이 가능해진다.
제 1 영역의 캐리어 밀도는 제 2 산소 결손량 제어나 카티온 도프에 의해 임의로 제어할 수 있다. 캐리어 밀도를 늘리고자 할 때에는 제 2 영역의 산소 결손량을 늘리거나, 또는 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Zr, Hf, Ta 등) 를 도프하면 된다. 단, 가수가 큰 카티온을 도프하는 경우에는, 산화물 반도체막의 구성 원소 수가 증가하기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서 불리한 점에서, 산소 농도 (산소 결손량) 에 의해, 캐리어 밀도를 제어하는 것이 바람직하다.
또한, 300 ℃ 이하의 온도에서 성막이 가능하다는 점에서, 산화물 반도체층은 비정질인 것이 바람직하다. 예를 들어, 비정질 IGZO 막은 기판 온도 200 ℃ 이하에서 성막 가능하다.
활성층 (12) 의 토탈의 막 두께 (총 막 두께) 는 10 ∼ 200 ㎚ 정도인 것이 바람직하다.
(소스·드레인 전극)
소스 전극 (13) 및 드레인 전극 (14) 은 모두 높은 도전성을 갖는 것이면 특별히 제한 없고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 은 모두, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절하게 선택한 방법에 따라 성막하면 된다.
소스 전극 (13) 및 드레인 전극 (14) 을, 상기 금속에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는, 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 100 ㎚ 이하로 하는 것이 보다 바람직하다.
(게이트 절연막)
게이트 절연막 (15) 으로서는, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 적어도 2 개 이상 함유하는 절연막 등으로 구성할 수 있다.
게이트 절연막 (15) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절하게 선택한 방법에 따라 성막하면 된다.
또한, 게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해서 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면 구동 전압의 상승을 초래한다. 게이트 절연막 (15) 의 두께는, 재질에 따라 다르기도 하지만, 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하고, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.
(게이트 전극)
게이트 전극 (16) 으로서는, 높은 도전성을 갖는 것이면 특별히 제한 없고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을, 단층 또는 2 층 이상의 적층 구조로서 사용할 수 있다.
게이트 전극 (16) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라스마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절하게 선택한 방법에 따라 성막하면 된다.
게이트 전극 (16) 을, 상기 금속에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는, 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 200 ㎚ 이하로 하는 것이 보다 바람직하다.
(박막 트랜지스터의 제조 방법)
도 3a 에 나타내는 탑 게이트-탑 콘택트형의 박막 트랜지스터 (1) 의 제조 방법에 대해 간단하게 설명한다. 기판 (11) 을 준비하고, 기판 (11) 상에 활성층 (IGZO 막) (12) 을, 제 2 영역 (A2), 제 1 영역 (A1) 의 순서로 스퍼터법 등의 성막 수법에 의해 성막한다. 이어서 활성층 (12) 을 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은 황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산용액에 의해 에칭함으로써 패턴을 형성한다.
다음으로, 활성층 (12) 위에 소스·드레인 전극 (13, 14) 을 형성하기 위한 금속막을 형성한다. 이어서 금속막을 에칭 또는 리프트 오프법에 의해 소정 형상으로 패터닝하고, 소스 전극 (13) 및 드레인 전극 (14) 을 형성한다. 이 때, 소스·드레인 전극 (13, 14) 및 도시되지 않은, 이들 전극에 접속하는 배선을 동시에 패터닝하는 것이 바람직하다.
소스·드레인 전극 (13, 14) 및 배선을 형성한 후, 게이트 절연막 (15) 을 형성한다. 게이트 절연막 (15) 은 포토리소그래피 및 에칭에 의해 소정 형상으로 패터닝 형성된다.
게이트 절연막 (15) 을 형성한 후, 게이트 전극 (16) 을 형성한다. 전극막을 성막 후, 에칭 또는 리프트오프법에 의해 소정 형상으로 패터닝하여, 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
이상의 순서에 따라, 도 3A 에 나타내는 박막 트랜지스터 (1) 를 제작할 수 있다.
(활성층의 성막 공정)
다음으로, 활성층의 성막 공정에 대해, 보다 상세하게 설명한다. 활성층 (12) 의 토탈의 막 두께 (총 막 두께) 는 10 ∼ 200 ㎚ 정도가 바람직하고, 각 영역은 대기 중에 노출되지 않고 연속하여 성막되는 것이 바람직하다. 대기 중에 노출되지 않고 연속하여 성막됨으로써, 결과적으로, 보다 우수한 트랜지스터 특성을 얻을 수 있다. 또, 성막 공정 수를 삭감할 수 있기 때문에, 제조 비용도 저감할 수 있다.
여기서, 도 3c, 도 3d 에 나타내는 바와 같은 보텀 게이트형의 박막 트랜지스터 제조시에 대하여 설명한다. 이미 서술한 바와 같이, 보텀 게이트형의 박막 트랜지스터의 제조시에는 제 1 영역 (A1), 제 2 영역 (A2) 의 순서로 성막한다. 또한, 탑 게이트형의 박막 트랜지스터의 제조시에는, 활성층은, 제 2 영역 (A2), 제 1 영역 (A1) 의 순서로 성막하게 된다.
먼저, 제 1 영역 (A1) 을 성막한다. 여기서, 예를 들어, 제 1 영역 (A1) 으로서, Ga/(In + Ga) = 0.25, Zn/(In + Ga) = 0.5 인 IGZO 막을 막 두께 10 ㎚ 가 되도록 형성한다.
상기와 같은 금속 원소의 조성비가 되도록 성막하는 수법으로서, 스퍼터 성막이면 In, Ga, Zn, 또는 이들 산화물 혹은 이들 복합 산화물의 타겟을 조합하여 사용한 공스퍼터여도 되고, 미리, 성막한 IGZO 막 중의 금속 원소의 조성비가 상기가 되는 복합 산화물 타겟의 단독 스퍼터여도 된다. 성막 중의 기판 온도는 기판에 따라 임의로 선택해도 되는데, 플렉시블 기판을 사용하는 경우에는 기판 온도는 보다 실온에 가까운 것이 바람직하다.
제 1 영역의 캐리어 밀도를 높이는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 낮게 하여, 막 중의 산소 농도를 낮게 한다. 예를 들어 성막시의 산소 분압/아르곤 분압을 0.005 로 한다. 반대로 전자 캐리어 밀도를 낮게 하는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 높게 하거나 (예를 들어, 성막시의 산소 분압/아르곤 분압을 0.05 로 한다.), 성막 중 또는 성막 후에 산소 라디칼을 조사하거나, 오존 분위기 중에서 그 성막 기판 표면에 자외선을 조사하거나 하여 막 중의 산소 농도를 높인다.
다음으로, 제 2 영역의 성막을 실시한다. 제 2 영역의 성막은, 제 1 영역의 성막 후, 일단 성막을 정지시켜, 성막실 내의 산소 분압 및 타겟에 가하는 전력을 변경한 후, 성막을 재개하는 방법이어도 되고, 성막을 정지시키지 않고 성막실 내의 산소 분압 및 타겟에 가하는 전력을 신속하게 또는 완만하게 변경하는 방법이어도 된다. 또, 타겟은 제 1 영역 성막시에 사용한 타겟을 그대로 이용하여 투입 전력을 변화시키는 수법이어도 되고, 제 1 영역으로부터 제 2 영역으로 성막을 전환할 때에, 제 1 영역 성막에 사용한 타겟에 대한 전력 투입을 정지시켜, 상이한 타겟에 전력 인가를 실시하는 수법이어도 되고, 제 1 영역의 성막에 사용한 타겟에 더하여, 다시 복수의 타겟에 추가로 전력 인가를 실시하는 수법이어도 된다.
여기서, 제 2 영역으로서 예를 들어 금속 원소의 조성비가 Ga/(In + Ga) = 0.75, Zn/(In + Ga) = 0.5 인 IGZO 막을 막 두께 30 ㎚가 되도록 형성한다.
성막 중의 기판 온도는 기판에 따라 임의로 선택해도 되는데, 플렉시블 기판을 사용하는 경우에는 기판 온도는 보다 실온에 가까운 것이 바람직하다.
제 2 영역의 캐리어 밀도를 높이는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 낮게 하여, 막 중의 산소 농도를 낮게 한다. 예를 들어 성막시의 산소 분압/아르곤 분압을 0.005 로 한다. 반대로 전자 캐리어 밀도를 낮게 하는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 높게 하거나 (예를 들어 성막시의 산소 분압/아르곤 분압을 0.05 로 한다.), 성막 중 또는 성막 후에 산소 라디칼을 조사하거나, 오존 분위기 중에서 그 성막 기판 표면에 자외선을 조사하거나 하여 막 중의 산소 농도를 높인다. 본 발명의 실시형태에 있어서는, 제 2 영역의 산소 농도보다, 제 1 영역의 산소 농도가 높은 것이 보다 바람직하다.
또한, 산소 라디칼의 조사 또는 오존 분위기 중에서의 자외선 조사에 의해 막 중의 산소 농도를 높이기 위해서는, 제 1 영역 및 제 2 영역의 성막 중 및 성막 후의 양방에서 실시해도 되고, 제 2 영역 성막 후에만 실시해도 된다. 또, 산소 라디칼 조사시의 기판 온도는 기판에 따라 임의로 선택해도 되는데, 플렉시블 기판을 사용하는 경우에는 기판 온도는 보다 실온에 가까운 것이 바람직하다.
게다가 산화물 반도체층 형성 후에 어닐 처리를 실시해도 된다. 어닐시의 분위기는 막에 따라 임의로 선택하는 것이 가능하고, 어닐 온도는 기판에 따라 임의로 선택해도 되는데, 플렉시블 기판을 사용하는 경우에는 보다 저온 (예를 들어 200 ℃ 이하) 에서 어닐하는 것이 바람직하다. 한편, 높은 내열성을 갖는 기판을 사용하는 경우에는, 500 ℃ 가까운 고온에서 어닐 처리를 실시해도 된다.
또한, 도 4 는, Ga/(In + Ga) = 0.75 의 IGZO 막과 Ga/In + Ga) = 0.25 의 IGZO 막을 5 층 적층한 적층막의 단면 STEM 이미지로서, 동 도 4a 는, 적층 직후 (어닐 처리 전), 동 도 4b 는 어닐 온도 250 ℃ 에서 처리한 것, 동 도 4c 는 어닐 온도가 500 ℃ 에서 처리한 것을 나타낸다. 도 4 로부터, 500 ℃ 에서 어닐 처리되어도 적층 구조를 유지하고 있는 것을 확인할 수 있다.
또한, 본 발명자들은, IGZO 층에 대해, 전자 친화력을 카티온의 조성비 및/또는 산소 농도에 의해 변화시킬 수 있는 것, 및 우물형 포텐셜 구조로 함으로써, 에너지 갭이 작은 IGZO 층을 우물층으로서 사용하는 것이 가능한 것을 이하의 실험을 실시하여 확인하였다.
전자 친화력 (χ) 은 전술한 바와 같이 이온화 포텐셜 (I) 과 밴드 갭 에너지 (Eg) 의 차로 결정된다. 밴드 갭 에너지 (Eg) 는, 광의 반사율 투과율 측정을 실시하고, Tauc 플롯을 이용하여 산출할 수 있다. 여기서 밴드 갭 에너지 (Eg) 는 직접 천이의 값을 가리키는 것으로 한다. 또, 이온화 포텐셜 (I) 은, 광 전자 분광 측정으로부터 구할 수 있다.
(전자 친화력 (χ) 의 카티온 조성비 의존)
카티온 조성비가 상이한 샘플 1 ∼ 5 를 제작하고, 상기 각 측정을 실시하여 전자 친화력 (χ) 의 카티온 조성비에 대한 의존성을 조사하였다.
먼저, IGZO 막을 측정 대상으로 하여, 카티온 조성비가 상이한 IGZO 막 샘플 1 ∼ 5 를 제작하였다. 샘플 1 ∼ 5 는, 카티온 조성비로서 Ga/(In + Ga) 가 상이한 IGZO 막을 각각 기판 상에 성막한 것이다. 어떠한 샘플도 기판으로서 합성 석영 유리 기판 (코바렌트 마테리얼사 제조, 품번 T-4040) 을 사용하였다.
샘플 1 은, 기판 상에, Ga/(In + Ga) = 0, Zn/(In + Ga) = 0.5 의 IGZO 막을 100 ㎚ 두께가 되도록 성막시킨 것이다. 성막시의 산소 분압/아르곤 분압 = 0.01 로 하여, In2O3 타겟, Ga2O3 타겟 및 ZnO 타겟을 사용한 공스퍼터 (co-sputter) 에 의해 실시하였다. 또한, 성막시의 기판 온도는 실온으로 하여, 성막시의 성막실 내 압력은 배기 밸브의 개도를 자동 제어함으로써 항상 4.4 × 10-1 Pa 를 유지하였다.
샘플 2 ∼ 5 는, Ga/(In + Ga) 의 값이 상이한 점을 제외하고, 샘플 1 과 동일한 제작 순서로 제작하였다. 샘플 2 는, Ga/(In + Ga) = 0.25, 샘플 3 은, Ga/(In + Ga) = 0.5, 샘플 4 는, Ga/(In + Ga) = 0.75, 샘플 5 는, Ga/(In + Ga) = 1 로 하였다.
또한, 각 샘플 1 ∼ 5 에 있어서의 Ga/(In + Ga) 및 Zn/(In + Ga) 의 제어는 In2O3, Ga2O3, ZnO 의 각 타겟에 투입하는 전력값을 조정함으로써 실시하였다.
각 샘플 1 ∼ 5 에 대해, 반사율 투과율 측정을 실시한 결과로부터 얻은, Tauc 플롯을 도 5 에 나타낸다. Ga/(In + Ga) 가 커지면 커질수록 밴드 갭 에너지도 커지고 있는 것을 알 수 있다.
도 6 은, 도 5 에 나타내는 Tauc 플롯으로부터 도출한 각 샘플의 밴드 갭 에너지를 나타내는 것이다. 이 결과로부터 Ga/(In + Ga) 를 0 내지 1 로 크게 하면 밴드 갭 에너지가 1.2 ∼ 1.3 eV 정도 커지는 것이 명백해졌다.
도 7 은, 각 샘플 1 ∼ 5 에 대한 광 전자 분광 측정에 의한 여기광 에너지와 규격화 광 전자 수율을 나타낸다. 도 7 의 그래프에 있어서, 각각 곡선의 상승의 여기광 에너지, 즉 광 전자 방출을 시작하는 에너지값이 이온화 포텐셜을 의미하는 것이 된다.
도 8 은, 도 7 의 그래프로부터 구한 각 샘플 1 ∼ 5 의 이온화 포텐셜을 나타내는 그래프이다. 도 8 로부터 Ga/(In + Ga) 가 0.5 부근에서 이온화 포텐셜이 최대치를 취하고, 그곳으로부터 멀어짐에 따라 이온화 포텐셜은 작아지고 있는 것이 명백하다.
앞서 구한 밴드 갭 에너지 (Eg) 와 이온화 포텐셜 (I) 의 차로부터 각 샘플 1 ∼ 5 의 전자 친화력 (χ) 을 구하였다. 다음에 나타내는 표 2 는, 각 샘플의 조성비, 산소 분압/아르곤 분압, 에너지 갭 (Eg), 이온화 포텐셜 (I) 및 전자 친화력 (χ) 을 일람으로 한 것이다.
Figure 112011069951422-pat00002
도 9 는, 상기 결과로부터 얻어진 전자 친화력의 Ga/(In + Ga) 의존성을 나타내는 것이다. 전자 친화력 (χ) 은, Ga/(In + Ga) 가 0.25 부근에서 최대값을 취하고, 그로부터 멀어짐에 따라 작아지는 것을 알 수 있고, Ga/(In + Ga) 를 0.25 에서 1 로 크게 하면 전자 친화력이 1.2 ∼ 1.3 eV 정도 작아지는 것을 알 수 있다.
이상과 같이, Ga/In + Ga 를 변화시킴으로써 전자 친화력을 변화시킬 수 있는 것이 명확해졌다. 따라서, IGZO 로 이루어지는 산화물 반도체층에 있어서, 예를 들어, 영역 (A1, A2) 의 산소 농도 변조를 실시하지 않았던 경우에, 영역 (A1) 의 Ga/(In + Ga) 를 0.25 로 하고, 영역 (A2) 의 Ga/In + Ga 를 0.75 로 함으로써, 영역 (A1, A2) 의 포텐셜차 0.48 eV 의 우물형 구조로 할 수 있는 것을 알 수 있다.
(전자 친화력 (χ) 의 산소 농도 의존)
산소 농도가 상이한 샘플 6 ∼ 9 를 제작하여, 동일한 측정을 실시한 전자 친화력 (χ) 의 산소 농도에 대한 의존성을 조사하였다.
샘플 6 ∼ 9 는, 상기와 동일하게 IGZO 막을 측정 대상으로 하고, 동일한 제작 순서 및 동일한 기판 상에 성막하여 얻었다. 샘플 6 은, Ga/(tn + Ga) = 0.75, Zn/(In + Ga) = 0.5 이고, 성막시의 산소 분압/아르곤 분압 = 0 으로 하였다. 샘플 7 은, 샘플 6 에 있어서, 성막시의 산소 분압/아르곤 분압 = 0.01 로 하였다. 샘플 8 은, Ga/(In + Ga) = 0.25, Zn/(In + Ga) = 0.5 이고, 성막시의 산소 분압/아르곤 분압 = 0 으로 하였다. 샘플 9 는, 샘플 8 에 있어서, 성막시의 산소 분압/아르곤 분압 = 0.01 로 하였다. 제작 샘플 6 내지 9 의 조성비, 산소 분압/아르곤 분압, 후술하는 에너지 갭 등을 표 3 에 나타낸다.
Figure 112011069951422-pat00003
각 샘플 6 ∼ 9 에 대하여, 반사율 및 투과율 측정을 실시한 결과의 Tauc 플롯을 도 10a 및 도 10b 에 나타낸다. 도 10a 는 Ga/(In + Ga) 가 0.75 인 샘플 6 및 7 에 대해, 도 10b 는 Ga/(In + Ga) 가 0.25 인 샘플 8, 9 에 대한 Tauc 플롯이다. 어느 경우도, 성막시의 산소 분압/아르곤 분압을 바꾸어도, 밴드 갭 에너지 (Eg) 는 크게 변화되지 않은 것을 알 수 있다.
도 11 은, 도 10a 및 도 10b 에 나타내는 Tauc 플롯으로부터 도출한 각 샘플의 밴드 갭 에너지를 산소 분압/아르곤 분압을 가로축에 플롯한 것이다. 이 결과로부터, 산소 분압/아르곤 분압을 변화시켜도 밴드 갭 에너지의 변화는 거의 없는 것이 명백해졌다.
도 12a 는 샘플 6, 7 에 대해, 도 12b 는 샘플 8, 9 에 대한 광 전자 분광 측정에 의한 여기광 에너지와 규격화 광 전자 수율을 나타내고, 도 13 은, 도 12a 및 도 12b 의 그래프로부터 구한 각 샘플의 이온화 포텐셜을 나타내는 것이다. 도 13 에 나타내는 결과로부터, Ga/(In + Ga) 의 값이 상이한 경우에도 성막시의 산소 분압/아르곤 분압이 커짐에 따라 이온화 포텐셜이 커지고 있는 것을 알 수 있었다.
앞서 구한 밴드 갭 에너지 (Eg) 와 이온화 포텐셜 (I) 의 차로부터 각 샘플 6 ∼ 9 의 전자 친화력 (χ) 을 구하였다 (표 3 참조).
도 14 는, 상기 결과로부터 얻어진, 전자 친화력의, 성막시의 산소 분압/아르곤 분압 의존성을 나타내는 것이다. 전자 친화력 (χ) 은, 성막시의 산소 분압/아르곤 분압이 커질수록 커지는 것이 명백해졌다. 성막시의 산소 분압/아르곤 분압을 0 에서 0.01 로 크게 하면 Ga/(In + Ga) 의 값이 0.75, 0.25 어느 경우에도 전자 친화력이 0.2 eV 정도 커지는 것을 알 수 있었다.
이상과 같이, 성막시의 산소 분압/아르곤 분압을 변화시킴으로써, 전자 친화력을 변화시킬 수 있는 것, 보다 상세하게는, 산소 분압/아르곤 분압을 크게 함으로써 전자 친화력을 크게 할 수 있는 것이 명확해졌다.
따라서, IGZO 로 이루어지는 산화물 반도체층에 있어서, 예를 들어, 영역 (A1), 영역 (A2) 의 b/(a + b) 를 변조함으로써 부여된 전자 친화력차에 추가로, 영역 (A1) 성막시의 산소 분압/아르곤 분압을, 영역 (A2) 성막시의 산소 분압/아르곤 분압보다 크게 함으로써, 보다 큰 전자 친화력차를 얻을 수 있다.
또한, 일반적으로 성막시의 산소 분압/아르곤 분압이 큰 경우에는 막 중의 산소 농도가 높고, 반대로 성막시의 산소 분압/아르곤 분압이 작은 경우에는 산소 농도가 낮아지므로, 상기 결과는 막 중의 산소 농도가 높아짐에 따라 전자 친화력이 커지는 것을 의미한다.
본 실험에 있어서는, 막 내의 산소 농도를 높이는 수법으로서, 성막시의 산소 분압/아르곤 분압을 크게 한다는 방법을 채용했지만, 그 밖에, 성막면에 산소 라디칼을 조사시키는, 오존 분위기 중에서 성막면에 자외선을 조사하는 등의 방법을 채용해도 동일하게 막 내의 산소 농도를 높일 수 있다.
상기 서술한 Ga/(In + Ga) 의 변조와 막 중 산소 농도의 변조는 동시에 적용하는 것이 가능하고, 예를 들어, 제 1 영역 (A1) 을, Ga/(In + Ga) = 0.25 의 조성비, 또한 막 중 산소 농도가 높은 (성막시의 산소 분압/아르곤 분압 = 0.01) IGZO 막 (표 3 에 있어서의 샘플 9) 으로 하고, 제 2 영역 (A2) 을, Ga/(In + Ga) = 0.75 부근의 조성비, 또한 막 중 산소 농도가 낮은 (성막시의 산소 분압/아르곤 분압 = 0) IGZO 막 (표 3 에 있어서의 샘플 6) 사이에 둔 구조로 함으로써, 조성비만, 혹은 산소 농도만을 변조한 경우 보다 깊은 우물형 장벽 구조 (전자 친화력차 (Δχ) = 0.65) 를 얻을 수 있다.
여기서, IGZO 막에 있어서의 캐리어 농도, 이동도에 대해 실시한 실험에 대하여 설명한다. 캐리어 농도 및 이동도는, 홀 효과 및 비저항의 측정에 의해 구할 수 있다.
도 15a ∼ 도 15c 는, 산소 분압/아르곤 분압을 변화시켜 제작한 IGZO 막 중의 비저항, 캐리어 밀도, 이동도의 Ga/(In + Ga) 의존성을 각각 나타내는 것이다. 도 15 중에 있어서, ● 는 산소 분압/아르곤 분압이 0.01, ■ 는 산소 분압/아르곤 분압이 0.005, ▲ 는 산소 분압/아르곤 분압이 0 인 샘플에 대한 데이터이다.
측정에 제공된 샘플은, 상기와 동일한 방법으로 제작한 것이다. 홀 효과 및 비저항의 측정에는 홀 측정 장치 (토요 테크니카 제조, 홀 효과·비저항 측정 장치 Resitest 8300) 를 사용하였다.
도 15b) 로부터 Ga/(In + Ga) 또는 산소 분압/아르곤 분압을 변화시킴으로써 캐리어 밀도를 독립적으로 제어할 수 있는 것을 알 수 있다. 예를 들어, Ga/(In + Ga) 를 일정하게 하고, 산소 분압/아르곤 분압만을 변화시킴으로써, 막의 밴드 갭을 변화시키지 않고 막 중의 캐리어 농도만을 임의로 조정할 수 있다. 단, 산소 분압/아르곤 분압이 0 일 때, Ga/(In + Ga) 를 변화시킴으로써, 캐리어 농도는 임의로 제어할 수 있지만, 도 15c 에 나타내는 바와 같이 이동도는 낮은 상태인 채로 되어 있는 것을 알 수 있다. 이 결과로부터, 단순히 산소 결손량을 증가시켜 캐리어 농도를 증가시키는 것 만으로는 구하는 이동도의 향상은 얻어지지 않는 것을 알 수 있었다.
다음으로, IGZO 의 단층막과 적층 구조의 캐리어 농도, 이동도를 비교한 결과에 대해 설명한다.
적층 구조로서, 기판 상에, 샘플 7 의 조성비 (0.25) - 산소 분압/아르곤 분압 (0.01) 의 IGZO 막을 10 ㎚ 성막한 후, 연속하여 샘플 6 의 조성비 (0.75) - 산소 분압/아르곤 분압 (0) 을 50 ㎚ 성막한 홀 소자를 제작하였다.
단막으로서, 각각 샘플 7 (IGZO-0.25-0.01), 샘플 6 (IGZO-0.75-0) 의 각각의 단막의 홀 소자를 준비하였다.
각 영역의 단막의 캐리어 농도와 비교하여, 혹은 단막을 적층한 경우의 단순평균으로부터 예상되는 캐리어 농도치와 비교하여, 적층 구조는 캐리어 밀도가 증대되고, 이동도가 증대되었다. 이것은 우물형 포텐셜이 형성되어, 우물층에 전자가 이동한 것을 의미한다.
이상에 있어서 설명한 본 발명의 박막 트랜지스터의 용도는 특별히 한정되는 것은 아닌데, 예를 들어 전기 광학 장치로서의 표시 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 에 있어서의 구동 소자로서 바람직하다.
게다가 본 발명의 전자 소자는, 수지 기판을 사용한 저온 프로세스로 제작 가능한 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CM0S (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
본 발명의 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는, 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또한, 여기서 말하는 「특성」이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
<액정 표시 장치>
도 16 에, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 17 에 그 전기 배선의 개략 구성도를 나타낸다.
도 16 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 도 3A 에 나타낸 탑 게이트형의 박막 트랜지스터 (1) 와 트랜지스터 (1) 의 패시베이션층 (54) 으로 보호된 게이트 전극 (16) 상에 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 사이에 둔 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (10) 의 기판 (11) 측 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성이다.
또, 도 17 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 그 게이트 배선 (51) 과 교차하는, 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과, 데이터 배선 (52) 의 교차부 부근에, 박막 트랜지스터 (1) 가 구비되어 있다.
박막 트랜지스터 (1) 의 게이트 전극 (16) 은, 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (1) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또, 박막 트랜지스터 (1) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 컨택트홀 (19) 을 개재하여 (컨택트홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 접속되어 있다. 이 화소 하부 전극 (55) 은, 접지된 대향 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.
도 16 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 했는데, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명의 박막 트랜지스터는 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정밀, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해져, 대화면화에도 적합하다. 또, 활성층의 IGZO 가 비정질인 경우에는 소자 특성의 편차를 억제할 수 있어, 대화면에서 불균일이 없는 우수한 표시 품위가 실현된다. 게다가 특성 시프트가 적기 때문에, 게이트 전압을 저감할 수 있고, 나아가서는 표시 장치의 소비 전력을 저감할 수 있다. 또, 본 발명에 의하면, 반도체층으로서 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질 IGZO 막을 이용하여 박막 트랜지스터를 제작할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수한 플렉시블 액정 표시 장치를 제공할 수 있다.
<유기 EL 표시 장치>
도 18 에, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 19 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제작할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선 수와 주사선 근처의 발광 시간은 반비례한다. 그 때문에 고정밀화, 대화면화가 곤란하다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지는데, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에 고정밀화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (6) 는, 도 3A 에 나타낸 탑 게이트형의 박막 트랜지스터 (1) 가, 패시베이션층 (61a) 을 구비한 기판 (60) 상에, 구동용 (1a) 및 스위칭용 (1b) 으로서 구비되고, 그 트랜지스터 (1a 및 1b) 상에 하부 전극 (62) 및 상부 전극 (63) 에 끼워진 유기 발광층 (64) 으로 이루어지는 유기 발광 소자 (65) 를 구비하고, 상면도 패시베이션층 (61b) 에 의해 보호된 구성으로 되어 있다.
또, 도 19 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (7) 는, 서로 평행한 복수의 게이트 배선 (66) 과, 그 게이트 배선 (66) 과 교차하는 서로 평행한 데이터 배선 (67) 및 구동 배선 (68) 을 구비하고 있다. 여기서 게이트 배선 (66) 과 데이터 배선 (67), 구동 배선 (68) 은 전기적으로 절연되어 있다. 스위칭용 박막 트랜지스터 (1b) 의 게이트 전극 (16a) 은, 게이트 배선 (66) 에 접속되어 있고, 스위칭용 박막 트랜지스터 (1b) 의 소스 전극 (13b) 은 데이터 배선 (67) 에 접속되어 있다. 또, 스위칭용 박막 트랜지스터 (1b) 의 드레인 전극 (14b) 은 구동용 박막 트랜지스터 (1a) 의 게이트 전극 (16a) 에 접속됨과 함께, 콘덴서 (69) 를 사용함으로써 구동용 박막 트랜지스터 (1a) 를 온 상태로 유지한다. 구동용 박막 트랜지스터 (1a) 의 소스 전극 (13a) 은 구동 배선 (68) 에 접속되고, 드레인 전극 (14a) 은 유기 EL 발광 소자 (65) 에 접속된다.
도 18 에 나타낸 본 실시형태의 유기 EL 장치에 있어서는, 탑 게이트형의 박막 트랜지스터 (1a 및 1b) 를 구비하는 것으로 했는데, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 박막 트랜지스터는, 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명의 박막 트랜지스터는 높은 이동도를 갖기 때문에 저소비 전력이고 또한 고품위인 표시가 가능해진다. 또, 본 발명에 의하면, 반도체층으로서 저온 (예 200 ℃ 이하) 에서의 성막이 가능한 비정질 IGZO 막을 이용하여 박막 트랜지스터를 제작할 수 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 18 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (63) 을 투명 전극으로 하여 탑 이미션형으로 해도 되고, 하부 전극 (62) 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
<X 선 센서>
도 20 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 21 에 그 전기 배선의 개략 구성도를 나타낸다.
도 20 은, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (7) 는 기판 상에 형성된 박막 트랜지스터 (1) 및 캐패시터 (70) 와, 캐패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비하여 구성된다. 박막 트랜지스터 (1) 상에는 패시베이션막 (75) 이 형성되어 있다.
캐패시터 (70) 는 캐패시터용 하부 전극 (76) 과 캐패시터용 상부 전극 (77) 사이에 절연막 (78) 을 둔 구조로 되어 있다. 캐패시터용 상부 전극 (77) 은 절연막 (78) 에 형성된 컨택트홀 (79) 을 개재하여, 박막 트랜지스터 (1) 의 소스 전극 (13) 및 드레인 전극 (14) 의 어느 일방 (도 20 에 있어서는 드레인 전극 (14)) 과 접속되어 있다.
전하 수집용 전극 (71) 은, 캐패시터 (70) 에 있어서의 캐패시터용 상부 전극 (77) 상에 형성되어 있고, 캐패시터용 상부 전극 (77) 에 접하고 있다. X 선 변환층 (72) 은 아모르퍼스 셀렌으로 이루어지는 층으로, 박막 트랜지스터 (1) 캐패시터 (70) 를 덮도록 형성되어 있다. 상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있고, X 선 변환층 (72) 에 접하고 있다.
도 21 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는, 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에, 박막 트랜지스터 (1) 가 구비되어 있다.
박막 트랜지스터 (1) 의 게이트 전극 (16) 은, 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (1) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또, 박막 트랜지스터 (1) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 나아가 이 전하 수집용 전극 (71) 은, 접지된 대향 전극 (76) 과 함께 캐패시터 (70) 를 구성하고 있다.
본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 21 중, 상부 (상부 전극 (73) 측) 로부터 조사되어, X 선 변환층 (72) 과 전자-정공쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (70) 에 축적되어, 박막 트랜지스터 (1) 를 순차 주사함으로써 판독 출력된다.
본 발명의 X 선 센서는, 온 전류가 높고, 신뢰성이 우수한 박막 트랜지스터 (1) 를 구비하기 때문에, S/N 이 높고, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광다이나믹 레인지의 화상이 얻어진다. 특히 본 발명의 X 선 디지털 촬영 장치는, 정지 화면 촬영만 가능한 것이 아니고, 동영상에 의한 투시와 정지 화면의 촬영이 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한 박막 트랜지스터에 있어서의 활성층의 IGZ0 가 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.
또한, 도 20 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 했는데, 본 발명의 센서에서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
실시예 1
보텀 게이트형 박막 트랜지스터에 대해 실시예 1, 2, 3, 비교예 1, 2 를 제작하여, 이동도를 비교하였다. 표 4 는, 각 트랜지스터의 Ga/(In + Ga) 성막시의 산소 분압/아르곤 분압 및 이동도를 나타내는 표이다.
Figure 112011069951422-pat00004
<실시예 1>
보텀 게이트, 탑 콘택트형의 박막 트랜지스터를 실시예 1 로서 제작하였다. 기판으로서, SiO2 산화막 100 ㎚ 가 표면 상에 형성된 고농도 도프된 p 형 실리콘 기판 (미츠비시 마테리얼사 제조) 을 사용하였다. 산화물 반도체층은 IGZO 로 이루어지는 것으로 하고, 먼저, 제 1 영역 (A1) 으로서, Ga/(In + Ga) = 0.25, Zn/(In + Ga) = 0.5 인 InGaZnO 막을 5 ㎚ 스퍼터 성막한 후, 제 2 영역 (A2) 으로서, Ga/(In + Ga) = 0.75, Zn/(In + Ga) = 0.5 의 IGZO 막을 30 ㎚ 스퍼터 성막하였다. 산화물 반도체층은 각 영역간에서 대기 중에 노출되지 않고 연속하여 성막을 실시하였다. 각 영역의 스퍼터는, In2O3 타겟, Ga2O3 타겟, ZnO 타겟을 사용한 공스퍼터 (co-sputter) 에 의해 실시하였다. 각 영역의 막 두께 조정은 성막 시간의 조정에 의해 실시하였다. 각 영역의 상세한 스퍼터 조건은 이하와 같다.
(제 1 영역 (A1) 의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 Pa
성막 압력 ; 4.4 × 10-1 Pa
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.02
In2O3, Ga2O3, ZnO 타겟의 투입 전력비 ; 43.0 : 38.0 : 19.0
(제 2 영역 (A2) 의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 Pa
성막 압력 ; 4.4 × 10-1 Pa
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.005
In2O3, Ga2O3, ZnO 타겟의 투입 전력비 ; 14.7 : 67.8 : 17.5
스퍼터에 의한 산화물 반도체층의 적층 후, 메탈 마스크를 개재한 진공 증착법에 의해, Ti (10 ㎚)/Au (40 ㎚) 로 이루어지는 오믹 컨택트를 적층막 상에 형성하였다.
이상에 의해, 채널 길이 180 ㎛, 채널 폭 1 ㎜ 의 보텀 게이트형 박막 트랜지스터 (1) 의 실시예 1 을 얻었다.
<실시예 2>
소자 구성은 실시예 1 과 동일하고, 산화물 반도체층의 조성만이 상이하다. 먼저, 제 1 영역 (A1) 으로서, Ga/(In + Ga) = 0.375, Zn/(In + Ga) = 0.5 인 IGZO 막을 5 ㎚ 스퍼터 성막한 후, 제 2 영역 (A2) 으로서, Ga/(In + Ga) = 0.625, Zn/(In + Ga) = 0.5 의 IGZO 막을 30 ㎚ 스퍼터 성막하였다. 산화물 반도체층은 각 영역간에서 대기 중에 노출되지 않고 연속하여 성막을 실시하였다. 각 영역의 스퍼터는, In2O3 타겟, Ga2O3 타겟, ZnO 타겟을 사용한 공스퍼터 (co-sputter) 에 의해 실시하였다. 각 영역의 막 두께 조정은 성막 시간의 조정에 의해 실시하였다. 각 영역의 상세한 스퍼터 조건은 이하와 같다.
(제 1 영역 (A1) 의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 Pa
성막 압력 ; 4.4 × 10-1 Pa
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.02
In2O3, Ga2O3, ZnO 타겟의 투입 전력비 ; 39.5 : 50.0 : 18.0
(제 2 영역 (A2) 의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 GPa
성막 장력 ; 4.4× 10-1 Pa
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.005
In2O3, Ga2O3, ZnO 타겟의 투입 전력비 ; 20.5 : 61.0 : 17.0
<실시예 3>
소자 구성은 실시예 1 과 동일하고, 산화물 반도체층의 조성 및, 산소 농도가 상이하다. 먼저, 제 1 영역 (A1) 으로서, Ga/(In + Ga) = 0.0, Zn/(In + Ga) = 0.5 인 IGZO 막을 5 ㎚ 스퍼터 성막한 후, 제 2 영역 (A2) 으로서, Ga/(In + Ga) = 1.0, Zn/(In + Ga) = 0.5 인 IGZO 막을 30 ㎚ 스퍼터 성막하였다. 산화물 반도체층은 각 영역간에서 대기 중에 노출되지 않고 연속하여 성막을 실시하였다. 각 영역의 스퍼터는, In2O3 타겟, Ga2O3 타겟, ZnO 타겟을 사용한 공스퍼터 (co-sputter) 에 의해 실시하였다. 각 영역의 막 두께 조정은 성막 시간의 조정에 의해 실시하였다. 각 영역의 상세한 스퍼터 조건은 이하와 같다.
(제 1 영역 (A1) 의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 Pa
성막 압력 ; 4.4 × 10-1 Pa
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.067
In2O3, Ga2O3, ZnO 타겟의 투입 전력비 ; 55.0 : 0.0 : 13.0
(제 2 영역 (A1) 의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 Pa
성막 압력 ; 4.4 × 10-1 Pa
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.005
In2O3, Ga2O3, ZnO 타겟의 투입 전력비 ; 0.0 : 60.0 : 15.0
<비교예 1>
실시예 1 의 산화물 반도체의 성막에 있어서, 층 두께 방향의 조성 및 산소 변조를 실시하지 않고, 투입 전력비를 31.5 : 61.0 : 20.0, 산소 분압/아르곤 분압을 0.002 의 조건 하에서, IGZO 막만을 45 ㎚ 성막하고, 그 이외에는 실시예 1 과 동일한 방법으로 박막 트랜지스터를 제작한 것을 비교예 1 로 하였다. 이것은 종래의 In : Ga : Zn = 1 : 1 : 1 조성 (Ga/(In + Ga) = 0.5) 의 IGZO 단막을 활성층에 갖는 트랜지스터로, 층 두께 방향으로 우물형 포텐셜 구조가 형성되어 있지 않은 경우인 것이다.
<비교예 2>
실시예 1 의 산화물 반도체층의 성막에 있어서, 제 1 영역을 성막하고, 제 2 영역을 성막하지 않았던 것 이외는 실시예 1 과 동일한 방법으로 박막 트랜지스터를 제작한 것을 비교예 2 로 하였다. 비교예 2 는, 층 두께 방향으로 우물형 포텐셜 구조가 형성되어 있지 않은 것 이외에, 캐리어 공급층이 되는 제 2 영역이 구조 중에 포함되지 않는 경우인 것이다.
상기 실시예 1, 2, 3 및 비교예 1, 2 에 대해, 반도체 파라미터·애널라이저 4156C (아지렌트테크놀로지사 제조) 를 이용하여, 트랜지스터 특성 (Vg-Id 특성) 및 이동도 (μ) 의 측정을 실시하였다. 측정 결과를 도 22 에 나타냈다. Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 로 고정시키고, 게이트 전압 (Vg) 을 -15 V ∼ + 15 V 의 범위 내에서 변화시켜, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정하는 것에 의해 실시하였다.
표 4 에 나타내는 바와 같이, 우물형 포텐셜 구조를 갖는 실시예 1, 2, 3 에 있어서는 20 ㎠/Vs 이상의 이동도가 얻어지고, 특히 실시예 3 에 있어서는 이동도 57.4 ㎠/Vs 로 높은 값이 얻어졌다. 한편, 층 두께 방향으로 조성·산소 농도 변조가 없는 비교예 1 에 대해서는, 종래의 IGZO 단막의 트랜지스터로서 평균적인 값인, 11 ㎠/Vs 정도의 이동도가 얻어졌다. 또, 제 2 영역을 성막하지 않았던 비교예 2 에 대해서는 트랜지스터 구동했지만, 이동도가 0.029 ㎠/Vs 로 적층 TFT 소자와 비교하여 크게 저감되었다. 이것은, 제 2 영역이 캐리어 공급층이기 때문에, 캐리어 공급층을 갖지 않는 비교예 2 에 있어서는, 충분한 캐리어 농도가 얻어지지 않았던 것을 의미하고 있다.
도 23 에 실시예 1, 2, 3, 비교예 1 에 있어서의 이동도 (μ) 의 포텐셜 깊이 (Δχ) 의존성을 나타낸다. 여기서 Δχ 는, b/(a + b) 의 변조에 추가로, 산소 농도 변조에 의한 전자 친화력차가 대략 0.1 eV 라고 하여 산출하고 있다. 포텐셜 깊이 (Δχ) 를 증대시켜 가면 이동도가 증대되어 가는 현상을 알 수 있다. 이 도면으로부터, 대체로 Δχ = 0.17 eV 이상으로 함으로써, IGZO 단막의 이동도의 거의 배인 20 ㎠/Vs 이상의 이동도가 얻어져, 저소비 전력 또한 고품위의 표시 장치 혹은, 고감도의 X 선 센서 등을 제공 가능해진다. 따라서 본 발명의 트랜지스터에 있어서 제 1, 제 2 영역의 전자 친화력차는 0.17 eV 이상인 것이 바람직하다.
1, 2, 3, 4 박막 트랜지스터
11 기판
12 산화물 반도체층
13 소스 전극
14 드레인 전극
15 게이트 절연막
16 게이트 전극
A1 산화물 반도체층의 제 1 영역
A2 산화물 반도체층의 제 2 영역

Claims (17)

  1. 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터로서,
    상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고,
    상기 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되어 있고,
    상기 활성층이, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층이며 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.),
    상기 제 2 영역의 b/(a + b) 가 상기 제 1 영역의 b/(a + b) 보다 크고,
    상기 제 1 영역의 산소 농도가, 상기 제 2 영역의 산소 농도보다 큰 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 영역의 전자 친화력과, 상기 제 2 영역의 전자 친화력의 차가, 0.17 eV 이상, 1.3 eV 이하인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 1 영역의 전자 친화력과, 상기 제 2 영역의 전자 친화력의 차가, 0.32 eV 이상, 1.3 eV 이하인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층이 비정질인 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층에 있어서, 상기 제 1 영역의 b/(a + b) 가 0.5 보다 작은 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 산화물 반도체층에 있어서, 상기 제 1 영역의 b/(a + b) 가 0.4 보다 작고, 또한 상기 제 2 영역의 b/(a + b) 가 0.6 이상인 것을 특징으로 하는 박막 트랜지스터.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기판이 가요성을 갖는 것을 특징으로 하는 박막 트랜지스터.
  9. 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터의 제조 방법으로서,
    상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고, 그 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되도록, 상기 활성층으로서, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.) 을 스퍼터법에 의해 성막하는 성막 공정을 포함하고,
    그 성막 공정에 있어서, 상기 제 1 영역의 산소 농도가, 상기 제 2 영역의 산소 농도보다 커지도록, 성막실 내를 제 1 산소 분압/아르곤 분압 하에서 상기 제 1 영역을 성막하고, 상기 성막실 내를 상기 제 1 산소 분압/아르곤 분압 보다 작은 제 2 산소 분압/아르곤 분압으로 한 조건 하에서, 제 1 영역의 b/(a + b) 보다 큰 b/(a + b) 가 되는 조성비의 상기 제 2 영역을 성막하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 삭제
  11. 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터의 제조 방법으로서,
    상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고, 그 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되도록, 상기 활성층으로서, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.) 을 스퍼터법에 의해 성막하는 성막 공정을 포함하고,
    그 성막 공정이, 상기 제 1 영역과, 제 1 영역의 b/(a + b) 보다 큰 b/(a + b) 가 되는 조성비의 상기 제 2 영역을 성막하는 공정을 포함하고, 상기 제 1 영역의 산소 농도가, 상기 제 2 영역의 산소 농도보다 커지도록, 상기 제 1 영역의 성막 중 및/또는 그 제 1 영역을 성막한 후에, 그 제 1 영역의 성막면에 산소 함유 라디칼을 조사하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 기판 상에, 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터의 제조 방법으로서,
    상기 활성층이, 상기 게이트 전극측에 상기 게이트 절연막을 개재하여 배치된, 제 1 전자 친화력을 갖는 제 1 영역과, 상기 게이트 전극에 먼 측에 배치된, 상기 제 1 전자 친화력보다 작은 제 2 전자 친화력을 갖는 제 2 영역을 포함하고, 그 활성층의 막 두께 방향에 있어서, 상기 제 1 영역을 우물층, 상기 제 2 영역과 상기 게이트 절연막을 장벽층으로 하는 우물형 포텐셜이 구성되도록, 상기 활성층으로서, a (In2O3)·b (Ga2O3)·c (ZnO) 로 이루어지는 산화물 반도체층 (여기서 a, b, c 는, 각각 a ≥ 0, b ≥ 0, c ≥ 0, 또한 a + b ≠ 0, b + c ≠ 0, c + a ≠ 0 이다.) 을 스퍼터법에 의해 성막하는 성막 공정을 포함하고,
    그 성막 공정이, 상기 제 1 영역과, 제 1 영역의 b/(a + b) 보다 큰 b/(a + b) 가 되는 조성비의 상기 제 2 영역을 성막하는 공정을 포함하고, 상기 제 1 영역의 산소 농도가, 상기 제 2 영역의 산소 농도보다 커지도록, 상기 제 1 영역의 성막 중 및/또는 제 1 영역의 성막 후에, 오존 분위기 중에서 그 제 1 영역의 성막면에 자외선을 조사하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제 9 항, 제 11 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 성막 공정 동안, 성막 기판을 대기에 노출시키지 않는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제 1 항 내지 제 6 항 및 제 8 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 표시 장치.
  15. 제 1 항 내지 제 6 항 및 제 8 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 이미지 센서.
  16. 제 1 항 내지 제 6 항 및 제 8 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 X 선 센서.
  17. 제 16 항에 기재된 X 선 센서를 구비한 것을 특징으로 하는 X 선 디지털 촬영 장치.
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