KR101659074B1 - 박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, x 선 센서 그리고 x 선 디지털 촬영 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, x 선 센서 그리고 x 선 디지털 촬영 장치 Download PDF

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Abstract

박막 트랜지스터는, 게이트 전극과, 상기 게이트 전극과 접하는 게이트 절연막과, In (a) Ga (b) Zn (c) O (d) (0 < a ≤ 37/60, 3a/7-3/14 ≤ b ≤ 91a/74-17/40, 단 b > 0, 0 < c ≤ 3/5, a＋b＋c＝1, d > 0) 로 나타내는 제 1 영역 및 In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리에 위치하는 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과, 서로 이간되어 배치되어 있고, 상기 산화물 반도체층을 통해 도통할 수 있는 소스 전극 및 드레인 전극을 갖는다.

Description

박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, X 선 센서 그리고 X 선 디지털 촬영 장치{THIN FILM TRANSISTOR AND METHOD OF PRODUCING THE SAME, DISPLAY DEVICE, IMAGE SENSOR, X-RAY SENSOR, AND X-RAY DIGITAL IMAGING DEVICE}
본 발명은, 박막 트랜지스터 및 그 제조 방법, 표시 장치, 이미지 센서, X 선 센서 그리고 X 선 디지털 촬영 장치에 관한 것이다.
최근, In-Ga-Zn-O 계 (이하, IGZO 라고 칭한다) 의 산화물 반도체 박막을 활성층 (채널층) 에 사용한 박막 트랜지스터의 연구 개발이 왕성히 이루어지고 있다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 또한 가시광에 투명한 점에서, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 박막 트랜지스터를 형성하는 것이 가능하다.
여기서, 표 1 에 각종 트랜지스터 특성의 전계 효과 이동도나 프로세스 온도 등을 비교한 것을 나타낸다.
Figure 112014011868519-pct00001
표 1 에 나타내는 바와 같이, 활성층이 폴리실리콘인 박막 트랜지스터는 100 ㎠/Vs 정도의 이동도를 얻는 것이 가능하지만, 프로세스 온도가 450 ℃ 이상으로 매우 높기 때문에, 내열성이 높은 기판으로밖에 형성할 수 없고, 저가, 대면적, 플렉시블화에는 적합하지 않다. 또, 활성층이 아모르퍼스 실리콘인 박막 트랜지스터는 300 ℃ 정도의 비교적 저온에서 형성 가능하기 때문에, 기판의 선택성은 폴리실리콘에 비해 넓지만, 겨우 1 ㎠/Vs 정도의 이동도밖에 얻을 수 없어 고정세의 디스플레이 용도에는 적합하지 않다. 한편, 저온 성막이라는 관점에서는 활성층이 유기물인 박막 트랜지스터는 100 ℃ 이하에서의 형성이 가능하기 때문에, 내열성이 낮은 플라스틱 필름 기판 등을 사용한 플렉시블 디스플레이 용도 등에 대한 응용이 기대되고 있지만, 이동도는 아모르퍼스 실리콘과 동일한 정도의 결과밖에 얻어지지 않았다.
예를 들어, 일본 공개특허공보 2010-21555호에서는, 활성층으로서 게이트 전극에 가까운 측에 IZO, ITO, GZO 또는 AZO 의 산화물을 함유하는 고이동도층을 배치하고, 게이트 전극으로부터 먼 측에는 Zn 을 함유하는 산화물층을 배치하는 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 2009-170905호에서는, 적어도 게이트 배선 상에 비정질 실리콘을 함유하는 제 1 반도체 패턴과, Ga, In, Zn, Sn, Co, Ti 및 Mg 중 적어도 1 개의 원소와 산소 원소 (O) 를 함유하는 제 2 반도체 패턴을 포함하는 표시 기판이 개시되어 있다.
일본 공개특허공보 2010-161339호에서는, 적어도 반도체층과 상기 반도체층에 대해 게이트 절연층을 개재하여 형성된 게이트 전극을 구비한 전계 효과형 트랜지스터로서, 상기 반도체층은, Zn 또는 In 에서 선택되는 적어도 1 개의 원소를 함유하는 제 1 아모르퍼스 산화물 반도체층과, Ge 또는 Si 에서 선택되는 적어도 1 개의 원소와, Zn 또는 In 에서 선택되는 적어도 1 개의 원소를 함유하는 제 2 아모르퍼스 산화물 반도체층을 포함하는 전계 효과형 트랜지스터가 개시되어 있다.
또, K. Koike et al., Applied Physics Letters, 87 (2005) 112106 에서는, 전자 친화력이 상이한 ZnO 와 ZnMgO 를 접합시킴으로써, 캐리어 주행층이 단일 양자 우물이 되는 헤테로 구조 전계 효과 트랜지스터가 개시되어 있다.
일본 공개특허공보 2010-21555호에 개시되어 있는 박막 트랜지스터에서는, 오프 전류값이 높고, 대기 중 (Vg＝0 V) 의 전력 소비가 크다. 또, 전류 패스층으로서 IZO 계 등을 사용하고 있기 때문에, IGZO 계를 사용한 경우와 비교하여 구동시의 전압 인가에 대한 특성 열화가 크다.
일본 공개특허공보 2009-170905호에 개시되어 있는 표시 기판에서는, 양자 우물부인 캐리어 주행층에 산화물 반도체와 비교하여 1 자릿수 정도 이동도가 낮은 비정질 실리콘을 사용하고 있기 때문에, 충분한 이동도가 얻어지지 않는다.
일본 공개특허공보 2010-161339호에 개시되어 있는 박막 트랜지스터에서는, 오프 전류값이 높아지는 경우가 있어, 저소비 전력으로 하기에는 불충분하다.
또, K. Koike et al., Applied Physics Letters, 87 (2005) 112106 에서는, 고이동도를 얻기 위해서, 분자선 에피택시법 (MBE 법) 에 의한 에피택셜 성장에 의해, 헤테로 구조 전계 효과 트랜지스터 (HEMT) 를 제조하고 있어, 기판과 반도체막층의 격자 부정합을 매우 작게할 필요가 있다. 그 때문에 기판 온도를 700 ℃ 초과로 가열할 필요가 있어, 기판의 선택성을 현저하게 저하시킨다.
즉, 저온에서 (예를 들어 400 ℃ 이하), 고이동도 (예를 들어 30 ㎠/Vs 이상) 와 노멀리 오프를 양립시키기는 것은 곤란하였다.
본 발명은, 400 ℃ 이하에서도 제조 가능하고, 20 ㎠/Vs 이상의 높은 전계 효과 이동도와, 노멀리 오프가 되는 낮은 오프 전류를 양립시키는 박막 트랜지스터 및 그 제조 방법, 그리고 낮은 소비 전력에 의해 양호한 특성을 나타내는 표시 장치, 이미지 센서, X 선 센서 및 X 선 디지털 촬영 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 이하의 발명이 제공된다.
<1> 게이트 전극과,
상기 게이트 전극과 접하는 게이트 절연막과,
In (a) Ga (b) Zn (c) O (d) (0 < a ≤ 37/60, 3a/7-3/14 ≤ b ≤ 91a/74-17/40, 단 b > 0, 0 < c ≤ 3/5, a＋b＋c＝1, d > 0) 로 나타내는 제 1 영역 및 In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리에 위치하는 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과,
서로 이간되어 배치되어 있고, 상기 산화물 반도체층을 통해 도통할 수 있는 소스 전극 및 드레인 전극
을 갖는 박막 트랜지스터.
<2> 상기 제 1 영역이 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/7-3/14, c ≤ 3/5 로 나타내는 조성 범위 내인 <1> 에 기재된 박막 트랜지스터.
<3> 상기 제 1 영역이 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/37 로 나타내는 조성 범위 내인 <1> 에 기재된 박막 트랜지스터.
<4> 상기 제 2 영역은 q/(p＋q) ≤ 0.875 로 나타내는 <1> ∼ <3> 중 어느 하나에 기재된 박막 트랜지스터.
<5> 상기 제 2 영역의 막두께는 10 ㎚ 초과 70 ㎚ 미만인 <1> 내지 <4> 중 어느 하나에 기재된 박막 트랜지스터.
<6> 상기 산화물 반도체층은 비정질인 <1> ∼ <5> 중 어느 하나에 기재된 박막 트랜지스터.
<7> 상기 박막 트랜지스터가 보텀 게이트-톱 콘택트형 또는 톱 게이트-보텀 콘택트형인 <1> ∼ <6> 중 어느 하나에 기재된 박막 트랜지스터.
<8> 상기 산화물 반도체층을 구성하는 상기 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정과,
상기 산화물 반도체층을 구성하는 상기 제 2 영역을, 성막실 내를 제 2 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정
을 갖는 <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법.
<9> 상기 제 1 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 2 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 1 영역의 성막 중 및/또는 성막 후에, 상기 제 1 영역의 성막면에 산소 라디칼을 조사하는 공정
을 갖는 <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법.
<10> 상기 제 1 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 2 영역을 스퍼터법에 의해 성막하는 공정과,
상기 제 1 영역의 성막 중 및/또는 성막 후에, 오존 분위기 중에서 상기 제 1 영역의 성막면에 자외선을 조사하는 공정
을 갖는 <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법.
<11> 상기 제 1 영역을 성막하는 공정 및 상기 제 2 영역을 성막하는 공정 사이에서, 산화물 반도체층을 대기에 노출시키지 않는 <8> ∼ <10> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<12> 상기 제 1 영역 및 상기 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는 <8> ∼ <11> 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
<13> 상기 제 1 산소 분압/아르곤 분압비가 상기 제 2 산소 분압/아르곤 분압비보다 높은 <8> 에 기재된 박막 트랜지스터의 제조 방법.
<14> <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 표시 장치.
<15> <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 이미지 센서.
<16> <1> ∼ <7> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 X 선 센서.
<17> <16> 에 기재된 X 선 센서를 구비한 X 선 디지털 촬영 장치.
<18> 동영상 촬영이 가능한 <17> 에 기재된 X 선 디지털 촬영 장치.
본 발명에 의하면, 400 ℃ 이하에서 제조 가능하고, 20 ㎠/Vs 이상의 높은 전계 효과 이동도와, 노멀리 오프가 되는 낮은 오프 전류를 양립시키는 박막 트랜지스터 및 그 제조 방법, 그리고 낮은 소비 전력에 의해 양호한 특성을 나타내는 표시 장치, 이미지 센서, X 선 센서 및 X 선 디지털 촬영 장치를 제공할 수 있다.
도 1 은 본 발명에 관련된 박막 트랜지스터의 일례 (보텀 게이트-톱 콘택트형) 의 구성을 나타내는 개략도이다.
도 2 는 본 발명에 관련된 박막 트랜지스터의 일례 (톱 게이트-보텀 콘택트형) 의 구성을 나타내는 개략도이다.
도 3 은 3 원 상태도 기법에 있어서의 제 1 영역의 조성 범위를 나타내는 도면이다.
도 4 는 3 원 상태도 기법에 있어서의 제 1 영역의 바람직한 조성 범위를 나타내는 도면이다.
도 5 는 IGZO 적층막의 (A) 적층 직후, (B) 600 ℃ 어닐 처리 후를 나타내는 단면 STEM 이미지이다.
도 6 은 실시 형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 7 는 도 6 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 8 은 실시 형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 9 는 도 8 의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 10 은 실시 형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 11 은 도 10 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 12 는 제 1 영역의 조성 변조에 의한 Vg-Id 특성의 변화를 나타내는 도면이다.
도 13 은 3 원 상태도 기법에 있어서의 실시예 및 비교예의 제 1 영역의 조성을 나타내는 도면이다.
도 14 는 3 원 상태도 기법에 있어서의 실시예 및 비교예의 제 1 영역의 조성 및 특성을 나타내는 도면이다.
도 15 는 스트레스 시간에 대한 임계값 시프트 (ΔVth) 의 변화를 나타내는 도면이다.
이하, 첨부한 도면을 참조하면서, 본 발명의 실시 형태에 관련된 박막 트랜지스터 및 그 제조 방법, 그리고 본 발명의 실시 형태에 관련된 박막 트랜지스터를 구비한 표시 장치, 센서 및 X 선 센서 (디지털 촬영 장치) 에 대해 구체적으로 설명한다. 또한, 도면 중, 동일하거나 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다.
<박막 트랜지스터>
본 발명의 박막 트랜지스터 (적절히 「TFT」 로 기재한다) 는, 게이트 전극에 전극을 인가하고, 산화물 반도체층에 흐르는 전류를 제어하여 소스 전극과 드레인 전극 사이의 전류를 스위칭하는 기능을 갖는 것으로, 게이트 전극과, 상기 게이트 전극과 접하는 게이트 절연막과, In (a) Ga (b) Zn (c) O (d) (0 < a ≤ 37/60, 3a/7-3/14 ≤ b ≤ 91a/74-17/40, 단 b > 0, 0 < c ≤ 3/5, a＋b＋c＝1, d > 0) 로 나타내는 제 1 영역 및 In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리에 위치하는 제 2 영역을 포함하며, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과, 서로 이간되어 배치되어 있고, 상기 산화물 반도체층을 통해 도통할 수 있는 소스 전극 및 드레인 전극을 갖는다.
본 발명에 관련된 박막 트랜지스터는, 20 ㎠/Vs 이상의 높은 전계 효과 이동도를 가짐과 함께, 노멀리 오프 (바람직하게는 오프 전류 1E-9A 이하) 가 되는 낮은 오프 전류를 갖고, 특히 30 ㎠/Vs 이상의 이동도와 노멀리 오프를 달성할 수도 있다.
또, 본 발명의 박막 트랜지스터의 소자 구조에 있어서는, 캐리어 주행층 (제 1 영역) 이 외기 (外氣) 에 노출되어 있지 않기 때문에, 시간 경과나 구동 환경에 의존하는 소자 특성 열화가 저감된다. 또, 동일한 In, Ga 또는 Zn 을 모재로 하는 산화물 반도체계를 접합시킴으로써, 이종 (異種) 반도체를 접합시킨 경우의 소자와 비교하여 접합 계면이 양호해져, 구동시의 전기 스트레스 등에 대한 소자 열화가 억제된다. 종래의 IGZO 단막 (單膜) 의 TFT 와 비교해도 구동 안정성은 양호하다.
본 발명에 있어서, TFT 는 기판 상에 형성되어 있어도 되고, 혹은 TFT 의 구성 요소 (예를 들어, 전극) 가 기판으로서 작용하는 경우에는, 별도의 기판을 생략해도 된다. 또, TFT 와 기판은 직접 접하고 있어도 되고, TFT 와 기판 사이에 추가적인 층이나 요소가 형성되어 있어도 된다.
본 발명의 TFT 의 소자 구조로는, 게이트 전극의 위치에 기초한, 이른바 보텀 게이트형 (역스태거 구조라고도 불린다) 및 톱 게이트형 (스태거 구조라고도 불린다) 중 어느 양태여도 된다. 또, 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히 「소스·드레인 전극」 이라고 한다) 의 접촉 부분에 기초하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태여도 된다.
톱 게이트형이란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이며, 보텀 게이트형이란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이고, 톱 콘택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
또한, 본 실시 형태에 관련된 TFT 는 상기 이외에도 여러 구성을 취하는 것이 가능하고, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 대표예로서 도 1, 도 2 에 나타내는 TFT 에 대해 구체적으로 설명하지만, 본 발명은 다른 형태 (구조) 의 TFT 에 대해서도 적용할 수 있다.
도 1 은 본 발명의 제 1 실시 형태의 박막 트랜지스터 (1), 도 2 는 본 발명의 제 2 실시 형태의 박막 트랜지스터 (2) 의 구성을 각각 모식적으로 나타내는 단면도이다. 도 1, 도 2 의 각 박막 트랜지스터 (1, 2) 에 있어서 공통된 요소에는 동일한 부호를 부여하고 있다.
도 1 에 나타내는 제 1 실시 형태의 박막 트랜지스터 (1) 는 보텀 게이트-톱 콘택트형의 트랜지스터이고, 도 2 에 나타내는 제 2 실시 형태의 박막 트랜지스터 (2) 는 톱 게이트-보텀 콘택트형의 트랜지스터이다. 도 1, 도 2 에 나타내는 실시 형태는, 산화물 반도체층 (12) 에 대한 게이트 전극 (16), 소스 전극 (13) 및 드레인 전극 (14) 의 배치가 상이하지만, 동일한 부호가 부여되어 있는 각 요소의 기능은 동일하고, 동일한 재료를 적용할 수 있다.
본 발명의 실시 형태에 관련된 박막 트랜지스터 (1, 2) 는, 기판 (11) 상에 게이트 전극 (16) 과, 게이트 절연막 (15) 과, 산화물 반도체층 (12) (활성층) 과, 소스 전극 (13) 과, 드레인 전극 (14) 을 갖고, 산화물 반도체층 (12) 은, 막두께 방향으로 게이트 전극 (16) 에 가까운 측에서부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다. 산화물 반도체층 (12) 을 구성하는 제 1 영역 (A1) 과 제 2 영역 (A2) 은 연속 성막되어 있고, 제 1 영역 (A1) 및 제 2 영역 (A2) 사이에는 절연층, 전극층 등의 산화물 반도체층 이외의 층은 삽입되지 않고, 산화물 반도체막으로 구성되어 있다.
이하, TFT 가 형성되는 기판도 포함하여, 본 발명의 TFT 의 각 구성 요소에 대해 상세히 서술한다.
(기판)
박막 트랜지스터를 형성하기 위한 기판 (11) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (11) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
예를 들어, 유리나 YSZ (이트륨 안정화 지르코늄) 등의 무기 재료, 수지나 수지 복합 재료 등으로 형성되는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 형성되는 기판이 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지로 형성되는 기판을 들 수 있다.
또, 이미 서술된 합성 수지 등과 산화규소 입자의 복합 플라스틱 재료로 형성되는 기판, 이미 서술된 합성 수지 등과 금속 나노 입자, 무기 산화물 나노 입자 혹은 무기 질화물 나노 입자 등과의 복합 플라스틱 재료로 형성되는 기판, 이미 서술된 합성 수지 등과 카본 섬유 혹은 카본 나노 튜브의 복합 플라스틱 재료로 형성되는 기판, 이미 서술된 합성 수지 등과 유리 플레이크, 유리 파이버 혹은 유리 비즈의 복합 플라스틱 재료로 형성되는 기판, 이미 서술된 합성 수지 등과 점토 광물 혹은 운모 파생 결정 구조를 갖는 입자의 복합 플라스틱 재료로 형성되는 기판, 얇은 유리와 이미 서술된 어느 합성 수지의 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 기판, 무기층과 유기층 (이미 서술된 합성 수지) 을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 형성되는 기판, 스테인리스 기판 또는 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 부착된 알루미늄 기판 등을 사용할 수 있다.
수지 기판으로는, 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성 및 저흡습성 등이 우수한 것이 바람직하다. 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
기판 (11) 의 두께는 플렉시블 기판을 사용하는 경우에는, 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판 (11) 의 두께가 50 ㎛ 이상이면, 기판 자체의 평탄성이 보다 향상된다. 기판 (11) 의 두께가 500 ㎛ 이하이면, 기판 자체의 가요성이 보다 향상되고, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다. 또한, 기판 (11) 을 구성하는 재료에 의해, 충분한 평탄성 및 가요성을 갖는 두께는 상이하기 때문에, 기판 재료에 따라 그 두께를 설정할 필요가 있지만, 대체로 그 범위는 50 ㎛ ∼ 500 ㎛ 의 범위이다.
(게이트 전극)
게이트 전극 (16) 의 재료로는 높은 도전성을 갖는 것이면 특별히 제한은 없다. 예를 들어 게이트 전극의 재료로서, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 등을 들 수 있다. 상기의 재료 (예를 들어 금속 산화물) 를 사용하여, 단층 또는 2 층 이상의 적층 구조를 형성함으로써, 게이트 전극을 형성할 수 있다.
게이트 전극 (16) 을 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 200 ㎚ 이하로 하는 것이 보다 바람직하다.
(게이트 절연막)
게이트 절연막 (15) 은, 게이트 전극 (16) 과, 산화물 반도체층 (12), 소스·드레인 전극 (13, 14) 을 절연한 상태로 이간하는 층이며, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막 또는 이들 화합물을 2 종 이상 함유하는 절연막 등으로 구성할 수 있다.
또한, 게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해서 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면, 구동 전압의 상승을 초래시킨다. 게이트 절연막 (15) 의 두께는 재질에 따라 다르기도 하지만, 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하며, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.
(산화물 반도체층)
산화물 반도체층 (12) 은, 게이트 전극 (16) 에 가까운 순으로 제 1 영역 (A1) 과 제 2 영역 (A2) 을 포함하고, 게이트 절연막 (15) 을 개재하여 게이트 전극 (16) 에 대향 배치되어 있다. 제 1 영역 (A1) 은, In (a) Ga (b) Zn (c) O (d) (a ≤ 37/60, b ≤ 91a/74-17/40, b ≥ 3a/7-3/14, c ≤ 3/5, 단, a > 0, b > 0, c > 0, d > 0, a＋b＋c＝1 로 한다) 로 나타내는 IGZO 층이다. 제 2 영역 (A2) 은, In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 제 1 영역 (A1) 과는 조성이 상이한 산화물 반도체막이며, 게이트 전극 (16) 에 대해 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치하고 있다.
-제 1 영역-
도 3 은 3 원 상태도 기법에 있어서의 제 1 영역 (A1) 의 조성 범위를 나타내고 있다. 활성층을 구성하는 산화물 반도체에 있어서는, 일반적으로 전자 캐리어 농도의 증대와 함께 전계 효과 이동도가 증대된다. 즉, 본 실시 형태의 박막 트랜지스터 (1, 2) 에 있어서, 게이트 전극 (16) 에 가깝고, 정 (正) 의 게이트 전압을 인가한 상태하에서 전류 주행층이 되는 제 1 영역 (A1) 은 어느 정도의 캐리어 농도를 갖는 산화물 반도체층인 것이 바람직하다.
또, IGZO 는 전도대 하단이 In 의 5s 궤도의 중첩에 의해 형성되어 있는 것으로 생각되고 있어 In 함유율은 IGZO 계의 특성에 크게 영향을 미치는 것이 알려져 있다.
본 실시 형태에 관련된 TFT 의 산화물 반도체층 (12) 은, 제 1 영역 (A1) 에 있어서는, 바람직하게는 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/7-3/14, c ≤ 3/5 (단, a＋b＋c＝1 로 한다) 로 나타내는 조성 범위, 즉, 도 4 에 있어서 B 및 C 로 나타내는 영역에 있으면, 전계 효과 이동도 30 ㎠/Vs 초과에서 노멀리 오프의 박막 트랜지스터가 얻어진다.
여기서, 제 1 영역 (A1) 에 있어서 도 4 의 B 로 나타내는 조성 범위보다 In 함유량을 늘려 가면, 즉 a 를 증대시켜 가면, 캐리어 농도가 과잉 상태로 되고, 전계 효과 이동도 30 ㎠/Vs 초과는 되지만, 노멀리 오프의 박막 트랜지스터를 얻기 어려워진다.
한편으로, 제 1 영역 (A1) 에 있어서 도 4 의 B 로 나타내는 조성 범위보다 Zn 이나 Ga 함유량을 늘려 가면, 상대적으로 In 함유율이 저감되는 경우도 있어, 노멀리 오프의 박막 트랜지스터를 얻기는 용이하지만, 캐리어 농도의 저하에 의해 전계 효과 이동도가 감소되고, 30 ㎠/Vs 초과를 양립시키기 어려워진다.
본 발명의 박막 트랜지스터는, 게이트 전극에 가까운 측의 제 1 영역으로서 일반적으로 축퇴 전도가 되기 쉬운 고 In 함유율의 IGZO 층 (상기 제 1 영역) 의 조성을 제어함으로써, IGZO 의 높은 이동도를 유지하면서, 낮은 오프 전류를 실현시킬 수 있다. 또, 동일한 조성을 갖는 IGZO 층 단독을 활성층에 사용한 경우에는, 낮은 오프 전류를 실현시키기는 곤란하지만, IGZO 층과는 별도로 더욱 게이트 전극에 대해 제 1 영역보다 멀리에 위치하는 제 2 영역의 조성 및 막두께를 제어함으로써, 30 ㎠/Vs 초과의 이동도와 1E-9A 이하의 낮은 오프 전류를 양립시킬 수 있다.
또, 본 실시 형태의 박막 트랜지스터 (1, 2) 에 있어서의 산화물 반도체층은, 전류 패스로서 제 1 영역 (A1) 에 IGZO 를 갖고 있고, 채널층이 되는 제 1 영역 (A1) 을 예를 들어 IZO 등으로 제작한 경우에 비해, 특성의 시간 경과적 열화를 저감시킬 수 있는 것 이외에 구동시의 전압 인가 스트레스에 대한 특성 열화를 저감시킨 박막 트랜지스터를 제공할 수 있다. IGZO 단막과 비교해도 전기 스트레스에 대한 안정성이 양호하다.
또, 본 실시 형태의 박막 트랜지스터 (1, 2) 는, 산화물 반도체층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 이 In, Ga, Zn 및 O 를 함유하는 동종의 재료로 형성되어 있는 점에서, 실질적으로 채널층이 되는 제 1 영역 (A1) 이 Si 계 등의 이종 재료와 접하고 있는 경우에 비해 계면에서의 결함 밀도가 저감되고, 균일성, 안정성, 신뢰성의 관점에서도 우수한 박막 트랜지스터를 제공할 수 있다. 특히, 산화물 반도체 (IGZO) 단막과 비교하여, 전기 스트레스에 대한 안정성이 양호하다.
또, 채널층이 되는 제 1 영역 (A1) 이 외기에 노출되어 있지 않기 때문에, 시간 경과나 소자가 놓여져 있는 환경하에 의존하는 소자 특성의 열화가 저감된다.
산화물 반도체층의 제 1 영역 (A1) 의 두께는 50 ㎚ 이하인 것이 바람직하고, 보다 바람직하게는 제 1 영역 (A1) 의 층두께가 20 ㎚ 이하이다. 더욱 바람직하게는 제 1 영역 (A1) 의 층두께가 5 ㎚ 이상 10 ㎚ 미만이다.
제 1 영역 (A1) 의 두께가 5 ㎚ 이상이면 산화물 반도체층의 균일성이 높아져, 높은 이동도가 얻어지기 쉬워지고, 10 ㎚ 미만이면 토탈의 캐리어 수가 감소되기 때문에 핀치 오프가 용이해진다.
-제 2 영역-
산화물 반도체층 (12) 에 있어서 게이트 전극 (16) 에서부터 먼 측의 제 2 영역 (A2) 은, 게이트 전극 (16) 에 대해 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치하고 있다. 제 2 영역 (A2) 은, In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 제 1 영역 (A1) 과 조성이 상이한 조성을 갖는다.
또한, 본 실시 형태의 박막 트랜지스터 (1, 2) 에서는, 소스 전극 (13) 및 드레인 전극 (14) 은 주로 제 2 영역 (A2) 을 개재하여 산화물 반도체층 (12) 과 접속되어 있다. 그 때문에, In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내는 제 2 영역 (A2) 이 q/(p＋q) > 0.875 (즉, Ga 리치) 이면, 소스·드레인 전극 (13, 14) 과 산화물 반도체층 (12) 의 접촉 저항이 상승하여, 전계 효과 이동도가 감소하는 경향이 있다. 따라서, 고이동도의 박막 트랜지스터를 제조하기 위해서는, 제 2 영역 (A2) 은 q/(p＋q) ≤ 0.875 인 것이 바람직하다.
또, 제 2 영역 (A2) 에 있어서 q/(p＋q) ≤ 0.250 이면, 제 2 영역 (A2) 에 있어서 페르미 준위와 전도대가 상대적으로 가까워져, 전자 친화력이 증대되고, 저저항화되기 쉬운 상태가 된다. 이 상태에서 제 1 영역 (A1) 과 접합시킨 산화물 반도체막 (제 2 영역 (A2)) 을 형성하면, 제 1 영역 (A1) 에 부가하여, 제 2 영역 (A2) 의 벌크 중이나, 표면 부근에 전도 패스가 형성되기 쉬운 상태가 되어, 오프 전류의 증대를 초래하는 경향이 있다. 따라서, In (p) Ga (q) Zn (r) O (s) (p > 0, q > 0, r > 0, s > 0) 로 나타내는 제 2 영역 (A2) 에 있어서는 q/(p＋q) > 0.250 일 필요가 있다.
또, 제 2 영역 (A2) 의 두께는 10 ㎚ 초과인 것이 바람직하다. 나아가서는, 제 2 영역 (A2) 의 두께가 70 ㎚ 미만인 것이 바람직하다.
제 2 영역 (A2) 의 두께가 10 ㎚ 초과이면, S 값이 작은 양호한 트랜지스터 특성이 얻어진다. 제 2 영역 (A2) 의 두께가 10 ㎚ 이하이면, S 값의 열화를 야기시키기 쉽다. 특히, 제 2 영역이 30 ㎚ 이상이면, 오프 전류의 저감을 기대할 수 있다.
한편으로, 제 2 영역 (A2) 의 두께가 70 ㎚ 이상이면, 오프 전류의 저감은 기대할 수 있어, S 값의 관점에서는 문제가 없지만, 소스·드레인 전극 (13, 14) 과 제 1 영역 (A1) 사이에 존재하는 저항 성분 (제 2 영역의 저항) 이 증대되게 되어, 전계 효과 이동도가 저감되는 경향이 있다. 따라서, 제 2 영역 (A2) 의 막두께는 10 ㎚ 초과 70 ㎚ 미만인 것이 바람직하다.
또한, 산화물 반도체층 (12) 전체의 막두께 (총 막두께) 는, 막의 균일성, 패터닝성의 관점에서 10 ∼ 200 ㎚ 정도인 것이 바람직하고, 15 ㎚ 초과, 80 ㎚ 미만이 보다 바람직하다.
(소스·드레인 전극)
소스 전극 (13) 및 드레인 전극 (14) 은, 모두 높은 도전성을 갖는 것이면 재료, 구조에 관해서 특별히 제한은 없다. 예를 들어, 소스 전극 및 드레인 전극의 재료로서, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물을 들 수 있다. 상기의 재료 (예를 들어 금속 산화물) 를 사용하여, 단층 또는 2 층 이상의 적층 구조를 형성함으로써, 소스·드레인 전극 (13, 14) 을 형성할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 을 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 100 ㎚ 이하로 하는 것이 보다 바람직하다.
<박막 트랜지스터의 제조 방법>
다음으로, 도 1 에 나타내는 보텀 게이트-톱 콘택트형의 박막 트랜지스터 (1) 의 제조 방법에 대해 설명한다.
(게이트 전극의 형성)
먼저, 기판 (11) 을 준비하고, 필요에 따라 기판 (11) 상에 박막 트랜지스터 (1) 이외의 층을 형성한 후, 게이트 전극 (16) 을 형성한다.
게이트 전극 (16) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 예를 들어, 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정 형상으로 패터닝하여 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
(게이트 절연막의 형성)
게이트 전극 (16) 을 형성한 후, 게이트 절연막 (15) 을 형성한다.
게이트 절연막 (15) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 예를 들어, 게이트 절연막 (15) 은 포토리소그래피 및 에칭에 의해 소정 형상으로 패터닝해도 된다.
(산화물 반도체층의 형성)
이어서, 산화물 반도체층 (12) 으로서, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서대로 스퍼터법, 펄스 레이저 증착법 (PLD 법), CVD 법 등의 기상 성막법 ; 잉크젯법 등의 성막 수법에 의해 성막한다. 구체적으로는, 절연막 (15) 상에 제 1 영역 (A1) 으로서 In (a) Ga (b) Zn (c) O (d) (0 < a ≤ 37/60, 3a/7-3/14 ≤ b ≤ 91a/74-17/40, 단 b > 0, 0 < c ≤ 3/5, a＋b＋c＝1, d > 0) 로 나타내는 조성 범위 내 (도 3 에 있어서 A 로 나타내는 영역), 바람직하게는 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/7-3/14, c ≤ 3/5 를 만족시키는 조성 범위 내 (도 4 에 있어서 B 및 C 로 나타내는 영역), 혹은 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/37 을 만족시키는 조성 범위 내 (도 4 에 있어서 B 로 나타내는 영역) 의 IGZO 막을 성막한다. 또한, 제 1 영역 (A1) 이 도 4 의 C 로 나타내는 조성 범위 내이면, 전압 스트레스시의 특성 안정성 면에서 유리하다.
이어서, 제 2 영역 (A2) 으로서, In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 특히 바람직하게는 0.250 < q/(p＋q) ≤ 0.875 가 되는 IGZO 막을 성막한다.
-제 1 영역의 성막-
예를 들어, 제 1 영역 (A1) 으로서 a＝37/60, b＝1/20, c＝1/3 이 되는 막을 막두께 5 ㎚ 가 되도록 형성한다. 상기와 같은 금속 원소의 조성비가 되도록 성막하는 수법으로서, 스퍼터 성막이면, 제 1 영역 (A1) 은, In, Ga, Zn 또는 이들 산화물 혹은 이들 복합 산화물의 타깃을 조합하여 사용한 공 (共) 스퍼터여도 되고, 성막한 IGZO 막 중의 금속 원소의 조성비가 상기가 되는 복합 산화물 타깃을 미리 준비하여 단독 스퍼터를 실시해도 된다.
성막 중의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 수지제 플렉시블 기판을 사용하는 경우에는, 기판의 변형 등을 방지하기 위해 기판 온도는 보다 실온에 가까운 것이 바람직하다.
제 1 영역 (A1) 의 캐리어 밀도를 높이는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 낮게 하여, 막 중의 산소 농도를 낮게 하면 된다. 예를 들어 성막시의 산소 분압/아르곤 분압비를 0.005 로 한다. 반대로 전자 캐리어 밀도를 낮게 하는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 높게 하거나 (예를 들어 성막시의 산소 분압/아르곤 분압비를 0.067 로 한다), 성막 중 또는 성막 후에 산소 라디칼을 조사하거나, 오존 분위기 중에서 그 성막면에 자외선을 조사하거나 함으로써 막 중의 산소 농도를 높이면 된다.
또한, 본 실시 형태의 박막 트랜지스터의 제조 방법에 있어서는, 제 1 영역 (A1) 을 스퍼터 성막할 때의 제 1 산소 분압/아르곤 분압비가 제 2 영역 (A2) 을 스퍼터 성막할 때의 제 2 산소 분압/아르곤 분압비보다 높은 것이 바람직하다.
-제 2 영역의 성막-
제 1 영역 (A1) 이 되는 IGZO 막을 형성한 후, 제 2 영역 (A2) 이 되는 IGZO 막의 성막을 실시한다. 제 2 영역 (A2) 의 성막은, 제 1 영역 (A1) 의 성막 후, 일단 성막을 정지시키고, 성막실 내의 산소 분압 및 타깃에 가하는 전력을 변경한 후, 성막을 재개하는 방법이어도 되고, 성막을 정지시키지 않고 성막실 내의 산소 분압 및 타깃에 가하는 전력을 신속하게 또는 완만하게 변경하는 방법이어도 된다.
또, 타깃은 제 1 영역 (A1) 의 성막시에 사용한 타깃을 그대로 사용하여 투입 전력을 변화시키는 수법이어도 되고, 제 1 영역 (A1) 으로부터 제 2 영역 (A2) 으로 성막을 전환할 때에, 제 1 영역 (A1) 의 성막에 사용한 타깃으로의 전력 투입을 정지시키고, In, Ga, Zn 을 함유하는 상이한 타깃에 전력 인가를 실시하는 수법이어도 되고, 제 1 영역 (A1) 의 성막에 사용한 타깃에 부가하여, 나아가 복수의 타깃에 추가로 전력 인가를 실시하는 수법이어도 된다. 예를 들어, 제 2 영역 (A2) 으로서, In (p) Ga (q) Zn (r) O (s) (p > 0, q > 0, r > 0, s > 0), q/(p＋q)＝0.750 으로 나타내는 IGZO 층을 50 ㎚ 성막한다.
제 2 영역 (A2) 을 성막할 때의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 수지제 플렉시블 기판을 사용하는 경우에는, 제 1 영역 (A1) 과 성막시와 동일하게 기판 온도는 보다 실온에 가까운 것이 바람직하다.
제 2 영역 (A2) 의 캐리어 밀도를 높이는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 낮게 하여, 막 중의 산소 농도를 낮게 하면 된다. 예를 들어 성막시의 산소 분압/아르곤 분압비를 0.005 로 한다. 반대로 전자 캐리어 밀도를 낮게 하는 경우에는, 성막시의 성막실 내의 산소 분압을 상대적으로 높게 하거나 (예를 들어 성막시의 산소 분압/아르곤 분압비를 0.067 로 한다), 성막 중 또는 성막 후에 산소 라디칼을 조사하거나, 오존 분위기 중에서 그 성막 기판 표면에 자외선을 조사하거나 함으로써 막 중의 산소 농도를 높이면 된다.
또한, 산소 라디칼의 조사 또는 오존 분위기 중에서의 자외선 조사에 의해 막 중의 산소 농도를 높일 때에는, 제 1 영역 (A1) 및 제 2 영역 (A2) 의 성막 중 및 성막 후의 양방에서 실시해도 되고, 제 2 영역 (A2) 의 성막 후에만 실시해도 된다. 또, 산소 라디칼 조사시의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 플렉시블 기판을 사용하는 경우에는 기판 온도는 보다 실온에 가까운 것이 바람직하다.
각 영역 (A1, A2) 을 스퍼터법에 의해 성막할 때, 산화물 반도체층 (12) 은 대기 중에 노출되지 않고 연속해서 성막되는 것이 바람직하다. 산화물 반도체층 (12) 을 대기에 노출시키지 않고 성막함으로써, 각 영역 (A1, A2) 사이의 불순물의 혼입을 방지할 수 있어, 결과적으로 보다 우수한 트랜지스터 특성을 얻을 수 있다. 또, 성막 공정수를 삭감할 수 있기 때문에, 제조 비용도 저감시킬 수 있다.
또한, 본 실시 형태에 있어서는, 보텀 게이트형의 박막 트랜지스터 (1) 의 제조시에는, 산화물 반도체층 (12) 은, 제 1 영역 (A1), 제 2 영역 (A2) 의 순으로 성막하고, 도 2 에 나타내는 톱 게이트형의 박막 트랜지스터 (2) 의 제조시에는 제 2 영역 (A2), 제 1 영역 (A1) 의 순으로 성막하면 된다.
또, 산화물 반도체층 (12) 의 캐리어 농도의 제어는, 제 1 영역 (A1), 제 2 영역 (A2) 의 조성 변조에 따라 실시하는 것 이외에, 성막시의 산소 분압 제어에 따라서도 실시할 수 있다.
산화물 반도체층 (12) 중의 산소 농도의 제어는, 구체적으로는 제 1 영역 (A1) 및 제 2 영역 (A2) 에 있어서의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 예를 들어, 산화물 반도체층 (12) 을 스퍼터 성막할 때, 성막실 내를 제 1 산소 분압/아르곤 분압비로 하여 제 1 영역 (A1) 을 성막하고, 성막실 내를 제 2 산소 분압/아르곤 분압비로 하여 제 2 영역 (A2) 을 성막한다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그에 따라 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그에 따라 전계 효과 이동도의 증대를 기대할 수 있다.
또, 제 1 영역 (A1) 을 성막 중 및/또는 성막한 후에, 제 1 영역 (A1) 의 성막면에 산소 라디칼을 조사하거나, 오존 분위기 중에서 제 1 영역 (A1) 의 성막면에 자외선을 조사하는 것에 의해서도 막의 산화를 촉진시켜, 제 1 영역 중의 산소 결손량을 저감시키는 것이 가능하다.
또, 제 1 영역 (A1) 및 제 2 영역 (A2) 으로 구성되는 산화물 반도체층 (12) 의 Zn 의 일부를 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반되는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, 제 1 영역 (A1) 과 제 2 영역 (A2) 에 각각 Mg 를 도프함으로써, In, Ga, Zn 만의 조성비를 제어한 계에 비해, 적층막의 밴드 프로파일을 유지한 채로 밴드 갭의 증대가 가능하다.
예를 들어, 유기 일렉트로루미네선스 (유기 EL) 에 사용되는 청색 발광층은 λ＝450 ㎚ 정도로 피크를 갖는 브로드한 발광을 나타내는 점에서, 가령 IGZO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 가지는 경우에는, 트랜지스터의 임계값 시프트가 일어나기 쉽다. 따라서, 특히 유기 EL 구동용으로 사용되는 박막 트랜지스터로는, 활성층에 사용하는 재료의 밴드 갭이 보다 큰 것이 바람직하다.
또, 제 1 영역 (A1) 및 제 2 영역 (A2) 의 캐리어 밀도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 밀도를 늘리고자 할 때에는, 상대적으로 가수 (價數) 가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Zr, Hf, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체막의 구성 원소수가 늘어나기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서, 산소 농도 (산소 결손량) 에 의해 캐리어 밀도를 제어하는 것이 바람직하다.
또, 300 ℃ 이하의 온도에서 성막이 가능하다는 점에서, 산화물 반도체층 (12) 은 비정질인 것이 바람직하다. 예를 들어, 비정질인 IGZO 막은 기판 온도 200 ℃ 이하에서 성막 가능하다. 산화물 반도체층이 비정질인지 여부는 X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층은 비정질인 것으로 판단할 수 있다.
또한, 산화물 반도체층 (12) 의 형성 후에 어닐 처리를 실시해도 된다. 어닐시의 분위기는 막에 따라 임의로 선택하는 것이 가능하고, 어닐 온도는 기판 (11) 에 따라 임의로 선택해도 되지만, 플렉시블 기판을 사용하는 경우에는 보다 저온 (예를 들어 200 ℃ 이하) 에서 어닐하는 것이 바람직하다. 한편, 유리 기판 등의 높은 내열성을 갖는 기판을 사용하는 경우에는, 500 ℃ 가까운 고온에서 어닐 처리를 실시해도 된다.
또, 오믹 콘택트의 형성이라는 점에서, 제 1 영역 및 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는 것이 바람직하다.
도 5 는, Ga/(In＋Ga)＝0.75 의 IGZO 막과 Ga/(In＋Ga)＝0.25 의 IGZO 막을 5 층 적층시킨 적층막의 단면 STEM 이미지이며, 도 5(A) 는, 적층 직후 (어닐 처리전), 도 5(B) 는 어닐 온도가 600 ℃ 에서 처리한 것을 나타낸다. 도 5 로부터 IGZO 막의 적층 구조에 있어서, 600 ℃ 에서 어닐 처리되어도 적층 구조를 유지하고 있음을 확인할 수 있다.
제 1 영역 (A1) 과 제 2 영역 (A2) 이 적층된 산화물 반도체막을, 이후에 형성되는 게이트 전극 (16) 에 게이트 절연막 (15) 을 개재하여 대향 배치되도록 패터닝함으로써 산화물 반도체층 (12) 이 형성된다. 패터닝은 예를 들어 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존하게 하는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은 황산 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 패턴을 형성한다.
(소스 전극 및 드레인 전극의 형성)
산화물 반도체층 (12) 을 형성한 후, 산화물 반도체층 (12) 상에 소스·드레인 전극 (13, 14) 을 형성하기 위한 금속막을 형성한다.
소스 전극 (13) 및 드레인 전극 (14) 은 모두 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
예를 들어 금속막을 에칭 또는 리프트 오프법에 의해 소정 형상으로 패터닝하여, 소스 전극 (13) 및 드레인 전극 (14) 을 형성한다. 이 때, 소스·드레인 전극 (13, 14), 소스·드레인 전극 (13, 14) 에 접속하는 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.
이상의 순서에 의해 도 1 에 나타내는 박막 트랜지스터 (1) 를 제조할 수 있다.
본 발명의 박막 트랜지스터는, 고이동도와 노멀리 오프가 양립된 것으로, 각종 디바이스에 적용할 수 있다. 본 발명의 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는, 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또한, 여기서 말하는 「특성」 이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
<액정 표시 장치>
도 6 에 본 발명의 박막 트랜지스터를 구비한 표시 장치의 일 실시 형태인 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 7 에 그 전기 배선의 개략 구성도를 나타낸다.
도 6 에 나타내는 바와 같이, 본 실시 형태의 액정 표시 장치 (5) 는, 도 2 에 나타낸 게이트 전극 (16) 과, 게이트 절연막 (15) 과, 제 1 영역 (A1) 과 제 2 영역 (A2) 으로 구성되는 산화물 반도체층 (12), 소스 전극 (13) 및 드레인 전극 (14) 을 포함하는 톱 게이트-보텀 콘택트형의 박막 트랜지스터 (2) 와, 박막 트랜지스터 (2) 의 게이트 전극 (16) 상의, 박막 트랜지스터 (2) 의 게이트 전극 (16) 을 보호하는 패시베이션층 (54) 상에, 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 사이에 끼워진 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (2) 의 기판 (11) 측 및 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성이다.
또, 도 6, 도 7 에 나타내는 바와 같이, 본 실시 형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 그 게이트 배선 (51) 과 교차하는 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서, 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과 데이터 배선 (52) 의 교차부 부근에 박막 트랜지스터 (2) 가 구비되어 있다.
박막 트랜지스터 (2) 의 게이트 전극 (16) 은 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 콘택트홀 (19) 을 통해 (콘택트홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 전기적으로 접속되어 있다. 이 화소 하부 전극 (55) 은 접지된 대향 상부 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.
도 6 에 나타낸 본 실시 형태의 액정 장치에 있어서는, 톱 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명의 박막 트랜지스터는 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정세, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해져, 대화면화에도 적합하다. 또, 특히 산화물 반도체층 (12) (활성층) 이 비정질인 경우에는 소자 특성의 편차를 억제할 수 있어, 대화면에서 불균일이 없는 우수한 표시 품위가 실현된다. 또한, 특성 시프트가 적기 때문에, 게이트 전압을 저감시킬 수 있으며, 나아가서는 표시 장치의 소비 전력을 저감시킬 수 있다.
또, 본 발명에 의하면, 산화물 반도체층 (활성층) 을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로서는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고, 플렉시블한 액정 표시 장치를 제공할 수도 있다.
<유기 EL 표시 장치>
본 발명의 TFT 를 구비한 표시 장치의 일 실시 형태로서, 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 도 8 에 그 일부분의 개략 단면도를 나타내고, 도 9 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키기 때문에, 주사선 수와 주사선당 발광 시간은 반비례한다. 그 때문에, 고정세화, 대화면화가 곤란해진다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 비싸지지만, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에, 고정세화, 대화면화에 적합하다.
본 실시 형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (6) 는, 톱 게이트-톱 콘택트형의 박막 트랜지스터가 기판 (60) 상의 패시베이션층 (61a) 상에 구동용 TFT (2a) 및 스위칭용 TFT (2b) 로서 각각 구비되어 있다. 구동용 TFT (2a) 는, 게이트 전극 (16a) 과, 게이트 절연막 (15) 과, 제 1 영역 (A1) 과 제 2 영역 (A2) 과, 소스 전극 (13a) 과, 드레인 전극 (14a) 을 포함한다. 스위칭용 TFT (2b) 는, 게이트 전극 (16b) 과, 게이트 절연막 (15) 과, 제 1 영역 (A1) 과 제 2 영역 (A2) 으로 구성되는 산화물 반도체층 (12) 과, 소스 전극 (13b) 과, 드레인 전극 (14b) 을 포함한다. 박막 트랜지스터 (2a, 2b) 상에는 하부 전극 (62) 및 상부 전극 (63) 에 끼워진 유기 발광층 (64) 을 포함하고, 상부 전극 (63) 의 상면이 패시베이션층 (61b) 에 의해 보호된 유기 EL 발광 소자 (65) 를 구비한다.
또, 도 8, 도 9 에 나타내는 바와 같이, 본 실시 형태의 유기 EL 표시 장치 (6) 는, 서로 평행한 복수의 게이트 배선 (66) 과, 그 게이트 배선 (66) 과 교차하는 서로 평행한 데이터 배선 (67) 및 구동 배선 (68) 을 구비하고 있다. 여기서 게이트 배선 (66) 과 데이터 배선 (67), 구동 배선 (68) 은 전기적으로 절연되어 있다. 스위칭용 박막 트랜지스터 (2b) 의 게이트 전극 (16b) 은, 게이트 배선 (66) 에 접속되어 있고, 스위칭용 박막 트랜지스터 (2b) 의 소스 전극 (13b) 은 데이터 배선 (67) 에 접속되어 있다. 또, 스위칭용 박막 트랜지스터 (2b) 의 드레인 전극 (14b) 은 구동용 박막 트랜지스터 (2a) 의 게이트 전극 (16a) 에 접속됨과 함께, 콘덴서 (69) 를 사용함으로써 구동용 박막 트랜지스터 (2a) 를 온 상태로 유지한다. 구동용 박막 트랜지스터 (2a) 의 소스 전극 (13a) 은 구동 배선 (68) 에 접속되고, 드레인 전극 (14a) 은 유기 EL 발광 소자 (65) 에 접속된다.
도 8 에 나타낸 본 실시 형태의 유기 EL 장치에 있어서도, 톱 게이트형의 박막 트랜지스터 (2a, 2b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 박막 트랜지스터는, 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명의 박막 트랜지스터는 높은 이동도를 갖기 때문에, 저소비 전력이고 또한 고품위인 표시가 가능해진다. 또, 본 발명에 의하면, 산화물 반도체층 (활성층) 을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 8 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (63) 을 투명 전극으로 하여 톱 이미션형으로 해도 되고, 하부 전극 (62) 및 TFT (2a, 2b) 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
<X 선 센서>
도 10 에 본 발명의 센서의 일 실시 형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 11 에 그 전기 배선의 개략 구성도를 나타낸다.
본 실시 형태의 X 선 센서 (7) 는, 기판 (11) 상에 형성된 게이트 전극 (16), 게이트 절연막 (15), 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하는 산화물 반도체층 (12), 소스 전극 (13), 드레인 전극 (14) 을 포함하는 박막 트랜지스터 (2) 및 캐패시터 (70) 와, 캐패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비하여 구성된다. 박막 트랜지스터 (2) 상에는 패시베이션막 (75) 이 형성되어 있다.
캐패시터 (70) 는 캐패시터용 하부 전극 (76) 과 캐패시터용 상부 전극 (77) 사이에 절연막 (78) 을 끼운 구조로 되어 있다. 캐패시터용 상부 전극 (77) 은 절연막 (78) 에 형성된 콘택트홀 (79) 을 개재하여 박막 트랜지스터 (2) 의 소스 전극 (13) 및 드레인 전극 (14) 중 어느 일방 (도 10 에 있어서는 드레인 전극 (14)) 과 접속되어 있다.
전하 수집용 전극 (71) 은, 캐패시터 (70) 에 있어서의 캐패시터용 상부 전극 (77) 상에 형성되어 있으며, 캐패시터용 상부 전극 (77) 에 접하고 있다. X 선 변환층 (72) 은 아모르퍼스 셀렌으로 형성되는 층이며, 박막 트랜지스터 (2) 및 캐패시터 (70) 를 덮도록 형성되어 있다. 상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있으며, X 선 변환층 (72) 에 접하고 있다.
도 11 에 나타내는 바와 같이, 본 실시 형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에 박막 트랜지스터 (2) 가 구비되어 있다.
도 10, 11 에 있어서, 박막 트랜지스터 (2) 의 게이트 전극 (16) 은, 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 또한 이 전하 수집용 전극 (71) 은, 접지된 대향 전극 (76) 과 함께 캐패시터 (70) 를 구성하고 있다.
본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 10 중, 상부 (상부 전극 (73) 측) 에서부터 조사되어, X 선 변환층 (72) 에서 전자-정공 쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (70) 에 축적되어, 박막 트랜지스터 (2) 를 순차 주사함으로써 판독된다.
본 발명의 X 선 센서는, 온 전류가 높고, 신뢰성이 우수한 박막 트랜지스터 (2) 를 구비하기 때문에 S/N 이 높고, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광다이나믹 레인지의 화상이 얻어진다.
특히 본 발명의 X 선 디지털 촬영 장치는, 정지 화상 촬영만 가능한 것이 아니고, 동영상에 의한 투시와 정지 화상의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 바람직하다. 또한, 박막 트랜지스터 (2) 에 있어서의 산화물 반도체층 (활성층) 을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.
또한, 도 10 에 나타낸 본 실시 형태의 X 선 센서에 있어서는, 톱 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
실시예
이하에 실험예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
본 발명자들은 본 발명의 박막 트랜지스터에 있어서, 산화물 반도체층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 에 대해, 특정한 조성 범위에 있어서 고이동도이고 또한 저오프 전류의 소자가 제조 가능함을 이하의 실험을 실시하여 실증하였다.
<TFT 특성의 제 1 영역 조성 의존성>
먼저, 이하와 같은 보텀 게이트, 톱 콘택트형의 박막 트랜지스터를 실시예 1 ∼ 8 및 비교예 1 ∼ 4 로서 제조하였다.
기판으로서, SiO2 의 산화막 (두께 : 100 ㎚) 이 표면 상에 형성되고, 고농도 도프된 p 형 실리콘 기판 (미츠비시 마테리알사 제조) 을 사용하였다.
산화물 반도체층은, 먼저 제 1 영역으로서, In (a) Ga (b) Zn (c) O (d) (a > 0, b > 0, c > 0, d > 0, a＋b＋c＝1) 을 5 ㎚ 의 두께로 스퍼터 성막하였다. 여기서는, 조성을 이하의 표 2 와 같이 변조하였다.
한편, 제 2 영역 (A2) 으로는, In (p) Ga (q) Zn (r) O (s) (p > 0, q > 0, r > 0, s > 0), q/(p＋q)＝0.750 으로 나타내는 IGZO 막을 50 ㎚ 의 두께로 스퍼터 성막하였다.
산화물 반도체층은 각 영역 사이에서 대기 중에 노출되지 않고 연속해서 성막을 실시하였다. 각 영역의 스퍼터는, 제 1, 제 2 영역에 있어서는 In2O3 타깃, Ga2O3 타깃, ZnO 타깃을 사용한 3 원 공스퍼터를 사용하여 실시하였다. 각 영역의 막두께 조정은 성막 시간을 조정함으로써 실시하였다.
제 1 영역의 조성과, TFT 의 특성을 이하의 표 2 에 나타낸다. 또, 제 1 영역에 있어서의 성막 조건은 실시예 1 ∼ 8, 비교예 1 ∼ 4 에서 공통이고, 이하와 같다.
(제 1 영역의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 ㎩
성막 압력 ; 4.4 × 10-1 ㎩
성막 온도 ; 실온
산소/아르곤 분압 ; 0.067
또한, 제 2 영역의 스퍼터 조건은 이하와 같고, 상기 실시예 1 ∼ 8 및 비교예 1 ∼ 4 에 대해 공통된다.
(제 2 영역의 스퍼터 조건)
도달 진공도 ; 6 × 10-6 ㎩
성막 압력 ; 4.4 × 10-1 ㎩
성막 온도 ; 실온
산소 분압/아르곤 분압 ; 0.067
In2O3, Ga2O3, ZnO 타깃의 투입 전력비 ; 19.3 : 70.0 : 14.5
스퍼터에 의한 상기 2 종류의 산화물 반도체막의 적층 후, 메탈 마스크를 통한 진공 증착법에 의해, Ti (10 ㎚)/Au (40 ㎚) 로 이루어지는 전극층을 적층된 막 상에 형성하였다. 전극층 형성 후, 300 ℃, 산소 분압 100 ％ 의 분위기하에서 포스트 어닐 처리를 실시하였다.
이상에 의해, 채널 길이 180 ㎛, 채널 폭 1 ㎜ 의 보텀 게이트형 박막 트랜지스터로서 하기 표 2 에 나타내는 실시예 1 ∼ 8 및 비교예 1 ∼ 4 의 박막 트랜지스터를 얻었다.
제조된 상기 실시예 1 ∼ 8 및 비교예 1 ∼ 4 에 대해, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하여, 트랜지스터 특성 (Vg-Id 특성) 및 이동도 (μ) 의 측정을 실시하였다.
Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 로 고정시키고, 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인 (掃引) 하여, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다. 오프 전류 (Ioff) 는, Vg-Id 특성에 있어서 Vg＝0 V 에 있어서의 전류값으로 정의하였다.
또, 이동도는, 드레인 전압 (Vd) 을 1 V 로 고정시킨 상태에서 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 소인하여 얻은 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하여 기재하고 있다.
측정 결과 중 대표적인 Vg-Id 커브 (실시예 1, 비교예 1, 3) 를 도 12 에 나타냈다.
또, 제 1 영역의 조성을 변조한 경우의 특성에 대해 정리한 것이, 도 13 및 도 14 의 3 원 상태도이다. 도 13 의 영역에 있어서, 삼각형으로 둘러싸인 영역 B 에 조성 범위가 있으면, 노멀리 오프와 30 ㎠/Vs 초과의 고이동도를 양립시킬 수 있다. 이 영역은 b ≤ 17a/23-28/115, b ≥ 3a/37, b ≤ -9a＋28/5 (단, a＋b＋c＝1 로 한다) 로 나타내는 조성 범위에 상당한다.
제 1 영역 조성이, 도 14 의 영역 A 로 나타내는 영역 내에 있는 실시예 1 에서는 노멀리 오프 (Id ≤ 1E-9, Vg＝0 V) 이고, 또한 μ＝42.8 ㎠/Vs 의 고이동도가 얻어졌다. 한편, 실시예 1 보다 특히 In 함유량을 증대시킨, 비교예 1 ∼ 4 에서는 캐리어 농도가 과잉으로 되고, 높은 이동도는 얻어지지만, 노멀리 오프 구동이 곤란해진다.
실시예 1 ∼ 8, 비교예 1 ∼ 4 에 대해 하기 표 2 에 제 1 영역의 조성비 이외에 이동도, 오프 전류의 결과를 정리하여 나타냈다.
Figure 112014011868519-pct00002
제 2 영역의 조성, 성막 조건이 동일한 경우, 트랜지스터 특성은 제 1 영역의 조성에 크게 의존하는 것을 알 수 있었다. 특히, b ≤ 17a/23-28/115, b ≥ 3a/37, b ≤ -9a＋28/5 (단, a＋b＋c＝1 로 한다) 의 범위에 있어서, 30 ㎠/Vs 초과의 전계 효과 이동도와 노멀리 오프 (Id＝1E-9, Vg＝0 V) 특성이 양립되는 것이 명확해졌다.
<TFT 특성의 IGZO 층 조성 의존성>
제 2 영역의 조성에 의해 어떻게 TFT 특성이 변화될지 평가하기 위해, 이하와 같은 보텀 게이트, 톱 콘택트형의 박막 트랜지스터를 실시예 9 ∼ 13, 비교예 5, 6 으로서 제조하였다. 기본적인 트랜지스터의 제조 방법은 실시예 1 과 동일하고, 제 1 영역은 IGZO (a：b：c＝37/60：3/60：20/60) 로 고정시키고, 제 2 영역의 조성만을 이하의 표 3 과 같이 변조하였다.
제 2 영역의 성막 조건은, 도달 진공도, 성막 압력, 성막 온도, 산소/아르곤 분압은 공통이며, 각각 6 × 10-6 ㎩, 4.4 × 10-1 ㎩, 실온, 0.067 이고, 카티온 조성비를 이하의 표 3 과 같이 변조하여 성막을 실시하였다. 성막 후, 이하의 조건에서 어닐을 실시하였다.
(포스트 어닐 조건)
어닐 온도 : 300 ℃
어닐 시간 : 1 시간
어닐 분위기 : 산소 분압 100 ％
이동도, 오프 전류를 측정하여 하기 표 3 에 나타냈다.
Figure 112014011868519-pct00003
표 3 으로부터, 제 2 영역이 p＝0, q/(p＋q) > 0.875 인 비교예 5 의 경우에는, TFT 동작하지 않음을 알 수 있다. 이는, 소스·드레인 전극과 제 2 영역의 접촉 저항이 증대했기 때문으로 생각되고, q/(p＋q) > 0.875 인 경우에는, 고이동도의 TFT 를 제조하기가 곤란함을 알 수 있다 (제 2 영역의 성막시의 산소 분압을 제어함으로써 동작하는 TFT 의 제조는 가능). 따라서, 제 1 영역의 조성을 동일한 것으로 한 경우, 제 2 영역에 있어서의 q/(p＋q) 는 0.875 이하인 것이 바람직함을 알 수 있었다.
한편, q/(p＋q) 를 감소시켜 가고, q/(p＋q)＝0.250 으로 한 경우 (비교예 6) 에는 임계값이 크게 마이너스 시프트되고, 오프 전류가 크게 증대되는 모습을 알 수 있다. 이와 같은 오프 전류 증대의 요인으로는, In 함유율을 증대시킴으로써 제 2 영역의 캐리어 농도가 상대적으로 높아지는 것, 전자 친화력도 비교적 높아지는 것을 들 수 있다. 이 때, 제 1 영역으로부터 제 2 영역으로의 캐리어 유입이나 혹은 제 2 영역 중에 전도 캐리어 패스가 발생하는 것으로 생각되고, 크게 부 (負) 의 게이트 바이어스를 인가하지 않으면 핀치 오프가 곤란해진다. 그 때문에, 고이동도이고 또한 오프 전류가 낮은 트랜지스터를 제조하기 위해서는 q/(p＋q) > 0.250 인 것이 필요하다.
따라서, 제 1 영역의 조성을 동일한 것으로 한 경우에는, 제 2 영역의 조성을 0.250 < q/(p＋q) ≤ 0.875 로 하면, 고이동도를 유지하면서, 오프 전류가 낮은 TFT 를 제조 가능하다.
<TFT 특성의 IGZO 층 막두께 의존성>
계속해서, 다음에 이하와 같은 보텀 게이트, 톱 콘택트형의 박막 트랜지스터를 실시예 15 ∼ 17 로서 제조하였다. 제 1 영역의 조성을 IGZO (1.85：0.15：1, 실시예 1 과 동일한 조성) 로 하고, 제 2 영역의 조성을 IGZO (0.5：1.5：1) 로 고정시키고, 제 2 영역의 막두께를 각각 10 ㎚, 30 ㎚, 50 ㎚, 70 ㎚ 로 변화시킨 것 이외에는 기본적인 조성·구성을 실시예 1 과 동일하게 하여 실시예 15 ∼ 17 의 박막 트랜지스터를 제조하였다. 제조된 실시예 15 ∼ 17 의 박막 트랜지스터를 사용하여, 제 2 영역의 막두께가 어떻게 TFT 특성에 영향을 미치는지를 평가하였다. 트랜지스터의 구성과 TFT 특성을 이하 표 4 에 나타낸다.
Figure 112014011868519-pct00004
표 4 에 나타내는 바와 같이, 모두 고이동도, 저오프 전류로 되어 있지만, 제 2 영역의 막두께가 10 ㎚ 이하인 경우에는 이동도는 높아지지만, S 값이 악화되고 오프 전류가 증대되는 경향이 있음을 알 수 있었다. 한편으로, 제 2 영역의 막두께가 30 ㎚ 이상이면, S 값은 양호하고 오프 전류의 저감을 기대할 수 있다. 따라서, 제 1 영역의 조성이 동일한 경우, 제 2 영역의 막두께는 10 ㎚ 초과, 가능하면 30 ㎚ 이상인 것이 바람직하다. 또, 제 2 영역의 막두께가 70 ㎚ 이상이면, 이동도의 약간의 저하가 보이기 때문에, 제 2 영역의 막두께는 70 ㎚ 미만인 것이 더욱 바람직하다.
또, 전술한 실시예 1 ∼ 8 에서는 제 2 영역의 막두께는 50 ㎚ 이지만, 모두 고이동도와 노멀리 오프를 양립시키고, S 값도 양호 (0.5 V/decade 이하) 하다. 본 실시예 1 ∼ 8 에서는 제 1 영역의 조성이 크게 다르지만, 이런 점은 제 1 영역의 조성이 달라도, 상기 경향이 적용 가능한 것을 시사하고 있다. 따라서, 제 1 영역 조성을 고정시킨 경우, 제 2 영역의 막두께는 10 ㎚ 초과, 70 ㎚ 미만인 것이 바람직함을 알 수 있다.
<트랜지스터의 구동 안정성>
다음으로, 실시예 1 의 트랜지스터에 대해 정전압의 계속 인가에 의한 구동 안정성 평가를 실시하였다. 비교예로서, 활성층 부위를 IGZO (In：Ga：Zn＝1：1：1) 단막 (막두께 50 ㎚) 으로 한 것 이외에는 실시예 2 와 동일하게 하여 일반적인 IGZO-TFT (비교예 7) 를 제조하였다. 또, 제 1 영역을 IZO (In：Zn＝1：1) 로 한 것 이외에는 실시예 1 의 TFT 와 동일한 구성을 갖는 TFT (비교예 8) 를 제조하였다.
정전압 스트레스로서 Vg＝＋15 V, Vd＝＋10 V 를 계속 인가하고, 일정 시간이 경과한 후, Vg 를 소인하여 Vg-Id 특성을 평가하며, Vg-Id 특성의 평가가 종료된 후에 다시 정전압 스트레스를 계속 인가하였다.
스트레스 시간에 대한 임계값의 시프트량 (ΔVth) 을 도 15 에 나타낸다. 또, 도 15 의 ΔVth 의 스트레스 시간 의존성의 데이터점으로부터 지수 근사를 사용하여 외삽 (外揷) 하고, 108 초 후의 임계값 시프트량을 산출한 것을 표 5 에 나타낸다. 여기서는 ΔVth 평가시의 Vth 는, Vg-Id 곡선과 규격화 전류값 W/L × 10-9 (A) 의 교점으로부터 산출하였다.
표 5 에 실시예 1, 비교예 7, 8 의 전계 효과 이동도와 ΔVth 에 대해 나타낸다.
Figure 112014011868519-pct00005
도 15 로부터, 본 발명의 트랜지스터는 종래의 IGZO-TFT 와 비교하여 계속 구동에 대한 안정성이 매우 높음이 명확해졌다. 또, 표 5 에 나타내는 바와 같이, 특히 전류 패스가 되는 제 1 영역에 있어서 IZO 를 사용한 경우보다 본 실시예와 같이 IGZO 를 사용한 경우가 구동시의 전압 인가 스트레스에 대한 안정성이 높아진다. 본 발명의 트랜지스터를 사용함으로써, 전계 효과 이동도는 종래의 IGZO-TFT 의 2 배 이상을 실현시키면서, 계속 구동에 대한 안정성도 1 자릿수 이상 향상되어 있음을 알 수 있다.
<TFT 특성의 어닐 온도 의존성>
실시예 1 과 동일한 조건에서 제 1 영역을 형성한 후, 카티온 조성비를 이하의 표 6 과 같이 변조하여 성막을 실시하였다. 제 2 영역의 성막 조건은, 도달 진공도, 성막 압력, 성막 온도, 산소/아르곤 분압은 공통이고, 각각 6 × 10-6 ㎩, 4.4 × 10-1 ㎩, 실온, 0.067 이다. 성막 후, 이하의 조건에서 어닐을 실시하였다.
(포스트 어닐 조건)
어닐 온도 : 400 ℃
어닐 시간 : 1 시간
어닐 분위기 : 대기
이동도, 오프 전류를 측정하여 하기 표 6 에 나타냈다.
Figure 112014011868519-pct00006
표 6 에 나타내는 바와 같이, 400 ℃ 에서 어닐한 경우에도, q/(p＋q) > 0.250 이면, 오프 전류가 1E-9A 이하가 되었다.
이상에서 설명한 본 발명의 박막 트랜지스터의 용도는 특별히 한정되는 것은 아니지만, 본 발명의 박막 트랜지스터는, 예를 들어 전기 광학 장치로서의 표시 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 에 있어서의 구동 소자로서 바람직하다.
또한, 본 발명의 박막 트랜지스터는, 수지 기판을 사용한 저온 프로세스에서 제조 가능한 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 각종 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
일본 출원 제2011-177234호의 개시는 그 전체가 참조에 의해 본 명세서에 받아들여진다.
본 명세서에 기재된 모든 문헌, 특허 출원 및 기술 규격은 개개의 문헌, 특허 출원 및 기술 규격이 참조에 의해 도입되는 것이 구체적이고 또한 개별적으로 기재된 경우와 동일한 정도로 본 명세서 중에 참조에 의해 받아들여진다.

Claims (30)

  1. 게이트 전극과,
    상기 게이트 전극과 접하는 게이트 절연막과,
    상기 게이트 절연막과 직접 접하고, In (a) Ga (b) Zn (c) O (d) (0 < a ≤ 37/60, 3a/7-3/14 ≤ b ≤ 91a/74-17/40, 단 b > 0, 0 < c ≤ 3/5, a＋b＋c＝1, d > 0) 로 나타내는 제 1 영역 및 In (p) Ga (q) Zn (r) O (s) (q/(p＋q) > 0.250, p > 0, q > 0, r > 0, s > 0) 로 나타내고, 상기 게이트 전극에 대해 상기 제 1 영역보다 멀리에 위치하는 제 2 영역을 포함하며, 상기 제2영역은 상기 제1영역의 상기 게이트 절연막에 접하는 면과는 반대측에 위치하고, 상기 게이트 절연막을 개재하여 상기 게이트 전극에 대향 배치되어 있는 산화물 반도체층과,
    서로 이간되어 배치되어 있고, 상기 산화물 반도체층을 통해 도통할 수 있는 소스 전극 및 드레인 전극을 갖고,
    이동도가 20 ㎠/Vs 이상이고,
    보텀 게이트-톱 콘택트형 또는 톱 게이트-보텀 콘택트형인 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 영역이 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/7-3/14, c ≤ 3/5 로 나타내는 조성 범위 내인, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 영역이 b ≤ 17a/23-28/115, b ≤ -9a＋28/5, b ≥ 3a/37 로 나타내는 조성 범위 내인, 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 2 영역은 q/(p＋q) ≤ 0.875 로 나타내는, 박막 트랜지스터.
  5. 제 2 항에 있어서,
    상기 제 2 영역은 q/(p＋q) ≤ 0.875 로 나타내는, 박막 트랜지스터.
  6. 제 3 항에 있어서,
    상기 제 2 영역은 q/(p＋q) ≤ 0.875 로 나타내는, 박막 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제 2 영역의 막두께는 10 ㎚ 초과 70 ㎚ 미만인, 박막 트랜지스터.
  8. 제 2 항에 있어서,
    상기 제 2 영역의 막두께는 10 ㎚ 초과 70 ㎚ 미만인, 박막 트랜지스터.
  9. 제 3 항에 있어서,
    상기 제 2 영역의 막두께는 10 ㎚ 초과 70 ㎚ 미만인, 박막 트랜지스터.
  10. 제 1 항에 있어서,
    상기 산화물 반도체층은 비정질인, 박막 트랜지스터.
  11. 제 2 항에 있어서,
    상기 산화물 반도체층은 비정질인, 박막 트랜지스터.
  12. 제 3 항에 있어서,
    상기 산화물 반도체층은 비정질인, 박막 트랜지스터.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법으로서,
    상기 산화물 반도체층을 구성하는 상기 제 1 영역을, 성막실 내를 제 1 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정과,
    상기 산화물 반도체층을 구성하는 상기 제 2 영역을, 성막실 내를 제 2 산소 분압/아르곤 분압비로 하여 스퍼터법에 의해 성막하는 공정
    을 갖는, 박막 트랜지스터의 제조 방법.
  17. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법으로서,
    상기 제 1 영역을 스퍼터법에 의해 성막하고, 상기 제1 영역의 성막 중 및/또는 성막 후에, 상기 제 1 영역의 성막면에 산소 라디칼을 조사하는 공정과,
    상기 제 2 영역을 스퍼터법에 의해 성막하는 공정을 갖는,
    박막 트랜지스터를 제조하는, 박막 트랜지스터의 제조 방법.
  18. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터를 제조하는 박막 트랜지스터의 제조 방법으로서,
    상기 제 1 영역을 스퍼터법에 의해 성막하고, 상기 제1 영역의 성막 중 및/또는 성막 후에, 오존 분위기 중에서 상기 제 1 영역의 성막면에 자외선을 조사하는 공정과,
    상기 제 2 영역을 스퍼터법에 의해 성막하는 공정을 갖는,
    박막 트랜지스터의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 1 영역을 성막하는 공정 및 상기 제 2 영역을 성막하는 공정 사이에서, 산화물 반도체층을 대기에 노출시키지 않는, 박막 트랜지스터의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 1 영역을 성막하는 공정 및 상기 제 2 영역을 성막하는 공정 사이에서, 산화물 반도체층을 대기에 노출시키지 않는, 박막 트랜지스터의 제조 방법.
  21. 제 18 항에 있어서,
    상기 제 1 영역을 성막하는 공정 및 상기 제 2 영역을 성막하는 공정 사이에서, 산화물 반도체층을 대기에 노출시키지 않는, 박막 트랜지스터의 제조 방법.
  22. 제 16 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는, 박막 트랜지스터의 제조 방법.
  23. 제 17 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는, 박막 트랜지스터의 제조 방법.
  24. 제 18 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역을 성막한 후, 300 ℃ 이상의 온도에서 포스트 어닐 처리를 실시하는, 박막 트랜지스터의 제조 방법.
  25. 제 16 항에 있어서,
    상기 제 1 산소 분압/아르곤 분압비가 상기 제 2 산소 분압/아르곤 분압비보다 높은, 박막 트랜지스터의 제조 방법.
  26. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
  27. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, 이미지 센서.
  28. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, X 선 센서.
  29. 제 28 항에 기재된 X 선 센서를 구비한, X 선 디지털 촬영 장치.
  30. 제 29 항에 있어서,
    동영상 촬영이 가능한, X 선 디지털 촬영 장치.
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