KR101717336B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

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Abstract

산화물 반도체층으로서, In(a)Ga(b)Zn(c)O(d) (a, b, c, d ＞ 0) 로 나타내는 조성을 갖는 제 1 영역과, 제 1 영역보다 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e, f, g, h＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 제 1 영역과는 상이한 조성을 갖는 제 2 영역을 성막하는 산화물 반도체층 형성 공정과, 산화물 반도체층에 대해, 절대 습도 4.8 g/㎥ 이상의 습윤 분위기하에 있어서 300 ℃ 이상의 열 처리를 실시하는 열 처리 공정을 포함하는 박막 트랜지스터의 제조 방법을 제공한다.

Description

박막 트랜지스터의 제조 방법{METHOD FOR PRODUCING THIN-FILM TRANSISTOR}
본 발명은 박막 트랜지스터의 제조 방법에 관한 것이다.
최근 In-Ga-Zn-O 계 (이하, IGZO 라고 칭한다) 의 산화물 반도체 박막을 활성층 (채널층) 에 사용한 박막 트랜지스터 (TFT) 의 연구 개발이 한창이다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 또한 가시광에 투명하기 때문에, 플라스틱 판이나 필름 등의 기판 상에 플렉시블한 박막 트랜지스터를 형성하는 것이 가능하다.
여기서, 표 1 에 각종 트랜지스터 특성의 전계 효과 이동도나 프로세스 온도 등을 비교한 것을 나타낸다.
Figure 112014108534189-pct00001
표 1 에 나타내는 바와 같이, 활성층이 폴리실리콘인 박막 트랜지스터는 100 ㎠/Vs 정도의 이동도를 얻는 것이 가능하지만, 프로세스 온도가 450 ℃ 이상으로 매우 높기 때문에, 내열성이 높은 기판 밖에 형성할 수 없고, 염가, 대면적, 플렉시블화에는 적합하지 않다. 또, 활성층이 아모르퍼스 실리콘인 박막 트랜지스터는 300 ℃ 정도의 비교적 저온에서 형성 가능하기 때문에, 기판의 선택성은 폴리실리콘에 비해 넓지만, 겨우 1 ㎠/Vs 정도의 이동도 밖에 얻어지지 않아 고정밀한 디스플레이 용도에는 적합하지 않다.
한편, 저온 성막이라는 관점에서는 활성층이 유기물인 박막 트랜지스터는 100 ℃ 이하에서의 형성이 가능하기 때문에, 내열성이 낮은 플라스틱 필름 기판 등을 사용한 플렉시블 디스플레이 용도 등으로의 응용이 기대되고 있지만, 이동도는 아모르퍼스 실리콘과 동일한 정도의 결과밖에 얻어지지 않았다.
예를 들어, 일본 공개특허공보 2010-21555호에서는, 활성층으로서, 게이트 전극에 가까운 측에, IZO, ITO, GZO, 또는 AZO 의 산화물을 포함하는 고이동도층을 배치하고, 게이트 전극으로부터 먼 측에는 Zn 을 함유하는 산화물층을 배치하는 박막 트랜지스터가 개시되어 있다.
또, 산화물 반도체, 그 중에서도 In, Ga 및 Zn 을 함유하는 산화물 반도체를 활성층으로서 사용한 박막 트랜지스터는, 460 ㎚ 보다 작은 파장을 갖는 광이 조사되면, 임계값 전압이 부 (負) 로 시프트하는 성질을 갖는 것이 보고되어 있다 (C. S. Chuang et al., SID 08 DIGEST, P-13 참조).
유기 EL 이나 액정에 사용되는 청색 발광층은 λ = 450 ㎚ 정도의 피크를 갖는 브로드한 발광을 나타내지만, 유기 EL 소자의 청색 광의 발광 스펙트럼의 아래쪽 부분 (tail) 은 420 ㎚ 까지 계속되고 있는 것, 청색 컬러 필터는 400 ㎚ 의 광을 70 ％ 정도는 통과시키는 것을 고려하면, 450 ㎚ 보다 작은 파장역에서의 광 조사에 대한 특성 열화가 낮은 것이 요구된다. 만일 IGZO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 갖는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다.
한편, 디스플레이의 대형화 및 고정밀화에 수반하여, 디스플레이 구동용의 박막 트랜지스터의 더 나은 고이동도화가 요구되고 있고, 아모르퍼스 실리콘이나 종래의 IGZO 소자 (이동도 10 cm2/Vs 정도) 로는 커버할 수 없는 고기능 디스플레이도 제안되고 있다.
고이동도화를 실현하는 방법의 하나로서, 산화물 반도체로 이루어진 복수의 활성층을 적층한 구조를 갖는 TFT 가 있지만, 이와 같은 적층형 TFT 에 있어서, 광 조사에 대한 특성 열화를 저감시키기 위한 보호층 등이나 블로킹층을 활성층 상에 형성하는 일 없이, 본질적으로 광 조사 안정성을 향상시키는 시도는 이루어져 있지 않다.
여기서, 예를 들어, 광 조사에 대한 안정성의 지표로서, 420 ㎚ 의 광 조사에 대한 임계값 시프트량 (ΔVth) 을 1 V 이하라는 기준을 마련하면, 420 ㎚ 의 광 조사에 대한 ΔVth ≤ 1 V 를 만족하는 적층형 TFT 를 실현하는 것은 곤란하다.
일본 공개특허공보 2010-21555호에서는, 전류 패스층으로서 IZO 계 등을 사용하고 있어 고이동도의 TFT 는 실현 가능하지만, 광 조사 특성에 대해서는 언급되어 있지 않다.
또, C. S. Chuang et al., SID 08 DIGEST, P-13 은, 종래의 IGZO 단막의 TFT 소자에 대해 광 조사에 대한 특성 열화를 평가한 것이지만, 상기 수치를 기준으로 하면, 역시 광 조사 안정성에 관해서 특성이 불충분하다.
또, 적층형 TFT 구조를 채용했을 때에는, 적층 계면에는 성막시의 데미지 등에 의해 광 안정성의 악화에 기여하는 다수의 결함 준위가 형성되기 쉬워지는 것이 상정된다. 또, 일반적으로 적층 구조에서는, 활성층의 적층에 의한 캐리어의 이동이 일어나기 때문에, 오프 전류의 증대를 초래하는 hump (험프) 효과가 발생하기 쉽고, TFT 의 광 안정성 및 온/오프 특성의 열화를 일으킨다.
이와 같은 상황에서, 적층형 TFT 에 있어서 높은 광 안정성을 실현하면서, hump 효과를 억제하는 것은 곤란하다.
본 발명은, 높은 광 안정성 (λ = 420 ㎚ 의 광 조사에 대해 ΔVth ≤ 1 V) 을 실현하고, 또한 Vg-Id 특성에 있어서의 hump 효과를 억제한 적층형 박막 트랜지스터를 비교적 간단한 제조 프로세스로 제조할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 양태의 예를 이하에 기재한다.
＜1＞ 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터의 상기 산화물 반도체층으로서, In(a)Ga(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0) 로 나타내는 조성을 갖는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 상기 제 1 영역과는 상이한 조성을 갖는 제 2 영역을 성막하는 산화물 반도체층 형성 공정과,
상기 산화물 반도체층에 대해, 절대 습도 4.8 g/㎥ 이상의 습윤 분위기하에 있어서 300 ℃ 이상의 열 처리를 실시하는 열 처리 공정을 포함하는 박막 트랜지스터의 제조 방법.
＜2＞ 상기 제 1 영역의 조성은, b ≤ 91a/74 － 17/40 을 만족하는 (단, a＋b＋c = 1) 범위에 있는 ＜1＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜3＞ 상기 열 처리 공정을 절대 습도 9.5 g/㎥ 이상에서 실시하는 ＜1＞ 또는 ＜2＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜4＞ 상기 제 1 영역의 조성은,
c ≤ 3/5,
b ＞ 0,
b ≥ 3a/7 － 3/14,
b ≥ 9a/5 － 53/50,
b ≤ －8a/5 ＋ 33/25, 또한,
b ≤ 91a/74 － 17/40 을 만족하는 범위 (단, a＋b＋c = 1) 에 있는 ＜2＞ 또는 ＜3＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜5＞ 상기 제 1 영역의 조성은,
b ≤ 17a/23 － 28/115,
b ≥ 3a/37,
b ≥ 9a/5 － 53/50, 또한,
b ≤ 1/5 를 만족하는 범위에 있는 ＜4＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜6＞ 상기 제 2 영역의 조성은 f/(e＋f) ＞ 0.25 를 만족하는 ＜1＞ ∼ ＜5＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜7＞ 상기 제 2 영역의 막두께는 10 ㎚ 보다 크고, 70 ㎚ 보다 작은 ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜8＞ 상기 제 1 영역의 막두께는 5 ㎚ 이상, 10 ㎚ 미만인 ＜1＞ ∼ ＜7＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜9＞ 상기 산화물 반도체층은 비정질인 ＜1＞ ∼ ＜8＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜10＞ 상기 열 처리 공정에 있어서의 열 처리 온도는 400 ℃ 이상인 ＜1＞ ∼ ＜9＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜11＞ 상기 열 처리 공정에 있어서의 열 처리 온도는 450 ℃ 이상인 ＜1＞ ∼ ＜10＞ 에 기재된 박막 트랜지스터의 제조 방법.
본 발명에 의하면, 높은 광 안정성 (λ = 420 ㎚ 의 광 조사에 대해 ΔVth ≤ 1 V) 을 실현하고, 또한 Vg-Id 특성에 있어서의 hump 효과를 억제한 적층형 박막 트랜지스터를 비교적 간단한 제조 프로세스로 제조할 수 있는 박막 트랜지스터의 제조 방법이 제공된다.
도 1 은, 본 발명에 관련된 박막 트랜지스터의 일례 (보텀 게이트-탑 컨택트형) 의 구성을 나타내는 개략도이다.
도 2 는, 본 발명에 관련된 박막 트랜지스터의 일례 (탑 게이트-보텀 컨택트형) 의 구성을 나타내는 개략도이다.
도 3(A) 는, IGZO 적층막의 적층 직후를 나타내는 단면 STEM 이미지이고, 도 3(B) 는, IGZO 적층막의 600 ℃ 어닐 처리 후를 나타내는 단면 STEM 이미지이다.
도 4 는, 광 조사 특성 평가법의 개략도이다.
도 5 는, Vg-Id 특성의 어닐 분위기 중의 수분 함유량 의존성을 나타내는 도면이다.
도 6 은, 실시예 1 에 있어서의 광 조사하의 Vg-Id 특성의 변화를 나타내는 도면이다.
도 7 은, 실시예 1 에 있어서의 조사 파장에 대한 임계값 시프트량 ΔVth 를 나타내는 도면이다.
도 8 은, 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 9 는, 도 8 의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 10 은, 실시형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 11 은, 도 10 의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 12 는, 실시형태의 X 선 센서 어레이의 일부분을 나타내는 개략 단면도이다.
도 13 은, 도 12 의 X 선 센서 어레이의 전기 배선의 개략 구성도이다.
도 14 는, 본 발명의 박막 트랜지스터의 산화물 반도체층에 있어서의 제 1 영역의 조성 범위 그리고 실시예, 비교예의 산화물 반도체층에 있어서의 제 1 영역의 조성 및 이동도를 3 원상도 기법으로 나타내는 도면이다.
이하, 도면을 참조하면서, 본 발명의 박막 트랜지스터의 제조 방법, 그리고 본 발명에 의해 제조되는 박막 트랜지스터를 구비한 표시 장치, 센서 및 X 선 센서 (디지털 촬영 장치) 에 대하여 구체적으로 설명한다. 또한, 도 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 붙여 적절히 설명을 생략한다.
본 발명의 박막 트랜지스터의 제조 방법은, 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터의 상기 산화물 반도체층으로서, In(a)Ga(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0) 로 나타내는 조성을 갖는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 상기 제 1 영역과는 상이한 조성을 갖는 제 2 영역을 성막하는 것 (산화물 반도체층 형성 공정) 과,
상기 산화물 반도체층에 대해, 절대 습도 4.8 g/㎥ 이상의 습윤 분위기하에 있어서 300 ℃ 이상의 열 처리를 실시하는 것 (열 처리 공정) 을 포함한다.
일반적으로 활성층을 적층 구조로 한 적층형 박막 트랜지스터의 경우, 각 영역의 전자 친화력의 대소 관계에 의해, 전자 친화력이 작은 영역으로부터 전자 친화력이 큰 영역으로 캐리어의 유입이 일어난다. 그리고, 게이트 전극에 상대적으로 가까운 제 1 영역으로의 캐리어 유입이 일어난 경우, 제 1 영역과 게이트 절연막의 계면에 발생하는 메인 채널 패스 외에 기생 전도 패스가 형성되는 경우가 있다. 이와 같은 기생 전도의 존재는 Vg-Id 특성 중의 hump 효과를 초래하여, On/Off 비를 악화시킨다. 또, 광 조사에 의해 기생 전도 패스 중의 캐리어가 증대하거나, 혹은 다른 층에서 광 여기된 캐리어가 기생 전도 패스 부근의 트랩 준위에 포획되면, 오프 전류의 증대나 트랜지스터에 있어서의 전류의 상승 전압의 시프트를 일으켜, 광 불안정성을 초래한다.
또, 적층형 박막 트랜지스터에서는, 제 1 영역과 제 2 영역은 상이한 조성의 반도체층이기 때문에, 제 1 과 제 2 영역의 계면에는 다수의 결함 준위가 존재하는 상황은 용이하게 상상할 수 있다. 특히 산화물 반도체의 경우에는, 산소 결함에서 기인하는 결함 준위가 존재하고, 이와 같은 결함 준위는 밴드 갭 내에 형성되는 갭 내 준위이다. 이와 같은 갭 내 준위는 비록 밴드 갭보다 작은 에너지의 광 조사이라 할지라도, 광 전류의 생성과 그에 수반하는 임계값의 시프트를 일으키기 때문에, 역시 광 불안정성을 초래해 버린다.
본 발명자들은, 산화물 반도체층으로서 IGZO 층을 형성할 때, 게이트 전극에 가까운 측부터 제 1 영역 및 특정한 조성 범위 (f/(e＋f) ≤ 0.875) 를 갖는 제 2 영역을 적층한 경우에 hump 효과가 현저해지지만, 특정한 습윤 분위기하에서 어닐을 실시함으로써, hump 효과를 효과적으로 억제하는 효과가 얻어지고, 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량 ΔVth 가 1 V 미만이 되는 것을 알아내었다.
본 발명의 박막 트랜지스터의 제조 방법은, 특정한 습윤 분위기하에서 어닐 함으로써, 활성층 내부의 제 1 영역과 제 2 영역 계면의 결함을 저감함으로써, 적층형 박막 트랜지스터의 고이동도를 유지하면서 높은 광 안정성을 부여하는 것이 가능하다. 이것은, 습윤 분위기하에 포함되는 수분이 OH 기나 H 의 형태로 활성층 내부에 도입되어, 활성층 내부에 존재하는 계면의 댕글링 본드의 저감, 및 기생 전도 패스의 저감에 기여하기 때문인 것으로 생각된다.
박막 트랜지스터
먼저, 본 발명에 의해 제조되는 박막 트랜지스터 (적절히 「TFT」 라고 기술한다) 에 대하여 도면을 참조하여 설명한다. 또한, 대표예로서 도 1 및 도 2 에 나타내는 TFT 에 대해 구체적으로 설명하지만, 본 발명은 다른 형태 (구조) 의 TFT 의 제조에도 적용할 수 있다.
본 발명의 TFT 의 소자 구조는, 게이트 전극의 위치에 기초한, 소위 보텀 게이트형 구조 (역스태거 구조라고도 불린다) 및 탑 게이트형 구조 (스태거 구조라고도 불린다) 중 어느 양태여도 된다. 탑 게이트형 구조란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때에, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이다. 보텀 게이트형 구조란, TFT 가 형성되어 있는 기판을 최하층으로 했을 때에, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다.
또, 본 발명의 TFT 의 소자 구조는, 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」 이라고 한다) 의 접촉 부분에 기초하여, 소위 탑 컨택트형 및 보텀 컨택트형 중 어느 양태여도 된다. 보텀 컨택트형 구조란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이다. 탑 컨택트형 구조란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
또한, 본 발명에 관련된 TFT 는, 상기 이외에도 다양한 구성을 취하는 것이 가능하며, 적절히 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
도 1 은 본 발명의 제 1 실시형태의 박막 트랜지스터 (1), 도 2 는 본 발명의 제 2 실시형태의 박막 트랜지스터 (2) 의 구성을 각각 모식적으로 나타내는 단면도이다. 도 1, 도 2 의 각 박막 트랜지스터 (1, 2) 에 있어서, 공통 요소에는 동일한 부호를 붙이고 있다.
도 1 에 나타내는 제 1 실시형태의 박막 트랜지스터 (1) 는, 보텀 게이트-탑 컨택트형의 트랜지스터이고, 도 2 에 나타내는 제 2 실시형태의 박막 트랜지스터 (2) 는, 탑 게이트-보텀 컨택트형의 트랜지스터이다. 도 1, 도 2 에 나타내는 실시형태는, 산화물 반도체층 (12) 에 대한 게이트 전극 (16), 소스 전극 (13) 및 드레인 전극 (14) 의 배치가 상이하지만, 동일 부호가 부여되어 있는 각 요소의 기능은 동일하고, 동일한 재료를 적용할 수 있다.
본 발명의 실시형태에 관련된 박막 트랜지스터 (1, 2) 는, 게이트 전극 (16) 과, 게이트 절연막 (15) 과, 산화물 반도체층 (12) 과, 소스 전극 (13) 과, 드레인 전극 (14) 을 갖고, 산화물 반도체층 (12) 은, 막두께 방향으로 게이트 전극 (16) 에 가까운 측부터 제 1 영역 (A1) 과 제 2 영역 (A2) 을 구비하고 있다. 산화물 반도체층 (12) 을 구성하는 제 1 영역 (A1) 과 제 2 영역 (A2) 은 연속 성막되어 있고, 제 1 영역 (A1) 및 제 2 영역 (A2) 사이에는, 절연층, 전극층 등의 산화물 반도체층 이외의 층은 개재하지 않고, 산화물 반도체막으로 구성되어 있다.
이하, 본 발명의 TFT (1, 2) 가 형성되는 기판도 포함하여, 각 구성 요소에 대하여 상세히 서술한다.
(기판)
본 발명에 의해 박막 트랜지스터를 형성하기 위한 기판 (11) 으로는, 300 ℃ 이상의 내열성을 갖는 것이면, 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (11) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
예를 들어, 유리나 YSZ (이트륨 안정화 지르코늄) 등의 무기 재료, 폴리이미드 등의 높은 내열성을 갖는 수지나 수지 복합 재료 등으로 이루어진 기판을 사용할 수 있다.
또, 실리콘 기판, 스테인리스 기판 또는 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 또는 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 부착된 알루미늄 기판 등을 사용할 수 있다.
산화물 반도체층
산화물 반도체층 (12) 은, 게이트 전극 (16) 에 가까운 순서부터 제 1 영역 (A1) (적절히, 「A1 층」 이라고 기술한다) 과 제 2 영역 (A2) (적절히, 「A2 층」 이라고 기술한다) 을 포함하고, 게이트 절연막 (15) 을 개재하여 게이트 전극 (16) 에 대향 배치되어 있다. 제 1 영역 (A1) 은, In(a)Ga(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0) 로 나타내는 조성을 갖는 IGZO 층이다. 한편, 게이트 전극 (16) 에 대해 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치하는 제 2 영역 (A2) 은, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 제 1 영역 (A1) 과는 상이한 조성을 갖는 IGZO 층이다.
제 1 영역
제 1 영역 (A1) 은, b ≤ 91a/74 － 17/40 (단 a＋b＋c = 1) 을 만족하는 것이 바람직하고, c ≤ 3/5, b ＞ 0, b ≥ 3a/7 － 3/14, b ≥ 9a/5 － 53/50, b ≤ －8a/5 ＋ 33/25, 또한, b ≤ 91a/74 － 17/40 (단 a＋b＋c = 1) 의 조성 범위에 있는 것이 보다 바람직하다. 이와 같은 조성 영역에 있으면, 제 1 영역 (A1) 은 제 2 영역 (A2) 에 비해 전자 친화력이 크기 때문에, 전도 채널은 제 1 영역 (A1) 에 형성된다. 상기 조성 영역에서는 캐리어 이동도도 크기 때문에, 20 ㎠/Vs 초과의 높은 이동도도 실현된다.
또한, 상기 조성을 갖는 제 1 영역 (A1) 의 막은 캐리어 농도도 높기 때문에, 제 1 영역 (A1) 의 막을 단독으로 활성층으로 한 경우에는 충분히 낮은 오프 전류나 스위칭 특성을 얻는 것은 곤란하다.
또, 제 1 영역 (A1) 은, b ≤ 17a/23 － 28/115, b ≥ 3a/37, b ≥ 9a/5 － 53/50, 또한, b ≤ 1/5 (단 a＋b＋c = 1) 인 것이 바람직하다. 제 1 영역 (A1) 의 조성이 당해 조성 범위 내에 있으면, 30 ㎠/Vs 초과의 전계 효과 이동도를 실현할 수 있다.
제 1 영역 (A1) 의 두께는 10 ㎚ 미만인 것이 바람직하다. 제 1 영역 (A1) 은 고이동도화를 실현하기 쉬운 매우 In-rich 한 IGZO 막을 사용하는 것이 바람직하지만, 이와 같은 고이동도막은 캐리어 농도가 높기 때문에 임계값이 커 마이너스측으로 시프트할 가능성이 있다. 제 1 영역 (A1) 의 두께가 10 ㎚ 이상이면, 활성층에 있어서의 토탈의 캐리어 농도가 과잉 상태로 되어 있어, 핀치 오프가 비교적 어려워진다.
한편, 제 1 영역 (A1) 의 두께는 산화물 반도체층 (12) 의 균일성 및 높은 이동도를 얻는 관점에서 5 ㎚ 이상인 것이 바람직하다.
제 2 영역
산화물 반도체층 (12) 의 제 2 영역 (A2) 은, 게이트 전극 (16) 에 대해 제 1 영역 (A1) 보다 먼 측, 즉, 제 1 영역 (A1) 의 게이트 절연막 (15) 에 접하는 면과는 반대측에 위치한다. 제 2 영역 (A2) 은, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 제 1 영역 (A1) 과는 조성이 상이한 IGZO 층이다.
제 2 영역 (A2) 의 조성은 f/(e＋f) ＞ 0.25 인 것이 바람직하다. 제 2 영역 (A2) 에 있어서 f/(e＋f) ≤ 0.25 이면, 제 2 영역 (A2) 에 있어서의 캐리어 농도가 높아지고, 제 1 영역 (A1) 으로의 캐리어 이동의 효과가 현저해지 때문에, 제 1 영역 (A1) 의 캐리어 농도가 과잉으로 높아져, 오프 전류의 증가나 임계값이 커 마이너스값을 취할 우려가 있다.
제 2 영역 (A2) 의 두께는 30 ㎚ 이상인 것이 바람직하다. 제 2 영역 (A2) 의 두께가 30 ㎚ 이상이면, 오프 전류의 저감을 보다 확실하게 기대할 수 있다. 한편, 제 2 영역 (A2) 의 두께가 10 ㎚ 이하이면, 오프 전류의 증대나, S 값의 열화를 일으킬 우려가 있다. 또, 제 2 영역 (A2) 의 두께는 70 ㎚ 미만인 것이 바람직하다. 제 2 영역의 두께가 70 ㎚ 이상이면, 오프 전류의 저감은 기대할 수 있기는 하지만, 소스·드레인 전극층과 제 1 영역 (A1) 사이의 저항이 증대하게 되어, 결과적으로 이동도의 저하를 초래할 우려가 있다. 따라서, 제 2 영역 (A2) 의 두께는 10 ㎚ 보다 크고, 70 ㎚ 보다 작은 것이 바람직하다.
산화물 반도체층 전체
산화물 반도체층 (12) 전체의 막두께 (총 막두께) 는, 막의 균일성, 패터닝성의 관점에서, 10 ∼ 200 ㎚ 정도인 것이 바람직하고, 35 ㎚ 이상, 80 ㎚ 미만인 것이 보다 바람직하다.
산화물 반도체층 (12) (제 1 영역 (A1), 제 2 영역 (A2)) 은 비정질인 것이 바람직하다. 제 1, 제 2 영역 (A1, A2) 이 비정질막이면, 결정립계가 존재하지 않아, 균일성이 높은 막이 얻어진다.
또한, 제 1, 제 2 영역 (A1, A2) 으로 이루어진 적층막이 비정질인지 여부는 X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 적층막은 비정질이라고 판단할 수 있다.
산화물 반도체층 (12) 의 캐리어 농도의 제어는 각 영역 (A1, A2) 의 조성 변조에 의해 실시하는 것 외에, 성막시의 산소 분압 제어에 의해서도 실시할 수 있다.
산소 농도의 제어는, 구체적으로는 제 1, 제 2 영역 (A1, A2) 에 있어서의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그에 수반하여 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그에 수반하여 전계 효과 이동도의 증대를 기대할 수 있다. 또, 예를 들어 제 1 영역 (A1) 의 성막 후에 산소 라디칼이나 오존을 조사하는 처리를 실시함으로써도 막의 산화를 촉진하여, 제 1 영역 (A1) 중의 산소 결손량을 저감시키는 것이 가능하다.
또, 제 1, 제 2 영역 (A1, A2) 으로 이루어진 산화물 반도체층 (12) 의 Zn 의 일부를, 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반하는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, A1 층, A2 층의 각 영역에 Mg 를 도프함으로써, In, Ga, Zn 만의 조성비를 제어한 계에 비해, 적층막의 밴드 프로파일을 유지한 채로 밴드 갭의 증대가 가능하다.
유기 EL 에 사용되는 청색 발광층은 λ = 450 ㎚ 정도에 피크를 갖는 브로드한 발광을 나타내기 때문에, 만일 IGZO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 갖는 경우에는, 트랜지스터의 임계값 시프트가 일어나 버린다. 따라서, 특히 유기 EL 구동용에 사용되는 박막 트랜지스터로는, 채널층에 사용하는 재료의 밴드 갭이 보다 큰 것이 바람직하다.
또, 제 1, 제 2 각 영역 (A1, A2) 의 캐리어 밀도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 밀도를 늘리고자 할 때에는, 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Zr, Hf, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체막의 구성 원소 수가 증가하므로, 성막 프로세스의 단순화, 저비용화의 면에서 불리하기 때문에, 산소 농도 (산소 결손량) 에 따라 캐리어 밀도를 제어하는 것이 바람직하다.
소스·드레인 전극
소스 전극 (13) 및 드레인 전극 (14) 은, 모두 높은 도전성을 갖는 것이면 재료 및 구조에 관해서 특별히 제한 없다. 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물의 도전막 등을 단층 또는 2 층 이상의 적층 구조로 하여 소스·드레인 전극 (13, 14) 을 형성할 수 있다.
소스 전극 (13) 및 드레인 전극 (14) 을 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 각각 독립적으로 10 ㎚ 이상, 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상, 100 ㎚ 이하로 하는 것이 보다 바람직하다.
게이트 절연막
게이트 절연막 (15) 은, 게이트 전극 (16) 과, 산화물 반도체 (12), 소스·드레인 전극 (13, 14) 을 절연한 상태로 이간하는 층이며, 높은 절연성을 갖는 것이 바람직하다. 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 2 종 이상 포함하는 절연막 등으로 게이트 절연막 (15) 을 구성할 수 있다.
또한, 게이트 절연막 (15) 은 리크 전류의 저하 및 전압 내성의 향상을 위해서 충분한 두께를 가질 필요가 있는 한편, 두께가 지나치게 크면, 구동 전압의 상승을 초래해 버린다. 게이트 절연막 (15) 의 두께는, 재질에 따라 다르기도 하지만, 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하며, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.
게이트 전극
게이트 전극 (16) 으로는, 높은 도전성을 갖는 것이면 특별히 제한없다. 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물의 도전막 등을 단층 또는 2 층 이상의 적층 구조로 하여 게이트 전극을 형성할 수 있다.
게이트 전극 (16) 을 상기 금속 또는 금속 산화물에 의해 구성하는 경우, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성 및 도전성 등을 고려하면, 그 두께는 10 ㎚ 이상 또한 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 또한 200 ㎚ 이하로 하는 것이 보다 바람직하다.
박막 트랜지스터의 제조 방법
다음으로, 도 1 에 나타내는 보텀 게이트-탑 컨택트형의 박막 트랜지스터 (1) 의 제조 방법에 대하여 설명한다. 또한, 각 부의 구성 재료, 두께 등은 상기한 바와 같고, 중복 기재를 피하기 위해서 이하의 설명에서는 생략한다.
게이트 전극의 형성
먼저, 기판 (11) 을 준비하고, 필요에 따라 기판 (11) 상에 박막 트랜지스터 (1) 이외의 층을 형성한 후, 게이트 전극 (16) 을 형성한다.
게이트 전극 (16) 은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서, 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 예를 들어, 전극막을 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하고, 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
게이트 절연막의 형성
게이트 전극 (16) 을 형성한 후, 게이트 절연막 (15) 을 형성한다.
게이트 절연막 (15) 은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서, 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다. 예를 들어, 게이트 절연막 (15) 은 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝해도 된다.
산화물 반도체층의 형성
이어서, 게이트 절연막 (15) 상의 게이트 전극 (16) 과 대향하는 위치에, 산화물 반도체층 (12) 으로서, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서로 성막한다.
제 1 영역의 성막
산화물 반도체층 (12) 의 제 1 영역으로는, In(a)Ga(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0) 로 나타내고, 바람직하게는, c ≤ 3/5, b ＞ 0, b ≥ 3a/7 － 3/14, b ≥ 9a/5 － 53/50, b ≤ －8a/5 ＋ 33/25, 또한, b ≤ 91a/74 － 17/40 (단, a＋b＋c = 1) 을 만족하는 범위, 더욱 바람직하게는, b ≤ 17a/23 － 28/115, b ≥ 3a/37, b ≥ 9a/5 － 53/50, 또한, b ≤ 1/5 를 만족하는 범위의 조성을 갖는 IGZO 층을 성막한다.
산화물 반도체층 (12) 을 구성하는 제 1, 제 2 영역 (A1, A2) 을 성막하는 방법은 특별히 한정되지 않지만, 스퍼터링법에 의해 성막하는 것이 바람직하다. 스퍼터링법은 성막 레이트가 빠르고, 또, 균일성이 높은 막이 형성 가능하기 때문에, 저비용이고 또한 대면적의 산화물 반도체막을 성막할 수 있다. 스퍼터링에 의해 제 1 영역을 성막할 때, 원하는 카티온 조성이 되도록 미리 조정한 복합 산화물 타겟을 사용해도 되고, In2O3, Ga2O3, ZnO 의 3 원 공(共) 스퍼터를 사용해도 된다.
성막 중의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 수지제 플렉시블 기판을 사용하는 경우에는, 기판의 변형 등을 방지하기 위해서 기판 온도는 보다 실온에 가까운 것이 바람직하다.
제 2 영역의 성막
제 1 영역 (A1) 의 성막에 이어서, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 바람직하게는 f/(e＋f) ＞ 0.25 를 만족하는 범위의 조성을 갖는 제 2 영역 (A2) 을 성막한다.
제 2 영역 (A2) 의 성막은, 제 1 영역 (A1) 의 성막 후, 일단 성막을 정지하고, 성막실 내의 산소 분압 및 타겟에 가해지는 전력을 변경한 후, 성막을 재개하는 방법이어도 되고, 성막을 정지하지 않고 성막실 내의 산소 분압 및 타겟에 가해지는 전력을 신속하게 또는 완만하게 변경하는 방법이어도 된다.
또, 타겟은, 제 1 영역 (A1) 의 성막시에 사용한 타겟을 그대로 사용하고, 투입 전력을 변화시키는 수법이어도 되고, 제 1 영역 (A1) 으로부터 제 2 영역 (A2) 으로 성막을 전환할 때에, 제 1 영역 (A1) 의 성막에 사용한 타겟으로의 전력 투입을 정지하고, In, Ga, Zn 을 함유하는 상이한 타겟에 전력 인가를 실시하는 수법이어도 되며, 제 1 영역 (A1) 의 성막에 사용한 타겟에 더하여, 또한 복수의 타겟에 추가로 전력 인가를 실시하는 수법이어도 된다.
제 2 영역 (A2) 을 성막할 때의 기판 온도는 기판에 따라 임의로 선택해도 되지만, 수지제 플렉시블 기판을 사용하는 경우에는, 제 1 영역 (A1) 의 성막시와 마찬가지로, 기판 온도는 보다 실온에 가까운 것이 바람직하다.
각 영역 (A1, A2) 을 스퍼터법에 의해 성막할 때, 산화물 반도체층 (12) 은 대기 중에 노출되는 일 없이 연속해서 성막되는 것이 바람직하다. 산화물 반도체층 (12) 을 대기에 노출시키지 않고 성막함으로써, 각 영역 (A1, A2) 사이의 불순물의 혼입을 방지할 수 있고, 결과적으로, 보다 우수한 트랜지스터 특성을 얻을 수 있다. 또, 성막 공정수를 삭감할 수 있기 때문에, 제조 비용도 저감할 수 있다.
또한, 본 실시형태에 있어서는, 보텀 게이트형의 박막 트랜지스터 (1) 의 제조시에는, 산화물 반도체층 (12) 은, 제 1 영역 (A1), 제 2 영역 (A2) 의 순서로 성막하고, 도 2 에 나타내는 탑 게이트형의 박막 트랜지스터 (2) 의 제조시에는 제 2 영역 (A2), 제 1 영역 (A1) 의 순서로 성막하면 된다.
열 처리 공정
산화물 반도체층 (12) 으로서 제 1 영역 (A1) 및 제 2 영역 (A2) 을 성막한 후, 절대 습도 4.8 g/㎥ 이상 (이슬점 온도 0.8 ℃ 이상) 의 습윤 분위기하에 있어서 300 ℃ 이상의 열 처리 (포스트 어닐 처리) 를 실시한다.
이와 같은 습윤 분위기에서 열 처리를 실시함으로써, 절대 습도 4.8 g/㎥ 미만의 건조 분위기하에서의 어닐을 실시한 경우와 비교하여 Hump 효과를 억제할 수 있고, 결과적으로 계면의 기생 전도 패스로부터 발생하는 광 조사에 대한 불안정성을 억제할 수 있다. 광 안정성을 높이는 관점에서, 열 처리 공정의 습윤 분위기는, 절대 습도 9.5 g/㎥ 이상 (이슬점 온도 10.7 ℃ 이상) 에서 실시하는 것이 바람직하다.
또, 열 처리 온도는 400 ℃ 이상인 것이 바람직하고, 450 ℃ 이상인 것이 보다 바람직하다. 열 처리 온도가 400 ℃ 이상이면, 광 조사 안정성을 매우 높게 하는 것이 가능하다 (예를 들어 420 ㎚ 의 광 조사에 대해 ｜ΔVth｜ ≤ 0.1 V).
또, 열 처리 시간은, 광 조사 안정성을 확실하게 높이는 관점에서, 5 분 이상 120 분 이하인 것이 바람직하다.
한편, 열 처리 공정에 있어서 600 ℃ 이상의 온도에서 처리한 경우, 제 1 영역 (A1) 과 제 2 영역 (A2) 사이에서 카티온의 상호 확산이 일어나, 2 개의 영역이 서로 섞여 버린다. 이 경우에는 제 1 영역에만 전도 캐리어를 집중시키는 것이 어려워진다. 따라서, 열 처리 공정에서의 열 처리 온도는 600 ℃ 미만인 것이 바람직하다. 제 1 영역과 제 2 영역에서의 카티온의 상호 확산이 일어나고 있는지 여부는, 예를 들어 단면 TEM 에 의한 분석을 실시함으로써 확인할 수 있다.
도 3 은, Ga/(In＋Ga) = 0.75 의 IGZO 막과 Ga/(In＋Ga) = 0.25 의 IGZO 막을 합계 5 층 적층한 적층막의 단면 STEM (주사 투과형 전자 현미경) 이미지이고, 도 3 (왼쪽；도 3(A)) 는, 적층 직후 (어닐 처리 전), 도 3 (오른쪽；도 3(B)) 는 어닐 온도가 600 ℃ 에서 처리한 것을 나타낸다. 도 3(A) 및 3(B) 로부터, IGZO 막의 적층 구조에 있어서, 600 ℃ 에서 어닐 처리되어도 어느 정도 적층 구조를 유지하고 있는 것을 확인할 수 있기는 하지만, 상이한 카티온 조성의 계면에서 콘트라스트가 흐려져 있는 모습을 간파할 수 있다. 이것은 이상 (異相) 의 상호 확산이 일어나기 시작하고 있는 것을 시사하고 있으며, 열 처리 공정에 있어서의 상한 온도는 600 ℃ 이하인 것이 바람직하다.
열 처리 후, 산화물 반도체층 (12) 을 패터닝한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭함으로써 산화물 반도체층 (12) 의 패턴을 형성한다.
또한, 산화물 반도체층 (12) 의 패터닝 후에, 상기 열 처리 공정, 즉, 절대 습도 4.8 g/㎥ 이상의 습윤 분위기하에 있어서 300 ℃ 이상의 열 처리를 실시해도 된다.
소스·드레인 전극의 형성
다음으로, 산화물 반도체층 (12) 상에 소스·드레인 전극 (13, 14) 을 형성하기 위한 금속막을 형성한다.
소스 전극 (13) 및 드레인 전극 (14) 은 모두, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
예를 들어 금속막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하고, 소스 전극 (13) 및 드레인 전극 (14) 을 형성한다. 이 때, 소스·드레인 전극 (13, 14) 과, 이들 전극 (13, 14) 에 접속하는 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.
이상의 순서로 의해, 도 1 에 나타내는 박막 트랜지스터 (1) 를 제조할 수 있다.
본 발명의 박막 트랜지스터의 제조 방법을 이용함으로써, 광 조사에 대한 특성 열화를 저감시키기 위한 보호층 등을 활성층 상에 사용하는 일 없이, 높은 이동도와 높은 광 조사 안정성이 얻어지지만, 물론 활성층에 상기와 같은 보호층을 형성해도 된다. 예를 들어 자외 영역 (파장 400 ㎚ 이하) 의 광을 흡수, 반사하는 보호층을 형성함으로써, 더욱 광 조사에 대한 안정성을 향상시키는 것이 가능하다.
본 발명에 의해 제조되는 박막 트랜지스터는 hump 효과를 억제하면서, 높은 광 조사 안정성을 갖는 것이며, 각종 디바이스에 적용할 수 있다. 본 발명에 의해 제조되는 박막 트랜지스터를 사용한 표시 장치 및 센서는 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또한, 여기서 말하는 「특성」 이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
액정 표시 장치
도 8 에, 본 발명에 의해 제조되는 박막 트랜지스터를 구비한 표시 장치의 일 실시형태인 액정 표시 장치에 대해, 그 일부분의 개략 단면도를 나타내고, 도 9 에 그 전기 배선의 개략 구성도를 나타낸다.
도 8 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 도 2 에 나타낸 탑 게이트-보텀 컨택트형의 박막 트랜지스터 (2) 와, 박막 트랜지스터 (2) 의 패시베이션층 (54) 으로 보호된 게이트 전극 (16) 상에 화소 하부 전극 (55) 및 그 대향 상부 전극 (56) 으로 끼인 액정층 (57) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (58) 를 구비하고, TFT (2) 의 기판 (11) 측 및 컬러 필터 (58) 상에 각각 편광판 (59a, 59b) 을 구비한 구성을 갖는다.
또, 도 9 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (5) 는, 서로 평행한 복수의 게이트 배선 (51) 과, 그 게이트 배선 (51) 과 교차하는, 서로 평행한 데이터 배선 (52) 을 구비하고 있다. 여기서 게이트 배선 (51) 과 데이터 배선 (52) 은 전기적으로 절연되어 있다. 게이트 배선 (51) 과 데이터 배선 (52) 의 교차부 부근에 박막 트랜지스터 (2) 가 구비되어 있다.
박막 트랜지스터 (2) 의 게이트 전극 (16) 은 게이트 배선 (51) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (52) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 게이트 절연막 (15) 에 형성된 컨택트홀 (19) 을 통해서 (컨택트홀 (19) 에 도전체가 매립되어) 화소 하부 전극 (55) 에 전기적으로 접속되어 있다. 이 화소 하부 전극 (55) 은 접지된 대향 전극 (56) 과 함께 콘덴서 (53) 를 구성하고 있다.
도 8 에 나타낸 본 실시형태의 액정 장치에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 표시 장치인 액정 장치에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되는 일 없이, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명에 의해 제조되는 박막 트랜지스터는 높은 이동도를 갖기 때문에, 액정 표시 장치에 있어서 고정밀, 고속 응답, 고콘트라스트 등의 고품위 표시가 가능해지고, 대화면화에도 적합하다. 또, 특히 활성층 (산화물 반도체층) (12) 이 비정질인 경우에는 소자 특성의 편차를 억제할 수 있어, 대화면에서 불균일이 없는 우수한 표시 품위가 실현된다. 게다가 특성 시프트가 적기 때문에, 게이트 전압을 저감할 수 있으며, 나아가서는 표시 장치의 소비 전력을 저감할 수 있다.
또, 본 발명에 의하면, 활성층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고, 플렉시블한 액정 표시 장치를 제공할 수도 있다.
유기 EL 표시 장치
본 발명에 의해 제조되는 TFT 를 구비한 표시 장치의 일 실시형태로서, 액티브 매트릭스 방식의 유기 EL 표시 장치에 대해, 도 10 에 그 일부분의 개략 단면도를 나타내고, 도 11 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 메리트가 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키기 때문에, 주사선 수와 주사선당의 발광 시간은 반비례한다. 그 때문에 고정밀화, 대화면화가 곤란해져 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에 고정밀화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (6) 에서는, 탑 게이트-탑 컨택트형의 박막 트랜지스터가, 패시베이션층 (61a) 을 구비한 기판 (60) 상에, 구동용 TFT (2a) 및 스위칭용 TFT (2b) 로서 각각 구비되어 있다. 박막 트랜지스터 (2a, 2b) 상에는 하부 전극 (62) 및 상부 전극 (63) 에 끼인 유기 발광층 (64) 으로 이루어지는 유기 발광 소자 (65) 를 구비하고, 상면도 패시베이션층 (61b) 에 의해 보호된 구성으로 되어 있다.
또, 도 11 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (6) 는, 서로 평행한 복수의 게이트 배선 (66) 과, 그 게이트 배선 (66) 과 교차하는, 서로 평행한 데이터 배선 (67) 및 구동 배선 (68) 을 구비하고 있다. 여기서 게이트 배선 (66) 과 데이터 배선 (67), 구동 배선 (68) 은 전기적으로 절연되어 있다. 스위칭용 박막 트랜지스터 (2b) 의 게이트 전극 (16b) 은 게이트 배선 (66) 에 접속되어 있고, 스위칭용 박막 트랜지스터 (2b)의 소스 전극 (13b) 은 데이터 배선 (67) 에 접속되어 있다. 또, 스위칭용 박막 트랜지스터 (2b) 의 드레인 전극 (14b) 은 구동용 박막 트랜지스터 (2a) 의 게이트 전극 (16a) 에 접속됨과 함께, 콘덴서 (69) 를 사용함으로써 구동용 박막 트랜지스터 (2a) 를 온 상태로 유지한다. 구동용 박막 트랜지스터 (2a) 의 소스 전극 (13a) 은 구동 배선 (68) 에 접속되고, 드레인 전극 (14a) 은 유기 EL 발광 소자 (65) 에 접속된다.
도 10 에 나타낸 본 실시형태의 유기 EL 장치에 있어서도, 탑 게이트형의 박막 트랜지스터 (2a, 2b) 를 구비하는 것으로 했지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 박막 트랜지스터는, 탑 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명에 의해 제조되는 박막 트랜지스터는 높은 이동도를 갖기 때문에, 저소비 전력으로 또한 고품위인 표시가 가능해진다. 또, 본 발명에 의하면, 활성층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 은, 저온 (예를 들어 200 ℃ 이하) 에서의 성막이 가능한 비정질막을 사용하여 형성할 수 있기 때문에, 기판으로서 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 표시 품질이 우수하고 플렉시블한 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 10 에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극 (63) 을 투명 전극으로 하여 탑 에미션형으로 해도 되고, 하부 전극 (62) 및 TFT (2a, 2b) 의 각 전극을 투명 전극으로 함으로써 보텀 에미션형으로 해도 된다.
X 선 센서
도 12 에, 본 발명의 센서의 일 실시형태인 X 선 센서에 대해, 그 일부분의 개략 단면도를 나타내고, 도 13 에 그 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 X 선 센서 (7) 는 기판 (11) 상에 형성된 박막 트랜지스터 (2) 및 캐패시터 (70) 와, 캐패시터 (70) 상에 형성된 전하 수집용 전극 (71) 과, X 선 변환층 (72) 과, 상부 전극 (73) 을 구비한다. 박막 트랜지스터 (2) 상에는 패시베이션막 (75) 이 형성되어 있다.
캐패시터 (70) 는 캐패시터용 하부 전극 (76) 과 캐패시터용 상부 전극 (77) 으로 절연막 (78) 을 끼운 구조로 되어 있다. 캐패시터용 상부 전극 (77) 은 절연막 (78) 에 형성된 컨택트홀 (79) 을 통해서, 박막 트랜지스터 (2) 의 소스 전극 (13) 및 드레인 전극 (14) 중 어느 일방 (도 12 에 있어서는 드레인 전극 (14)) 과 접속되어 있다.
전하 수집용 전극 (71) 은, 캐패시터 (70) 에 있어서의 캐패시터용 상부 전극 (77) 상에 형성되어 있으며, 캐패시터용 상부 전극 (77) 에 접하고 있다. X 선 변환층 (72) 은 아모르퍼스 셀렌으로 이루어진 층이며, 박막 트랜지스터 (2) 및 캐패시터 (70) 를 덮도록 형성되어 있다. 상부 전극 (73) 은 X 선 변환층 (72) 상에 형성되어 있으며, X 선 변환층 (72) 에 접하고 있다.
도 13 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (7) 는, 서로 평행한 복수의 게이트 배선 (81) 과, 게이트 배선 (81) 과 교차하는, 서로 평행한 복수의 데이터 배선 (82) 을 구비하고 있다. 여기서 게이트 배선 (81) 과 데이터 배선 (82) 은 전기적으로 절연되어 있다. 게이트 배선 (81) 과 데이터 배선 (82) 의 교차부 부근에 박막 트랜지스터 (2) 가 구비되어 있다.
박막 트랜지스터 (2) 의 게이트 전극 (16) 은 게이트 배선 (81) 에 접속되어 있고, 박막 트랜지스터 (2) 의 소스 전극 (13) 은 데이터 배선 (82) 에 접속되어 있다. 또, 박막 트랜지스터 (2) 의 드레인 전극 (14) 은 전하 수집용 전극 (71) 에 접속되어 있고, 또한 이 전하 수집용 전극 (71) 은 접지된 대향 전극 (76) 과 함께 캐패시터 (70) 를 구성하고 있다.
본 구성의 X 선 센서 (7) 에 있어서, X 선은 도 11 중, 상부 (상부 전극 (73) 측) 로부터 조사되어, X 선 변환층 (72) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (72) 에 상부 전극 (73) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (70) 에 축적되고, 박막 트랜지스터 (2) 를 순차 주사함으로써 읽어내어진다.
본 발명의 X 선 센서는, 온 전류가 높고, 신뢰성이 우수한 박막 트랜지스터 (2) 를 구비하기 때문에, S/N 이 높고, 감도 특성이 우수하기 때문에, X 선 디지털 촬영 장치에 사용한 경우에 광 다이내믹 레인지의 화상이 얻어진다.
특히 본 발명의 X 선 디지털 촬영 장치는, 정지 화면 촬영만 가능한 것이 아니라, 동영상에 의한 투시와 정지 화면의 촬영을 1 대로 실시할 수 있는 X 선 디지털 촬영 장치에 사용하는 것이 적합하다. 또한 박막 트랜지스터 (2) 에 있어서의 활성층을 구성하는 제 1 영역 (A1) 및 제 2 영역 (A2) 이 비정질인 경우에는 균일성이 우수한 화상이 얻어진다.
또한, 도 12 에 나타낸 본 실시형태의 X 선 센서에 있어서는, 탑 게이트형의 박막 트랜지스터를 구비하는 것으로 했지만, 본 발명의 센서에 있어서 사용되는 박막 트랜지스터는 탑 게이트형에 한정되는 일 없이, 보텀 게이트형의 박막 트랜지스터여도 된다.
실시예
이하에 실험예를 설명하는데, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
본 발명자들은, 특정한 조성의 산화물 반도체를 적층하는 것과 특정한 열 처리에 의해 hump 효과를 억제하면서, 높은 광 조사 안정성 (｜ΔVth｜ ≤ 1 V (420 ㎚ 의 광 조사에 대해)) 을 양립할 수 있는 것을 이하의 실험에 의해 검증하였다.
TFT 특성의 어닐 분위기 중의 수분 함유량 의존성
박막 트랜지스터의 활성층으로서 특정한 조성의 산화물 반도체막을 적층하고, 습윤 분위기하에서의 어닐 처리를 실시함으로써 고이동도와 높은 광 안정성이 얻어지는 것을 검증하였다.
먼저, 실시예 1 ∼ 8 및 비교예 1 ∼ 5 로서 이하의 같은 보텀 게이트-탑 컨택트형의 박막 트랜지스터를 제조하였다.
기판으로서, SiO2 의 산화막 (두께 : 100 ㎚) 이 표면 상에 형성되고, 고농도 도프된 p 형 실리콘 기판 (미츠비시 머티리얼사 제조) 을 사용하였다.
이어서, p 형 실리콘 기판 상에 산화물 반도체층을 형성하였다.
산화물 반도체층을 구성하는 제 1 영역 (A1) 으로서, In(a)Ga(b)Zn(c)O(d) (a = 37/60, b = 3/60, c = 20/60, d ＞ 0) 를 5 ㎚ 의 두께로 스퍼터 성막하였다.
A1 층을 상기 조성에 고정한 상태로, A2 층으로서 In(e)Ga(f)Zn(g)O(h) (f/(e＋f) = 0.75, e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내는 IGZO 층을 50 ㎚ 의 두께로 스퍼터 성막하였다.
산화물 반도체층은 각 영역 사이에서 대기 중에 노출되는 일 없이 연속해서 성막을 실시하였다. 각 영역의 스퍼터는, A1, A2 의 영역에 있어서는 In2O3 타겟, Ga2O3 타겟, ZnO 타겟을 사용한 3 원 공스퍼터를 사용하여 실시하였다. 각 영역의 막두께 조정은 성막 시간의 조정으로 실시하였다.
제 1 영역 (A1) 및 제 2 영역에 있어서의 성막 조건은 이하와 같고, 각 영역의 조성 이외의 스퍼터 조건은 후술하는 실험에 있어서도 공통이다.
제 1 영역 (A1) 의 스퍼터 조건
도달 진공도 : 6 × 10-6 ㎩
성막 압력 : 4.4 × 10-1 ㎩
성막 온도 : 실온
산소 분압/아르곤 분압 : 0.067
제 2 영역 (A2) 의 스퍼터 조건
도달 진공도 : 6 × 10-6 ㎩
성막 압력 : 4.4 × 10-1 ㎩
성막 온도 : 실온
산소 분압/아르곤 분압 : 0.033
스퍼터에 의한 산화물 반도체층의 적층 후, 메탈 마스크를 개재한 진공 증착법에 의해, Ti (10 ㎚)/Au (40 ㎚) 로 이루어진 전극층을 적층막 (산화물 반도체층) 상에 형성하였다.
전극층 형성 후, 어닐 온도는 400 ℃ 로 하고 (비교예 5 를 제외한다), 산소 분압은 고정 (20 ％) 한 상태로, 습윤 분위기를 어닐 챔버 중에 주입하였다. 어닐 시간은 1 시간으로 하였다. 습윤 분위기의 발생에는 분류형 (分流型) 습도 발생 장치 (신에이 테크놀로지 주식회사 제조 SRG-1M-10L (상품명)) 를 사용하였다. 또한, 비교예 5 에서는, 어닐 온도를 200 ℃ 로 하였다.
이상에 의해, 채널 길이 180 ㎛, 채널 폭 1 ㎜ 의 실시예 1 ∼ 8 및 비교예 1 ∼ 5 에 있어서의 보텀 게이트형 박막 트랜지스터를 얻었다.
이동도
제조한 상기 실시예 1 ∼ 8 및 비교예 1 ∼ 5 의 TFT 에 대해, 반도체 파라미터·애널라이저 4156C (상품명；애질런트 테크놀로지사 제조) 를 사용하여 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시하였다.
Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 에 고정하고, 게이트 전압 (Vg) 을 －30 V ∼ ＋30 V 의 범위 내에서 소인하고, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다. 오프 전류는, Vg-Id 특성에 있어서 Vg = 0 V 에 있어서의 전류값으로 정의하였다.
또, 이동도는, 드레인 전압 (Vd) 을 1 V 에 고정한 상태로 게이트 전압 (Vg) 을 －30 V ∼ ＋30 V 의 범위 내에서 소인하여 얻은, 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하였다.
광 조사 안정성
제조한 TFT 는 Vg-Id 특성을 평가한 후, 파장 가변의 모노크롬 광을 조사함으로써, 광 조사에 대한 TFT 특성의 안정성을 평가하였다. 모노크롬 광 조사하에 있어서의 TFT 특성 측정의 개략을 도 4 에 나타낸다. 도 4 에 나타내는 바와 같이, 프로브 스테이지대 (200) 에 각 TFT 를 두고, 건조 대기를 2 시간 이상 흘린 후, 당해 건조 대기 분위기하에서 TFT 특성을 측정하였다. 모노크롬 광원의 조사 강도는 10 μW/㎠, 파장 λ 의 범위를 360 ∼ 700 ㎚ 로 하고, 모노크롬 광 비조사시의 Vg-Id 특성과 모노크롬 광 조사시의 Vg-Id 특성을 비교함으로써, 광 조사 안정성 (ΔVth) 을 평가하였다. 모노크롬 광 조사하에 있어서의 TFT 특성의 측정 조건은, Vds = 10 V 로 고정하고, Vg = －15 ∼ 15 V 의 범위에서 게이트 전압을 소인하여 측정하였다. 또한, 이하에서 특별히 언급하고 있는 경우를 제외하고, 모든 측정은 모노크롬 광을 10 분 조사한 후에 실시하고 있다. 420 ㎚ 의 광 조사에 대한 임계값의 시프트량 ΔVth 를 TFT 의 광 안정성의 지표로 하였다. 또한, 상기 평가 방법은 이후의 실험에 있어서 공통이다.
어닐시의 절대 습도 (이슬점 온도), A2 층의 조성, TFT 특성의 일람을 표 2 에 나타낸다.
또, 실시예 1 ∼ 4 및 비교예 1 ∼ 4 의 TFT 에 있어서의 Vg-Id 특성을 도 5 에 나타낸다.
또, 실시예 1 의 TFT 에 있어서의 모노크롬 광 조사시의 I-V 특성을 도 6 에, 조사 파장에 대한 임계값 시프트량 ΔVth 를 도 7 에 나타낸다.
Figure 112014108534189-pct00002
실시예 1 ∼ 8 에서는, A2 층의 조성이 f/(e＋f) ≤ 0.875 이고, 어닐 공정이 절대 습도 4.8 g/㎥ 이상 (이슬점 온도：0.8 ℃ 이상) 인 경우에는, 높은 이동도와 높은 광 안정성을 양립할 수 있는 것을 알 수 있다.
한편, 비교예 1 의 경우에는, A2 층의 조성이 f/(e＋f) ≤ 0.875 이지만, 어닐 공정이 절대 습도 4.8 g/㎥ 미만이고, 도 5 에 나타내는 바와 같이 Vg-Id 특성에 있어서의 hump 특성 (I-V 특성 중에 혹이 나타난다) 이 현저하고, 광 조사시에는 hump 영역의 전류값이 증대해 버려, 상세한 평가를 할 수 없었다.
또, 비교예 2, 3 에서는, 실시예 4, 7, 8 과 어닐 조건은 동일하지만, A2 층의 조성이 f/(e＋f) ≤ 0.875 를 만족하지 않고, Vg-Id 커브 중에 hump 효과가 나타나, 광 안정성의 평가를 할 수 없었다. 또, 임계값이 커 마이너스 시프트하고 있고, 오프 전류값 (Vg = 0 V 에서의 Id 값) 이 실시예에 비해 악화되어 있는 것을 알 수 있다.
상기 결과로부터 A2 층이 f/(e＋f) ≤ 0.875 이고, 절대 습도 4.8 g/㎥ 이상에서의 어닐 (400 ℃) 에 의해 hump 효과를 억제하면서 높은 광 안정성을 실현할 수 있는 것을 알 수 있다. 또 비교예 5 는 어닐 온도가 200 ℃ 인 경우이지만, 이 경우에는 조성의 조건을 만족하고 있지만 충분한 광 안정성이 얻어지지 않는 것을 알 수 있다.
또, 표 2 에 나타내는 바와 같이, 어닐 분위기에 있어서 습도를 높인 실시예 1 ∼ 3 의 경우 (각각 상대 습도 88 ％, 70 ％, 55 ％에 상당), 420 ㎚ (광 조사 에너지 hν = 2.95 eV) 에서의 결과는 다른 실시예와 거의 동등하지만, 400 ㎚ (광 조사 에너지 hν = 3.10 eV) 의 경우에는 다른 실시예에 비해 광 안정성이 향상되었다. 이로부터 습도를 높인 경우에는, 산화물 반도체에 있어서 보다 효과적으로 깊은 갭 내 준위를 저감시키는 것이 가능한 것을 알 수 있다.
TFT 특성의 A1 층 조성 의존성
제 2 영역 (A2) 을 IGZO 층 (f/(e＋f) = 0.75) 에 고정하고, 제 1 영역 (A1) 을 조성 변조하여 어닐 처리를 실시한 경우의 TFT 특성을 표 3 에 정리하였다. 제 1 영역 (A1) 의 두께는 5 ㎚ 로 하고, 제 2 영역의 두께는 50 ㎚ 로 하였다.
어닐 조건은 절대 습도 15.3 g/㎥, 400 ℃, 1 시간이다.
Figure 112014108534189-pct00003
상기 표 3 에 나타내는 바와 같이, 실시예 9 ∼ 20 에서는 A1 층의 조성이 상이하기는 하지만, 광 안정성의 차는 작고, TFT 특성, 특히 광 안정성에 대한 A1 층의 조성 의존성은 작은 것을 알 수 있다.
실시예 및 비교예에서 제조한 TFT 에 관하여, 제 1 영역 (A1) 의 조성 범위를 3 원상도 기법에 의해 도 14 에 나타내었다.
습윤 분위기하에 있어서의 TFT 특성의 어닐 온도 의존성
A1 층 조성은 In：Ga：Zn = 37/60：3/60：20/60, A2 층 조성은 f/(e＋f) = 0.75 로 하였다. 제 1 영역 (A1) 의 두께는 5 ㎚ 로 하고, 제 2 영역의 두께는 50 ㎚ 로 하였다.
어닐 조건은 절대 습도를 15.3 g/㎥ 로 하고, 어닐 온도만을 변조하였다. TFT 의 이동도 및 광 안정성을 평가하였다. 평가 결과를 이하 표 4 에 나타낸다.
Figure 112014108534189-pct00004
표 4 로부터, 동일한 습윤 분위기하에서의 어닐이라도 어닐 온도를 400 ℃ 이상으로 한 경우에는 420 ㎚ 의 광 조사에서의 ΔVth 를 －0.1 V 보다 작게 억제하는 것이 가능하고, 매우 광 안정적인 TFT 소자를 실현 가능하다.
이상에 있어서 설명한 본 발명에 의해 제조되는 박막 트랜지스터의 용도는 특별히 한정되는 것은 아니지만, 예를 들어 전기 광학 장치로서의 표시 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 에 있어서의 구동 소자로서 적합하다.
또한, 본 발명에 의해 제조되는 박막 트랜지스터는, 수지 기판을 사용한 저온 프로세스로 제조 가능한 플렉시블 디스플레이 등의 디바이스, CCD (Charge Coupled Device), CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 각종 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 적합하게 사용되는 것이다.
본 발명에 의해 제조되는 박막 트랜지스터를 사용한 본 발명의 표시 장치 및 센서는 모두 낮은 소비 전력에 의해 양호한 특성을 나타낸다. 또한, 여기서 말하는 「특성」 이란, 표시 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
일본 특허출원 2012-110773호의 개시는 그 전체가 참조에 의해 본 명세서에 받아들여진다.
본 명세서에 기재된 모든 문헌, 특허 출원, 및 기술 규격은, 개개의 문헌, 특허 출원, 및 기술 규격이 참조에 의해 받아들여지는 것이 구체적이고 또한 개개로 기록된 경우와 동일한 정도로 본 명세서에 참조에 의해 받아들여진다.

Claims (13)

  1. 산화물 반도체층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터의 상기 산화물 반도체층으로서, In(a)Ga(b)Zn(c)O(d) (a ＞ 0, b ＞ 0, c ＞ 0, d ＞ 0) 로 나타내는 조성을 갖는 제 1 영역과, 상기 제 1 영역보다 상기 게이트 전극으로부터 먼 측에 배치되고, In(e)Ga(f)Zn(g)O(h) (e ＞ 0, f ＞ 0, g ＞ 0, h ＞ 0) 로 나타내고, f/(e＋f) ≤ 0.875 를 만족하고, 상기 제 1 영역과는 상이한 조성을 갖는 제 2 영역을 성막하는 산화물 반도체층 형성 공정과,
    상기 산화물 반도체층에 대해, 절대 습도 4.8 g/㎥ 이상 15.3 g/㎥ 이하의 습윤 분위기하에 있어서 300 ℃ 이상의 열 처리를 실시하는 열 처리 공정을 포함하는, 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 영역의 조성은 b ≤ 91a/74 － 17/40 을 만족하는 (단, a＋b＋c = 1) 범위에 있는, 박막 트랜지스터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 열 처리 공정을 절대 습도 9.5 g/㎥ 이상 15.3 g/㎥ 이하에서 실시하는, 박막 트랜지스터의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제 1 영역의 조성은,
    c ≤ 3/5,
    b ＞ 0,
    b ≥ 3a/7 － 3/14,
    b ≥ 9a/5 － 53/50,
    b ≤ －8a/5 ＋ 33/25, 또한,
    b ≤ 91a/74 － 17/40 을 만족하는 범위 (단, a＋b＋c = 1) 에 있는, 박막 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 영역의 조성은,
    b ≤ 17a/23 － 28/115,
    b ≥ 3a/37,
    b ≥ 9a/5 － 53/50, 또한,
    b ≤ 1/5 를 만족하는 범위에 있는, 박막 트랜지스터의 제조 방법.
  6. 제 3 항에 있어서,
    상기 제 1 영역의 조성은,
    c ≤ 3/5,
    b ＞ 0,
    b ≥ 3a/7 － 3/14,
    b ≥ 9a/5 － 53/50,
    b ≤ －8a/5 ＋ 33/25, 또한,
    b ≤ 91a/74 － 17/40 을 만족하는 범위 (단, a＋b＋c = 1) 에 있는, 박막 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 영역의 조성은,
    b ≤ 17a/23 － 28/115,
    b ≥ 3a/37,
    b ≥ 9a/5 － 53/50, 또한,
    b ≤ 1/5 를 만족하는 범위에 있는, 박막 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 영역의 조성은 f/(e＋f) ＞ 0.25 를 만족하는, 박막 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 영역의 막두께는 10 ㎚ 보다 크고, 70 ㎚ 보다 작은, 박막 트랜지스터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 영역의 막두께는 5 ㎚ 이상, 10 ㎚ 미만인, 박막 트랜지스터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 산화물 반도체층은 비정질인, 박막 트랜지스터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 열 처리 공정에 있어서의 열 처리 온도는 400 ℃ 이상인, 박막 트랜지스터의 제조 방법.
  13. 제 1 항에 있어서,
    상기 열 처리 공정에 있어서의 열 처리 온도는 450 ℃ 이상인, 박막 트랜지스터의 제조 방법.
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