WO2014087829A1 - 薄膜トランジスタ及びその製造方法 - Google Patents

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WO2014087829A1
WO2014087829A1 PCT/JP2013/080945 JP2013080945W WO2014087829A1 WO 2014087829 A1 WO2014087829 A1 WO 2014087829A1 JP 2013080945 W JP2013080945 W JP 2013080945W WO 2014087829 A1 WO2014087829 A1 WO 2014087829A1
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WO
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oxide semiconductor
thin film
film transistor
semiconductor layer
amorphous oxide
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PCT/JP2013/080945
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雅司 小野
真宏 高田
田中　淳
鈴木　真之
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富士フイルム株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a thin film transistor and a manufacturing method thereof, a crystalline oxide semiconductor thin film and a manufacturing method thereof, a display device, and an X-ray sensor.
  • InGaZnO In—Ga—Zn—O-based oxide semiconductor film containing In, Ga, Zn, and O as a channel layer (active layer)
  • TFT TFT
  • the oxide semiconductor film can be formed at a low temperature, has higher mobility than amorphous silicon, and is transparent to visible light. Therefore, a flexible transparent thin film transistor is formed on a substrate such as a plastic plate or film. Is possible.
  • Table 1 shows a comparison table of mobility of various transistor characteristics, process temperature, and the like.
  • Thin film transistors using polysilicon for the channel layer can achieve mobility of about 100 cm 2 / Vs, but the process temperature is very high at 450 ° C or higher, so it can only be formed on substrates with high heat resistance such as glass. This is not possible and is not suitable for low cost, large area, and flexibility.
  • a thin film transistor using amorphous silicon for the channel layer can be formed at a relatively low temperature of about 300 ° C., so that the substrate selectivity is wider than that of polysilicon, but only a mobility of about 1 cm 2 / Vs can be obtained. It is not suitable for high-definition display applications.
  • thin film transistors using organic semiconductors for the channel layer can be formed at 100 degrees or less, and therefore are expected to be applied to flexible display applications using plastic film substrates with low heat resistance.
  • the mobility is only as high as that of amorphous silicon.
  • oxide semiconductor systems such as InGaZnO
  • high mobility can be obtained even in an amorphous state
  • the oxide semiconductor has been crystallized in order to further improve mobility and stability of characteristics.
  • Japanese Patent No. 4164562 and K. Nomura et al. “Amorphous Oxide Semiconductors for High-Performance Flexible Thin-Film Transistors” Japanese Journal of Applied Physics, Vol. 45 4303-4308 2006, reference).
  • the present invention relates to a method for producing an electrically stable crystalline oxide semiconductor film in which an amorphous oxide semiconductor such as amorphous (amorphous) InGaZnO (hereinafter sometimes referred to as a-InGaZnO) is crystallized at a low temperature.
  • an amorphous oxide semiconductor such as amorphous (amorphous) InGaZnO (hereinafter sometimes referred to as a-InGaZnO) is crystallized at a low temperature.
  • a-InGaZnO amorphous oxide semiconductor
  • Another object of the present invention is to provide a method for manufacturing a thin film transistor in which an amorphous oxide semiconductor is crystallized at a low temperature and has an electrically stable active layer.
  • Another object of the present invention is to provide an electrically stable crystalline oxide semiconductor thin film, a thin film transistor, a display device, and an X-ray sensor that can be manufactured at a low temperature.
  • ⁇ 1> forming a gate electrode; Forming a gate insulating film; Forming an amorphous oxide semiconductor layer containing at least one element selected from the group consisting of In, Ga, Zn, and Sn; Forming an active layer in which at least a part of the amorphous oxide semiconductor layer is crystallized by applying a voltage to the amorphous oxide semiconductor layer; Forming a source electrode and a drain electrode;
  • a method of manufacturing a thin film transistor including: ⁇ 2> The method for producing a thin film transistor according to ⁇ 1>, wherein the amorphous oxide semiconductor layer contains at least one element selected from the group consisting of In, Ga, and Zn.
  • ⁇ 3> The method for producing a thin film transistor according to ⁇ 2>, wherein the amorphous oxide semiconductor layer contains In, Ga, and Zn.
  • the active layer includes a crystal phase having a composition represented by (In 1-x Ga x ) 2 O 3 (ZnO) m (where 0 ⁇ x ⁇ 1, m is 1 or more and 5 or less) ⁇ 1 >
  • ⁇ 5> The method for producing a thin film transistor according to any one of ⁇ 1> to ⁇ 3>, wherein the active layer includes a crystal phase having a composition represented by InGaO 3 (ZnO) m (where m is 1 or more and 5 or less). .
  • ⁇ 6> The method for producing a thin film transistor according to any one of ⁇ 1> to ⁇ 5>, wherein a current density when a voltage is applied to the amorphous oxide semiconductor layer is 6.7 ⁇ 10 ⁇ 4 A / cm 2 or more.
  • a current density when a voltage is applied to the amorphous oxide semiconductor layer is 6.7 ⁇ 10 ⁇ 4 A / cm 2 or more.
  • the amorphous oxide semiconductor layer is crystallized while controlling the temperature of the amorphous oxide semiconductor layer between room temperature and the crystallization temperature.
  • ⁇ 1> to ⁇ 6> The manufacturing method of the thin-film transistor in any one.
  • ⁇ 8> When a voltage is applied to the amorphous oxide semiconductor layer, the amorphous oxide semiconductor layer is crystallized while controlling the temperature of the amorphous oxide semiconductor layer between room temperature and 250 ° C. Any one of ⁇ 1> to ⁇ 6> A method for producing the thin film transistor according to claim 1. ⁇ 9> After the step of forming the source electrode and the drain electrode, at least a part of the amorphous oxide semiconductor layer is crystallized by applying a voltage between the source electrode and the drain electrode. Any one of ⁇ 1> to ⁇ 8> A method for producing the thin film transistor according to claim 1.
  • ⁇ 10> A crystalline oxide semiconductor film containing at least one element selected from the group consisting of In, Ga, Zn, and Sn and having a layered crystal phase and a grain-like crystal phase.
  • ⁇ 13> forming an amorphous oxide semiconductor film containing at least one element selected from the group consisting of In, Ga, Zn, and Sn; Crystallization of at least a part of the amorphous oxide semiconductor film by applying a voltage to the amorphous oxide semiconductor film;
  • a method for producing a crystalline oxide semiconductor film containing ⁇ 14> A thin film transistor manufactured by the method for manufacturing a thin film transistor according to any one of ⁇ 1> to ⁇ 9>.
  • ⁇ 15> A thin film transistor comprising the crystalline oxide thin film according to any one of ⁇ 10> to ⁇ 12> as an active layer.
  • a display device comprising the thin film transistor according to ⁇ 14> or ⁇ 15>.
  • An X-ray sensor comprising the thin film transistor according to ⁇ 14> or ⁇ 15>.
  • an amorphous oxide semiconductor such as a-InGaZnO is crystallized at low temperature, and an electrically stable crystalline oxide semiconductor film manufacturing method and an amorphous oxide semiconductor are crystallized at low temperature.
  • a method of manufacturing a thin film transistor having a stable active layer is provided.
  • an electrically stable crystalline oxide semiconductor thin film, a thin film transistor, a display device, and an X-ray sensor that can be manufactured at a low temperature are provided.
  • FIG. 1 It is sectional drawing which shows typically four structures about the thin-film transistor which can be manufactured by this invention. It is a figure which shows an example of the process of manufacturing a thin-film transistor in the manufacturing process of an electronic device. It is a figure which shows an example of the process after manufacturing a thin-film transistor in the manufacturing process of an electronic device. It is a schematic sectional drawing which shows a part of liquid crystal display device of embodiment. It is a schematic block diagram of the electrical wiring of the liquid crystal display device of FIG. It is a schematic sectional drawing which shows a part of organic EL display apparatus of embodiment. It is a schematic block diagram of the electrical wiring of the organic electroluminescent display apparatus of FIG. It is a schematic sectional drawing which shows a part of X-ray sensor array of embodiment.
  • FIG. 4 is a TEM image showing the cross section of the voltage application region of the oxide semiconductor layer in Example 1 with a different magnification.
  • 6 is a TEM image showing a cross section of a voltage application region of an oxide semiconductor layer in Example 2.
  • FIG. 6 is a TEM image showing a cross section of an oxide semiconductor layer in Comparative Example 1.
  • FIG. 4 is a diagram showing an electron diffraction pattern of an oxide semiconductor layer in Example 3.
  • FIG. 7 is a diagram illustrating an electron diffraction pattern of an oxide semiconductor layer in Comparative Example 2.
  • FIG. It is a cross-sectional TEM image at the time of crystallizing InGaZnO amorphous oxide semiconductor by annealing.
  • a method of manufacturing a thin film transistor (TFT) according to the present invention includes a step of forming a gate electrode, a step of forming a gate insulating film, and an amorphous oxide semiconductor containing at least one element selected from In, Ga, Zn, and Sn. Forming an active layer obtained by crystallizing at least a part of the amorphous oxide semiconductor layer by applying a voltage to the amorphous oxide semiconductor layer, and forming a source electrode and a drain electrode. And.
  • the TFT manufactured according to the present invention may be either a so-called bottom gate type (also referred to as an inverted staggered structure) or a top gate type (also referred to as a staggered structure) based on the position of the gate electrode.
  • the top gate type is a form in which a gate electrode is disposed on the upper side of the gate insulating film and an active layer is formed on the lower side of the gate insulating film when the substrate on which the TFT is formed is the lowermost layer.
  • the bottom gate type is a form in which a gate electrode is disposed below the gate insulating film and an active layer is formed above the gate insulating film.
  • the TFT according to the present invention can have various configurations, and may appropriately have a configuration including a protective layer on the active layer and an insulating layer on the substrate.
  • FIGS. 1A to 1D are cross-sectional views schematically showing the configuration of the thin film transistor according to the first to fourth embodiments of the present invention.
  • the thin film transistors 1, 2, 3, and 4 in FIGS. 1A to 1D common elements are denoted by the same reference numerals.
  • the thin film transistors 1, 2, 3, and 4 according to the embodiment of the present invention all have an oxide semiconductor layer (active layer) 12, a source electrode 13, a drain electrode 14, and a gate insulating film 15 on a substrate 11. And a gate electrode 16.
  • the thin film transistor 1 of the first embodiment shown in FIG. 1A is a top gate-top contact type transistor
  • the thin film transistor 2 of the second embodiment shown in FIG. 1B is a top gate-bottom contact
  • the thin film transistor 3 of the third embodiment shown in FIG. 1C is a bottom gate-top contact type transistor
  • the arrangement of the gate electrode 16, the source electrode 13, and the drain electrode 14 with respect to the oxide semiconductor layer 12 is different, but the function of each element given the same reference numeral is used. Are the same and similar materials can be applied.
  • each component and manufacturing process will be described in detail with reference to the TFT 1 shown in FIG.
  • the structure of the substrate 11 may be a single layer structure or a laminated structure.
  • a substrate made of glass, an inorganic material such as YSZ (Yttria-Stabilized Zirconia), a resin, a resin composite material, or the like can be used as the substrate 11, a substrate made of a resin or a resin composite material is preferable in terms of light weight and flexibility.
  • a substrate made of a composite plastic material of a resin or the like and a clay mineral or particles having a mica-derived crystal structure, a laminated plastic substrate having at least one bonding interface between a thin glass and any of the above-described synthetic resins, an inorganic layer And organic layers (synthetic resins described above) are alternately laminated to provide at least one contact.
  • Insulating the surface by subjecting a substrate made of a composite material having a barrier property having an interface, a stainless steel substrate, a metal multilayer substrate in which stainless steel and a dissimilar metal are laminated, an aluminum substrate or a surface to an oxidation treatment (for example, anodization treatment).
  • An aluminum substrate with an improved oxide film can be used.
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, processability, low air permeability, and low moisture absorption.
  • the resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.
  • the thickness of the substrate 11 is preferably 50 ⁇ m or more and 500 ⁇ m or less.
  • the thickness of the substrate 11 is 50 ⁇ m or more, the flatness of the substrate itself is further improved.
  • the thickness of the substrate 11 is 500 ⁇ m or less, the flexibility of the substrate itself is further improved and the use as a substrate for a flexible device becomes easier. Since the thickness having sufficient flatness and flexibility differs depending on the material constituting the substrate 11, it is necessary to set the thickness according to the substrate material, but the range is generally in the range of 50 ⁇ m to 500 ⁇ m. .
  • the active layer 12 is composed of a crystalline oxide semiconductor film containing at least one element selected from In, Ga, Zn, and Sn.
  • the active layer 12 includes a step of forming an amorphous oxide semiconductor layer containing at least one element selected from In, Ga, Zn, and Sn, and an amorphous oxide semiconductor layer by applying a voltage to the amorphous oxide semiconductor layer. And an active layer obtained by crystallizing at least a part of the active layer.
  • each process for producing the active layer 12 will be described in detail.
  • an amorphous oxide semiconductor film containing at least one element selected from In, Ga, Zn, and Sn is formed over the substrate 11.
  • the amorphous oxide semiconductor film preferably includes at least one of In, Ga, and Zn, more preferably includes In, Ga, and Zn, and further includes an oxide semiconductor film that is crystallized by a crystallization process that will be described later.
  • m is 5 or less, crystallization is easy with a large grain size (crystal grain size), and if m is 1, a particularly good crystal phase is obtained.
  • m is preferably 5 or less.
  • the amorphous oxide semiconductor film contains Zn
  • light irradiation stability accompanying an increase in the optical band gap can be imparted by doping a part of Zn with element ions having a wider band gap.
  • the band gap of the film can be increased by doping Mg.
  • the material used for the active layer (channel layer) has a larger band gap, particularly for a thin film transistor used for driving an organic EL.
  • the carrier density of the oxide semiconductor layer can be arbitrarily controlled by cation doping.
  • a material Ti, Zr, Hf, Ta, etc.
  • doping a cation having a large valence the number of constituent elements of the oxide semiconductor film increases, which is disadvantageous in terms of simplifying the film formation process and reducing the cost.
  • a method for forming an amorphous oxide semiconductor film As a method for forming an amorphous oxide semiconductor film, a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a chemical method such as CVD or a plasma CVD method, etc.
  • the film may be formed according to a method appropriately selected in consideration of suitability with the material to be used.
  • the sputtering method is preferable from the viewpoint of forming a film at a low temperature.
  • the film thickness (total film thickness) of the amorphous oxide semiconductor film to be the active layer 12 is preferably about 10 nm to 200 nm.
  • the amorphous oxide semiconductor film is patterned into the shape of the active layer 12.
  • Patterning can be performed by photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and a pattern that becomes the active layer 12 is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid, and acetic acid. Form.
  • a voltage is applied to the amorphous oxide semiconductor layer to form at least a part of the amorphous oxide semiconductor layer. Crystallize.
  • the method for applying a voltage to the amorphous oxide semiconductor layer is not particularly limited as long as at least a part of the amorphous oxide semiconductor can be crystallized.
  • a voltage may be applied through the electrode in a state where an electrode connected to the amorphous oxide semiconductor layer is formed, or a voltage may be applied by directly contacting the amorphous oxide semiconductor layer with an end needle or the like. You may do it.
  • the step of crystallizing by applying a voltage to the amorphous oxide semiconductor layer may be performed at any stage after the step of forming the amorphous oxide semiconductor layer.
  • a signal may be applied to the oxide semiconductor layer to cause crystallization, or an electrical signal may be applied after forming the source / drain electrodes.
  • a voltage can be applied between the source and drain electrodes to crystallize the amorphous oxide semiconductor layer.
  • a voltage may be applied constantly, or a signal modulated in time, such as a pulse, may be sent.
  • the current density when a voltage is applied to the amorphous oxide semiconductor layer is desirably 6.7 ⁇ 10 ⁇ 4 A / cm 2 or more. This is because energy is high and a larger current is more likely to cause crystallization.
  • the current density when a voltage is applied to the amorphous oxide semiconductor layer is 1 ⁇ from the viewpoint of preventing excessive heat generation due to Joule heat and deterioration of characteristics of the active layer due to large current (due to generation of lattice defects, traps, etc.). It is desirable that it is 10 ⁇ 1 A / cm 2 or less.
  • the amorphous oxide semiconductor layer when a voltage is applied to the amorphous oxide semiconductor layer, it is desirable to crystallize the active layer while controlling the temperature of the amorphous oxide semiconductor layer between room temperature (20 ° C.) and a crystallization temperature or less. It is further desirable to control the temperature of the physical semiconductor layer between room temperature and 250 ° C. For example, in the case of an InGaZnO-based amorphous oxide semiconductor layer, the crystallization temperature is about 600 ° C.
  • the electrical conductivity of the oxide semiconductor layer can be changed. For example, if electric conductivity higher than electric conductivity at room temperature is given (if the electric resistance is lowered), it becomes easier to apply a voltage.
  • the amorphous oxide semiconductor layer can be crystallized even on a substrate that requires a low-temperature process such as a flexible substrate.
  • the temperature of the oxide semiconductor film such as InGaZnO
  • moisture in the film is desorbed and deep deep gap levels are reduced.
  • the resistance value is greatly reduced by an order of magnitude.
  • An effect of increasing the resistance value is seen at a temperature exceeding 250 ° C., and converges to a certain resistance value at 300 ° C. or higher. Therefore, from the viewpoint of controlling electrical conductivity, it is desirable to control the temperature of the oxide semiconductor layer from room temperature to 250 ° C. or less.
  • heating when applying a voltage to the amorphous oxide semiconductor layer does not cause direct crystallization, but it is presumed to have an effect of promoting crystallization by thermal energy. .
  • the temperature control method of the amorphous oxide semiconductor layer is not particularly limited.
  • a technique for controlling the temperature of the entire substrate such as a hot plate may be used.
  • a technique of increasing the temperature from the surface of the amorphous oxide semiconductor layer by heating, radiation, or the like may be used.
  • the active layer 12 is a crystalline oxide semiconductor film containing at least one element of In, Ga, Zn, and Sn formed as a result of the crystallization process described above, and has different crystal phases in the active layer 12. It preferably has a layered crystal phase and a grain-like (granular) crystal phase. Whether or not the oxide semiconductor layer is in a crystalline phase or whether or not the oxide semiconductor layer is crystallized in the method for manufacturing a thin film transistor of the present invention can be confirmed by X-ray diffraction measurement. That is, if a clear peak indicating a crystal structure is detected by X-ray diffraction measurement, it can be confirmed that the oxide semiconductor layer is in a crystalline phase. Further, whether or not different crystal phases are present in the oxide semiconductor layer can be confirmed, for example, by performing cross-sectional TEM measurement. It is also possible to obtain information on the lattice state by acquiring an electron diffraction pattern.
  • the carrier concentration of the oxide semiconductor layer can be controlled not only by modulation of the composition of the metal element but also by oxygen partial pressure control during film formation.
  • the oxygen concentration can be controlled by controlling the oxygen partial pressure during the formation of the oxide semiconductor film. If the oxygen partial pressure at the time of film formation is increased, the carrier concentration can be reduced, and a reduction in off-current can be expected accordingly. On the other hand, if the oxygen partial pressure during film formation is lowered, the carrier concentration can be increased, and accordingly, the field effect mobility can be expected to increase. Further, for example, by performing treatment with irradiation with oxygen radicals or ozone after the formation of the oxide semiconductor film, the oxidation of the film can be promoted and the amount of oxygen vacancies in the film can be reduced.
  • a heat treatment step may be added separately from the crystallization step of the amorphous oxide semiconductor layer.
  • the heat treatment temperature is 400 ° C. or higher, the light irradiation stability can be made extremely high.
  • ⁇ 0.3V can also be achieved.
  • the heat treatment step it is desirable to anneal in a dry atmosphere in which the moisture content contained in the entire atmosphere is ⁇ 36 ° C. or less (absolute humidity 0.21 g / m ⁇ 3 or less) in terms of dew point temperature.
  • a dry atmosphere By performing the annealing in a dry atmosphere, the light stability can be improved as compared with the case of performing the annealing in a humid atmosphere (such as in the air).
  • the source electrode 13 and the drain electrode 14 are not particularly limited as long as they have high conductivity, and metals such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al—Nd, tin oxide, zinc oxide, A metal oxide conductive film such as indium oxide, indium tin oxide (ITO), or zinc indium oxide (IZO) can be used as a single layer or a stacked structure of two or more layers.
  • metals such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al—Nd, tin oxide, zinc oxide,
  • a metal oxide conductive film such as indium oxide, indium tin oxide (ITO), or zinc indium oxide (IZO) can be used as a single layer or a stacked structure of two or more layers.
  • Each of the source electrode 13 and the drain electrode 14 includes a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, an ion plating method, a chemical method such as a CVD method and a plasma CVD method.
  • the film may be formed according to a method appropriately selected in consideration of suitability with the material to be used.
  • the thickness is preferably set to 10 nm or more and 1000 nm or less in consideration of the film forming property, the patterning property by etching or lift-off method, and the conductivity. 50 nm or more and 100 nm or less is more preferable.
  • the gate insulating film 15 disposed between the active layer 12 and the gate electrode 16 is preferably one having high insulating properties, such as SiO 2 , SiNx, SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O. 5 , an insulating film such as HfO 2, or an insulating film containing at least two of these compounds.
  • the gate insulating film 15 is a material used from a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as a CVD or plasma CVD method.
  • the film may be formed according to a method appropriately selected in consideration of the suitability of
  • the gate insulating film 15 needs to have a sufficient thickness for reducing the leakage current and improving the voltage resistance. On the other hand, if the thickness is too large, the driving voltage is increased.
  • the thickness of the gate insulating film 15 is preferably 10 nm to 10 ⁇ m, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.
  • the gate electrode 16 is not particularly limited as long as it has high conductivity, and is a metal such as Al, Mo, Cr, Ta, Ti, Au, and Ag, Al—Nd, tin oxide, zinc oxide, indium oxide, and oxide.
  • a metal oxide conductive film such as indium tin (ITO) or zinc indium oxide (IZO) can be used as a single layer or a stacked structure of two or more layers.
  • the gate electrode 16 is made of a material used from a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, or a chemical method such as a CVD or plasma CVD method.
  • the film may be formed according to a method appropriately selected in consideration of the suitability of the above.
  • the thickness is preferably 10 nm or more and 1000 nm or less in consideration of film forming properties, patterning properties by etching or lift-off methods, conductivity, and the like, preferably 50 nm or more, More preferably, it is 200 nm or less.
  • a substrate 11 is prepared, and after cleaning and drying the substrate 11 (FIG. 2A), a gate electrode 16 is formed. Specifically, after the electrode film 16A is formed (FIG. 2B), it is patterned into a predetermined shape of the gate electrode 16 by etching or a lift-off method (FIG. 2C). At this time, it is preferable to pattern the gate electrode 16 and the gate wiring (not shown) at the same time.
  • a gate insulating film 15A, an amorphous oxide semiconductor film (a-InGaZnO) 12A, and an etching stopper film 17A are successively formed (FIG. 2D).
  • the etching stopper film 17A is basically an insulating film, and desirably has a low insulating property, water vapor, and oxygen permeability.
  • a metal oxide or metal nitride such as SiO 2 or SiN x is desirable.
  • the etching stopper film 17A is patterned to expose the regions to be the source / drain electrodes on the oxide semiconductor film 12A, and the etch stopper layer 17 is formed so as to cover only the portion directly above the portion to be the channel (FIG. 2 (E)).
  • the amorphous oxide semiconductor film 12A is patterned into the shape of the active layer 12 that enables conduction between the source and drain electrodes described later (FIG. 2 (F)).
  • the patterning of the amorphous oxide semiconductor film 12A can be performed by photolithography and etching. Specifically, a resist pattern is formed on the remaining portion by photolithography, and the pattern is formed by etching with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid.
  • gate insulating film 15A is patterned (FIG. 2G).
  • the metal film 18 for forming source / drain electrodes is patterned into a predetermined shape by etching or a lift-off method (FIG. 2 (I)).
  • source / drain electrodes 13 and 14 which can be conducted through the active layer 12 are formed.
  • a channel protective film may be further formed on the etch stopper layer 17.
  • an interlayer insulating film 20A is formed (FIG. 3A), and the contact hole 19 is formed by patterning the interlayer insulating film 20 (FIG. 3B).
  • a pixel electrode layer 21A is formed over the interlayer insulating film 20 (FIG. 3C), and the pixel electrode 21 is formed by patterning the pixel electrode layer 21A (FIG. 3D).
  • the voltage application process which is a crystallization process of the oxide semiconductor layer may be performed at any timing after the amorphous oxide semiconductor layer 12 is formed. It is preferable to apply a voltage via the electrodes 13 and 14. After forming the source / drain electrodes (FIG. 2 (I)), a voltage may be applied between the source / drain electrodes, after forming the contact holes (FIG. 3 (B)), after forming the pixel electrodes (FIG. 3 (C)). )), Or after post-annealing (FIG. 3D). In order to make the in-plane characteristics of the TFT array uniform by post-annealing, it is desirable to perform post-annealing after the crystallization process.
  • the crystallization process of the amorphous oxide semiconductor layer is preferably performed in an atmosphere containing oxygen because the semiconductor layer is an oxide semiconductor.
  • by performing the process in the air it is not necessary to introduce dedicated equipment that requires atmospheric control, and the cost can be reduced.
  • the film resistance greatly changes by orders of magnitude due to moisture desorption in the film accompanying heating.
  • the use of the thin film transistor manufactured by the present invention is not particularly limited, for example, a drive element in a display device (liquid crystal display device, organic EL (Electro Luminescence) display device, inorganic EL display device, etc.) as an electro-optical device. It is suitable as.
  • the thin film transistor manufactured according to the present invention includes a device such as a flexible display that can be manufactured by a low temperature process using a resin substrate, an image sensor such as a charge coupled device (CCD) and a complementary metal oxide semiconductor (CMOS), and an X-ray sensor. It is suitably used as a drive element (drive circuit) in various electronic devices such as various sensors such as MEMS (Micro Electro Mechanical System).
  • the “characteristic” referred to here is a display characteristic in the case of a display device, and a sensitivity characteristic in the case of a sensor.
  • FIG. 4 shows a schematic sectional view of a part of a liquid crystal display device which is an embodiment of a display device including a thin film transistor manufactured according to the present invention
  • FIG. 5 shows a schematic configuration diagram of its electric wiring.
  • the liquid crystal display device 5 of this embodiment includes a top gate-bottom contact type thin film transistor 1, a pixel lower electrode 55 on a gate electrode 16 protected by a passivation layer 54 of the thin film transistor 1, and a counter electrode thereof.
  • a liquid crystal layer 57 sandwiched between the upper electrodes 56 and an RGB color filter 58 for developing different colors corresponding to each pixel are provided, and polarizing plates 59a and 59b are provided on the substrate 11 side of the TFT 1 and the color filter 58, respectively. It is the structure provided with.
  • the liquid crystal display device 5 of the present embodiment includes a plurality of gate wirings 51 parallel to each other and data wirings 52 that intersect with the gate wirings 51 and are parallel to each other.
  • the gate wiring 51 and the data wiring 52 are electrically insulated.
  • the thin film transistor 1 is provided in the vicinity of the intersection between the gate line 51 and the data line 52.
  • the gate electrode 16 of the thin film transistor 1 is connected to the gate wiring 51, and the source electrode 13 of the thin film transistor 1 is connected to the data wiring 52.
  • the drain electrode 14 of the thin film transistor 1 is electrically connected to the pixel lower electrode 55 through a contact hole 19 provided in the gate insulating film 15 (a conductor is embedded in the contact hole 19).
  • the pixel lower electrode 55 and the grounded counter electrode 56 constitute a capacitor 53.
  • the top gate type thin film transistor 1 is provided in the liquid crystal device of this embodiment shown in FIG. 4.
  • the thin film transistor used in the liquid crystal device which is the display device of the present invention is not limited to the top gate type.
  • a bottom-gate thin film transistor may also be used.
  • the thin film transistor manufactured according to the present invention has high mobility, high-definition display such as high definition, high-speed response, and high contrast is possible in a liquid crystal display device, which is suitable for a large screen.
  • the active layer (oxide semiconductor layer) 12 crystallized at a low temperature by voltage application has few characteristic shifts, the gate voltage can be reduced and thus the power consumption of the display device can be reduced.
  • the amorphous oxide semiconductor layer containing at least one element selected from In, Ga, Zn, and Sn constituting the active layer 12 can be formed at a relatively low temperature. Since it can be crystallized at a low temperature by application, a resin substrate (plastic substrate) can be used as the substrate. Therefore, according to the present invention, it is possible to provide a flexible liquid crystal display device having excellent display quality.
  • FIG. 6 shows a schematic sectional view of a part of an active matrix organic EL display device as an embodiment of a display device including a TFT manufactured according to the present invention
  • FIG. 7 shows a schematic configuration diagram of electrical wiring. Show.
  • driving methods for organic EL display devices There are two types of driving methods for organic EL display devices: a simple matrix method and an active matrix method.
  • the simple matrix method has an advantage that it can be manufactured at low cost.
  • the pixels are emitted by selecting one scanning line at a time, the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size.
  • the active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel.
  • it is suitable for high definition and large screen.
  • a top gate-top contact type thin film transistor is provided as a driving TFT 1a and a switching TFT 1b on a substrate 60 provided with a passivation layer 61a.
  • an organic light emitting element 65 comprising an organic light emitting layer 64 sandwiched between a lower electrode 62 and an upper electrode 63 is provided, and the upper surface is also protected by a passivation layer 61b.
  • the organic EL display device 6 of the present embodiment includes a plurality of gate lines 66 parallel to each other, and data lines 67 and drive lines 68 that cross the gate lines 66 and are parallel to each other. ing.
  • the gate wiring 66, the data wiring 67, and the driving wiring 68 are electrically insulated.
  • the gate electrode 16 b of the switching thin film transistor 1 b is connected to the gate line 66, and the source electrode 13 b of the switching thin film transistor 1 b is connected to the data line 67.
  • the drain electrode 14b of the switching thin film transistor 1b is connected to the gate electrode 16a of the driving thin film transistor 1a, and the driving thin film transistor 1a is kept on by using the capacitor 69.
  • the source electrode 13 a of the driving thin film transistor 1 a is connected to the driving wiring 68, and the drain electrode 14 a is connected to the organic EL light emitting element 65.
  • the organic EL device of this embodiment shown in FIG. 6 is also provided with the top gate type thin film transistors 1a and 1b.
  • the thin film transistor used in the organic EL device which is the display device of the present invention is a top gate type.
  • a bottom-gate thin film transistor may be used.
  • the thin film transistor manufactured according to the present invention has high mobility, low power consumption and high quality display can be achieved. Further, according to the present invention, the amorphous oxide semiconductor layer containing at least one element selected from In, Ga, Zn, and Sn constituting the active layer can be formed at a relatively low temperature, and voltage application can be performed. Therefore, a resin substrate (plastic substrate) can be used as the substrate. Therefore, according to the present invention, a flexible organic EL display device having excellent display quality can be provided.
  • the upper electrode 63 may be a top emission type with a transparent electrode, or the lower electrode 62 and each electrode of the TFTs 1a and 1b may be a transparent electrode. Good.
  • FIG. 8 shows a schematic sectional view of a part of an X-ray sensor which is an embodiment of the sensor of the present invention
  • FIG. 9 shows a schematic configuration diagram of its electric wiring.
  • the X-ray sensor 7 of this embodiment includes a thin film transistor 1 and a capacitor 70 formed on a substrate 11, a charge collection electrode 71 formed on the capacitor 70, an X-ray conversion layer 72, and an upper electrode 73. Configured.
  • a passivation film 75 is provided on the thin film transistor 1.
  • the capacitor 70 has a structure in which an insulating film 78 is sandwiched between a capacitor lower electrode 76 and a capacitor upper electrode 77.
  • the capacitor upper electrode 77 is connected to one of the source electrode 13 and the drain electrode 14 (the drain electrode 14 in FIG. 8) of the thin film transistor 1 through a contact hole 79 provided in the insulating film 78.
  • the charge collection electrode 71 is provided on the capacitor upper electrode 77 in the capacitor 70 and is in contact with the capacitor upper electrode 77.
  • the X-ray conversion layer 72 is a layer made of amorphous selenium and is provided so as to cover the thin film transistor 1 and the capacitor 70.
  • the upper electrode 73 is provided on the X-ray conversion layer 72 and is in contact with the X-ray conversion layer 72.
  • the X-ray sensor 7 of this embodiment includes a plurality of gate wirings 81 that are parallel to each other and a plurality of data wirings 82 that intersect with the gate wiring 81 and are parallel to each other.
  • the gate wiring 81 and the data wiring 82 are electrically insulated.
  • the thin film transistor 1 is provided in the vicinity of the intersection between the gate wiring 81 and the data wiring 82.
  • the gate electrode 16 of the thin film transistor 1 is connected to the gate wiring 81, and the source electrode 13 of the thin film transistor 1 is connected to the data wiring 82.
  • the drain electrode 14 of the thin film transistor 1 is connected to a charge collecting electrode 71, and the charge collecting electrode 71 constitutes a capacitor 70 together with a grounded counter electrode 76.
  • X-rays are irradiated from the upper part (upper electrode 73 side) in FIG. 8, and electron-hole pairs are generated in the X-ray conversion layer 72.
  • the generated charges are accumulated in the capacitor 70 and read out by sequentially scanning the thin film transistor 1.
  • the X-ray sensor of the present invention includes the thin film transistor 1 having a high on-current and excellent reliability, the S / N is high and the sensitivity characteristic is excellent. Therefore, the X-ray sensor has a wide dynamic when used in an X-ray digital imaging apparatus. A range image is obtained.
  • the X-ray digital imaging apparatus of the present invention is suitable not only for still image shooting but also for an X-ray digital imaging apparatus that can perform fluoroscopy with a moving image and still image shooting.
  • the amorphous oxide semiconductor layer containing at least one element selected from In, Ga, Zn, and Sn constituting the active layer 12 can be formed at a relatively low temperature, and can be crystallized at a low temperature by applying a voltage. Therefore, a flexible X-ray sensor using a resin substrate can be obtained.
  • the top gate type thin film transistor is provided.
  • the thin film transistor used in the sensor of the present invention is not limited to the top gate type, and the bottom gate type. A thin film transistor may be used.
  • amorphous oxide semiconductor layer is crystallized by applying a voltage by conducting the following experiment.
  • a sample (evaluation TFT) having the configuration shown in FIG. 10 was produced by the following process.
  • An Au electrode having an electrode interval of 500 ⁇ m and an electrode width of 1 mm was formed on the single crystal YSZ substrate 111 to form electrodes 113 and 114 for voltage application.
  • An InGaZnO film 112 was formed thereon by sputtering with a thickness of 150 nm.
  • the film formation pressure during sputtering film formation was 0.42 Pa, and the oxygen / argon partial pressure was 0.05 / 30.
  • a constant current was passed through the sample to attempt crystallization.
  • a pulse current of ⁇ 100 mA (corresponding to a current density of 6.7 ⁇ 10 ⁇ 4 A / cm 2 ) is used as a current source and a voltmeter using Keithley's SMU-237 (source measure unit).
  • Application was at a pulse interval of 200 ms. The interval between pulses was 1 s.
  • the pulse current was measured once every 10 seconds while the voltage was applied, and the change in the state of the oxide semiconductor was detected. The result is shown in FIG. From FIG.
  • M 5
  • Example 1 shows a cross-sectional TEM image in which the same sample as in Example 1 was prepared and no voltage was applied.
  • FIG. 15 shows a cross-sectional TEM image in which the same sample as in Example 1 was prepared and no voltage was applied (Comparative Example 1).
  • FIGS. 13 and 14 it can be seen that a clear crystallized region is formed by applying a voltage.
  • FIGS. 16 and 17 show that in Example 1, the surface crystal phase and the relatively uniform crystal phase portion in the central portion are crystals having different lattice spacings.
  • FIG. 17 in Comparative Example 1, no crystalline diffraction pattern was observed. That is, it has been shown that the film obtained by crystallization by such voltage application is composed of a mixture of different crystal phases such as a surface layer crystal and an inner grain crystal.
  • a high-concentration p-type doped Si substrate was prepared as the substrate.
  • the substrate is coated with 100 nm of thermally oxidized SiO 2, and the substrate itself functions as a gate electrode and the thermally oxidized SiO 2 film functions as a gate insulating film.
  • an InGaZnO film having the following metal composition was formed to a thickness of 50 nm by sputtering.
  • a Ti / Au (10 nm / 40 nm) electrode was formed by a sputtering method through a metal mask. This produced a TFT for evaluation.
  • Keithley's SMU-237 source measure unit
  • a pulse current of ⁇ 100 V (corresponding to a current density of 6.7 ⁇ 10 ⁇ 4 A / cm 2 ) is applied to a pulse of 200 ms.
  • the active layer was crystallized by applying at intervals. The interval between pulses was 1 s.
  • a post-annealing process was performed under the conditions shown in Table 2 using a muffle furnace for annealing in the atmosphere and an oxygen partial pressure control tubular furnace for annealing in dry oxygen.
  • a semiconductor parameter analyzer 4156C manufactured by Agilent Technologies was used, and transistor characteristics (Vg-Id characteristics) and mobility ⁇ were measured.
  • Vg-Id characteristics are measured by fixing the drain voltage (Vd) to 10V, sweeping the gate voltage (Vg) within the range of -30V to + 30V, and measuring the drain current (Id) at each gate voltage (Vg). I went to do it.
  • the linear mobility was calculated from the Vg-Id characteristics in the saturation region measured by sweeping the gate voltage (Vg) within the range of -30V to + 30V with the drain voltage (Vd) fixed at 10V. Calculated.
  • the gate voltage was fixed at 15 V and the drain voltage was fixed at 10 V, and after applying a current drive stress for 1 hour, the transistor characteristics were measured, and the threshold shift amount from the initial characteristics was calculated.
  • the light stability ⁇ Vth was evaluated by irradiating the TFT with monochromatic light having an intensity of 420 nm and 10 ⁇ W / cm 2 for 10 minutes, and similarly calculating the threshold shift amount from the initial characteristics.
  • the above evaluation was performed on the oxide semiconductor in which the Zn composition or post-annealing conditions were changed. Further, as a comparative example, the same evaluation was performed on a sample that was not crystallized and a sample that was crystallized by annealing. The evaluation results are shown in Table 2.
  • Example 3 Comparative Example 2
  • driving stability can be greatly increased by introducing a crystallization step by voltage application.
  • the mobility was lowered when m was large (Zn content was large). This is because, in InGaZnO, the main conduction is in the 5s orbital of In, and when m is large, crystal grains with small grain size (less than 10 nm) are generated and grain boundary sites increase, resulting in a decrease in electrical conductivity. It is expected that That is, m is preferably 3 or more from the viewpoint of mobility. Further, when the post-annealing temperature is set to 400 ° C.
  • the light stability can be improved, and the effect of improving the light stability is in dry oxygen having a relative humidity of 1% or less. Greater if done.
  • the TFT of Comparative Example 3 crystallized by annealing has good electrical characteristics, but since annealing is performed at 600 ° C., a substrate having low heat resistance such as a resin substrate cannot be used.
  • the active layer is crystallized in the InGaZnO system, the crystal phase is expressed as follows. (In 1-x Ga x ) 2 O 3 (ZnO) m In and Ga are both trivalent in InGaZnO, and the ratio can be changed in the same crystal structure.
  • a TFT in the case where the active layer was coated InZnO was manufactured by the following method.
  • a high concentration p-type doping Si substrate was prepared as a substrate.
  • the substrate is coated with 100 nm of thermally oxidized SiO 2, and the substrate itself functions as a gate electrode and the thermally oxidized SiO 2 film functions as a gate insulating film.
  • An oxide semiconductor layer was formed thereon by the following method.
  • An oxide precursor film having a film thickness of 70 nm is obtained by repeating the process of spin-coating a metal alkoxide raw material solution on a p-type silicon substrate with a thermal oxide film at a rotational speed of 3000 rpm and then naturally drying for 5 minutes twice. Was made.
  • the obtained oxide precursor film was heat-treated at 450 ° C. for 1 hour in a box furnace. Due to the firing of the oxide precursor film, the final thickness of the oxide semiconductor layer was approximately 50 nm.
  • Ti / Au (10 nm / 40 nm) was formed into a metal mask using an electron beam vapor deposition apparatus to form source / drain electrodes.
  • a bottom-gate thin film transistor having a channel length of 180 ⁇ m and a channel width of 1 mm using an InZnO layer formed by a coating method as an active layer was obtained.
  • Example 10 for a TFT that had been subjected to a crystallization process by the same method as described above and Comparative Example 4 for a TFT that had not been subjected to a crystallization process.
  • Table 3 The results are shown in Table 3 below.
  • FIG. 18 shows a cross-sectional TEM image when annealing (1000 ° C., 1 hour) is performed on the amorphous InGaZnO layer. In this case, only grain-like polycrystals are formed, and it can be seen that the gap between grains is large.

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Abstract

本発明は、電気的に安定した活性層を有する薄膜トランジスタの製造方法を提供することを目的とする。本発明は、ゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層を形成する工程と、アモルファス酸化物半導体層に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させた活性層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、を含む薄膜トランジスタの製造方法及びその応用を提供する。

Description

[規則37.2に基づきISAが決定した発明の名称]　薄膜トランジスタ及びその製造方法
　本発明は、薄膜トランジスタ及びその製造方法、結晶性酸化物半導体薄膜及びその製造方法、表示装置、並びにＸ線センサに関する。
　近年、Ｉｎ、Ｇａ、Ｚｎ及びＯを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系（以下、ＩｎＧａＺｎＯと略記する場合がある）の酸化物半導体膜をチャネル層（活性層）に用いた薄膜トランジスタ（Ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）の研究・開発が盛んである。上記酸化物半導体膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることから、プラスチック板やフィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。
　ここで、表１に各種トランジスタ特性の移動度、プロセス温度等の比較表を示す。
Figure JPOXMLDOC01-appb-T000001
 
　チャネル層にポリシリコンを用いた薄膜トランジスタは、１００ｃｍ２／Ｖｓ程度の移動度を得ることが可能だが、プロセス温度が４５０度以上と非常に高いために、ガラス等の耐熱性が高い基板にしか形成できず、安価、大面積、フレキシブル化には不向きである。
　また、チャネル層にアモルファスシリコンを用いた薄膜トランジスタは３００度程度の比較的低温で形成可能なため基板の選択性はポリシリコンに比べて広いが、せいぜい１ｃｍ２／Ｖｓ程度の移動度しか得られず高精細なディスプレイ用途には不向きである。
　一方、低温成膜という観点ではチャネル層に有機半導体を用いた薄膜トランジスタは１００度以下での形成が可能なため、耐熱性の低いプラスチックフィルム基板等を用いたフレキシブルディスプレイ用途等への応用が期待されているが、移動度はアモルファスシリコンと同程度の結果しか得られていない。
　ＩｎＧａＺｎＯのような酸化物半導体系ではアモルファス状態であっても高い移動度が得られるが、一方で更なる移動度向上・特性安定性向上のため、酸化物半導体を結晶化させたことが記載された文献も散見される（特許第４１６４５６２号公報、及び、K. Nomuraら著, 「Amorphous Oxide Semiconductors for High-Performance Flexible Thin-Film Transistors」 Japanese Journal of Applied Physics, Vol. 45 4303-4308 2006年、参照）。
　例えば、半導体特性 (移動度及び経時や駆動ストレスに対する特性安定性) の向上のためのプロセスとして結晶化プロセスを導入する場合、特許第４１６４５６２号公報、及び、K. Nomuraら著, 「Amorphous Oxide Semiconductors for High-Performance Flexible Thin-Film Transistors」 Japanese Journal of Applied Physics, Vol. 45 4303-4308 2006年、では、非常に高いプロセス温度（６００℃以上）を必要としている。また、特許第４１６４５６２号公報のように基板との格子整合の取れたエピタキシャル膜の実現を目指した場合には、初期層の成膜や基板のステップ出しなど更に煩雑なプロセスが必要である。
　本発明は、アモルファス（非晶質）ＩｎＧａＺｎＯ（以下、ａ－ＩｎＧａＺｎＯと記す場合がある）等のアモルファス酸化物半導体が低温で結晶化され、電気的に安定した結晶性酸化物半導体膜の製造方法及びアモルファス酸化物半導体が低温で結晶化され、電気的に安定した活性層を有する薄膜トランジスタの製造方法を提供することを目的とする。
　また、本発明は、低温で製造することができ、電気的に安定した結晶性酸化物半導体薄膜、薄膜トランジスタ、表示装置、及びＸ線センサを提供することを目的とする。
　上記目的を達成するため、以下の発明が提供される。
＜１＞　ゲート電極を形成する工程と、
　ゲート絶縁膜を形成する工程と、
　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層を形成する工程と、
　アモルファス酸化物半導体層に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させた活性層を形成する工程と、
　ソース電極及びドレイン電極を形成する工程と、
　を含む薄膜トランジスタの製造方法。
＜２＞　アモルファス酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎからなる群から選ばれる少なくとも一種の元素を含む＜１＞に記載の薄膜トランジスタの製造方法。
＜３＞　アモルファス酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎを含む＜２＞に記載の薄膜トランジスタの製造方法。
＜４＞　活性層が、（Ｉｎ１－ｘＧａｘ）２Ｏ３（ＺｎＯ）ｍで表される組成（但し、０≦ｘ≦１，ｍは１以上５以下）の結晶相を含む＜１＞～＜３＞のいずれかに記載の薄膜トランジスタの製造方法。
＜５＞　活性層が、ＩｎＧａＯ３（ＺｎＯ）ｍで表される組成（但し、ｍは１以上５以下）の結晶相を含む＜１＞～＜３＞のいずれかに記載の薄膜トランジスタの製造方法。
＜６＞　アモルファス酸化物半導体層に電圧を印加した時の電流密度が６．７×１０－４Ａ／ｃｍ２以上である＜１＞～＜５＞のいずれかに記載の薄膜トランジスタの製造方法。
＜７＞　アモルファス酸化物半導体層に電圧を印加する際、アモルファス酸化物半導体層の温度を室温以上結晶化温度以下に制御しながらアモルファス酸化物半導体層を結晶化させる＜１＞～＜６＞のいずれかに記載の薄膜トランジスタの製造方法。
＜８＞　アモルファス酸化物半導体層に電圧を印加する際、アモルファス酸化物半導体層の温度を室温以上２５０℃以下に制御しながらアモルファス酸化物半導体層を結晶化させる＜１＞～＜６＞のいずれかに記載の薄膜トランジスタの製造方法。
＜９＞　ソース電極及びドレイン電極を形成する工程の後に、ソース電極及びドレイン電極間に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させる＜１＞～＜８＞のいずれかに記載の薄膜トランジスタの製造方法。
＜１０＞　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる少なくとも一種の元素を含み、層状の結晶相と、グレイン状の結晶相とを有する結晶性酸化物半導体膜。
＜１１＞　Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む＜１０＞に記載の結晶性酸化物半導体膜。
＜１２＞　ＩｎＧａＯ３（ＺｎＯ）ｍで表される組成（但し、ｍは１以上５以下）の結晶相を含む＜１１＞に記載の結晶性酸化物半導体膜。
＜１３＞　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体膜を形成する工程と、
　アモルファス酸化物半導体膜に電圧を印加することによってアモルファス酸化物半導体膜の少なくとも一部を結晶化させる工程と、
　を含む結晶性酸化物半導体膜の製造方法。
＜１４＞　＜１＞～＜９＞のいずれかに記載の薄膜トランジスタの製造方法によって製造された薄膜トランジスタ。
＜１５＞　＜１０＞～＜１２＞のいずれかに記載の結晶性酸化物薄膜を活性層として備えた薄膜トランジスタ。
＜１６＞　＜１４＞又は＜１５＞に記載の薄膜トランジスタを備えた表示装置。
＜１７＞　＜１４＞又は＜１５＞に記載の薄膜トランジスタを備えたＸ線センサ。
　本発明によれば、ａ－ＩｎＧａＺｎＯ等のアモルファス酸化物半導体が低温で結晶化され、電気的に安定した結晶性酸化物半導体膜の製造方法及びアモルファス酸化物半導体が低温で結晶化され、電気的に安定した活性層を有する薄膜トランジスタの製造方法が提供される。
　また、本発明によれば、低温で製造することができ、電気的に安定した結晶性酸化物半導体薄膜、薄膜トランジスタ、表示装置、及びＸ線センサが提供される。
本発明によって製造することができる薄膜トランジスタについて４つの構成を模式的に示す断面図である。 電子デバイスの製造工程において薄膜トランジスタを製造する工程の一例を示す図である。 電子デバイスの製造工程において薄膜トランジスタを製造した後の工程の一例を示す図である。 実施形態の液晶表示装置の一部分を示す概略断面図である。 図４の液晶表示装置の電気配線の概略構成図である。 実施形態の有機ＥＬ表示装置の一部分を示す概略断面図である。 図６の有機ＥＬ表示装置の電気配線の概略構成図である。 実施形態のＸ線センサアレイの一部分を示す概略断面図である。 図８のＸ線センサアレイの電気配線の概略構成図である。 電圧印加実験で作製したサンプルの模式図である。 実施例におけるパルス電流の印加方法を示す図である。 電圧印加時間と電圧値の関係を示す図である。 実施例１における酸化物半導体層の電圧印加領域の断面を倍率を変えて示すＴＥＭ画像である。 実施例２における酸化物半導体層の電圧印加領域の断面を示すＴＥＭ画像である。 比較例１における酸化物半導体層の断面を示すＴＥＭ画像である。 実施例３における酸化物半導体層の電子線回折パターンを示す図である。 比較例２における酸化物半導体層の電子線回折パターンを示す図である。 ＩｎＧａＺｎＯアモルファス酸化物半導体をアニールによって結晶化した場合の断面ＴＥＭ画像である。
　以下、添付の図面を参照しながら、本発明について具体的に説明する。図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。また、以下の説明において、「～」を用いて表された範囲は、上限下限の両方の数値を含んだ範囲を表している。
　本発明による薄膜トランジスタ（ＴＦＴ）の製造方法は、ゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層を形成する工程と、アモルファス酸化物半導体層に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させた活性層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、を含んで構成されている。
　通常、上記のようなアモルファス酸化物半導体を結晶化させるためには高温アニールが必要となるが、本発明では熱的なエネルギーの付与ではなく、電気的なエネルギーをアモルファス酸化物半導体に付与する事によって結晶化を引き起こす。電気的なエネルギーがジュール熱によって局所的に熱エネルギーに変化する可能性はあるが、原理的に基板温度が室温であってもアモルファス酸化物半導体を結晶化させることが可能である。
　以下、本発明による薄膜トランジスタの製造方法について薄膜トランジスタの構成とともに説明する。
　まず、本発明により製造するＴＦＴの素子構造について説明する。本発明により製造するＴＦＴは、ゲート電極の位置に基づいた、いわゆるボトムゲート型（逆スタガ構造とも呼ばれる）及びトップゲート型（スタガ構造とも呼ばれる）のいずれの態様であってもよい。トップゲート型とは、ＴＦＴが形成されている基板を最下層としたときに、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。
　また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
　なお、本発明に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層上に保護層や基板上に絶縁層等を備える構成であってもよい。
　図１（Ａ）～（Ｄ）は、本発明の第１～第４の実施形態の薄膜トランジスタの構成を模式的に示す断面図である。図１（Ａ）～（Ｄ）の各薄膜トランジスタ１，２，３，４において、共通の要素には同一の符号を付している。
　本発明の実施形態に係る薄膜トランジスタ１，２，３，４は、いずれも、基板１１上に、酸化物半導体層（活性層）１２と、ソース電極１３と、ドレイン電極１４と、ゲート絶縁膜１５と、ゲート電極１６とを有して構成されている。
　図１（Ａ）に示す第１の実施形態の薄膜トランジスタ１は、トップゲート－トップコンタクト型のトランジスタであり、図１（Ｂ）に示す第２の実施形態の薄膜トランジスタ２は、トップゲート－ボトムコンタクト型のトランジスタであり、図１（Ｃ）に示す第３の実施形態の薄膜トランジスタ３は、ボトムゲート－トップコンタクト型のトランジスタであり、図１（Ｄ）に示す第４の実施形態の薄膜トランジスタ４は、ボトムゲート－ボトムコンタクト型のトランジスタである。
　図１（Ａ）～（Ｄ）に示す実施形態では、ゲート電極１６、ソース電極１３、及びドレイン電極１４の酸化物半導体層１２に対する配置が異なるが、同一符号を付与されている各要素の機能は同一であり、同様の材料を適応することができる。以下、適宜、図１（Ａ）に示すＴＦＴ１を代表例として各構成要素及び製造工程について詳述する。
（基板）
　薄膜トランジスタ１を形成するための基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。
　基板１１の構造は単層構造であってもよいし、積層構造であってもよい。
　基板１１としては、ガラス、ＹＳＺ（Yttria－Stabilized Zirconia；イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１つの接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１つ以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
　なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
　基板１１の厚みは５０μｍ以上５００μｍ以下であることが好ましい。基板１１の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。基板１１の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。基板１１を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は５０μｍ以上５００μｍ以下の範囲となる。
　ＩｎＧａＺｎＯ系のアモルファス酸化物半導体と格子整合の取れる単結晶基板（ＺｎＯやＹＳＺ等）を用いた場合には、基板界面でアモルファス酸化物半導体と基板結晶面が整合したエピタキシャル膜の形成が期待できる。
　一方で、本発明の結晶化プロセスは原理的に室温でも適用可能であるため、一般的に２００℃程度でも熱膨張・収縮を示しやすい可撓性を有する樹脂を用いた場合には、フレキシブルな薄膜トランジスタと、それを備えた電子デバイスの作製が可能になる。
（活性層）
　活性層１２は、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含む結晶性の酸化物半導体膜により構成されている。活性層１２は、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層を形成する工程と、アモルファス酸化物半導体層に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させた活性層を形成する工程と、を経て作製される。以下、活性層１２を作製する各工程について具体的に説明する。
－アモルファス酸化物半導体層形成工程－
　まず、基板１１上にＩｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体膜を形成する。アモルファス酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎの少なくとも一種を含む事が望ましく、Ｉｎ、Ｇａ、及びＺｎを含む事がより望ましく、更には後述する結晶化工程により結晶化した酸化物半導体膜（活性層）が（Ｉｎ１－ｘＧａｘ）２Ｏ３（ＺｎＯ）ｍで表される組成（但し、０≦ｘ≦１，ｍは１以上５以下）の結晶相を含むことが望ましく、特に、ＩｎＧａＯ３（ＺｎＯ）ｍで表される組成の結晶相を含み、且つｍは１以上５以下である事が望ましい。本発明者らの実験によれば、ＩｎＧａＯ３（ＺｎＯ）ｍの組成においてｍが小さい値の方が結晶化しやすい状況が見られ、ｍ＝１では特に良好な結晶相が得られるため、ｍ＝１である事がより好ましい。ｍが５以下であればグレインサイズ（結晶粒径）が大きい状態で結晶化しやすく、ｍが１であれば特に良好な結晶相が得られる。
　また、ＩｎＧａＺｎＯ系ではＩｎ含有率が高いほうが半導体膜として高い移動度を得やすいため、移動度の観点からもｍは５以下である事が望ましい。
　また、アモルファス酸化物半導体膜がＺｎを含む場合、Ｚｎの一部を、よりバンドギャップの広がる元素イオンをドーピングすることによって、光学バンドギャップ増大に伴う光照射安定性を付与することができる。具体的には、Ｍｇをドーピングすることにより膜のバンドギャップを大きくすることが可能である。
　例えば、有機ＥＬ（有機エレクトロルミネッセンス）素子に用いられる青色発光層は波長λ＝４５０ｎｍ程度にピークを持つブロードな発光を示すことから、仮にＩｎＧａＺｎＯ膜の光学バンドギャップが比較的狭く、その領域に光学吸収を持つ場合には、トランジスタの閾値シフトが起こってしまうという問題が生じる。従って、特に有機ＥＬ駆動用に用いられる薄膜トランジスタとしては、活性層（チャネル層）に用いる材料のバンドギャップが、より大きいことが好ましい。
　酸化物半導体層のキャリア密度はカチオンドーピングによっても任意に制御することができる。キャリア密度を増やしたい際には、相対的に価数の大きなカチオンになりやすい材料（Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ等）をドーピングすればよい。但し、価数の大きいカチオンをドーピングする場合は、酸化物半導体膜の構成元素数が増えるため、成膜プロセスの単純化、低コスト化の面で不利であることから、酸素濃度（酸素欠損量）により、キャリア密度を制御することが好ましい。
　アモルファス酸化物半導体膜の形成方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。なお、低温で成膜できる観点からは、スパッタリング法が好ましい。
　活性層１２となるアモルファス酸化物半導体膜の膜厚（総膜厚）は１０ｎｍ～２００ｎｍ程度であることが好ましい。
　アモルファス酸化物半導体膜を成膜した後、アモルファス酸化物半導体膜を活性層１２の形状にパターンニングする。パターンニングはフォトリソグラフィーおよびエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液によりエッチングすることにより活性層１２となるパターンを形成する。
－結晶化工程－
　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導層を形成した後、アモルファス酸化物半導体層に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させる。
　アモルファス酸化物半導体層に電圧を印加する方法は、アモルファス酸化物半導体の少なくとも一部を結晶化させることができれば特に限定されない。例えば、アモルファス酸化物半導体層に接続した電極が形成された状態で電極を介して電圧を印加しても良いし、端針のようなものでアモルファス酸化物半導体層に直接コンタクトして電圧を印加しても良い。
　アモルファス酸化物半導体層に電圧を印加して結晶化する工程は、アモルファス酸化物半導体層を形成する工程の後であればどの段階で行っても良く、この段階でたとえば端針を用いて電気的な信号を酸化物半導体層に印加して結晶化を引き起こしても良いし、ソース・ドレイン電極を形成してから電気的な信号を印加してもよい。ソース・ドレイン電極間に電圧を印加してアモルファス酸化物半導体層を結晶化させることができる。
　電気的な信号を与える手法は定常的に電圧を印加しても良いし、パルスのように時間的に変調された信号を送っても良い。
　結晶化工程では、アモルファス酸化物半導体層に電圧を印加した時の電流密度が６．７×１０－４Ａ／ｃｍ２以上である事が望ましい。エネルギーが高く、より大きな電流を流した方が結晶化を引き起こしやすいためである。ただし、ジュール熱による過度の発熱や、大電流による活性層の特性劣化（格子欠陥、トラップの生成等による）を防ぐ観点で、アモルファス酸化物半導体層に電圧を印加した時の電流密度は１×１０－１Ａ／ｃｍ２以下である事が望ましい。
　また、アモルファス酸化物半導体層に電圧を印加する際、アモルファス酸化物半導体層の温度を室温（２０℃）以上結晶化温度以下の間で制御しながら活性層を結晶化させることが望ましく、アモルファス酸化物半導体層の温度を室温以上２５０℃以下の間で制御することが更に望ましい。なお、例えばＩｎＧａＺｎＯ系のアモルファス酸化物半導体層であれば、結晶化温度は、６００℃程度である。
　アモルファス酸化物半導体層の温度を制御することで、酸化物半導体層の電気伝導性を変化させる事が可能である。例えば室温時の電気伝導性よりも高い電気伝導性を付与させれば（電気的な抵抗を低くすれば）、電圧を印加しやすくなる。また、２５０℃以下であれば、フレキシブル基板などの低温プロセスが必要な基板上でもアモルファス酸化物半導体層の結晶化が可能である。
　例えば、ＩｎＧａＺｎＯ等の酸化物半導体膜では、酸化物半導体膜の温度を室温以上２５０℃以下に制御することにより、膜中の水分が脱離し深いギャップ内準位が減少することで、膜としての抵抗値が桁で大きく減少する。２５０℃を超える温度では抵抗値が増大する効果が見られ、３００℃以上ではある程度の抵抗値に収束する。従って、電気伝導性制御の観点から、酸化物半導体層の温度制御は室温から２５０℃以下で行う事が望ましい。
　なお、本発明において、アモルファス酸化物半導体層に電圧を印加する際に加熱する事は、直接の結晶化の要因にはならないものの、熱的エネルギーによって結晶化を促す効果もあるものと推定される。
　アモルファス酸化物半導体層に電圧を印加する際、アモルファス酸化物半導体層の温度制御の仕方は特に限定されず、例えばホットプレートのような基板全体の温度を制御する手法であっても良いし、ランプ加熱や輻射等によってアモルファス酸化物半導体層の表面から温度を上昇させる手法であってもよい。
　活性層１２は、前述した結晶化工程の結果として形成されたＩｎ、Ｇａ、Ｚｎ、Ｓｎのうち少なくとも一種の元素を含む結晶性酸化物半導体膜であって、活性層１２内に異なる結晶相を有し、層状の結晶相と、グレイン状（粒状）の結晶相を含むことが好ましい。
　酸化物半導体層が結晶相であるかどうか、あるいは本発明の薄膜トランジスタの製造方法において酸化物半導体層が結晶化したかどうかは、Ｘ線回折測定により確認することができる。すなわち、Ｘ線回折測定により、結晶構造を示す明確なピークが検出されれば、酸化物半導体層が結晶相であることが確認できる。
　また、酸化物半導体層内に異なる結晶相が存在しているかどうかは、例えば断面ＴＥＭ測定を行う事によって確認することができる。併せて電子線回折パターンを取得する事によって、格子状態に関する情報を得る事も可能である。
　本発明による薄膜トランジスタの製造方法では、酸化物半導体層のキャリア濃度制御も重要である。酸化物半導体層のキャリア濃度の制御は金属元素の組成変調によって行うほか、成膜時の酸素分圧制御によっても行うことができる。
　酸素濃度の制御は、酸化物半導体膜の成膜時の酸素分圧をそれぞれ制御することによって行う事ができる。成膜時の酸素分圧を高めれば、キャリア濃度を低減させることができ、それに伴ってオフ電流の低減が期待できる。一方、成膜時の酸素分圧を低くすれば、キャリア濃度を増大させることができ、それに伴って電界効果移動度の増大が期待できる。また、例えば酸化物半導体膜の成膜後に酸素ラジカルやオゾンを照射する処理を施すことによっても膜の酸化を促進し、膜中の酸素欠損量を低減させる事が可能である。
　また、本発明の薄膜トランジスタの製造方法では、アモルファス酸化物半導体層の結晶化工程とは別に熱処理工程（ポストアニールプロセス）を加えても良い。熱処理温度が４００℃以上であると、光照射安定性を極めて高くすることが可能であり、例えば、４２０ｎｍの光照射に対する閾値シフト量の絶対値｜ΔＶｔｈ｜≦０．５Ｖ、さらには｜ΔＶｔｈ｜≦０．３Ｖを達成することもできる。
　熱処理工程では、雰囲気全体に含まれる水分含有量が露点温度換算で－３６℃以下(絶対湿度０．２１ｇ/ｍ－３以下)の乾燥雰囲気下でアニールする事が望ましい。乾燥雰囲気下でのアニールを行う事によって、湿潤雰囲気（大気中など）下でのアニールを行った場合と比較して光安定性を高める事ができる。
（ソース・ドレイン電極）
　ソース電極１３およびドレイン電極１４はいずれも高い導電性を有するものであれば特に制限なく、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ－Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜を単層または２層以上の積層構造として用いることができる。
　ソース電極１３およびドレイン電極１４はいずれも、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。
　ソース電極１３およびドレイン電極１４を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性および導電性等を考慮すると、その厚みは、１０ｎｍ以上、１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上、１００ｎｍ以下とすることがより好ましい。
（ゲート絶縁膜）
　活性層１２とゲート電極１６との間に配置されるゲート絶縁膜１５としては、高い絶縁性を有するものが好ましく、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、またはこれらの化合物を少なくとも二つ以上含む絶縁膜等から構成することができる。
　ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。
　ゲート絶縁膜１５はリーク電流の低下および電圧耐性の向上のために十分な厚みを有する必要がある一方、厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５の厚みは、材質にもよるが、１０ｎｍ～１０μｍが好ましく、５０ｎｍ～１０００ｎｍがより好ましく、１００ｎｍ～４００ｎｍが特に好ましい。
（ゲート電極）
　ゲート電極１６としては、高い導電性を有するものであれば特に制限なく、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ－Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。
　ゲート電極１６は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜すればよい。
　ゲート電極１６を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性および導電性等を考慮すると、その厚みは、１０ｎｍ以上、１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上、２００ｎｍ以下とすることがより好ましい。
　次に、本発明により、ボトムゲート－トップコンタクト型の薄膜トランジスタを備えた電子デバイスを製造する方法の一例について、図２及び図３を参照しながら説明する。なお、各部の構成材料、厚みなどは前述した通りであり、以下の説明では適宜省略する。
　基板１１を用意し、基板１１を洗浄及び乾燥した後（図２（Ａ））、ゲート電極１６を形成する。具体的には、電極膜１６Ａを成膜後（図２（Ｂ））、エッチングまたはリフトオフ法により所定のゲート電極１６の形状にパターンニングする（図２（Ｃ））。この際、ゲート電極１６およびゲート配線（不図示）を同時にパターンニングすることが好ましい。
　次いで、ゲート絶縁膜１５Ａ、アモルファス酸化物半導体膜（ａ－ＩｎＧａＺｎＯ）１２Ａ、エッチングストッパ膜１７Ａを連続成膜する（図２（Ｄ））。ここでエッチングストッパ膜１７Ａは基本的には絶縁膜であり、絶縁性や水蒸気、酸素透過率が低いものである事が望ましい。具体的にはＳｉＯ２、ＳｉＮｘなどの金属酸化物又は金属窒化物である事が望ましい。
　その後、エッチングストッパ膜１７Ａをパターニングして酸化物半導体膜１２Ａ上のソース・ドレイン電極となる領域を露出させると共に、チャネルとなる部分の直上部位だけを覆うようにエッチストッパ層１７を形成する（図２（Ｅ））。
　次いで、アモルファス酸化物半導体膜１２Ａを、後述するソース・ドレイン電極間の導通を可能にする活性層１２の形状にパターニングする（図２（Ｆ））。ここでアモルファス酸化物半導体膜１２Ａのパターニングはフォトリソグラフィーおよびエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。
　更にゲート絶縁膜１５Ａをパターニングする（図２（Ｇ））。
　次いで、ソース・ドレイン電極を形成するための金属膜１８を成膜した後（図２（Ｈ））、金属膜１８をエッチングまたはリフトオフ法により所定の形状にパターニングする（図２（Ｉ））。これにより、活性層１２を介して導通可能なソース・ドレイン電極１３，１４を形成する。この際、ソース・ドレイン電極１３，１４およびこれらの電極１３，１４に接続する配線を同時にパターンニングすることが好ましい。
　ソース・ドレイン電極１３，１４を形成した後、エッチストッパ層１７上に更にチャネル保護膜を形成しても良い。
　その後、層間絶縁膜２０Ａを成膜し（図３（Ａ））、層間絶縁膜２０をパターニングすることでコンタクトホール１９を形成する（図３（Ｂ））。
　層間絶縁膜２０上に画素電極層２１Ａを成膜し（図３（Ｃ））、画素電極層２１Ａのパターニングにより画素電極２１を形成する（図３（Ｄ））。
　最終的にポストアニール処理する事によって酸化物半導体を活性層１２とした薄膜トランジスタが得られる（図３（Ｅ））。
　上記工程を経て薄膜トランジスタを製造する場合、酸化物半導体層の結晶化工程である電圧印加処理は、アモルファス酸化物半導体層１２が形成された後であればどのタイミングで行っても良く、ソース・ドレイン電極１３，１４を介して電圧を印加することが好ましい。ソース・ドレイン電極形成後（図２（Ｉ））、ソース・ドレイン電極間に電圧を印加しても良いし、コンタクトホール形成後（図３（Ｂ））、画素電極形成後（図３（Ｃ））、又はポストアニール処理後（図３（Ｄ））でも良い。なお、ポストアニール処理によってＴＦＴアレイの面内特性の均一化を図るため、結晶化工程を行った後にポストアニール処理を行う事が望ましい。
　アモルファス酸化物半導体層の結晶化工程は、半導体層が酸化物半導体である事から、酸素を含む雰囲気で行う事が望ましい。特に大気中で行う事によって酸化物半導体層の酸素欠陥を大きく増大させる事無く、且つ大気中の水分が膜中に一部取り込まれることによって酸化物半導体層の格子欠陥を低減させることも可能である。
　また、大気中で行う事によって、雰囲気制御が必要な専用の設備を導入する必要がなく、低コスト化も可能である。
　また、酸化物半導体では加熱に伴う膜中水分脱離によって膜抵抗が桁で大きく変化するため、例えば、ａ－ＩｎＧａＺｎＯでは、基板の温度を例えば１５０℃～２５０℃程度に制御する事によって電気伝導度を高める事が可能であり、ゲート電圧印加によってチャネル領域をオン状態としなくても結晶化に十分な電流が流れる事がメリットとして挙げられる。
　本発明により製造される薄膜トランジスタの用途は特に限定されるものではないが、例えば電気光学装置としての表示装置（液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等）における駆動素子として好適である。
　さらに、本発明により製造される薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なフレキシブルディスプレイ等のデバイス、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサ、Ｘ線センサ等の各種センサ、ＭＥＭＳ（Micro Electro Mechanical System）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
　本発明の薄膜トランジスタを用いた本発明の表示装置およびセンサは、いずれも低い消費電力により良好な特性を示す。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサの場合には感度特性である。
＜液晶表示装置＞
　図４に、本発明により製造される薄膜トランジスタを備えた表示装置の一実施形態である液晶表示装置について、その一部分の概略断面図を示し、図５にその電気配線の概略構成図を示す。
　図４に示すように、本実施形態の液晶表示装置５は、トップゲート－ボトムコンタクト型の薄膜トランジスタ１と、薄膜トランジスタ１のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５及びその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ１の基板１１側及びカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。
　また、図５に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ１が備えられている。
　薄膜トランジスタ１のゲート電極１６はゲート配線５１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ１のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に電気的に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。
　図４に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタ１を備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
　本発明により製造される薄膜トランジスタは高い移動度を有するため、液晶表示装置において高精細、高速応答、高コントラスト等の高品位表示が可能となり、大画面化にも適している。また、電圧印加によって低温で結晶化された活性層（酸化物半導体層）１２は、特性シフトが少ないため、ゲート電圧を低減でき、ひいては表示装置の消費電力を低減できる。
　また、本発明によると、活性層１２を構成するＩｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層は、比較的低温での成膜が可能であり、電圧印加によって低温で結晶化させることができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、表示品質に優れ、フレキシブルな液晶表示装置を提供することもできる。
＜有機ＥＬ表示装置＞
　本発明により製造されるＴＦＴを備えた表示装置の一実施形態として、アクティブマトリックス方式の有機ＥＬ表示装置について、図６にその一部分の概略断面図を示し、図７に電気配線の概略構成図を示す。
　有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリック
ス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
　本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置６は、トップゲート－トップコンタクト型の薄膜トランジスタが、パッシベーション層６１ａを備えた基板６０上に、駆動用ＴＦＴ１ａ及びスイッチング用ＴＦＴ１ｂとしてそれぞれ備えられている。薄膜トランジスタ１ａ，１ｂ上には下部電極６２及び上部電極６３に挟まれた有機発光層６４からなる有機発光素子６５を備え、上面もパッシベーション層６１ｂにより保護された構成となっている。
　また、図７に示すように、本実施形態の有機ＥＬ表示装置６は、互いに平行な複数のゲート配線６６と、ゲート配線６６と交差する、互いに平行なデータ配線６７及び駆動配線６８とを備えている。ここでゲート配線６６とデータ配線６７、駆動配線６８とは電気的に絶縁されている。スイッチング用薄膜トランジスタ１ｂのゲート電極１６ｂは、ゲート配線６６に接続されており、スイッチング用薄膜トランジスタ１ｂのソース電極１３ｂはデータ配線６７に接続されている。また、スイッチング用薄膜トランジスタ１ｂのドレイン電極１４ｂは駆動用薄膜トランジスタ１ａのゲート電極１６ａに接続されるとともに、コンデンサ６９を用いることで駆動用薄膜トランジスタ１ａをオン状態に保つ。駆動用薄膜トランジスタ１ａのソース電極１３ａは駆動配線６８に接続され、ドレイン電極１４ａは有機ＥＬ発光素子６５に接続される。
　図６に示した本実施形態の有機ＥＬ装置においても、トップゲート型の薄膜トランジスタ１ａ，１ｂを備えるものとしたが、本発明の表示装置である有機ＥＬ装置において用いられる薄膜トランジスタは、トップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
　本発明により製造される薄膜トランジスタは高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。また、本発明によると、活性層を構成するＩｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層は、比較的低温での成膜が可能であり、電圧印加によって低温で結晶化させることができるため、基板として樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、表示品質に優れフレキシブルな有機ＥＬ表示装置を提供することができる。
　なお、図６に示した有機ＥＬ表示装置において、上部電極６３を透明電極としてトップエミッション型としてもよいし、下部電極６２及びＴＦＴ１ａ，１ｂの各電極を透明電極とすることによりボトムエミッション型としてもよい。
＜Ｘ線センサ＞
　図８に、本発明のセンサの一実施形態であるＸ線センサについて、その一部分の概略断面図を示し、図９にその電気配線の概略構成図を示す。
　本実施形態のＸ線センサ７は基板１１上に形成された薄膜トランジスタ１及びキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ１上にはパッシベーション膜７５が設けられている。
　キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ１のソース電極１３及びドレイン電極１４のいずれか一方（図８においてはドレイン電極１４）と接続されている。
　電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ１及びキャパシタ７０を覆うように設けられている。上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。
　図９に示すように、本実施形態のＸ線センサ７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ１が備えられている。
　薄膜トランジスタ１のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ１のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。
　本構成のＸ線センサ７において、Ｘ線は図８中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子－正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ１を順次走査することによって読み出される。
　本発明のＸ線センサは、オン電流が高く、信頼性に優れた薄膜トランジスタ１を備えるため、Ｓ／Ｎが高く、感度特性に優れているため、Ｘ線デジタル撮影装置に用いた場合に広ダイナミックレンジの画像が得られる。
　特に本発明のＸ線デジタル撮影装置は、静止画撮影のみ可能なものではなく、動画による透視と静止画の撮影が１台で行えるＸ線デジタル撮影装置に用いるのが好適である。
　また、活性層１２を構成するＩｎ、Ｇａ、Ｚｎ、及びＳｎから選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層は、比較的低温での成膜が可能であり、電圧印加によって低温で結晶化させることができるため、樹脂基板を用いたフレキシブルなＸ線センサとすることもできる。
　なお、図８に示した本実施形態のＸ線センサにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
　以下に実施例を説明するが、本発明はこれらの実施例により何ら限定されるものではない。
　本発明者らは、電圧を印加する事によってアモルファス酸化物半導体層が結晶化する事を以下の様な実験を行う事によって実証した。
＜酸化物半導体層の電圧印加による結晶化＞
　図１０に示す構成を有する試料（評価用ＴＦＴ）を下記工程により作製した。
　単結晶ＹＳＺ基板１１１上に電極間隔５００μｍ電極幅１ｍｍのＡｕ電極を成膜し、電圧印加用の電極１１３，１１４とした。その上にＩｎＧａＺｎＯ膜１１２を１５０ｎｍスパッタ成膜した。スパッタ成膜時の成膜圧力は０．４２Ｐａ、酸素／アルゴン分圧は、０．０５／３０とした。組成はＩｎ：Ｇａ：Ｚｎ＝１：１：１（実施例１）と１：１：５（実施例２）とした。これは結晶化した場合のＩｎＧａＺｎＯをＩｎＧａＯ３（ＺｎＯ）ｍと記載した時のｍ＝１と５の場合に相当する。
　次に試料に定電流を流し、結晶化を試みた。電流源および電圧計としてＫｅｉｔｈｌｅｙ社のＳＭＵ－２３７（ソースメジャーユニット）を用い、図１１に示すように、±１００ｍＡ（電流密度６．７×１０－４Ａ／ｃｍ２に相当）のパルス電流を２００ｍｓのパルス間隔で印加した。パルス間のインターバルは１ｓとした。
　このようにパルス電流は、電圧を印加した状態を継続しながら、１０秒に一回電圧測定を行い、酸化物半導体の状態変化を検出した。その結果を図１２に示す。図１２から、実施例１（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、ｍ＝１）の場合には電圧印加後２０００ｓ程度で、実施例２（Ｉｎ：Ｇａ：Ｚｎ＝１：１：５、ｍ＝５）の場合には１００００ｓ程度で電圧値の変極点が生じている事が分かる。
　このような酸化物半導体層の状態変化と思われる電圧値の変化が生じた後に電圧印加を止め、断面ＴＥＭ画像の測定を行った。実施例１のＴＥＭ画像を図１３に、実施例２のＴＥＭ画像を図１４に示す。
　また、実施例１と同一のサンプル作製を行ったもので、電圧を印加していない状態（比較例１）の断面ＴＥＭ像を図１５に示す。
　図１３、図１４に示すように電圧印加することにより明瞭な結晶化領域が生じている事が分かる。
　実施例１、２では、どちらも活性層全体が結晶化していると思われる格子像が観測された。グレインサイズが大きく、より一様に結晶化している様子が観測されたことから、Ｚｎ含有率を減少させたｍ＝１の方がより均一性の高い結晶化膜が得られる事が分かった。ｍ＝５の場合にはより結晶粒径の小さい微結晶を含む膜となっている。また、ｍ＝１の場合には表面に層状の結晶相が存在し、内部にグレイン形状の結晶相が存在している事が分かる。
　一方、電流通電を行わなかった比較例１では格子像は全く観測されず、アモルファス状態であることが分かった。
　上記の実験から、アモルファス酸化物半導体膜に電流を印加する事によって熱エネルギーを付与する事無く結晶化を引き起こす事ができる事が明らかとなった。
　実施例１と比較例１の膜について結晶状態について詳細に評価するため、電子線回折パターンの取得を行った。その結果をそれぞれ図１６、図１７に示す。図１６より、実施例１では表面の結晶相と中央部分の比較的均一な結晶相部分では格子間隔の異なる結晶となっている事が分かる。一方、図１７に示すように比較例１では結晶性の回折パターンは観測されなかった。即ちこのような電圧印加による結晶化で得られる膜は表面の層状結晶と内部のグレイン状結晶のように異なる結晶相の混合から成ることが示された。
＜酸化物半導体層を気相成膜法で形成したＩｎＧａＺｎＯ－ＴＦＴの電気特性評価＞
　基板として高濃度ｐ型ドーピングＳｉ基板を用意した。基板上には１００ｎｍの熱酸化ＳｉＯ２が被覆されており、基板自体がゲート電極、熱酸化ＳｉＯ２膜がゲート絶縁膜として作用する。その上に、スパッタリング法を用いて下記の金属組成のＩｎＧａＺｎＯ膜を５０ｎｍ成膜した。成膜条件は、成膜時圧力０．４Ｐａ、アルゴン分圧／酸素分圧＝３０／０．１５とした。
　その後メタルマスクを介したスパッタリング法によりＴｉ／Ａｕ（１０ｎｍ／４０ｎｍ）電極を形成した。これにより評価用のＴＦＴを作製した。
　ＴＦＴ作製後、電流源および電圧計としてＫｅｉｔｈｌｅｙ社のＳＭＵ－２３７（ソースメジャーユニット）を用い、±１００Ｖ（電流密度６．７×１０－４　Ａ／ｃｍ２に相当）のパルス電流を２００ｍｓのパルス間隔で印加する事で活性層の結晶化を行った。パルス間のインターバルは１ｓとした。
　次いで、大気中でのアニールにはマッフル炉、乾燥酸素中でのアニールには酸素分圧制御管状炉を用いて表２に示す条件でポストアニール処理を行った。
　電気特性の評価には半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ－Ｉｄ特性）および移動度μの測定を行った。
　Ｖｇ－Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を１０Ｖに固定し、ゲート電圧（Ｖｇ）を－３０Ｖ～＋３０Ｖの範囲内で掃引し、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにて行った。
　移動度については、ドレイン電圧（Ｖｄ）を１０Ｖに固定した状態でゲート電圧（Ｖｇ）を－３０Ｖ～＋３０Ｖの範囲内で掃引して測定した、飽和領域でのＶｇ－Ｉｄ特性から線形移動度を算出した。
　駆動安定性に関しては、ゲート電圧を１５Ｖ、ドレイン電圧を１０Ｖに固定し、１時間の電流駆動ストレスを印加した後にトランジスタ特性を測定し、初期特性との閾値のシフト量を算出した。
　光安定性ΔＶｔｈの評価については、４２０ｎｍ、１０μＷ／ｃｍ２の強度のモノクロ光を１０分間ＴＦＴに照射し、同様に初期特性からの閾値シフト量を算出する事で行った。
　酸化物半導体のＺｎ組成又はポストアニール条件を変更したものについて、上記評価を行った。
　また、比較例として、結晶化処理を行わなかったものと、アニールにより結晶化したものについても同様に評価を行った。
　上記評価結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
 
　まず、実施例３と比較例２の比較から、電圧印加による結晶化工程を導入する事によって駆動安定性を大きく高める事が可能である事が分かる。
　また、実施例３，４，５の比較から、ｍが大きい（Ｚｎ含有率が大きい）場合には移動度が低下する振る舞いが見られた。これはＩｎＧａＺｎＯでは主伝導はＩｎの５ｓ軌道が担っている事、ｍが大きい場合にはグレインサイズの小さい（１０ｎｍ以下）微結晶が生じ、粒界部位が増加する事から、電気伝導性が低下していることが予想される。即ち移動度の観点からｍは３以上である事が望ましい。
　また実施例６，７のようにポストアニール処理温度を４００℃以上とすると、光安定性を向上させることが可能となり、光安定性向上の効果は、相対湿度が１％以下の乾燥酸素中で行った場合がより大きい。
　なお、アニールによって結晶化を行った比較例３のＴＦＴでは、電気特性は良好であるが、６００℃でのアニールを行うため、樹脂基板など耐熱性が低い基板を用いることができない。
　活性層がＩｎＧａＺｎＯ系で結晶化した場合、その結晶相は以下のように表される。
（Ｉｎ１－ｘＧａｘ）２Ｏ３（ＺｎＯ）ｍ　
　ＩｎＧａＺｎＯにおいてＩｎとＧａは共に３価であり、同一の結晶構造においてその比率は変化しうる。例えば実施例８，９はそれぞれｘ＝０．４，０．６の場合に相当するが、この場合でも電流印加による結晶化は起こり、且つ高い電気特性を有しつつ、良好な特性安定性を示している事が分かる。したがって本発明において上記組成式に従う結晶相を有していれば、高い電気特性と良好な特性安定性が実現できる。
＜ＩｎＺｎＯ系塗布型ＴＦＴの評価＞
　以下の手法で活性層を塗布型ＩｎＺｎＯとした場合のＴＦＴを作製した。
　まず、基板として高濃度ｐ型ドーピングＳｉ基板を用意した。基板上には１００ｎｍの熱酸化ＳｉＯ２が被覆されており、基板自体がゲート電極、熱酸化ＳｉＯ２膜がゲート絶縁膜として作用する。その上に、以下の手法で酸化物半導体層を形成した。
　酢酸亜鉛二水和物１．３２ｇ、インジウムイソプロポキシ５．７９ｇを秤量し、ジエチルエタノールアミン１００ｍＬ中で１５０℃の温度にて攪拌し、淡黄色の金属アルコキシド原料液（膜にした際の金属組成比がＩｎ：Ｚｎ＝７：２となる）を得た。
　熱酸化膜付ｐ－ｔｙｐｅシリコン基板上に、金属アルコキシド原料液を３０００ｒｐｍの回転速度でスピンコートした後、５分間自然乾燥する、という工程を２回繰り返す事によって膜厚７０ｎｍの酸化物前駆体膜を作製した。
　得られた酸化物前駆体膜をボックス炉にて４５０℃で１時間熱処理を施した。酸化物前駆体膜の焼成により、最終的な酸化物半導体層の膜厚はおよそ５０ｎｍとなった。
　その後、電子線蒸着装置にてＴｉ／Ａｕ（１０ｎｍ／４０ｎｍ）をメタルマスク成膜する事によってソース・ドレイン電極を形成した。
　以上により、塗布法によって形成したＩｎＺｎＯ層を活性層としたチャネル長１８０μｍ、チャネル幅１ｍｍのボトムゲート型薄膜トランジスタを得た。
　前述と同様の手法で結晶化工程を行ったＴＦＴを実施例１０、結晶化工程を行っていないＴＦＴを比較例４として、電気特性の評価及び、駆動安定性の評価を行った。結果を下記表３に示す。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、ＩｎＺｎＯ系塗布型ＴＦＴの場合も、電圧印加により活性層を結晶化した場合は、結晶化しない場合に比べて電気特性に優れていることがわかる。
＜アニールにより結晶化した酸化物半導体層の結晶状態の評価＞
　アモルファスＩｎＧａＺｎＯ層に対し、アニール（１０００℃、１時間）を行った場合の断面ＴＥＭ画像を図１８に示す。この場合、グレイン状の多結晶のみが形成され、グレイン間の空隙が大きい事がわかる。
　一方、アモルファス酸化物半導体層を電圧印加によって結晶化した手法では、図１３、図１４に見られるように、層状の結晶相とグレイン状の結晶相から成る結晶性半導体が原理的には室温で得られており、グレイン間の空隙がほとんど無い緻密な膜が形成されている。本発明の手法を用いた場合、活性層内の電気伝導度の高い領域に、基板に水平方向に電流が集中して流れるため、電気伝導度の高い領域を選択的に層状に結晶化（＋それ以外の部分のグレイン）できると推測される。層状の結晶化部分には図１８に示される様な明瞭な粒界は無く、仮に層状部分が主伝導を担う領域であれば（多結晶化の後でも）高い伝導特性を保持できると推測される。
　以上の説明では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系又はＩｎ－Ｚｎ－Ｏ系の酸化物半導体層を形成する場合について主に説明したが、これに限定されず、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ｏ等の酸化物半導体層を形成する場合にも本発明を適用することができる。

Claims (17)

  1. 　ゲート電極を形成する工程と、
    　ゲート絶縁膜を形成する工程と、
    　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体層を形成する工程と、
    　前記アモルファス酸化物半導体層に電圧を印加することによってアモルファス酸化物半導体層の少なくとも一部を結晶化させた活性層を形成する工程と、
    　ソース電極及びドレイン電極を形成する工程と、
    　を含む薄膜トランジスタの製造方法。
  2. 　前記アモルファス酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎからなる群から選ばれる少なくとも一種の元素を含む請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記アモルファス酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎを含む請求項２に記載の薄膜トランジスタの製造方法。
  4. 　前記活性層が、（Ｉｎ１－ｘＧａｘ）２Ｏ３（ＺｎＯ）ｍで表される組成（但し、０≦ｘ≦１，ｍは１以上５以下）の結晶相を含む請求項１～請求項３のいずれか一項に記載の薄膜トランジスタの製造方法。
  5. 　前記活性層が、ＩｎＧａＯ３（ＺｎＯ）ｍで表される組成（但し、ｍは１以上５以下）の結晶相を含む請求項１～請求項３のいずれか一項に記載の薄膜トランジスタの製造方法。
  6. 　前記アモルファス酸化物半導体層に電圧を印加した時の電流密度が６．７×１０－４Ａ／ｃｍ２以上である請求項１～請求項５のいずれか一項に記載の薄膜トランジスタの製造方法。
  7. 　前記アモルファス酸化物半導体層に電圧を印加する際、前記アモルファス酸化物半導体層の温度を室温以上結晶化温度以下に制御しながら前記アモルファス酸化物半導体層を結晶化させる請求項１～請求項６のいずれか一項に記載の薄膜トランジスタの製造方法。
  8. 　前記アモルファス酸化物半導体層に電圧を印加する際、前記アモルファス酸化物半導体層の温度を室温以上２５０℃以下に制御しながら前記アモルファス酸化物半導体層を結晶化させる請求項１～請求項６のいずれか一項に記載の薄膜トランジスタの製造方法。
  9. 　前記ソース電極及びドレイン電極を形成する工程の後に、前記ソース電極及びドレイン電極間に電圧を印加することによって前記アモルファス酸化物半導体層の少なくとも一部を結晶化させる請求項１～請求項８のいずれか一項に記載の薄膜トランジスタの製造方法。
  10. 　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる少なくとも一種の元素を含み、層状の結晶相と、グレイン状の結晶相とを有する結晶性酸化物半導体膜。
  11. 　Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む請求項１０に記載の結晶性酸化物半導体膜。
  12. 　ＩｎＧａＯ３（ＺｎＯ）ｍで表される組成（但し、ｍは１以上５以下）の結晶相を含む請求項１１に記載の結晶性酸化物半導体膜。
  13. 　Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる少なくとも一種の元素を含むアモルファス酸化物半導体膜を形成する工程と、
    　前記アモルファス酸化物半導体膜に電圧を印加することによって前記アモルファス酸化物半導体膜の少なくとも一部を結晶化させる工程と、
    　を含む結晶性酸化物半導体膜の製造方法。
  14. 　請求項１～請求項９のいずれか一項に記載の薄膜トランジスタの製造方法によって製造された薄膜トランジスタ。
  15. 　請求項１０～請求項１２のいずれか一項に記載の結晶性酸化物薄膜を活性層として備えた薄膜トランジスタ。
  16. 　請求項１４又は請求項１５に記載の薄膜トランジスタを備えた表示装置。
  17. 　請求項１４又は請求項１５に記載の薄膜トランジスタを備えたＸ線センサ。
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