DE112016004928B4 - Dünnschichttransistor-Substrat - Google Patents

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Abstract

Dünnschichttransistor-Substrat, das Folgendes aufweist:- eine Vielzahl von Pixeln, die in einer Matrix angeordnet sind, wobei jedes der Pixel Folgendes aufweist:- einen Dünnschichttransistor, der Folgendes aufweist:- eine Gateelektrode (3) aus Metall, die auf dem Substrat angeordnet ist;- eine Gate-Isolierschicht (6), die zumindest die Gateelektrode (3) bedeckt;- eine Halbleiterschicht (7) mit einem Oxidhalbleiter, der an einer der Gateelektrode (3) zugewandten Stelle ausgebildet ist, wobei die Gate-Isolierschicht (6) dazwischen angeordnet ist;- eine Source-Elektrode (8) und eine Drainelektrode (9) in Kontakt mit der Halbleiterschicht (7); und- eine isolierende Zwischenschicht (13), die zumindest auf der Halbleiterschicht (7), der Source-Elektrode (8) und der Drainelektrode (9) ausgebildet ist; und- eine Pixelelektrode (17), die elektrisch mit der Drainelektrode (9) verbunden ist, wobei die Gateelektrode (3) eine Wasserstoffokklusionsfähigkeit von 2,5 × 10bis 2 × 10Atomen/cmaufweist, und die Halbleiterschicht (7) eine Wasserstoffkonzentration von 1 × 10bis 3 × 10Atomen/cmaufweist, und die Gateelektrode (3) eine Al-Legierung und N enthält.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf ein Dünnschichttransistor-Substrat für eine Flüssigkristall-Anzeigevorrichtung und dergleichen.
  • STAND DER TECHNIK
  • Eine elektrooptische Vorrichtung, wie eine Flüssigkristallanzeige (Liquid Crystal Display: nachfolgend „LCD“ genannt), besitzt ein Dünnschichttransistor-Substrat (nachfolgend „TFT-Substrat“ genannt) unter Verwendung eines Dünnschichttransistors (Thin Film Transistor: nachfolgend „TFT“ genannt) als Schaltelement.
  • Ein Halbleiterbauelement, wie ein TFT zeichnet sich durch einen geringen Stromverbrauch und ein dünnes Profil aus. Durch die Verwendung einer solchen Eigenschaft des Halbleiterbauelements hat man daher seine Anwendung für Flachbildschirme vorgenommen, der eine Kathodenstrahlröhre (CRT, Cathode Ray Tube) ersetzt.
  • In einem LCD, das ein Beispiel für einen Flachbildschirm ist, wird in der Regel eine Flüssigkristallschicht zwischen einem TFT-Substrat und einem Gegen-Substrat ausgebildet. Auf dem TFT-Substrat sind TFTs beispielsweise in einer Matrix angeordnet. Polarisierende Platten sind außerhalb eines solchen TFT-Substrats und eines Gegen-Substrats ausgebildet. Es ist zu beachten, dass bei transmissiven und semi-transmissiven LCDs eine Gegenlichteinheit außerhalb des TFT-Substrats oder eines Gegensubstrates ausgebildet ist. In einem Farbdisplay LCD beispielsweise ist ein Farbfilter mit einer Farbe oder zwei oder mehr Farben auf dem Gegen-Substrat vorhanden.
  • Der typische Aufbau eines TFT-Substrats für ein LCD ist z.B. in 1 des Patentdokuments 1 dargestellt. Das TFT-Substrat hat TFTs vom Typ Bottom-Gate Back-Channel, und Pixelelektroden, die mit den TFTs elektrisch verbunden sind, sind auf einer oberen Schicht ausgebildet. Diese Struktur kann mit Hilfe von fünf photolithografischen Verfahren hergestellt werden.
  • In einem Schaltelement eines TFT-Substrats für ein Flüssigkristall-Anzeigegerät wird üblicherweise amorphes Silicium (Si) als aktive Halbleiterschicht (Kanalschicht) verwendet. Darüber hinaus hat man in den letzten Jahren die Entwicklung eines TFT mit einem Oxidhalbleiter für eine aktive Schicht aktiv betrieben. Da ein Oxidhalbleiter eine höhere Mobilität hat als amorphes Silicium, hat ein Oxidhalbleiter den Vorteil, ein kleines und leistungsfähiges TFT zu realisieren.
  • Als Oxidhalbleiter werden hauptsächlich ein Material auf Zinkoxidbasis (ZnO) und ein Material verwendet, in dem Galliumoxid (Ga2O3), Indiumoxid (In2O3), oxidiertes Zinn (SnO2) oder ähnliches dem Zinkoxid zugesetzt sind. Diese Technologie wird beispielsweise in den Patentdokumenten 2 und 3 offenbart.
  • In einem TFT mit einem Oxidhalbleiter für eine Kanalschicht erzeugt in einem Fall, in dem Wasserstoff in der Kanalschicht zwischen den Gittern vorhanden ist, der Wasserstoff Strukturstörungen und reduziert TFT-Eigenschaften, wie Mobilität. Auch wird gesagt, dass Wasserstoff in der Kanalschicht als Elektronendonator dient, und in diesem Fall steigt die Trägerdichte, die zu den Eigenschaften beiträgt.
  • In einem Fall, in dem Wasserstoff ungebundene Bindungen beendet, nimmt die Trägerdichte ab. Darüber hinaus tritt in dem Fall, in dem Wasserstoff im Betrieb des TFT aus anderen Schichten in die Kanalschicht diffundiert, eines der oben genannten Phänomene auf, und die Eigenschaften ändern sich. So beeinflusst Wasserstoff in der Kanalschicht die Anfangseigenschaften und die Zuverlässigkeit eines TFTs.
  • Unterdessen wird beispielsweise in dem Patentdokument 4 eine Technologie zur Verbesserung der TFT-Eigenschaften durch Steuerung der Abgabe und Diffusion von Wasserstoff und Sauerstoff durch insgesamt dreifache Wärmebehandlungen im Herstellungsprozess vorgestellt. Um den Strom im EIN-Zustand und die Mobilität zu erhöhen, werden folgende Schritte durchgeführt: eine Eliminierung von überschüssigem Wasserstoff in der Kanalschicht durch eine erste Wärmebehandlung nach der Bildung der Kanalschicht, die anschließende Sauerstoffzufuhr zur Kanalschicht aus einer sauerstoffhaltigen Isolierschicht und die Reduzierung des Sauerstoffmangels durch eine zweite Wärmebehandlung nach der Bildung der sauerstoffhaltigen Isolierschicht über der Kanalschicht, anschließend die Zuführung von Wasserstoff zur Kanalschicht aus einer wasserstoffhaltigen Isolierschicht durch eine dritte Wärmebehandlung nach der Bildung der wasserstoffhaltigen Isolierschicht auf der sauerstoffhaltigen Isolierschicht und Behebung von Defekten oder ungebundenen Bindungen.
  • Die US 2008 / 0 061 327 A1 betrifft einen Dünnfilmtransistor, dessen Gate eine Al-Schicht und Stickstoff aufweist.
  • Die US 2004 / 0 046 172 A1 betrifft einen Dünnfilmtransistor, dessen Gate aus einer AlNdN-Legierung besteht.
  • Die US 2011 / 0 079 777 A1 betrifft einen Dünnfilmtransistor, dessen Kanalbereich aus einem Oxidhalbleiter besteht. Feuchtigkeit und Wasserstoff werden dabei in einem Metallfilm, der auch als Steuerelektrode ausgebildet wird, mittels Wärmebehandlung absorbiert und gebunden.
  • STAND DER TECHNIK
    • Patentdokument 1: JP 3 208 658 B2
    • Patentdokument 2: JP 4 483 235 B2
    • Patentdokument 3: JP 5 006 598 B2
    • Patentdokument 4: JP 5 100 906 B2
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Mit der Erfindung zu lösende Probleme
  • In dem oben beschriebenen Patentdokument 4 wird zwar eine wasserstoffhaltige Isolierschicht auf der sauerstoffhaltigen Isolierschicht gebildet, und die Isolierschicht dient als Versorgungsquelle für Wasserstoff; bei einer großen Menge an Wasserstoff in der Isolierschicht wird der Kanalschicht jedoch zu viel Wasserstoff zugeführt. Inzwischen ist durch Untersuchungen der Erfinder bekannt, dass in dem Fall, in dem die Trägerdichte gleich oder größer als 1 × 1016 Stück/cm3 ist, die Schwellenspannung, definiert als Spannung bei einem Drainstrom von 1 × 10-10 A, einen Wert von weniger als -10 V hat, das Abschalten bei einer praktikablen Spannung nicht möglich ist.
  • Daher wird in der Konfiguration des zitierten Dokuments 4 in einem Fall, in dem der Kanalschicht zu viel Wasserstoff aus der Isolierschicht zugeführt wird, die als Versorgungsquelle für Wasserstoff und als Elektronendonator dient, die Trägerdichte hoch und ein normaler TFT-Betrieb kann nicht durchgeführt werden.
  • Die vorliegende Erfindung wurde konzipiert, um das oben beschriebene Problem zu lösen, und die Aufgabe der vorliegenden Erfindung ist es, ein Dünnschichttransistor-Substrat mit Dünnschichttransistoren mit hervorragenden Anfangseigenschaften und hoher Zuverlässigkeit anzugeben, indem die Wasserstoffdiffusion in die Kanalschicht gehemmt und eine Wasserstoffkonzentration in der Kanalschicht zum Zeitpunkt der TFT-Array-Substratherstellung und des TFT-Betriebs begrenzt wird.
  • Mittel zum Lösen der Probleme
  • Die der Erfindung zugrundeliegende Aufgabe wird erfindungsgemäß durch Dünnschichttransistor-Substrate gemäß den Gegenständen der unabhängigen Ansprüche 1 und 2 gelöst. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Effekt der Erfindung
  • Mit dem Dünnschichttransistor-Substrat wird, da die Gateelektrode Wasserstoffokklusionsfähigkeit besitzt, Wasserstoff, der bei einer Wärmebehandlung während eines Herstellungsprozesses aus anderen Schichten in die Gateelektrode diffundiert ist, aufgenommen und auf einer Oberfläche oder im Inneren zurückgehalten; die Wasserstoffkonzentration in der Halbleiterschicht beträgt 1 × 1016 Atome/cm3 bis 3 × 1020 Atome/cm3, die Trägerdichte beträgt 1 × 1011 Stück/cm3 bis 1 × 1016 Stück/cm3, die Schwellenspannung des Dünnschichttransistors ist eine praktikable Spannung, und der Dünnschichttransistor wird sehr gut hinsichtlich seiner Aus-Eigenschaften. Da auch die Wasserstoffdiffusion im Betrieb des Dünnschichttransistors durch die Gateelektrode blockiert wird, ist es auch möglich zu verhindern, dass die Wasserstoffkonzentration der Halbleiterschicht beim Betrieb des Dünnschichttransistors ansteigt, so dass ein Dünnschichttransistor mit ausgezeichneter Zuverlässigkeit mit unterdrückter Variation seiner Eigenschaften erhalten wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die schematisch den Aufbau eines TFT-Substrats einer ersten Ausführungsform gemäß der vorliegenden Erfindung beschreibt;
    • 2 zeigt die Draufsicht auf ein Pixel des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung;
    • 3 ist eine Ansicht, die die Schnittansicht des Pixels des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 4 ist eine Schnittansicht, die einen Herstellungsprozess des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung veranschaulicht;
    • 5 ist eine Schnittansicht, die den Herstellungsprozess des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 6 ist eine Schnittansicht, die den Herstellungsprozess des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 7 ist eine Schnittansicht, die den Herstellungsprozess des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 8 ist eine Schnittansicht, die den Herstellungsprozess des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 9 ist ein Flussdiagramm, das den Herstellungsprozess des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung veranschaulicht;
    • 10 ist ein Diagramm, das eine Id-Vg-Kennlinie zeigt, wenn die Wärmebehandlungstemperatur der vierten Wärmebehandlung geändert wird;
    • 11 ist ein Diagramm, das eine Id-Vg-Kennlinie zeigt, wenn die Wärmebehandlungstemperatur der vierten Wärmebehandlung geändert wird;
    • 12 ist ein Diagramm, das eine Id-Vg-Kennlinie zeigt, wenn die Wärmebehandlungstemperatur der vierten Wärmebehandlung geändert wird;
    • 13 ist ein Diagramm, das die Tiefenrichtungsverteilung von Wasserstoff in einem TFT zeigt;
    • 14 ist ein Diagramm, das die Tiefenrichtungsverteilung von Wasserstoff im TFT veranschaulicht;
    • 15 zeigt einen Zusammenhang zwischen der Trägerdichte in einer Kanalschicht und einer Schwellenspannung des TFT;
    • 16 ist ein Diagramm, das die Id-Vg-Kennlinie bei der vierten Wärmebehandlung bei 250°C zeigt;
    • 17 zeigt die Id-Vg-Kennlinie, wenn die Wasserstoffkonzentration in der Kanalschicht 3 × 1020 Atome/cm3 überschreitet;
    • 18 ist ein Diagramm, das ein Ergebnis der Zuverlässigkeitsbewertung des TFT zeigt;
    • 19 ist ein Diagramm, das das Ergebnis der Zuverlässigkeitsbewertung des TFT veranschaulicht;
    • 20 ist ein Diagramm, das das Ergebnis der Zuverlässigkeitsbewertung des TFT veranschaulicht;
    • 21 ist ein Diagramm, das das Ergebnis der Zuverlässigkeitsbewertung des TFT veranschaulicht;
    • 22 ist ein Diagramm, das eine Variation im Querschnitt des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 23 ist eine Draufsicht, die schematisch die Konfiguration der Gesamtstruktur eines TFT-Substrats einer zweiten Ausführungsform gemäß der vorliegenden Erfindung beschreibt;
    • 24 zeigt die Draufsicht auf ein Pixel des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung;
    • 25 ist eine Ansicht, die die Schnittansicht des Pixels des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
    • 26 ist eine Schnittansicht, die einen Herstellungsprozess des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 27 ist eine Schnittansicht, die einen Herstellungsprozess des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 28 ist eine Schnittansicht, die einen Herstellungsprozess des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 29 ist eine Schnittansicht, die einen Herstellungsprozess des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 30 ist eine Schnittansicht, die einen Herstellungsprozess des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt, und
    • 31 ist ein Flussdiagramm, das den Herstellungsprozess des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung darstellt.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Erste Ausführungsform
  • Beschrieben wird nachstehend, dass ein TFT-Substrat gemäß einer ersten Ausführungsform ein Aktivmatrix-Substrat ist, auf dem ein Dünnschichttransistor (Thin Film Transistor) als Schaltelement verwendet wird.
  • Gesamtkonfiguration des TFT-Substrates
  • 1 ist eine Draufsicht, die schematisch die Konfiguration eines TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung beschreibt und hier ein TFT-Substrat für ein LCD als Beispiel nimmt.
  • Ein in 1 dargestelltes TFT-Substrat 200 ist ein TFT-Array-Substrat, auf dem Pixel-TFTs 201 in einer Matrix angeordnet sind, und ist grob in einen Anzeigebereich 202 und einen Rahmenbereich 203 unterteilt, der den Anzeigebereich 202 umschließt.
  • Im Anzeigebereich 202 sind mehrere Gateleitungen 103 (Scan-Leitungen), mehrere Hilfskapazitätsleitungen 105 und mehrere Sourceleitungen 101 (Anzeigesignal-Leitungen) angeordnet; die mehreren Gateleitungen 103 sind parallel zueinander angeordnet, und die mehreren Sourceleitungen 101 sind parallel zueinander angeordnet, so dass sie die mehreren Gateleitungen 103 im rechten Winkel kreuzen. In 1 sind die Gateleitungen 103 horizontal (in X-Richtung) und die Sourceleitungen 101 vertikal (in Y-Richtung) angeordnet.
  • Da ein von zwei benachbarten Gateleitungen 103 und zwei benachbarten Sourceleitungen 101 umschlossener Bereich ein Pixel 204 ist, hat das TFT-Substrat 200 eine Struktur, in der die Pixel 204 in einer Matrix angeordnet sind.
  • In 1 ist ein Teil der Pixel 204 mit vergrößerter Struktur dargestellt, und zumindest ein Pixel-TFT 201 ist im Pixel 204 angeordnet. Das Pixel-TFT 201 befindet sich in der Nähe eines Zwischenstücks der Sourceleitung 101 und der Gateleitung 103; eine Gateelektrode des Pixel-TFT 201 ist mit der Gateleitung 103 verbunden, eine Source-Elektrode des Pixel-TFT 201 ist mit der Sourceleitung 101 verbunden und eine Drainelektrode des Pixel-TFT 201 ist mit einer transmissiven Pixelelektrode 17 verbunden. Zusätzlich ist eine Hilfskapazität 209 an die transmissive Pixelelektrode 17 angeschlossen, und die parallel zu jeder der mehreren Gateleitungen 103 ausgebildete Hilfskapazitätsleitung 105 dient auch als Hilfskapazität-Elektrode.
  • Die Gateleitungen 103 und die Hilfskapazitätsleitungen 105 sind abwechselnd angeordnet, und die Hilfskapazitätsleitungen 105 und die Sourceleitungen 101 sind zueinander so angeordnet, dass sie sich im rechten Winkel kreuzen.
  • Im Rahmenbereich 203 des TFT-Substrats 200 sind eine Abtastsignal-Treiberschaltung 205 und eine Anzeigesignal-Treiberschaltung 206 ausgebildet. Die Gateleitungen 103 erstrecken sich vom Anzeigebereich 202 bis zum Rahmenbereich 203 auf einer Seite, auf der die Abtastsignal-Treiberschaltung 205 ausgebildet ist, und die Gateleitungen 103 sind mit der Abtastsignal-Treiberschaltung 205 an einem Ende des TFT-Substrats 200 verbunden.
  • Die Sourceleitungen 101 erstrecken sich ebenfalls vom Anzeigebereich 202 bis zum Rahmenbereich 203 auf einer Seite, auf der die Anzeigesignal-Treiberschaltung 206 ausgebildet ist, und die Sourceleitungen 101 sind mit der Anzeigesignal-Treiberschaltung 206 an einem Ende des TFT-Substrats 200 verbunden.
  • Zusätzlich sind ein Anschluss-Substrat 207 nach außen in der Nähe der Abtastsignal-Treiberschaltung 205 und ein Anschluss-Substrat 208 nach außen in der Nähe der Anzeigesignal-Treiberschaltung 206 angeordnet. Es ist zu beachten, dass die Anschluss-Substrate 207 und 208 z.B. Verbindungssubstrate, wie eine FPC (Flexible Printed Circuit) bzw. flexible Leiterplatten sind.
  • Über die Anschluss-Substrate 207 und 208 werden der Abtastsignal-Treiberschaltung 205 bzw. der Anzeigesignal-Treiberschaltung 206 verschiedene Signale von außen zugeführt. Die Abtastsignal-Treiberschaltung 205 liefert als Reaktion auf ein Steuersignal von außen ein Gate-Signal (Abtastsignal) an die Gateleitungen 103. Durch dieses Gate-Signal werden die Gateleitungen 103 sequentiell angewählt. Die Anzeigesignal-Treiberschaltung 206 liefert als Reaktion auf ein Steuersignal von außen und Anzeigedaten ein Anzeigesignal an die Sourceleitungen 101. Damit kann jedem Pixel 204 eine den Anzeigedaten entsprechende Anzeigespannung zugeführt werden.
  • Es ist zu beachten, dass die Abtastsignal-Treiberschaltung 205 und die Anzeigesignal-Treiberschaltung 206 nicht auf die Konfiguration der Anordnung auf dem TFT-Substrat 200 beschränkt sind und z.B. die Treiberschaltungen mit einem TCP (Tape Carrier Package) aufgebaut sein können und in einem anderen Teil als dem TFT-Substrat 200 angeordnet sein können.
  • Wie weiter unten unter Bezug auf eine Draufsicht beschrieben, ist die Hilfskapazitätsleitung 105 so konfiguriert, dass ein Teil der Hilfskapazitätsleitung 105 die transmissive Pixelelektrode 17 in einer Draufsicht überlappt (ist darübergelegt) und die Hilfskapazität 209 mit der transmissiven Pixelelektrode 17 als erste Elektrode und einem Teil der Hilfskapazitätsleitung 105 als zweite Elektrode gebildet wird. Es ist zu beachten, dass der Teil der Hilfskapazitätsleitung 105, der der transmissiven Pixelelektrode 17 überlagert ist, als Hilfskapazität-Elektrode bezeichnet wird. Alle Hilfskapazitätsleitungen 105 sind außerhalb des Anzeigebereichs elektrisch miteinander verbunden und werden z.B. aus der Anzeigesignal-Treiberschaltung 206 mit einem gemeinsamen Signal gespeist.
  • Das Pixel-TFT 201 dient als Schaltelement zur Versorgung der transmissiven Pixelelektrode 17 mit der Displayspannung und das Ein- und Ausschalten des Pixel-TFT 201 wird über den Gatesignaleingang der Gateleitung 103 gesteuert. Wenn dann eine vorbestimmte Spannung an die Gateleitung 103 angelegt wird und das Pixel-TFT 201 eingeschaltet wird, fließt ein Strom von der Sourceleitung 101.
  • Entsprechend wird die Displayspannung von der Sourceleitung 101 an die an die Drainelektrode des Pixel-TFT 201 angeschlossene transmissive Pixelelektrode 17 angelegt, und zwischen der transmissiven Pixelelektrode 17 und einer Gegenelektrode (ohne Abbildung) entsteht ein elektrisches Feld entsprechend der Displayspannung. Die Flüssigkristallkapazität (ohne Abbildung) wird durch das Flüssigkristall parallel zur Hilfskapazität 209 zwischen der transmissiven Pixelelektrode 17 und der Gegenelektrode gebildet. Es ist zu beachten, dass bei Flüssigkristallanzeigen der In-Plane-Switching-Methode und der FFS-Methode (Fringe-Field-Switching) die Gegenelektrode auf einer TFT-Substrat 200-Seite angeordnet ist.
  • Die an die transmissive Pixelelektrode 17 angelegte Anzeigespannung wird durch diese Flüssigkristallkapazität und Hilfskapazität 209 für eine gewisse Zeit gehalten. Es ist zu beachten, dass auf einer Oberfläche des TFT-Substrats 200 eine Ausrichtungsschicht (ohne Abbildung) gebildet werden kann.
  • Zusätzlich befindet sich auf dem TFT-Substrat 200 ein nicht abgebildetes Gegen-Substrat. Das Gegen-Substrat ist z.B. ein Farbfilter-Substrat und befindet sich auf einer Bild-Erkennungsseite. Auf dem Gegen-Substrat sind ein Farbfilter, eine schwarze Matrix (BM), eine Gegenelektrode, eine Ausrichtungsschicht u. ä. ausgebildet.
  • Das TFT-Substrat 200 und das Gegen-Substrat werden über eine bestimmte Lücke (Zelllücke) verklebt. In diesen Spalt werden dann Flüssigkristall eingespritzt und der Spalt abgedichtet. Das heißt, eine Flüssigkristallschicht wird zwischen dem TFT-Substrat 200 und dem Gegen-Substrat platziert. Weiterhin sind auf den Außenflächen des TFT-Substrats 200 und des Gegensubstrats eine Polarisationsplatte, eine Verzögerungsplatte u. ä. ausgebildet.
  • Zusätzlich befindet sich auf einer gegenüberliegenden Seite der Bild-Erkennungsseite der wie oben beschrieben konfigurierten Flüssigkristall-Anzeigetafel eine Rücklichteinheit und dergleichen. Da das TFT-Substrat 200 auf der gegenüberliegenden Seite der Bild-Erkennungsseite und das Gegen-Substrat auf der Bild-Erkennungsseite angeordnet ist, befindet sich die Rücklichteinheit außerhalb des TFT-Substrats 200.
  • Konfiguration des Pixels auf dem TFT-Substrat
  • Als nächstes wird mit Bezug auf 2 und 3 die Struktur des TFT-Substrats der ersten Ausführungsform, genauer gesagt die Struktur des Bottom-Gate-Dünnschichttransistor-Substrats, beschrieben. Es ist zu beachten, dass sich die vorliegende Erfindung zwar auf ein TFT-Substrat bezieht, aber insbesondere die vorliegende Erfindung eine Eigenschaft in der Konfiguration eines Pixels hat, so dass im Folgenden die Konfiguration des Pixels beschrieben wird.
  • 2 ist eine Draufsicht, die die flächenmäßige Konfiguration des in 1 dargestellten Pixel 204 veranschaulicht, und 3 ist eine Querschnittsansicht, die die Querschnittskonfiguration entlang der Linie A-A in 2 veranschaulicht (Querschnittsstruktur eines TFT-Bereichs, eines Pixel- Bereichs und eines Hilfskapazität- Bereichs), eine Querschnittsstruktur entlang der Linie B-B (Querschnittsstruktur eines Gate-Anschluss-Bereichs) und eine Querschnittsstruktur entlang der Linie C-C (Querschnittsstruktur eines Sourceanschluss- Bereichs). Es ist zu beachten, dass die Beschreibungen im Folgenden unter der Annahme erfolgen, dass das TFT-Substrat 200 für eine lichtdurchlässige Flüssigkristall-Anzeigevorrichtung verwendet wird.
  • Wie in 2 dargestellt, ist die Gateleitung 103 mit einem Teil davon, der eine Gateelektrode 3 bildet, so angeordnet, dass sie sich in X-Richtung erstreckt, und zusätzlich ist die Hilfskapazitätsleitung 105, die sich ebenfalls in X-Richtung erstreckt, mit einem Teil davon, der die Hilfskapazität-Elektrode bildet, parallel zur Gateleitung 103 so angeordnet, dass sie sich in X-Richtung erstreckt. Zusätzlich zweigt eine in X-Richtung verlaufende Abzweigleitung 11 von der in Y-Richtung verlaufenden Sourceleitung 101 ab, und ein Endbereich davon ist eine Source-Elektrode 8.
  • Weiterhin wird die transmissive Pixelelektrode 17 in einem von den beiden benachbarten Gateleitungen 103 und den beiden benachbarten Sourceleitungen 101 umgebenen Pixelbereich gebildet, und die transmissive Pixelelektrode 17 ist an eine Drainelektrode 9 angeschlossen.
  • Ein Teil der Gateleitung 103 mit einer Linienbreite größer als eine Linienbreite anderer Teile fungiert als Gateelektrode 3, eine Kanalschicht 7 (Halbleiterschicht) aus einem Oxidhalbleiter ist auf der Gateelektrode 3 ausgebildet, und die Source-Elektrode 8 und die Drainelektrode 9 sind voneinander beabstandet und mit der Kanalschicht 7 verbunden. Diese bilden das Pixel-TFT 201. Es ist zu beachten, dass zum Zeitpunkt des Betriebs des Pixel-TFT 201 ein Kanalbereich 10 innerhalb der Kanalschicht 7 zwischen der Source-Elektrode 8 und der Drainelektrode 9 gebildet wird.
  • Im Pixelbereich hat die Hilfskapazitätsleitung 105 zwei in Y-Richtung verlaufende Abzweigleitungen 115. Die Abzweigleitungen 115 sind in einem Bereich entsprechend zwei Umfangsbereichen auf einer Sourceleitung 101-Seite des Pixelbereichs ausgebildet und so angeordnet, dass die Hilfskapazitätsleitung 105 und die Abzweigleitungen 115 in Draufsicht eine quadratische U-Form bilden. Zusätzlich dienen die Hilfskapazitätsleitung 105 und die Abzweigleitungen 115 in einem Bereich, in dem die transmissive Pixelelektrode 17 der Hilfskapazitätsleitung 105 überlagert ist, als Hilfskapazität-Elektrode.
  • Außerdem wird eine Konfiguration gebildet, bei der ein Ende von jeder der sich zum Rahmenbereich erstreckenden Gateleitungen 103 ein Gate-Anschluss 4 ist, ein Gate-Anschlussfeld 18 durch ein Gate-Anschlussbereich-Kontaktloch 15 verbunden ist und ein Abtast-Videosignal von außen zum Gate-Anschluss 4 durch das Gate-Anschlussfeld 18 geliefert wird.
  • Ferner wird eine Struktur gebildet, bei der sich jeweils ein Ende der Sourceleitungen 101 bis zum Rahmenbereich erstreckt, ein Sourceanschluss 12 ist; ein Sourceanschlussfeld 19 ist über ein Sourceanschlussbereich-Kontaktloch 16 damit verbunden, und ein Videosignal wird von außen über das Sourceanschlussfeld 19 dem Sourceanschluss 12 zugeführt.
  • Es ist zu beachten, dass eine Struktur gebildet ist, in der alle Hilfskapazitätsleitungen 105 im Rahmenbereich elektrisch miteinander verbunden sind und ein gemeinsames Potential vorhanden ist.
  • Als nächstes wird die Querschnittsstruktur des Pixels 204 unter Bezug auf 3 beschrieben. Wie in 3 dargestellt, ist das TFT-Substrat auf einem Substrat 1 aufgebaut, das beispielsweise ein transparentes isolierendes Substrat, wie Glas oder Kunststoff ist, und auf dem Substrat 1 wird die gleiche leitfähige Schicht selektiv zur Bildung von Leitungen und Elektroden angeordnet.
  • Das heißt, die Gateelektrode 3, der Gate-Anschluss 4, die Gateleitung 103 und die Hilfskapazitätsleitung 105 enthalten eine einlagige Schicht oder eine mehrlagige Schicht aus z.B. einer Legierungsschicht, wie einer erfindungsgemäßen Aluminium (Al)-Legierung oder einer nicht beanspruchten Titan (Ti)-Legierung.
  • Zusätzlich ist eine Isolierschicht 6 so angeordnet, dass diese Drähte und Elektroden abgedeckt werden. Es ist zu beachten, dass die Isolierschicht 6, die als Gate-Isolierschicht in einem Teil des Pixel-TFT 201 fungiert, als Gate-Isolierschicht 6 bezeichnet werden kann. Die Gate-Isolierschicht 6 besteht aus einer Laminatschicht aus einer Siliciumnitridschicht und einer darauf gebildeten Siliciumoxidschicht.
  • Wie im TFT-Bereich gemäß 3 dargestellt, ist die Kanalschicht 7 in einem Formationsbereich des Pixel-TFT 201 so ausgebildet, dass sie über die Gate-Isolierschicht 6 der Gateelektrode 3 zugewandt ist. Dieser Bereich ist so gestaltet, dass die Kanalschicht 7 auf der Gate-Isolierschicht 6 so ausgebildet ist, dass sie die Gateelektrode 3 in der Draufsicht überlappt und möglichst weit über der Gateelektrode 3 bleibt.
  • Die Kanalschicht 7 besteht aus einem Oxidhalbleiter, der zumindest Indium (In), Gallium (Ga) und Zink (Zn) enthält, zum Beispiel einen Oxidhalbleiter auf In-Ga-Zn-O-Basis mit Galliumoxid (Ga2O3) und Indiumoxid (In2O3), das dem Zinkoxid (ZnO) zugesetzt ist. Da ein Oxidhalbleiter eine höhere Mobilität hat als amorphes Silicium, kann der Oxidhalbleiter ein kleines und leistungsfähiges TFT realisieren. Es ist zu beachten, dass neben dem oben beschriebenen In-Ga-Zn-O-basierten Oxidhalbleiter ein In-Sn-Ga-Zn-O-basierter Oxidhalbleiter, der ein quaternäres Metalloxid ist, In-Sn-Zn-O-basierte, In-Al-Zn-O-basierte, Sn-Ga-Zn-O-basierte, Al-Ga-Zn-O-basierte und Sn-Al-Zn-O-basierte Oxidhalbleiter, die ternäre Metalloxide sind oder In-Zn-O-basierte, Sn-Zn-O-basierte, Al-Zn-O-basierte, Zn-Mg-O-basierte, Sn-Mg-O-basierte, In-Mg-O-basierte und In-Ga-O-basierte Oxidhalbleiter, die binäre Metalloxide sind, verwendet werden können. Es ist zu beachten, dass in dieser Beschreibung beispielsweise der Oxidhalbleiter auf In-Ga-Zn-O-Basis ein Metalloxid mit Indium (In), Gallium (Ga) und Zink (Zn) bedeutet, unabhängig von dessen stöchiometrischem Zusammensetzungsverhältnis. Außerdem kann der Oxidhalbleiter auch Silicium enthalten.
  • Ferner sind die Source-Elektrode 8 und die Drainelektrode 9 aus leitfähigen Schichten beabstandet auf der Kanalschicht 7 angeordnet, und beim Betrieb des Pixel-TFT 201 bildet sich der Kanalbereich 10 innerhalb der Kanalschicht 7 zwischen der Source-Elektrode 8 und der Drainelektrode 9.
  • Auch die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11 und die Sourceleitung 101 des TFT-Bereichs und der Sourceanschluss 12 des Sourceanschluss-Bereiches sind mit einer isolierenden Zwischenschicht 13 abgedeckt. Es ist zu beachten, dass die isolierende Zwischenschicht 13 die Gate-Isolierschicht 6 des Gate-Anschlussbereichs und die Gate-Isolierschicht 6 des Pixelbereichs und die Hilfskapazität abdeckt.
  • Der Pixelbereich hat eine Struktur, in der die transmissive Pixelelektrode 17 aus einer transparenten leitfähigen Schicht auf der isolierenden Zwischenschicht 13 gebildet wird, und die transmissive Pixelelektrode 17 ist mit der Drainelektrode 9 über ein Pixel-Drain-Kontaktloch 14 verbunden, das die isolierende Zwischenschicht 13 durchläuft und die Drainelektrode 9 erreicht.
  • Auch der Sourceanschlussbereich hat einen Aufbau, in dem das Sourceanschlussfeld 19 mit dem Sourceanschluss 12 über das Sourceanschlussbereich-Kontaktloch 16 verbunden ist, das die isolierende Zwischenschicht 13 durchläuft und den Sourceanschluss 12 erreicht.
  • Auch der Gate-Anschluss-Bereich hat eine Struktur, in der das Gate-Anschlussfeld 18 mit dem Gate-Anschluss 4 durch das Gate-Anschlussbereich-Kontaktloch 15 verbunden ist, das die isolierende Zwischenschicht 13 und die Gate-Isolierschicht 6 durchläuft und den Gate-Anschluss 4 erreicht.
  • Herstellungsverfahren
  • Als nächstes wird ein Herstellungsverfahren des TFT-Substrats der ersten Ausführungsform gemäß der vorliegenden Erfindung anhand der 4 bis 8 beschrieben, bei denen es sich um Querschnittsbereichsansichten handelt, die einen Herstellungsprozess sequentiell abbilden. Es ist zu beachten, dass die 4 bis 8 der in 3 gezeigten Querschnittsansicht entsprechen und 3 der Querschnittsansicht, die einen abschließenden Verfahren darstellt. Darüber hinaus ist 9 ein Flussdiagramm, das ein Verfahren zur Herstellung des TFT-Substrats der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht, und im Folgenden wird, unter Bezugnahme auf 4 bis 8, eine Beschreibung entlang des im Schritt S1001 bis Schritt S1010 gemäß 9 dargestellten Flussdiagramms vorgenommen.
  • Zunächst wird das Substrat 1, das ein transparentes isolierendes Substrat, wie Glas ist, mit Reinigungsflüssigkeit oder reinem Wasser gereinigt, und eine Metallschicht (erste Metallschicht), wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung, die Wasserstoff okkludiert, wird auf dem Substrat 1 gebildet, indem die Metallschicht in einem ersten photolithografischen Prozess, wie in 4 dargestellt, mit folgenden Komponenten auf dem Substrat 1 (Schritt S1001) gebildet wird: Gateelektrode 3, Gate-Anschluss 4, Gateleitung 103 und Hilfskapazitätsleitung 105.
  • Als Metallschicht, die Wasserstoff okkludiert, ist es vorzuziehen, ein Metall mit niedrigem elektrischen spezifischen Widerstand und eine Legierung, wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung zu verwenden. Darüber hinaus ist unter dem Gesichtspunkt der elektrischen spezifischen Widerstandsverminderung eine Laminierungsstruktur, die durch Laminieren einer Al-Legierung, die Al als Hauptbestandteil enthält, mit Nickel (Ni) oder Neodym (Nd), einer AlN-Legierung, die durch weitere Zugabe von Stickstoff (N) zu der obigen Legierung erhalten wird, besser geeignet. Die Dicke der Metallschicht, die Wasserstoff okkludiert, beträgt unter dem Gesichtspunkt der Gleichmäßigkeit und Bedeckungseigenschaft vorzugsweise 50 nm bis 300 nm.
  • Genauer gesagt, es wird eine Laminatschicht, die durch Laminieren einer AINiNdN-Schicht auf eine AINiNd-Schicht erhalten wird, durch ein bekanntes Sputterverfahren unter Verwendung eines Argon (Ar)-Gases oder eines Krypton (Kr)-Gases gebildet.
  • Eine Sputtermöglichkeit ist ein Gleichstrom-Magnetron-Sputterverfahren, wobei ein AINiNd-Legierungstarget verwendet wird, und die AINiNd-Schicht mit einer Dicke von etwa 200 nm als Unterschicht bei einer Leistungsdichte von 3 W/cm2 und einer Ar-Gasdurchflussmenge von 40 sccm gebildet wird.
  • Als nächstes wird das gleiche Targetmaterial verwendet und die AINiNdN-Schicht mit einer Dicke von etwa 50 nm wird unter der Bedingung einer Leistungsdichte von 3 W/cm2, einer Ar-Gasströmungsmenge von 40 sccm und einer N2-Gasströmungsmenge von 20 sccm als Oberschicht ausgebildet und anschließend eine Laminatschicht mit einer Dicke von 250 nm erhalten.
  • Anschließend wird ein Resistmaterial auf der Laminatschicht aufgebracht, das aufgebrachte Resistmaterial mit einer Photomaske belichtet und das Resistmaterial dem Licht ausgesetzt. Als nächstes wird ein Photoresistmuster durch die Entwicklung des dem Licht ausgesetzten Resistmaterials und die Strukturierung des Resistmaterials erzeugt. Im Folgenden wird eine Reihe dieser Prozesse zur Bildung des Photoresistmusters als photolithografischer Prozess bezeichnet.
  • Anschließend werden unter Verwendung dieses Photoresistmusters als Maske die Laminatschicht der AlNiNdN-Schicht und der AlNiNd-Schicht mit einer bekannten chemischen Flüssigkeit, die eine Phosphorsäure enthält, gemeinsam geätzt, z.B. einer Mischsäure aus Phosphorsäure, Essigsäure und Salpetersäure (nachfolgend „PAN“ genannt) und durch Eliminierung des Photoresistmusters, wie in 4 dargestellt, die Gateelektrode 3, der Gate-Anschluss 4, die Gateleitung 103 und die Hilfskapazitätsleitung 105 auf dem Substrat 1 gebildet. Die hier gebildete AlNiNdN-Schicht, die Sauerstoff (O) aus der Atmosphäre aufnimmt, oder eine später zu bildendende Oberschicht und die eine Struktur mit Al, N und O aufweist, hat eine Wasserstoffokklusionsfähigkeit.
  • Das heißt, die obere AINiNdN-Schicht ist eine Schicht, die Wasserstoff aufnehmen kann, der von einer weiteren oben liegenden Schicht diffundiert, und besitzt eine Wasserstoffokklusionsfähigkeit, Wasserstoff in einem Bereich von 2,5 × 1020 Atome/cm3 bis 2 × 1022 Atome/cm3 zu binden. Um die AlNiNdN-Schicht mit einer solchen Wasserstoffokklusionsfähigkeit zu bilden, wird vorzugsweise eine Prozesstemperatur (Substrattemperatur) von ca. 100 °C eingestellt.
  • Anschließend wird in dem in 5 dargestellten Verfahren die Gate-Isolierschicht 6 auf dem Substrat 1 gebildet. Die Gate-Isolierschicht 6 umfasst die Gateelektrode 3, den Gate-Anschluss 4, die Gateleitung 103 und die Hilfskapazitätsleitung 105 (Schritt S1002). Die Gate-Isolierschicht 6 besitzt eine Laminatschicht, die durch Laminieren einer Siliciumoxid (SiO)-Schicht auf eine Siliciumnitrid (SiN)-Schicht erhalten wird. Die Dicke der gesamten Gate-Isolierschicht 6, die von der Dielektrizitätskonstante des Materials, das die Laminatschicht bildet, und der Betriebsspannung des Dünnschichttransistors (On-State-Spannung) abhängig variiert, beträgt vorzugsweise 150 nm bis 500 nm.
  • Genauer gesagt, es wird eine chemische Gasphasenabscheidung (CVD) verwendet. Zunächst wird bei einer Substraterwärmung auf etwa 340 °C ein Mischgas aus SiH4, NH4 und N2 verwendet, und unter der Bedingung, dass das Verhältnis von NH3 zu SiH4 1,5 beträgt (NH3/SiH4 = 1,5), wird eine SiN-Schicht mit einer Dicke von 400 nm gebildet. Anschließend wird unter der Substraterwärmung auf etwa 340 °C ein Mischgas aus SiH4 und N2O verwendet, und unter der Bedingung, dass das Verhältnis von N2O zu SiH4 75 (N2O/SiH4 = 75) beträgt, wird eine obere SiO-Schicht mit einer Dicke von 50 nm gebildet.
  • Es ist zu beachten, dass, obwohl die vorliegende erste Ausführungsform ein Beispiel für die Verwendung von CVD als Herstellungsverfahren der SiO-Schicht und der SiN-Schicht gezeigt hat, auch ein Sputterverfahren oder eine Ionenplattierungsmethode verwendet werden kann.
  • Anschließend wird auf der Gate-Isolierschicht 6 eine Oxid-Halbleiterschicht als Material der Kanalschicht 7 gebildet und die Oxid-Halbleiterschicht in einem zweiten photolithografischen Prozess strukturiert, wie in 5 dargestellt, die Kanalschicht 7 über der Gateelektrode 3 des TFT-Bereichs gebildet (Schritt S1003). Es ist zu beachten, dass eine Schichtdicke der Kanalschicht 7 unter dem Gesichtspunkt der Gleichmäßigkeit und Trägerdichte vorzugsweise 10 nm bis 100 nm beträgt.
  • Nach der Bildung der Kanalschicht 7 erfolgt die erste Wärmebehandlung (Temperbehandlung) (Schritt S1004). Da es bei dieser Wärmebehandlung darum geht, überschüssigen Wasserstoff in der Oxidhalbleiterschicht zu reduzieren, Sauerstoff zuzuführen und Defekte zu reduzieren, wird die Wärmebehandlung vorzugsweise unter einer Atmosphäre durchgeführt, die Sauerstoff mit einer Sauerstoffkonzentration gleich der oder höher als der Luftsauerstoffkonzentration (20 %) enthält, und die Wärmebehandlungstemperatur wird vorzugsweise auf 300 bis 450 °C eingestellt.
  • Ein Grund für die Einstellung der Wärmebehandlungstemperatur auf einen Wert gleich oder höher als 300 °C ist, dass Wasserstoff aus der Oxidhalbleiterschicht nicht ausreichend abgegeben wird und dass die Oxidhalbleiterschicht nicht ausreichend mit Sauerstoff versorgt wird. Ein Grund dafür ist, dass sich die Zusammensetzung ändert, wenn sie höher als 450 °C ist, weil die Desorptionsrate eines Elements in der Oxid-Halbleiterschicht mit der Art des Elements variiert (die Menge der Desorption ist bei Zn besonders groß).
  • Genauer gesagt, durch ein Sputterverfahren unter Verwendung eines InGaZnO-Targets mit einem Atomzusammensetzungsverhältnis von In:Ga:Zn:O von 1:1:1:4 wird eine InGaZnO-Schicht mit dem Atomzusammensetzungsverhältnis von In:Ga:Zn:O von 1:1:1:4 mit einer Dicke von 40 nm gebildet. Bei diesem Verfahren wird wahrscheinlich eine sauerstoffionenarme Oxidschicht mit dem Atomzusammensetzungsverhältnis von Sauerstoff kleiner als die stöchiometrische Zusammensetzung (im oben beschriebenen Beispiel ist das Zusammensetzungsverhältnis von O kleiner als 4) gebildet. Daher ist es vorzuziehen, das Sputtern mit Sauerstoff (O2) -Gas gemischt mit Ar-Gas durchzuführen.
  • Hier wird das Sputtern mit einem Mischgas durchgeführt, das durch Zugabe von 10 % O2-Gas im Teilungsverhältnis zu Ar-Gas erhalten wird. Diese InGaZnO-Schicht ist eine amorphe Struktur. Auch die InGaZnO-Schicht mit amorpher Struktur hat im Allgemeinen eine Kristallisationstemperatur von 500 °C oder höher und ist bei den meisten Teilen der Schicht als amorphe Struktur bei normalen Temperaturen stabil.
  • Anschließend wird ein Resistmaterial auf der InGaZnO- Schicht mit amorpher Struktur aufgebracht und das Photoresistmuster im zweiten photolithografischen Prozess gebildet. Anschließend wird die InGaZnO-Schicht durch Ätzen mit dem Photoresistmuster als Maske strukturiert. Zum Ätzen der InGaZnO- Schicht kann das Nassätzen mit einer oxalsäurehaltigen Lösung verwendet werden. Wenn die Lösung Oxalsäure enthält, ist eine Lösung mit Oxalsäure im Bereich von 1 bis 10 Gew.-% vorzuziehen. Bei der vorliegenden ersten Ausführungsform wird eine Lösung verwendet, die Oxalsäure mit 5 Gew.-% enthält.
  • Nach der Strukturierung der InGaZnO-Schicht erhält man durch Eliminierung des Photoresistmusters die in 5 dargestellte Kanalschicht 7. Anschließend erfolgt die Wärmebehandlung für 60 Minuten unter der Bedingung, dass die Substrattemperatur in einer sauerstoffhaltigen Atmosphäre 350 °C beträgt.
  • Es ist zu beachten, dass, obwohl die obige Beschreibung ein Beispiel angibt, in dem das Atomzusammensetzungsverhältnis der InGaZnO- Schicht In:Ga:Zn:O = 1:1:1:1:4 ist, das Atomzusammensetzungsverhältnis auch In:Ga:Zn:O = 2:2:1:7 sein kann. Auch für die homologe Struktur (InGaO3(ZnO)m : (m > 0)) gilt ein anderes Zusammensetzungsverhältnis als das oben beschriebene.
  • Anschließend wird auf der Gate-Isolierschicht 6 einschließlich der Kanalschicht 7 eine Metallschicht (zweite Metallschicht) gebildet und die Metallschicht durch ein drittes photolithografisches Verfahren, wie in 6 dargestellt, strukturiert, wobei die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und der Sourceanschluss 12 gebildet werden (Schritt S1005).
  • Als in diesem Verfahren zu formende Metallschicht ist es vorzuziehen, eine Legierungsschicht zu verwenden, die Eigenschaften, wie einen niedrigen elektrischen spezifischen Widerstand aufweist, die gute Kontakteigenschaften mit der Kanalschicht 7 und gute Kontakteigenschaften mit der für die transmissive Pixelelektrode 17 verwendete leitfähigen Schicht aufweist (insbesondere einen niedrigen elektrischen Kontaktwiderstand). Es ist zu beachten, dass die Schichtdicke der Metallschicht unter dem Gesichtspunkt der Gleichmäßigkeit und Bedeckungseigenschaft der Schicht vorzugsweise 50 nm bis 300 nm beträgt.
  • Nach der Bildung der Metallschicht wird eine zweite Wärmebehandlung durchgeführt (Schritt S1006). Da es bei dieser Wärmebehandlung darum geht, überschüssigen Wasserstoff im Oxidhalbleiter zu reduzieren und jeder Schicht wie bei der Wärmebehandlung nach der Kanalschichtbildung Sauerstoff zuzuführen, wird diese Wärmebehandlung vorzugsweise unter einer Atmosphäre durchgeführt, die Sauerstoff mit einer Sauerstoffkonzentration gleich oder höher als die Luftsauerstoffkonzentration enthält. Auch die Wärmebehandlungstemperatur von 300 °C bis 350 °C ist zu bevorzugen.
  • Ein Grund für einen Wert gleich oder über 300 °C ist, dass Wasserstoff dann, wenn die Temperatur niedriger als 300 °C ist, nicht ausreichend aus der Oxidhalbleiterschicht abgegeben wird und dass die Oxidhalbleiterschicht nicht ausreichend mit Sauerstoff versorgt wird. Ein Grund für gleich oder höher als 350 °C ist, dass eine Metalldiffusion von der Source-Elektrode 8 und der Drainelektrode 9 zur Kanalschicht 7 signifikant wird und die Eigenschaften beeinflusst.
  • Genauer gesagt, es wird eine durch Laminieren einer AlNiNd-Schicht auf eine AINiNdN-Schicht erhaltene Laminatschicht durch ein bekanntes Sputterverfahren mit einem Ar-Gas oder einem Kr-Gas gebildet.
  • Die Sputterbedingung ist ein Gleichstrom-Magnetron-Sputterverfahren, wobei ein AINiNd-Legierungstarget verwendet wird und die AINiNdN-Schicht mit einer Dicke von etwa 50 nm als Unterschicht bei einer Leistungsdichte von 3 W/cm2, einer Ar-Gasflussmenge von 40 sccm und einer N2-Gasflussmenge von 20 sccm gebildet wird.
  • Als nächstes wird das gleiche Targetmaterial verwendet, und die AlNiNd-Schicht mit einer Dicke von etwa 200 nm wird unter der Bedingung einer Leistungsdichte von 3 W/cm2 und einer Ar-Gasströmungsmenge von 40 sccm als Oberschicht ausgebildet und anschließend eine Laminatschicht mit einer Dicke von 250 nm erhalten.
  • Anschließend wird ein Resistmaterial auf die Laminatschicht aufgebracht und im dritten photolithografischen Prozess ein Photoresistmuster gebildet. Anschließend wird die Laminatschicht der AlNiNd-Schicht und der AINiNdN- Schicht mit einer bekannten Flüssigkeit, die eine bekannte Phosphorsäure, z.B. PAN, enthält, gemeinsam geätzt und das Photoresistmuster entfernt. Wie in 6 dargestellt, werden die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und der Sourceanschluss 12 gebildet.
  • Anschließend wird die Wärmebehandlung für 1 Stunde bei 350 °C in Luft durchgeführt. Dabei wird jeder Schicht, einschließlich der Kanalschicht Sauerstoff, aus der Atmosphäre zugeführt, und die unkombinierten Bindungen jeder Schicht durch Sauerstoff werden beendet.
  • Es ist zu beachten, dass, obwohl ein Beispiel für die Verwendung des Mischgases aus einem Ar-Gas und einem N2-Gas zur Bildung der AlNiNdN-Schicht als Sputtergas oben beschrieben ist, ein Kr-Gas anstelle eines Ar-Gases auch verwendet werden kann. Auch in dem Fall, in dem N zu einer Al-Schicht hinzugefügt wird, ist das Gas, das beim Sputtern hinzugefügt wird, nicht auf N2-Gas beschränkt, und ein Gas, das N enthält, zum Beispiel NH3, kann N zu der Al-Schicht hinzufügen. Es kann auch eine AlNiN-Legierung mit vorab appliziertem N-Zusatz zu einem Sputtertarget verwendet werden.
  • In diesem Fall ist es nicht unbedingt erforderlich, ein Mischgas zu verwenden, das durch Zugabe von N2 oder N enthaltenden Gases zu Ar-Gas oder Kr-Gas als Sputtergas erhalten wird, und es ist möglich, dass Ar-Gas oder Kr-Gas selbst N zu einer Al-Schicht hinzufügt. Anschließend wird in dem in 7 dargestellten Verfahren die isolierende Zwischenschicht 13 als Passivierungsschicht gebildet, um die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und den Sourceanschluss 12 abzudecken (Schritt S1007).
  • Die isolierende Zwischenschicht 13 beinhaltet eine Laminatschicht aus einer Unterschicht und einer Oberschicht, und nach der Bildung der Unterschicht erfolgt die dritte Wärmebehandlung (Schritt S1008). Diese Wärmebehandlung wird mit Objekten durchgeführt, die überschüssigen Wasserstoff im Oxidhalbleiter reduzieren und jede Schicht aus der Atmosphäre und der unteren Schicht mit Sauerstoff versorgen. Um eine ausreichende Sauerstoffzufuhr zu gewährleisten, ist es vorzuziehen, eine Wärmebehandlung unter einer Atmosphäre durchzuführen, die Sauerstoff mit einer Sauerstoffkonzentration gleich oder höher als die Luftsauerstoffkonzentration enthält, und eine Wärmebehandlung bei Temperaturen von 200 °C bis 350 °C durchzuführen. Ein Grund dafür, dass die Temperatur gleich oder niedriger als 350 °C sein soll, ist, dass die Menge der Metalldiffusion von der Source-Elektrode 8 und der Drainelektrode 9 zur Kanalschicht 7 signifikant wird und die Eigenschaften beeinflusst, wenn die Temperatur höher als 350 °C ist.
  • Nach der Wärmebehandlung ist die obere Schicht gebildet. Dabei beträgt die Dicke der gesamten isolierenden Zwischenschicht 13, die in Abhängigkeit von der Dielektrizitätskonstante des Materials, das die Laminatschicht bildet, und der Betriebsspannung des Dünnschichttransistors (Einschaltspannung) variiert, vorzugsweise 150 nm bis 500 nm.
  • Genauer gesagt, es wird ein CVD-Verfahren verwendet. Zunächst wird bei einer Substraterwärmung auf etwa 200 °C ein Mischgas aus SiH4 und N2O verwendet, und unter der Bedingung, dass das Verhältnis von N2O zu SiH4 150 (N2O/SiH4 = 150) beträgt, wird eine SiO-Schicht mit einer Dicke von 200 nm gebildet. Anschließend erfolgt die Wärmebehandlung durch Aufrechterhaltung einer Temperatur von 280 °C für 60 Minuten in einer Luftatmosphäre.
  • Als nächstes wird ein CVD-Verfahren verwendet, und unter einer Substraterwärmung auf etwa 160 °C wird ein Mischgas aus SiH4, NH4, N2 und H2 verwendet und unter der Bedingung, dass das Verhältnis von NH4 zu SiH4 0,7 beträgt (NH4/SiH4 = 0,7), wird eine obere SiN-Schicht mit einer Dicke von 150 nm gebildet.
  • Anschließend wird ein Resistmaterial auf die isolierende Zwischenschicht 13 aufgebracht und das Photoresistmuster in einem vierten photolithografischen Prozess gebildet. Dann werden durch bekanntes Trockenätzen mit einem fluorhaltigen Gas mit dem Photoresistmuster als Maske das Pixel-Drain-Kontaktloch 14, das zumindest eine Oberfläche der Drainelektrode 9 erreicht, das Gate-Anschlussbereich-Kontaktloch 15, das eine Oberfläche des Gate-Anschlusses 4 erreicht, und das Sourceanschlussbereich-Kontaktloch 16, das eine Oberfläche des Sourceanschlusses 12 erreicht, gleichzeitig gebildet. Anschließend werden durch Eliminierung des Photoresistmusters, wie in 8 dargestellt, das Pixel-Drain-Kontaktloch 14, das Gate-Anschlussbereich-Kontaktloch 15 und das Sourceanschlussbereich-Kontaktloch 16 erhalten.
  • Es ist zu beachten, dass, obwohl die vorliegende erste Ausführungsform ein Beispiel für die Verwendung eines CVD-Verfahrens als Herstellungsverfahren der SiO-Schicht und der SiN-Schicht gezeigt hat, auch ein Sputterverfahren oder ein Ionenplattierungsverfahren verwendet werden können.
  • Anschließend wird auf der isolierenden Zwischenschicht 13 eine transparente leitfähige Schicht gebildet, die in das Pixel-Drain-Kontaktloch 14, das Gate-Anschlussbereich-Kontaktloch 15 und das Sourceanschlussbereich-Kontaktloch 16 eingebettet wird. Die transparente leitfähige Schicht wird durch einen fünften photolithografischen Prozess strukturiert, wie in 3 dargestellt, durch Bildung der transmissiven Pixelelektrode 17, die über das Pixel-Drain-Kontaktloch 14 mit der unteren Drainelektrode 9 verbunden ist, und durch Bildung des Gate-Anschlussfeldes 18 und des Source-Anschlussfeldes 19, die über das Gate-Anschlussbereich-Kontaktloch 15 bzw. das Source-Anschlussbereich-Kontaktloch 16 mit dem Gate-Anschluss 12 verbunden sind, wird das TFT-Substrat 200 vervollständigt (Schritt S1009).
  • Es ist zu beachten, dass die vierte Wärmebehandlung mit dem fertigen TFT-Substrat 200 bei einer Temperatur von 200 bis 350 °C und unter einer Atmosphäre, die Sauerstoff mit einer Sauerstoffkonzentration gleich oder höher als die Luftsauerstoffkonzentration enthält, durchgeführt wird (Schritt S1010). Dadurch, dass bewirkt wird, dass Wasserstoff im gesamten TFT-Substrat diffundiert und von der Gateelektrode 3 okkludiert oder nach außen von dem Substrat abgeleitet wird, können die Wasserstoffkonzentration im gesamten TFT-Substrat reduziert und die TFT-Eigenschaften verbessert und stabilisiert werden.
  • Da jeder Schicht durch die erste bis dritte Wärmebehandlung ausreichend Sauerstoff zugeführt wird, werden die ungebundenen (offenen) Bindungen jeder Schicht durch Sauerstoff beseitigt. Daher ist die Menge an diffundiertem Wasserstoff, die durch die ungebundene Bindung jeder Schicht aufgefangen wird, bei der vierten Wärmebehandlung gering. Dadurch kann die Wasserstoffkonzentration im gesamten TFT-Substrat effektiv reduziert werden.
  • Es ist zu beachten, dass ein Grund für die Wärmebehandlungstemperatur gleich oder höher als 200 °C ist, dass bei Temperaturen niedriger als 200 °C die Diffusion von Wasserstoff im TFT-Substrat abnimmt und die Wasserstoffkonzentration im TFT-Substrat nicht ausreichend reduziert werden kann. Ein Grund für eine Temperatur gleich oder niedriger als 350 °C ist, dass oberhalb 350 °C die Metalldiffusion von der Source-Elektrode 8 und der Drainelektrode 9 zur Kanalschicht 7 signifikant wird und die Eigenschaften beeinflusst.
  • Genauer gesagt, nach einer IZO-Schicht, die durch Mischen von Indiumoxid (In2O3) und Zinkoxid (ZnO) als transparente leitfähige Schicht mit einer Dicke von 100 nm durch das bekannte Sputterverfahren unter Verwendung eines Ar-Gases erhalten wird, wird ein Resistmaterial auf die IZO-Schicht aufgebracht und in einem fünften photolithografischen Verfahren ein Photoresistmuster gebildet. Anschließend wird die IZO-Schicht durch Ätzen mit dem Photoresistmuster als Maske strukturiert. Zum Ätzen der IZO- Schicht kann das Nassätzen mit einer oxalsäurehaltigen Lösung verwendet werden. Durch Eliminierung des Photoresistmusters erhält man dann das TFT-Substrat 200, auf dem die transmissive Pixelelektrode 17, das Gate-Anschlussfeld 18 und das Sourceanschlussfeld 19 gebildet sind.
  • Anschließend wird das TFT-Substrat 200 für 60 Minuten bei ca. 230 °C in der Luft gehalten und eine Wärmebehandlung durchgeführt und das TFT-Substrat ist vervollständigt.
  • Als nächstes werden die Auswirkungen der vierten, zuletzt durchzuführenden Wärmebehandlung (Temperbehandlung) mit Bezug auf 10 bis 12 beschrieben. 10 bis 12 zeigen Diagramme, die jeweils eine Kennlinie eines Drainstroms (Id) in Bezug auf eine Gatespannung (Vg) eines Dünnschichttransistors (Id-Vg-Kennlinie) bei einer Drain-Source-Spannung (Vds) von 0,1 V, 1 Vbzw. 10 Vdarstellen, wenn die Wärmebehandlungstemperatur in einem Bereich von 200 bis 350 °C variiert wird.
  • Das heißt, 10 zeigt in einem Fall, in dem Vds gleich 0,1 V ist, die Id-Vg-Kennlinie in einem Fall vor der Temperbehandlung und in einem Fall, in dem die Temperbehandlung bei 200 °C, 230 °C, 250 °C, 280 °C, 300 °C und 350 °C durchgeführt worden ist. 11 zeigt in einem Fall, in dem Vds gleich 1 V ist, die Id-Vg-Kennlinie in einem Fall vor der Temperbehandlung und in einem Fall, in dem die Temperbehandlung bei 200 °C, 230 °C, 250 °C, 280 °C, 300 °C und 350 °C durchgeführt worden ist. 12 zeigt in einem Fall, in dem Vds gleich 10 V ist, die Id-Vg-Kennlinie in einem Fall vor der Temperbehandlung und in einem Fall, in dem die Temperbehandlung bei 200 °C, 230 °C, 250 °C, 280 °C, 300 °C und 350 °C durchgeführt worden ist.
  • Gemeinsam ist 10 bis 12, dass die Schwellenspannung kleiner als -10 V ist, wenn keine Temperbehandlung durchgeführt wird, und dass der Dünnschichttransistor bei praktikablen Spannungen nicht abgeschaltet werden kann. 10 bis 12 zeigen auch, dass mit steigender Tempertemperatur die Schwellenspannung auf die Plusseite verschoben wird und bei einer Tempertemperatur von 350 °C die Schwellenspannung einen Wert von mehreren V bis weniger als 10 V aufweist. Es ist zu beachten, dass durch die Einstellung der Tempertemperatur auf 230 bis 300 °C ein Dünnschichttransistor mit ausgezeichneter Abschaltcharakteristik erzielt werden kann.
  • Als nächstes wird unter Bezug auf 13 und 14 ein mittels Sekundärionenmassenspektrometrie (SIMS) gewonnenes Messergebnis der Tiefenrichtungsverteilung von Wasserstoff (Wasserstoffprofil) im TFT-Bereich des TFT-Substrats 200 beschrieben, das mit dem oben beschriebenen Herstellungsverfahren hergestellt wird..
  • 13 ist ein allgemeines Diagramm, das ein Wasserstoffprofil in einem zentralen Bereich der Gateelektrode 3 im TFT-Bereich darstellt, d.h. in dem Bereich, der durch einen Pfeil D in 3 gekennzeichnet ist, während 14 ein Diagramm eines Wasserstoffprofils in der Kanalschicht 7 und einer dazu benachbarten Schicht ist.
  • Das in 13 dargestellte Wasserstoffprofil gibt die Tiefenrichtungsverteilung von Wasserstoff in der isolierenden Zwischenschicht 13, der Kanalschicht 7 und der Gate-Isolierschicht 6 an; da die isolierende Zwischenschicht 13 und die Gate-Isolierschicht 6 jeweils zweilagige Laminatschichten enthalten, werden einzelne Schichten zur besseren Darstellung auch separat dargestellt.
  • Das heißt, die isolierende Zwischenschicht 13 wird in die obere SiN-Schicht als obere Schicht der isolierenden Zwischenschicht 132 und die untere SiO-Schicht als untere Schicht der isolierenden Zwischenschicht 131 unterteilt, während die Gate-Isolierschicht 6 in die obere SiO-Schicht als obere Schicht 62 der Gate-Isolierschicht und die untere SiN-Schicht als untere Gate-Isolierschicht 61 unterteilt wird.
  • Zusätzlich zeigt 14 das Wasserstoffprofil eines Teils der unteren isolierenden Zwischenschicht 131, der gesamten Kanalschicht 7 und eines Teils der oberen Gate-Isolierschicht 62. In 13 und 14 zeigt eine gestrichelte Linie das Wasserstoffprofil vor der vierten Wärmebehandlung und eine durchgezogene Linie das Wasserstoffprofil nach der vierten Wärmebehandlung.
  • 13 und 14 zeigen, dass Wasserstoff in der isolierenden Zwischenschicht 13, der Kanalschicht 7 und der Gate-Isolierschicht 6 durch die vierte Wärmebehandlung reduziert wird.
  • Aus 13 und 14 ist auch die niedrigste Wasserstoffkonzentration in der Kanalschicht 7 (Oxidhalbleiter) nach der vierten Wärmebehandlung 2,0 × 1020 Atome/cm3 und die niedrigste Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 mit 2,3 × 1021 Atomen/cm3 zu ersehen.
  • 15 zeigt hier einen Zusammenhang zwischen der Trägerdichte (Stück/cm3) in der Kanalschicht 7 und der TFT-Schwellenspannung (V). Wie in 15 dargestellt, ist es notwendig, die Trägerdichte gleich oder kleiner als 1 × 1016 Stück/cm3 zu machen, um die Schwellenspannung in einem Bereich von -10 bis 0 V liegen zu lassen, was ein praktikabler Wert für einen TFT ist. Es besteht ein Zusammenhang zwischen der Wasserstoffkonzentration in der Kanalschicht und der Trägerdichte, und wenn die Wasserstoffkonzentration in der Kanalschicht gleich oder kleiner als 3 × 1020 Atome/cm3 ist, beträgt die Trägerdichte 1 × 1016 Stück/cm3. Es ist zu beachten, dass bei einer zu geringen Trägerdichte das Einschalten auch bei angelegter Gatespannung nicht möglich ist und die Trägerdichte daher höher als 1 × 1011 Stück/cm3 sein muss.
  • Zusätzlich kann die Trägerdichte durch Hall-Effekt-Messung und durch Messung der Trägerdichte durch Hall-Effekt-Messung von TEG (Testelementgruppe), die unter den gleichen Bedingungen wie für das tatsächliche TFT-Substrat erzeugt wird, gemessen werden, wobei durch die Messung der TFT-Schwellenspannung im tatsächlichen TFT-Substrat die Korrelation zwischen der Trägerdichte und der Schwellenspannung, wie in 15 dargestellt, erhalten wird.
  • Wie oben beschrieben, erfüllt im TFT-Substrat 200 der vorliegenden Ausführungsform die Wasserstoffkonzentration in der Kanalschicht 7 (Oxidhalbleiter) diese Bedingung, so dass die Trägerdichte gleich oder kleiner als 1 × 1016 Stück/cm3 ist. Es ist zu beachten, dass in einem Fall, in dem die Wasserstoffkonzentration zu niedrig ist, Wasserstoff, der die ungebundene Bindung im Oxidhalbleiter beendet, unzureichend ist und somit die Trägerdichte zunimmt. Daher muss die Wasserstoffkonzentration im Oxidhalbleiter gleich oder größer als 1 × 1016 Atome/cm3 sein.
  • 16 zeigt hier die Kennlinie des Drainstroms (Id) in Bezug auf die Gatespannung (Vg) des Dünnschichttransistors (Id-Vg-Kennlinie), die der Kennlinie bei einer 230 °C-Temperbehandlung unter den in 11 dargestellten Id-Vg-Kennlinien entspricht. Wie in 16 dargestellt, ist die TFT-Schwellenspannung gleich oder größer als -10 V, was bedeutet, dass 16 ein gutes Ausschaltverhalten zeigt.
  • 17 zeigt die Id-Vg-Kennlinie des Dünnschichttransistors, bei dem die dritte Wärmebehandlung fortgelassen worden ist. Die Wasserstoffkonzentration in der Kanalschicht dieses Dünnschichttransistors ist höher als 3 × 1020 Atome/cm3 (d.h. die Trägerdichte ist höher als 1 × 1016 Stück/cm3). In diesem Fall ist die Schwellenspannung kleiner als -10 V, der Dünnschichttransistor kann bei praktikablen Spannungen nicht abgeschaltet werden, und es gibt ein Problem in der Aus-Kennlinie. Es ist zu beachten, dass die Kennlinien gemäß 16 und 17 mit der auf 1 V eingestellten Drain-Source-Spannung gemessen worden sind.
  • Wie oben beschrieben, kann die TFT-Schwellenspannung durch Einstellen der Wasserstoffkonzentration in der Kanalschicht 7 im Bereich von 1 × 1016 Atome/cm3 bis 3 × 1020 Atome/cm3 eine praktikable Spannung sein.
  • Da die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 des TFT-Substrats 200 der vorliegenden Ausführungsform gleich oder kleiner als 3 × 1021 Atome/cm3 ist, wird die Wasserstoffdiffusion bei Verwendung des TFT-Substrats 200 gehemmt und eine gute Zuverlässigkeit des TFT-Betriebs erreicht. Die Gründe hierfür werden anhand der 18 bis 21 beschrieben, die die Ergebnisse der Zuverlässigkeitsbewertung des TFT veranschaulichen.
  • 18 zeigt die Id-Vg-Kennlinie nach der Durchführung eines PBTS-Tests (Positive Bias Temperature Stress) zum kontinuierlichen Anlegen einer Gatespannung von +30 V über einen vorgegebenen Zeitraum bei Raumtemperatur an ein TFT-Substrat, bei dem die von SIMS ermittelte Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 gleich oder kleiner als 3 × 1021 Atome/cm3 ist. Hier werden die Id-Vg-Kennlinien dargestellt, wenn +30 V nicht mit der Testzeit von 0 Sekunden (s) angelegt wird, wenn +30 V für 30 Sekunden angelegt wird, wenn +30 V für 100 Sekunden angelegt wird, wenn +30 V für 300 Sekunden angelegt wird, wenn +30 V für 1000 Sekunden angelegt wird und wenn +30 V für 3000 Sekunden angelegt wird. Wie in 18 dargestellt, ist die Verschiebung der Schwellenspannung gleich oder kleiner als 1 V zwischen dem Fall von 0 Sekunden und dem Fall von 3000 Sekunden.
  • Auch 19 zeigt die Id-Vg-Kennlinie nach Durchführung eines LNBTS-Tests (Light Negative Bias Temperature Stress) zum kontinuierlichen Anlegen einer Gatespannung von 30 V (Source-Drain-Spannung ist 0 V) über einen vorgegebenen Zeitraum bei Raumtemperatur an ein TFT-Substrat, bei dem eine Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 von SIMS gleich oder kleiner als 3 × 1021 Atome/cm3 ist. Die Testzeit ist die gleiche wie in 18. Wie in 19 dargestellt, ist die Verschiebung der Schwellenspannung gleich oder kleiner als 1 V zwischen dem Fall von 0 Sekunden und dem Fall von 3000 Sekunden.
  • 20 zeigt die Id-Vg-Kennlinie nach dem PBTS-Test unter der gleichen Bedingung wie in 18 auf einem TFT-Substrat, wobei die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 durch SIMS einen Wert von 5 × 1021 Atomen/cm3 besitzt. Wie in 20 dargestellt, beträgt die Verschiebung der Schwellenspannung ca. 3,5 V zwischen dem Fall von 0 Sekunden und dem Fall von 3000 Sekunden.
  • 21 zeigt auch die Id-Vg-Kennlinie nach dem LNBTS-Test unter der gleichen Bedingung wie in 19 auf einem TFT-Substrat, bei dem die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 durch SIMS einen Wert von 5 × 1021 Atomen/cm3 besitzt. Wie in 21 dargestellt, beträgt die Verschiebung der Schwellenspannung etwa 1,5 V zwischen dem Fall von 0 Sekunden und dem Fall von 3000 Sekunden.
  • Wie oben beschrieben, wird gezeigt, dass durch die Einstellung der Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 auf einen Wert von gleich oder weniger als 3 × 1021 Atome/cm3 die Verschiebung der Schwellenspannung sowohl im PBTS-Test als auch im LNBTS-Test gering ist und eine gute Zuverlässigkeit über den TFT-Betrieb erreicht wird.
  • Wie oben beschrieben, ist im TFT-Substrat 200 der ersten Ausführungsform die Wasserstoffkonzentration in der Kanalschicht 7 gleich oder kleiner als 3 × 1020 Atome/cm3 , und damit ist die TFT-Schwellenspannung eine praktikable Spannung.
  • Da die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 gleich oder kleiner als 3 × 1021 Atome/cm3 ist, wird eine gute Zuverlässigkeit für den TFT-Betrieb erreicht, weil die Gateelektrode 3 die durch Laminieren der AINiNdN-Schicht auf die AINiNdN-Schicht erhaltene Laminatschicht enthält, wobei die AINiNdN-Schicht, die eine Oberschicht ist, eine Wasserstoffokklusionsfähigkeit hat, Wasserstoff in einem Bereich von 2.5 × 1020 Atome/cm3 bis 2 × 1022 Atome/cm3 zu enthalten; somit nimmt die Gateelektrode 3 Wasserstoff, der diffundiert ist aus der unteren Gate-Isolierschicht 61 auf der Gateelektrode 3 und der weiteren oberen Schicht, der Kanalschicht 7 bei einer Wärmebehandlung im Herstellungsprozess auf und hält ihn zurück.
  • Auch bewegt sich der in der Gateelektrode 3 zurückgehaltene Wasserstoff nicht mehr, und es wird verhindert, dass die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 und der Kanalschicht 7 ansteigt. Es ist zu beachten, dass in einem Fall, in dem die Wasserstoffokklusionsfähigkeit kleiner als 2,5 × 1020 Atome/cm3 ist, der ausreichende Wasserstoffreduktionseffekt nicht erreicht wird. Auch in einem Fall, in dem die Wasserstoffokklusionsfähigkeit höher als 2 × 1022 Atome/cm3 ist, steigt der Konzentrationsgradient mit anderen Schichten, so dass Wasserstoff aus der Gateelektrode in viele Schichten abfließt.
  • Da auch Wasserstoff, der während des TFT-Betriebs diffundiert, von der Gateelektrode 3 okkludiert wird, ist es auch möglich, ein Ansteigen der Wasserstoffkonzentration in der Kanalschicht 7 im TFT-Betrieb zu verhindern, Eigenschaftsschwankungen zu verhindern und ein TFT mit hoher Zuverlässigkeit zu erhalten.
  • Abwandlung
  • Das TFT-Substrat 200 der oben beschriebenen ersten Ausführungsform enthält den Back-Channel-Ätztyp Pixel-TFT 201; das TFT-Substrat 200 kann jedoch auch eine Struktur haben, die einen Etching Stopper Typ TFT enthält, bei dem eine Ätzstopperschicht aus einer Siliciumoxidschicht zwischen einer Kanalschicht und einer isolierenden Zwischenschicht ausgebildet ist.
  • 22 zeigt im Querschnitt den Aufbau eines TFT-Substrats 200 mit einem Etching Stopper Typ Pixel TFT 201A. Es ist zu beachten, dass in 22 die gleiche Konfiguration wie in 3 beschrieben mit den gleichen Symbolen gekennzeichnet ist und eine wiederholende Beschreibung fortgelassen ist.
  • Beim Pixel-TFT 201A ist auf der Gate-Isolierschicht 6 eine isolierende Schutzschicht 21 mit einer Siliciumoxidschicht von 10 nm bis 300 nm, auf der Kanalschicht 7 die isolierende Schutzschicht 21 und auf der Kanalschicht 7 die isolierende Schutzschicht 21 als Ätzstopper angeordnet und schützt die Kanalschicht 7 vor dem Ätzen.
  • Zusätzlich sind die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und der Sourceanschluss 12 auf der isolierenden Schutzschicht 21 angeordnet. Die Source-Elektrode 8 und die Drainelektrode 9 sind über Kontaktlöcher 31 bzw. 32 mit der Kanalschicht 7 verbunden, die durch die isolierende Schutzschicht 21 zur Kanalschicht 7 führen.
  • Zusätzlich ist die isolierende Zwischenschicht 13 ausgebildet, um die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und den Sourceanschluss 12, einschließlich der isolierenden Schutzschicht 21 abzudecken.
  • Der Pixelbereich hat eine Konfiguration, bei der die transmissive Pixelelektrode 17 aus einer transparenten leitfähigen Schicht auf der isolierenden Zwischenschicht 13 gebildet wird, und die transmissive Pixelelektrode 17 über das Pixel-Drain-Kontaktloch 14, das durch die isolierende Zwischenschicht 13 zur Drainelektrode 9 führt, mit der Drainelektrode 9 verbunden ist. Es ist zu beachten, dass beim Betrieb des Pixel-TFT 201 der Kanalbereich 10 innerhalb der Kanalschicht 7 zwischen der Source-Elektrode 8 und der Drainelektrode 9 gebildet ist und die isolierende Schutzschicht 21 den Kanalbereich 10 abdeckt.
  • Auch der Sourceanschluss-Bereich hat eine Struktur, in der das Sourceanschlussfeld 19 mit dem Sourceanschluss 12 verbunden ist, und zwar über das Sourceanschlussbereich-Kontaktloch 16, das die isolierende Zwischenschicht 13 durchläuft und den Sourceanschluss 12 erreicht.
  • Auch der Gate-Anschlussbereich hat eine Konfiguration, bei der das Gate-Anschlussfeld 18 über das Gate-Anschlussbereich-Kontaktloch 15, das die isolierende Zwischenschicht 13, die isolierende Schutzschicht 21 und die Gate-Isolierschicht 6 durchläuft und den Gate-Anschluss 4 erreicht.
  • Da also im Pixel-TFT 201A der Kanalbereich 10 mit der isolierenden Schutzschicht 21 abgedeckt ist, kann der Kanalbereich 10 zum Zeitpunkt der Bildung der Source-Elektrode 8 und der Drainelektrode 9 vor einem Ätzen geschützt werden.
  • Es ist zu beachten, dass die isolierende Schutzschicht 21 z.B. durch Bildung der SiO-Schicht mit einer Dicke von 100 nm unter einer Substraterwärmung von ca. 200 °C, unter Verwendung eines Mischgases aus SiH4 und N2O und unter der Bedingung, dass das Verhältnis von N2O zu SiH4 75 (N2O/ SiH4 = 75) beträgt, erreicht werden kann.
  • Es ist zu beachten, dass bei der Bildung der isolierenden Schutzschicht 21 ein photolithografischer Prozess erforderlich ist, um die Kontaktlöcher 31 und 32 zu bilden, die die Source-Elektrode 8 bzw. die Drainelektrode 9 mit der Kanalschicht 7 verbinden, was einen photolithografischen Prozesses mehr gegenüber einem Fall benötigt, in dem der Back-Channel-Ätztyp Pixel-TFT 201 verwendet wird.
  • 22 zeigt auch die Struktur, in der die isolierende Schutzschicht 21 die ganze Fläche des Substrats 1 bedeckt, aber eine Struktur, in der die isolierende Schutzschicht 21 so ausgebildet ist, dass sie innerhalb eines Bereiches der Kanalschicht 7 in der Draufsicht auf die Kanalschicht 7 verbleibt, kann auch benutzt werden. In diesem Fall wird gleichfalls ein photolithografischer Prozess mehr benötigt.
  • Zweite Ausführungsform
  • Konfiguration des gesamten TFT-Substrates
  • 23 ist eine Draufsicht, die schematisch die Konfiguration eines TFT-Substrats einer zweiten Ausführungsform gemäß der vorliegenden Erfindung beschreibt. Es sei darauf hingewiesen, dass die gleiche Konfiguration wie im TFT-Substrat mit Bezug auf 1 mit den gleichen Bezugsziffern gekennzeichnet ist und eine erneute Beschreibung weggelassen ist.
  • Ein in 23 dargestelltes TFT-Substrat 300 ist ein TFT-Array-Substrat, auf dem Pixel-TFTs 301 in einer Matrix angeordnet sind.
  • In 23 ist ein Teil der Pixel 304 vergrößert dargestellt, und zumindest ein Pixel-TFT 301 ist im Pixel 304 angeordnet. Das Pixel-TFT 301 befindet sich in der Nähe eines Zwischenstücks einer Sourceleitung 101 und einer Gateleitung 103, eine Gateelektrode des Pixel-TFT 301 ist mit der Gateleitung 103 verbunden, eine Source-Elektrode eines Pixel-TFT 301 ist mit der Sourceleitung 101 verbunden, und eine Drainelektrode des Pixel-TFT 301 ist mit einer transmissiven Pixelelektrode 17 verbunden.
  • Zusätzlich ist eine Hilfskapazität 209 an die transmissive Pixelelektrode 17 angeschlossen, und eine parallel zu jeder der mehreren Gateleitungen 103 ausgebildete Hilfskapazitätsleitung 105 dient auch als Hilfskapazität-Elektrode.
  • Die Gateleitungen 103 und die Hilfskapazitätsleitungen 105 sind abwechselnd angeordnet, die Hilfskapazitätsleitungen 105 und die Sourceleitungen 101 sind rechtwinklig zueinander, einander kreuzend angeordnet.
  • Der Pixel-TFT 301 ist ein sogenannter Dual-Gate Dünnschichttransistor und hat eine andere Steuerelektrode als die Gateelektrode, und die Steuerelektrode ist an die Hilfskapazitätsleitung 105 angeschlossen.
  • Konfiguration des Pixels auf TFT-Substrat
  • Als nächstes wird in Bezug auf 24 und 25 die Konfiguration des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung, genauer gesagt des Dual-Gate-Dünnschichttransistor Substrats, beschrieben. Es ist zu beachten, dass sich die vorliegende Erfindung zwar auf ein TFT-Substrat bezieht, aber insbesondere die vorliegende Erfindung eine Eigenschaft in der Konfiguration von Pixeln hat, so dass im Folgenden die Konfiguration von Pixeln beschrieben wird.
  • 24 ist eine Draufsicht, die die flächenmäßige Konfiguration des in 23 dargestellten Pixels 304 veranschaulicht, während 25 eine Querschnittsansicht ist, die die Teilquerschnittskonfiguration entlang der Linie A-A in 24, (Teilquerschnitt eines TFT-Bereichs, eines Pixel- Bereichs und eines Hilfskapazität- Bereichs), die Teilquerschnittskonfiguration entlang der Linie B-B (Teilquerschnitt eines Gate-Anschluss-Bereichs) und die Teilquerschnittskonfiguration entlang der Linie C-C (Teilquerschnitt eines Sourceanschluss-Bereichs) veranschaulicht. Es ist zu beachten, dass die gleiche Konfiguration wie im Pixel 204 mit Bezug auf 2 und 3 mit den gleichen Bezugsziffern gekennzeichnet ist und eine erneute Beschreibung entfällt.
  • Wie in 24 dargestellt, ist auf einer Gateelektrode 3 eine Kanalschicht 7 aus einem Oxidhalbleiter ausgebildet, und eine Source-Elektrode 8 und eine Drainelektrode 9 sind voneinander beabstandet mit der Kanalschicht 7 verbunden. Zusätzlich ist über der Kanalschicht 7 eine Steuerelektrode 25 mit einer Größe ausgebildet, die sich in der Draufsicht nicht über die Kanalschicht 7 hinaus erstreckt.
  • Die Steuerelektrode 25 ist mit einer transparenten Leitung 26 einschließlich einer transparenten leitfähigen Schicht abgedeckt, und die transparente Leitung 26 ist über ein Hilfskapazität-Elektrodenkontaktloch 27 mit der Hilfskapazitätsleitung 105 eines anderen, an das Pixel 304 in Y-Richtung angrenzenden Pixels elektrisch verbunden.
  • In einem Pixelbereich hat die Hilfskapazitätsleitung 105 zwei in Y-Richtung verlaufende Abzweigleitungen 115. Die Abzweigleitungen 115 sind in einem Bereich entsprechend zwei Umfangsbereichen auf einer Sourceleitung 101-Seite des Pixelbereichs ausgebildet und so angeordnet, dass die Hilfskapazitätsleitung 105 und die Abzweigleitungen 115 in Draufsicht eine quadratische U-Form bilden. Zusätzlich ist an der Hilfskapazitätsleitung 105 ein Anschlussfeld 125 ausgebildet, das sich in entgegengesetzter Richtung zu einer Erstreckungsrichtung der beiden Abzweigleitungen 115 erstreckt.
  • Das Anschlussfeld 125 ist so ausgebildet, dass es nahe der Gateelektrode 3 eines anderen Pixels benachbart zum Pixel 304 in Y-Richtung angeordnet ist, und das Anschlussfeld 125 hat eine Konfiguration, in der die transparente Leitung 26, die die Steuerelektrode 25 des anderen benachbarten Pixels bedeckt, durch das Hilfskapazität-Elektrodenkontaktloch 27 mit dem Anschlussfeld 125 verbunden ist.
  • Die Steuerelektrode 25 ist eine Gateelektrode des Doppelgates und wird der Einfachheit halber in dieser Anwendung als Steuerelektrode bezeichnet. Das Doppelgate ist eine Konfiguration, bei der Gateelektroden oberhalb und unterhalb der Kanalschicht ausgebildet sind, um die Schwellenspannung auf einen gewünschten Wert einzustellen; die unterhalb der Kanalschicht ausgebildete Gateelektrode (erste Gateelektrode) liegt auf dem gleichen Potential wie die Gateleitung, und die oberhalb der Kanalschicht ausgebildete Gateelektrode (zweite Gateelektrode) liegt auf einem niedrigen Potential gleich oder kleiner als das Sourcepotential.
  • Auch in einem Fall, in dem die erste Gateelektrode und die zweite Gateelektrode auf unterschiedlichem Potential liegen, kann eine elektrische TFT-Kennlinie, wie z.B. die Schwellenspannung kontrolliert werden. Beispielsweise wird durch das Anlegen des Potentials der zweiten Gateelektrode am GND-Potential (Erdpotential) ein Effekt der elektrostatischen Abschirmung erzielt. Durch die elektrische Verbindung der ersten Gateelektrode und der zweiten Gateelektrode, um diese auf gleiches Potential zu bringen, kann auch eine Gatespannung von oben und unten an die zwischen der ersten Gateelektrode und der zweiten Gateelektrode angeordnete Kanalschicht angelegt werden.
  • Es ist zu beachten, dass, obwohl die Anwendung auf den Dual-Gate-Typ Dünnschichttransistor als ein Anwendungsbeispiel der vorliegenden Erfindung dargestellt wird, die Steuerelektrode 25 eine Metallschicht ist, die Wasserstoff okkludiert, wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung, in ähnlicher Weise wie die Gateelektrode 3, und damit eine Schicht, die Wasserstoff in einem Bereich von 2,5 × 1020 Atome/cm3 bis 2 × 1022 Atome/cm3 enthalten kann und somit zur weiteren Reduzierung der Wasserstoffkonzentration des gesamten TFT-Substrats beiträgt.
  • Als nächstes wird die Querschnittsstruktur des Pixels 304 mit Bezug auf 25 beschrieben. Wie im TFT-Bereich gemäß 25 dargestellt, ist in einem Formationsbereich des Pixel-TFT 301 die Kanalschicht 7 über eine Gate-Isolierschicht 6 der Gateelektrode 3 zugewandt angeordnet; auf der Kanalschicht 7 sind die Source-Elektrode 8 und die aus leitfähigen Schichten bestehende Drainelektrode 9 voneinander beabstandet angeordnet; und beim Betrieb des Pixel-TFT 301 wird innerhalb der Kanalschicht 7 ein Kanalbereich 10 zwischen der Source-Elektrode 8 und der Drainelektrode 9 gebildet
  • Auch die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11 und die Sourceleitung 101 des TFT-Bereichs und ein Sourceanschluss 12 des Sourceanschluss-Bereichs sind mit einer isolierenden Zwischenschicht 13 abgedeckt; und im Pixel-Teil ist die transmissive Pixelelektrode 17 aus einer transparenten leitfähigen Schicht auf der isolierenden Zwischenschicht 13 ausgebildet; und im TFT-Bereich ist die Steuerelektrode 25 mit einer Größe, die sich nicht über die Kanalschicht 7 von oben hinaus erstreckt, auf der isolierenden Zwischenschicht 13 gebildet. Zusätzlich ist die transparente Leitung 26 aus der gleichen transparenten leitfähigen Schicht wie die transmissive Pixelelektrode 17 so ausgebildet, dass sie die Steuerelektrode 25 abdeckt.
  • Auch der Hilfskapazitätsbereich hat eine Struktur, in der die transparente Leitung 26 mit dem Anschlussfeld 125 durch das Hilfskapazität-Elektrodenkontaktloch 27 verbunden ist, das die isolierende Zwischenschicht 13 und die Gate-Isolierschicht 6 durchläuft und das Anschlussfeld 125 erreicht.
  • Herstellungsverfahren
  • Als nächstes wird ein Herstellungsverfahren des TFT-Substrats der zweiten Ausführungsform gemäß der vorliegenden Erfindung anhand von 26 bis 30 beschrieben, die Teilquerschnitte sind und einen Herstellungsprozess sequentiell darstellen. Es ist zu beachten, dass die 26 bis 30 der in 25 dargestellten Querschnittsansicht entsprechen und 25 der Querschnittsansicht, die ein abschließendes Verfahren darstellt.
  • Darüber hinaus ist 31 ein Flussdiagramm, das das Verfahren zur Herstellung des TFT-Substrats der zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht, und im Folgenden wird unter Bezugnahme auf 26 bis 30 eine Beschreibung entlang des in dem Schritt S2001 bis Schritt S2011 gemäß 31 dargestellten Flussdiagramms vorgenommen. Es ist zu beachten, dass erneute Beschreibungen des Herstellungsverfahrens des TFT-Substrats der ersten Ausführungsform mit Bezug auf 4 bis 8 entfallen.
  • Zunächst wird ein Substrat 1, das ein transparentes, isolierendes Substrat, wie Glas ist, mit Reinigungsflüssigkeit oder reinem Wasser gereinigt wird, und eine Metallschicht, die Wasserstoff okkludiert, wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung, wird auf dem Substrat 1 gebildet, indem die Metallschicht durch einen ersten photolithografischen Prozess strukturiert wird, wie in 26 dargestellt, so dass die Gateelektrode 3, ein Gate-Anschluss 4, die Gateleitung 103 und die Hilfskapazitätsleitung 105 (einschließlich Anschlussfeld 125) auf dem Substrat 1 (Schritt S2001) gebildet werden.
  • Als Metallschicht, die Wasserstoff okkludiert, ist es vorzuziehen, ein Metall mit geringem elektrischen spezifischen Widerstand und eine Legierung, wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung zu verwenden. Darüber hinaus ist unter dem Gesichtspunkt der Verminderung des spezifischen elektrischen Widerstands eine Laminierungsstruktur bevorzugt, die erhalten wird durch Laminieren einer Al-Legierung, die Al als Hauptbestandteil enthält, mit Nickel (Ni) oder Neodym (Nd), und einer AlN-Legierung, die durch weitere Zugabe von Stickstoff (N) zu der obigen Legierung erhalten wird. Auch die Dicke der Metallschicht, die Wasserstoff okkludiert, beträgt unter dem Gesichtspunkt der Gleichmäßigkeit und Bedeckungseigenschaft vorzugsweise 50 nm bis 300 nm.
  • Genauer gesagt, eine Laminatschicht mit einer Dicke von 250 nm, die durch Laminieren einer AINiNdN-Schicht auf eine AlNiNd Schicht erhalten wird, wird durch ein bekanntes Sputterverfahren mit einem Ar-Gas oder einem Kr-Gas gebildet. Es ist zu beachten, dass spezifische Beispiele für die Entstehungsbedingungen der AlNiNd- Schicht und der AINiNdN- Schicht die gleichen sind wie bei der ersten Ausführungsform.
  • Anschließend wird ein Resistmaterial auf die Laminatschicht aufgetragen und in einem photolithografischen Prozess ein Photoresistmuster erzeugt.
  • Anschließend wird unter Verwendung dieses Photoresistmusters als Maske die Laminatschicht der AINiNdN-Schicht und der AlNiNd Schicht unter Verwendung der bekannten PAN geätzt und das Photoresistmuster, wie in 26 dargestellt, entfernt und die Gateelektrode 3, der Gate-Anschluss 4, die Gateleitung 103 und die Hilfskapazitätsleitung 105 (einschließlich Anschlussfeld 125) werden auf dem Substrat 1 gebildet.
  • Die hier gebildete AlNiNdN-Schicht ist eine Schicht, die Wasserstoffokklusionsfähigkeit besitzt und Wasserstoff aufnehmen kann, der von einer weiteren Oberschicht diffundiert ist, und die Wasserstoffokklusionsfähigkeit kann Wasserstoff in einem Bereich von 2,5 × 1020 Atomen/cm3 bis 2 × 1022 Atomen/cm3 enthalten. Um die AlNiNdN-Schicht mit einer solchen Wasserstoffokklusionsfähigkeit zu bilden, ist es vorzuziehen, eine Prozesstemperatur (Substrattemperatur) von ca. 100 °C einzustellen.
  • Anschließend wird mit dem in 27 dargestellten Verfahren die Gate-Isolierschicht 6 auf dem Substrat 1 gebildet. Die Gate-Isolierschicht 6 überdeckt die Gateelektrode 3, den Gate-Anschluss 4, die Gateleitung 103 und die Hilfskapazitätsleitung 105 (Schritt S2002). Die Gate-Isolierschicht 6 besitzt eine Laminatschicht, die durch Laminieren einer SiO-Schicht auf eine SiN-Schicht erhalten wird.
  • Die Dicke der gesamten Gate-Isolierschicht 6, die in Abhängigkeit von der Dielektrizitätskonstante des Materials, das die Laminatschicht bildet und einer Betriebsspannung des Dünnschichttransistors (On-State-Spannung) variiert, beträgt vorzugsweise 150 nm bis 500 nm. Die spezifischen Entstehungsbedingungen der Gate-Isolierschicht 6 sind die gleichen wie bei der ersten Ausführungsform.
  • Anschließend wird auf der Gate-Isolierschicht 6 eine Oxid-Halbleiterschicht als Material der Kanalschicht 7 gebildet, und die Oxid-Halbleiterschicht wird durch einen zweiten photolithografischen Prozess strukturiert, wie in 27 dargestellt, so dass die Kanalschicht 7 über der Gateelektrode 3 des TFT-Bereichs gebildet wird (Schritt S2003). Es ist zu beachten, dass die Schichtdicke der Kanalschicht 7 unter dem Gesichtspunkt der Schichtgleichmäßigkeit und Trägerdichte vorzugsweise 10 nm bis 100 nm beträgt. Die spezifischen Entstehungsbedingungen der Kanalschicht 7 sind die gleichen wie bei der ersten Ausführungsform.
    Nach der Bildung der Kanalschicht 7 erfolgt die erste Wärmebehandlung unter einer Atmosphäre, die Sauerstoff mit einer Sauerstoffkonzentration gleich oder höher als die Luftsauerstoffkonzentration enthält (Schritt S2004). Die Bedingungen der ersten Wärmebehandlung sind die gleichen wie bei der ersten Ausführungsform.
  • Anschließend werden durch die Bildung einer Metallschicht auf der Gate-Isolierschicht 6 einschließlich der Kanalschicht 7 und die Strukturierung der Metallschicht durch einen dritten photolithografischen Prozess, wie in 28 dargestellt, die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und der Sourceanschluss 12 gebildet (Schritt S2005).
  • Für die zu formende Metallschicht ist es vorzuziehen, eine Legierungsschicht mit Eigenschaften, wie niedrigem elektrischen spezifischen Widerstand zu verwenden, die gute Kontakteigenschaften mit der Kanalschicht 7 und gute Kontakteigenschaften mit der für die transmissive Pixelelektrode 17 verwendeten leitfähigen Schicht aufweist (insbesondere einen niedrigen elektrischen Kontaktwiderstand). Es ist zu beachten, dass die Schichtdicke der Metallschicht unter dem Gesichtspunkt der Gleichmäßigkeit und Bedeckungseigenschaft der Schicht vorzugsweise 50 nm bis 300 nm beträgt.
  • Genauer gesagt, eine Laminatschicht mit einer Dicke von 250 nm, die durch Laminieren der AlNiNd-Schicht auf die AlNiNdN-Schicht erhalten wird, wird durch ein bekanntes Sputterverfahren mit einem Ar-Gas oder einem Kr-Gas gebildet. Es ist zu beachten, dass spezifische Beispiele für die Entstehungsbedingungen der AINiNd-Schicht und der AlNiNdN-Schicht die gleichen sind wie bei der ersten Ausführungsform. Es ist ferner zu beachten, dass diese AINiNdN-Schicht auch mit einer Wasserstoffokklusionsfähigkeit ausgestattet sein kann.
  • Nach der Bildung der Metallschicht erfolgt die zweite Wärmebehandlung unter einer Atmosphäre, die Sauerstoff mit einer Sauerstoffkonzentration gleich oder höher als die Luftsauerstoffkonzentration enthält (Schritt S2006). Die Bedingungen der zweiten Wärmebehandlung sind die gleichen wie bei der ersten Ausführungsform.
  • Anschließend wird in dem in 29 dargestellten Verfahren die isolierende Zwischenschicht 13 als Passivierungsschicht gebildet, um die Source-Elektrode 8, die Drainelektrode 9, die Abzweigleitung 11, die Sourceleitung 101 und den Sourceanschluss 12 abzudecken (Schritt S2007).
  • Die isolierende Zwischenschicht 13 besitzt eine Laminatschicht aus einer Unterschicht und einer Oberschicht; nach der Bildung der Unterschicht erfolgt die dritte Wärmebehandlung (Schritt S2008). Diese Wärmebehandlung wird mit Objekten durchgeführt, die überschüssigen Wasserstoff im Oxidhalbleiter reduzieren und die jeweilige Schicht aus der Atmosphäre und der unteren Schicht mit Sauerstoff versorgen. Die Bedingungen der dritten Wärmebehandlung sind die gleichen wie bei der ersten Ausführungsform.
  • Nach der Wärmebehandlung ist die obere Schicht gebildet. Dabei beträgt die Dicke der isolierenden Zwischenschicht 13, die in Abhängigkeit von der Dielektrizitätskonstante des Materials, das die Laminatschicht bildet, und der Betriebsspannung des Dünnschichttransistors (Einschaltspannung), vorzugsweise 150 nm bis 500 nm. Konkrete Beispiele für die Entstehungsbedingungen der Unterschicht und der Oberschicht sind die gleichen wie bei der ersten Ausführungsform.
  • Nachdem auf der isolierenden Zwischenschicht 13 eine Metallschicht, die wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung Wasserstoff okkludiert, durch Strukturierung der Metallschicht durch einen vierten photolithografischen Prozess, wie in 29 dargestellt, gebildet worden ist, wird auf der isolierenden Zwischenschicht 13 (Schritt S2009) die Steuerelektrode 25 mit einer Größe gebildet, die sich oberhalb der Kanalschicht 7 nicht über diese hinaus erstreckt.
  • Als Metallschicht, die Wasserstoff okkludiert, ist es vorzuziehen, ein Metall mit geringem elektrischen spezifischen Widerstand und eine Legierung wie eine erfindungsgemäße Al-Legierung oder eine nicht beanspruchte Ti-Legierung zu verwenden. Darüber hinaus ist unter dem Gesichtspunkt der Reduzierung des spezifischen elektrischen Widerstandes eine Laminierungsstruktur vorzuziehen, die durch Laminieren einer Legierung, die Al als Hauptbestandteil mit Ni und Nd zugesetzt enthält, auf eine Legierung, die Al als Hauptbestandteil mit Ni, Nd und N zugesetzt enthält, gebildet wird. Die Dicke der Metallschicht, die Wasserstoff okkludiert, beträgt unter dem Gesichtspunkt der Gleichmäßigkeit und Bedeckungseigenschaft vorzugsweise 50 nm bis 300 nm.
  • Genauer gesagt, es wird eine durch Laminieren der AINiNd-Schicht auf die AINiNdN-Schicht erhaltene Laminatschicht durch ein bekanntes Sputterverfahren mit einem Ar-Gas oder einem Kr-Gas gebildet.
  • Eine Sputtermöglichkeit ist ein Gleichstrom-Magnetron-Sputterverfahren, wobei ein AlNiNd-Legierungstarget verwendet und die AlNiNdN-Schicht mit einer Dicke von etwa 50 nm als Oberschicht gebildet wird, und zwar unter folgenden Bedingungen: Leistungsdichte von 3 W/cm2, Ar-Gasflussmenge von 40 sccm und N2-Gasflussmenge von 20 sccm. Anschließend wird das gleiche Targetmaterial verwendet, und die AINiNi-Schicht mit einer Dicke von etwa 200 nm wird als Oberschicht unter folgenden Bedingungen gebildet: Leistungsdichte von 3 W/cm2, Ar-Gasflussmenge von 40 sccm; dann wird eine Laminatschicht mit einer Dicke von 250 nm erhalten.
  • Die hier gebildete AINiNdN-Schicht ist eine Schicht, die Wasserstoffokklusionsfähigkeit besitzt und Wasserstoff aufnehmen kann, der aus einer Unterschicht diffundiert ist; die Wasserstoffokklusionsfähigkeit kann Wasserstoff in einem Bereich mit Werten von 2,5 × 1020 Atome/cm3 bis 2 × 1022 Atome/cm3 enthalten. Um die AINiNdN-Schicht mit einer solchen Wasserstoffokklusionsfähigkeit zu bilden, ist es vorzuziehen, eine Prozesstemperatur (Substrattemperatur) von ca. 100 °C einzustellen.
  • Anschließend wird ein Resistmaterial auf die Laminatschicht aufgetragen und im vierten photolithografischen Prozess ein Photoresistmuster erzeugt. Durch die Verwendung dieses Photoresistmusters als Maske erhält man durch das gemeinsame Ätzen der Laminatschicht der AlNiNdN-Schicht und der AINiNd-Schicht mit der bekannten, Phosphorsäure enthaltenden Flüssigkeit, z.B. PAN, und das Eliminieren des Photoresistmusters, die in 29 dargestellte Steuerelektrode 25.
  • Anschließend wird mit dem in 30 dargestellten Verfahren ein Resistmaterial auf die isolierende Zwischenschicht 13 aufgebracht und in einem fünften photolithografischen Verfahren ein Photoresistmuster gebildet. Dann werden durch bekanntes Trockenätzen mit einem fluorhaltigen Gas mit dem Photoresistmuster als Maske ein Pixel-Drain-Kontaktloch 14, das zumindest die Oberfläche der Drainelektrode 9 erreicht, ein Gate-Anschlussbereich-Kontaktloch 15, das die Oberfläche des Gate-Anschlusses 4 erreicht, ein Sourceanschlussbereich-Kontaktloch 16, das die Oberfläche des Sourceanschlusses 12 erreicht und das Hilfskapazität-Elektrodenkontaktloch 27, das die Oberfläche des Anschlussfeldes 125 erreicht, gleichzeitig gebildet.
  • Anschließend werden durch Eliminierung des Photoresistmusters, wie in 30 dargestellt, das Pixel-Drain-Kontaktloch 14, das Gate-Anschlussbereich-Kontaktloch 15, das Sourceanschlussbereich-Kontaktloch 16 und das Hilfskapazität-Elektrodenkontaktloch 27 erhalten.
  • Anschließend wird auf der isolierenden Zwischenschicht 13 einschließlich der Steuerelektrode 25 eine transparente leitfähige Schicht gebildet, die in das Pixel-Drain-Kontaktloch 14, das Gate-Anschlussbereich-Kontaktloch 15, das Sourceanschlussbereich-Kontaktloch 16 und das Hilfs-Kontaktloch 27 hineinreicht; die transparente leitfähige Schicht wird durch ein sechstes photolithografisches Verfahren strukturiert, wie in 25 dargestellt; und durch Bildung der transmissiven Pixelelektrode 17, die über das Pixel-Drain-Kontaktloch 14 mit der unteren Drainelektrode 9 verbunden ist, des Gate-Anschlussfeldes 18 und des Sourceanschlussfeldes 19, die mit dem Gate-Anschluss 4 bzw. dem Sourceanschluss 12 über das Gate-Anschlussbereich-Kontaktloch 15 bzw. das Sourceanschlussbereich-Kontaktloch 16 verbunden sind, der transparenten Leitung 26, die über das Hilfskapazität-Elektrodenkontaktloch 27 mit dem unteren Anschlussfeld 125 verbunden ist, ist das TFT-Substrat 300 fertig gestellt (Schritt S2010). Es ist zu beachten, dass die spezifischen Herstellungsbedingungen der transparenten leitfähigen Schicht die gleichen sind wie bei der ersten Ausführungsform.
  • Wie bei der ersten Ausführungsform wird auch hier die vierte Wärmebehandlung des fertigen TFT-Substrats 300 bei einer Temperatur von 200 bis 350 °C und unter einer Atmosphäre durchgeführt, die Sauerstoff mit einer Sauerstoffkonzentration gleich oder höher als eine Luftsauerstoffkonzentration enthält (Schritt S2011). Dadurch, dass Wasserstoff im gesamten TFT-Substrat diffundiert und von der Gateelektrode 3 und der Steuerelektrode 25 okkludiert oder nach außen von dem Substrat abgeleitet wird, können die Wasserstoffkonzentration im gesamten TFT-Substrat reduziert und die TFT-Eigenschaften verbessert und stabilisiert werden.
  • Es ist zu beachten, dass durch die Fähigkeit der Steuerelektrode 25, Wasserstoff zu okkludieren, die Menge der Wasserstoffokklusion erhöht werden kann und eine weitere Reduzierung der Wasserstoffkonzentration im gesamten TFT-Substrat zu erwarten ist.
  • Auch im TFT-Substrat 300, das mit dem das oben beschriebene Verfahren erhalten worden ist, wird die Tiefenverteilungsanalyse von Wasserstoff mit Hilfe der Sekundärionenmassenspektrometrie (SIMS) am Kanalbereich des Pixel-TFT 301 wie bei der ersten Ausführungsform durchgeführt. Als Ergebnis wurde bestätigt, dass Wasserstoff in der isolierenden Zwischenschicht, der Kanalschicht und der Gateoxidschicht durch die vierte Wärmebehandlung reduziert wird. Außerdem ist nach der vierten Wärmebehandlung die Wasserstoffkonzentration in der Kanalschicht 7 gleich oder kleiner als der Wert von 3 × 1020 Atomen/cm3, und die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 beträgt 2,3 × 1021 Atome/cm3.
  • Dieses Ergebnis zeigt, dass die für die Einstellung der TFT-Schwellenspannung von -10 V bis 0 V erforderlichen Wasserstoffkonzentrationsbedingungen erfüllt sind und dass die Schwellenspannung tatsächlich im Bereich von -10 V bis 0 V liegt und die TFT-Schwellenspannung eine praktikable Spannung ist. Ferner ist die Wasserstoffkonzentration in der unteren Gate-Isolierschicht 61 gleich oder kleiner als der Wert von 3 × 1021 Atomen/cm3, und Schwankungen der Schwelle sowohl im PBTS-Test als auch im LNBTS-Test sind gleich oder kleiner als 1 V. Dies zeigt, dass eine gute Zuverlässigkeit über den TFT-Betrieb erreicht wird.
  • Modifikationen
  • Das TFT-Substrat 300 der oben beschriebenen zweiten Ausführungsform besitzt einen Back-Channel-Ätztyp Pixel-TFT 301; das TFT-Substrat 300 kann jedoch auch eine Struktur aufweisen, die einen Etching Stopper Typ TFT enthält, bei dem eine Ätzstopperschicht aus einer Siliciumoxidschicht zwischen der Kanalschicht und der isolierenden Zwischenschicht ausgebildet ist.
  • Das heißt, wie bei dem Pixel-TFT 201A unter Bezugnahme auf 22 beschrieben, kann das TFT-Substrat 200 eine Struktur aufweisen, in der eine isolierende Schutzschicht mit einer Siliciumoxidschicht mit einer Dicke von 10 nm bis 300 nm auf der Kanalschicht 7 angeordnet ist und als Ätzstoppschicht verwendet wird. Es ist zu beachten, dass die Entstehungsbedingungen der isolierenden Schutzschicht die gleichen sind wie bei der ersten Ausführungsform.
  • Obwohl die Erfindung ausführlich beschrieben ist, sind die obigen Erläuterungen in allen Aspekten nur beschreibend, und die Erfindung ist nicht hierauf beschränkt. Es wird davon ausgegangen, dass zahlreiche, nicht dargestellte Variationen verwendet werden können, ohne vom Umfang der Erfindung abzuweichen.
  • Es ist zu beachten, dass im Rahmen der vorliegenden Erfindung die Ausführungsformen beliebig kombiniert oder Änderungen und Weglassungen von Merkmalen bei den Ausführungsformen vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (7)

  1. Dünnschichttransistor-Substrat, das Folgendes aufweist: - eine Vielzahl von Pixeln, die in einer Matrix angeordnet sind, wobei jedes der Pixel Folgendes aufweist: - einen Dünnschichttransistor, der Folgendes aufweist: - eine Gateelektrode (3) aus Metall, die auf dem Substrat angeordnet ist; - eine Gate-Isolierschicht (6), die zumindest die Gateelektrode (3) bedeckt; - eine Halbleiterschicht (7) mit einem Oxidhalbleiter, der an einer der Gateelektrode (3) zugewandten Stelle ausgebildet ist, wobei die Gate-Isolierschicht (6) dazwischen angeordnet ist; - eine Source-Elektrode (8) und eine Drainelektrode (9) in Kontakt mit der Halbleiterschicht (7); und - eine isolierende Zwischenschicht (13), die zumindest auf der Halbleiterschicht (7), der Source-Elektrode (8) und der Drainelektrode (9) ausgebildet ist; und - eine Pixelelektrode (17), die elektrisch mit der Drainelektrode (9) verbunden ist, wobei die Gateelektrode (3) eine Wasserstoffokklusionsfähigkeit von 2,5 × 1020 bis 2 × 1022 Atomen/cm3 aufweist, und die Halbleiterschicht (7) eine Wasserstoffkonzentration von 1 × 1016 bis 3 × 1020 Atomen/cm3 aufweist, und die Gateelektrode (3) eine Al-Legierung und N enthält.
  2. Dünnschichttransistor-Substrat, die Folgendes aufweist: - eine Vielzahl von Pixeln, die in einer Matrix angeordnet sind, wobei jedes der Pixel Folgendes aufweist: - einen Dünnschichttransistor, der aufweist: - eine Gateelektrode (3) aus Metall, die auf dem Substrat angeordnet ist; - eine Gate-Isolierschicht (6), die zumindest die Gateelektrode (3) bedeckt; - eine Halbleiterschicht (7) mit einem Oxidhalbleiter, der an einer der Gateelektrode (3) zugewandten Stelle ausgebildet ist, wobei die Gate-Isolierschicht (6) dazwischen angeordnet ist; - eine Source-Elektrode (8) und eine Drainelektrode (9) in Kontakt mit der Halbleiterschicht (7); und - eine isolierende Zwischenschicht (13), die zumindest auf der Halbleiterschicht (7), der Source-Elektrode (8) und der Drainelektrode (9) ausgebildet ist; und - eine Pixelelektrode (17), die elektrisch mit der Drainelektrode (9) verbunden ist, wobei die Gateelektrode (3) eine Wasserstoffokklusionsfähigkeit von 2,5 × 1020 bis 2 × 1022 Atomen/cm3 aufweist, und wobei die Halbleiterschicht (7) eine Wasserstoffkonzentration von 1 × 1016 bis 3 × 1020 Atomen/cm3 aufweist, wobei der Dünnschichttransistor eine Steuerelektrode (25) aus einem Metall enthält, die oberhalb der Halbleiterschicht (7) mit der dazwischen angeordneten isolierenden Zwischenschicht (13) angeordnet ist, wobei die Steuerelektrode (25) mit einem von der Gateelektrode (3) verschiedenen Potential oder einem der Gateelektrode (3) gemeinsamen Potential versehen ist, wobei die Steuerelektrode (25) eine Wasserstoffokklusionsfähigkeit von 2,5 × 1020 bis 2 × 1022 Atomen/cm3 hat, und die Gateelektrode (3) und die Steuerelektrode (25) eine Al-Legierung und N enthalten.
  3. Dünnschichttransistor-Substrat nach Anspruch 1, wobei die Gateelektrode (3) eine Laminatschicht enthält, die durch Laminieren einer AlNiNdN-Schicht auf eine AlNiNd-Schicht erhalten wird.
  4. Dünnschichttransistor-Substrat nach Anspruch 2, wobei die Gateelektrode (3) eine Laminatschicht enthält, die durch Laminieren einer AlNiNdN-Schicht auf eine AINiNd-Schicht erhalten wird, und wobei die Steuerelektrode (25) eine Laminatschicht enthält, die durch Laminieren einer AINiNd-Schicht auf eine AlNiNdN-Schicht erhalten wird.
  5. Dünnschichttransistor-Substrat nach einem der Ansprüche 1 bis 4, wobei der Oxidhalbleiter ein Metalloxid ist, das zumindest Indium, Gallium und Zink enthält.
  6. Dünnschichttransistor-Substrat nach einem der Ansprüche 1 bis 5, wobei die Gate-Isolierschicht (6) eine Laminatschicht enthält, die durch Laminieren einer SiO-Schicht auf eine SiN-Schicht erhalten ist, und wobei die Wasserstoffkonzentration in der SiN- Schicht gleich oder kleiner als 3 × 1021 Atome/cm3 ist.
  7. Dünnschichttransistor-Substrat nach einem der Ansprüche 1 bis 6, wobei der Dünnschichttransistor weiterhin eine isolierende Schutzschicht (21) enthält, die die Halbleiterschicht (7) bedeckt, und wobei Source-Elektrode (8) und die Drainelektrode (9) mit der Halbleiterschicht (7) über Kontaktlöcher (31) in Kontakt sind, die durch die isolierende Schutzschicht (21) hindurchgehen.
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