DE112016000311B4 - Dünnschicht-Transistorsubstrat, Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats und Flüssigkristallanzeige - Google Patents

Dünnschicht-Transistorsubstrat, Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats und Flüssigkristallanzeige Download PDF

Info

Publication number
DE112016000311B4
DE112016000311B4 DE112016000311.0T DE112016000311T DE112016000311B4 DE 112016000311 B4 DE112016000311 B4 DE 112016000311B4 DE 112016000311 T DE112016000311 T DE 112016000311T DE 112016000311 B4 DE112016000311 B4 DE 112016000311B4
Authority
DE
Germany
Prior art keywords
layer
electrode
gate
forming
transparent conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112016000311.0T
Other languages
English (en)
Other versions
DE112016000311T5 (de
Inventor
Rii Hirano
Naoki Nakagawa
Takaaki Murakami
Kazunori Inoue
Koji Oda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112016000311T5 publication Critical patent/DE112016000311T5/de
Application granted granted Critical
Publication of DE112016000311B4 publication Critical patent/DE112016000311B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

Dünnschicht-Transistorsubstrat, das eine Matrix aus einer Vielzahl von Pixeln aufweist, wobei jedes der Vielzahl von Pixeln aufweist:- einen Dünnschichttransistor, wobei der Dünnschichttransistor Folgendes aufweist:- eine Gate-Elektrode (2), die auf einem Substrat (1) angeordnet ist;- eine Gate-Isolierschicht (3), die zumindest die Gate-Elektrode (2) bedeckt;- eine Halbleiterschicht (4), die an einer Position gegenüberliegend zu der Gate-Elektrode (2) angeordnet ist, wobei sich die Gate-Isolierschicht (3) zwischen der Halbleiterschicht (4) und der Gate-Elektrode (2) befindet;- eine Kanal-Schutzschicht (5), die zumindest die Halbleiterschicht (4) überdeckt;- eine Schutzschicht (8), die zumindest die Kanal-Schutzschicht (5) überdeckt; und- eine Source-Elektrode (16) und eine Drain-Elektrode (17), die sich durch jeweilige erste Kontaktlöcher (14) hindurch, die so angeordnet sind, dass sie die Schutzschicht (8) und die Kanal-Schutzschicht (5) durchdringen, jeweils in Kontakt mit der Halbleiterschicht (4) befinden;- eine erste Elektrode (15), die mit der Drain-Elektrode (17) elektrisch verbunden ist;- eine Gate-Verdrahtung (13), die sich von der Gate-Elektrode (2) aus erstreckt; und- eine Source-Verdrahtung (12), die mit der Source-Elektrode (16) elektrisch verbunden ist,wobei die Source-Verdrahtung (12) und die erste Elektrode (15) durch jeweilige zweite Kontaktlöcher (141) hindurch, die so angeordnet sind, dass sie die Schutzschicht (8) durchdringen, jeweils mit der Source-Elektrode (16) und der Drain-Elektrode (17) elektrisch verbunden sind,wobei die erste Elektrode (15) und die Source-Verdrahtung (12) eine erste transparente leitfähige Schicht (61) aufweisen, die auf einer ersten Isolationsschicht (51) ausgebildet ist, undwobei die erste Isolationsschicht (51) aus dem gleichen Material wie die Kanal-Schutzschicht (5) gebildet ist; undwobei die Source-Elektrode (16) und die Drain-Elektrode (17) auf einer zweiten Isolationsschicht (81) angeordnet sind, die aus dem gleichen Material wie die Schutzschicht (8) hergestellt ist, undwobei jedes von der Vielzahl von Pixeln eine zweite Elektrode (11) aufweist, die eine Schlitzöffnung aufweist und an einer Position angeordnet ist, die der ersten Elektrode (15) gegenüberliegt, wobei sich die zweite Isolationsschicht (81) zwischen der ersten Elektrode (15) und der zweiten Elektrode (11) befindet; undwobei die Halbleiterschicht (4) aus einem Oxid-Halbleiter gebildet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf ein Dünnschicht-Transistorsubstrat, das eine Flüssigkristallanzeige bildet.
  • STAND DER TECHNIK
  • Ein TFT-Aktivmatrix-Substrat (im Folgenden als ein „TFT-Substrat“ bezeichnet), das Dünnschicht-Transistoren (im Folgenden als „TFTs“ bezeichnet) als Schalt-Einrichtungen verwendet, wird für optoelektronische Einrichtungen verwendet, zum Beispiel Anzeigen, die Flüssigkristalle (Flüssigkristallanzeigen; im Folgenden als „LCDs“ bezeichnet) und dergleichen verwenden.
  • Flüssigkristallanzeigen (LCDs) werden weit verbreitet für Monitore von Personal-Computern, tragbare Informationsterminal-Einrichtungen und dergleichen verwendet, wobei die Vorteile eines geringen Stromverbrauchs, der Kompaktheit und des geringen Gewichts genutzt werden. In den letzten Jahren werden LCDs weit verbreitet für Fernsehgeräte verwendet.
  • Im Allgemeinen werden Anzeigemodi der LCD grob in den TN (Twisted Nematic)-Modus und den Modus mit lateralem elektrischem Feld eingeteilt, die von dem Schaltmodus in der Ebene und dem FFS(Fringe Field Switching)-Modus repräsentiert werden. Die Flüssigkristallanzeige des Modus mit lateralem elektrischem Feld bietet das Merkmal eines weiten Sichtwinkels und eines hohen Kontrasts.
  • In Bezug auf eine Flüssigkristallanzeige des Schaltmodus in der Ebene wird eine Anzeige durchgeführt, indem ein laterales elektrisches Feld an die Flüssigkristalle angelegt wird, die zwischen gegenüberliegenden Substraten gehalten werden, und Pixel-Elektroden sowie eine übliche Elektrode, an die ein laterales elektrisches Feld angelegt wird, sind auf der gleichen Schicht angeordnet; so werden die Flüssigkristall-Moleküle, die sich direkt oberhalb der Pixel-Elektroden befinden, nicht ausreichend ausgerichtet, so dass die Transmittanz gering ist.
  • Da die übliche Elektrode und die Pixel-Elektroden mit einer isolierenden Zwischenschicht dazwischen angeordnet sind, wird andererseits in dem FFS-Modus ein geneigtes elektrisches Feld (Fringe Electric Field, elektrisches Randfeld) erzeugt, und außerdem kann ein elektrisches Feld in der lateralen Richtung an die Flüssigkristall-Moleküle direkt oberhalb der Pixel-Elektroden angelegt werden, so dass die Flüssigkristall-Moleküle ausreichend ausgerichtet werden können. Daher kann eine höhere Transmittanz als bei dem Schaltmodus in der Ebene bei weiten Sichtwinkeln erreicht werden.
  • Des Weiteren werden die Flüssigkristalle bei der Flüssigkristallanzeige des FFS-Modus durch das elektrische Randfeld ausgerichtet, das zwischen den Flüssigkristall-Steuerschlitz-Elektroden und der Pixel-Elektrode erzeugt wird, die unterhalb der Flüssigkristall-Steuerschlitz-Elektroden mit einer isolierenden Zwischenschicht dazwischen angeordnet ist.
  • Bei dieser Konfiguration kann verhindert werden, dass ein Pixel-Apertur-Verhältnis abnimmt, wenn die Pixel-Elektroden und die Flüssigkristall-Steuerschlitz-Elektroden aus einer auf Oxid basierenden transparenten leitfähigen Schicht gebildet werden, wie beispielsweise ITO (Indium Tin Oxide, Indium-Zinn-Oxid), das Indiumoxid und Zinnoxid enthält, oder InZnO, das Indiumoxid und Zinkoxid enthält.
  • Da durch die Pixel-Elektroden und die Flüssigkristall-Steuerschlitz-Elektroden Halte-Kondensatoren gebildet werden, ist es ferner, anders als bei der Flüssigkristallanzeige des TN-Modus, nicht immer notwendig, separat eine Struktur für die Halte-Kondensatoren innerhalb der Pixel zu bilden. Diese Anordnung kann ein hohes Pixel-Apertur-Verhältnis erreichen.
  • Des Weiteren wird für Schalt-Einrichtungen eines TFT-Substrats für eine Flüssigkristallanzeige herkömmlicherweise amorphes Silicium (a-Si) als Halbleitermaterial für eine Kanalschicht verwendet. Hauptgründe dafür umfassen die Tatsache, dass auch auf einem großbereichigen Substrat eine Schicht mit äußerst gleichmäßigen Eigenschaften gebildet werden kann, da amorphes Silicium amorph ist, und dass das TFT-Substrat besonders geeignet für Flüssigkristallanzeigen für typische Fernsehgeräte ist, da eine Schicht bei relativ niedrigen Temperaturen gebildet werden kann und das TFT-Substrat auch auf einem kostengünstigen Glassubstrat hergestellt werden kann, dessen thermischer Widerstand nicht gut ist.
  • In den letzten Jahren wurden jedoch TFTs aktiv unter Verwendung eines Oxid-Halbleiters für eine Kanalschicht entwickelt. Ein Oxid-Halbleiter kann stabil eine amorphe Schicht mit einer hohen Gleichmäßigkeit liefern, wenn die Zusammensetzung optimiert ist, und weist eine höhere Beweglichkeit als herkömmliches a-Si auf; daher weist der Oxid-Halbleiter einen Vorteil dahingehend auf, dass TFTs mit geringer Abmessung und hoher Leistungsfähigkeit erzielt werden können. Daher bietet eine Anwendung einer derartigen Schicht aus einem Oxid-Halbleiter auf ein TFT-Substrat des vorstehenden FFS-Modus einen Vorteil dahingehend, dass es möglich ist, ein FFS-Modus-TFT-Substrat mit einem höheren Pixel-Apertur-Verhältnis zu erzielen.
  • Der TFT, bei dem a-Si für eine Kanalschicht verwendet wird, weist eine hintere Kanal-Ätz-Struktur (BCE, Back Channel Etching structure) auf, bei der ein Kanalbereich der Kanalschicht einem Nass-Ätzvorgang ausgesetzt wird, wenn eine Source-Elektrode und eine Drain-Elektrode gebildet werden. Wenn jedoch ein Oxid-Halbleiter auf den TFT mit einer BCE-Struktur angewendet wird, wird der Oxid-Halbleiter durch das Nass-Ätzen der Source-Elektrode und der Drain-Elektrode ebenfalls geätzt, so dass ein Kanal nicht gebildet werden kann.
  • Um dieses Problem zu lösen, wird in dem Patentdokument 1 auf einem Oxid-Halbleiter-Kanal eine Kanal-Schutzschicht aus Si gebildet. Mit dieser Konfiguration ist der Oxid-Halbleiter nach dem Bilden der Kanal-Schutzschicht dem Nass- Ätzvorgang für die Source-Elektrode und die Drain-Elektrode nicht ausgesetzt, und somit ist es möglich, einen Oxid-Halbleiter-Kanal zu bilden. Daher kann ein TFT-Substrat konfiguriert werden, indem TFTs verwendet werden, deren Kanäle aus einem Oxid-Halbleiter hergestellt sind.
  • Das Patentdokument 2 offenbart ein TFT-Substrat für einen TFT (Dünnschicht-transistor) mit einer Source-Elektrode mit einer unteren Source-Elektrode und einer oberen Source-Elektrode, die elektrisch miteinander verbunden sind, und einer Drain-Elektrode mit einer unteren Drain-Elektrode und einer oberen Drain-Elektrode, die elektrisch miteinander verbunden sind. Die untere Source-Elektrode und die untere Drain-Elektrode sind in Kontakt mit einer unteren Oberfläche einer Halbleiterschicht, und die obere Source-Elektrode und die obere Drain-Elektrode sind in Kontakt mit einer oberen Oberfläche der Halbleiterschicht.
  • Das Patentdokument 3 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung, die einen Dünnschichttransistor aufweist, wobei eine Halbleiterschicht mit einem Kanalbildungsbereich, einem Quellbereich und einem Drainbereich unter Verwendung einer Oxidhalbleiterschicht gebildet wird.
  • STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Ungeprüfte Japanische Patentanmeldungs-Offenlegungsschrift JP 2010-212 672 A .
    • Patentdokument 2: US 2014/0319515 A1
    • Patentdokument 3: US 8 697 488 B2
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Durch die Erfindung zu lösende Probleme
  • Wie in dem Patentdokument 1 offenbart, kann der Kanal gebildet werden, ohne dass der Oxid-Halbleiter dem Ätzvorgang für die Source-Elektrode und die Drain-Elektrode ausgesetzt wird, wenn die Kanal-Schutzschicht angeordnet wird. Der Prozess zum Bilden der Kanal-Schutzschicht ist jedoch zusätzlich zu dem Prozess zum Bilden der TFTs in der BCE-Struktur notwendig. Ein derartiger Anstieg von Bildungsprozessen führt zu einer Erhöhung der Produktionskosten und einer Reduktion der Produktivität. Ferner wird eine parasitäre Kapazität in einem Kreuzungsbereich zwischen einer Source-Verdrahtung und einer Gate-Verdrahtung erzeugt, und die parasitäre Kapazität ist eine Ursache für eine Signalverzögerung auf der Source-Verdrahtung und dergleichen.
  • Die vorliegende Erfindung wurde konzipiert, um die vorstehenden Probleme zu lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, ein Dünnschicht-Transistorsubstrat anzugeben, bei dem die Anzahl von Fertigungsprozessen für das Dünnschicht-Transistorsubstrat auch in dem Fall nicht vergrößert wird, in dem der Oxid-Halbleiter-TFT eine Kanal-Schutzschicht aufweist. Die Aufgabe der vorliegenden Erfindung besteht außerdem darin, die parasitäre Kapazität in einem Kreuzungsbereich zwischen der Source-Verdrahtung und der Gate-Verdrahtung zu reduzieren.
  • Mittel zum Lösen der Probleme
  • Bei einem Dünnschicht-Transistorsubstrat gemäß der vorliegenden Erfindung handelt es sich um ein Dünnschicht-Transistorsubstrat, das eine Matrix aus einer Vielzahl von Pixeln aufweist, wobei jedes der Vielzahl von Pixeln Folgendes aufweist: einen Dünnschicht-Transistor, wobei der Dünnschicht-Transistor Folgendes aufweist:
    • eine Gate-Elektrode, die auf einem Substrat angeordnet ist;
    • eine Gate-Isolierschicht, die zumindest die Gate-Elektrode bedeckt;
    • eine Halbleiterschicht, die an einer der Gate-Elektrode gegenüberliegenden Position angeordnet ist, wobei sich die Gate-Isolierschicht zwischen der Halbleiterschicht und der Gate-Elektrode befindet;
    • eine Kanal-Schutzschicht, die zumindest die Halbleiterschicht überdeckt;
    • eine Schutzschicht, die zumindest die Kanal-Schutzschicht überdeckt; sowie eine Source-Elektrode und eine Drain-Elektrode, die sich durch jeweilige erste Kontaktlöcher hindurch, die so angeordnet sind, dass sie die Schutzschicht und die Kanal-Schutzschicht durchdringen, jeweils in Kontakt mit der Halbleiterschicht befinden;
    • eine erste Elektrode, die mit der Drain-Elektrode elektrisch verbunden ist;
    • eine Gate-Verdrahtung, die sich von der Gate-Elektrode aus erstreckt; sowie eine Source-Verdrahtung, die mit der Source-Elektrode elektrisch verbunden ist, wobei die Source-Verdrahtung und die erste Elektrode durch jeweilige zweite Kontaktlöcher hindurch, die so angeordnet sind, dass sie die Schutzschicht durchdringen, jeweils mit der Source-Elektrode und der Drain-Elektrode elektrisch verbunden sind,
    • wobei die erste Elektrode und die Source-Verdrahtung eine erste transparente leitfähige Schicht aufweisen, die auf einer ersten Isolationsschicht ausgebildet ist, und
    • wobei die erste Isolationsschicht aus dem gleichen Material wie die Kanal-Schutzschicht gebildet ist; und
    • wobei die Source-Elektrode und die Drain-Elektrode auf einer zweiten Isolationsschicht angeordnet sind, die aus dem gleichen Material wie die Schutzschicht hergestellt ist, und
    • wobei jedes von der Vielzahl von Pixeln eine zweite Elektrode aufweist, die eine Schlitzöffnung aufweist und an einer Position angeordnet ist, die der ersten Elektrode gegenüberliegt, wobei sich die zweite Isolationsschicht zwischen der ersten Elektrode und der zweiten Elektrode befindet; und
    • wobei die Halbleiterschicht aus einem Oxid-Halbleiter gebildet ist.
  • Des Weiteren werden gemäß der Erfindung eine Flüssigkristallanzeige und ein Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats angegeben. Vorteilhafte Weiterbildungen des Dünnschicht-Transistorsubstrats und des Verfahrens gemäß der Erfindung sind in den jeweiligen Unteransprüchen angegeben.
  • Effekte der Erfindung
  • Bei einem Dünnschicht-Transistorsubstrat gemäß der vorliegenden Erfindung kann auch in dem Fall, in dem ein Oxid-Halbleiter-TFT eine Kanal-Schutzschicht aufweist, die gleiche Maske verwendet werden, um eine Kanal-Schutzschicht auf einer Halbleiterschicht sowie ein Kontaktloch zu bilden, durch das eine Pixel-Elektrode und eine Drain-Elektrode elektrisch miteinander verbunden sind, und daher ist es möglich, eine Vergrößerung der Anzahl von Fertigungsprozessen zu verhindern oder zu reduzieren.
  • Da eine erste Elektrode und eine Source-Verdrahtung auf einer ersten Isolationsschicht ausgebildet sind, wird es ferner ermöglicht, dass die erste Elektrode und die Source-Verdrahtung entfernt von der Gate-Verdrahtung angeordnet sind. Diese Anordnung kann eine parasitäre Kapazität reduzieren, die eine Ursache für eine Signalverzögerung auf der Source-Verdrahtung ist. Dieser vorteilhafte Effekt ist insbesondere in einem Kreuzungsbereich zwischen der Source-Verdrahtung und der Gate-Verdrahtung beachtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 ein Schaubild, das eine planare Konfiguration eines Pixels eines TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 2 ein Schaubild, das eine Querschnitts-Konfiguration des Pixels des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 3 eine Draufsicht, die einen Bereich eines TFT-Substrats zeigt, in dem Pixel in einer Matrix angeordnet sind;
    • 4 ein Schaubild, das eine Konfiguration einer Flüssigkristall-Anzeige zeigt;
    • 5 eine Schnittansicht, die einen Prozess zur Herstellung eines TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 6 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 7 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 8 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 9 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 10 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 11 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 12 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 13 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 14 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 15 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 16 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 17 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 18 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 19 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 20 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung zeigt;
    • 21 ein Schaubild, das eine Querschnitts-Konfiguration eines Pixels eines TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 22 eine Schnittansicht, die einen Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 23 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 24 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 25 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 26 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 27 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung zeigt;
    • 28 ein Schaubild, das eine Querschnitts-Konfiguration eines Pixels eines TFT-Substrats gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 29 eine Schnittansicht, die einen Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 30 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 31 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 32 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 33 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 34 ein Schaubild, das die Charakteristiken der optischen Transmittanz einer a-Si-Schicht und einer Metallschicht zeigt;
    • 35 ein Schaubild, das eine Querschnitts-Konfiguration eines Pixels eines TFT-Substrats eines modifizierten Beispiels gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung zeigt;
    • 36 ein Schaubild, das eine planare Teil-Konfiguration eines Pixels eines TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 37 ein Schaubild, das eine Querschnitts-Konfiguration des Pixels des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 38 eine Schnittansicht, die einen Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 39 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 40 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 41 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 42 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 43 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 44 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung zeigt;
    • 45 ein Schaubild, das eine planare Konfiguration eines Pixels eines TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 46 ein Schaubild, das eine Querschnitts-Konfiguration des Pixels des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 47 eine Schnittansicht, die einen Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 48 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 49 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 50 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 51 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 52 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 53 eine Schnittansicht, die den Prozess zur Herstellung des TFT-Substrats gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung zeigt;
    • 54 ein Schaubild, das eine Querschnitts-Konfiguration eines Pixels eines TFT-Substrats gemäß Ausführungsform 6 gemäß der vorliegenden Erfindung zeigt;
    • 55 eine Draufsicht, die einen Bereich eines TFT-Substrats zeigt, in dem Pixel in einer Matrix angeordnet sind;
    • 56 eine Draufsicht, die einen allgemeinen Aufbau eines TFT-Substrats gemäß Ausführungsform 7 gemäß der vorliegenden Erfindung zeigt;
    • 57 eine Schnittansicht, die eine Konfiguration eines TFT zeigt, der eine Treiberspannungs-Generatorschaltung bildet.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Nachstehend folgt eine Beschreibung unter der Annahme, dass TFT-Substrate gemäß den Ausführungsformen 1 bis 7 Aktivmatrix-Substrate sind, bei denen Dünnschicht-Transistoren als Schalt-Einrichtungen verwendet werden. Es ist anzumerken, dass die TFT-Substrate für Flachbildschirme (Flachbildschirme) verwendet werden, wie beispielsweise Flüssigkristallanzeigen (LCDs).
  • Ausführungsform 1
  • Unter Bezugnahme auf 1 bis 20 wird eine Beschreibung für eine Konfiguration und ein Verfahren zur Herstellung eines TFT-Substrats 100 gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung angegeben.
  • Konfiguration eines Pixels eines TFT-Substrats
  • Zunächst wird unter Bezugnahme auf 1 und 2 eine Beschreibung für ein TFT-Substrat gemäß Ausführungsform 1 angegeben, insbesondere eine Konfiguration eines TFT-Substrats des FFS (Fringe Field Switching)-Modus für eine LCD. Es ist anzumerken, dass, wenngleich sich die vorliegende Erfindung auf ein TFT-Substrat bezieht, in der Hauptsache die Konfiguration eines Pixels beschrieben ist, da insbesondere die Konfiguration eines Pixels ein wichtiges Merkmal ist.
  • 1 ist eine Draufsicht, die eine Konfiguration eines Pixelbereichs des TFT-Substrats 100 gemäß Ausführungsform 1 zeigt, und 2 ist eine Schnittansieht, die eine Querschnitts-Konfiguration (eine Querschnitts-Konfiguration eines Source-Verdrahtungsbereichs, eines TFT-Bereichs und eines durchlässigen FFS-Pixel-Bereichs) entlang einer Linie X-X in 1 zeigt. Es ist anzumerken, dass im Folgenden eine Beschreibung unter der Annahme angegeben ist, dass das TFT-Substrat 100 für eine durchlässige FFS-Modus-Flüssigkristallanzeige verwendet wird.
  • Wie in 1 gezeigt, weist das TFT-Substrat 100 eine Vielzahl von Gate-Verdrahtungen 13 (Abtastsignalleitungen) auf, die sich in der X-Richtung erstrecken, und weist eine Vielzahl von Source-Verdrahtungen 12 (Anzeigesignalleitungen) auf, die sich in der Y-Richtung erstrecken, und die Gate-Verdrahtungen 13 und die Source-Verdrahtungen 12 sind so angeordnet, dass sie einander orthogonal kreuzen.
  • In der Nähe der Schnittpunkte der beiden Verdrahtungen ist ein TFT 20 angeordnet. Eine Gate-Elektrode 2 des TFT 20 ist mit der Gate-Verdrahtung 13 verbunden. Eine Source-Elektrode 16 des TFT 20 ist durch ein Kontaktloch 141 (ein zweites Kontaktloch) hindurch mit einer Source-Verdrahtung 12 verbunden. Eine Drain-Elektrode 17 des TFT 20 ist durch ein Kontaktloch 141 (ein zweites Kontaktloch) hindurch mit einer Pixel-Elektrode 15 verbunden.
  • Ferner zweigt in dem TFT 20 ein Bereich von der Gate-Verdrahtung 13 ab und erstreckt sich bis zu einem Bereich (einem TFT-Bereich), in dem der TFT 20 ausgebildet ist, und der Bereich bildet die Gate-Elektrode 2, die in einer Draufsicht eine rechteckige Form aufweist. Oberhalb der Gate-Elektrode ist eine Halbleiterschicht (nicht gezeigt) so ausgebildet, dass sie sich über eine Gate-Isolierschicht (nicht gezeigt) mit der Gate-Elektrode überlappt.
  • Ferner bilden die zwei Seiten des Bereichs der Halbleiterschicht, der als Kanalbereich fungiert, in der X-Richtung jeweils einen Source-Bereich und einen Drain-Bereich, und der Source-Bereich und der Drain-Bereich sind durch die Kontaktlöcher 14 (die ersten Kontaktlöcher) hindurch jeweils mit der Source-Elektrode 16 und der Drain-Elektrode 17 verbunden.
  • Es ist anzumerken, dass es sich bei einem Bereich, der von den benachbarten Gate-Verdrahtungen 13 und den benachbarten Source-Verdrahtungen 12 umgeben ist, um ein Pixel handelt, und dass die Pixel-Elektrode 15 (die erste Elektrode) in dem Bereich des Pixels mit Ausnahme des Bereichs ausgebildet ist, in dem der TFT 20 ausgebildet ist.
  • Ferner ist oberhalb der Pixel-Elektrode 15 eine Flüssigkristall-Steuerschlitz-Elektrode 11 (eine zweite Elektrode) so angeordnet, dass sie sich gegenüberliegend zu nahezu der gesamten Oberfläche der Pixel-Elektrode 15 befindet. In der gesamten Oberfläche der Flüssigkristall-Steuerschlitz-Elektrode 11 ist eine Vielzahl von Schlitzen SL für eine Anordnung ausgebildet, und die Anordnungsrichtung verläuft entlang der X-Richtung; die jeweiligen Schlitze SL sind jedoch so ausgebildet, dass sie derart geneigt sind, dass die langen Seiten unter einem vorgegebenen Winkel in Bezug auf die Y-Richtung geneigt sind. Es ist anzumerken, dass eine übliche Spannung an die Flüssigkristall-Steuerschlitz-Elektrode 11 angelegt wird.
  • Bei den Ausführungsformen 1 bis 7 handelt es sich bei der zweiten Elektrode, welche die Schlitze SL aufweist, um die Flüssigkristall-Steuerschlitz-Elektrode 11, und bei der ersten Elektrode handelt es sich um die Pixel-Elektrode 15. Dies liegt daran, dass an die erste Elektrode eine Anzeigespannung angelegt wird. Bei einer Konfiguration, bei der eine übliche Spannung an die erste Elektrode angelegt wird und eine Anzeigespannung an die zweite Elektrode angelegt wird, wird jedoch die zweite Elektrode als Pixel-Elektrode bezeichnet, und die erste Elektrode wird als übliche Elektrode bezeichnet.
  • Des Weiteren sind in 1 die einen Endbereiche der Gate-Verdrahtungen 13, die sich in der lateralen Richtung (der X-Richtung) erstrecken, mit Gate-Anschlüssen 19 elektrisch verbunden, und die einen Endbereiche der Source-Verdrahtungen 12, die sich in der vertikalen Richtung (der Y-Richtung) erstrecken, sind mit Source-Anschlüssen 18 elektrisch verbunden.
  • Als nächstes wird die Querschnitts-Konfiguration beschrieben. Wie in 2 gezeigt, ist das TFT-Substrat 100 zum Beispiel auf einem transparenten isolierenden Substrat 1 ausgebildet, wie beispielsweise Glas, und auf dem transparenten isolierenden Substrat 1 ist die Gate-Elektrode 2 aus einer ersten Metallschicht gebildet. Es ist anzumerken, dass die Gate-Verdrahtung 13 (nicht gezeigt) ebenfalls auf dem transparenten isolierenden Substrat 1 ausgebildet ist und dass die Gate-Elektrode 2 mit der Gate-Verdrahtung 13 verbunden ist.
  • Des Weiteren ist eine Gate-Isolierschicht 3 durchgehend über dem transparenten isolierenden Substrat 1 ausgebildet, um die Gate-Elektrode 2 zu beschichten. In einem Teilbereich der Gate-Isolierschicht 3 ist eine Halbleiterschicht 4 so ausgebildet, dass sie sich mit der Gate-Elektrode 2 überlappt. Bei dieser Anordnung kann sich ein Bereich der Halbleiterschicht 4 in einem Bereich außerhalb des Bereichs oberhalb der Gate-Elektrode 2 befinden.
  • In Bezug auf die Halbleiterschicht 4 ist eine Kanal-Schutzschicht 5 auf einem Bereich ausgebildet, der als ein Kanalbereich fungiert, wenn der TFT 20 in Betrieb ist. Ferner sind auf einer Siliciumoxid-Schicht 51 (einer ersten Isolationsschicht), die aus dem gleichen Material wie die Kanal-Schutzschicht 5 hergestellt ist, die Source-Verdrahtung 12 und die Pixel-Elektrode 15 aus einer ersten transparenten leitfähigen Schicht gebildet. Es ist anzumerken, dass im Folgenden die Bereiche, in denen die Source-Verdrahtung 12, die Pixel-Elektrode 15 und die Kanal-Schutzschicht 5 ausgebildet sind, in einigen Fällen jeweils als ein erster Bereich, ein zweiter Bereich und ein dritter Bereich bezeichnet sind.
  • Ferner ist eine Schutzschicht 8 (eine zweite Isolationsschicht) so ausgebildet, dass sie die Kanal-Schutzschicht 5, die Source-Verdrahtung 12 und die Pixel-Elektrode 15 bedeckt.
  • Auf der Schutzschicht 8 sind die Source-Elektrode 16 und die Drain-Elektrode 17 aus einer zweiten transparenten leitfähigen Schicht gebildet und sind durch die Kontaktlöcher 14 hindurch, welche die Schutzschicht 8 und die Kanal-Schutzschicht 5 bis zu der Halbleiterschicht 4 durchdringen, mit der Halbleiterschicht 4 elektrisch verbunden.
  • Des Weiteren erstreckt sich die Source-Elektrode 16 bis zu der Position über der Source-Verdrahtung 12 und ist durch das Kontaktloch 141 hindurch, das die Schutzschicht 8 bis zu der Source-Verdrahtung 12 durchdringt, mit der Source-Verdrahtung 12 elektrisch verbunden, und die Drain-Elektrode 17 erstreckt sich bis zu der Position über der Pixel-Elektrode 15 und ist durch das Kontaktloch 141 hindurch, das die Schutzschicht 8 bis zu der Pixel-Elektrode 15 durchdringt, mit der Pixel-Elektrode 15 elektrisch verbunden.
  • Auf der Schutzschicht 8 auf der Pixel-Elektrode 15 ist ferner die Flüssigkristall-Steuerschlitz-Elektrode 11 aus der zweiten transparenten leitfähigen Schicht als der gleichen Schicht wie die Source-Elektrode 16 und die Drain-Elektrode 17 gebildet.
  • Bei dem Bereich, der von den benachbarten Gate-Verdrahtungen 13 und den benachbarten Source-Verdrahtungen 12 umgeben ist, handelt es sich um ein Pixel, und die Pixel-Elektrode 15 ist auf dem Pixel ausgebildet; daher weist das TFT-Substrat 100 eine Konfiguration auf, in der Pixel in einer Matrix angeordnet sind.
  • 3 zeigt einen Bereich des TFT-Substrats 100, in dem Pixel in einer Matrix angeordnet sind. In 3 sind die TFTs 20 schematisch durch Transistorsymbole dargestellt.
  • Als nächstes zeigt 4 eine Konfiguration einer Flüssigkristallanzeige 1000, die mit dem TFT-Substrat 100 ausgestattet ist. Wie in 4 gezeigt, ist die Flüssigkristallanzeige 1000 mit einem Polarisator 101, dem TFT-Substrat 100, einem Farbfilter 102 sowie einem Polarisator 101 konfiguriert, die auf einem Hintergrundlicht-Element 104 in dieser Reihenfolge angeordnet sind, und die zwei Polarisatoren 101 sind derart angeordnet, dass die Polarisationsrichtungen der Polarisatoren 101 senkrecht zueinander sind.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des TFT-Substrats 100 gemäß Ausführungsform 1 unter Bezugnahme auf 5 bis 20 beschrieben, bei denen es sich um Schnittansichten handelt, die sequentiell den Herstellungsprozess zeigen. Es ist anzumerken, dass eine Schnittansicht, die den letzten Schritt zeigt, 2 entspricht.
  • Zunächst wird in dem in 5 gezeigten Schritt ein transparentes isolierendes Substrat 1 vorbereitet, das aus Glas oder dergleichen hergestellt ist. Dann wird in dem in 6 gezeigten Schritt eine erste Metallschicht 21 zum Beispiel aus einer Legierungsschicht auf der Basis von Aluminium (Al), insbesondere einer Legierungsschicht, bei der Ni mit 3 Mol% zu Al hinzugefügt wird (Al-3 Mol%Ni-Schicht), durchgehend über dem transparenten isolierenden Substrat 1 gebildet.
  • Die Al-3Mol%Ni-Schicht wird mittels eines Sputter-Verfahrens unter Verwendung eines Al-3Mol%Ni-Legierungstargets gebildet. Bei diesem Schritt wird eine Al-3Mol%Ni-Schicht mit einer Dicke von 100 nm gebildet, um eine erste Metallschicht 2 zu bilden. Es ist anzumerken, dass Ar-Gas, Kr-Gas oder dergleichen als ein Sputter-Gas verwendet werden können.
  • Als nächstes wird in dem in 7 gezeigten Schritt ein an der ersten Metallschicht 21 angebrachter Photoresist mittels des ersten Photolithographie-Prozesses strukturiert, um so eine Resist-Struktur RM1 zu bilden. Der Photoresist wird mit einer Dicke von 1,5 µm in einer solchen Weise gebildet, dass das Photoresist-Material, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens an der ersten Metallschicht 21 aufgebracht wird.
  • Dann wird die Resist-Struktur RM1 in dem in 8 gezeigten Schritt als eine Ätz-Maske verwendet, um die erste Metallschicht 21 mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu strukturieren, die Phosphorsäure, Essigsäure und Salpetersäure enthält, so dass die Gate-Elektrode 2 auf dem transparenten isolierenden Substrat 1 gebildet wird. Es ist anzumerken, dass die planare Form der Resist-Struktur RM1 so festgelegt ist, dass die Gate-Verdrahtung 13 gleichzeitig mit der Gate-Elektrode 2 gebildet wird.
  • Als nächstes wird eine den Resist ablösende Flüssigkeit auf Amin-Basis verwendet, um die Resist-Struktur RM1 abzulösen und zu entfernen, und dann wird in dem in 9 gezeigten Schritt eine Schicht 3 aus Siliciumoxid (SiO) durchgehend über dem transparenten isolierenden Substrat 1 so gebildet, dass sie die Gate-Elektrode 2 (und die Gate-Verdrahtung 13) bedeckt. Diese Siliciumoxid-Schicht 3 fungiert als Gate-Isolierschicht 3 auf der Gate-Elektrode 2 des TFT 20.
  • Die Siliciumoxid-Schicht 3 wird zum Beispiel mittels eines Plasma-CVD (chemischen Gasphasenabscheidungs)-Verfahrens unter Verwendung von Silan (SiH4)-Gas und Distickstoffmonoxid (N2O)-Gas so gebildet, dass sie eine Dicke von zum Beispiel 50 nm bis 500 nm aufweist.
  • Als nächstes wird in dem in 10 gezeigten Schritt eine erste Halbleiterschicht 41 durchgehend über der Siliciumoxid-Schicht 3 gebildet. Bei der vorliegenden Ausführungsform wird als erste Halbleiterschicht 41 ein Oxid-Halbleiter auf der Basis von InGaZnO verwendet, bei dem Galliumoxid (Ga2O3) und Zinkoxid (ZnO) zu Indiumoxid (In2O3) hinzugefügt sind.
  • Bei dieser Ausführungsform wird die erste Halbleiterschicht 41 zum Beispiel mittels eines Gleichstrom-Sputter-Verfahrens unter Verwendung eines InGaZnO-Targets - In2O3·(Ga2O3)·(ZnO)2 - gebildet, bei dem das atomare Zusammensetzungsverhältnis von In, G, Zn und O 1:1:1:4 beträgt. Bei diesem Schritt können das bekannte Argon(Ar)-Gas, das bekannte Krypton(Kr)-Gas oder dergleichen als Sputter-Gas verwendet werden.
  • Bei der InGaZnO-Schicht, die durch Verwenden eines derartigen Sputter-Verfahrens gebildet wird, ist der Zusammensetzungs-Anteil von Sauerstoff niedriger als bei der stöchiometrischen Zusammensetzung, und die Oxidschicht befindet sich in einem Zustand eines Sauerstoffionen-Mangels (der Zusammensetzungs-Anteil von O ist bei dem vorstehenden Beispiel kleiner als 4).
  • Daher ist es bevorzugt, das Sputtern mit einem in Ar-Gas gemischten Sauerstoff(O2)-Gas durchzuführen. Hierbei wird das Sputtern durch Verwenden eines Mischgases durchgeführt, bei dem ein O2-Gas zu einem Ar-Gas bei einem Partialdruckverhältnis von 10 % hinzugefügt wird, so dass ein Oxid-Halbleiter auf der Basis von InGaZnO gebildet wird, der eine Dicke von zum Beispiel 40 nm aufweist. Es ist anzumerken, dass die InGaZnO-Schicht eine amorphe Struktur aufweisen kann.
  • Als nächstes wird in dem in 11 gezeigten Schritt ein auf der ersten Halbleiterschicht 41 angebrachter und ausgebildeter Photoresist mittels des zweiten Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM2 gebildet wird. Der Photoresist wird so gebildet, dass er eine Dicke von 1,5 µm aufweist, indem ein Photoresist-Material, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens an der ersten Halbleiterschicht 41 angebracht wird.
  • Dann wird die Resist-Struktur RM2 in dem in 12 gezeigten Schritt als eine Ätz-Maske verwendet, um die erste Halbleiterschicht 41 mittels eines Nass-Ätzvorgangs unter Verwendung einer Lösung zu strukturieren, die Salpetersäure enthält, so dass die Halbleiterschicht 4 so gebildet wird, dass sie sich mit der Gate-Elektrode 2 überlappt. Bei dieser Anordnung kann die Halbleiterschicht 4 einen Bereich außerhalb des Bereichs oberhalb der Gate-Elektrode 2 aufweisen.
  • Danach wird eine den Resist ablösende Flüssigkeit auf Amin-Basis verwendet, um die Resist- Struktur RM2 abzulösen und zu entfernen.
  • Als nächstes wird in dem in 13 gezeigten Schritt die Siliciumoxid-Schicht 51 als erste Isolationsschicht durchgehend über der Siliciumoxid-Schicht 3 so gebildet, dass sie die Halbleiterschicht 4 bedeckt. Diese Siliciumoxid-Schicht 51 fungiert als Kanal-Schutzschicht 5 oberhalb der Gate-Elektrode 2 des TFT 20.
  • Die Siliciumoxid-Schicht 51 wird zum Beispiel mittels eines Plasma-CVD-Verfahrens unter Verwendung eines Silan(SiH4)-Gases und eines Distickstoffmonoxid(N2O)-Gases so gebildet, dass sie eine Dicke von zum Beispiel ungefähr 50 nm bis 300 nm aufweist.
  • Anschließend wird eine erste transparente leitfähige Schicht 61 durchgehend über der Siliciumoxid-Schicht 51 gebildet. Bei dieser ersten transparenten leitfähigen Schicht 61 handelt es sich um eine amorphe ITO(a-ITO)-Schicht, die mittels eines Gleichstrom-Sputter-Verfahrens unter Verwendung eines ITO-Targets gebildet wird, das zum Beispiel Indiumoxid und Zinnoxid enthält, und sie wird so gebildet, dass sie eine Dicke von zum Beispiel 100 nm aufweist.
  • Als nächstes wird in dem in 14 gezeigten Schritt ein an der ersten transparenten leitfähigen Schicht 61 aufgebrachter und ausgebildeter Photoresist mittels des dritten Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM3 zum Bilden der Source-Verdrahtung 12 und der Pixel-Elektrode 15 gebildet wird. Der Photoresist wird durch Aufbringen eines Photoresist-Materials, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens auf der ersten transparenten leitfähigen Schicht 61 so gebildet, dass es eine Dicke von 1,5 µm aufweist.
  • Bei dem in 15 gezeigten Schritt wird die Resist-Struktur RM3 als eine Ätz-Maske verwendet, um die erste transparente leitfähige Schicht 61 mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu ätzen, um so die Source-Verdrahtung 12 und die Pixel-Elektrode 15 zu bilden.
  • Als nächstes wird die Resist-Struktur RM3 durch Verwenden einer den Resist ablösenden Flüssigkeit auf Amin-Basis abgelöst und entfernt, und dann wird in dem in 16 gezeigten Schritt eine Siliciumoxid-Schicht 81 als zweite Isolationsschicht durchgehend über der Siliciumoxid-Schicht 51 so gebildet, dass sie die Source-Verdrahtung 12 und die Pixel-Elektrode 15 bedeckt. Diese Siliciumoxid-Schicht 81 fungiert als Schutzschicht 8.
  • Die Siliciumoxid-Schicht 81 wird zum Beispiel mittels eines Plasma-CVD-Verfahrens unter Verwendung eines Silan(SiH4)-Gases und eines Distickstoffmonoxid(N2O)-Gases so gebildet, dass sie eine Dicke von zum Beispiel 50 nm bis 500 nm aufweist.
  • Als nächstes wird in dem in 17 gezeigten Schritt ein auf der Siliciumoxid-Schicht 81 angebrachter und ausgebildeter Photoresist mittels des vierten Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM4 zum Bilden der Kontaktlöcher 14 und 141 gebildet wird. Der Photoresist wird durch Aufbringen eines Photoresist-Materials, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens auf der Siliciumoxid-Schicht 81 so gebildet, dass er eine Dicke von 1,5 µm aufweist.
  • Danach wird die Resist-Struktur RM4 in dem in 18 gezeigten Schritt als eine Ätz-Maske verwendet, um die Siliciumoxid-Schicht 81 mittels eines Trockenätz-Verfahrens unter Verwendung eines Gases, das Fluor enthält, wie beispielsweise CHF3, CF4 und SF6, und eines Sauerstoff(O2)-Gases so zu ätzen, dass die Kontaktlöcher 141 gebildet werden, die sich bis zu den oberen Oberflächen der Source-Verdrahtung 12 und der Pixel-Elektrode 15 erstrecken.
  • Darüber hinaus wird durch das Fortsetzen des Ätzvorgangs, nachdem die Kontaktlöcher 141 gebildet worden sind, außerdem die Silicumoxid-Schicht 51 oberhalb der Halbleiterschicht 4 geätzt, so dass die Kontaktlöcher 14 so gebildet werden, dass sie sich bis zu der oberen Oberfläche der Halbleiterschicht 4 erstrecken. Dieser Trockenätz-Prozess bildet die Kanal-Schutzschicht 5 sowie die Schutzschicht 8.
  • Als nächstes wird die Resist-Struktur durch Verwenden einer den Resist ablösenden Flüssigkeit auf Amin-Basis abgelöst und entfernt, und dann wird in dem in 19 gezeigten Schritt die zweite transparente leitfähige Schicht 9 durchgehend über der Siliciumoxid-Schicht 81 gebildet, welche die Schutzschicht 8 aufweist, so dass die Kontaktlöcher 14 und 141 gefüllt werden.
  • Bei dieser zweiten transparenten leitfähigen Schicht 9 handelt es sich um eine ITO-Schicht, die zum Beispiel mittels eines Gleichstrom-Sputter-Verfahrens unter Verwendung eines ITO-Targets gebildet wird, das Indiumoxid und Zinnoxid enthält, und sie wird so gebildet, dass sie eine Dicke von zum Beispiel 100 nm aufweist.
  • Als nächstes wird in dem in 20 gezeigten Schritt ein auf der zweiten transparenten leitfähigen Schicht 9 angebrachter und ausgebildeter Photoresist mittels des fünften Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM5 zum Bilden der Source-Elektrode 16, der Drain-Elektrode 17 und der Flüssigkristall-Steuerschlitz-Elektrode 11 gebildet wird. Der Photoresist wird durch Anbringen eines Photoresist-Materials, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens an der zweiten transparenten leitfähigen Schicht 9 so gebildet, dass es eine Dicke von 1,5 µm aufweist.
  • Danach wird die Resist-Struktur RM5 als eine Ätz-Maske verwendet, um die zweite transparente leitfähige Schicht 9 mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis so zu ätzen, dass die Source-Elektrode 16, die Drain-Elektrode 17 und die Flüssigkristall-Steuerschlitz-Elektrode 11 gebildet werden, so dass das in 2 gezeigte TFT-Substrat 100 erhalten wird.
  • Es ist anzumerken, dass auf der Oberfläche des fertiggestellten TFT-Substrats 100 eine Ausrichtungs-Schicht und Abstandshalter gebildet werden. Bei der Ausrichtungs-Schicht handelt es sich um eine Schicht, um zu bewirken, dass sich die Flüssigkristalle ausrichten, und sie besteht aus Polyimid oder dergleichen.
  • Bei dieser Ausführungsform ist der in 4 gezeigte Farbfilter 102 tatsächlich auf einem gegenüberliegenden Substrat angeordnet, das so anzuordnen ist, dass es dem TFT-Substrat 100 gegenüberliegt. Das TFT-Substrat 100 und das gegenüberliegende Substrat sind so aneinander gebondet, dass sie einen vorgegebenen Zwischenraum dazwischen aufweisen, der durch die vorstehenden Abstandshalter erzeugt wird, und dieser Zwischenraum ist mit Flüssigkristallen gefüllt und abgedichtet.
  • Das heißt, zwischen dem TFT-Substrat 100 und dem gegenüberliegenden Substrat wird eine Flüssigkristallschicht gehalten. Auf den Außenseiten des TFT-Substrats 100 und des gegenüberliegenden Substrats, die so gebondet sind, sind die zwei Polarisatoren 101 und das Hintergrundlicht-Element 104 angeordnet, die in 4 gezeigt sind, so dass die FFS-Modus-Flüssigkristallanzeige 1000 hergestellt werden kann.
  • Die so erhaltene Flüssigkristallanzeige 1000 besitzt die Eigenschaften einer hohen Auflösung, einer hohen Bildfrequenz, einer langen Lebensdauer und einer hohen Zuverlässigkeit auf.
  • Effekte
  • Bei dem in dem Patentdokument 1 offenbarten Transistor wird zum Beispiel eine Kanal-Schutzschicht aus Si auf dem Kanal aus einem Oxid-Halbleiter ausgebildet, und wenn der Transistor als ein TFT eines TFT-Substrats für eine Flüssigkristallanzeige eingesetzt wird, sind die folgenden sieben Photolithographie-Prozesse erforderlich.
  • Insbesondere sind die sieben Photolithographie-Prozesse erforderlich für die Schritte:
    1. (1) Strukturieren einer Gate-Elektrode; (2) Strukturieren einer Pixel-Elektrode; (3) Strukturieren eines Oxid-Halbleiters; (4) Strukturieren einer Kanal-Schutzschicht; (5) Strukturieren einer Source-Elektrode und einer Drain-Elektrode; (6) Bilden von Kontaktlöchern in der Kanal-Schutzschicht; und (7) Strukturieren einer Flüssigkristall-Steuerschlitz-Elektrode.
  • Bei dem TFT-Substrat 100 gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung werden die Source-Verdrahtung 12 und die Pixel-Elektrode 15 jedoch mittels eines einzigen Photolithographie-Prozesses gleichzeitig gebildet, und die Kanal-Schutzschicht 5 und die Schutzschicht 8 werden mittels eines einzigen Photolithographie-Prozesses gleichzeitig gebildet.
  • Da ferner die Source-Elektrode 16, die Drain-Elektrode 17 und die Flüssigkristall-Steuerschlitz-Elektrode 11 mittels eines einzigen Photolithographie-Prozesses strukturiert werden können, können fünf Photolithographie-Prozesse das TFT-Substrat 100 liefern. Daher kann eine Vergrößerung der Anzahl von Herstellungsprozessen auch in dem Fall verhindert werden, in dem der Oxid-Halbleiter-TFT eine Kanal-Schutzschicht aufweist.
  • Da ferner die Source-Elektrode 16, die Drain-Elektrode 17 und die Flüssigkristall-Steuerschlitz-Elektrode 11 durch die zweite transparente leitfähige Schicht gebildet werden, kann das Apertur-Verhältnis hoch sein.
  • Als Kanalschicht wird ein Oxid-Halbleiter verwendet, und ein TFT kann daher so hergestellt werden, dass er eine hohe Beweglichkeit aufweist. Da der Oxid-Halbleiter ferner mittels eines Trocken-Ätzvorgangs schwer zu ätzen ist, können die Kanal-Schutzschicht 5 und die Schutzschicht 8 problemlos hergestellt werden.
  • Des Weiteren werden die Source-Verdrahtung 12 und die Pixel-Elektrode 15 auf der Siliciumoxid-Schicht 51 (der ersten Isolationsschicht) gebildet, die Source-Verdrahtung 12 und die Pixel-Elektrode 15 können sich entfernt von der Gate-Verdrahtung 13 befinden. Diese Anordnung kann eine parasitäre Kapazität reduzieren, die eine Signalverzögerung auf der Source-Verdrahtung 12, ein Burn-in des Pixels und eine Unebenheit der Anzeige verursacht.
  • Dieser Effekt ist insbesondere in einem Kreuzungsbereich zwischen der Source-Verdrahtung 12 und der Gate-Verdrahtung 13 beträchtlich. Darüber hinaus ist dieser Effekt wirksam für LCDs nicht nur beim FFS-Modus, sondern auch beim TN-Modus und beim IPS-Modus.
  • Ausführungsform 2
  • Unter Bezugnahme auf 21 bis 27 wird eine Beschreibung für eine Konfiguration und ein Verfahren zur Herstellung eines TFT-Substrats 200 gemäß Ausführungsform 2 der vorliegenden Erfindung angegeben.
  • Querschnitts-Konfiguration des TFT-Substrats
  • 21 ist eine Schnittansicht, die der Querschnitts-Konfiguration des Pixel-Bereichs des TFT-Substrats 100 gemäß Ausführungsform 1 entspricht, die unter Bezugnahme auf 2 beschrieben ist; daher sind den Komponenten, welche die gleichen wie bei dem TFT-Substrat 100 sind, die gleichen Bezugszeichen zugewiesen, und redundante Beschreibungen derselben sind weggelassen.
  • Wie in 21 gezeigt, unterscheidet sich das TFT-Substrat 200 von dem TFT-Substrat 100 dahingehend, dass eine Source-Verdrahtung 12A durch eine laminierte Schicht gebildet ist, bei der eine zweite Metallschicht 71 auf die erste transparente leitfähige Schicht 61 laminiert ist.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des TFT-Substrats 200 gemäß Ausführungsform 2 unter Bezugnahme auf 22 bis 27 beschrieben, bei denen es sich um Schnittansichten handelt, die sequentiell den Herstellungsprozess zeigen. Es ist anzumerken, dass eine Schnittansicht, die den letzten Schritt zeigt, 21 entspricht.
  • Zunächst wird, nachdem die erste transparente leitfähige Schicht 61 durch die Schritte, die bei der Ausführungsform 1 unter Bezugnahme auf 5 bis 13 beschrieben sind, durchgehend über der Siliciumoxid-Schicht 51 gebildet worden ist, in dem in 22 gezeigten Schritt die zweite Metallschicht 71 mittels eines Sputter-Verfahrens aus einer Al-3Mol%Ni-Schicht durchgehend über der ersten transparenten leitfähigen Schicht 61 so gebildet, dass sie eine Dicke von 100 nm aufweist.
  • Als nächstes wird in dem in 23 gezeigten Schritt ein auf der zweiten Metallschicht 71 angebrachter und ausgebildeter Photoresist mittels des dritten Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM6 zum Bilden der Source-Verdrahtung 12A und der Pixel-Elektrode 15 gebildet wird. Der Photoresist wird durch Anbringen eines Photoresist-Materials, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens an der zweiten Metallschicht 71 so gebildet, dass er eine Dicke von 1,5 µm aufweist. Dann wird der Photoresist zum Beispiel durch ein Halbton-Verfahren belichtet und entwickelt, so dass die Resist-Struktur RM6 so gebildet wird, dass sie zwei unterschiedliche Dicken aufweist.
  • Bei dem Halbton-Verfahren handelt es sich um ein Photolithographie-Verfahren, bei dem ein Photoresist belichtet wird, wobei eine Multi-Gradations-Photomaske verwendet wird, die zusätzlich zu einem Bereich, der Licht für eine Belichtung durchlässt, und einem Bereich, der Licht für eine Belichtung blockiert, einen Zwischen-Belichtungsbereich aufweist, durch den Licht für eine Belichtung mit 40 % bis 60 % der Lichtintensität hindurch geht, die abgeschwächt wird; und in dem Fall eines positiven Photoresist-Materials wird der Photoresist in einem Bereich unter der Zwischenbelichtung, bei der die Intensität des Lichts für eine Belichtung gering ist, nicht vollständig belichtet, so dass eine Resist-Struktur gebildet wird, bei der die Dicke geringer als in dem nicht belichteten Bereich ist.
  • Das heißt, durch Verwenden des Halbton-Verfahrens kann die Resist-Struktur RM6 gebildet werden, die eine erste Dicke (von ungefähr 1,5 µm), bei der es sich um die größte Dicke handelt, auf dem Bereich aufweist, der später zu der Source-Verdrahtung 12A des TFT 20 wird, und die eine zweite Dicke, die ungefähr gleich der Hälfte der ersten Dicke ist, in dem Bereich aufweist, der später zu der Pixel-Elektrode 15 wird.
  • Danach wird die Resist-Struktur RM6 in dem in 24 gezeigten Schritt als eine Ätz-Maske verwendet, um die zweite Metallschicht 71 (die Al-3Mol%Ni-Schicht) und die erste transparente leitfähige Schicht 61 (die a-ITO-Schicht) in dem Bereich mit Ausnahme der Bereiche, in denen später die Source-Verdrahtung 12A und die Pixel-Elektrode 15 gebildet werden, mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu entfernen, so dass die Source-Verdrahtung 12A und die Pixel-Elektrode 15 strukturiert werden.
  • Als nächstes wird in dem in 25 gezeigten Schritt die Dicke der Resist-Struktur RM6 als ein Ganzes durch Veraschen mit einem Sauerstoff-Plasma so reduziert, dass der Bereich mit einer geringeren Schichtdicke vollständig entfernt werden kann, um so zu bewirken, dass die zweite Metallschicht 71 auf der Pixel-Elektrode 15 freigelegt wird, und so, dass die Resist-Struktur RM6 auf der Source-Verdrahtung 12A belassen werden kann.
  • Als nächstes wird eine Temper-Behandlung durchgeführt, um die Pixel-Elektrode 15 und die Source-Verdrahtung 12A, bei denen es sich um a-ITO-Schichten handelt, in polykristalline ITO(Poly-ITO)-Schichten umzugestalten, die eine Widerstandsfähigkeit gegenüber einer Lösung auf PAN-Basis aufweisen.
  • Danach wird in dem in 26 gezeigten Schritt ein Nass-Ätzvorgang in dem Zustand durchgeführt, in dem die Resist-Struktur auf der Source-Verdrahtung 12A belassen worden ist, so dass die zweite Metallschicht 71 auf der Source-Verdrahtung 12A belassen wird, die zweite Metallschicht 71 auf der Pixel-Elektrode 15 jedoch entfernt wird. Es ist anzumerken, dass der Nass-Ätzvorgang in diesem Fall unter Verwendung einer Lösung auf PAN-Basis durchgeführt wird, und die Pixel-Elektrode 15, die zu einer Poly-ITO-Schicht geworden ist, nicht entfernt, sondern belassen wird.
  • Nach einer Ablösung und Entfernung der Resist-Struktur RM6 durch Verwenden der den Resist ablösenden Flüssigkeit auf Amin-Basis in dem in 27 gezeigten Schritt werden die unter Bezugnahme auf 16 bis 20 bei der Ausführungsform 1 beschriebenen Schritte durchgeführt, um das in 21 gezeigte TFT-Substrat 200 zu erhalten.
  • Effekte
  • Bei dem vorstehend beschriebenen TFT-Substrat 200 gemäß Ausführungsform 2 wird die Source-Verdrahtung 12A durch eine laminierte Schicht gebildet, bei der die zweite Metallschicht 71 auf die erste transparente leitfähige Schicht 61 laminiert wird; daher kann der Verdrahtungs-Widerstand reduziert werden.
  • Ferner wird die Multi-Gradations-Photomaske beim Strukturieren der Pixel-Elektrode 15 und der Source-Verdrahtung 12A verwendet, um den Photoresist so zu belichten, dass die Resist-Struktur RM6 mit zwei unterschiedlichen Dicken gebildet wird, und die Resist-Struktur wird dazu verwendet, ein Strukturieren durchzuführen, so dass die zweite Metallschicht 71 auf der Source-Verdrahtung 12A belassen werden kann.
  • Da die Temper-Behandlung ferner eine Umgestaltung durchführt, um so die Pixel-Elektrode 15 und die Source-Verdrahtung 12A, bei denen es sich um a-ITO-Schichten handelt, in Poly-ITO-Schichten umzugestalten, die eine Widerstandsfähigkeit gegenüber der Lösung auf PAN-Basis aufweisen, wird verhindert, dass die Pixel-Elektrode 15 zum Zeitpunkt der Entfernung der zweiten Metallschicht 71 entfernt wird.
  • Mit dem unter Bezugnahme auf 22 bis 27 beschriebenen Herstellungsverfahren kann das TFT-Substrat 200 ferner bereits durch fünf Photolithographie-Prozesse erhalten werden.
  • Ausführungsform 3
  • Unter Bezugnahme auf 28 bis 33 wird eine Beschreibung für eine Konfiguration und ein Verfahren zur Herstellung eines TFT-Substrats 300 gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung angegeben.
  • Querschnitts-Konfiguration des TFT-Substrats
  • 28 ist eine Schnittansicht, die der Querschnitts-Konfiguration des Pixel-Bereichs des TFT-Substrats 100 gemäß Ausführungsform 1 entspricht, die unter Bezugnahme auf 2 beschrieben ist; daher sind den gleichen Komponenten wie bei dem TFT-Substrat 100 die gleichen Bezugszeichen zugewiesen, und redundante Beschreibung derselben sind weggelassen.
  • Wie in 28 gezeigt, unterscheidet sich das TFT-Substrat 300 von dem TFT-Substrat 100 dahingehend, dass die Source-Verdrahtung 12A von einer laminierten Schicht gebildet wird, bei der die zweite Metallschicht 71 auf die erste transparente leitfähige Schicht 61 laminiert ist, und dass eine laminierte Schicht LL, die von der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 gebildet wird, auch auf der Kanal-Schutzschicht 5 derart gebildet wird, dass die laminierte Schicht LL mit einer Schutzschicht 8 bedeckt ist.
  • Da die Schutzschicht 8 die erste transparente leitfähige Schicht 61 und die zweite Metallschicht 71 auf der Kanal-Schutzschicht 5 bedeckt, wird bei dem TFT-Substrat 300 verhindert, dass die Source-Elektrode 16 und die Drain-Elektrode 17 elektrisch miteinander verbunden sind.
  • Bei dieser Anordnung ist es bevorzugt, dass sich die Source-Elektrode 16 und die Drain-Elektrode 17 oberhalb der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 nicht überlappen. Dies liegt an Folgendem: Wenn die zweite Metallschicht 71 auf der Kanal-Schutzschicht 5 ausgebildet ist, werden parasitäre Kapazitäten, die ein Burn-in des Pixels und eine Unebenheit der Anzeige verursachen, zwischen der Source-Elektrode 16 und der Drain-Elektrode 17 und der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 erzeugt.
  • Wenn sich jedoch die Source-Elektrode 16 und die Drain-Elektrode 17 oberhalb der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 nicht überlappen, kann die Erzeugung derartiger parasitärer Kapazitäten verhindert oder reduziert werden, und gleichzeitig kann die zweite Metallschicht 71, die oberhalb der Halbleiterschicht 4 ausgebildet ist, ein Eindringen von Licht in die Halbleiterschicht 4 reduzieren.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des TFT-Substrats 300 gemäß Ausführungsform 3 unter Bezugnahme auf 29 bis 33 beschrieben, bei denen es sich um Schnittansichten handelt, die sequentiell den Herstellungsprozess zeigen. Es ist anzumerken, dass eine Schnittansicht, die den letzten Schritt zeigt, 28 entspricht.
  • Zunächst wird, nachdem die Schritte, die bei Ausführungsform 1 unter Bezugnahme auf 5 bis 13 beschrieben sind, durchgeführt worden sind und nachdem die erste transparente leitfähige Schicht 61 durchgehend über der Siliciumoxid-Schicht 51 gebildet worden ist, durch den bei Ausführungsform 2 unter Bezugnahme auf 22 beschriebenen Schritt die zweite Metallschicht 71 aus einer Al-3Mol%Ni-Schicht durchgehend über der ersten transparenten leitfähigen Schicht 61 so gebildet, dass sie eine Dicke von 100 nm aufweist.
  • Als nächstes wird in dem in 29 gezeigten Schritt ein auf der zweiten Metallschicht 71 angebrachter und ausgebildeter Photoresist mittels des dritten Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM7 zum Bilden der Source-Verdrahtung 12A, der Pixel-Elektrode 15 und der laminierten Schicht LL oberhalb der Halbleiterschicht 4 gebildet wird. Der Photoresist wird durch Aufbringen eines Photoresist-Materials, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens an der zweiten Metallschicht 71 so gebildet, dass es eine Dicke von 1,5 µm aufweist. Danach wird der Photoresist zum Beispiel mittels eines Halbton-Verfahrens belichtet und entwickelt, und die Resist-Struktur RM7 wird daher so gebildet, dass sie zwei unterschiedliche Dicken aufweist.
  • Das heißt, die Resist-Struktur RM7 kann durch Verwenden des Halbton-Verfahrens gebildet werden. Die Resist-Struktur RM7 weist eine erste Dicke (von ungefähr 1,5 µm), bei der es sich um die größte Dicke handelt, auf dem Bereich, der später zu der Source-Verdrahtung 12A des TFT 20 wird, und auf dem Bereich auf, der später zu der laminierten Schicht LL wird, und die Resist-Struktur RM7 weist eine zweite Dicke, die etwa gleich der Hälfte der ersten Dicke ist, in dem Bereich auf, der später zu der Pixel-Elektrode 15 wird.
  • Danach wird die Resist-Struktur RM7 in dem in 30 gezeigten Schritt als Ätz-Maske verwendet, um die zweite Metall-Schicht 71 (die Al-3Mol%Ni-Schicht) und die erste transparente leitfähige Schicht 61 (die a-ITO-Schicht) in dem Bereich mit Ausnahme der Bereiche, in denen später die Source-Verdrahtung 12A, die laminierte Schicht LL und die Pixel-Elektrode 15 gebildet werden, mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu entfernen, so dass die Source-Verdrahtung 12A, die laminierte Schicht LL und die Pixel-Elektrode 15 strukturiert werden.
  • Als nächstes wird in dem in 31 gezeigten Schritt die Dicke der Resist-Struktur RM7 als Ganzes durch Veraschen mit einem Sauerstoff-Plasma so reduziert, dass der Bereich der Resist-Struktur, der eine geringere Schichtdicke aufweist, vollständig entfernt werden kann, um so zu bewirken, dass die zweite Metallschicht 71 auf der Pixel-Elektrode 15 freigelegt wird, und derart, dass die Resist-Struktur RM7 auf der Source-Verdrahtung 12A und der laminierten Schicht LL belassen werden kann.
  • Als nächstes wird eine Temper-Behandlung durchgeführt, um die Pixel-Elektrode 15, die erste leitfähige Schicht 61 der laminierten Schicht LL und die Source-Verdrahtung 12A, bei denen es sich um a-ITO-Schichten handelt, in polykristalline ITO(Poly-ITO)-Schichten umzugestalten, die eine Widerstandsfähigkeit gegenüber der Lösung auf PAN-Basis aufweisen.
  • Dann wird in dem in 32 gezeigten Schritt in dem Zustand, in dem die Resist-Struktur auf der Source-Verdrahtung 12A und der laminierten Schicht LL belassen worden ist, ein Nassätz-Vorgang durchgeführt, so dass die zweite Metallschicht 71 auf der Source-Verdrahtung 12A belassen wird und die laminierte Schicht LL oberhalb der Halbleiterschicht 4 belassen wird und die zweite Metallschicht 71 auf der Pixel-Elektrode 15 entfernt wird.
  • Es ist anzumerken, dass der Nassätz-Vorgang in diesem Fall durch Verwenden einer Lösung auf PAN-Basis durchgeführt wird und die Pixel-Elektrode 15, die zu einer Poly-ITO-Schicht geworden ist, nicht entfernt, sondern belassen wird.
  • Nachdem die Resist-Struktur RM7 in dem in 33 gezeigten Schritt durch Verwenden der den Resist ablösenden Flüssigkeit auf Amin-Basis abgelöst und entfernt worden ist, wird das in 28 gezeigte TFT-Substrat 300 durch die unter Bezugnahme auf 16 bis 20 bei Ausführungsform 1 beschriebenen Schritte erhalten.
  • Effekte
  • Der TFT 20 wird mit dem Licht des Hintergrundlicht-Elements 104 (4) belichtet, das von dem Farbfilter 102 (4) oder dergleichen reflektiert wird, der sich oberhalb des TFT-Substrats 300 befindet. Wenn eine Schwellenspannung des TFT 20 durch diese Bestrahlung mit Licht verschoben wird und eine Treiberspannung des Gates übersteigt, kann der TFT nicht normal betrieben werden.
  • Da jedoch die laminierte Schicht LL, welche die zweite Metallschicht 71 aufweist, oberhalb des Kanalbereichs der Halbleiterschicht 4 angeordnet ist, ist es möglich, das Licht zu reduzieren, das von einer Schicht oberhalb des TFT-Substrats 300 reflektiert wird und durch die Kanal-Schutzschicht 5 in die Halbleiterschicht 4 eintritt, so dass es möglich ist, einen langlebigen und äußerst zuverlässigen TFT 20 zu erhalten.
  • Hier zeigt 34 die Transmittanz-Charakteristiken einer a-Si-Schicht mit einer Schichtdicke von 200 nm und einer Metallschicht mit einer Schichtdicke von 100 nm für Licht mit mehreren Wellenlängen.
  • 34 zeigt die jeweiligen Transmittanz-Charakteristiken von Metallschichten aus Al, Molybdän (Mo), Chrom (Cr) sowie die Transmittanz-Charakteristik einer a-Si-Schicht und zeigt, dass jede Metallschicht Licht in dem Wellenlängenbereich von 500 nm bis 800 nm vollständig blockiert. Es ist anzumerken, dass, da jede der Metallschichten aus Al, Mo und Cr eine Transmittanz von nahezu Null aufweist, die Linien der Charakteristiken auf der horizontalen Achse liegen und in 34 nicht identifiziert werden können.
  • Andererseits weist die a-Si-Schicht eine Transmittanz von zumindest mehreren Prozent für den oberen Wellenlängenbereich auf und weist eine Transmittanz von höchstens ungefähr 90 Prozent auf, und es versteht sich, dass eine Metallschicht das Licht vollständig blockieren kann.
  • Da sich die Source-Elektrode 16 und die Drain-Elektrode 17 ferner oberhalb der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 nicht überlappen, kann die Erzeugung von parasitären Kapazitäten verhindert oder zumindest reduziert werden, so dass es möglich ist, ein Burn-in von Pixeln und eine Unebenheit der Anzeige zu reduzieren.
  • Des Weiteren kann das TFT-Substrat 300 mittels des unter Bezugnahme auf 29 bis 33 beschriebenen Herstellungsverfahrens bereits durch fünf Photolithographie-Prozesse erhalten werden.
  • Modifiziertes Beispiel
  • Bei der vorstehend beschriebenen Ausführungsform 3 ist eine Konfiguration beschrieben, bei der die Schutzschicht 8 aus einer Siliciumoxid-Schicht gebildet ist; wenn die Schutzschicht 8 jedoch aus einer mehrlagigen Schicht gebildet ist, die eine organische planarisierende Schicht aufweist, kann die Schutzschicht 8 problemlos dick herstellt werden. Diese Anordnung vergrößert die Abstände zwischen der Source-Elektrode 16 und der Drain-Elektrode 17 auf der Schutzschicht 8 und der zweiten Metallschicht 71 der laminierten Schicht LL, und somit kann die parasitäre Kapazität weiter reduziert werden.
  • 35 zeigt eine Konfiguration, bei der die Schutzschicht 8 durch Verwenden einer mehrlagigen, eine organische planarisierende Schicht aufweisenden Schicht 82 anstelle der Siliciumoxid-Schicht 81 dicker hergestellt ist.
  • Wie in 35 gezeigt, ist es möglich, eine Unebenheit, die durch die Verdrahtungen und dergleichen verursacht wird, die durch den Herstellungsprozess erzeugt werden, ausreichend zu planarisieren, wenn die mehrlagige Schicht 82, die eine organische planarisierende Schicht mit einer Dicke von 1,0 bis 3,0 µm aufweist, auf der Siliciumoxid-Schicht 51 ausgebildet ist, und die Schutzschicht 8 kann somit problemlos dick hergestellt werden.
  • Es ist anzumerken, dass die organische planarisierende Schicht erhalten werden kann, indem zum Beispiel ein lichtempfindliches organisches Acryl-Harz-Material mittels eines Aufschleuder-Verfahrens angebracht wird. Es ist anzumerken, dass das Material nicht auf ein organisches Acryl-Harz-Material beschränkt ist und dass es außerdem möglich ist, Materialien auf der Basis von Olefin, Materialien auf der Basis von Novolac, Polyimid-Materialien oder Siloxan-Materialien zu verwenden.
  • Des Weiteren kann auch in der bei den Ausführungsformen 1 und 2 beschriebenen Konfiguration die Schutzschicht 82, die eine organische planarisierende Schicht aufweist, anstelle der Siliciumoxid-Schicht 81 als Schutzschicht 8 verwendet werden. Wird die mehrlagige Schicht 82 verwendet, kann problemlos eine dickere Schicht hergestellt werden.
  • Ausführungsform 4
  • Unter Bezugnahme auf 36 bis 44 wird eine Beschreibung für eine Konfiguration und ein Verfahren zur Herstellung eines TFT-Substrats 400 gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung angegeben. Die vorliegende Ausführungsform 4 weist eine Konfiguration auf, bei der die Konfiguration des bei Ausführungsform 3 beschriebenen TFT-Substrats 300 teilweise modifiziert ist; daher sind den gleichen Komponenten wie bei dem TFT-Substrat 300 die gleichen Bezugszeichen zugewiesen, und redundante Beschreibungen derselben sind weggelassen.
  • Konfiguration des TFT-Substrats
  • 36 ist eine Teil-Draufsicht auf einen Pixel-Bereich des TFT-Substrats 400 gemäß Ausführungsform 4, und 37 ist eine Schnittansicht, die eine Querschnitts-Konfiguration entlang einer Linie A-A in 36 zeigt. Wie in 37 gezeigt, kreuzt die Linie A-A parallel zu der Y-Richtung die Gate-Verdrahtung 13 und die Gate-Elektrode 2, die von der Gate-Verdrahtung 13 abzweigt; und 37 zeigt die Gate-Verdrahtung 13 und die Gate-Elektrode 2 als eine einzige Schicht.
  • Oberhalb der Gate-Elektrode 2 ist eine Halbleiterschicht 4 mit einer Gate-Isolierschicht 3 dazwischen angeordnet, und auf der Halbleiterschicht 4 ist eine Kanal-Schutzschicht 5 ausgebildet. Es ist anzumerken, dass die Kanal-Schutzschicht 5 eine andere Bezeichnung für eine Siliciumoxid-Schicht 51 ist, die auf dem Bereich angeordnet ist, der als Kanalbereich fungiert, wenn ein TFT 20 in Betrieb ist, und als Siliciumoxid-Schicht 51 (als die erste Isolationsschicht) außerhalb des Bereichs oberhalb des Kanalbereichs bezeichnet wird.
  • Wie in 37 gezeigt, ist bei dem TFT-Substrat 400 eine laminierte Schicht LL, die von der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 gebildet wird, auf der Kanal-Schutzschicht 5 derart angeordnet, dass sich die laminierte Schicht 5 auch von oberhalb der Kanal-Schutzschicht 5 bis oberhalb der Siliciumoxid-Schicht 51 erstreckt. Das heißt, die laminierte Schicht LL ist so angeordnet, dass sie sich von oberhalb der Gate-Elektrode 2 bis oberhalb der Gate-Verdrahtung 13 erstreckt.
  • Die laminierte Schicht LL ist von der Schutzschicht 8 bedeckt, und die laminierte Schicht LL ist so konfiguriert, dass sie über eine obere leitfähige Gate-Schicht 91, die so angeordnet ist, dass sie ein Kontaktloch 143 (ein drittes Kontaktloch) und ein Kontaktloch 144 (ein viertes Kontaktloch) füllt, mit der Gate-Verdrahtung 13 elektrisch verbunden ist, wobei das Kontaktloch 143 die Schutzschicht 8 auf der laminierten Schicht LL durchdringt und das Kontaktloch 144 die Schutzschicht 8, die Siliciumoxid-Schicht 51 und die Gate-Isolierschicht 3 auf der Gate-Verdrahtung 13 durchdringt.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des TFT-Substrats 400 gemäß Ausführungsform 4 unter Bezugnahme auf 38 bis 44 beschrieben, bei denen es sich um Schnittansichten handelt, die sequentiell den Herstellungsprozess zeigen. Es ist anzumerken, dass eine Schnittansicht, die den letzten Schritt zeigt, 37 entspricht.
  • Zunächst wird, nachdem die bei Ausführungsform 1 unter Bezugnahme auf 5 bis 12 beschriebenen Schritte durchgeführt worden sind, die Siliciumoxid-Schicht 51 in dem in 38 gezeigten Schritt als erste Isolationsschicht auf der Siliciumoxid-Schicht 3 so gebildet, dass sie die Halbleiterschicht 4 bedeckt. Diese Siliciumoxid-Schicht 51 fungiert als Kanal-Schutzschicht 5 oberhalb der Gate-Elektrode 2 des TFT 20. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 13 beschriebenen Schritt, und die redundante Beschreibung ist weggelassen.
  • Anschließend wird in dem in 39 gezeigten Schritt die erste transparente leitfähige Schicht 61 durchgehend über der Siliciumoxid-Schicht 51 gebildet. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 13 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird in dem in 40 gezeigten Schritt mittels eines Sputter-Verfahrens die zweite Metallschicht 71 aus einer Al-3Mol%Ni-Schicht durchgehend über der ersten transparenten leitfähigen Schicht 61 so gebildet, dass sie eine Dicke von 100 nm aufweist, und dann wird ein auf der zweiten Metallschicht 71 angebrachter und ausgebildeter Photoresist mittels des dritten Photolithographie-Prozesses so strukturiert, dass eine Resist-Struktur RM7 zum Bilden der laminierten Schicht LL oberhalb einer Source-Verdrahtung 12A, der Pixel-Elektrode 15 und der Halbleiterschicht 4 gebildet wird. Dieser Schritt entspricht dem bei Ausführungsform 3 unter Bezugnahme auf 29 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Es ist anzumerken, dass die Resist-Struktur RM7 gebildet wird, indem der Photoresist mittels eines Halbton-Verfahrens belichtet wird, und die Resist-Struktur RM7 weist eine erste Dicke (von ungefähr 1,5 µm) in dem Bereich von oberhalb der Gate-Verdrahtung 13 bis oberhalb der Gate-Elektrode 2 auf.
  • Dann wird die Resist-Struktur RM7 in dem in 41 gezeigten Schritt als eine Ätz-Maske verwendet, um die zweite Metallschicht 71 (die Al-3Mol%Ni-Schicht) und die erste transparente leitfähige Schicht 61 (die a-ITO-Schicht) in dem Bereich mit Ausnahme der Bereiche, in denen später die Source-Verdrahtung 12A, die laminierte Schicht LL und die Pixel-Elektrode 15 gebildet werden, mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu entfernen, so dass die laminierte Schicht LL strukturiert wird. Bei diesem Schritt werden auch die Source-Verdrahtung 12A und die Pixel-Elektrode 15 strukturiert. Dieser Schritt entspricht dem bei Ausführungsform 3 unter Bezugnahme auf 30 beschriebenen Schritt.
  • Es ist anzumerken, dass es nach diesem Schritt einen Schritt zum Reduzieren der Dicke der Resist-Struktur RM7 als Ganzes durch Veraschen unter Verwendung eines Sauerstoff-Plasmas (den unter Bezugnahme auf 31 beschriebenen Schritt) und einen Schritt einer Temper-Behandlung gibt, die Beschreibung dieser Schritte ist jedoch weggelassen.
  • Als nächstes wird nach einem Ablösen und Entfernen der Resist-Struktur RM7 durch Verwenden einer den Resist ablösenden Flüssigkeit auf Amin-Basis eine Siliciumoxid-Schicht 81 als zweite Isolationsschicht durchgehend über der Silicumoxid-Schicht 51 gebildet, um so in dem in 42 gezeigten Schritt die laminierte Schicht LL zu bedecken. Diese Siliciumoxid-Schicht 81 fungiert als Schutzschicht 8. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 16 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird in dem im 42 gezeigten Schritt ein auf der Siliciumoxid-Schicht 81 angebrachter und ausgebildeter Photoresist mittels des vierten Photolithographie-Prozesses strukturiert, um so eine Resist-Struktur RM4 zum Bilden der Kontaktlöcher 143 und 144 zu bilden. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 17 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Danach wird die Resist-Struktur RM4 in dem in 43 gezeigten Schritt als Ätz--Maske verwendet, um die Siliciumoxid-Schicht 81 mittels eines Trockenätz-Verfahrens unter Verwendung eines Gases, das Fluor enthält, wie beispielsweise CHF3, CF4 und SF6, und eines Sauerstoff(O2)-Gases zu ätzen, um so die Kontaktlöcher 143 zu bilden, welche sich bis zu der oberen Oberfläche der zweiten Metallschicht 71 erstrecken. Darüber hinaus wird der Ätzvorgang fortgesetzt, nachdem die Kontaktlöcher 143 gebildet worden sind, und auch die Siliciumoxid-Schicht 51 und die Gate-Isolierschicht 3 werden oberhalb der Gate-Verdrahtung 13 geätzt, so dass die Kontaktlöcher 144 so gebildet werden, dass sie sich bis zu der oberen Oberfläche der Gate-Verdrahtung 13 erstrecken. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 18 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird nach einem Ablösen und Entfernen der Resist-Struktur RM4 durch Verwenden einer den Resist ablösenden Flüssigkeit auf Amin-Basis in dem in 44 gezeigten Schritt eine zweite transparente leitfähige Schicht 9 durchgehend über der Siliciumoxid-Schicht 81 gebildet, welche die Schutzschicht 8 aufweist, um so die Kontaktlöcher 143 und 144 zu füllen. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 19 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird ein auf der zweiten transparenten leitfähigen Schicht 9 angebrachter und ausgebildeter Photoresist mittels des fünften Photolithographie-Prozesses strukturiert, um so eine Resist-Struktur RM5 zu bilden, die in 44 gezeigt ist. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 20 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Danach wird die Resist-Struktur RM5 als Ätz-Maske verwendet, um die zweite transparente leitfähige Schicht 9 mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu ätzen, um so die obere leitfähige Gate-Schicht 91 zu bilden, welche die Kontaktlöcher 143 und die Kontaktlöcher 144 füllt, und die laminierte Schicht LL und die Gate-Verdrahtung 13 sind somit elektrisch miteinander verbunden, so dass das in 36 und 37 gezeigte TFT-Substrat 400 erhalten wird.
  • Effekte
  • Wie bei der Ausführungsform 3 beschrieben, ist es möglich, das Licht zu reduzieren, das von einer Schicht oberhalb des TFT-Substrats 400 reflektiert wird und durch die Kanal-Schutzschicht 5 in die Halbleiterschicht 4 eintritt, da die laminierte Schicht LL, welche die zweite Metallschicht 71 aufweist, oberhalb des Kanalbereichs der Halbleiterschicht 4 angeordnet ist, so dass es möglich ist, einen langlebigen und äußerst zuverlässigen TFT 20 zu erhalten. Darüber hinaus wird der laminierten Schicht LL bei der Ausführungsform 4 außerdem die gleiche Spannung (die Gate-Spannung) wie der Gate-Elektrode 20 zugeführt, da die laminierte Schicht LL mit der Gate-Verdrahtung 13 (der Gate-Elektrode 2) elektrisch verbunden ist.
  • Diesbezüglich wird in „K. Chang, et. al.: SID'15 Digest, S. 1023 (2015)“ berichtet, dass die Gate-Spannung, die auch von einem Ort oberhalb der Halbleiterschicht angelegt wird, die als Kanalbereich fungiert, die Zuverlässigkeit des TFT verbessert, und es kann erwartet werden, dass die Zuverlässigkeit des TFT 20 verbessert wird, indem die gleiche Spannung wie die Gate-Spannung auch von oberhalb der Halbleiterschicht 4 angelegt wird, wie bei der vorliegenden Ausführungsform 4.
  • Ausführungsform 5
  • Unter Bezugnahme auf 45 bis 53 wird eine Beschreibung für eine Konfiguration und ein Verfahren zur Herstellung eines TFT-Substrats 500 gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung angegeben. Die vorliegende Ausführungsform 5 weist eine Konfiguration auf, bei der die Konfiguration des bei Ausführungsform 3 beschriebenen TFT-Substrats 300 teilweise modifiziert ist; daher sind den gleichen Komponenten wie bei dem TFT-Substrat 300 die gleichen Bezugszeichen zugewiesen, und redundante Beschreibungen derselben sind weggelassen.
  • Konfiguration des TFT-Substrats
  • 45 ist eine Draufsicht auf einen Pixel-Bereich eines TFT-Substrats 500 gemäß Ausführungsform 5, und 46 ist eine Schnittansicht, die eine Querschnitts-Konfiguration entlang einer Linie B-B in 45 zeigt. Bei dem TFT-Substrat 500 ist, wie bei Ausführungsform 4 unter Bezugnahme auf 37 beschrieben, die laminierte Schicht LL, die von der ersten transparenten leitfähigen Schicht 61 und der zweiten Metallschicht 71 gebildet wird, so angeordnet, dass sie sich ebenfalls von oberhalb der Kanal-Schutzschicht 5 bis oberhalb der Siliciumoxid-Schicht 51 erstreckt.
  • Das heißt, die laminierte Schicht LL ist so angeordnet, dass sie sich von einem Ort oberhalb der Gate-Elektrode 2 bis oberhalb der Gate-Verdrahtung 13 erstreckt, und bei der laminierten Schicht LL oberhalb der Gate-Verdrahtung 13 handelt es sich um eine Verdrahtung LLW der laminierten Schicht, die sich entlang der Gate-Verdrahtung 13 erstreckt, wie in 45 und 46 gezeigt.
  • Da die Verdrahtung LLW der laminierten Schicht aus den gleichen Materialien und auf der gleichen Schicht wie die Source-Verdrahtung 12A gebildet ist, ist die Verdrahtung LLW der laminierten Schicht vor einem Kreuzungsbereich mit der Source-Verdrahtung 12A geteilt. Ferner ist eine streifenförmige (rechteckige) Jumper-Leitung 92, die aus dem gleichen Material wie die zweite transparente leitfähige Schicht 9 hergestellt ist, oberhalb der Source-Verdrahtung 12A und der Verdrahtung LLW der laminierten Schicht angeordnet, um so den Kreuzungsbereich mit der Source-Verdrahtung 12A zu überbrücken. Die Jumper-Leitung 92 ist so konfiguriert, dass sie durch Kontaktlöcher 145, welche die Schutzschicht 8 durchdringen, mit der zweiten Metallschicht 71 der Verdrahtung LLW der laminierten Schicht elektrisch verbunden ist.
  • Die Verdrahtung LLW der laminierten Schicht erstreckt sich in der lateralen Richtung (der X-Richtung) entlang der Gate-Verdrahtung 13, und ein Endbereich der Verdrahtung LLW der laminierten Schicht (mit anderen Worten, ein Endbereich einer im Wesentlichen einzelnen Leitung, in dem die Verdrahtungen LLW der laminierten Schicht durch die Jumper-Leitung 82 miteinander verbunden sind) ist mit einem Anschluss 191 der Verdrahtung der laminierten Schicht verbunden, der in einer Draufsicht parallel zu dem Gate-Anschluss 19 an einer von dem Gate-Anschluss 19 entfernten Position angeordnet ist. An diesen Anschluss 191 der Verdrahtung der laminierten Schicht kann Masse oder eine beliebige Spannung angelegt werden.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des TFT-Substrats 500 gemäß Ausführungsform 5 unter Bezugnahme auf 47 bis 53 beschrieben, bei denen es sich um Schnittansichten handelt, die sequentiell den Herstellungsprozess zeigen. Es ist anzumerken, dass eine Schnittansicht, die den letzten Schritt zeigt, 46 entspricht.
  • Zunächst wird, nachdem die bei der Ausführungsform 1 unter Bezugnahme auf 5 bis 12 beschriebenen Schritte durchgeführt worden sind, in dem in 47 gezeigten Schritt die Siliciumoxid-Schicht 51 als erste Isolationsschicht auf der Siliciumoxid-Schicht 3 gebildet. Diese Siliciumoxid-Schicht 51 fungiert als Kanal-Schutzschicht 5 oberhalb der Gate-Elektrode 2 des TFT 20. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 13 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Anschließend wird in dem in 48 gezeigten Schritt die erste transparente leitfähige Schicht 61 durchgehend über der Siliciumoxid-Schicht 51 gebildet. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 13 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird in dem in 49 gezeigten Schritt mittels eines Sputter-Verfahrens die zweite Metallschicht 71 aus einer Al-3Mol%Ni-Schicht durchgehend über der ersten transparenten leitfähigen Schicht 61 so gebildet, dass sie eine Dicke von 100 nm aufweist, und dann wird ein auf der zweiten Metallschicht 71 angebrachter und ausgebildeter Photoresist mittels des dritten Photolithographie-Prozesses strukturiert, um so eine Resist-Struktur RM7 zum Bilden der Verdrahtung LLW der laminierten Schicht oberhalb der Source-Verdrahtung 12A und der Gate-Verdrahtung 13 zu bilden. Dieser Schritt entspricht dem bei Ausführungsform 3 unter Bezugnahme auf 29 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Es ist anzumerken, dass die Resist-Struktur RM7 gebildet wird, indem der Photoresist mittels eines Halbton-Verfahrens belichtet wird, und dass die Resist-Struktur RM7 eine erste Dicke (von ungefähr 1,5 µm) in dem Bereich von oberhalb der Gate-Verdrahtung 13 bis zu der Gate-Elektrode 2 aufweist.
  • Danach wird die Resist-Struktur RM7 als Ätz-Maske verwendet, um die zweite Metallschicht 71 (die Al-3Mol%Ni-Schicht) und die erste transparente leitfähige Schicht 61 (die a-ITO-Schicht) in dem Bereich mit Ausnahme der Bereiche, in denen die Source-Verdrahtung 12A, die laminierte Schicht LL und die Pixel-Elektrode 15 später gebildet werden, mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu entfernen, so dass die laminierte Schicht LL strukturiert wird. In diesem Schritt werden auch die Source-Verdrahtung 12A und die Pixel-Elektrode 15 strukturiert. Dieser Schritt entspricht dem bei Ausführungsform 3 unter Bezugnahme auf 30 beschriebenen Schritt.
  • Es ist anzumerken, dass es nach diesem Schritt einen Schritt zum Reduzieren der Dicke der Resist-Struktur RM7 als Ganzes durch Veraschen unter Verwendung eines Sauerstoff-Plasmas gibt (den unter Bezugnahme auf 31 beschriebenen Schritt), und dass die Resist-Struktur RM7 dazu verwendet wird, die zweite Metallschicht 71 weiter zu ätzen, so dass die Endpositionen der Source-Verdrahtung 12A und der zweiten Metallschicht 71 der Verdrahtung LLW der laminierten Schicht in Bezug auf die Endpositionen der ersten transparenten leitfähigen Schicht 61 leicht eingedrückt sind.
  • Wenngleich es einen Schritt einer Temper-Behandlung gibt, der durchzuführen ist, ist die Beschreibung desselben weggelassen.
  • Als nächstes wird die Resist-Struktur RM7 unter Verwendung einer den Resist ablösenden Flüssigkeit auf Amin-Basis abgelöst und entfernt, und es wird die in 50 gezeigte Konfiguration erhalten.
  • Als nächstes wird in dem in 51 gezeigten Schritt eine Siliciumoxid-Schicht 81 als zweite Isolationsschicht gebildet, um so die Source-Verdrahtung 12A und die Verdrahtung LLW der laminierten Schicht zu bedecken. Diese Siliciumoxid-Schicht 81 fungiert als Schutzschicht 8. Dieser Schritt entspricht dem bei der Ausführungsform 1 unter Bezugnahme auf 16 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird in dem in 51 gezeigten Schritt ein auf der Siliciumoxid-Schicht 81 angebrachter und ausgebildeter Photoresist mittels des vierten Photolithographie-Prozesses strukturiert, um so eine Resist-Struktur RM4 zum Bilden der Kontaktlöcher 145 zu bilden. Dieser Schritt entspricht dem bei der Ausführungsform 1 unter Bezugnahme auf 17 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Danach wird die Resist-Struktur RM4 in dem in 52 gezeigten Schritt als Ätz-Maske verwendet, um die Silicumoxid-Schicht 81 mittels eines Trockenätz-Verfahrens unter Verwendung eines Gases, das Fluor enthält, wie beispielsweise CHF3, CF4 und SF6, und eines Sauerstoff(O2)-Gases zu ätzen, um so die Kontaktlöcher 145 zu bilden, die sich bis zu der oberen Oberfläche der zweiten Metallschicht 71 erstrecken.
  • Als nächstes wird die Resist-Struktur RM4 durch Verwenden einer den Resist ablösenden Flüssigkeit auf Amin-Basis abgelöst und entfernt; in dem in 53 gezeigten Schritt wird eine zweite transparente leitfähige Schicht 9 durchgehend über der Siliciumoxid-Schicht 81 gebildet, welche die Schutzschicht 8 aufweist, um so die Kontaktlöcher 145 zu füllen. Dieser Schritt entspricht dem bei der Ausführungsform 1 unter Bezugnahme auf 19 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Als nächstes wird ein auf der zweiten transparenten leitfähigen Schicht 9 angebrachtes und ausgebildetes Photoresist mittels des fünften Photolithographie-Prozesses strukturiert, um so eine Resist-Struktur RM5 zu bilden, die in 53 gezeigt ist. Dieser Schritt entspricht dem bei Ausführungsform 1 unter Bezugnahme auf 20 beschriebenen Schritt, und eine redundante Beschreibung desselben ist weggelassen.
  • Danach wird die Resist-Struktur RM5 als Ätz-Maske verwendet, um die zweite transparente leitfähige Schicht 9 mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu ätzen, um so die Jumper-Leitung 92 oberhalb der Source-Verdrahtung 12A und der Verdrahtung LLW der laminierten Schicht zu strukturieren, so dass das in 45 und 46 gezeigte TFT-Substrat 500 erhalten wird.
  • Es wird bewirkt, dass die Jumper-Leitung 92 die Kontaktlöcher 145 füllt, und sie ist mit der zweiten Metallschicht 71 verbunden. Ferner weist die Resist-Struktur RM5 in einer Draufsicht eine Struktur zum Ausbilden des Anschlusses 191 der Verdrahtung der laminierten Schicht parallel zu dem Gate-Anschluss 19 an einer Position auf, die sich entfernt von dem Gate-Anschluss 19 (45) befindet, und ein Ende der Verdrahtung LLW der laminierten Schicht ist integral mit dem Anschluss 191 der Verdrahtung der laminierten Schicht.
  • Effekte
  • Wie bei der Ausführungsform 3 beschrieben, ist es möglich, das Licht, das von einer Schicht oberhalb des TFT-Substrat 500 reflektiert wird und durch die Kanal-Schutzschicht 5 in die Halbleiterschicht 4 eintritt, zu verhindern oder zumindest zu reduzieren, da die laminierte Schicht LL, welche die zweite Metallschicht 71 aufweist, oberhalb des Kanalbereichs der Halbleiterschicht 4 angeordnet ist, so dass es möglich ist, einen langlebigen und äußerst zuverlässigen TFT 20 zu erhalten. Darüber hinaus ist es bei der Ausführungsform 5 möglich, von dem Anschluss 191 der Verdrahtung der laminierten Schicht beliebig ein Potential an die laminierte Schicht LL anzulegen.
  • Diesbezüglich wird in -K.Chang et.al.: SID'15 Digest, S. 1023 (2015) - berichtet, dass durch ein Verbinden der leitfähigen Schicht oberhalb der Halbleiterschicht, die als Kanalbereich fungiert, die Zuverlässigkeit des TFT verbessert wird, und bei der vorliegenden Ausführungsform 5 kann von dem Anschluss 191 der Verdrahtung der laminierten Schicht ein Potential beliebig an die laminierte Schicht LL oberhalb der Halbleiterschicht 4 angelegt werden; somit kann erwartet werden, dass die Zuverlässigkeit des TFT 20 verbessert wird, indem das Potential der laminierten Schicht LL auf das Masse-Potential festgelegt wird.
  • Ausführungsform 6
  • Unter Bezugnahme auf 54 bis 55 wird eine Beschreibung für eine Konfiguration und ein Verfahren zur Herstellung eines TFT-Substrats 600 gemäß Ausführungsform 6 gemäß der vorliegenden Erfindung angegeben.
  • Querschnitts-Konfiguration eines TFT-Substrats
  • 54 ist eine Schnittansicht, die der Querschnitts-Konfiguration des Pixel-Bereichs des TFT-Substrats 100 gemäß der Ausführungsform 1 entspricht, die unter Bezugnahme auf 2 beschrieben ist; daher sind den gleichen Komponenten wie bei dem TFT-Substrat 100 die gleichen Bezugszeichen zugewiesen, und redundante Beschreibungen derselben sind weggelassen.
  • Wie in 54 gezeigt, sind bei dem TFT-Substrat 600 eine Source-Elektrode 16 und eine Drain-Elektrode 17 mit einer laminierten Schicht konfiguriert, bei der eine dritte Metallschicht 10 auf eine zweite transparente leitfähige Schicht 9 laminiert ist. Darüber hinaus sind außerdem oberhalb der Source-Verdrahtungen 12 und der Source-Anschlüsse 18 in den Bereichen, die in 55, bei der es sich um eine Draufsicht handelt, die einen Bereich des TFT-Substrats 600 zeigt, von den gestrichelten Linien umgeben sind, laminierte Schichten ausgebildet, die von den zweiten transparenten leitfähigen Schichten 9 und den dritten Metallschichten 10 mit der Schutzschicht 8 dazwischen gebildet sind.
  • Es ist anzumerken, dass die Source-Elektroden 16 durch die Kontaktlöcher 141 hindurch mit den Source-Verdrahtungen 12 verbunden sind, und dass die laminierten Schichten oberhalb der Source-Anschlüsse 18 durch die Kontaktlöcher 142 hindurch, die so angeordnet sind, dass sie die Schutzschichten 8 auf den Source-Anschlüssen 18 durchdringen, mit den Source-Anschlüssen 18 verbunden sind.
  • Herstellungsverfahren
  • Als nächstes wird ein Herstellungsverfahren für das TFT-Substrat 600 beschrieben. Nach der Durchführung der bei der Ausführungsform 1 unter Bezugnahme auf 5 bis 19 beschriebenen Schritte wird die dritte Metallschicht 10 auf die zweite transparente leitfähige Schicht 9 (die a-ITO-Schicht) laminiert. Es ist anzumerken, dass die dritte Metallschicht 10 in der gleichen Weise wie die Gate-Elektrode 2 mit einer Al-3Mol%Ni-Schicht, bei der Ni mit 3 Mol% zu Al hinzugefügt ist, so konfiguriert ist, dass sie eine Dicke von 100 nm aufweist.
  • Als nächstes wird ein auf der dritten Metallschicht 10 angebrachtes und gebildetes Photoresist mittels des fünften Photolithographie-Prozesses strukturiert. In diesem Fall wird der Photoresist mit einer Dicke von 1,5 µm in einer solchen Weise gebildet, dass das Photoresist-Material, das zum Beispiel aus einem positiven photosensitiven Harz auf der Basis von Novolac besteht, mittels eines Beschichtungsverfahrens auf der dritten Metallschicht 10 aufgebracht wird. Danach wird der Photoresist zum Beispiel mittels eines Halbton-Verfahrens belichtet und entwickelt, und die Resist-Struktur wird daher so gebildet, dass sie zwei unterschiedliche Dicken aufweist.
  • Die Resist-Struktur kann durch Verwenden eines Halbton-Verfahrens gebildet werden. Die Resist-Struktur weist eine erste Dicke (von ungefähr 1,5 µm), bei der es sich um die größte Dicke handelt, oberhalb der Source-Verdrahtung 12 und des Source-Anschlusses 18 sowie oberhalb der Bereiche auf, die später zu der Source-Elektrode 16 und der Drain-Elektrode 17 werden, und die Resist-Struktur weist außerdem eine zweite Dicke, die ungefähr gleich der Hälfte der ersten Dicke ist, in dem Bereich auf, der später zu der Flüssigkristall-Steuerschlitz-Elektrode 11 wird.
  • Als nächstes wird die Resist-Struktur als Ätz-Maske verwendet, um die dritte Metallschicht 10 (die Al-3Mol%Ni-Schicht) und die zweite transparente leitfähige Schicht 9 (die a-ITO-Schicht) in dem Bereich mit Ausnahme der Bereiche oberhalb der Source-Verdrahtung 12 und des Source-Anschlusses 18 und mit Ausnahme der Bereiche, die später zu der Source-Elektrode 16, der Drain-Elektrode 17 und der Flüssigkristall-Steuerschlitz-Elektrode 11 werden, mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis zu entfernen.
  • Als nächstes wird die Dicke der Resist-Struktur als Ganzes durch Veraschen mit einem Sauerstoff-Plasma so reduziert, dass der Bereich der Resist-Struktur, der eine geringere Schichtdicke aufweist, vollständig entfernt werden kann, um so zu bewirken, dass die dritte Metallschicht 10 auf der Flüssigkristall-Steuerschlitz-Elektrode 11 freigelegt wird, und derart, dass die Resist-Struktur oberhalb der Source-Verdrahtung 12 und des Source-Anschlusses 18 sowie auf den Bereichen belassen werden kann, die später zu der Source-Elektrode 16 und der Drain-Elektrode 17 werden.
  • Als nächstes wird eine Temper-Behandlung durchgeführt, um die Source-Elektrode 16, die Drain-Elektrode 17, die Flüssigkristall-Steuerschlitz-Elektrode 11 und die zweite transparente leitfähige Schicht 9 oberhalb der Source-Verdrahtung 12 und des Source-Anschlusses 18, bei denen es sich um a-ITO-Schichten handelt, in polykristalline ITO(Poly-ITO)-Schichten umzugestalten, die eine Widerstandsfähigkeit gegenüber einer Lösung auf PAN-Basis aufweisen.
  • Als nächstes wird erneut ein Ätz-Vorgang mittels eines Nassätz-Verfahrens unter Verwendung einer Lösung auf PAN-Basis durchgeführt, um so die dritte Metallschicht (die Al-3Mol%Ni-Schicht) auf der Flüssigkristall-Steuerschlitz-Elektrode 11 zu ätzen, die Flüssigkristall-Steuerschlitz-Elektrode 11, die in eine Poly-ITO-Schicht umgestaltet worden ist, wird jedoch belassen, ohne entfernt zu werden. Des Weiteren werden Schichten belassen, ohne entfernt zu werden, bei denen es sich um die Source-Elektrode 16, die Drain-Elektrode 17, die Flüssigkristall-Steuerschlitz-Elektrode 11 und die laminierte Schicht oberhalb der Source-Verdrahtung 12 und des Source-Anschlusses 18 handelt, auf denen die Resist-Strukturen belassen sind.
  • Effekte
  • Der TFT-20 wird mit dem Licht des Hintergrundlicht-Elements 104 (4) belichtet, das von dem Farbfilter 102 (4) oder dergleichen reflektiert wird, der sich oberhalb des TFT-Substrats 600 befindet. Wenn eine Schwellenspannung des TFT 20 durch diese Bestrahlung mit Licht verschoben wird und eine Treiberspannung des Gates übersteigt, kann der TFT nicht normal betrieben werden.
  • Da die Source-Elektrode 16 und die Drain-Elektrode 17 jedoch von der laminierten Schicht gebildet werden, bei der die dritte Metallschicht 10 auf die zweite transparente leitfähige Schicht 9 laminiert ist, ist es möglich, das Licht zu blockieren, das von einer Schicht oberhalb des TFT-Substrats 600 reflektiert wird, so dass es möglich ist, das Eintreten von Licht in die Halbleiterschicht 4 zu reduzieren, um so einen langlebigen und äußerst zuverlässigen TFT 20 zu erzielen.
  • Die laminierte Schicht, bei der die dritte Metallschicht 10 auf die zweite transparente leitfähige Schicht 9 laminiert ist, ist außerdem auf der Source-Verdrahtung 12 ausgebildet, und die laminierte Schicht ist mit der Source-Verdrahtung 12 elektrisch verbunden; somit kann der elektrische Widerstand der Source-Verdrahtung 12 reduziert werden.
  • Ausführungsform 7
  • 56 zeigt eine Draufsicht, die einen allmeinen Aufbau eines TFT-Substrats schematisch darstellt. Wie in 56 gezeigt, ist das TFT-Substrat grob in zwei Bereiche unterteilt, und bei einem der Bereiche handelt es sich um einen Anzeige-Bereich 24, in dem Pixel, die jeweils den TFT 20 enthalten, in einer Matrix angeordnet sind, und bei dem anderen der Bereiche handelt es sich um einen Rahmen-Bereich 23, der so angeordnet ist, dass er den Anzeige-Bereich 24 umgibt.
  • In dem Anzeige-Bereich 24 sind eine Vielzahl von Gate-Verdrahtungen (Abtastsignalleitungen) 13 und eine Vielzahl von Source-Verdrahtungen (Anzeigesignalleitungen) 12 senkrecht zueinander angeordnet. In dem Rahmen-Bereich 23 sind eine Abtastsignal-Treiberschaltung 25 (eine erste Treiberschaltung), um den Gate-Verdrahtungen 13 Treiberspannungen zuzuführen, sowie eine Anzeigesignal-Treiberschaltung 26 (eine zweite Treiberschaltung) angeordnet, um den Source-Verdrahtungen 12 Treiberspannungen zuzuführen.
  • Wenn die Abtastsignal-Treiberschaltung 25 bewirkt, dass ein Strom durch eine der Gate-Verdrahtungen 13 fließt, und die Anzeigesignal-Treiberschaltung 26 bewirkt, dass ein Strom durch eine der Source-Verdrahtungen 12 fließt, wird der TFT 20 des Pixels an dem Schnittpunkt zwischen diesen Verdrahtungen in einen Ein-Zustand geschaltet, und eine elektrische Ladung akkumuliert an einer Pixel-Elektrode, die mit dem TFT 20 verbunden ist.
  • In dem Fall, in dem ein TFT 20 verwendet wird, der eine Kanalschicht aus einem Oxid-Halbleiter aufweist, weist der Oxid-Halbleitereine hohe Beweglichkeit auf, und der TFT 20 kann dementsprechend verkleinert werden; wenn daher TFTs (Treiber-TFTs), welche die gleiche Konfiguration wie ein derartiger TFT 20 aufweisen, dazu verwendet werden, die Abtastsignal-Treiberschaltung 25 und die Anzeigesignal-Treiberschaltung 26 zu bilden, wird bewirkt, dass die Abtastsignal-Treiberschaltung 25 und die Anzeigesignal-Treiberschaltung 26 klein genug sind, um in dem Rahmen-Bereich des TFT-Substrats angeordnet zu werden.
  • Wie in 56 gezeigt, ist die Abtastsignal-Treiberschaltung 25 mit einer Vielzahl von Treiberspannungs-Generatorschaltungen SC ausgestattet, die jeweils TFTs T1, T2 und T3 aufweisen. Die Anzeigesignal-Treiberschaltung 26 weist die gleiche Konfiguration auf.
  • Insbesondere weist die Treiberspannungs-Generatorschaltung SC einen TFT T1 auf, dessen Drain ein Taktsignal CLK zugeführt wird, weist einen TFT T2 auf, dessen Source ein Stromquellenpotential VSS zugeführt wird und dessen Drain mit einer Source des TFT T1 verbunden ist, und weist einen TFT T3 auf, dessen Drain ein Stromquellenpotential VDD zugeführt wird und dessen Source mit einem Gate des TFT T1 verbunden ist.
  • Es ist anzumerken, dass die Source des TFT T3 durch einen Kondensator C1 mit einem Verbindungsknoten zwischen den TFTs T1 und T2 verbunden ist und dass der Verbindungsknoten zwischen den TFTs T1 und T2 als ein Ausgangsknoten N1 fungiert, um der Gate-Verdrahtung 13 und der Source-Verdrahtung 12 eine Treiberspannung zuzuführen.
  • Wenn ein Signal, das einem Gate des TFT T3 zugeführt wird, den TFT T3 einschaltet, wird der TFT T1 somit in einen Ein-Zustand geschaltet, so dass das Taktsignal CLK von dem Ausgangsknoten N1 abgegeben wird; und wenn ein Signal, das einem Gate des TFT T2 zugeführt wird, den TFT T2 einschaltet, sinkt ein Potential an dem Ausgangsknoten N1 somit auf das Stromquellenpotential VSS ab.
  • Bei der Treiberspannungs-Generatorschaltung SC, welche die vorstehend beschriebene Konfiguration aufweist, können die TFTs T1 bis T3 zum Beispiel, wie in 57 gezeigt, die gleiche Querschnitts-Konfiguration wie der TFT 20 des TFT-Substrats 300 gemäß der Ausführungsform 3 aufweisen, der unter Bezugnahme auf 28 beschrieben ist.
  • Insbesondere kann eine Konfiguration eingesetzt werden, bei der die laminierte Schicht LL, welche die erste transparente leitfähige Schicht 61 und die zweite Metallschicht 71 aufweist, auf der Kanal-Schutzschicht 5 ausgebildet ist und bei der die Schutzschicht 8 so ausgebildet ist, dass sie die laminierte Schicht LL bedeckt.
  • Wenn eine derartige Konfiguration eingesetzt wird, ist es möglich, das Licht zu reduzieren, das von einer Schicht oberhalb des TFT-Substrats reflektiert wird und durch die Kanal-Schutzschicht 5 hindurch in die Halbleiterschicht 4 eintritt, so dass ein langlebiger und äußerst zuverlässiger TFT erhalten werden kann.
  • In diesem Fall kann eine Konfiguration hergestellt werden, bei der die laminierte Schicht LL, welche die erste transparente leitfähige Schicht 61 und die zweite Metallschicht 71 aufweist, nicht auf der Kanal-Schutzschicht 5 des TFT 20 in dem Anzeige-Bereich 24 angeordnet ist und bei der auf der Kanal-Schutzschicht 5 lediglich die Schutzschicht 8 angeordnet ist, wie unter Bezugnahme auf 2 beschrieben. Diese Anordnung verhindert oder reduziert zumindest die Erzeugung einer parasitären Kapazität an der Halbleiterschicht 4.
  • Es ist anzumerken, dass das Verfahren zur Herstellung der TFTs T1 bis T3 das gleiche wie jenes des TFT 20 des bei der Ausführungsform 3 beschriebenen TFT-Substrats 300 ist.
  • Es ist anzumerken, dass es ohne weiteres möglich ist, die jeweiligen Ausführungsformen beliebig zu kombinieren und auf geeignete Weise zu modifizieren oder jeweils Merkmale wegzulassen, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.

Claims (16)

  1. Dünnschicht-Transistorsubstrat, das eine Matrix aus einer Vielzahl von Pixeln aufweist, wobei jedes der Vielzahl von Pixeln aufweist: - einen Dünnschichttransistor, wobei der Dünnschichttransistor Folgendes aufweist: - eine Gate-Elektrode (2), die auf einem Substrat (1) angeordnet ist; - eine Gate-Isolierschicht (3), die zumindest die Gate-Elektrode (2) bedeckt; - eine Halbleiterschicht (4), die an einer Position gegenüberliegend zu der Gate-Elektrode (2) angeordnet ist, wobei sich die Gate-Isolierschicht (3) zwischen der Halbleiterschicht (4) und der Gate-Elektrode (2) befindet; - eine Kanal-Schutzschicht (5), die zumindest die Halbleiterschicht (4) überdeckt; - eine Schutzschicht (8), die zumindest die Kanal-Schutzschicht (5) überdeckt; und - eine Source-Elektrode (16) und eine Drain-Elektrode (17), die sich durch jeweilige erste Kontaktlöcher (14) hindurch, die so angeordnet sind, dass sie die Schutzschicht (8) und die Kanal-Schutzschicht (5) durchdringen, jeweils in Kontakt mit der Halbleiterschicht (4) befinden; - eine erste Elektrode (15), die mit der Drain-Elektrode (17) elektrisch verbunden ist; - eine Gate-Verdrahtung (13), die sich von der Gate-Elektrode (2) aus erstreckt; und - eine Source-Verdrahtung (12), die mit der Source-Elektrode (16) elektrisch verbunden ist, wobei die Source-Verdrahtung (12) und die erste Elektrode (15) durch jeweilige zweite Kontaktlöcher (141) hindurch, die so angeordnet sind, dass sie die Schutzschicht (8) durchdringen, jeweils mit der Source-Elektrode (16) und der Drain-Elektrode (17) elektrisch verbunden sind, wobei die erste Elektrode (15) und die Source-Verdrahtung (12) eine erste transparente leitfähige Schicht (61) aufweisen, die auf einer ersten Isolationsschicht (51) ausgebildet ist, und wobei die erste Isolationsschicht (51) aus dem gleichen Material wie die Kanal-Schutzschicht (5) gebildet ist; und wobei die Source-Elektrode (16) und die Drain-Elektrode (17) auf einer zweiten Isolationsschicht (81) angeordnet sind, die aus dem gleichen Material wie die Schutzschicht (8) hergestellt ist, und wobei jedes von der Vielzahl von Pixeln eine zweite Elektrode (11) aufweist, die eine Schlitzöffnung aufweist und an einer Position angeordnet ist, die der ersten Elektrode (15) gegenüberliegt, wobei sich die zweite Isolationsschicht (81) zwischen der ersten Elektrode (15) und der zweiten Elektrode (11) befindet; und wobei die Halbleiterschicht (4) aus einem Oxid-Halbleiter gebildet ist.
  2. Dünnschicht-Transistorsubstrat nach Anspruch 1, wobei die Source-Verdrahtung (12) ferner eine Metallschicht (71) aufweist, die auf der ersten transparenten leitfähigen Schicht (61) ausgebildet ist.
  3. Dünnschicht-Transistorsubstrat nach Anspruch 2, wobei der Dünnschichttransistor ferner die erste transparente leitfähige Schicht (61) und die Metallschicht (71) aufweist, die in dieser Reihenfolge auf der Kanal-Schutzschicht (5) ausgebildet sind, und wobei die Schutzschicht (8) die transparente leitfähige Schicht (61) und die Metallschicht (71) auf der Kanal-Schutzschicht (5) bedeckt.
  4. Dünnschicht-Transistorsubstrat nach Anspruch 3, wobei die erste transparente leitfähige Schicht (61) und die Metallschicht (71), die sich auf der Kanal-Schutzschicht (5) befinden, in einem Bereich von einem Ort oberhalb der Halbleiterschicht (4) bis oberhalb der Gate-Verdrahtung (13) angeordnet sind, wobei der Dünnschichttransistor ferner eine obere leitfähige Gate-Schicht (91) aufweist, die selektiv auf der Schutzschicht (8) ausgebildet ist, wobei sich die obere leitfähige Gate-Schicht (91) durch ein drittes Kontaktloch (143) hindurch, das außerhalb eines Bereichs oberhalb der Halbleiterschicht (4) so angeordnet ist, dass es die Schutzschicht (8) durchdringt, in Kontakt mit der Metallschicht (71) befindet und wobei sich die obere leitfähige Gate-Schicht (91) ferner durch ein viertes Kontaktloch (144) hindurch, das so angeordnet ist, dass es die Schutzschicht (8), die Kanal-Schutzschicht (5) und die Gate-Isolierschicht (3) durchdringt, die sich auf der Gate-Verdrahtung (13) befinden, in Kontakt mit der Gate-Verdrahtung (13) befindet.
  5. Dünnschicht-Transistorsubstrat nach Anspruch 3, wobei die erste transparente leitfähige Schicht (61) und die Metallschicht (71), die sich auf der Kanal-Schutzschicht (5) befinden, in einem Bereich von einem Ort oberhalb der Halbleiterschicht (4) bis oberhalb der Gate-Verdrahtung (13) angeordnet sind und in einem Bereich oberhalb der Gate-Verdrahtung (13) angeordnet sind, wobei sich die erste transparente leitfähige Schicht (61) und die Metallschicht (71), die sich auf der Kanal-Schutzschicht (5) befinden, in dem Bereich oberhalb der Gate-Verdrahtung (13) entlang der Gate-Verdrahtung (13) als eine Verdrahtung einer laminierten Schicht (LLW) erstrecken, wobei die Verdrahtung der laminierten Schicht (LLW) in einer Draufsicht vor einem Kreuzungsbereich mit der Source-Verdrahtung (12) geteilt ist, wobei der Dünnschichttransistor ferner eine Jumper-Leitung (92) aufweist, die auf der Schutzschicht (8) ausgebildet ist, wobei die Jumper-Leitung (92) oberhalb eines Bereichs angeordnet ist, bei dem die Verdrahtung der laminierten Schicht (LLW) geteilt ist, und wobei sich die Jumper-Leitung (92) durch fünfte Kontaktlöcher (145) hindurch, die so angeordnet sind, dass sie die Schutzschicht (8) durchdringen, derart in Kontakt mit der Verdrahtung der laminierten Schicht (LLW) befindet, dass die Jumper-Leitung (92) zwischen den geteilten Verdrahtungen der laminierten Schicht (LLW) eine elektrische Verbindung herstellt.
  6. Dünnschicht-Transistorsubstrat nach Anspruch 1, wobei die Source-Elektrode (16), die Drain-Elektrode (17) und die zweite Elektrode (11) eine zweite transparente leitfähige Schicht (9) aufweisen, die auf der zweiten Isolationsschicht (81) ausgebildet ist.
  7. Dünnschicht-Transistorsubstrat nach Anspruch 6, wobei die Source-Elektrode (16) und die Drain-Elektrode (17) ferner eine dritte Metallschicht (10) aufweisen, die auf der zweiten transparenten leitfähigen Schicht (9) ausgebildet ist, wobei die Source-Verdrahtung (12) mit der zweiten Isolationsschicht (81) bedeckt ist und wobei die dritte Metallschicht (10) über der zweiten Isolationsschicht (81) oberhalb der Source-Verdrahtung (12) ausgebildet ist.
  8. Dünnschicht-Transistorsubstrat nach Anspruch 3, das Folgendes aufweist: eine erste Treiberschaltung (25), die so konfiguriert ist, dass sie der Gate-Verdrahtung (13) eine Treiberspannung zuführt; und eine zweite Treiberschaltung (26), die so konfiguriert ist, dass sie der Source-Verdrahtung (12) eine Treiberspannung zuführt, wobei die erste Treiberschaltung (25) und die zweite Treiberschaltung (26) die Treiberspannung jeweils durch eine Treiberspannungs-Generatorschaltung erzeugen, die mit dem gleichen Treiber-Dünnschichttransistor wie der Dünnschichttransistor konfiguriert ist.
  9. Flüssigkristallanzeige, die Folgendes aufweist: - ein Dünnschicht-Transistorsubstrat nach einem der Ansprüche 1 bis 8; - ein gegenüberliegendes Substrat, das so angeordnet ist, dass es dem Dünnschicht-Transistorsubstrat gegenüberliegt; und - eine Flüssigkristallschicht, die zwischen dem Dünnschichttransistor und dem gegenüberliegenden Substrat gehalten ist.
  10. Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats, das eine Matrix aus einer Vielzahl von Pixeln aufweist, wobei das Herstellungsverfahren die folgenden Schritte aufweist: (a) Bilden einer ersten Metallschicht (21) auf einem Substrat (1), und danach Bilden einer Gate-Elektrode (2) und einer Gate-Verdrahtung (13) durch Strukturieren der ersten Metallschicht (21) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses; (b) Bilden einer Gate-Isolierschicht (3), um die Gate-Elektrode (2) und die Gate-Verdrahtung (13) zu bedecken; (c) Bilden einer ersten Halbleiterschicht (41) auf der Gate-Isolierschicht (3) und danach Bilden einer Halbleiterschicht (4) an einer Position, die der Gate-Elektrode (2) gegenüberliegt, indem die erste Halbleiterschicht (41) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses strukturiert wird; (d) Bilden einer ersten Isolationsschicht (51) auf der Gate-Isolierschicht (3), um die Halbleiterschicht (4) zu bedecken, und danach Bilden einer ersten transparenten leitfähigen Schicht (61) auf der ersten Isolationsschicht (51); (e) Bilden einer Source-Verdrahtung (12) und einer ersten Elektrode (15) durch Strukturieren der ersten transparenten leitfähigen Schicht (61) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses; (f) Bilden einer zweiten Isolationsschicht (81) auf der ersten Isolationsschicht (51), um die Source-Verdrahtung (12) und die erste Elektrode (15) zu bedecken; (g) Bilden mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses: - eines ersten Kontaktlochs (14), das die zweite Isolationsschicht (81) und die erste Isolationsschicht (51) durchdringt, um sich so bis zu der Halbleiterschicht (4) zu erstrecken; und - eines zweiten Kontaktlochs (141), das die zweite Isolationsschicht (81) durchdringt, um sich so bis zu der Source-Verdrahtung (12) und der ersten Elektrode (15) zu erstrecken; (h) Bilden einer zweiten transparenten leitfähigen Schicht (9) auf der zweiten Isolationsschicht (81), um das erste Kontaktloch (14) und das zweite Kontaktloch (141) zu füllen; und (i) Bilden einer Source-Elektrode (16) und einer Drain-Elektrode (17) durch Strukturieren der zweiten transparenten leitfähigen Schicht (9) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses, wobei der Schritt (c) einen Schritt aufweist, bei dem die erste Halbleiterschicht (41) aus einem Oxid-Halbleiter gebildet wird.
  11. Verfahren nach Anspruch 10, wobei der Schritt (i) einen Schritt aufweist, bei dem die zweite transparente leitfähige Schicht (9) strukturiert wird, um eine zweite Elektrode (11) mit einer Schlitz-Öffnung an einer Position zu bilden, die der ersten Elektrode (15) auf der zweiten Isolationsschicht (81) gegenüberliegt.
  12. Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats, das eine Matrix aus einer Vielzahl von Pixeln aufweist, wobei das Herstellungsverfahren die folgenden Schritte aufweist: (a) Bilden einer ersten Metallschicht (21) auf einem Substrat (1), und danach Bilden einer Gate-Elektrode (2) und einer Gate-Verdrahtung (13) durch Strukturieren der ersten Metallschicht (21) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses; (b) Bilden einer Gate-Isolierschicht (3), um die Gate-Elektrode (2) und die Gate-Verdrahtung (13) zu bedecken; (c) Bilden einer ersten Halbleiterschicht (41) auf der Gate-Isolierschicht (3) und danach Bilden einer Halbleiterschicht (4) an einer Position, die der Gate-Elektrode (2) gegenüberliegt, indem die erste Halbleiterschicht (41) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses strukturiert wird; (d) Bilden einer ersten Isolationsschicht (51) auf der Gate-Isolierschicht (3), um die Halbleiterschicht (4) zu bedecken, und danach Bilden einer ersten transparenten leitfähigen Schicht (61) und einer zweiten Metallschicht (71) in dieser Reihenfolge auf der ersten Isolationsschicht (51); (e) Bilden einer laminierten Schicht (LLW), die von der ersten transparenten leitfähigen Schicht (61) und der zweiten Metallschicht (71) in einem ersten Bereich und einem zweiten Bereich gebildet wird, indem die zweite Metallschicht (71) und die erste transparente leitfähige Schicht (61) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses strukturiert werden; (f) Belassen eines Resists, der in dem Schritt (e) mittels des Photolithographie-Prozesses gebildet worden ist, in dem ersten Bereich und Entfernen des Resists von dem zweiten Bereich; (g) Ätzen der zweiten Metallschicht (71), während der Resist in dem ersten Bereich belassen wird, um die zweite Metallschicht (71) von dem zweiten Bereich zu entfernen, um so Folgendes zu bilden: - eine erste Elektrode (15) in dem zweiten Bereich; und - eine Source-Verdrahtung (12), die ferner die zweite Metallschicht (71) auf der ersten transparenten leitfähigen Schicht (61) aufweist; (h) Bilden einer zweiten Isolationsschicht (81) auf der ersten Isolationsschicht (51), um die Source-Verdrahtung (12) und die erste Elektrode (15) zu bedecken; (i) Bilden mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses: - eines ersten Kontaktlochs (14), das die zweite Isolationsschicht (81) und die erste Isolationsschicht (51) durchdringt, um sich so bis zu der Halbleiterschicht (4) zu erstrecken; und - eines zweiten Kontaktlochs (141), das die zweite Isolationsschicht (81) durchdringt, um sich so bis zu der zweiten Metallschicht (71) und der ersten Elektrode (15) zu erstrecken; (j) Bilden einer zweiten transparenten leitfähigen Schicht (9) auf der zweiten Isolationsschicht (81), um das erste Kontaktloch (14) und das zweite Kontaktloch (141) zu füllen; und (k) Bilden einer Source-Elektrode (16), einer Drain-Elektrode (17) und einer zweiten Elektrode (11) durch Strukturieren der zweiten transparenten leitfähigen Schicht (9) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses, wobei der Schritt (c) einen Schritt aufweist, bei dem die erste Halbleiterschicht (41) aus einem Oxid-Halbleiter gebildet wird.
  13. Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats nach Anspruch 12, wobei der Schritt (e) Folgendes aufweist: (e-1) Bilden einer Resist-Struktur bei dem Photolithographie-Prozess, die einen Bereich mit einer ersten Schichtdicke in dem ersten Bereich aufweist und die einen Bereich mit einer zweiten Schichtdicke in dem zweiten Bereich aufweist, wobei der Bereich mit der zweiten Dicke eine Dicke aufweist, die geringer als jene des Bereichs mit der ersten Schichtdicke ist; und (e-2) Strukturieren der zweiten Metallschicht (71) und der ersten transparenten leitfähigen Schicht (61) bei dem Ätz-Prozess, indem die Resist-Struktur verwendet wird, und wobei der Schritt (f) einen Schritt aufweist, bei dem der Resist in dem ersten Bereich belassen wird und der Resist von dem zweiten Bereich entfernt wird, indem eine Schichtdicke der Resist-Struktur reduziert wird, um den Bereich der Resist-Struktur mit der zweiten Schichtdicke zu eliminieren.
  14. Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats, das eine Matrix aus einer Vielzahl von Pixeln aufweist, wobei das Herstellungsverfahren die folgenden Schritte aufweist: (a) Bilden einer ersten Metallschicht (21) auf einem Substrat (1), und danach Bilden einer Gate-Elektrode (2) und einer Gate-Verdrahtung (13) durch Strukturieren der ersten Metallschicht (21) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses; (b) Bilden einer Gate-Isolierschicht (3), um die Gate-Elektrode (2) und die Gate-Verdrahtung (13) zu bedecken; (c) Bilden einer ersten Halbleiterschicht (41) auf der Gate-Isolierschicht (3) und danach Bilden einer Halbleiterschicht (4) an einer Position, die der Gate-Elektrode (2) gegenüberliegt, indem die erste Halbleiterschicht (41) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses strukturiert wird; (d) Bilden einer ersten Isolationsschicht (51) auf der Gate-Isolierschicht (3), um die Halbleiterschicht (4) zu bedecken, und danach Bilden einer ersten transparenten leitfähigen Schicht (61) und einer zweiten Metallschicht (71) in dieser Reihenfolge auf der ersten Isolationsschicht (51); (e) Bilden einer laminierten Schicht, die von der ersten transparenten leitfähigen Schicht (61) und der zweiten Metallschicht (71) gebildet wird, in einem ersten Bereich, einem zweiten Bereich und einem dritten Bereich, indem die zweite Metallschicht (71) und die erste transparente leitfähige Schicht (61) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses strukturiert werden; (f) Belassen eines Resists, der in dem Schritt (e) mittels des Photolithographie-Prozesses gebildet wird, in dem ersten Bereich und dem dritten Bereich und Entfernen des Resists von dem zweiten Bereich; (g) Ätzen der zweiten Metallschicht (71), während der Resist in dem ersten Bereich und dem dritten Bereich belassen wird, um die zweite Metallschicht (71) von dem zweiten Bereich zu entfernen, um so Folgendes zu bilden: - eine erste Elektrode (15) in dem zweiten Bereich; und - eine Source-Verdrahtung (12), die ferner die zweite Metallschicht (71) auf der ersten transparenten leitfähigen Schicht (61) aufweist; - eine laminierte Schicht (LL), die von der ersten transparenten leitfähigen Schicht (61) und der zweiten Metallschicht (71) gebildet wird, auf einer Kanal-Schutzschicht (5); (h) Bilden einer zweiten Isolationsschicht (81) auf der ersten Isolationsschicht (51), um die Source-Verdrahtung (12), die laminierte Schicht und die erste Elektrode (15) zu bedecken; (i) Bilden mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses: - eines ersten Kontaktlochs (14), das die zweite Isolationsschicht (81) und die erste Isolationsschicht (51) durchdringt, um sich so bis zu der Halbleiterschicht (4) zu erstrecken; und - eines zweiten Kontaktlochs (141), das die zweite Isolationsschicht (81) durchdringt, um sich so bis zu der zweiten Metallschicht (71) und der ersten Elektrode (15) zu erstrecken; (j) Bilden einer zweiten transparenten leitfähigen Schicht (9) auf der zweiten Isolationsschicht (81), um das erste Kontaktloch (14) und das zweite Kontaktloch (141) zu füllen; und (k) Bilden einer Source-Elektrode (16), einer Drain-Elektrode (17) und einer zweiten Elektrode (11) durch Strukturieren der zweiten transparenten leitfähigen Schicht (9) mittels eines Photolithographie-Prozesses und eines Ätz-Prozesses, wobei der Schritt (c) einen Schritt aufweist, bei dem die erste Halbleiterschicht (41) aus einem Oxid-Halbleiter gebildet wird.
  15. Verfahren nach Anspruch 14, wobei der Schritt (e) Folgendes aufweist: (e-1) Bilden einer Resist-Struktur bei dem Photolithographie-Prozess, die in dem ersten Bereich und dem dritten Bereich einen Bereich mit einer ersten Schichtdicke aufweist und die in dem zweiten Bereich einen Bereich mit einer zweiten Schichtdicke aufweist, der eine Dicke aufweist, die geringer als jene des Bereichs mit der ersten Schichtdicke ist; und (e-2) Strukturieren der zweiten Metallschicht (71) und der ersten transparenten leitfähigen Schicht (61) bei dem Ätz-Prozess, indem die Resist-Struktur verwendet wird, und wobei der Schritt (f) einen Schritt aufweist, bei dem der Resist in dem ersten Bereich und dem dritten Bereich belassen wird und der Resist von dem zweiten Bereich entfernt wird, indem eine Schichtdicke der Resist-Struktur reduziert wird, um den Bereich der Resist-Struktur mit der zweiten Schichtdicke zu eliminieren.
  16. Verfahren nach Anspruch 12 oder 14, wobei der Schritt (d) einen Schritt aufweist, bei dem die erste transparente leitfähige Schicht (61) aus einer amorphen ITO-Schicht gebildet wird, der Schritt (f) ferner einen Schritt aufweist, bei dem nach dem Ätz-Prozess eine Temper-Behandlung an dem Dünnschicht-Transistorsubstrat durchgeführt wird, um so die erste transparente leitfähige Schicht (61) in eine polykristalline ITO-Schicht umzugestalten, und der Schritt (g) ein Ätzen der zweiten Metallschicht (71) durch Verwenden einer Lösung auf PAN-Basis durchführt.
DE112016000311.0T 2015-01-08 2016-01-05 Dünnschicht-Transistorsubstrat, Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats und Flüssigkristallanzeige Active DE112016000311B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015002049 2015-01-08
JP2015-002049 2015-01-08
PCT/JP2016/050057 WO2016111267A1 (ja) 2015-01-08 2016-01-05 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置

Publications (2)

Publication Number Publication Date
DE112016000311T5 DE112016000311T5 (de) 2017-10-05
DE112016000311B4 true DE112016000311B4 (de) 2019-03-07

Family

ID=56355955

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112016000311.0T Active DE112016000311B4 (de) 2015-01-08 2016-01-05 Dünnschicht-Transistorsubstrat, Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats und Flüssigkristallanzeige

Country Status (5)

Country Link
US (1) US9876039B2 (de)
JP (1) JP6279106B2 (de)
CN (1) CN107112367B (de)
DE (1) DE112016000311B4 (de)
WO (1) WO2016111267A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205427404U (zh) * 2016-03-30 2016-08-03 京东方科技集团股份有限公司 阵列基板、显示装置
WO2018150620A1 (ja) * 2017-02-16 2018-08-23 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法
US20210018780A1 (en) * 2018-03-27 2021-01-21 Corning Incorporated Methods for forming thin film transistors on a glass substrate and liquid crystal displays formed therefrom
CN110197831B (zh) * 2019-06-19 2021-09-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示面板
CN111341794A (zh) 2020-04-08 2020-06-26 武汉华星光电技术有限公司 显示面板、阵列基板及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212672A (ja) 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
US8697488B2 (en) 2009-06-30 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20140319515A1 (en) 2013-04-26 2014-10-30 Mitsubishi Electric Corporation Thin film transistor substrate and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101416320B (zh) * 2006-01-31 2011-08-31 出光兴产株式会社 Tft基板及反射型tft基板以及其制造方法
JP2008010440A (ja) 2006-06-27 2008-01-17 Mitsubishi Electric Corp アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
ATE490560T1 (de) 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
KR101988925B1 (ko) * 2012-12-10 2019-06-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN103928530B (zh) * 2013-05-09 2018-09-21 上海天马微电子有限公司 氧化物薄膜晶体管阵列基板及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212672A (ja) 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
US8697488B2 (en) 2009-06-30 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20140319515A1 (en) 2013-04-26 2014-10-30 Mitsubishi Electric Corporation Thin film transistor substrate and manufacturing method thereof

Also Published As

Publication number Publication date
US20170373098A1 (en) 2017-12-28
CN107112367A (zh) 2017-08-29
US9876039B2 (en) 2018-01-23
CN107112367B (zh) 2020-06-16
WO2016111267A1 (ja) 2016-07-14
JPWO2016111267A1 (ja) 2017-06-08
JP6279106B2 (ja) 2018-02-14
DE112016000311T5 (de) 2017-10-05

Similar Documents

Publication Publication Date Title
DE112016000311B4 (de) Dünnschicht-Transistorsubstrat, Verfahren zur Herstellung eines Dünnschicht-Transistorsubstrats und Flüssigkristallanzeige
DE102012108165B4 (de) Array-Substrat für Streufeldschaltung-Modus-Flüssigkristallanzeigevorrichtung und Verfahren zum Herstellen desselben
DE102009044337B4 (de) Arraysubstrat für ein Display sowie Verfahren zum Herstellen desselben
DE102006057773B4 (de) Matrixsubstrat für eine In-Plane-Switching LCD-Vorrichtung, In-Plane Switching LCD-Vorrichtung und Verfahren zu dessen Herstellung
DE10150432B4 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
CN100435012C (zh) 液晶显示装置及其制造方法
DE102006061869B4 (de) Arraysubstrat für eine Flüssigkristallanzeigevorrichtung und Herstellungsverfahren desselben
DE10361649B4 (de) Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung
US9983451B2 (en) Rework method of array substrate for display device and array substrate formed by the method
DE102004053587B4 (de) Flüssigkristalldisplay-Tafel und Verfahren zu deren Herstellung
DE102014205131B4 (de) Substrat für ein TFT-Array, Herstellungsverfahren davon und Bildschirm
DE102006061594B4 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren
DE102005027445A1 (de) Dünnschichttransistorarray-Substrat und Herstellungsverfahren für ein solches
DE112012006888B4 (de) Verfahren zur Herstellung eines Flüssigkristallanzeige-Panels
KR100287666B1 (ko) 액티브매트릭스기판
DE19809084A1 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür
DE102018202462B4 (de) Flüssigkristallanzeigefeld und Flüssigkristallanzeigevorrichtung
DE102016225549A1 (de) Flüssigkristall-displayvorrichtung und deren herstellungsverfahren
DE102014107983B4 (de) Array-Substrat, dessen Herstellungsverfahren und Flüssigkristalldisplay
JP2004145266A (ja) 薄膜トランジスタ表示板
DE102007027645A1 (de) IPS-Flüssigkristallanzeigevorrichtung und Verfahren zum Herstellen derselben
DE112016001956T5 (de) Transistor, dünnschicht-transistorsubstrat und flüssigkristallanzeigeeinrichtung
DE102006060734A1 (de) Flüssigkristalldisplay und Verfahren zu dessen Herstellung
DE102019004521A1 (de) Aktivmatrixsubstrat und verfahren zur herstellung eines aktivmatrixsubstrats
DE10124986A1 (de) Flüssig Kristallanzeige-Vorrichtung (LCD) und Verfahren zum Herstellen derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: MEISSNER BOLTE PATENTANWAELTE RECHTSANWAELTE P, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final
R085 Willingness to licence withdrawn