KR101851428B1 - 박막 트랜지스터, 표시 장치, 이미지 센서 및 x 선 센서 - Google Patents

박막 트랜지스터, 표시 장치, 이미지 센서 및 x 선 센서 Download PDF

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Abstract

활성층 (14) 과, 소스 전극 (16) 과, 드레인 전극 (18) 과, 게이트 절연막 (20) 과, 게이트 전극 (22) 을 갖고, 활성층이 금속 원소로서 적어도 In 을 함유하는 비정질 산화물 반도체층이며, 활성층에 있어서, 활성층에 함유되는 전체 금속 원소에 대한 In 의 조성비가 50 ％ 이상이고, 활성층의 두께가 25 ㎚ 이하이며, 소스 전극 및 드레인 전극의 각각이 2 이상의 층을 포함하고, 소스 전극 및 드레인 전극의 각각에 있어서, 두께 방향에 있어서 활성층에 가장 가까운 층이 금속 원소로서 적어도 Ga 를 함유하는 산화물층 (16A, 18A) 이고, 산화물층에 있어서, 산화물층에 함유되는 전체 금속 원소에 대한 Ga 의 조성비가 30 ％ 이상인 박막 트랜지스터 (10).

Description

박막 트랜지스터, 표시 장치, 이미지 센서 및 X 선 센서{THIN-FILM TRANSISTOR, DISPLAY DEVICE, IMAGE SENSOR, AND X-RAY SENSOR}
본 발명은 박막 트랜지스터, 표시 장치, 이미지 센서 및 X 선 센서에 관한 것이다.
전계 효과형 트랜지스터는, 반도체 메모리용 집적 회로의 단위 소자나 고주파 신호 증폭 소자, 액정 구동용 소자 등에 사용되고 있고, 특히 박막화한 것은 박막 트랜지스터 (TFT) 로서 폭 넓은 분야에서 사용되고 있다.
유기 일렉트로루미네선스 (유기 EL) 의 청색 발광층이나 액정 디스플레이 (LCD) 의 백라이트는 λ ＝ 450 ㎚ 정도의 발광 피크를 갖고, 발광 스펙트럼의 아래쪽 부분이 420 ㎚ 까지 계속되어 있는 것이 알려져 있다. 이것으로부터 In, Ga, Zn 및 O (적절히, 「IGZO」라고 약기한다) 를 함유하는 반도체층으로 대표되는 비정질 산화물 반도체 박막을 사용한 박막 트랜지스터를, 유기 EL 이나 LCD 의 구동용 TFT 에 사용할 때에는, 상기 파장에 의해 트랜지스터 특성이 최대한 변화되지 않을 것이 요구된다.
상기 파장의 광에 의해 TFT 특성이 변화되는 경우에는 청색 발광층이나 백라이트의 광이 직접 TFT 에 조사되지 않도록 하기 위해서 차광층을 형성할 필요가 있어, 제조 비용의 증가로 이어진다. 또, 가시광을 완전히 투과하는 투명 디스플레이의 제작이 곤란해진다. 상기 상황에서 가시광에 대해 둔감할 것, 예를 들어, λ ＝ 420 ㎚ 이상의 모노크롬광을 10 ㎼/㎠ 로 10 분간 조사했을 때 그 임계값 시프트량이 1 V 이하, 더욱 바람직하게는 0.2 V 이하일 것이 요구된다.
한편, 디스플레이의 대형화, 고정세화, 3D 화에 수반하여, 디스플레이 구동용 박막 트랜지스터의 추가적인 고이동도화가 요구되고 있고, 종래의 일반적인 조성 (In : Ga : Zn ＝ 1 : 1 : 1) 의 IGZO 등으로는 대응 곤란한 높은 이동도가 요구되어 왔다.
IGZO 는 그 조성이 In 리치, 즉 In 의 조성비가 높아질수록 전자 이동도가 높아지는 것이 알려져 있고, 상기 요구에 대해 In 리치한 IGZO 를 사용한 TFT 에 대한 기대가 높아졌다 (예를 들어, Appl. Phys. Lett., 90 (2007) 242114. 및 J. Non-Cryst. Solid, 352 (2006) 851. 참조).
또, 전력 절약화의 관점에서, 대기 상태 (Vg ＝ 0) 에 있어서의 S-D 간 전류는 1E-9(10-9)A 이하에서 오프 상태가 되어 있고, 또한 작은 임계값 전압 (Vth) 이 요구되고 있다.
예를 들어 일본 공개특허공보 2011-103402호에서는, In 의 조성비가 높은, 즉 In 리치한 IGZO 층을 사용한 TFT 에 있어서 IGZO 층의 막 두께를 얇게 함으로써 높은 이동도와 작은 임계값 전압을 실현하는 것이 제안되어 있다.
그러나, 본 발명자들의 상세한 연구의 결과, In 리치한 IGZO 가 될수록 광에 대한 안정성이 낮아지는 것이 분명해졌다.
또, 실제로는 In 리치한 IGZO 의 막 두께만으로 임계값 전압을 제어하는 것은 매우 곤란하고, 생산성, 재현성, 균일성 등의 관점에서 실용적인 수법은 아니다.
본 발명은, 전자 이동도가 매우 높은 In 리치한 산화물 반도체층을 활성층으로서 사용하여, 고이동도와 광안정성을 양립하고, 또한 실용성이 높은 박막 트랜지스터, 그리고, 표시 특성 또는 감도 특성이 우수한 표시 장치, 이미지 센서 및 X 선 센서를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 이하의 발명이 제공된다.
＜1＞ 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖고, 상기 활성층이 금속 원소로서 적어도 In 을 함유하는 비정질 산화물 반도체층이며, 상기 활성층에 있어서, 상기 활성층에 함유되는 전체 금속 원소에 대한 In 의 조성비가 50 ％ 이상이고, 상기 활성층의 두께가 25 ㎚ 이하이며, 상기 소스 전극 및 상기 드레인 전극의 각각이 2 이상의 층을 포함하고, 상기 소스 전극 및 상기 드레인 전극의 각각에 있어서, 두께 방향에 있어서 상기 활성층에 가장 가까운 층이 금속 원소로서 적어도 Ga 를 함유하는 산화물층이고, 상기 산화물층에 있어서, 상기 산화물층에 함유되는 전체 금속 원소에 대한 Ga 의 조성비가 30 ％ 이상인 박막 트랜지스터.
＜2＞ 상기 활성층이, 금속 원소로서 In 과 Zn, Ga 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 ＜1＞ 에 기재된 박막 트랜지스터.
＜3＞ 상기 산화물층에 있어서, 상기 산화물층에 함유되는 전체 금속 원소에 대한 Ga 의 조성비가 50 ％ 이상인 ＜1＞ 또는 ＜2＞ 에 기재된 박막 트랜지스터.
＜4＞ 상기 산화물층이 In, Ga, Zn 및 O 를 함유하는 ＜1＞ ∼ ＜3＞ 중 어느 하나에 기재된 박막 트랜지스터.
＜5＞ 상기 산화물층이 비정질인 ＜1＞ ∼ ＜4＞ 중 어느 하나에 기재된 박막 트랜지스터.
＜6＞ 상기 산화물층의 두께가 10 ㎚ 이상 100 ㎚ 이하인 ＜1＞ ∼ ＜5＞ 중 어느 하나에 기재된 박막 트랜지스터.
＜7＞ 상기 소스 전극과 상기 드레인 전극 사이에서 노출되는 상기 활성층의 표면에 보호층이 형성되어 있는 ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 박막 트랜지스터.
＜8＞ 상기 활성층이 스퍼터링에 의해 형성된 것인 ＜1＞ ∼ ＜7＞ 중 어느 하나에 기재된 박막 트랜지스터.
＜9＞ ＜1＞ ∼ ＜8＞ 중 어느 하나에 기재된 박막 트랜지스터를 구비하고 있는 표시 장치.
＜10＞ ＜1＞ ∼ ＜8＞ 중 어느 하나에 기재된 박막 트랜지스터를 구비하고 있는 이미지 센서.
＜11＞ ＜1＞ ∼ ＜8＞ 중 어느 하나에 기재된 박막 트랜지스터를 구비하고 있는 X 선 센서.
본 발명에 의하면, 전자 이동도가 매우 높은 In 리치한 산화물 반도체층을 활성층으로서 사용하여, 고이동도와 광안정성을 양립하고, 또한 실용성이 높은 박막 트랜지스터, 그리고, 표시 특성 또는 감도 특성이 우수한 표시 장치, 이미지 센서 및 X 선 센서를 제공할 수 있다.
도 1a 는 톱 게이트-톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1b 는 톱 게이트-보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1c 는 보텀 게이트 구조-톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1d 는 보텀 게이트 구조-보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는 본 발명의 TFT 를 구비한 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 3 은 도 2 에 나타내는 액정 표시 장치의 일부분의 단면을 나타내는 개략 단면도이다.
도 4 는 본 발명의 TFT 를 구비한 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 5 는 도 4 에 나타내는 유기 EL 표시 장치의 일부분의 단면을 나타내는 개략 단면도이다.
도 6 은 본 발명의 TFT 를 구비한 X 선 센서의 전기 배선의 개략 구성도이다.
도 7 은 도 6 에 나타내는 X 선 센서의 일부분의 단면을 나타내는 개략 단면도이다.
도 8a 는 실시예 및 비교예에서 제작한 TFT 의 개략 구성을 나타내는 평면도이다.
도 8b 는 도 8a 에 나타내는 TFT 의 A-A 선 화살표 단면도이다.
도 9 는 실시예 1 에 관련된 TFT 에 대하여, 모노크롬광 조사하에 있어서의 Vg-Id 특성을 나타내는 도면이다.
이하, 첨부한 도면을 참조하면서, 본 발명의 실시형태에 관련된 박막 트랜지스터, 및 그것을 사용한 표시 장치, 이미지 센서, X 선 센서에 대해 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하여 적절히 설명을 생략한다.
일반적인 조성비를 갖는 IGZO 를 사용한 박막 트랜지스터보다 높은 이동도를 얻기 위해서는, 보다 In 리치한 IGZO 를 사용하는 것을 생각할 수 있지만, 지금까지 그 광안정성에 대해 검토되지는 않았다. 본 발명자들이 실시한 상세한 연구로부터, 일반적인 조성에서는 매우 작은 가시광에 대한 광불안정성이 In 리치한 조성이 되면 매우 커지는 것이 분명해졌다. 즉 활성층의 IGZO 조성을 In 리치로 하는 것만으로는, 높은 이동도는 얻어지지만, 광에 대해 매우 불안정한 TFT 밖에 얻어지지 않았다.
본 발명자들은, 일반적으로 사용되는 IGZO 에 비해 In 조성비가 높은 IGZO 막을 사용함으로써 높은 이동도가 얻어지고, 또한 그 막 두께를 얇게 함으로써 가시광에 대한 광안정성이 매우 높아지는 것을 알아내었다. 또한, 소스·드레인 전극을 각각 2 층 이상의 적층 구조로 하고, 활성층측의 각 층을 Ga 를 함유하는 산화물층으로 함으로써, 이동도를 저해하지 않고 임계값을 제어 가능하고, 노멀리 오프 구동이 실현 가능해지는 것을 알아내었다.
본 발명의 박막 트랜지스터는 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖고, 상기 활성층이 금속 원소로서 적어도 In 을 함유하는 비정질 산화물 반도체층이며, 상기 활성층에 있어서, 상기 활성층에 함유되는 전체 금속 원소에 대한 In 의 조성비가 50 ％ 이상이고, 상기 활성층의 두께가 25 ㎚ 이하이며, 상기 소스 전극 및 상기 드레인 전극의 각각이 2 이상의 층을 포함하고, 상기 소스 전극 및 상기 드레인 전극의 각각에 있어서, 두께 방향에 있어서 상기 활성층에 가장 가까운 층이 금속 원소로서 적어도 Ga 를 함유하는 산화물층이고, 상기 산화물층에 있어서, 상기 산화물층에 함유되는 전체 금속 원소에 대한 Ga 의 조성비가 30 ％ 이상인 구성을 갖는다.
본 발명의 박막 트랜지스터는, 상기와 같이 활성층으로서 사용하는 산화물 반도체 박막의 조성비와 막 두께를 제어하고, 또한 소스·드레인 전극의 구성을 선정함으로써, 높은 이동도 (20 ㎠/Vs 이상) 와 높은 광안정성 (λ ＝ 420 ㎚ 의 모노크롬광 (10 ㎼/㎠) 을 10 분간 조사했을 때의 임계값 시프트량이 1 V 이하) 을 양립하고, 또한 노멀리 오프 구동의 TFT 특성을 갖는다. 높은 이동도이며 또한 높은 광안정성을 가지고 있다는 것은, 대면적, 고정세한 투명 디스플레이의 구동용 TFT 에 바람직하게 사용할 수 있음을 의미한다. 또, 유기 EL 이나 LCD 구동용 TFT 로서 본 발명의 TFT 를 사용하면, TFT 에 대해 광을 차단하는 층을 형성할 필요가 없어, 제조 비용을 대폭 저감시키는 것이 가능해진다. 또, 노멀리 오프 구동에서 임계값 전압이 작기 때문에 전력 절약화에 적합한 TFT 소자를 얻을 수 있다.
본 발명에 관련된 TFT 의 소자 구조는, 게이트 전극의 위치에 근거한, 이른바 역 (逆) 스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (톱 게이트형이라고도 불린다) 의 어느 양태여도 된다. 또, 활성층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」이라고 한다) 과의 접촉 부분에 근거하여, 이른바 톱 콘택트형, 보텀 콘택트형의 어느 양태여도 된다.
톱 게이트형이란 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이며, 보텀 게이트형이란 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형이란 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이며, 톱 콘택트형이란 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉 하는 형태이다.
도 1a 는 톱 게이트 구조로 톱 콘택트형의 본 발명에 관련된 TFT 의 일례를 나타내는 모식도이다. 도 1a 에 나타내는 TFT (10) 에서는, 기판 (12) 의 일방의 주면 상에 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막이 적층되어 있다. 그리고, 이 활성층 (14) 상에 각각 2 층의 적층 구조를 갖는 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되고, 또한 이들 위에 게이트 절연막 (20) 과, 게이트 전극 (22) 이 순서대로 적층되어 있다.
도 1b 는 톱 게이트 구조로 보텀 콘택트형의 본 발명에 관련된 TFT 의 일례를 나타내는 모식도이다. 도 1b 에 나타내는 TFT (30) 에서는, 기판 (12) 의 일방의 주면 상에 각각 2 층의 적층 구조를 갖는 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되어 있다. 그리고, 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막과, 게이트 절연막 (20) 과, 게이트 전극 (22) 이 순서대로 적층되어 있다.
도 1c 는 보텀 게이트 구조로 톱 콘택트형의 본 발명에 관련된 TFT 의 일례를 나타내는 모식도이다. 도 1c 에 나타내는 TFT (40) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (22) 과, 게이트 절연막 (20) 과, 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막이 순서대로 적층되어 있다. 그리고, 이 활성층 (14) 의 표면 상에 각각 2 층의 적층 구조를 갖는 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되어 있다.
도 1d 는 보텀 게이트 구조로 보텀 콘택트형의 본 발명에 관련된 TFT 의 일례를 나타내는 모식도이다. 도 1d 에 나타내는 TFT (50) 에서는, 기판 (12) 의 일방의 주면 상에 게이트 전극 (22) 과, 게이트 절연막 (20) 이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막 (20) 의 표면 상에 각각 2 층의 적층 구조를 갖는 소스 전극 (16) 및 드레인 전극 (18) 이 서로 이간되어 설치되고, 또한 이들 위에, 활성층 (14) 으로서 상기 서술한 산화물 반도체 박막이 적층되어 있다.
또한, 도 1b 및 도 1d 에 나타내는 TFT (30, 50) 에서는, 두께 방향에서 보면, 층 (16B, 18B) 보다 층 (16A, 18A) 쪽이 활성층 (14) 에 가까워, 「활성층에 가장 가까운 층」에 상당한다.
또, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러가지 구성을 취하는 것이 가능하고, 적절히, 활성층 (14) 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
이하, 본 발명의 TFT 가 형성되는 기판도 포함하여, 각 구성 요소에 대해 상세히 서술한다. 또한, 대표예로서 도 1a 에 나타내는 톱 게이트 구조로 톱 콘택트형의 TFT (10) 를 제조하는 경우에 대해 구체적으로 설명하지만, 본 발명은 다른 형태의 TFT 를 제조하는 경우에 대해서도 동일하게 적용할 수 있다.
(기판)
본 발명의 박막 트랜지스터 (10) 가 형성되는 기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (12) 의 재질로서, 예를 들어 유리, YSZ (이트륨 안정화 지르코늄) 등의 무기 기판, 수지 기판이나, 그 복합 재료 등을 사용할 수 있다.
그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판 및 그 복합 재료가 바람직하다. 구체적으로는, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트, 폴리스티렌, 폴리카보네이트, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리에테르이미드, 폴리벤즈아졸, 폴리페닐렌술파이드, 폴리시클로올레핀, 노르보르넨 수지, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 시아네이트 수지, 가교 푸마르산디에스테르, 고리형 폴리올레핀, 방향족 에테르, 말레이미드-올레핀, 셀룰로오스, 에피술파이드 화합물 등의 합성 수지 기판, 산화규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 플레이크, 유리 파이버, 유리 비즈와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 개의 접합 계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1 개 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 혹은 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 혹은 표면에 산화 처리 (예를 들어 양극 산화 처리) 를 실시함으로써 표면의 절연성을 향상시킨 산화 피막이 형성된 알루미늄 기판 등을 사용할 수 있다.
또한, 수지 기판은 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 수지 기판은 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
기판 (12) 의 두께는 특별히 제한은 없지만, 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판의 두께가 50 ㎛ 이상이면 기판 자체의 높은 평탄성을 확보할 수 있다. 또, 기판의 두께가 500 ㎛ 이하이면 기판 자체의 가요성이 높아, 플렉시블 디바이스용 기판으로서의 사용에 유리하다.
(활성층)
활성층 (14) 은 금속 원소로서 적어도 In 을 함유하는 비정질 산화물 반도체층으로, 활성층 (14) 에 함유되는 전체 금속 원소에 대한 In 의 조성비 (원자수비) 가 50 ％ 이상이고, 두께가 25 ㎚ 이하이다. 활성층 (14) 은 소스·드레인 전극 (16, 18) 과 접하여 소스·드레인 전극 (16, 18) 사이 (S-D 사이) 를 도통 가능하게 한다.
활성층 (14) 은, 구체적으로는, 예를 들어 In-Ga-Zn-O, In-Zn-O, In-Ga-O, In-Sn-O, In-Sn-Zn-O, In-Ga-Sn-O, In-O 등의 비정질 산화물 반도체막에 의해 구성된다.
또한, 활성층 (14) 은 높은 전달 특성을 얻는 관점에서, 금속 원소로서 In 과 Zn, Ga 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는 것이 바람직하다.
또한, 활성층 (14) 에 있어서의 전체 금속 원소에 대한 In 의 조성비는, 비정질막이 얻어지기 쉬운 관점에서 90 ％ 이하인 것이 바람직하다. 90 ％ 이상인 경우, 막이 결정화되기 쉬워져, 결정립계 밀도에 의한 소자 특성 편차가 커지기 쉽다.
활성층 (14) 의 성막 수법으로는, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등을 들 수 있다. 이들 중에서, 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 활성층 (14) 을 성막할 수 있는데, 성막 속도나 막 밀도 등의 관점에서 스퍼터링법이 바람직하다.
스퍼터 등의 성막 수법을 사용하여 성막되는 산화물 반도체층 (14) 의 막 두께는 25 ㎚ 이하로 하지만, 박막의 평탄성의 관점에서 5 ㎚ 이상인 것이 바람직하다.
산화물 반도체층 (14) 을 스퍼터에 의해 성막하는 방법으로는, 성막한 산화물 반도체층 (14) 중의 전체 금속 원소에 대한 In 의 조성비 (원자수비) 가 50 ％ 이상이 되도록 성막할 수 있으면 특별히 한정되지 않고, 예를 들어, 산화물 반도체층 (14) 을 구성하는 2 종 이상의 금속 원소를 함유하는 복합 산화물 타깃의 단독 스퍼터여도 되고, 각 구성 원소의 산화물 혹은 이들 복합 산화물 타깃을 조합하여 사용한 공 (共) 스퍼터여도 된다.
성막시의 성막실 내의 산소 분압을 제어함으로써, 얻어지는 산화물 반도체막의 도전율을 제어할 수 있다. 성막실 내의 산소 분압을 제어하는 수법으로는, 성막실 내에 도입하는 O2 가스량을 변화시키는 방법이어도 되고, 산소 라디칼이나 오존 가스의 도입량을 변화시키는 방법이어도 된다. 또, 산소 가스의 도입을 정지시킨 경우에도 저항이 높은 경우에는, H2 나 N2 등의 환원성 가스를 도입해도 된다.
산화물 반도체막의 성막 후, 활성층 (14) 의 형상으로 패터닝한다. 패터닝은, 예를 들어, 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 산화물 반도체막을 활성층 (14) 으로서 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산 용액에 의해 에칭하여 활성층 (14) 의 패턴을 형성한다.
(보호층)
또, 산화물 반도체층 (14) 상에는 소스·드레인 전극 (16, 18) 의 성막시 및 에칭시에 산화물 반도체층 (14) 의 소스·드레인 전극 (16, 18) 사이에서 노출되는 면을 보호하기 위한 보호층 (도시 생략) 을 형성하는 것이 바람직하다.
보호층의 성막 방법은 특별히 한정은 없고, 산화물 반도체층 (14) 의 성막과 연속해서 보호층의 성막을 실시해도 되고, 산화물 반도체층 (14) 의 패터닝 후에 보호층을 성막해도 되고, 기상 성막이어도 액상 성막이어도 상관없다.
또한, 보호층을 기상 성막하는 경우에는, 산화물 반도체층 (14) 의 소스·드레인 전극 (16, 18) 사이에서 노출되는 면에 데미지를 주지 않는 성막 조건으로 실시하는 것이 바람직하고, 플라즈마를 사용하지 않는 증착법을 바람직하게 사용할 수 있다.
보호층으로는 금속 산화물층이어도 되고, 수지 등의 유기 재료로 형성해도 된다. 또, 보호층은 소스·드레인 전극 형성 후에 제거해도 상관없다.
보호층의 두께는 특별히 한정되지 않고, 예를 들어, 5 ㎚ 이상 200 ㎚ 이하이다.
(소스·드레인 전극)
소스 전극 (16) 및 드레인 전극 (18) 은 산화물 반도체층 (14) 을 개재하여 도통 가능하게 배치되어 있다. 소스·드레인 전극 (16, 18) 은 각각 2 층 이상의 적층 구조를 갖고, 각각 두께 방향에 있어서 산화물 반도체층 (14) 에 가장 가까운 층, 즉, 도 1a 에 나타내는 TFT (10) 에서는 산화물 반도체층 (14) 에 접하는 층 (16A, 18A) 은, 금속 원소로서 적어도 Ga 를 함유하는 산화물층이고, Ga 를 함유한 전체 금속 원소에 대한 Ga 의 조성비 (원자수비) 가 30 ％ 이상이다.
또한, 산화물 반도체층 (14) 에 가장 가까운 소스·드레인 전극 (16, 18) 의 각 산화물층 (16A, 18A) 은, TFT 로 했을 때 노멀리 오프 구동이 얻어지기 쉬운 관점에서, 각각 전체 금속 원소에 대한 Ga 의 조성비가 50 ％ 이상인 것이 바람직하고, 90 ％ 이하인 것이 보다 바람직하다.
또, 산화물 반도체층 (14) 에 가장 가까운 소스·드레인 전극 (16, 18) 의 각 산화물층 (16A, 18A) 은, 계면에 이상 (異相) 이 형성되기 어려운 관점에서, 각각 In, Ga, Zn 및 O 를 함유하는 것이 바람직하다.
각 산화물층 (16A, 18A) 의 막 두께는, TFT 로 했을 때 노멀리 오프 구동을 얻기 쉽게 하는 관점에서 10 ㎚ 이상 100 ㎚ 이하인 것이 바람직하고, 30 ㎚ 이상 70 ㎚ 이하인 것이 보다 바람직하다.
또, 산화물 반도체층 (14) 에 가장 가까운 소스·드레인 전극 (16, 18) 의 각 산화물층 (16A, 18A) 은, 결정립계에 의한 전자의 산란을 억제하는 관점에서 비정질인 것이 바람직하다.
또한, 활성층 (14) 이나 산화물층 (16A, 18A) 이 비정질인지 아닌지는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물층 (16A, 18A) 은 비정질이라고 판단할 수 있다.
소스·드레인 전극 (16, 18) 을 구성하는 다른 층 (16B, 18B) 에 관해서는 각 전극 (16, 18) 의 일부로서 기능하면 특별히 제한은 없지만, 높은 도전성을 갖는 재료에 의해 구성되는 것이 바람직하고, 예를 들어, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO), In-Ga-Zn-O 등의 금속 산화물의 도전막 등을 사용하여 형성할 수 있다.
또한, 소스·드레인 전극 (16, 18) 은 각각 2 층 이상의 적층 구조를 갖고, 3 층 이상으로 할 수도 있지만, 제조 비용 등의 관점에서, 2 층 구조로 하는 것이 바람직하다.
소스·드레인 전극 (16, 18) 의 총 막 두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 ㎚ 이상 1000 ㎚ 이하인 것이 바람직하고, 50 ㎚ 이상 100 ㎚ 이하인 것이 보다 바람직하다.
소스·드레인 전극 (16, 18) 의 형성은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 의해 성막하면 되고, 적층 구조를 구성하는 각 재료에 따라 상이한 성막 수법을 사용해도 된다.
소스·드레인 전극 (16, 18) 은, 각각 적층 구조를 갖는 도전층을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝함으로써 형성된다. 이 때, 소스·드레인 전극 (16, 18) 을 구성하는 모든 층 및 각 전극에 접속되는 배선을 동시에 패터닝하는 것이 바람직하다. 또한, 사용하는 재료에 따라 각 층을 개별적으로 에칭해도 된다.
(게이트 절연막)
게이트 절연막 (20) 은 활성층 (14) 및 소스·드레인 전극 (16, 18) 을 게이트 전극 (22) 으로부터 사이를 두도록 배치되어 있다. 게이트 절연막 (20) 은 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들의 화합물을 2 종 이상 함유하는 절연막으로 해도 된다.
게이트 절연막 (20) 은, 소스·드레인 전극 (16, 18) 및 배선을 형성한 후, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
소스·드레인 전극 (16, 18) 및 산화물 반도체층 (14) 을 덮도록 게이트 절연막 (20) 을 성막 후, 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝된다.
게이트 절연막 (20) 은 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막 (20) 의 두께가 지나치게 크면 구동 전압의 상승을 초래한다. 게이트 절연막 (20) 의 재질에 따라 다르기도 하지만, 게이트 절연막 (20) 의 두께는 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하며, 100 ㎚ ∼ 400 ㎚ 가 특히 바람직하다.
(게이트 전극)
게이트 전극 (22) 은, 게이트 절연막 (20) 을 개재하여 활성층 (14) 과 대향하도록 배치되어 있다. 게이트 전극 (22) 은 높은 도전성을 갖는 재료에 의해 구성된다. 예를 들어, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO), IGZO 등의 금속 산화물의 도전막 등을 사용하여 형성할 수 있다. 게이트 전극 (22) 으로는 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
게이트 전극 (22) 은, 게이트 절연막 (20) 을 형성한 후, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 성막 후, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여 게이트 전극 (22) 을 형성한다. 이 때, 게이트 전극 (22) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
게이트 전극 (22) 을 구성하는 도전막의 막 두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 200 ㎚ 이하로 하는 것이 보다 바람직하다.
(포스트 어닐)
포스트 어닐 처리는, 산화물 반도체층의 성막 후이면, 특별히 순서는 한정되지 않고, 예를 들어, 산화물 반도체층의 성막 직후에 실시해도 되고, 전극, 절연막의 성막 및 패터닝이 모두 끝난 후에 실시해도 된다.
포스트 어닐 온도는 전기 특성의 편차를 억제하기 위해서 100 ℃ 이상 500 ℃ 이하인 것이 바람직하고, 가요성 기판으로서 수지 기판을 사용하는 경우에는 100 ℃ 이상 300 ℃ 이하인 것이 보다 바람직하다.
포스트 어닐 중의 분위기는 불활성 분위기 또는 산화성 분위기로 하는 것이 바람직하다. 환원성 분위기 중에서 포스트 어닐을 실시하면 산화물 반도체층 (14) 중의 산소가 빠져 잉여 캐리어가 발생하고, 전기 특성의 편차가 일어나기 쉽다.
상기 실시형태에서는, 대표예로서 도 1a 에 나타내는 바와 같은 톱 게이트형의 박막 트랜지스터에 대해 설명했지만, 본 발명의 박막 트랜지스터는 도 1a 에 나타내는 바와 같은 톱 게이트형에 한정되지 않고, 상기 서술한 활성층 (14) 과 소스·드레인 전극 (16, 18) 의 관계를 만족하는 것이면, 도 1b 에 나타내는 바와 같이 소스·드레인 전극 (16, 18) 후에 활성층 (14) 을 형성하는 톱 게이트형의 박막 트랜지스터여도 되고, 도 1c 또는 도 1d 에 나타내는 바와 같은 보텀 게이트형의 박막 트랜지스터여도 된다.
또한, 도 1b 및 도 1d 에 나타내는 보텀 콘택트형보다 도 1a 및 도 1c 에 나타내는 톱 콘택트형 쪽이 소스·드레인 전극 (16, 18) 의 형성이 용이하여, 제조 비용을 낮게 억제할 수 있다.
본 발명의 박막 트랜지스터는 그 용도에는 특별히 한정은 없지만, 고이동도이며, 노멀리 오프의 TFT 특성을 갖는 점에서, 예를 들어 전기 광학 장치 (예를 들어, 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 있어서 바람직하게 사용된다. 또, 광안정성이 높은 점에서 투명한 표시 장치 등에도 바람직하게 사용할 수 있다.
또한, 본 발명의 박막 트랜지스터는 수지 기판을 사용한 저온 프로세스에서 제작 가능한 디바이스 (예를 들어 플렉시블 디스플레이 등) 에 특히 바람직하고, X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
(전기 광학 장치)
본 발명의 전기 광학 장치는, 전술한 본 발명의 박막 트랜지스터를 구비하여 구성된다.
전기 광학 장치의 예로는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등) 가 있다.
센서의 예로는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.
(액정 표시 장치)
도 2 에 본 발명의 전기 광학 장치의 일례인 액정 표시 장치의 전기 배선의 개략 구성도를 나타내고, 도 3 에 그 일부분의 개략 단면도를 나타낸다.
액정 표시 장치 (100) 는 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에는, 본 발명의 박막 트랜지스터 (10) 가 구비되어 있다.
박막 트랜지스터 (10) 의 게이트 전극 (22) 은 게이트 배선 (112) 에 접속되어 있고, 박막 트랜지스터 (10) 의 소스 전극 (16) 은 데이터 배선 (114) 에 접속되어 있다. 또, 박막 트랜지스터 (10) 의 드레인 전극 (18) 은 컨택트홀 (116) 을 개재하여 화소 전극 (104) 에 접속되어 있고, 그 화소 전극 (104) 과 대향 전극 (106) 사이에는 액정 (108) 이 유지되어 있다. 또한, 그 화소 전극 (104) 은 접지된 대향 전극 (106) 과 함께 캐패시터를 구성하고 있다. 또, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비하고 있다.
도 3 중의 박막 트랜지스터 (10) 는 톱 게이트형의 박막 트랜지스터이지만, 본 발명의 액정 표시 장치에 있어서 사용되는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명의 박막 트랜지스터는 전자 이동도가 매우 높은 점에서, 액정 표시 장치에 있어서의 대화면화, 고정세화, 3D 응용에 적합하다. 또, 가시광에 대해 둔감한 점에서, 투명 디스플레이용 구동 소자에도 적합하다. 또, 본 발명의 TFT 는 저온에서의 어닐 처리에 의해 높은 이동도와 광안정성을 갖는 점에서, 기판 (12) 으로는 수지 기판 (플라스틱 기판) 을 사용할 수 있어, 고정세, 대면적이며, 투명한 플렉시블 액정 표시 장치를 제공할 수 있다.
(유기 EL 표시 장치)
도 4 에 본 발명의 전기 광학 장치의 일례인 액티브 매트릭스 방식의 유기 EL 표시 장치의 전기 배선의 개략 구성도를 나타내고, 도 5 에 그 일부분의 개략 단면도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제작할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키는 점에서, 주사선 수와 주사선당 발광 시간은 반비례한다. 그 때문에 고정세화, 대화면화가 곤란해지고 있다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선 수를 늘릴 수 없다는 문제는 없기 때문에 고정세화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1a 에 나타낸 톱 게이트 구조의 TFT (10) 가, 패시베이션층 (202) 을 구비한 기판 (12) 상에, 구동용 TFT (10a) 및 스위칭용 TFT (10b) 로서 구비되고, 그 TFT (10a 및 10b) 상에 하부 전극 (208) 및 상부 전극 (210) 에 끼워진 유기 발광층 (212) 으로 이루어지는 유기 EL 발광 소자 (214) 를 구비하고, 상면도 패시베이션층 (216) 에 의해 보호된 구성으로 되어 있다.
또, 도 4 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (10b) 의 게이트 전극 (22) 은, 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (10b) 의 소스 전극 (16) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (10b) 의 드레인 전극 (18) 은 구동용 TFT (10) 의 게이트 전극 (22) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (10a) 의 소스 전극 (16) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (18) 은 유기 EL 발광 소자 (214) 에 접속된다.
도 4 및 도 5 에 나타낸 본 실시형태의 유기 EL 장치는, 톱 게이트 구조의 TFT (10a, 10b) 를 구비하고 있지만, 본 발명의 표시 장치인 유기 EL 장치에 있어서 사용되는 TFT 는 톱 게이트 구조에 한정되지 않고, 보텀 게이트 구조의 TFT 여도 된다.
본 발명에 의해 제조되는 TFT 는 광 조사시의 안정성이 높고 (임계값 변동이 적고), 고이동도이며, 대화면의 유기 EL 표시 장치의 제조에 적합하다.
또, 저온에서의 어닐 처리에 의해 충분한 TFT 특성을 갖는 TFT 를 제작할 수 있기 때문에, 기판으로는 수지 기판 (플라스틱 기판) 을 사용할 수 있다. 따라서, 본 발명에 의하면, 대면적이며 균일, 안정적인 플렉시블 유기 EL 표시 장치를 제공할 수 있다.
또한, 도 5 에 나타낸 유기 EL 표시 장치는, 상부 전극 (210) 을 투명 전극으로 하여 톱 이미션형으로 해도 되고, 하부 전극 (208) 및 TFT (10a, 10b) 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
(센서)
도 6 에 본 발명의 박막 트랜지스터를 구비한 센서의 일례인 X 선 센서의 개략 구성도를 나타내고, 도 7 에 본 발명의 센서의 일례인 X 선 센서의 일부를 확대한 개략 단면도를 나타낸다.
X 선 센서 (300) 는 서로 평행한 복수의 게이트 배선 (320) 과, 그 게이트 배선 (320) 과 교차하는 서로 평행한 데이터 배선 (322) 을 구비하고 있다. 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에는 본 발명의 박막 트랜지스터 (10) 가 구비되어 있다.
박막 트랜지스터 (10) 의 게이트 전극은 게이트 배선 (320) 에 접속되어 있고, 박막 트랜지스터 (10) 의 소스 전극 (16) 은 데이터 배선 (322) 에 접속되어 있다. 또, 박막 트랜지스터 (10) 의 드레인 전극 (18) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 그 전하 수집용 전극 (302) 은 접지된 캐패시터용 하부 전극 (312) 과 함께 캐패시터 (310) 를 구성하고 있다.
X 선 센서 (300) 는 기판 (12) 상에 형성된 박막 트랜지스터 (10) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상층 전극 (306) 을 구비하여 구성된다. 박막 트랜지스터 (10) 상에는 패시베이션막 (308) 이 형성되어 있다. 캐패시터 (310) 는 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 으로 절연막 (316) 을 사이에 둔 구조가 되어 있다. 상기 캐패시터용 상부 전극 (314) 은 절연막 (316) 에 형성된 컨택트홀 (318) 을 개재하여, 박막 트랜지스터 (10) 의 소스 전극 및 드레인 전극의 어느 일방과 접속되어 있다.
전하 수집용 전극 (302) 은 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있어, 그 캐패시터용 상부 전극 (314) 에 접하고 있다.
X 선 변환층 (304) 은 아모르퍼스 셀렌으로 이루어지는 층이며, 박막 트랜지스터 (10) 및 캐패시터 (310) 를 덮도록 형성되어 있다.
상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있고, X 선 변환층 (304) 에 접하고 있다.
상기 구성의 X 선 센서 (300) 에 있어서, X 선은 도 7 의 상부 (상부 전극 (306) 측) 로부터 조사되어, X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되어, 박막 트랜지스터 (10) 를 순차 주사함으로써 판독된다.
본 실시형태의 X 선 센서 (300) 는, 광 조사시의 안정성이 높은 TFT (10) 를 구비하기 때문에 균일성이 우수한 화상을 얻을 수 있다.
또한, 도 7 중의 박막 트랜지스터 (10) 는 톱 게이트형의 박막 트랜지스터이지만, 본 발명의 센서에 사용하는 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
＜실시예 1＞
이하와 같은 시료를 제작하고, 평가를 실시하였다.
도 8a 는 실시예 및 비교예에서 제작한 간이형 TFT 의 평면도이고, 도 8b 는 도 8a 에 나타내는 TFT 의 A-A 선 화살표 단면도이다.
열산화막 (604) 이 형성된 p 형 Si 기판 (602) 을 사용함으로써, 두께 100 ㎚ 의 열산화막 (604) 을 게이트 절연막으로서 사용하고 p 형 Si 기판 (602) 을 게이트 전극으로서 사용하는 간이형 TFT (600) 를 제작하였다.
열산화막 (604) 이 형성된 p 형 Si 기판 (602) (가로세로 1 인치) 상에 활성층으로서 In 리치한 IGZO 막 (606) 을 이하의 조건으로 스퍼터 성막하였다. 성막시에는 메탈 마스크를 사용하여 3 mm × 4 mm 의 패턴 성막을 실시하였다. 성막은 In2O3 타깃, Ga2O3 타깃, ZnO 타깃을 사용한 공스퍼터 (co-sputter) 에 의해 실시하고, 조성비의 조정은 각 타깃에 투입하는 전력비를 변화시킴으로써 실시하였다.
(활성층의 성막 조건)
·카티온 조성비 In : Ga : Zn ＝ 1.5 : 0.5 : 1.0
·막 두께 25 ㎚
·성막시 압력 4.4 × 10-1 Pa
·Ar 유량 30 sccm
·O2 유량 2 sccm
상기 In 리치 IGZO 막 (606) 상에 각각 2 층 구조가 되는 소스·드레인 전극 (608, 610) 을 스퍼터에 의해 성막하였다. 소스·드레인 전극 (608, 610) 은 메탈 마스크를 사용한 패턴 성막으로 제작하였다.
구체적으로는, In 리치 IGZO 막 (606) 상에 IGZO 전극층 (608A, 610A) (In : Ga : Zn ＝ 0.5 : 1.5 : 1.0, 성막시 압력 : 4.4 × 10-1 Pa, Ar 유량 : 30 sccm, O2 유량 : 2 sccm) 을 막 두께 50 ㎚ 로 성막 후, IGZO 전극층 (608A, 610A) 상에, 각각 Mo 층 (608B, 610B) 을 막 두께 40 ㎚ 로 성막하였다.
소스·드레인 전극 (608, 610) 의 평면에서 볼 때 사이즈는 각각 가로세로 1 mm 로 하고, 전극간 거리는 0.2 mm 로 하였다.
계속해서 전기로에서 포스트 어닐 처리를 실시하였다. 포스트 어닐 분위기는 Ar 160 sccm, O2 40 sccm 으로 하고, 10 ℃／min 으로 300 ℃ 까지 승온, 300 ℃ 에서 60 분 유지 후, 노 냉각으로 실온까지 냉각을 실시하였다.
＜실시예 2 ∼ 4, 비교예 1 ∼ 6＞
실시예 1 과 동일한 수법으로, 하기 표 1 에 나타내는 바와 같이 In 리치 활성층의 금속 조성비 및 막 두께, 전극층 (Ga 리치한 IGZO 층) 의 유무 및 금속 조성비가 상이한 간이형 TFT 를 제작하였다.
Figure 112014107374258-pct00001
상기에서 얻어진 간이형 TFT 에 대하여, 반도체 파라미터·애널라이저 4156C (아지렌트 테크놀로지사 제조) 를 사용하여 모노크롬광 조사시 및 비조사시의 트랜지스터 특성 (Vg-Id 특성) 의 측정을 실시하였다.
Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 ＋10 V 로 고정시키고, 게이트 전압 (Vg) 을 -30 V ∼ ＋30 V 의 범위 내에서 변화시켜, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다. 또, 모노크롬광원의 조사 강도는 10 ㎼/㎠, 파장 λ 의 범위를 360 ∼ 700 ㎚ 로 하고, 모노크롬광 비조사시의 Vg-Id 특성과, 10 분간 모노크롬광을 조사했을 때의 Vg-Id 특성을 비교함으로써 ΔVth 를 구하여 광 조사 안정성을 평가하였다.
도 9 에 실시예 1 의 모노크롬광 조사시의 Vg-Id 특성을 나타낸다. 광 조사를 실시하지 않은 환경하에서의 Vth 는 3.9 V 였다.
또, 각 시료의 이동도, λ ＝ 420 ㎚ 의 모노크롬광을 조사했을 때의 ΔVth, Vg ＝ 0 인 Id 를 하기 표 2 에 나타낸다.
Figure 112014107374258-pct00002
실시예 1 ∼ 4 에서는, 이동도 20 ㎠/Vs 이상, Vg ＝ 0 에서의 Id 가 1E-9A 이하, λ ＝ 420 ㎚ 의 모노크롬광을 조사했을 때의 ΔVth 가 1 V 이하를 만족하는 양호한 트랜지스터 특성을 나타냈다.
한편, 활성층의 막 두께가 두꺼운 비교예 1, 2 에서는 이동도는 높지만 모노크롬광 조사시의 ΔVth 가 커, 광에 대해 불안정한 특성을 나타내고, Vg ＝ 0 의 Id 도 높아져, 노멀리 오프는 실현되지 않았다.
IGZO 전극층을 배치하지 않은 비교예 3 에 있어서는, 이동도는 높고, 광에 대한 안정성도 양호하지만, Vg ＝ 0 에서의 Id 가 높아 노멀리 오프 구동이 실현되지 않았다.
IGZO 전극층의 조성이 In 리치한 조성의 층을 사용한 경우의 비교예 4 에 있어서는 역시 노멀리 오프 구동이 실현되지 않았다.
또, 일반적인 조성인 In : Ga : Zn ＝ 1 : 1 : 1 의 활성층을 사용한 비교예 5, 6 에서는 노멀리 오프와 높은 광안정성을 나타내는 한편, 이동도는 낮아졌다.
＜실시예 5 ∼ 10, 비교예 7, 8＞
활성층의 조성비 및 활성층에 접하는 IGZO 전극층의 조성비를 표 3 에 나타내는 바와 같이 변경하여 실시예 1 과 동일하게 하여 TFT 를 제작하였다. 제작된 TFT 에 대하여, 실시예 1 과 동일하게 하여 TFT 특성을 측정하고, 결과를 표 4에 나타냈다.
Figure 112014107374258-pct00003
Figure 112014107374258-pct00004
표 3, 표 4 에 나타내는 결과로부터, 활성층의 조성이 IGO, IZO 와 같은 IGZO 의 Ga 와 Zn 의 어느 일방이 0 이 되는 조성, 또는, Sn 을 함유하는 ITO, ITZO (In-Sn-Zn-O) 와 같은 조성이어도, In 의 조성비가 50 ％ 이상인 조성을 갖고, 25 ㎚ 이하의 막 두께를 가짐으로써, 이동도가 20 ㎠/Vs 이상이며 또한 높은 광안정성을 나타내고, 또한 소스·드레인 전극의 각 적층 구조 중에 활성층과 접하는 Ga 리치한 IGZO 전극층을 형성함으로써 노멀리 오프 구동을 실현할 수 있는 것을 알 수 있다.
일본 특허출원 2012-108512 의 개시는 참조에 의해 본 명세서에 받아들여진다.
본 명세서에 기재된 모든 문헌, 특허출원 및 기술 규격은, 각각의 문헌, 특허출원 및 기술 규격이 참조에 의해 받아들여지는 것이 구체적이며 또한 각각에 기재된 경우와 동일한 정도로, 본 명세서 중에 참조에 의해 받아들여진다.

Claims (11)

  1. 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖고,
    상기 활성층이 금속 원소로서 적어도 In 을 함유하는 비정질 산화물 반도체층이며,
    상기 활성층에 있어서, 상기 활성층에 함유되는 전체 금속 원소에 대한 In 의 조성비가 50 ％ 이상이고,
    상기 활성층의 두께가 25 ㎚ 이하이며,
    상기 소스 전극 및 상기 드레인 전극의 각각이 2 이상의 층을 포함하고,
    상기 소스 전극 및 상기 드레인 전극의 각각에 있어서, 두께 방향에 있어서 상기 활성층에 가장 가까운 층이 금속 원소로서 적어도 Ga 를 함유하는 산화물층이고,
    상기 산화물층에 있어서, 상기 산화물층에 함유되는 전체 금속 원소에 대한 Ga 의 조성비가 30 ％ 이상인, 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 활성층이, 금속 원소로서 In 과 Zn, Ga 및 Sn 에서 선택되는 적어도 1 종의 원소를 함유하는, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 산화물층에 있어서, 상기 산화물층에 함유되는 전체 금속 원소에 대한 Ga 의 조성비가 50 ％ 이상인, 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 산화물층이 In, Ga, Zn 및 O 를 함유하는, 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 산화물층이 비정질인, 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 산화물층의 두께가 10 ㎚ 이상 100 ㎚ 이하인, 박막 트랜지스터.
  7. 제 1 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에서 노출되는 상기 활성층의 표면에 보호층이 형성되어 있는, 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 활성층이 스퍼터링에 의해 형성된 것인, 박막 트랜지스터.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비하고 있는, 표시 장치.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비하고 있는, 이미지 센서.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비하고 있는, X 선 센서.
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