WO2017150275A1 - 薄膜トランジスタ - Google Patents

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WO2017150275A1
WO2017150275A1 PCT/JP2017/006373 JP2017006373W WO2017150275A1 WO 2017150275 A1 WO2017150275 A1 WO 2017150275A1 JP 2017006373 W JP2017006373 W JP 2017006373W WO 2017150275 A1 WO2017150275 A1 WO 2017150275A1
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oxide semiconductor
film
atomic ratio
semiconductor film
tft
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PCT/JP2017/006373
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庸輔 神崎
貴翁 斉藤
誠二 金子
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シャープ株式会社
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Definitions

  • the present invention relates to a thin film transistor.
  • Patent Document 1 a thin film transistor used as a switching element provided in a display panel such as a liquid crystal panel is described in Patent Document 1 below.
  • gallium is dissolved in indium oxide, the atomic ratio Ga / (Ga + In) is 0.001 to 0.12, and the content of indium and gallium with respect to all metal atoms is 80 atomic% or more.
  • An oxide thin film having an In 2 O 3 bixbite structure is used.
  • the present invention has been completed based on the above-described circumstances, and aims to improve the characteristics.
  • the thin film transistor of the present invention includes a gate electrode, a channel portion made of an oxide semiconductor film, a source electrode connected to one end side of the channel portion, and a drain electrode connected to the other end side of the channel portion.
  • the oxide semiconductor film is an oxide semiconductor containing at least gallium and indium, and has an atomic ratio Ga / (Ga + In) in the range of 1 / 4.2 to 1 / 3.3.
  • the gate electrode when a signal is supplied to the gate electrode, charge moves from the source electrode to the drain electrode through the channel portion formed of the oxide semiconductor. If the atomic ratio Ga / (Ga + In) is greater than 1 / 3.3 in the oxide semiconductor film constituting the channel portion, the subthreshold swing value (subthreshold coefficient) is greater than 0.5 V / dec. There is a possibility that the switching characteristics in the case deteriorate. This is presumably because the content ratio of indium oxide having a cubic bixbite structure in the oxide semiconductor film becomes high and the defect density due to the grain boundary becomes too large.
  • the electron mobility may be significantly lower than 20 cm 2 / Vs. This is presumably because the atomic ratio of In to Ga in the oxide semiconductor film becomes too low.
  • the atomic ratio Ga / (Ga + In) in the oxide semiconductor film is in the range of 1 / 4.2 to 1 / 3.3, the subthreshold swing value is 0.5 V / dec or less and the electron transfer.
  • the degree is 20 cm 2 / Vs or more, the characteristics of the thin film transistor are improved.
  • the atomic ratio Ga / (Ga + In) is in a range from 1 / 4.2 to 1 / 3.7. In this manner, since the electron mobility in the oxide semiconductor film is 30 cm 2 / Vs or higher, the characteristics of the thin film transistor can be further improved.
  • the oxide semiconductor film has an atomic ratio Ga / (Ga + In) of 1 / 4.2. Accordingly, the subthreshold swing value in the oxide semiconductor film is minimized and the electron mobility is maximized, so that the characteristics of the thin film transistor can be further improved.
  • FIG. 1 is a schematic cross-sectional view showing a cross-sectional configuration of a liquid crystal panel according to Embodiment 1 of the present invention.
  • the enlarged plan view which shows the plane structure in the display area of the array substrate which comprises a liquid crystal panel
  • the enlarged plan view which shows the plane structure in the display area of CF substrate which comprises a liquid crystal panel AA line sectional view of FIG.
  • the graph showing the relationship between the diffraction intensity and the diffraction angle in the comparative example 1 which concerns on the comparative experiment 1.
  • FIGS. 1 A first embodiment of the present invention will be described with reference to FIGS.
  • a TFT (thin film transistor) 11 provided in the liquid crystal panel (display panel) 10 is illustrated.
  • a part of each drawing shows an X axis, a Y axis, and a Z axis, and each axis direction is drawn to be a direction shown in each drawing.
  • the liquid crystal panel 10 is interposed between a pair of transparent (excellent light-transmitting) substrates 10a and 10b and both the substrates 10a and 10b, and its optical characteristics change with the application of an electric field.
  • a liquid crystal layer 10c containing liquid crystal molecules as a substance, and both substrates 10a and 10b are bonded together with a sealing agent (not shown) in a state where a cell gap corresponding to the thickness of the liquid crystal layer 10c is maintained.
  • Each of the substrates 10a and 10b includes a substantially transparent glass substrate GS, and a plurality of films are laminated on each glass substrate GS by a known photolithography method or the like.
  • the front side (front side) is a CF substrate (counter substrate) 10a
  • the back side (back side) is an array substrate (thin film transistor substrate, active matrix substrate) 10b.
  • Polarizing plates 10f and 10g are attached to the outer surfaces of both substrates 10a and 10b, respectively.
  • alignment films 10d and 10e for aligning liquid crystal molecules contained in the liquid crystal layer 10c are formed on the inner surfaces of both the substrates 10a and 10b, respectively.
  • a plurality of TFTs (Thin Film Transistors) 11 and pixel electrodes 12 are arranged in a matrix, and a gate wiring 13 and a source wiring 14 in a lattice shape are arranged around the TFT 11 and the pixel electrode 12. Is disposed so as to surround.
  • the TFTs 11 and the pixel electrodes 12 are arranged in a matrix at intersections of the gate lines 13 and the source lines 14 that form a lattice shape.
  • the pixel electrode 12 has a vertically long rectangular shape (rectangular shape) in a plan view so as to fill a region surrounded by the gate wiring 13 and the source wiring 14. It is possible to provide auxiliary capacitance wiring (not shown) parallel to the gate wiring 13 and across the pixel electrode 12 on the array substrate 10b.
  • red (R), green (G), blue (B) are provided on the inner surface side (the liquid crystal layer 10c side, the surface facing the array substrate 10b) of the display area of the CF substrate 10a.
  • a plurality of the colored portions constituting the color filter 10h are arranged in a matrix (matrix shape) along the row direction (X-axis direction) and the column direction (Y-axis direction), and each is arranged in an array substrate 10b.
  • the pixel electrodes 12 on the side are arranged so as to overlap with each other in a plan view.
  • a substantially lattice-shaped light shielding portion (black matrix, light shielding region) 10i for preventing color mixture is formed between the colored portions constituting the color filter 10h.
  • the light shielding portion 10i is arranged so as to overlap with the above-described gate wiring 13 and source wiring 14 in a plan view.
  • Each colored portion constituting the color filter 10h is thicker than the light shielding portion 10i, and is arranged so as to cover the light shielding portion 10i.
  • three color portions of R, G, and B in the color filter 10 h, three pixel electrodes 12 facing each color portion, and three TFTs 11 connected to each pixel electrode 12 are provided.
  • One pixel PX which is a display unit is configured by the set.
  • the pixel PX includes a red pixel RPX having a red colored portion, a green pixel GPX having a green colored portion, and a blue pixel BPX having a blue colored portion.
  • These pixels RPX, GPX, and BPX of each color constitute a pixel group by being repeatedly arranged along the row direction (X-axis direction) on the plate surface of the liquid crystal panel 10, and this pixel group is arranged in the column direction. Many are arranged along the (Y-axis direction).
  • an overcoat film 10k is provided on the surface of the color filter 10h and the light shielding part 10i so as to overlap with each other.
  • the overcoat film 10k is formed in a solid shape over almost the entire area on the inner surface of the CF substrate 10a, and the film thickness thereof is equal to or greater than that of the color filter 10h.
  • a counter electrode 10j is provided so as to overlap the inside.
  • the counter electrode 10j is formed in a solid shape over almost the entire area of the inner surface of the CF substrate 10a.
  • the counter electrode 10j is made of a transparent electrode material such as ITO (Indium Tin Oxide).
  • each pixel electrode 12 Since the counter electrode 10j is always kept at a constant reference potential, when a potential is supplied to each pixel electrode 12 connected to each TFT 11 as each TFT 11 is driven, each pixel electrode 12 A potential difference is generated between the two.
  • the alignment state of the liquid crystal molecules contained in the liquid crystal layer 10c changes based on the potential difference generated between the counter electrode 10j and each pixel electrode 12, and the polarization state of the transmitted light changes accordingly.
  • the transmitted light quantity is individually controlled for each pixel PX and a predetermined color image is displayed.
  • the array substrate 10b includes a first metal film (gate metal film) 15, a gate insulating film 16, an oxide semiconductor film 17, a second metal film (source) in order from the lower layer (glass substrate GS) side.
  • a metal film 18, an interlayer insulating film 19, a planarizing film 20, and a transparent electrode film 21 are laminated.
  • illustration of the alignment film 10e laminated on the upper layer side of the transparent electrode film 21 is omitted.
  • the first metal film 15 is composed of a two-layered film made of a metal material such as a tungsten (W) layer / tantalum nitride (TaN) layer, for example, and the thickness of the tungsten layer is nitrided to, for example, about 300 nm.
  • the film thickness of the tantalum layer is preferably about 20 nm, for example.
  • the first metal film 15 is preferably formed by, for example, a sputtering method.
  • the first metal film 15 mainly constitutes the gate wiring 13. As shown in FIG. 4, the gate insulating film 16 is laminated on the upper layer side of the first metal film 15.
  • the gate insulating film 16 is composed of a laminated film made of an inorganic material such as a silicon oxide (SiO 2 ) layer / a silicon nitride (SiN x ) layer, for example, and the thickness of the silicon oxide layer is nitrided to, for example, about 50 nm.
  • the film thickness of the silicon layer is preferably about 300 nm, for example.
  • the gate insulating film 16 is interposed between the first metal film 15 (gate wiring 13 and the like) and a second metal film 18 (source wiring 14 and the like) described later to insulate each other.
  • the gate insulating film 16 is preferably formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • the oxide semiconductor film 17 is stacked on the upper layer side of the gate insulating film 16 and is formed of a thin film using an oxide semiconductor as a material.
  • the thickness of the oxide semiconductor film 17 is preferably about 50 nm, for example.
  • the oxide semiconductor film 17 is preferably formed by, for example, a sputtering method.
  • the oxide semiconductor film 17 is an oxide semiconductor (In—Ga—O-based semiconductor) containing indium (In) and gallium (Ga).
  • the TFT 11 using such an oxide semiconductor film 17 has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/100 of that of an a-Si TFT).
  • the second metal film 18 is stacked on the upper layer side of the oxide semiconductor film 17.
  • the second metal film 18 is constituted by a laminated film of three layers made of a metal material such as titanium (Ti) layer / aluminum (Al) layer / titanium layer, for example.
  • the thickness of the aluminum layer is preferably about 300 nm, for example, and the thickness of the upper titanium layer is preferably about 30 nm, for example.
  • the second metal film 18 is preferably formed by sputtering, for example.
  • the second metal film 18 mainly constitutes the source wiring 14.
  • the interlayer insulating film 19 is stacked at least on the upper layer side of the second metal film 18.
  • the interlayer insulating film 19 is preferably made of an inorganic material such as silicon oxide (SiO 2 ), and preferably has a thickness of about 300 nm, for example.
  • the interlayer insulating film 19 is preferably formed by, for example, a CVD method.
  • the planarizing film 20 is stacked on the upper layer side of the interlayer insulating film 19.
  • the planarizing film 20 is preferably made of a synthetic resin material such as acrylic resin (PMMA), and preferably has a film thickness of, for example, about 2 ⁇ m. That is, the planarization film 20 has a thickness greater than that of the interlayer insulating film 19, thereby planarizing the surface of the array substrate 10 b.
  • the planarizing film 20 is preferably formed by, for example, a slit coating method or a spin coating method.
  • the interlayer insulating film 19 and the planarizing film 20 are interposed between the second metal film 18 and the oxide semiconductor film 17 and the transparent electrode film 21 to insulate each other.
  • the transparent electrode film 21 is laminated on the upper layer side of the planarizing film 20.
  • the transparent electrode film 21 is made of a transparent electrode material such as IZO (Indium Zinc Oxide), for example, and has a film thickness of about 100 nm, for example.
  • the transparent electrode film 21 is preferably formed by, for example, a sputtering method.
  • the transparent electrode film 21 mainly constitutes the pixel electrode 12.
  • the TFT 11 includes a gate electrode 11a, a channel part 11d, a source electrode 11b connected to one end side of the channel part 11d, and a drain connected to the other end side of the channel part 11d. And at least an electrode 11c.
  • the gate electrode 11a is made of the same first metal film 15 as the gate wiring 13, and is constituted by a branch portion branched from the gate wiring 13 so as to protrude along the Y-axis direction (extending direction of the source wiring 14). Yes.
  • the channel portion 11d is formed of the oxide semiconductor film 17 so as to overlap with the gate electrode 11a via the gate insulating film 16 on the upper layer side.
  • the source electrode 11b is made of the same second metal film 18 as the source wiring 14, and is composed of a branch-like portion branched from the source wiring 14 along the X-axis direction (extending direction of the gate wiring 13). At the same time, a part of the gate electrode 11a overlaps.
  • the drain electrode 11c is made of the same second metal film 18 as the source wiring 14 and the source electrode 11b, and is arranged to face the source electrode 11b with an interval corresponding to the channel portion 11d.
  • the pixel electrode 12 is connected to the end of the drain electrode 11c opposite to the channel 11d side through a contact hole CH formed in the interlayer insulating film 19 and the planarizing film 20.
  • no etch stop layer is formed on the channel portion 11d, and the lower surface of the end portion of the source electrode 11b on the channel portion 11d side is in contact with the upper surface of the oxide semiconductor film 17. Has been placed.
  • the subthreshold swing value (S value) which is a gate voltage necessary for increasing the amount of current flowing from the source electrode 11b to the drain electrode 11c via the channel portion 11d in the TFT 11 by one digit, is sufficiently small.
  • the transistor characteristics (switching characteristics) of the TFT 11 are good.
  • the transistor characteristics of the TFT 11 become the best.
  • the transistor characteristics of the TFT 11 are improved, the TFT 11 can be reduced in size, so that the aperture ratio of the pixel PX can be improved, which is particularly suitable for achieving high definition of the liquid crystal panel 10. It becomes.
  • Comparative Experiment 1 X-ray diffraction using an X-ray diffraction (XRD) apparatus is performed on the oxide semiconductor film 17 having a different atomic ratio “Ga / (Ga + In)” while changing the diffraction angle. The diffraction intensity was measured.
  • the oxide semiconductor films 17 having different atomic ratios “Ga / (Ga + In)” are those having an atomic ratio “Ga / (Ga + In)” of “1 / 6.7 (about 0.15)”.
  • Comparative Example 1 the atomic ratio “Ga / (Ga + In)” is “1/5 (0.2)” as Comparative Example 2, and the atomic ratio “Ga / (Ga + In)” is “1.4.2 ( About 0.24) ”is referred to as Example 1, and those having an atomic ratio“ Ga / (Ga + In) ”of“ 1 / 3.7 (about 0.27) ”are referred to as Example 2, and the atomic ratio“ Ga / Example 3 has a (Ga + In) "of" 1 / 3.3 (about 0.30) "and an atomic ratio" Ga / (Ga + In) "of” 1 / 2.2 (about 0.45) ". This is referred to as Comparative Example 3.
  • Comparative Experiment 1 After Comparative Examples 1 to 3 and Examples 1 to 3 were annealed in an air atmosphere at 450 ° C., measurement was performed using an X-ray diffractometer. The experimental results of Comparative Experiment 1 are as shown in FIGS. In the graphs according to FIGS. 5 to 10, the vertical axis represents the diffraction intensity (unit: “count number”), and the horizontal axis represents the diffraction angle (unit: “degree”). Regarding “the atomic ratio of In to Ga”, Comparative Example 1 is “5.7”, Comparative Example 2 is “4.0”, Example 1 is “3.2”, and Example 2 is “2. 7 ”, Example 2.3 is“ 2.3 ”, and Comparative Example 3 is“ 1.2 ”.
  • Example 7 in Examples 1 to 3 and Comparative Example 3, there is almost no diffraction intensity peak near the diffraction angle of 30 degrees, and indium oxide cubic crystals. It is assumed that there is almost no system bixbite structure. According to the graph according to FIG. 7, in Example 1, a very weak peak of diffraction intensity exists in the vicinity of a diffraction angle of 30 degrees, and a cubic bixbite structure of indium oxide exists slightly. It is inferred.
  • Comparative Experiment 2 the drain current Id was measured while changing the gate voltage Vg in the TFT 11 using the oxide semiconductor film 17 having a different atomic ratio “Ga / (Ga + In)”.
  • the oxide semiconductor films 17 having different atomic ratios “Ga / (Ga + In)” are the same as in Comparative Experiment 1 described above, and Comparative Examples 1 to 3 in which annealing treatment was performed in an air atmosphere at 450 ° C. Measurements were performed for Examples 1 to 3, respectively. The measurement results are as shown in FIGS.
  • the channel length L and the channel width W of the channel portion 11d in the TFT 11 according to Comparative Examples 1 to 3 and Examples 1 to 3 are 6 ⁇ m, respectively.
  • the vertical axis represents the drain current Id (unit: “A”)
  • the horizontal axis represents the gate voltage Vg (unit: “V”)
  • the drain voltage is 10V. is there.
  • the threshold voltage of the TFT 11 and the amount of current flowing from the source electrode 11b to the drain electrode 11c through the channel portion 11d in the TFT 11 are increased by one digit.
  • the subthreshold swing value, which is the gate voltage, and the electron mobility in the channel portion 11d are calculated, and the results are shown in FIGS.
  • Vth (unit is “V”) which is the threshold voltage of the TFT 11 in Comparative Examples 1 to 3 and Examples 1 to 3, and S value (unit is “V / dec”) which is a subthreshold swing value. )
  • ⁇ value (unit: “cm 2 / Vs”) which is electron mobility.
  • the definition of Vth defines the gate voltage Vg when the drain current Id is 1 nA.
  • the horizontal axis is the atomic ratio “Ga / (Ga + In)” (the atomic ratio of In to Ga), and the vertical axis on the left side of the figure is the S value (the unit is “V / dec”).
  • Is the ⁇ value (unit: “cm 2 / Vs”).
  • white ones indicate ⁇ values and black ones indicate S values.
  • the comparative examples 1 to 3 have a gentler slope than the first to third embodiments, that is, the rate of change of the drain current with respect to the gate voltage is small.
  • the S value increases and the ⁇ value decreases.
  • Comparative Examples 1 and 2 as shown in FIGS. 17 and 18, the S value is extremely high compared to Comparative Example 3 and Examples 1 to 3, and a value significantly exceeding 0.5 V / dec ( Since Comparative Example 1 is 0.98 V / dec and Comparative Example 2 is 0.83 V / dec), transistor characteristics are extremely deteriorated.
  • the main cause of the extremely high S value in Comparative Examples 1 and 2 is the cubic bixbite structure of indium oxide existing in Comparative Examples 1 and 2 based on the experimental results of Comparative Experiment 1 described above. It is inferred.
  • the ⁇ value is as low as 8.5 cm 2 / Vs, which is the maximum atomic ratio “Ga / (Ga + In)”, that is, the atomic ratio of In to Ga is minimum.
  • the main cause is that Vth is maximized.
  • Example 1 the ⁇ value is the largest, 39.0 cm 2 / Vs, and the S value is less than 0.4 V / dec, and is the smallest, 0.38 V / dec. That is, Example 1 has the best transistor characteristics. In the range indicated by the arrow in FIG. 18 (atomic ratio “Ga / (Ga + In)” is in the range of about 0.22 to about 0.315), the ⁇ value is about 18.0 cm 2 / Vs or more and Since the S value is about 0.6 V / dec or less, it can be said that sufficiently excellent transistor characteristics can be obtained.
  • the TFT (thin film transistor) 11 of this embodiment includes the gate electrode 11a, the channel portion 11d made of the oxide semiconductor film 17, the source electrode 11b connected to one end side of the channel portion 11d, and the channel portion.
  • the oxide semiconductor film 17 is an oxide semiconductor containing at least gallium and indium, and the atomic ratio Ga / (Ga + In) is 1 /. The range is 4.2 to 1 / 3.3.
  • the charge moves from the source electrode 11b to the drain electrode 11c through the channel portion 11d made of an oxide semiconductor.
  • the subthreshold swing value (subthreshold coefficient) is greater than 0.5 V / dec.
  • the switching characteristics of the TFT 11 are deteriorated. This is presumably because the content ratio of indium oxide having a cubic bixbite structure in the oxide semiconductor film 17 becomes high and the defect density due to the grain boundary becomes too large.
  • the electron mobility may be significantly lower than 20 cm 2 / Vs. This is presumably because the atomic ratio of In to Ga in the oxide semiconductor film 17 becomes too low.
  • the atomic ratio Ga / (Ga + In) in the oxide semiconductor film 17 is set in the range of 1 / 4.2 to 1 / 3.3, so that the subthreshold swing value is 0.5 V / dec or less and the electrons.
  • the mobility is 20 cm 2 / Vs or more, the characteristics of the TFT 11 are good.
  • the oxide semiconductor film 17 has an atomic ratio Ga / (Ga + In) in the range of 1 / 4.2 to 1 / 3.7.
  • the electron mobility in the oxide semiconductor film 17 is 30 cm 2 / Vs or more, and thus the characteristics of the TFT 11 can be further improved.
  • the oxide semiconductor film 17 has an atomic ratio Ga / (Ga + In) of 1 / 4.2. In this way, the subthreshold swing value in the oxide semiconductor film 17 is minimized and the electron mobility is maximized, so that the characteristics of the TFT 11 can be further improved.
  • a peripheral circuit unit such as a GDM (Gate Driver Monolithic) circuit unit may be provided in a non-display area in the array substrate of the liquid crystal panel. Since the peripheral circuit TFT provided in the peripheral circuit portion has substantially the same structure as the TFT in the display region (such as a channel portion using an oxide semiconductor film), the peripheral circuit TFT also has a channel portion. Excellent transistor characteristics can be obtained when the ⁇ value is large and the S value is small. As a result, the peripheral circuit TFT and the peripheral circuit portion can be reduced in size, so that the frame area (non-display area) in the liquid crystal panel and the array substrate can be reduced, thereby improving the design. Can do.
  • GDM Gate Driver Monolithic
  • the oxide semiconductor included in the oxide semiconductor film may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor film may have a stacked structure of two or more layers. In the case where the oxide semiconductor film has a stacked structure, the oxide semiconductor film may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. Alternatively, a plurality of crystalline oxide semiconductor layers having different crystal structures may be included. In addition, a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor film is an oxide semiconductor containing gallium and indium is illustrated, but an element other than gallium, indium, and oxygen may be contained.
  • the metal film such as the first metal film and the second metal film
  • specific materials relating to the metal film such as the first metal film and the second metal film
  • the laminated structure of the first metal film and the second metal film can be changed as appropriate. Specifically, the number of laminated layers can be changed, or a single-layer structure or an alloy structure can be used. Is possible.
  • the specific transparent electrode material used for the transparent electrode film can be appropriately changed.
  • a transparent electrode material such as ITO (Indium Tin Oxide) or ZnO (Zinc Oxide) can be used.
  • the operation mode is the VA mode
  • the case where only one layer of the transparent electrode film is provided on the array substrate is shown.
  • a layer may be provided.
  • one transparent electrode film can constitute a pixel electrode
  • the other transparent electrode film can constitute an auxiliary capacitance electrode that forms a capacitance with the pixel electrode.
  • the etch stop layer is not formed on the channel portion of the TFT, and the lower surface of the end portion on the channel portion side of the source electrode is disposed in contact with the upper surface of the oxide semiconductor film.
  • an etch stop type TFT in which an etch stop layer is formed on the upper layer side of the channel portion may be used.
  • the liquid crystal panel in which the operation mode is the VA mode is illustrated, but other operation modes such as an IPS (In-Plane Switching) mode and an FFS (Fringe Field Switching) mode are also included.
  • IPS In-Plane Switching
  • FFS Frringe Field Switching
  • the present invention is also applicable to TFTs of liquid crystal panels.
  • the liquid crystal panel has a three-color configuration of pixels of red, green, and blue.
  • a pixel having a four-color configuration by adding yellow or the like to red, green, and blue The present invention can also be applied to a TFT of a liquid crystal panel provided with.
  • the present invention includes a configuration in which a functional panel such as a touch panel or a parallax barrier panel (switch liquid crystal panel) is attached to the liquid crystal panel described in the above embodiment.
  • a functional panel such as a touch panel or a parallax barrier panel (switch liquid crystal panel) is attached to the liquid crystal panel described in the above embodiment.
  • the TFT provided on the liquid crystal panel is exemplified, but other types of display panels (PDP (plasma display panel), organic EL panel, EPD (electrophoretic display panel), MEMS (Micro Electro Electrode)
  • PDP plasma display panel
  • organic EL panel organic EL panel
  • EPD electrotrophoretic display panel
  • MEMS Micro Electro Electrode

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Abstract

ＴＦＴ（薄膜トランジスタ）１１は、ゲート電極１１ａと、酸化物半導体膜１７からなるチャネル部１１ｄと、チャネル部１１ｄの一端側に接続されるソース電極１１ｂと、チャネル部１１ｄの他端側に接続されるドレイン電極１１ｃと、を少なくとも有しており、酸化物半導体膜１７は、少なくともガリウム及びインジウムを含む酸化物半導体であり、原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．３の範囲とされる。

Description

薄膜トランジスタ
　本発明は、薄膜トランジスタに関する。
　従来、液晶パネルなどの表示パネルに備えられるスイッチング素子として用いられる薄膜トランジスタとして下記特許文献１に記載されたものが知られている。この薄膜トランジスタは、ガリウムが酸化インジウムに固溶していて、原子比Ｇａ／（Ｇａ＋Ｉｎ）が０．００１～０．１２であり、全金属原子に対するインジウムとガリウムの含有率が８０原子％以上であり、Ｉｎ２Ｏ３のビックスバイト構造を有する酸化物薄膜を用いている。
特開２０１２－２５０９１０号公報
（発明が解決しようとする課題）
　ところが、上記した特許文献１に記載された薄膜トランジスタでは、チャネル層に用いられる酸化物薄膜においてＩｎ２Ｏ３がビックスバイト構造を有しているため、結晶粒界起因の欠陥準位が多量に存在している。このため、薄膜トランジスタの特性が芳しくなかった。
　本発明は上記のような事情に基づいて完成されたものであって、特性の向上を図ることを目的とする。
（課題を解決するための手段）
　本発明の薄膜トランジスタは、ゲート電極と、酸化物半導体膜からなるチャネル部と、前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、を少なくとも有しており、前記酸化物半導体膜は、少なくともガリウム及びインジウムを含む酸化物半導体であり、原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．３の範囲とされる。
　このようにすれば、ゲート電極に信号が供給されると、酸化物半導体からなるチャネル部を介してソース電極からドレイン電極へ電荷が移動する。チャネル部を構成する酸化物半導体膜は、仮に原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／３．３より大きくなると、サブスレッショルドスイング値（サブスレッショルド係数）が０．５Ｖ／ｄｅｃより大きくなり、当該薄膜トランジスタにおけるスイッチング特性が悪化するおそれがある。これは、酸化物半導体膜において立方晶系ビックスバイト構造をとる酸化インジウムの含有比率が高くなって結晶粒界起因の欠陥密度が大きくなり過ぎるため、と推考される。一方、酸化物半導体膜は、仮に原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２より小さくなると、電子移動度が２０ｃｍ２／Ｖｓを大きく下回るおそれがある。これは、酸化物半導体膜においてＧａに対するＩｎの原子比が低くなり過ぎるため、と推考される。その点、酸化物半導体膜における原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．３の範囲とされることで、サブスレッショルドスイング値が０．５Ｖ／ｄｅｃ以下となり且つ電子移動度が２０ｃｍ２／Ｖｓ以上となることで、当該薄膜トランジスタの特性が良好なものとなる。
　本発明の実施態様として、次の構成が好ましい。
（１）前記酸化物半導体膜は、前記原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．７の範囲とされる。このようにすれば、酸化物半導体膜における電子移動度が３０ｃｍ２／Ｖｓ以上となるので、当該薄膜トランジスタの特性をより向上させることができる。
（２）前記酸化物半導体膜は、前記原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２とされる。このようにすれば、酸化物半導体膜におけるサブスレッショルドスイング値が最小となり且つ電子移動度が最大となるので、当該薄膜トランジスタの特性をさらに向上させることができる。
（発明の効果）
　本発明によれば、特性の向上を図ることができる。
本発明の実施形態１に係る液晶パネルの断面構成を示す概略断面図 液晶パネルを構成するアレイ基板の表示領域における平面構成を示す拡大平面図 液晶パネルを構成するＣＦ基板の表示領域における平面構成を示す拡大平面図 図２のＡ－Ａ線断面図 比較実験１に係る比較例１における回折強度と回折角度との関係を表すグラフ 比較実験１に係る比較例２における回折強度と回折角度との関係を表すグラフ 比較実験１に係る実施例１における回折強度と回折角度との関係を表すグラフ 比較実験１に係る実施例２における回折強度と回折角度との関係を表すグラフ 比較実験１に係る実施例３における回折強度と回折角度との関係を表すグラフ 比較実験１に係る比較例３における回折強度と回折角度との関係を表すグラフ 比較実験２に係る比較例１におけるドレイン電流とゲート電圧との関係を表すグラフ 比較実験２に係る比較例２におけるドレイン電流とゲート電圧との関係を表すグラフ 比較実験２に係る実施例１におけるドレイン電流とゲート電圧との関係を表すグラフ 比較実験２に係る実施例２におけるドレイン電流とゲート電圧との関係を表すグラフ 比較実験２に係る実施例３におけるドレイン電流とゲート電圧との関係を表すグラフ 比較実験２に係る比較例３におけるドレイン電流とゲート電圧との関係を表すグラフ 比較実験２に係る比較例１～３及び実施例１～３におけるＶｔｈとＳ値とμ値とを示す表 比較実験２に係る比較例１～３及び実施例１～３におけるＳ値及びμ値と原子比「Ｇａ／（Ｇａ＋Ｉｎ）」との関係を表すグラフ
　＜実施形態１＞
　本発明の実施形態１を図１から図１８によって説明する。本実施形態では、液晶パネル（表示パネル）１０に備えられるＴＦＴ（薄膜トランジスタ）１１について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。
　まず、液晶パネル１０の構成について説明する。液晶パネル１０は、図１に示すように、一対の透明な（透光性に優れた）基板１０ａ，１０ｂと、両基板１０ａ，１０ｂ間に介在し、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層１０ｃと、を備え、両基板１０ａ，１０ｂが液晶層１０ｃの厚さ分のセルギャップを維持した状態で図示しないシール剤によって貼り合わせられている。両基板１０ａ，１０ｂは、それぞれほぼ透明なガラス基板ＧＳを備えており、それぞれのガラス基板ＧＳ上に既知のフォトリソグラフィ法などによって複数の膜が積層された構成とされる。両基板１０ａ，１０ｂのうち表側（正面側）がＣＦ基板（対向基板）１０ａとされ、裏側（背面側）がアレイ基板（薄膜トランジスタ基板、アクティブマトリクス基板）１０ｂとされる。両基板１０ａ，１０ｂの外面には、それぞれ偏光板１０ｆ，１０ｇが貼り付けられている。なお、両基板１０ａ，１０ｂの内面側には、液晶層１０ｃに含まれる液晶分子を配向させるための配向膜１０ｄ，１０ｅがそれぞれ形成されている。
　アレイ基板１０ｂのうち、画像が表示される画面中央側の表示領域の内面側（液晶層１０ｃ側、ＣＦ基板１０ａとの対向面側）には、図１及び図２に示すように、スイッチング素子であるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１１及び画素電極１２が多数個ずつマトリクス状に並んで設けられるとともに、これらＴＦＴ１１及び画素電極１２の周りには、格子状をなすゲート配線１３及びソース配線１４が取り囲むようにして配設されている。言い換えると、格子状をなすゲート配線１３及びソース配線１４の交差部に、ＴＦＴ１１及び画素電極１２が行列状に並んで配置されている。また、画素電極１２は、ゲート配線１３とソース配線１４とに囲まれた領域を満たす形で平面に視て縦長の方形状（矩形状）をなしている。なお、アレイ基板１０ｂには、ゲート配線１３に並行するとともに画素電極１２を横切る補助容量配線（図示せず）を設けることも可能である。
　ＣＦ基板１０ａの表示領域の内面側（液晶層１０ｃ側、アレイ基板１０ｂとの対向面側）には、図１及び図３に示すように、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）を呈する３色の着色部からなるカラーフィルタ１０ｈが設けられている。カラーフィルタ１０ｈを構成する各着色部は、行方向（Ｘ軸方向）及び列方向（Ｙ軸方向）に沿って行列状（マトリクス状）に並んで複数ずつ配列されており、それぞれがアレイ基板１０ｂ側の各画素電極１２と平面に視て重畳する配置とされている。カラーフィルタ１０ｈを構成する各着色部間には、混色を防ぐための略格子状の遮光部（ブラックマトリクス、遮光領域）１０ｉが形成されている。遮光部１０ｉは、上記したゲート配線１３及びソース配線１４と平面に視て重畳する配置とされる。カラーフィルタ１０ｈを構成する各着色部は、遮光部１０ｉよりも膜厚が厚くなっており、遮光部１０ｉを覆う形で配されている。この液晶パネル１０においては、カラーフィルタ１０ｈにおけるＲ，Ｇ，Ｂの３色の着色部と、各着色部と対向する３つの画素電極１２及び各画素電極１２に接続される３つのＴＦＴ１１と、の組によって表示単位である１つの画素ＰＸが構成されている。画素ＰＸは、赤色の着色部を有する赤色画素ＲＰＸと、緑色の着色部を有する緑色画素ＧＰＸと、青色の着色部を有する青色画素ＢＰＸと、からなる。これら各色の画素ＲＰＸ，ＧＰＸ，ＢＰＸは、液晶パネル１０の板面において行方向（Ｘ軸方向）に沿って繰り返し並べて配されることで、画素群を構成しており、この画素群が列方向（Ｙ軸方向）に沿って多数並んで配されている。
　カラーフィルタ１０ｈ及び遮光部１０ｉの表面には、図１に示すように、オーバーコート膜１０ｋが内側に重なって設けられている。オーバーコート膜１０ｋは、ＣＦ基板１０ａの内面においてほぼ全域にわたってベタ状に形成されており、その膜厚がカラーフィルタ１０ｈと同等またはそれ以上とされる。オーバーコート膜１０ｋの表面には、対向電極１０ｊが内側に重なって設けられている。対向電極１０ｊは、ＣＦ基板１０ａの内面におけるほぼ全域にわたってベタ状に形成されている。対向電極１０ｊは、例えばＩＴＯ（Indium Tin Oxide）などの透明電極材料からなる。この対向電極１０ｊは、常に一定の基準電位に保たれているので、各ＴＦＴ１１が駆動されるのに伴って各ＴＦＴ１１に接続された各画素電極１２に電位が供給されると、各画素電極１２との間に電位差が生じるようになっている。そして、対向電極１０ｊと各画素電極１２との間に生じる電位差に基づいて液晶層１０ｃに含まれる液晶分子の配向状態が変化し、それに伴って透過光の偏光状態が変化し、もって液晶パネル１０の透過光量が各画素ＰＸ毎に個別に制御されるとともに所定のカラー画像が表示されるようになっている。
　アレイ基板１０ｂの内面側に積層形成された各種の膜について説明する。アレイ基板１０ｂには、図４に示すように、下層（ガラス基板ＧＳ）側から順に第１金属膜（ゲート金属膜）１５、ゲート絶縁膜１６、酸化物半導体膜１７、第２金属膜（ソース金属膜）１８、層間絶縁膜１９、平坦化膜２０、透明電極膜２１が積層形成されている。なお、図４では、透明電極膜２１のさらに上層側に積層される配向膜１０ｅの図示を省略している。
　第１金属膜１５は、例えばタングステン（Ｗ）層／窒化タンタル（ＴａＮ）層などの、金属材料からなる２層の積層膜により構成されており、タングステン層の膜厚を例えば３００ｎｍ程度に、窒化タンタル層の膜厚を例えば２０ｎｍ程度にするのが好ましい。また、第１金属膜１５は、例えばスパッタリング法により成膜されるのが好ましい。第１金属膜１５は、主にゲート配線１３を構成している。ゲート絶縁膜１６は、図４に示すように、第１金属膜１５の上層側に積層される。ゲート絶縁膜１６は、例えば酸化珪素（ＳｉＯ２）層／窒化珪素（ＳｉＮｘ）層などの、無機材料からなる積層膜により構成されており、酸化珪素層の膜厚を例えば５０ｎｍ程度に、窒化珪素層の膜厚を例えば３００ｎｍ程度にするのが好ましい。ゲート絶縁膜１６は、第１金属膜１５（ゲート配線１３など）と後述する第２金属膜１８（ソース配線１４など）との間に介在して相互を絶縁している。また、ゲート絶縁膜１６は、例えばＣＶＤ（Chemical Vapor Deposition）法により成膜されるのが好ましい。酸化物半導体膜１７は、ゲート絶縁膜１６の上層側に積層されるものであり、材料として酸化物半導体を用いた薄膜からなる。酸化物半導体膜１７は、その膜厚が例えば５０ｎｍ程度とされるのが好ましい。また、酸化物半導体膜１７は、例えばスパッタリング法により成膜されるのが好ましい。この酸化物半導体膜１７は、インジウム（Ｉｎ）及びガリウム（Ｇａ）を含む酸化物半導体（Ｉｎ－Ｇａ－Ｏ系の半導体）とされる。このような酸化物半導体膜１７を用いたＴＦＴ１１は、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有する。
　第２金属膜１８は、図４に示すように、酸化物半導体膜１７の上層側に積層される。第２金属膜１８は、例えばチタン（Ｔｉ）層／アルミニウム（Ａｌ）層／チタン層などの、金属材料からなる３層の積層膜により構成されており、下層側のチタン層の膜厚を例えば１００ｎｍ程度に、アルミニウム層の膜厚を例えば３００ｎｍ程度に、上層側のチタン層の膜厚を例えば３０ｎｍ程度にするのが好ましい。また、第２金属膜１８は、例えばスパッタリング法により成膜されるのが好ましい。第２金属膜１８は、主にソース配線１４を構成している。層間絶縁膜１９は、少なくとも第２金属膜１８の上層側に積層される。層間絶縁膜１９は、例えば酸化珪素（ＳｉＯ２）などの無機材料からなり、その膜厚が例えば３００ｎｍ程度とされるのが好ましい。また、層間絶縁膜１９は、例えばＣＶＤ法により成膜されるのが好ましい。平坦化膜２０は、層間絶縁膜１９の上層側に積層される。平坦化膜２０は、例えばアクリル樹脂（ＰＭＭＡ）などの合成樹脂材料からなり、その膜厚が例えば２μｍ程度とされるのが好ましい。つまり、平坦化膜２０は、その膜厚が層間絶縁膜１９の膜厚よりも厚くされており、それによりアレイ基板１０ｂの表面を平坦化している。平坦化膜２０は、例えばスリットコート法またはスピンコート法により成膜されるのが好ましい。層間絶縁膜１９及び平坦化膜２０は、第２金属膜１８及び酸化物半導体膜１７と透明電極膜２１との間に介在して相互を絶縁している。透明電極膜２１は、平坦化膜２０の上層側に積層される。透明電極膜２１は、例えばＩＺＯ（Indium Zinc Oxide）などの透明電極材料からなり、その膜厚が例えば１００ｎｍ程度とされる。また、透明電極膜２１は、例えばスパッタリング法により成膜されるのが好ましい。透明電極膜２１は、主に画素電極１２を構成している。
　ＴＦＴ１１の構成について詳しく説明する。ＴＦＴ１１は、図２及び図４に示すように、ゲート電極１１ａと、チャネル部１１ｄと、チャネル部１１ｄの一端側に接続されるソース電極１１ｂと、チャネル部１１ｄの他端側に接続されるドレイン電極１１ｃと、を少なくとも有している。ゲート電極１１ａは、ゲート配線１３と同じ第１金属膜１５からなり、ゲート配線１３からＹ軸方向（ソース配線１４の延在方向）に沿って突き出す形で分岐された枝状部により構成されている。チャネル部１１ｄは、ゲート電極１１ａに対してゲート絶縁膜１６を介して上層側に重畳する形で配されて酸化物半導体膜１７からなる。ソース電極１１ｂは、ソース配線１４と同じ第２金属膜１８からなり、ソース配線１４からＸ軸方向（ゲート配線１３の延在方向）に沿って突き出す形で分岐された枝状部により構成されるとともに、その一部がゲート電極１１ａと重畳する配置とされる。ドレイン電極１１ｃは、ソース配線１４及びソース電極１１ｂと同じ第２金属膜１８からなり、ソース電極１１ｂに対してチャネル部１１ｄ分の間隔を空けて対向状に配されている。ドレイン電極１１ｃのうち、チャネル部１１ｄ側とは反対側の端部には、層間絶縁膜１９及び平坦化膜２０に開口形成されたコンタクトホールＣＨを通して画素電極１２が接続されている。なお、本実施形態に係るＴＦＴ１１では、チャネル部１１ｄ上にエッチストップ層が形成されておらず、ソース電極１１ｂのチャネル部１１ｄ側の端部下面は、酸化物半導体膜１７の上面と接するように配置されている。
　さて、本実施形態に係るチャネル部１１ｄを構成する酸化物半導体膜１７は、既述した通り、ガリウム及びインジウムを含有する酸化物半導体とされているが、ガリウム及びインジウムの原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／４．２～１／３．３」の範囲（Ｇａに対するＩｎの原子比が２．３～３．２（Ｉｎ：Ｇａ＝２．３～３．２：１．０）の範囲）とされている。このようにすれば、ＴＦＴ１１においてソース電極１１ｂからチャネル部１１ｄを介してドレイン電極１１ｃへ流れる電流量が一桁増すのに必要なゲート電圧であるサブスレッショルドスイング値（Ｓ値）が十分に小さくなるとともに、チャネル部１１ｄにおける電子移動度（μ値）が十分に大きなものとなるから、ＴＦＴ１１のトランジスタ特性（スイッチング特性）が良好なものとなる。特に、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」を「１／４．２～１／３．７」の範囲（Ｇａに対するＩｎの原子比が２．７～３．２（Ｉｎ：Ｇａ＝２．７～３．２：１．０）の範囲）とすれば、チャネル部１１ｄにおける電子移動度がより高いものとなるから、ＴＦＴ１１のトランジスタ特性がさらに良好なものとなる。さらには、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」を「１／４．２」（Ｇａに対するＩｎの原子比が３．２（Ｉｎ：Ｇａ＝３．２：１．０））とすれば、サブスレッショルドスイング値が最も小さくなるとともに、チャネル部１１ｄにおける電子移動度が最も大きくなるから、ＴＦＴ１１のトランジスタ特性が最も良好なものとなる。このように、ＴＦＴ１１のトランジスタ特性が良好になれば、ＴＦＴ１１を小型化することができるので、画素ＰＸの開口率を向上させることができ、液晶パネル１０の高精細化などを図る上で特に好適となる。
　上記のような作用及び効果を実証するため、以下の比較実験１，２を行った。先に比較実験１について説明する。比較実験１では、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が異なる酸化物半導体膜１７において、Ｘ線回折（ＸＲＤ：X-ray diffraction）装置を用いたＸ線回折を行い、回折角度を変化させつつ回折強度を測定した。比較実験１では、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が異なる酸化物半導体膜１７に関しては、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／６．７（約０．１５）」のものを比較例１とし、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／５（０．２）」のものを比較例２とし、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／４．２（約０．２４）」のものを実施例１とし、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／３．７（約０．２７）」のものを実施例２とし、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／３．３（約０．３０）」のものを実施例３とし、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が「１／２．２（約０．４５）」のものを比較例３としている。比較実験１では、比較例１～３及び実施例１～３を、４５０℃の大気雰囲気においてアニール処理した後に、Ｘ線回折装置を用いた測定を行っている。比較実験１の実験結果は、図５から図１０に示される通りである。図５から図１０に係るグラフにおいて、縦軸が回折強度（単位は「カウント数」）となり、横軸が回折角度（単位は「度」）となっている。なお、「Ｇａに対するＩｎの原子比」に関しては、比較例１は「５．７」、比較例２は「４．０」、実施例１は「３．２」、実施例２は「２．７」、実施例３は「２．３」、比較例３は「１．２」、となっている。
　比較実験１の実験結果について説明する。図５から図１０に係るグラフによれば、いずれも回折角度２５度前後に回折強度の弱いピークが存在しており、ガラス基板に起因するピークを示している。一方、図５及び図６に係るグラフによれば、比較例１，２は、回折角度３０度付近に回折強度の鋭いピークを有している。この回折角度３０度付近における回折強度のピークは、酸化物半導体膜に含まれる酸化インジウム（Ｉｎ２Ｏ３）の結晶が存在する場合に特徴的に生じるものであり、酸化インジウムの立方晶系ビックスバイト構造が存在することを強く示唆するものである。これに対し、図７から図１０に係るグラフによれば、実施例１～３及び比較例３は、回折角度３０度付近に回折強度のピークが殆ど存在しておらず、酸化インジウムの立方晶系ビックスバイト構造が殆ど存在していない、と推考される。なお、図７に係るグラフによれば、実施例１は、回折角度３０度付近に回折強度のごく弱いピークが存在しており、酸化インジウムの立方晶系ビックスバイト構造が僅かに存在している、と推考される。
　続いて、比較実験２について説明する。比較実験２は、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が異なる酸化物半導体膜１７を用いたＴＦＴ１１において、ゲート電圧Ｖｇを変化させつつドレイン電流Ｉｄを測定した。比較実験２では、原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が異なる酸化物半導体膜１７は、上記した比較実験１と同様であり、４５０℃の大気雰囲気においてアニール処理を行った比較例１～３及び実施例１～３に関してそれぞれ測定を行った。その測定結果は、図１１から図１６に示される通りである。なお、比較例１～３及び実施例１～３に係るＴＦＴ１１におけるチャネル部１１ｄのチャネル長Ｌ及びチャネル幅Ｗは、それぞれ６μｍとされている。図１１から図１６に係るグラフにおいて、縦軸がドレイン電流Ｉｄ（単位は「Ａ」）となり、横軸がゲート電圧Ｖｇ（単位は「Ｖ」）となっており、ドレイン電圧はいずれも１０Ｖである。さらには、図１１から図１６に示される測定結果に基づいて、ＴＦＴ１１の閾値電圧と、ＴＦＴ１１においてソース電極１１ｂからチャネル部１１ｄを介してドレイン電極１１ｃへ流れる電流量が一桁増すのに必要なゲート電圧であるサブスレッショルドスイング値と、チャネル部１１ｄにおける電子移動度と、を算出し、その結果を図１７及び図１８に示す。図１７の表には、比較例１～３及び実施例１～３におけるＴＦＴ１１の閾値電圧であるＶｔｈ（単位は「Ｖ」）と、サブスレッショルドスイング値であるＳ値（単位は「Ｖ／ｄｅｃ」）と、電子移動度であるμ値（単位は「ｃｍ２／Ｖｓ」）と、が示されている。Ｖｔｈの定義は、ドレイン電流Ｉｄが１ｎＡとなる時のゲート電圧Ｖｇと規定している。図１８のグラフでは、横軸が原子比「Ｇａ／（Ｇａ＋Ｉｎ）」（Ｇａに対するＩｎの原子比）となり、同図左側の縦軸がＳ値（単位は「Ｖ／ｄｅｃ」）で同図右側の縦軸がμ値（単位は「ｃｍ２／Ｖｓ」）となっている。また、図１８のグラフにおける各プロットのうち、白抜きのものがμ値を、黒塗りのものがＳ値を、それぞれ示している。
　比較実験２の実験結果について説明する。図１１から図１６に係るグラフによれば、比較例１～３は、実施例１～３に比べると、グラフの傾きが緩やかに、つまりゲート電圧に対するドレイン電流の変化率が小さくなっており、それに伴ってＳ値が大きくなるとともにμ値が小さくなっている。特に、比較例１，２は、図１７及び図１８に示すように、比較例３及び実施例１～３に比べると、Ｓ値が極端に高く、０．５Ｖ／ｄｅｃを大きく超えた値（比較例１が０．９８Ｖ／ｄｅｃ、比較例２が０．８３Ｖ／ｄｅｃ）となっているため、トランジスタ特性が極端に悪化している。このように比較例１，２においてＳ値が極端に高くなる主な原因は、上記した比較実験１の実験結果から、比較例１，２に存在する酸化インジウムの立方晶系ビックスバイト構造にあると推考される。また、比較例３は、μ値が８．５ｃｍ２／Ｖｓと最小になっており、これは原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が最大、つまりＧａに対するＩｎの原子比が最小となっているとともに、Ｖｔｈが最大となっていることが主な原因となっていると推考される。
　これに対し、図１１から図１６に係るグラフによれば、実施例１～３は、比較例１～３に比べると、線形領域におけるグラフの傾きが急に、つまりゲート電圧に対するドレイン電流の変化率が大きくなっており、それに伴ってＳ値が小さくなるとともにμ値が大きくなっている。これは、実施例１～３は、いずれもＶｔｈが１Ｖを下回っており、飽和領域におけるドレイン電圧が１０－４以上となっているため、と推考される。特に、実施例１，２は、図１７及び図１８に示すように、μ値が３０ｃｍ２／Ｖｓを超えるような、極めて大きな値となっている。中でも、実施例１は、μ値が３９．０ｃｍ２／Ｖｓと最も大きく且つＳ値が０．４Ｖ／ｄｅｃを下回って０．３８Ｖ／ｄｅｃと最も小さくなっている。つまり、実施例１は、トランジスタ特性が最も良好となっている。なお、図１８において矢線にて示した範囲（原子比「Ｇａ／（Ｇａ＋Ｉｎ）」が約０．２２～約０．３１５の範囲）では、μ値が約１８．０ｃｍ２／Ｖｓ以上となり且つＳ値が約０．６Ｖ／ｄｅｃ以下となることから、十分に優れたトランジスタ特性が得られる、と言える。
　以上説明したように本実施形態のＴＦＴ（薄膜トランジスタ）１１は、ゲート電極１１ａと、酸化物半導体膜１７からなるチャネル部１１ｄと、チャネル部１１ｄの一端側に接続されるソース電極１１ｂと、チャネル部１１ｄの他端側に接続されるドレイン電極１１ｃと、を少なくとも有しており、酸化物半導体膜１７は、少なくともガリウム及びインジウムを含む酸化物半導体であり、原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．３の範囲とされる。
　このようにすれば、ゲート電極１１ａに信号が供給されると、酸化物半導体からなるチャネル部１１ｄを介してソース電極１１ｂからドレイン電極１１ｃへ電荷が移動する。チャネル部１１ｄを構成する酸化物半導体膜１７は、仮に原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／３．３より大きくなると、サブスレッショルドスイング値（サブスレッショルド係数）が０．５Ｖ／ｄｅｃより大きくなり、当該ＴＦＴ１１におけるスイッチング特性が悪化するおそれがある。これは、酸化物半導体膜１７において立方晶系ビックスバイト構造をとる酸化インジウムの含有比率が高くなって結晶粒界起因の欠陥密度が大きくなり過ぎるため、と推考される。一方、酸化物半導体膜１７は、仮に原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２より小さくなると、電子移動度が２０ｃｍ２／Ｖｓを大きく下回るおそれがある。これは、酸化物半導体膜１７においてＧａに対するＩｎの原子比が低くなり過ぎるため、と推考される。その点、酸化物半導体膜１７における原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．３の範囲とされることで、サブスレッショルドスイング値が０．５Ｖ／ｄｅｃ以下となり且つ電子移動度が２０ｃｍ２／Ｖｓ以上となることで、当該ＴＦＴ１１の特性が良好なものとなる。
　また、酸化物半導体膜１７は、原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．７の範囲とされる。このようにすれば、酸化物半導体膜１７における電子移動度が３０ｃｍ２／Ｖｓ以上となるので、当該ＴＦＴ１１の特性をより向上させることができる。
　また、酸化物半導体膜１７は、原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２とされる。このようにすれば、酸化物半導体膜１７におけるサブスレッショルドスイング値が最小となり且つ電子移動度が最大となるので、当該ＴＦＴ１１の特性をさらに向上させることができる。
　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）上記した実施形態以外にも、液晶パネルのアレイ基板における非表示領域にＧＤＭ（Gate Driver Monolithic）回路部などの周辺回路部を設けるようにしてもよい。周辺回路部に備えられる周辺回路用ＴＦＴは、表示領域内のＴＦＴとほぼ同じ構造（酸化物半導体膜を用いたチャネル部など）を有していることから、周辺回路用ＴＦＴにおいてもチャネル部のμ値が大きく且つＳ値が小さくなることで、優れたトランジスタ特性が得られる。それにより、周辺回路用ＴＦＴ並びに周辺回路部を小型化することができるから、液晶パネル及びアレイ基板における額縁領域（非表示領域）を狭小化することができて、デザイン性の向上などを図ることができる。
　（２）上記した実施形態において、酸化物半導体膜に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。酸化物半導体膜は、２層以上の積層構造を有していてもよい。酸化物半導体膜が積層構造を有する場合には、酸化物半導体膜は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体膜が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体膜の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　（３）上記した実施形態では、酸化物半導体膜がガリウム及びインジウムを含む酸化物半導体とされた場合を例示したが、ガリウム、インジウム及び酸素以外の元素を含有していても構わない。
　（４）上記した実施形態以外にも、ゲート絶縁膜、層間絶縁膜及び平坦化膜などの絶縁膜に係る具体的な材料は適宜に変更可能である。
　（５）上記した実施形態以外にも、第１金属膜及び第２金属膜などの金属膜に係る具体的な材料も適宜に変更可能である。また、第１金属膜及び第２金属膜の積層構造についても適宜に変更可能であり、具体的には積層数を変更したり、また単層構造としたり、さらには合金構造としたりすることも可能である。
　（６）上記した実施形態以外にも、透明電極膜に用いる具体的な透明電極材料は適宜に変更可能である。具体的には、ＩＴＯ（Indium Tin Oxide）やＺｎＯ（Zinc Oxide）などの透明電極材料を用いることが可能である。
　（７）上記した実施形態では、動作モードがＶＡモードとされた液晶パネルにおいて、アレイ基板に透明電極膜が１層のみ設けられる場合を示したが、透明電極膜が層間絶縁膜を介して２層設けられていてもよい。この場合、例えば一方の透明電極膜が画素電極を構成し、他方の透明電極膜が画素電極との間で静電容量を形成する補助容量電極を構成するようにすることが可能である。
　（８）上記した実施形態では、ＴＦＴのチャネル部上にエッチストップ層が形成されておらず、ソース電極のチャネル部側の端部下面は、酸化物半導体膜の上面と接するように配置される場合を示したが、チャネル部の上層側にエッチストップ層が形成されたエッチストップ型のＴＦＴであっても構わない。
　（９）上記した実施形態では、動作モードがＶＡモードとされた液晶パネルについて例示したが、それ以外にもＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの他の動作モードとされた液晶パネルのＴＦＴについても本発明は適用可能である。
　（１０）上記した実施形態では、液晶パネルの画素が赤色、緑色及び青色の３色構成とされたものを例示したが、赤色、緑色及び青色に、黄色などを加えて４色構成とした画素を備えた液晶パネルのＴＦＴにも本発明は適用可能である。
　（１１）上記した実施形態に記載した液晶パネルに対して、タッチパネルや視差バリアパネル（スイッチ液晶パネル）などの機能性パネルを積層する形で取り付けるようにしたものも本発明に含まれる。
　（１２）上記した実施形態では、液晶パネルに設けられるＴＦＴを例示したが、他の種類の表示パネル（ＰＤＰ（プラズマディスプレイパネル）、有機ＥＬパネル、ＥＰＤ（電気泳動ディスプレイパネル）、ＭＥＭＳ（Micro Electro Mechanical Systems）表示パネルなど）に設けられるＴＦＴにも本発明は適用可能である。
　１１...ＴＦＴ（薄膜トランジスタ）、１１ａ...ゲート電極、１１ｂ...ソース電極、１１ｃ...ドレイン電極、１１ｄ...チャネル部、１７...酸化物半導体膜

Claims (3)

  1. 　ゲート電極と、酸化物半導体膜からなるチャネル部と、前記チャネル部の一端側に接続されるソース電極と、前記チャネル部の他端側に接続されるドレイン電極と、を少なくとも有しており、
    　前記酸化物半導体膜は、少なくともガリウム及びインジウムを含む酸化物半導体であり、原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．３の範囲とされる薄膜トランジスタ。
  2. 　前記酸化物半導体膜は、前記原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２～１／３．７の範囲とされる請求項１記載の薄膜トランジスタ。
  3. 　前記酸化物半導体膜は、前記原子比Ｇａ／（Ｇａ＋Ｉｎ）が１／４．２とされる請求項１記載の薄膜トランジスタ。
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