WO2015008805A1 - 酸化物半導体薄膜および薄膜トランジスタ - Google Patents

酸化物半導体薄膜および薄膜トランジスタ Download PDF

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semiconductor thin
oxide
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中山　徳行
英一郎 西村
正史 井藁
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住友金属鉱山株式会社
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Definitions

  • the present invention relates to an oxide semiconductor thin film and a thin film transistor using the same.
  • a thin film transistor is a kind of field effect transistor (FET).
  • FET field effect transistor
  • a TFT is a three-terminal element having a gate terminal, a source terminal, and a drain terminal as a basic configuration.
  • a semiconductor thin film formed on a substrate is used as a channel layer in which electrons or holes move, and a voltage is applied to the gate terminal. It is an active element having a function of switching the current between the source terminal and the drain terminal by applying and controlling the current flowing in the channel layer.
  • a polycrystalline silicon thin film or an amorphous silicon thin film is widely used as a TFT channel layer.
  • amorphous silicon thin films are widely used as channel layers for TFTs for liquid crystal panels because they can be uniformly formed on a large-area 10th generation glass substrate.
  • the mobility of electrons as carriers is as low as 1 cm 2 V ⁇ 1 sec ⁇ 1 or less, and application to TFTs for high-definition panels is becoming difficult. That is, with the high definition of the liquid crystal, high speed driving of the thin film transistor is required.
  • the carrier mobility of the amorphous silicon thin film is 1 cm 2 V ⁇ 1 sec ⁇ . It is necessary to use a semiconductor thin film exhibiting carrier mobility higher than 1 for the channel layer.
  • the polycrystalline silicon thin film has a high carrier mobility of about 100 cm 2 V ⁇ 1 sec ⁇ 1 , it has sufficient characteristics as a channel layer material for a thin film transistor for a high-definition panel. I can say that.
  • the polycrystalline silicon thin film has a problem in that the carrier mobility is lowered at the crystal grain boundary, so that the in-plane uniformity of the substrate is poor and the characteristics of the thin film transistor are varied.
  • a polycrystalline silicon thin film can be obtained by forming an amorphous silicon film at a substrate temperature of 300 ° C. or lower and then crystallizing it by annealing. At this time, annealing is performed by a special method such as excimer laser annealing.
  • Patent Document 1 proposes a transparent amorphous oxide semiconductor thin film formed by vapor phase film formation and composed of elements of In, Ga, Zn, and O.
  • the transparent amorphous oxide semiconductor thin film was InGaO the composition when crystallized 3 (ZnO) m (m is a natural number of less than 6), without adding an impurity ion, 1cm 2 V -1 sec -1 And a carrier concentration of 1 ⁇ 10 16 cm ⁇ 3 or less can be achieved.
  • an amorphous oxide semiconductor thin film inherently tends to generate oxygen vacancies, and the behavior of the electron as a carrier is not always stable against external factors such as heat. There is a problem of becoming stable.
  • a negative bias is continuously applied to the thin film transistor under irradiation with visible light, there is a problem in that a negative light bias deterioration phenomenon occurs in which the threshold voltage is shifted to the negative side.
  • Patent Document 2 gallium is dissolved in indium oxide, the Ga / (In + Ga) atomic ratio is 0.001 to 0.12, and the content ratio of indium and gallium with respect to all metal atoms is 80 atoms. %, And an oxide semiconductor thin film having an In 2 O 3 bixbyite structure has been proposed.
  • Patent Document 3 proposes an oxide semiconductor thin film made of indium oxide having a Ga / (In + Ga) atomic ratio of 0.10 to 0.15 and having a bixbyite structure as a crystal structure.
  • an amorphous oxide thin film is formed by sputtering using an oxide sintered body composed of a single phase In 2 O 3 having a bixbyite structure, and then annealed.
  • a crystalline oxide semiconductor thin film is obtained.
  • the problem resulting from the amorphous oxide semiconductor thin film mentioned above does not arise.
  • the crystalline oxide semiconductor thin film described in these documents achieves a high carrier mobility of 40 cm 2 V ⁇ 1 sec ⁇ 1 or more.
  • Patent Documents 2 and 3 an amorphous film is once formed, and a crystalline oxide semiconductor thin film is obtained by subsequent annealing treatment.
  • a weak acid such as an aqueous solution containing oxalic acid or hydrochloric acid in order to perform patterning into a desired channel layer shape.
  • Patent Documents 2 and 3 since the oxide sintered body having substantially only the Bigsbyte structure is used as the sputtering target used for sputtering film formation, the crystallization temperature of the formed amorphous film is low.
  • Patent Document 4 proposes a thin film transistor using an oxide semiconductor thin film with a Ga / (In + Ga) atomic ratio of 0.01 to 0.09 as a channel layer.
  • this oxide semiconductor thin film is formed by sputtering film formation in an atmosphere of a mixed gas (sputtering gas) containing water molecules.
  • sputtering gas a mixed gas containing water molecules.
  • Patent Document 5 when a film is formed by a sputtering method in an atmosphere where water molecules are present, there is a possibility that particles are taken into the obtained oxide semiconductor thin film.
  • Non-Patent Document 1 reports that H + remains in an oxide semiconductor thin film obtained by the above-described method in a crystal after annealing. Theoretically calculated that H + remaining in such a thin film deteriorates the film quality of the oxide semiconductor thin film or becomes an unnecessary carrier source, so that the carrier concentration may increase. It is pointed out from both the literature 2) and the experiment (non-patent literature 3).
  • Patent Document 6 contains indium and gallium as oxides, and the In 2 O 3 phase having a bixbite type structure is the main crystal phase, and the ⁇ -Ga 2 O 3 type structure is included therein.
  • the GaInO 3 phase, or the GaInO 3 phase and the (Ga, In) 2 O 3 phase are finely dispersed as crystal grains having an average grain size of 5 ⁇ m or less, and the gallium content is in the Ga / (In + Ga) atomic ratio. It has been proposed to use an oxide sintered body that is 10 atomic% or more and less than 35 atomic% as a target.
  • Patent Document 7 when the gallium content is approximately 50 atomic% in terms of the Ga / (In + Ga) atomic ratio, GaInO 3 having a ⁇ -gallium oxide crystal structure similar to one of the Ga 2 O 3 forms is disclosed. It is described that a transparent conductive thin film of GaInO 3 can be obtained from a single-phase sintered body.
  • Patent Document 7 is not a bixbite-type In 2 O 3 single-phase crystalline oxide thin film that is expected to have high carrier mobility from the oxide sintered body of Patent Document 6, but ⁇ -Ga. that oxide thin film crystalline containing GaInO 3 phases 2 O 3 type structure is formed strongly suggests.
  • the present invention is excellent in etching property in the amorphous state without using a special process such as water-added sputtering film formation, and has a low carrier concentration and high carrier mobility in the crystalline state
  • An object of the present invention is to provide a crystalline oxide semiconductor thin film composed only of an In 2 O 3 phase having a bixbite structure, which is suitable as a channel layer material of a thin film transistor.
  • Another object of the present invention is to provide a thin film transistor using such an oxide semiconductor thin film as a channel layer.
  • the present inventors formed an amorphous oxide thin film by sputtering using an oxide sintered body composed of indium, gallium, and inevitable impurities, and then annealed to form a crystalline oxide. Experiments to form semiconductor thin films were repeated. As a result, an oxide sintered body having a gallium content in a specific range is obtained from an In 2 O 3 phase having a bixbite type structure and a GaInO 3 phase having a ⁇ -Ga 2 O 3 type structure, or ⁇ -Ga 2 O. When a three- type GaInO 3 phase and a (Ga, In) 2 O 3 phase are used, an oxide thin film formed by sputtering under general conditions using this oxide sintered body as a target is microcrystalline.
  • an amorphous film that does not contain any partial crystals, and that the oxide thin film that has been crystallized by annealing is composed only of the In 2 O 3 phase with a bixbyite structure.
  • an amorphous oxide thin film obtained from an oxide sintered body composed of at least an In 2 O 3 phase and a GaInO 3 phase exhibits good etching properties, and a crystalline oxide semiconductor thin film after annealing treatment It was newly found out that it consists of a single phase In 2 O 3 with a bixbite structure that can be expected to have high carrier mobility.
  • the oxide semiconductor thin film of the present invention is a crystalline oxide semiconductor thin film obtained from an oxide sintered body made of indium, gallium and inevitable impurities, and the oxide sintered body is an In 2 having a bixbyite structure.
  • the crystalline oxide comprising an O 3 phase and a ⁇ -Ga 2 O 3 type GaInO 3 phase, or a ⁇ -Ga 2 O 3 type GaInO 3 phase and a (Ga, In) 2 O 3 phase.
  • the semiconductor thin film has a gallium content of 0.09 or more and 0.45 or less in terms of the Ga / (In + Ga) atomic ratio, and the crystal phase is composed only of an In 2 O 3 phase having a bixbite structure.
  • the oxide semiconductor thin film preferably has a gallium content of 0.10 or more and 0.30 or less in a Ga / (In + Ga) atomic ratio.
  • the oxide semiconductor thin film preferably has a carrier concentration of 5.0 ⁇ 10 17 cm ⁇ 3 or less, and more preferably has a carrier mobility of 10 cm 2 V ⁇ 1 sec ⁇ 1 or more.
  • the oxide semiconductor thin film preferably has a crystallization temperature of 225 ° C. or higher before the amorphous semiconductor film is crystallized by annealing.
  • the thin film transistor of the present invention is a thin film transistor including a source electrode, a drain electrode, a gate electrode, a channel layer, and a gate insulating film, wherein the channel layer is constituted by the oxide semiconductor thin film.
  • Such a thin film transistor can be applied to various display devices.
  • an etching property is excellent in an amorphous state without using a special process such as water-added sputtering film formation, and a low carrier concentration and a high carrier mobility are present in a crystalline state. and, suitable as the material of the channel layer of a thin film transistor, it is possible to provide an oxide semiconductor thin film crystalline consisting only in 2 O 3 phase bixbite type structure. Further, according to the present invention, a thin film transistor using such an oxide semiconductor thin film as a channel layer can be provided.
  • FIG. 1 is a schematic cross-sectional view of a TFT element of the present invention.
  • the inventors of the present invention have excellent etching properties in an amorphous state, and have a low carrier concentration and a high carrier mobility in a crystalline state, and are crystalline oxides that are suitable as channel layer materials for thin film transistors. Research on semiconductor thin films was repeated.
  • This oxide semiconductor thin film is highly amorphous and exhibits excellent etching properties before annealing.
  • the present invention has been completed based on these findings.
  • the oxide semiconductor thin film of the present invention is a crystalline oxide semiconductor obtained from an oxide sintered body made of indium, gallium, and inevitable impurities, and the oxide sintered body is a bixbyite type and in 2 O 3 phase structure, beta-Ga 2 O 3 -type structure GaInO 3 phase, or beta-Ga 2 O 3 -type structure GaInO 3 phase and (Ga, an in) consists 2 O 3 phase, gallium content is 0.09 to 0.45 Ga / (in + Ga) atomic ratio, characterized in that the crystalline phase is constituted by only in 2 O 3 phase bixbite type structure.
  • the oxide semiconductor thin film of the present invention has a gallium content of 0.09 to 0.45, preferably 0.10 to 0.30, more preferably 0, in terms of the Ga / (In + Ga) atomic ratio. It is contained in the range of 10 to 0.15.
  • the composition of the oxide sintered body used as the target is inherited by the oxide semiconductor thin film.
  • the content of gallium is controlled in the range of 0.09 to 0.45 in terms of Ga / (In + Ga) atomic ratio, and this oxide sintering
  • the body structure has a bixbite type In 2 O 3 phase as a main crystal phase, and includes a ⁇ -Ga 2 O 3 type GaInO 3 phase or a ⁇ -Ga 2 O 3 type GaInO structure.
  • 3 phase and (Ga, in) 2 O 3 phase can be obtained by finely dispersed as less grain average particle size 5 [mu] m.
  • annealing the amorphous oxide thin film oxygen vacancies in the thin film can be sufficiently eliminated by gallium having a high oxygen affinity, and the amorphous oxide thin film is 5.0 ⁇ 10 17 cm ⁇ 3 or less.
  • a crystalline oxide semiconductor thin film having a low carrier concentration and a high carrier mobility of 10 cm 2 V ⁇ 1 sec ⁇ 1 or higher can be obtained.
  • the oxide sintered body used as the target is composed only of the In 2 O 3 phase having a bixbite structure, so that sputtering film formation is performed. It becomes impossible to form an amorphous film having good wet etching property, which is necessary for patterning a later oxide semiconductor thin film into a desired shape. Further, since the gallium content is too small, oxygen vacancies cannot be sufficiently eliminated, and in the finally obtained crystalline oxide semiconductor thin film, the carrier concentration is 5.0 ⁇ 10 17 cm ⁇ 3 or less. It becomes difficult to do.
  • the inevitable impurities mean a small amount of impurities that exist in the raw material powder or are inevitably mixed in the manufacturing process. It is necessary to control the content of such inevitable impurities to be 100 mass ppm or less. When an unavoidable impurity, particularly a tetravalent element such as tin, is included beyond this range, it becomes difficult to control the carrier concentration of the obtained crystalline oxide semiconductor thin film to 5 ⁇ 10 17 cm ⁇ 3 or less. .
  • the gallium content is set to the Ga / (In + Ga) atomic ratio. And more preferably 0.15 to 0.20 or less.
  • the oxide semiconductor thin film of the present invention is formed at room temperature or below the crystallization temperature with the oxide sintered body having the above-described crystal structure as a target, it is highly amorphous before annealing. Therefore, fine crystals that cause residues in wet etching are not generated, or a part of the thin film is not crystallized.
  • an amorphous oxide thin film is measured by X-ray diffraction, an In 2 O 3 phase having a bixbite structure, a GaInO 3 phase having a ⁇ -Ga 2 O 3 structure, and (Ga, In) 2 Diffraction peaks of any crystalline phase including the O 3 phase are not detected.
  • an oxide thin film obtained by forming a film using an oxide sintered body composed only of an In 2 O 3 phase as a target has microcrystals in the thin film or a thin film A part of is crystallized. For this reason, when X-ray diffraction measurement is performed, it can be seen that a diffraction peak derived from the In 2 O 3 phase or the like is detected, although only slightly.
  • the oxide semiconductor thin film of the present invention is characterized by being composed only of an In 2 O 3 phase having a bixbite type structure after annealing under specific conditions.
  • the fact that it is composed only of an In 2 O 3 phase having a bixbite structure means that a diffraction peak derived from the In 2 O 3 phase is detected in X-ray diffraction measurement, and diffraction derived from other crystal phases. It means that no peak is detected.
  • the oxide semiconductor thin film of the present invention has high crystallinity with reduced oxygen deficiency due to the above-described action of gallium. Therefore, a low carrier concentration of 5.0 ⁇ 10 17 cm ⁇ 3 or less and a high carrier mobility of 10 cm 2 V ⁇ 1 sec ⁇ 1 or more can be achieved simultaneously.
  • the oxide semiconductor thin film of the present invention does not require the addition of water molecules to the sputtering gas during film formation, the generation of particles is small and the flatness of the film is excellent.
  • the film thickness of the oxide semiconductor thin film of the present invention is appropriately selected according to the application, but is generally preferably 10 nm to 500 nm, more preferably 20 nm to 300 nm. Preferably, the thickness is 30 nm to 100 nm. If the film thickness is less than 10 nm, sufficient crystallinity cannot be obtained, and high carrier mobility may not be realized. On the other hand, when the film thickness exceeds 500 nm, coloring of the oxide semiconductor thin film may be a problem.
  • the amorphous oxide thin film before the annealing treatment preferably has a crystallization temperature of 225 ° C. or higher, and more preferably 250 ° C. or higher.
  • the upper limit of the crystallization temperature is not particularly limited, but with reference to the upper limit of the annealing temperature described in Patent Document 8, there is no problem in TFT production as long as it is 700 ° C. or lower.
  • Such a crystallization temperature can be easily realized by controlling the Ga / (In + Ga) atomic ratio in the above-described range.
  • the crystallization temperature can be measured by high temperature X-ray diffraction measurement.
  • the channel layer of a thin film transistor is generally formed by forming an amorphous film at a substrate temperature lower than the crystallization temperature, patterning the amorphous film in a desired shape by a wet etching method, etc. It is formed by annealing. Therefore, it is important that the amorphous oxide thin film after film formation is excellent in etching property. When the etching property is low, there arise problems that a desired pattern cannot be formed or an etching residue is generated.
  • the oxide semiconductor thin film of the present invention since the oxide semiconductor thin film of the present invention has high amorphousness before annealing, it is excellent in etching property, for example, even a weak acid such as an aqueous solution containing oxalic acid or hydrochloric acid. Etching can be easily and rapidly performed without generating etching residues.
  • an oxide semiconductor thin film of the present invention is etched using an etchant containing oxalic acid as a main component (for example, ITO-06N manufactured by Kanto Chemical Co., Inc.) whose liquid temperature is adjusted to room temperature to 50 ° C. before annealing.
  • the etching rate can be preferably 15 nm / min or more, more preferably 20 nm / min or more, and further preferably 25 nm / min or more.
  • the etching rate can be measured by, for example, the amount of change in film thickness before and after etching within a predetermined time.
  • the etching rate is generally less than 10 nm / min, and etching residues are generated.
  • the oxide semiconductor thin film of the present invention has a low carrier concentration of 5.0 ⁇ 10 17 cm ⁇ 3 or less, preferably 2.0 ⁇ 10 17 cm ⁇ 3 or less, more preferably 2.0 ⁇ 10 16 cm ⁇ 3 or less. Is provided. In order for the thin film transistor to operate stably, it is necessary to have a high on / off ratio of 1 ⁇ 10 6 or more (ratio of the resistance of the off state to the on state). When the carrier concentration of the semiconductor thin film is in the above-described range, such an on / off ratio can be easily achieved.
  • the oxide semiconductor thin film of the present invention has a high carrier mobility of 10 cm 2 V ⁇ 1 sec ⁇ 1 or more, preferably 15 cm 2 V ⁇ 1 sec ⁇ 1 or more, more preferably 20 cm 2 V ⁇ 1 sec ⁇ 1 or more. Is provided. For this reason, the oxide semiconductor thin film of this invention can be used conveniently as a channel layer of the thin-film transistor for high-definition panels in which high-speed driving is requested
  • the oxide semiconductor thin film of the present invention has an average transmittance in the visible region (wavelength: 400 nm to 800 nm) of 80% or more, preferably 85% or more, more preferably 90% or more. By controlling the average transmittance in the visible range to such a range, it can be used as a transparent thin film transistor (TTFT).
  • TTFT transparent thin film transistor
  • the method for producing an oxide semiconductor thin film of the present invention comprises indium, gallium, and unavoidable impurities, and the gallium content is 0.09 to 0.00 in terms of Ga / (In + Ga) atomic ratio.
  • the main crystal phase is an In 2 O 3 phase having a bixbite structure, and includes a ⁇ -Ga 2 O 3 type GaInO 3 phase or a ⁇ -Ga 2 O 3 type structure.
  • An amorphous oxide thin film is formed using an oxide sintered body in which GaInO 3 phase and (Ga, In) 2 O 3 phase are finely dispersed as crystal grains having an average grain size of 5 ⁇ m or less as a target; It is characterized by comprising a film forming step and an annealing step for obtaining a crystalline oxide semiconductor thin film by annealing the obtained amorphous oxide thin film.
  • Target [Composition] The composition of the oxide sintered body used as the target is inherited by the obtained oxide semiconductor thin film. That is, the target is composed of indium, gallium, oxygen and inevitable impurities, and the gallium content is 0.09 to 0.45, preferably 0.10 to 0.30 in terms of the Ga / (In + Ga) atomic ratio. More preferably, it is necessary to use an oxide sintered body containing 0.10 to 0.20. Since the critical significance of the gallium content in the target is as described in “1. Oxide semiconductor thin film”, description thereof is omitted here.
  • the main crystal phase is an In 2 O 3 phase having a bixbite structure, and a GaInO 3 phase having a ⁇ -Ga 2 O 3 type structure or a ⁇ -Ga 2 O 3 phase is included therein.
  • An oxide sintered body in which a GaInO 3 phase and a (Ga, In) 2 O 3 phase having a mold structure are finely dispersed as crystal grains having an average particle diameter of 5 ⁇ m or less, more preferably 3 ⁇ m or less is used as a target.
  • GaInO 3-phase ⁇ -Ga 2 O 3 -type structure of In 2 O 3 phase in the bixbyite structure and (Ga, In) 2 O 3 phase can be confirmed by X-ray diffraction analysis.
  • the average crystal grain size of these crystal phases is determined by measuring the average value of the sintered oxide cross-section after polishing and etching using a scanning electron microscope-electron beam backscatter diffraction (SEM-EBSD). It can be obtained by calculation.
  • the ⁇ -Ga 2 O 3 type GaInO 3 phase, or the ⁇ -Ga 2 O 3 type GaInO 3 phase and the (Ga, In) 2 O 3 phase in the oxide sintered body have a sintering temperature. Is formed by being controlled to 1200 ° C. or higher and 1550 ° C. or lower.
  • the oxide sintered body used as a target preferably has a density of 6.3 g / cm 3 or more, preferably 6.7 g / cm 3 or more, more preferably 6.8 g / cm 3 or more.
  • the oxide sintered body can have a sufficiently low resistance, and generation of nodules and arcing during film formation can be suppressed.
  • the oxide semiconductor thin film of the present invention is not particularly limited except that the above-described oxide sintered body is used as a target, and a known process such as a sputtering method or an ion plating method is used.
  • the film can be formed by a film method.
  • a sputtering method particularly a direct current (DC) sputtering method that has a low thermal effect during film formation and enables high-speed film formation. For this reason, below, the case where it forms into a film by DC sputtering method is mentioned as an example, and the manufacturing method of the oxide semiconductor thin film of this invention is demonstrated.
  • DC direct current
  • a substrate on which the oxide semiconductor thin film of the present invention is formed a substrate for a semiconductor device such as a glass substrate or Si (silicon) can be used. Further, even if the substrate is other than these, a resin plate or a resin film can be used as long as it can withstand the temperature at the time of film formation or annealing.
  • the oxide sintered body described above is processed into a predetermined shape and then joined (bonded) to a backing plate or a backing tube.
  • the film formation conditions are not particularly limited and are appropriately selected according to the characteristics of the sputtering apparatus used, but generally the following film formation conditions can be employed.
  • a sputtering target is set so that the distance between the substrates is 10 mm to 100 mm.
  • sputtering gas is introduced, and the gas pressure is 0.1 Pa to 1 Pa, preferably 0.2 Pa to 0.00. Adjust to 8 Pa.
  • DC power is applied so that the DC power with respect to the area of the target, that is, the DC power density is in the range of about 1 W / cm 2 to 5 W / cm 2 to generate DC plasma, and pre-sputtering is performed for 5 minutes or more. Sputtering is performed for 30 minutes, under the same conditions after correcting the substrate position as necessary.
  • the substrate temperature needs to be adjusted so as to obtain an amorphous oxide thin film according to the composition of the oxide sintered body used as the target.
  • the oxide sintered body having the above-described crystal structure is used as a target, an amorphous oxide thin film can be formed even when a film is formed at a substrate temperature exceeding 300 ° C. Is possible.
  • the sputtering gas it is preferable to use a mixed gas composed of a rare gas and oxygen, particularly argon and oxygen.
  • the DC power to be input is increased.
  • a target made of an oxide sintered body containing a GaInO 3 phase having a ⁇ -Ga 2 O 3 type structure or a (Ga, In) 2 O 3 phase is used, these phases remain uncut and the nodule growth starts. There is a problem.
  • the oxide sintered body used as a target in the present invention the average crystal grain size of these crystal phases is controlled to 5 ⁇ m or less and uniformly dispersed, so that the DC power to be input is increased. Even in this case, generation of nodules and arcing can be effectively suppressed.
  • Fine processing step The obtained amorphous oxide thin film is finely processed by wet etching or dry etching using a photolithography technique as necessary to form a predetermined pattern. Even if such fine processing is not performed, it is possible to form a pattern by forming an oxide semiconductor thin film after performing masking in the film forming step. However, in order to form a fine pattern with high accuracy, it is preferable to use a photolithography technique.
  • the oxide semiconductor thin film of the present invention has high amorphousness before annealing, it is excellent in wet etching property, can be uniformly etched over the entire thin film, and does not generate etching residues. .
  • the oxide semiconductor thin film of the present invention can be processed easily and with high precision by wet etching using a weak acid before the annealing treatment.
  • the etchant is not particularly limited and can be generally used as long as it is a weak acid, but an aqueous solution containing a weak acid mainly composed of oxalic acid or hydrochloric acid can be preferably used.
  • ITO-06N manufactured by Kanto Chemical Co., Ltd. can be preferably used.
  • the etching gas is not limited, and for example, sulfur hexafluoride, carbon tetrafluoride, trifluoromethane, xenon difluoride, or the like can be used.
  • the crystalline oxide semiconductor thin film of the present invention is obtained by annealing the above-described amorphous oxide thin film in an oxidizing atmosphere.
  • the oxidizing atmosphere is an atmosphere in which oxidation of the oxide semiconductor thin film is promoted during the annealing treatment, and indicates an atmosphere containing at least one of oxygen, ozone, water vapor, and nitrogen oxide. .
  • the annealing process is not limited, and a known process can be applied as long as the amorphous oxide thin film can be sufficiently crystallized.
  • the annealing can be performed under the following conditions.
  • the annealing temperature is selected according to the composition of the oxide semiconductor thin film and needs to be at least the crystallization temperature or higher.
  • the temperature is preferably 30 ° C. or higher, preferably 50 ° C. or higher, more preferably 60 ° C. or higher than the crystallization temperature.
  • the upper limit of the annealing treatment is not particularly limited. However, as in the present invention, an amorphous material containing gallium in a Ga / (In + Ga) atomic ratio in the range of 0.09 to 0.45. When a target oxide thin film is used, it is preferably 700 ° C. or lower.
  • the annealing time is preferably 1 minute to 120 minutes, and more preferably 5 minutes to 60 minutes.
  • the treatment time is less than 1 minute, the amorphous oxide thin film cannot be sufficiently crystallized.
  • the processing time exceeds 120 minutes, not only a further effect cannot be obtained, but also the productivity deteriorates.
  • RTA Rapid Thermal Processing method
  • a thin-film transistor (TFT element) of the present invention is a thin-film transistor comprising three electrodes, a source electrode, a drain electrode, and a gate electrode, and each element of a channel layer and a gate insulating film.
  • the oxide semiconductor thin film of the invention is applied.
  • the structure of such a thin film transistor is not particularly limited, for example, the thin film transistor having the structure shown in FIG. 1 can be exemplified.
  • the thin film transistor of FIG. 1 is composed of an oxide semiconductor thin film and an Au / Ti laminated electrode of the present invention on a SiO 2 / Si substrate on which a SiO 2 film is formed by thermal oxidation. More specifically, the gate electrode 1 is a Si substrate, the gate insulating film 2 is a SiO 2 film, the channel layer 3 is an oxide semiconductor thin film of the present invention, and the source electrode 4 and the drain electrode 5 are Au / Ti laminated electrodes. Composed.
  • the thin film transistor of FIG. 1 uses a SiO 2 / Si substrate, but the substrate is not limited to this, and a conventionally known substrate for an electronic device including a thin film transistor can be used.
  • a glass substrate such as non-alkali glass or quartz glass can be used in addition to the SiO 2 / Si substrate or the Si substrate.
  • various metal substrates, plastic substrates, non-transparent heat-resistant polymer film substrates such as polyimide can be used.
  • the gate electrode 1 is composed of a Si substrate, but is not limited thereto.
  • a metal thin film or alloy thin film of Mo, Al, Ta, Ti, Au, Pt or the like, or a conductive oxide thin film, a nitride thin film, or an oxynitride thin film of these metals can be used.
  • Various known conductive polymer materials can also be used.
  • a transparent conductive film such as ITO can be used.
  • a transparent conductive film having the same metal composition as that of the oxide semiconductor thin film of the present invention can be used. Regardless of which material is used, the gate electrode 1 is required to have good conductivity.
  • the specific resistance of the gate electrode 1 is preferably controlled in the range of 1 ⁇ 10 ⁇ 6 ⁇ ⁇ cm to 1 ⁇ 10 ⁇ 1 ⁇ ⁇ cm, and 1 ⁇ 10 ⁇ 6 ⁇ ⁇ cm to 1 More preferably, it is controlled within the range of ⁇ 10 ⁇ 3 ⁇ ⁇ cm.
  • the specific resistance of the gate insulating film 2 is preferably in the range of 1 ⁇ 10 6 ⁇ ⁇ cm to 1 ⁇ 10 15 ⁇ ⁇ cm, and preferably 1 ⁇ 10 10 ⁇ ⁇ cm to 1 ⁇ 10 15 ⁇ ⁇ cm. Is more preferable.
  • the specific resistance of the channel layer 3 is not particularly limited, 1 ⁇ 10 is preferably controlled to -1 ⁇ ⁇ cm ⁇ 1 ⁇ 10 6 ⁇ ⁇ cm, 1 ⁇ ⁇ cm ⁇ 1 ⁇ 10 3 ⁇ More preferably, it is controlled to cm.
  • the generation amount of oxygen vacancies can be adjusted by selecting the film forming conditions in the sputtering method or the ion plating method and the annealing treatment conditions for crystallization. For this reason, the specific resistance of the channel layer 3 can be easily controlled within the above-described range.
  • Source electrode 4 and the drain electrode 5 similarly to the gate electrode 1, a metal thin film or alloy thin film such as Mo, Al, Ta, Ti, Au, or Pt, or a conductive oxide thin film or nitride of these metals.
  • a thin film or an oxynitride thin film can be used.
  • Various known conductive polymer materials can also be used.
  • a transparent conductive film such as ITO can be used.
  • the specific resistance of the source electrode 4 and the drain electrode 4 is preferably controlled in the range of 1 ⁇ 10 ⁇ 6 ⁇ ⁇ cm to 10 ⁇ 1 ⁇ ⁇ cm, and 1 ⁇ 10 ⁇ 6 ⁇ ⁇ cm. More preferably, it is controlled in the range of ⁇ 1 ⁇ 10 ⁇ 3 ⁇ ⁇ cm.
  • the thin-film transistor of this invention can be utilized suitably for display apparatuses, such as a liquid crystal display, an organic EL display, and a MEMS display.
  • the channel layer 3 is a film forming step for forming an amorphous oxide thin film using the oxide sintered body of the present invention described above. And an annealing treatment step of crystallizing the amorphous oxide thin film by annealing in an oxidizing atmosphere.
  • the thin film transistor of the present invention including such a channel layer 3 can be manufactured by combining the film forming process and the annealing process described above with some known methods.
  • the manufacturing method of the thin-film transistor of this invention is not limited by the following description.
  • a SiO 2 film is formed by thermal oxidation on the surface of a highly doped n-type Si wafer substrate to obtain a SiO 2 / Si substrate.
  • an amorphous oxide thin film having a predetermined thickness is formed on the SiO 2 film of the substrate by a direct current magnetron sputtering method using the oxide sintered body of the present invention as a target (film formation). Process). At this time, it is necessary to form the film while keeping the substrate temperature lower than the crystallization temperature of the oxide semiconductor thin film.
  • the conditions for this film forming step are the same as those described in “2. Method for manufacturing oxide semiconductor thin film”, and thus the description thereof is omitted here.
  • patterning is performed by etching the obtained amorphous oxide thin film using a photolithography technique or the like. Patterning can also be performed by forming an amorphous oxide thin film after masking. However, in order to form a fine pattern, it is advantageous to use a photolithography technique or the like.
  • the amorphous oxide thin film is annealed at a temperature equal to or higher than the crystallization temperature to obtain a channel layer made of a crystalline oxide semiconductor thin film having a predetermined channel length and channel width.
  • the conditions for the annealing treatment at this time are also the same as the conditions described in “2. Method for manufacturing oxide semiconductor thin film”, and thus the description thereof is omitted here.
  • a Ti thin film with a thickness of 5 nm and an Au thin film with a thickness of 100 nm are laminated in this order on the channel layer to form a source electrode and a drain electrode.
  • Patterning at this time can also be performed by masking or etching using a photolithography technique or the like, as in the case of the channel layer.
  • the thin film transistor of the present invention can be obtained.
  • the thin film transistor of the present invention is not limited to the bottom gate / top contact type shown in FIG. 1, and other forms such as a bottom gate / bottom contact, a top gate / bottom contact, and a top gate / top contact are possible. You can also choose.
  • Example 1 [Oxide sintered body] As the raw material powder, indium oxide powder and gallium oxide powder adjusted to have an average particle size of 1 ⁇ m or less were prepared. These raw material powders were prepared so that the ratio of gallium oxide powder was 0.10 in terms of the Ga / (In + Ga) atomic number ratio, put into a resin pot with water and slurried, and mixed using a wet ball mill. . At this time, using a hard ZrO 2 ball, the mixing time was 18 hours.
  • the slurry was taken out from the resin pot, filtered and dried, and then spray-dried using a spray dryer to obtain granulated powder.
  • the granulated powder was filled into a rubber mold and subjected to pressure molding at a pressure of 300 / cm 2 by a cold isostatic press to obtain a disk-shaped molded body.
  • this compact was placed in a sintering furnace, oxygen was introduced at a rate of 5 L / min per 0.1 m 3 in the furnace volume, and the sintering temperature was set to 1400 ° C. to sinter for 20 hours. A sintered body was obtained. At this time, the temperature was raised from room temperature to the sintering temperature at 1 ° C./min. Further, after the sintering, the introduction of oxygen was stopped, and the temperature was lowered from the sintering temperature to 1000 ° C. at 10 ° C./min.
  • the oxide sintered body thus obtained was processed into a size of 152 mm in diameter and 5 mm in thickness, and then the sputtering surface was polished with a cup grindstone so that the maximum height Rz was 3.0 ⁇ m or less. did. Subsequently, the processed oxide sintered body was bonded to a backing plate made of oxygen-free copper using metallic indium to obtain a sputtering target.
  • this oxide sintered body is Ga / (In + Ga) in the same manner as the raw material powder. ) It was confirmed that gallium was contained in an atomic ratio of 0.10, and the content of inevitable impurities was 100 ppm by mass or less.
  • this oxide sintered body was found to have an In 2 O 3 phase having a Bigsbite structure and a ⁇ -Ga 2 O 3 structure. It was confirmed that it was composed of two GaInO 3 phases. As a result of observation by SEM-EBSD (Carl Zeiss, ULTRA55, and HKL, Channel 5), it was confirmed that the average crystal grain size of the GaInO 3 phase was 2.8 ⁇ m.
  • this oxide sintered body was confirmed to be 7.00 g / cm 3 by Archimedes method.
  • the obtained sputtering target was attached to the cathode for a nonmagnetic target of a DC magnetron sputtering apparatus (SPK-503, manufactured by Tokki) equipped with a DC power supply having no arcing suppression function.
  • a nonmagnetic target of a DC magnetron sputtering apparatus SPK-503, manufactured by Tokki
  • a DC power supply having no arcing suppression function.
  • an alkali-free glass substrate (Corning # 7059) was used, and the target-substrate distance was fixed to 60 mm.
  • a mixed gas of argon and oxygen was introduced so that the ratio of oxygen was 1.5%, and the gas pressure was adjusted to 0.6 Pa.
  • direct current power of 300 W (1.64 W / cm 2 ) is applied to generate direct current plasma, and after pre-sputtering for 10 minutes, a substrate is placed immediately above the sputtering target, that is, at a stationary facing position, at room temperature.
  • An oxide thin film was formed by performing sputtering.
  • a surface shape measuring device manufactured by Tencor, Alpha-Step IQ
  • this oxide thin film was found to be gallium having a Ga / (In + Ga) atomic ratio of 0.10, similar to the oxide sintered body. It was confirmed that no tin was contained.
  • a diffraction pattern includes an In 2 O 3 phase having a bixbite structure, a GaInO 3 phase having a ⁇ -Ga 2 O 3 structure, and a (Ga, In) 2 O 3 phase. It was confirmed that none of the peaks were present. That is, this oxide thin film was confirmed to have high amorphousness. On the other hand, as a result of performing high temperature X-ray diffraction measurement on a separately prepared sample, it was confirmed that the crystallization temperature of this oxide half thin film was 245 ° C.
  • a wet etching test was performed on a separately prepared sample. Specifically, the sample was immersed for 1 minute in an etchant (Kanto Chemical Co., Ltd., ITO-06N) heated to 30 ° C. As a result, it was confirmed that the oxide thin film can be etched without any problem and no etching residue is generated. Furthermore, the etching rate was confirmed to be 32 nm / min by obtaining the film thickness difference before and after etching.
  • the oxide semiconductor thin film was crystallized and was a single phase of indium oxide having a bixbyite structure having In 2 O 3 (222) as a main peak. It was.
  • the carrier concentration and specific resistance of the oxide semiconductor thin film were measured using a Hall effect measuring device (ResiTest 8400, manufactured by Toyo Technica Co., Ltd.), and the carrier mobility was calculated from these results. As a result, it was confirmed that the carrier concentration of the oxide semiconductor thin film was 2.0 ⁇ 10 17 cm ⁇ 3 and the carrier mobility was 22.5 cm 2 V ⁇ 1 sec ⁇ 1 .
  • Example 2 Except that the manufacturing conditions of the oxide sintered body and oxide semiconductor thin film are as shown in Table 1 and Table 2, the oxide sintered body, the amorphous oxide thin film, A crystalline oxide semiconductor thin film was obtained. Each was evaluated in the same manner as in Example 1. These results are shown in Tables 1 and 2.
  • an amorphous oxide thin film was formed and evaluated in the same manner as in Example 1.
  • the amorphous oxide thin film of Comparative Example 1 has a slight amount of microcrystals derived from the In 2 O 3 phase having a bixbite structure in the thin film. Confirmed to do. Further, when the surface was visually observed after the wet etching test, it was confirmed that an etching residue was generated and the etching was uneven.
  • a crystalline oxide semiconductor thin film was obtained and evaluated in the same manner as in Example 1 except that the annealing temperature was 300 ° C. Note that the crystalline oxide semiconductor thin film of Comparative Example 1 was measured using an X-ray diffractometer, and as a result, the oxide semiconductor thin film had a main crystal phase of the In 2 O 3 phase having a bixbite structure. Was confirmed. These results are shown in Tables 1 and 2.
  • indium oxide powder having an average particle diameter of about 1 ⁇ m and gallium oxide powder having an average particle diameter of about 1 ⁇ m are used as raw material powders, and the sintering temperature is set to 1600 ° C. to produce an oxide sintered body And evaluated.
  • an amorphous oxide thin film was formed and evaluated in the same manner as in Example 1.
  • the amorphous oxide thin film of Comparative Example 4 has microcrystals derived from the In 2 O 3 phase having a bixbite structure in the thin film. was confirmed. Further, when the surface was visually observed after the wet etching test, it was confirmed that an etching residue was generated and the etching was uneven.
  • Example 6 (Comparative Example 6) Except that the Ga / (In + Ga) atomic ratio in the raw material powder was adjusted to 0.50 and the manufacturing conditions such as the substrate temperature during film formation were as shown in Tables 1 and 2, the same as Example 1 Thus, an oxide sintered body, an amorphous oxide thin film, and a crystalline oxide semiconductor thin film were obtained. Each was evaluated in the same manner as in Example 1. These results are shown in Tables 1 and 2.
  • the oxide semiconductor thin films of Examples 1 to 11 belonging to the technical scope of the present invention are bixbite type In 2 O 3 phases and ⁇ -Ga 2 O 3 type GaInO 3 structures. Since a film is formed using an oxide sintered body comprising a phase or a ⁇ -Ga 2 O 3 type GaInO 3 phase and a (Ga, In) 2 O 3 phase as a target, before annealing, It was confirmed that the amorphous property was high and the etching property was excellent.
  • the annealing treatment is composed only of the In 2 O 3 phase having a bixbite structure, and has a carrier concentration of 5.0 ⁇ 10 17 cm ⁇ 3 or less and a carrier transfer of 10 cm 2 V ⁇ 1 sec ⁇ 1 or more. It was confirmed that the degree was achieved at the same time.
  • the film forming conditions and the annealing conditions are set appropriately. It was confirmed that a carrier concentration of 0 ⁇ 10 17 cm ⁇ 3 or less and a carrier mobility of 15 cm 2 V ⁇ 1 sec ⁇ 1 or more were achieved at the same time.
  • the carrier mobility is less than 15 cm 2 V ⁇ 1 sec ⁇ 1 . It was confirmed that the carrier concentration can be reduced to 2.0 ⁇ 10 16 cm ⁇ 3 or less by setting the film forming condition and the annealing condition.
  • the oxide sintered bodies of Comparative Examples 1 to 3 manufactured with reference to Patent Document 2 have a gallium content of 0.08 in terms of the Ga / (In + Ga) atomic ratio. it was confirmed to be constituted by only in 2 O 3 phase byte structure.
  • the oxide semiconductor thin film obtained by forming a film using these oxide sintered bodies as a target is amorphous before annealing, but has microcrystals and is sufficiently etched. It was confirmed that it was not possible. Note that the crystallization temperatures of these amorphous oxide thin films were all less than 225 ° C.
  • the crystalline oxide semiconductor thin film obtained by annealing these oxide semiconductor thin films has a carrier mobility of 10 cm 2 V ⁇ 1 sec ⁇ 1 or more, the carrier concentration is 5.0 ⁇ . It was confirmed that it exceeded 10 17 cm ⁇ 3 .
  • the oxide sintered bodies of Comparative Examples 4 and 5 produced with reference to Patent Document 3 are composed only of In 2 O 3 phases having a bixbite structure, as in Comparative Examples 1 to 3.
  • the oxide semiconductor thin film obtained by forming a film using these oxide sintered bodies as a target is amorphous before annealing, but has microcrystals and is sufficiently etched. It was confirmed that it was not possible. Note that the crystallization temperatures of these amorphous oxide thin films were all less than 225 ° C.
  • Comparative Example 6 is an example in which the Ga / (In + Ga) atomic ratio is 0.50, and the oxide sintered body obtained in this comparative example has an In 2 O 3 phase with a big Svit type structure, It was confirmed that the film was composed of three phases of a ⁇ -Ga 2 O 3 type GaInO 3 phase and a (Ga, In) 2 O 3 phase. Moreover, it was confirmed that the oxide semiconductor thin film obtained by forming a film using this oxide sintered body as a target has high amorphousness and excellent etching properties before the annealing treatment. However, the crystallization temperature of this amorphous oxide thin film was as high as 600 ° C.
  • the crystalline oxide semiconductor thin film obtained by annealing the oxide semiconductor thin film has two types of In 2 O 3 phase having a Big Svit type structure and GaInO 3 phase having a ⁇ -Ga 2 O 3 type structure. It was confirmed that both the carrier concentration and the carrier density were below the measurement limit.
  • the obtained oxide semiconductor thin film was subjected to patterning by etching under the same conditions as the wet etching test of Example 1.
  • the etched oxide semiconductor thin film was crystallized by annealing for 30 minutes at 325 ° C. under the same conditions as in Example 1, that is, in the air.
  • the Si substrate, the SiO 2 film, and the crystalline oxide semiconductor thin film were used as a gate electrode, a gate insulating film, and a channel layer, respectively.
  • a source film and a drain electrode made of an Au / Ti laminated film are formed by forming a Ti film having a thickness of 5 nm and an Au film having a thickness of 100 nm in this order by DC magnetron sputtering. A film was formed. At this time, patterning was performed using a metal mask, and a source electrode and a drain electrode were formed so as to have a channel length of 100 ⁇ m and a channel width of 450 ⁇ m, thereby obtaining a thin film transistor having the configuration shown in FIG. Note that the film formation conditions for the source electrode and the drain electrode were the same as those for the oxide semiconductor thin film except that the sputtering gas was argon only and the DC power was changed to 50 W.
  • the operating characteristics of the obtained thin film transistor were analyzed using a semiconductor parameter analyzer (420CS manufactured by Keithley). As a result, operation characteristics as a thin film transistor were confirmed. Further, it was confirmed that this thin film transistor had a good value with a field effect mobility of 27.9 cm 2 V ⁇ 1 sec ⁇ 1 , an on / off ratio of 2 ⁇ 10 8 , and an S value of 1.0.
  • a thin film transistor was fabricated in the same manner as in Example 12 except that the film was crystallized by annealing for 30 minutes.

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Abstract

非晶質状態においては、エッチング性に優れ、かつ、結晶質状態では、低いキャリア濃度および高いキャリア移動度を有し、薄膜トランジスタのチャネル層材料として好適な、ビックスバイト型構造のＩｎ2Ｏ3 相のみからなる結晶質の酸化物半導体薄膜を提供する。インジウム、ガリウム、酸素および不可避不純物からなり、前記ガリウムの含有量が、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．０９～０．４５の範囲にあり、ビックスバイト型構造のＩｎ2Ｏ3相を主たる結晶相とし、その中に、β－Ｇａ2Ｏ3 型構造のＧａＩｎＯ3 相、または、β－Ｇａ2Ｏ3 型構造のＧａＩｎＯ3 相および（Ｇａ，Ｉｎ）2Ｏ3 相が微細に分散している酸化物焼結体をターゲットとして、非晶質の酸化物薄膜を成膜し、この非晶質の酸化物薄膜を、フォトリソグラフィ技術を利用してエッチングすることで微細加工し、アニール処理する。

Description

酸化物半導体薄膜および薄膜トランジスタ
　本発明は、酸化物半導体薄膜、および、これを用いた薄膜トランジスタに関する。
　薄膜トランジスタ（ThinFilm Transistor：ＴＦＴ）は、電界効果トランジスタ（Field EffectTransistor：ＦＥＴ）の１種である。ＴＦＴは、基本構成として、ゲート端子、ソース端子およびドレイン端子を備えた３端子素子であり、基板上に成膜した半導体薄膜を、電子またはホールが移動するチャネル層として用い、ゲート端子に電圧を印加して、チャネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。現在、ＴＦＴのチャネル層として、多結晶シリコン薄膜やアモルファスシリコン薄膜が広く使用されている。
　このうち、アモルファスシリコン薄膜は、大面積の第１０世代ガラス基板への均一成膜が可能であることから、液晶パネル用ＴＦＴのチャネル層として広く利用されている。しかしながら、キャリアである電子の移動度（キャリア移動度）が１ｃｍ2Ｖ-1ｓｅｃ-1以下と低く、高精細パネル用ＴＦＴへの適用が困難になりつつある。すなわち、液晶の高精細化に伴い、薄膜トランジスタの高速駆動が要求されており、このような薄膜トランジスタの高速駆動を実現するためには、アモルファスシリコン薄膜のキャリア移動度である１ｃｍ2Ｖ-1ｓｅｃ-1よりも高いキャリア移動度を示す半導体薄膜をチャネル層に用いる必要がある。
　これに対して、多結晶シリコン薄膜は、１００ｃｍ2Ｖ-1ｓｅｃ-1程度の高いキャリア移動度を示すことから、高精細パネル用薄膜トランジスタ向けのチャネル層材料として十分な特性を有しているといえる。しかしながら、多結晶シリコン薄膜は、結晶粒界でキャリア移動度が低下するため、基板の面内均一性に乏しく、薄膜トランジスタの特性にばらつきが生じるという問題がある。また、多結晶シリコン薄膜は、３００℃以下の基板温度でアモルファスシリコン膜を形成した後、これをアニール処理によって結晶化させることで得られるが、この際、エキシマレーザアニールなど特殊な方法でアニール処理をすることが必要であり、高コストにならざるを得ないという問題がある。加えて、対応できるガラス基板の大きさも第５世代程度に留まることから、コストの低減に限界があり、製品展開も限られたものとなっている。このため、薄膜トランジスタのチャネル層の材料として、現在、アモルファスシリコン薄膜と多結晶シリコン薄膜の優れた特性を兼ね備え、かつ、低コストで得られる材料が求められている。
　たとえば、特許文献１では、気相成膜法で成膜され、Ｉｎ、Ｇａ、ＺｎおよびＯの元素から構成される透明アモルファス酸化物半導体薄膜が提案されている。この透明アモルファス酸化物半導体薄膜は、結晶化したときの組成がＩｎＧａＯ3（ＺｎＯ）m（ｍは６未満の自然数）であり、不純物イオンを添加することなしに、１ｃｍ2Ｖ-1ｓｅｃ-1を超えるキャリ移動度と、１×１０16ｃｍ-3以下のキャリア濃度が達成可能であるとされている。
　しかしながら、アモルファス酸化物半導体薄膜は、本来的に酸素欠損を生成しやすく、熱などの外的因子に対して、キャリアである電子の振る舞いが必ずしも安定しないことに起因して、薄膜トランジスタの動作が不安定になるという問題がある。また、可視光照射下で薄膜トランジスタに負バイアスを連続的に印加すると、しきい電圧が負側にシフトする、光負バイアス劣化現象が生じるという問題もある。
　このため、近年、アモルファス酸化物半導体薄膜ではなく、結晶質の酸化物半導体薄膜を、薄膜トランジスタのチャネル層に適用する研究が進められている。
　たとえば、特許文献２では、ガリウムが酸化インジウムに固溶しており、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．００１～０．１２であり、全金属原子に対するインジウムとガリウムの含有率が８０原子％以上であり、Ｉｎ2Ｏ3のビックスバイト型構造を有する酸化物半導体薄膜が提案されている。また、特許文献３では、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．１０～０．１５であり、結晶構造としてビックスバイト型構造を示す酸化インジウムからなる酸化物半導体薄膜が提案されている。
　これらの文献に記載の技術では、ビックスバイト型構造のＩｎ2Ｏ3単相からなる酸化物焼結体をターゲットとして、スパッタリング法により、非晶質の酸化物薄膜を成膜した後、アニール処理することにより、結晶質の酸化物半導体薄膜を得ている。このため、これらの文献に記載の酸化物半導体薄膜では、上述したアモルファス酸化物半導体薄膜に起因する問題が生じることはない。また、これらの文献に記載の結晶質の酸化物半導体薄膜は、４０ｃｍ2Ｖ-1ｓｅｃ-1以上という高いキャリア移動度を達成している。
　これら特許文献２および３では、一旦非晶質膜を形成し、その後のアニール処理によって結晶質の酸化物半導体薄膜を得ている。一般に薄膜トランジスタの製造工程では、非晶質膜の形成後、所望のチャネル層の形状にパターニング加工するため、蓚酸や塩酸などを含む水溶液などの弱酸によるウエットエッチングを実施する。しかし、特許文献２および３では、スパッタリング成膜に用いるスパッタリングターゲットとして、実質的にビッグスバイト構造のみからなる酸化物焼結体を用いているため、形成される非晶質膜の結晶化温度が低くなってしまい、成膜後の段階で、すでに微結晶が生成してエッチング工程で残渣が発生する、あるいは部分的に結晶化してエッチングできないといった問題が生じる。すなわち、特許文献２および３の酸化物半導体薄膜を薄膜トランジスタのチャネル層に適用するに際し、フォトリソグラフィ技術などを利用して、ウエットエッチング法により、所望のパターンを形成することは困難である。このため、たとえば、特許文献２および特許文献３の実施例では、金属マスクを使用した簡易的な方法でチャネル層を形成している。
　これに対して、特許文献４では、チャネル層として、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．０１～０．０９である酸化物半導体薄膜を用いた薄膜トランジスタが提案されている。この文献に記載の技術では、この酸化物半導体薄膜を、水分子を含む混合気体（スパッタリングガス）の雰囲気下でスパッタリング成膜することにより形成している。このような方法では、水分子から解離するＨ＋あるいはＯＨ－の存在により、酸化物の結晶が乱れ、非晶質性の高い酸化物半導体薄膜が得られるとされている。
　しかしながら、特許文献５によれば、水分子が存在する雰囲気で、スパッタリング法により成膜した場合には、得られる酸化物半導体薄膜中にパーティクルが取り込まれてしまうおそれがある。
　また、非特許文献１では、上述した方法で得られる酸化物半導体薄膜は、アニール処理後の結晶中にＨ＋が残存することが報告されている。このような薄膜中に残存するＨ＋は、酸化物半導体薄膜の膜質を低下させたり、不要なキャリア源となったりするため、キャリア濃度が増加を招く場合があることが、理論計算（非特許文献２）および実験（非特許文献３）の両面から指摘されている。
　一方、本発明者らは、特許文献６において、インジウムとガリウムを酸化物として含有し、ビックスバイト型構造のＩｎ2Ｏ3相が主たる結晶相となり、その中にβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、またはＧａＩｎＯ3相と（Ｇａ，Ｉｎ）2Ｏ3相が平均粒径５μｍ以下の結晶粒として微細に分散しており、ガリウムの含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で１０原子％以上３５原子％未満である酸化物焼結体をターゲットとして使用することを提案している。このターゲットを用いて、スパッタリング法またはイオンプレーティング法により成膜した場合、雰囲気ガス中に水分子を添加せずとも、高い非晶質性を備えた酸化物膜が得られるため、良好なエッチング性が期待される。しかしながら、特許文献６の酸化物焼結体は、ビックスバイト型構造のＩｎ2Ｏ3相だけでなく、その他の複合酸化物相を含むため、これから得られる結晶質の酸化物薄膜がＩｎ2Ｏ3単相となるとは考えにくく、また明らかにもされていない。
　加えて、特許文献７では、ガリウムの含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で５０原子％近傍の場合に、Ｇａ2Ｏ3の形の１つに類似のβ酸化ガリウム結晶構造のＧａＩｎＯ3単相の焼結体から、ＧａＩｎＯ3の透明導電性薄膜が得られることが記載されている。
　すなわち、特許文献７は、特許文献６の酸化物焼結体から、高いキャリア移動度が期待されるビックスバイト型構造のＩｎ2Ｏ3単相の結晶質の酸化物薄膜ではなく、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相を含む結晶質の酸化物薄膜が形成されることを強く示唆している。
特開２０１０－２１９５３８号公報 ＷＯ２０１０／０３２４２２Ａ１号公報 特開２０１１－１４６５７１号公報 特開２０１２－２５３３１５号公報 ＷＯ２０１０／０３５７１６号Ａ１公報 ＷＯ２００９／００８２９７Ａ１号公報 特開平７－１８２９２４号公報 特開２０１２－２５３３７２号公報
鯉田ら、表面科学、第２９巻、第１号、２００８年、ｐ１８－２４ Ｈ．　Ｋ．　Ｎｏｈ　ｅｔ　ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１１３　(２０１３)　０６３７１２ Ｙ．　Ｈａｎｙｕ　ｅｔ　ａｌ．，　Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．１０３　（２０１３）　２０２１１４
　本発明は、水添加スパッタリング成膜などの特殊なプロセスを用いることなく、非晶質状態においては、エッチング性に優れ、かつ、結晶質状態では、低いキャリア濃度および高いキャリア移動度を有し、薄膜トランジスタのチャネル層材料として好適な、ビックスバイト型構造のＩｎ2Ｏ3相のみからなる結晶質の酸化物半導体薄膜を提供することを目的とする。また、本発明は、このような酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタを提供することを目的とする。
　本発明者らは、インジウムとガリウムと不可避不純物からなる酸化物焼結体を用いて、非晶質の酸化物薄膜をスパッタリング法によって成膜した後、アニール処理を施すことによって結晶質の酸化物半導体薄膜を形成する実験を重ねた。その結果、ガリウム含有量が特定の範囲にある酸化物焼結体が、ビックスバイト型構造のＩｎ2Ｏ3相と、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、あるいはβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相からなる場合に、この酸化物焼結体をターゲットとして、一般的な条件でスパッタリング法により成膜した酸化物薄膜が、微結晶や部分的な結晶を含まない非晶質膜となること、および、これをアニール処理し、結晶化した酸化物薄膜がビックスバイト型構造のＩｎ2Ｏ3相のみから構成されることを新規に見出した。すなわち、少なくともＩｎ2Ｏ3相とＧａＩｎＯ3相からなる酸化物焼結体から得られる非晶質の酸化物薄膜が良好なエッチング性を示すとともに、アニール処理後の結晶質の酸化物半導体薄膜が高いキャリア移動度が期待できるビックスバイト型構造のＩｎ2Ｏ3単相からなることを新たに見出した。
　本発明の酸化物半導体薄膜は、インジウムとガリウムと不可避不純物からなる酸化物焼結体から得られる結晶質の酸化物半導体薄膜であって、前記酸化物焼結体がビックスバイト型構造のＩｎ2Ｏ3相と、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、あるいはβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相からなり、前記結晶質の酸化物半導体薄膜は、ガリウムの含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で０．０９以上０．４５以下であり、結晶相がビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されていること特徴とする。
　前記酸化物半導体薄膜は、ガリウムの含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で０．１０以上０．３０以下であることが好ましい。
　また、前記酸化物半導体薄膜は、キャリア濃度が５．０×１０17ｃｍ-3以下であることが好ましく、キャリア移動度が１０ｃｍ2Ｖ-1ｓｅｃ-1以上であることがより好ましい。
　前記酸化物半導体薄膜は、アニール処理によって結晶化する前の非晶質膜の結晶化温度が２２５℃以上であることが好ましい。
　本発明の薄膜トランジスタは、ソース電極、ドレイン電極、ゲート電極、チャネル層およびゲート絶縁膜を備える薄膜トランジスタであって、前記チャネル層が前記酸化物半導体薄膜によって構成されていることを特徴とする。
　このような薄膜トランジスタは、種々の表示装置に適用することができる。
　本発明によれば、水添加スパッタリング成膜などの特殊なプロセスを用いることなく、非晶質状態においては、エッチング性に優れ、かつ、結晶質状態では、低いキャリア濃度および高いキャリア移動度を有し、薄膜トランジスタのチャネル層材料として好適な、ビックスバイト型構造のＩｎ2Ｏ3相のみからなる結晶質の酸化物半導体薄膜を提供することができる。また、本発明によれば、このような酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタを提供することができる。
図１は、本発明のＴＦＴ素子の概略断面図である。
　本発明者らは、非晶質状態においては、エッチング性に優れ、かつ、結晶質状態では、低いキャリア濃度および高いキャリア移動度を有し、薄膜トランジスタのチャネル層材料として好適な結晶質の酸化物半導体薄膜について研究を重ねた。
　この結果、インジウム、ガリウム、および不可避不純物からなり、前記ガリウムが適当な含有量範囲に制御された酸化物焼結体をターゲットとして用い、これによって成膜される非晶質の酸化物薄膜を、特定の条件でアニール処理することで、低いキャリア濃度と高いキャリア移動度を有し、薄膜トランジスタのチャネル層材料として好適な、ビックスバイト型構造のＩｎ2Ｏ3相のみからなる酸化物半導体薄膜を得ることができるとの知見を得た。また、この酸化物半導体薄膜は、アニール処理前においては、非晶質性が高く、優れたエッチング性を示すとの知見を得た。本発明は、これらの知見に基づき完成されたものである。
　１．酸化物半導体薄膜
　本発明の酸化物半導体薄膜は、インジウム、ガリウム、および不可避不純物からなる酸化物焼結体から得られる結晶質の酸化物半導体であって、前記酸化物焼結体がビックスバイト型構造のＩｎ2Ｏ3相と、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、あるいはβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相からなり、ガリウムの含有量が、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．０９～０．４５であり、結晶相がビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されることを特徴とする。
　（１）組成
　本発明の酸化物半導体薄膜は、ガリウム含有量を、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で、０．０９～０．４５、好ましくは０．１０～０．３０、より好ましくは０．１０～０．１５の範囲で含有することを特徴とする。本発明では、成膜条件を適切に制御する限り、ターゲットとして使用する酸化物焼結体の組成は、酸化物半導体薄膜に引き継がれることとなる。
　本発明で、ターゲットとして使用する酸化物焼結体において、ガリウムの含有量を、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．０９～０．４５の範囲に制御することにより、この酸化物焼結体の組織を、ビックスバイト型構造のＩｎ2Ｏ3相を主たる結晶相とし、その中に、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、または、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相が平均粒径５μｍ以下の結晶粒として微細に分散したものとすることができる。そして、このターゲットを用いて成膜することで、非晶質性が高く、エッチング性に優れた酸化物薄膜を成膜することが可能となる。さらに、この非晶質の酸化物薄膜をアニール処理することで、薄膜中の酸素欠損を、酸素親和性の高いガリウムによって十分に消失させることができ、５．０×１０17ｃｍ-3以下の低いキャリア濃度と、１０ｃｍ2Ｖ-1ｓｅｃ-1以上の高いキャリア移動度を備えた結晶質の酸化物半導体薄膜を得ることが可能となる。
　これに対して、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．０９未満では、ターゲットとして使用する酸化物焼結体がビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されるため、スパッタリング成膜後の酸化物半導体薄膜を、所望の形状にパターニング加工するために必要な、良好なウエットエッチング性を有する非晶質膜にすることができなくなる。また、ガリウムの含有量が少なすぎるため、酸素欠損を十分に消失させることができず、最終的に得られる結晶質の酸化物半導体薄膜において、キャリア濃度を５．０×１０17ｃｍ-3以下とすることが困難となる。
　一方、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．４５を超えると、アニール処理後に、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相が生成しやすくなり、ビックスバイト型構造のＩｎ2Ｏ3相のみなからなる結晶質の酸化物半導体薄膜を得ることができなくなる。この結果、１０ｃｍ2Ｖ-1ｓｅｃ-1以上の高いキャリア移動度を達成できなくなる。
　なお、本発明において、不可避不純物とは、原料粉末中に存在したり、製造工程において不可避的に混入したりする微量の不純物を意味する。このような不可避不純物の含有量は、１００質量ｐｐｍ以下となるように制御することが必要となる。この範囲を超えて不可避不純物、特に、スズなどの四価の元素を含有すると、得られる結晶質の酸化物半導体薄膜のキャリア濃度を５×１０17ｃｍ-3以下に制御することが困難となる。
　また、薄膜トランジスタの安定性を重視するため、キャリア濃度を２．０×１０16ｃｍ-3以下の低い値まで低下させることを優先させる場合には、ガリウム含有量をＧａ／（Ｉｎ＋Ｇａ）原子数比で０．１５を超えて０．２０以下とすることがより好ましい。
　（２）結晶構造
　［アニール処理前］
　本発明の酸化物半導体薄膜は、上述した結晶構造を備える酸化物焼結体をターゲットとして、室温ないしは結晶化温度以下で成膜されるものであるため、アニール処理前においては、高い非晶質性を有し、ウエットエッチングにおいて残渣の原因となる微結晶が生成しない、あるいは薄膜の一部が結晶化することがない。このような非晶質の酸化物薄膜をＸ線回折測定した場合には、ビックスバイト型構造のＩｎ2Ｏ3相、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相を含めた、あらゆる結晶相の回折ピークが検出されない。
　これに対して、従来技術のように、Ｉｎ2Ｏ3相のみからなる酸化物焼結体をターゲットとして成膜することにより得られる酸化物薄膜は、薄膜中に微結晶が存在する、あるいは薄膜の一部が結晶化している。このため、Ｘ線回折測定を行った場合には、僅かながらではあるが、Ｉｎ2Ｏ3相などに由来する回折ピークが検出されることが見受けられる。
　［アニール処理後］
　本発明の酸化物半導体薄膜は、特定条件のアニール処理後に、ビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されていることを特徴とする。ここで、ビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されるとは、Ｘ線回折測定において、Ｉｎ2Ｏ3相に由来する回折ピークが検出され、それ以外の結晶相に由来する回折ピークが検出されないことを意味する。
　また、本発明の酸化物半導体薄膜は、上述したガリウムの作用により酸素欠損が低減し、かつ高い結晶性を備えたものである。このため、５．０×１０17ｃｍ-3以下の低いキャリア濃度と、１０ｃｍ2Ｖ-1ｓｅｃ-1以上の高いキャリア移動度を同時に達成することができる。
　さらに、本発明の酸化物半導体薄膜は、成膜時のスパッタリングガスに水分子を添加する必要がないため、パーティクル発生が少なく、かつ、膜の平坦性にも優れる。
　（３）膜厚
　本発明の酸化物半導体薄膜の膜厚は、その用途に応じて適宜選択されるものであるが、概ね、１０ｎｍ～５００ｎｍとすることが好ましく、２０ｎｍ～３００ｎｍとすることがより好ましく、３０ｎｍ～１００ｎｍとすることがさらに好ましい。膜厚が１０ｎｍ未満では、十分な結晶性が得られず、高いキャリア移動度を実現することができない場合がある。一方、膜厚が５００ｎｍを超えると、酸化物半導体薄膜の着色が問題になる場合がある。
　（４）特性
　［結晶化温度］
　アニール処理前の非晶質の酸化物薄膜は、結晶化温度が２２５℃以上であることが好ましく、２５０℃以上であることがより好ましい。結晶化温度がこのような範囲にあることにより、成膜時に、酸化物薄膜の一部が結晶化したり、薄膜中に微結晶が生成したりすることを回避でき、良好なエッチング性を実現することができる。なお、結晶化温度の上限は特に制限されないが、特許文献８に記載のアニール温度上限を参考に、７００℃以下であればＴＦＴ製造に支障はない。ＴＦＴ製造ラインにおけるスループット向上や熱負荷の軽減を考慮すれば、５００℃以下がより好ましい。このような結晶化温度は、Ｇａ／（Ｉｎ＋Ｇａ）原子数比を上述した範囲に制御することにより、容易に実現することができる。また、結晶化温度は、高温Ｘ線回折測定により測定することができる。
　［エッチング性］
　薄膜トランジスタのチャネル層は、一般に、結晶化温度よりも低い基板温度で非晶質膜を成膜し、ウエットエッチング法などにより所望の形状にパターニングした後、この非晶質膜を、酸化雰囲気中でアニール処理することにより形成される。したがって、成膜後の非晶質の酸化物薄膜は、エッチング性に優れていることが重要である。エッチング性が低いと、所望のパターンを形成することができなかったり、エッチング残渣が発生したりするなどの問題が生じる。
　本発明の酸化物半導体薄膜は、上述したように、アニール処理前において、高い非晶質性を備えているため、エッチング性に優れ、たとえば、蓚酸や塩酸を含む水溶液などの弱酸であっても、エッチング残渣が発生することなく、容易かつ迅速なエッチングが可能である。
　たとえば、本発明の酸化物半導体薄膜を、アニール処理前に、液温を室温～５０℃に調整した、蓚酸を主成分とするエッチャント（エッチング液）、たとえば、関東化学製ＩＴＯ－０６Ｎを用いてエッチングした場合、エッチングレートを、好ましくは１５ｎｍ／ｍｉｎ以上、より好ましくは２０ｎｍ／ｍｉｎ以上、さらに好ましくは２５ｎｍ／ｍｉｎ以上とすることができる。ここで、エッチングレートは、たとえば、所定の時間内におけるエッチング前後の膜厚変化量により測定することができる。
　なお、従来技術の、Ｉｎ2Ｏ3相のみからなる酸化物焼結体をターゲットとして室温成膜することで得られる非晶質の酸化物薄膜では、同条件でエッチングした場合、エッチングレートは、概ね１０ｎｍ／ｍｉｎ未満となり、しかも、エッチング残渣が発生する。
　［キャリア濃度およびキャリア移動度］
　本発明の酸化物半導体薄膜は、５．０×１０17ｃｍ-3以下、好ましくは２．０×１０17ｃｍ-3以下、より好ましくは２．０×１０16ｃｍ-3以下の低いキャリア濃度を備える。薄膜トランジスタが安定して動作するためには、１×１０6以上の高いоｎ／ｏｆｆ比（ｏｎ状態に対するｏｆｆ状態の抵抗の比）を備えることが必要とされるが、チャネル層を構成する酸化物半導体薄膜のキャリア濃度が上述した範囲にある場合、このようなоｎ／ｏｆｆ比を容易に達成することができる。
　また、本発明の酸化物半導体薄膜は、１０ｃｍ2Ｖ-1ｓｅｃ-1以上、好ましくは１５ｃｍ2Ｖ-1ｓｅｃ-1以上、より好ましくは２０ｃｍ2Ｖ-1ｓｅｃ-1以上の高いキャリア移動度を備える。このため、本発明の酸化物半導体薄膜は、高速駆動が要求される高精細パネル用薄膜トランジスタのチャネル層として好適に使用することができる。
　［平均透過率］
　本発明の酸化物半導体薄膜は、可視域（波長：４００ｎｍ～８００ｎｍ）における平均透過率が８０％以上、好ましくは８５％以上、より好ましくは９０％以上である。可視域における平均透過率をこのような範囲に制御することにより、透明薄膜トランジスタ（Transparent Thin Film Transistor：ＴＴＦＴ）としても使用することが可能となる。
　２．酸化物半導体薄膜の製造方法
　本発明の酸化物半導体薄膜の製造方法は、インジウム、ガリウム、および不可避不純物からなり、ガリウムの含有量が、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．０９～０．４５の範囲にあり、ビックスバイト型構造のＩｎ2Ｏ3相を主たる結晶相とし、その中に、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、または、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相が平均粒径５μｍ以下の結晶粒として微細に分散している酸化物焼結体をターゲットとして、非晶質の酸化物薄膜を成膜する、成膜工程と、得られた非晶質の酸化物薄膜をアニール処理することにより、結晶質の酸化物半導体薄膜を得る、アニール処理工程とを備えることを特徴とする。
　（１）ターゲット
　［組成］
　ターゲットとして使用する酸化物焼結体の組成は、得られる酸化物半導体薄膜に引き継がれることとなる。すなわち、ターゲットとしては、インジウム、ガリウム、酸素および不可避不純物からなり、ガリウムの含有量を、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．０９～０．４５、好ましくは０．１０～０．３０、より好ましくは０．１０～０．２０の範囲で含有する酸化物焼結体を使用することが必要となる。なお、ターゲット中のガリウムの含有量の臨界的意義は、「１．酸化物半導体薄膜」で説明した通りであるため、ここでの説明は省略する。
　［焼結体組織］
　上述したように、ビックスバイト型構造のＩｎ2Ｏ3相のみからなる酸化物焼結体をターゲットとして、スパッタリング法などにより成膜した場合には、基板温度を室温とした場合であっても、微結晶が生成する、あるいは膜の一部が結晶化するため、非晶質性の高い酸化物半導体薄膜を得ることはできない。
　これに対して、本発明では、ビックスバイト型構造のＩｎ2Ｏ3相を主たる結晶相とし、その中に、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、または、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相が平均粒径５μｍ以下、より好ましくは３μｍ以下の結晶粒として微細に分散している酸化物焼結体をターゲットとして使用する。このようなターゲットを用いて室温成膜した場合、酸化物焼結体中のＧａＩｎＯ3相や（Ｇａ，Ｉｎ）2Ｏ3相により、得られる膜の結晶化が阻害され、きわめて非晶質性の高い酸化物薄膜を得ることが可能となる。
　ビックスバイト型構造のＩｎ2Ｏ3相中のβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相は、Ｘ線回折分析により確認することができる。また、これらの結晶相の平均結晶粒径は、酸化物焼結体の断面を研磨およびエッチングした後、走査型電子顕微鏡－電子線後方散乱回折（ＳＥＭ－ＥＢＳＤ）による測定によって、その平均値を算出することにより求めることができる。
　なお、酸化物焼結体中のβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、あるいはβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相は、焼結温度が１２００℃以上１５５０℃以下に制御されることによって形成される。
　［密度］
　ターゲットとして使用する酸化物焼結体は、密度が６．３ｇ／ｃｍ3以上であることが好ましく、６．７ｇ／ｃｍ3以上、より好ましくは６．８ｇ／ｃｍ3以上であることが好ましい。これにより、酸化物焼結体を十分に低抵抗なものとすることができ、成膜時におけるノジュールやアーキングの発生を抑制することが可能となる。
　（２）成膜工程
　本発明の酸化物半導体薄膜は、ターゲットとして、上述した酸化物焼結体を用いること以外は特に制限されることはなく、スパッタリング法やイオンプレーティング法などの公知の成膜方法で成膜することができる。ただし、工業規模の生産を前提とした場合、スパッタリング法、特に、成膜時の熱影響が少なく、高速成膜が可能な直流（ＤＣ）スパッタリング法を利用することが好ましい。このため、以下では、ＤＣスパッタリング法により成膜する場合を例に挙げて、本発明の酸化物半導体薄膜の製造方法について説明する。
　［基板］
　本発明の酸化物半導体薄膜を成膜する基板としては、ガラス基板やＳｉ（ケイ素）などの半導体デバイス用基板を用いることができる。また、これら以外の基板であっても、成膜時あるいはアニール処理時の温度に耐え得るものであれば、樹脂板や樹脂フィルムなども使用することができる。
　［スパッタリングターゲット］
　スパッタリングターゲットとしては、上述した酸化物焼結体を所定の形状に加工した後、バッキングプレートやバッキングチューブに接合（ボンディング）したものを使用する。
　［成膜条件］
　成膜条件は、特に制限されることはなく、使用するスパッタリング装置の特性などに応じて適宜選択されるものであるが、概ね、以下のような成膜条件を採用することができる。
　はじめに、基板間距離が１０ｍｍ～１００ｍｍとなるようにスパッタリングターゲットを設置する。次に、スパッタリング装置のチャンバ内の圧力が２×１０-4Ｐａ以下となるように真空排気した後、スパッタリングガスを導入し、ガス圧を０．１Ｐａ～１Ｐａ、好ましくは０．２Ｐａ～０．８Ｐａに調整する。この状態で、ターゲットの面積に対する直流電力、すなわち直流電力密度が１Ｗ／ｃｍ2～５Ｗ／ｃｍ2程度の範囲となるよう直流電力を印加して、直流プラズマを発生させ、プリスパッタリングを５分間～３０分間行い、必要に応じて基板位置を修正した上で、同様の条件で、スパッタリングを行う。
　この際、基板温度は、ターゲットとして使用される酸化物焼結体の組成に応じて、非晶質の酸化物薄膜が得られるように調整することが必要となる。なお、本発明では、上述した結晶構造を有する酸化物焼結体をターゲットとして使用するため、３００℃を超える基板温度で成膜しても、非晶質の酸化物薄膜を成膜することは可能である。しかしながら、ＴＦＴ製造ラインにおけるスループット向上や熱負荷の軽減のためには、基板温度を、３００℃以下とすることが好ましい。
　また、スパッタリングガスとしては、希ガスと酸素、特に、アルゴンと酸素からなる混合ガスを用いることが好ましい。
　なお、一般的なスパッタリング法では、成膜速度を向上させるために、投入する直流電力を高めることが行われている。通常、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相や（Ｇａ，Ｉｎ）2Ｏ3相を含む酸化物焼結体からなるターゲットを用いた場合、これらの相が掘れ残り、ノジュール成長の起点となる問題がある。この点、本発明において、ターゲットとして使用する酸化物焼結体では、これらの結晶相の平均結晶粒径を５μｍ以下に制御し、かつ、均一に分散させているため、投入する直流電力を高めた場合であっても、ノジュールやアーキングの発生を効果的に抑制することが可能となっている。
　（３）微細加工工程
　得られた非晶質の酸化物薄膜は、必要に応じて、フォトリソグラフィ技術を利用したウエットエッチングやドライエッチングによって微細加工し、所定のパターンを形成する。このような微細加工を行わなくても、成膜工程において、マスキングをした上で、酸化物半導体薄膜を成膜することにより、パターンを形成することは可能である。しかしながら、微細なパターンを高精度で形成するためには、フォトリソグラフィ技術を利用することが好ましい。
　本発明の酸化物半導体薄膜は、アニール処理前において、高い非晶質性を備えているため、ウエットエッチング性に優れ、薄膜全体にわたって均一なエッチングが可能であり、エッチング残渣が発生することもない。
　特に、本発明の酸化物半導体薄膜は、アニール処理前において、弱酸を用いたウエットエッチングにより、容易かつ高精度に加工することができる。この場合、エッチャントは、特に制限されることはなく、弱酸であれば概ね使用することができるが、蓚酸を主成分とする弱酸や塩酸を含む水溶液などを好適に使用することができる。具体的には、関東化学株式会社製のＩＴＯ－０６Ｎなどを好適に使用することができる。
　なお、ドライエッチングにより微細加工する場合、エッチングガスが制限されることはなく、たとえば、六フッ化硫黄、四フッ化炭素、トリフルオロメタン、二フッ化キセノンなどを使用することができる。
　（４）アニール処理工程
　本発明の結晶質の酸化物半導体薄膜は、上述した非晶質の酸化物薄膜を、酸化性雰囲気でアニール処理することによって得られる。ここで、酸化性雰囲気とは、アニール処理中に、酸化物半導体薄膜の酸化が促進される雰囲気であり、酸素、オゾン、水蒸気、および窒素酸化物のいずれかを少なくとも１種を含む雰囲気を指す。
　本発明では、アニール処理のプロセスが制限されることはなく、非晶質の酸化物薄膜を十分に結晶化することができる限り、公知のプロセスを適用することが可能である。たとえば、一般的なアニール炉を用いたプロセスでアニール処理をする場合、以下のような条件でアニール処理をすることができる。
　アニール処理温度は、酸化物半導体薄膜の組成に応じて選択され、少なくとも結晶化温度以上とすることが必要である。アニール処理後の酸化物半導体薄膜の結晶性を十分に高いものとするためには、結晶化温度よりも３０℃以上、好ましくは５０℃以上、より好ましくは６０℃以上高温とすることが好ましい。一方、アニール処理の上限は、特に制限されることはないが、本発明のように、ガリウムを、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．０９～０．４５の範囲で含有するする非晶質の酸化物薄膜を対象とする場合、７００℃以下とすることが好ましい。
　アニール処理時間は、１分～１２０分とすることが好ましく、５分～６０分とすることがより好ましい。処理時間が１分未満では、非晶質の酸化物薄膜を十分に結晶化させることができない。一方、処理時間が１２０分を超えても、それ以上の効果を得ることができないばかりか、生産性が悪化してしまう。
　なお、アニール処理として、赤外線による高速熱処理法（Rapid ThermalAnneal：ＲＴＡ）やフラッシュランプ加熱を利用した短時間の急速加熱処理を適用する場合、上述した条件に関わらず、使用する装置の特性に合わせて、その条件を適宜調整することが必要となる。
　３．薄膜トランジスタ
　（１）構成
　本発明の薄膜トランジスタ（ＴＦＴ素子）は、ソース電極、ドレイン電極およびゲート電極の３つの電極、ならびに、チャネル層およびゲート絶縁膜の各要素を備える薄膜トランジスタであって、チャネル層に本発明の酸化物半導体薄膜を適用していることを特徴とする。このような薄膜トランジスタの構成は、特に制限されるものではないが、たとえば、図１に示した構成の薄膜トランジスタを例示することができる。
　図１の薄膜トランジスタは、熱酸化によってＳｉＯ2膜が表面に形成されたＳｉＯ2／Ｓｉ基板上に、本発明の酸化物半導体薄膜およびＡｕ／Ｔｉ積層電極によって構成される。より具体的には、ゲート電極１はＳｉ基板、ゲート絶縁膜２はＳｉＯ2膜、チャネル層３は本発明の酸化物半導体薄膜、ならびに、ソース電極４およびドレイン電極５はＡｕ／Ｔｉ積層電極によって構成される。
　［基板］
　図１の薄膜トランジスタでは、ＳｉＯ2／Ｓｉ基板を用いているが、基板はこれに限定されるものではなく、従来から薄膜トランジスタを含む電子デバイスの基板として公知のものを用いることができる。たとえば、ＳｉＯ2／Ｓｉ基板やＳｉ基板のほかに、無アルカリガラス、石英ガラスなどのガラス基板を用いることができる。また、各種金属基板やプラスチック基板、ポリイミドなどの透明でない耐熱性高分子フィルム基板などを用いることもできる。
　［ゲート電極］
　図１の薄膜トランジスタでは、ゲート電極１をＳｉ基板により構成しているが、これに制限されることはない。たとえば、Ｍｏ、Ａｌ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔなどの金属薄膜または合金薄膜、あるいは、これらの金属の導電性酸化物薄膜、窒化物薄膜または酸窒化物薄膜を用いることができる。また、公知の各種導電性高分子材料を用いることもできる。透明薄膜トランジスタの場合には、ＩＴＯなどの透明導電膜を用いることができる。さらには、本発明の酸化物半導体薄膜と同様の金属組成を有する透明導電膜を用いることもできる。いずれの材料を用いる場合であっても、ゲート電極１には、良好な導電性が求められる。具体的には、ゲート電極１の比抵抗は、１×１０-6Ω・ｃｍ～１×１０-1Ω・ｃｍの範囲に制御されることが好ましく、１×１０-6Ω・ｃｍ～１×１０-3Ω・ｃｍの範囲に制御されることがより好ましい。
　［ゲート絶縁層］
　また、ゲート絶縁膜２は、ＳｉＯ2、Ｙ2Ｏ3、Ｔａ2Ｏ5、Ｈｆ酸化物などの金属酸化物薄膜やＳｉＮｘなどの金属窒化物薄膜、あるいは、ポリイミドをはじめとする絶縁性の高分子材料などの公知の材料を用いることができる。ゲート絶縁膜２の比抵抗は、１×１０6Ω・ｃｍ～１×１０15Ω・ｃｍの範囲であることが好ましく、１×１０10Ω・ｃｍ～１×１０15Ω・ｃｍであることがより好ましい。
　［チャネル層］
　チャネル層３の比抵抗は、特に制限されるものではないが、１×１０-1Ω・ｃｍ～１×１０6Ω・ｃｍに制御されることが好ましく、１Ω・ｃｍ～１×１０3Ω・ｃｍに制御されることがより好ましい。本発明の酸化物半導体薄膜では、スパッタリング法またはイオンプレーティング法における成膜条件や結晶化する際のアニール処理の条件の選択によって、酸素欠損の生成量を調整することができる。このため、チャネル層３の比抵抗を、上述した範囲に容易に制御することができる。
　［ソース電極およびドレイン電極］
　ソース電極４およびドレイン電極５としては、ゲート電極１と同様に、Ｍｏ、Ａｌ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔなどの金属薄膜または合金薄膜、あるいは、これらの金属の導電性酸化物薄膜、窒化物薄膜または酸窒化物薄膜を用いることができる。また、公知の各種導電性高分子材料を用いることもできる。透明薄膜トランジスタの場合には、ＩＴＯなどの透明導電膜を用いることができる。さらに、必要に応じて、これらの薄膜を積層化したものを用いてもよい。いずれの材料を用いる場合であっても、ソース電極４やドレイン電極５には、良好な導電性が求められる。具体的には、ソース電極４およびドレイン電極４の比抵抗は、１×１０-6Ω・ｃｍ～１０-1Ω・ｃｍの範囲に制御されることが好ましく、１×１０-6Ω・ｃｍ～１×１０-3Ω・ｃｍの範囲に制御されることがより好ましい。
　（２）用途
　本発明の薄膜トランジスタは、その用途が制限されることはないが、液晶ディスプレイ、有機ＥＬディスプレイ、ＭＥＭＳディスプレイなどの表示装置に好適に利用することができる。
　（３）薄膜トランジスタの製造方法
　本発明の薄膜トランジスタの構成要素のうち、チャネル層３は、上述した本発明の酸化物焼結体を用いて、非晶質の酸化物薄膜を成膜する成膜工程と、この非晶質の酸化物薄膜を、酸化性雰囲気でアニール処理することにより結晶化するアニール処理工程とを備える製造方法によって形成することができる。
　このようなチャネル層３を含む、本発明の薄膜トランジスタは、上述した成膜工程およびアニール処理工程を、いくつかの公知の方法と組み合わせて製造することができる。以下、その一例について説明するが、本発明の薄膜トランジスタの製造方法は、以下の説明によって限定されることはない。
　はじめに、高ドープのｎ型Ｓｉウエハ基板の表面に、熱酸化によってＳｉＯ2膜を形成し、ＳｉＯ2／Ｓｉ基板とする。
　次に、この基板のＳｉＯ2膜状に、本発明の酸化物焼結体をターゲットとして、直流マグネトロンスパッタリング法により、所定の膜厚を有する非晶質の酸化物薄膜を成膜する（成膜工程）。この際、基板温度は、酸化物半導体薄膜の結晶化温度よりも低温に保持したまま成膜することが必要となる。なお、この成膜工程の条件は、「２．酸化物半導体薄膜の製造方法」で説明した条件と同様であるため、ここでの説明は省略する。
　その後、得られた非晶質の酸化物薄膜に、フォトリソグラフィ技術などを利用してエッチングすることにより、パターニングを行う。なお、パターニングは、マスキングをした上で非晶質の酸化物薄膜を成膜することで行うこともできる。ただし、微細なパターンを形成するためには、フォトリソグラフィ技術などを利用する方が有利である。
　続いて、この非晶質の酸化物薄膜を、結晶化温度以上の温度でアニール処理することにより、所定のチャネル長およびチャネル幅を有する、結晶質の酸化物半導体薄膜からなるチャネル層を得る。この際のアニール処理の条件も、「２．酸化物半導体薄膜の製造方法」で説明した条件と同様であるため、ここでの説明は省略する。
　最後に、チャネル層上に、膜厚５ｎｍのＴｉ薄膜と膜厚１００ｎｍのＡｕ薄膜を、この順序で積層して、ソース電極およびドレイン電極を形成する。この際のパターニングも、チャネル層の場合と同様に、マスキングにより、または、フォトリソグラフィ技術などを利用してエッチングすることにより行うことができる。
　以上のプロセスにより、本発明の薄膜トランジスタを得ることができる。
　なお、本発明の薄膜トランジスタは、図１に示したボトムゲート・トップコンタクト型に限定されることはなく、ボトムゲート・ボトムコンタクト、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトなど、その他の形態を選択することもできる。
　以下に、実施例を用いて、本発明を具体的に説明する。なお、以下の実施例は例示に過ぎず、本発明は、これらの実施例により限定されることはない。
　（実施例１）
　［酸化物焼結体］
　原料粉末として、平均粒径が１μｍ以下となるように調整した酸化インジウム粉末および酸化ガリウム粉末を用意した。これらの原料粉末を、酸化ガリウム粉末の比率が、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．１０となるように調合し、水とともに樹脂製ポットに入れてスラリー化し、湿式ボールミルを用いて混合した。この際、硬質ＺｒＯ2ボールを用いて、混合時間を１８時間とした。
　混合後、樹脂製ポットからスラリーを取り出し、ろ過および乾燥した後、スプレードライヤを用いて噴霧乾燥し、造粒粉末を得た。この造粒粉末を、ゴム型に充填し、冷間静水圧プレスにより３００／ｃｍ2の圧力で加圧成形し、円板状の成形体を得た。
　次に、焼結炉内に、この成形体を載置、炉内容積０．１ｍ3当たり５Ｌ／分で酸素を導入し、焼結温度を１４００℃として、２０時間焼結することにより酸化物焼結体を得た。この際、室温から焼結温度までを１℃／分で昇温した。また、焼結後は、酸素の導入を停止し、焼結温度から１０００℃までを１０℃／分で降温した。
　このようにして得られた酸化物焼結体を、直径が１５２ｍｍ、厚さが５ｍｍの大きさに加工した後、スパッタリング面をカップ砥石で最大高さＲｚが３．０μｍ以下となるように研磨した。続いて、加工後の酸化物焼結体を、無酸素銅製のバッキングプレートに金属インジウムを用いてボンディングすることにより、スパッタリングターゲットを得た。
　酸化物焼結体を加工する際に得られた端材を破砕し、ＩＣＰ発光分光法にて組成分析を行った結果、この酸化物焼結体は、原料粉末と同様に、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．１０のガリウムを含有していること、および、不可避不純物の含有量が１００質量ｐｐｍ以下であることが確認された。
　また、Ｘ線回折装置（フィリップス製、Ｘ‘Ｐｅｒｔ　ＰＲＯ）を用いた測定の結果、この酸化物焼結体は、ビッグスバイト型構造のＩｎ2Ｏ3相とβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相の２相によって構成されていることが確認された。なお、ＳＥＭ―ＥＢＳＤ（カールツァイス製、ＵＬＴＲＡ５５、および、ＨＫＬ製、Ｃｈａｎｎｅｌ５）による観察の結果、このＧａＩｎＯ3相の平均結晶粒径は２．８μｍであることが確認された。
　さらに、アルキメデス法により、この酸化物焼結体の密度は７．００ｇ／ｃｍ3であることが確認された。
　［非晶質の酸化物薄膜］
　アーキング抑制機能のない直流電源を装備した直流マグネトロンスパッタリング装置（トッキ製、ＳＰＫ－５０３）の非磁性体ターゲット用カソードに、得られたスパッタリングターゲットを取り付けた。基板には、無アルカリのガラス基板（コーニング♯７０５９）を用い、ターゲット－基板間距離を６０ｍｍに固定した。５×１０-5Ｐａ以下まで真空排気後、アルゴンと酸素の混合ガスを酸素の比率が１．５％になるように導入し、ガス圧を０．６Ｐａに調整した。
　この状態で、直流電力３００Ｗ（１．６４Ｗ／ｃｍ2）を印加して直流プラズマを発生させ、１０分間のプリスパッタリング後、スパッタリングターゲットの直上、すなわち、静止対向位置に基板を配置し、室温でスパッタリングを実施することにより、酸化物薄膜を成膜した。得られた酸化物薄膜の膜厚を、表面形状測定装置（テンコール社製、Ａｌｐｈａ－Ｓｔｅｐ　ＩＱ）を用いた測定の結果、膜厚は５０ｎｍであることが確認された。
　この酸化物薄膜に対して、ＩＣＰ発光分光法にて組成分析を行った結果、この酸化物薄膜は、酸化物焼結体と同様に、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．１０のガリウムを含有しており、スズを含有していないことが確認された。
　また、Ｘ線回折装置を用いた測定により、回折パターン中に、ビックスバイト型構造のＩｎ2Ｏ3相、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相のピークのいずれもが存在しないことが確認された。すなわち、この酸化物薄膜は、高い非晶質性を備えたものであることが確認された。一方、別途に用意したサンプルに対して、高温Ｘ線回折測定を行った結果、この酸化物半薄膜の結晶化温度は２４５℃であることが確認された。
　さらに、別途に用意したサンプルに対して、ウエットエッチング試験を実施した。具体的には、サンプルを、３０℃に加熱したエッチャント（関東化学株式会社製、ＩＴＯ－０６Ｎ）に１分間浸漬した。この結果、この酸化物薄膜は、問題なくエッチングが可能であり、エッチング残渣も生じていないことが確認された。さらに、エッチング前後の膜厚差を求めることにより、エッチングレートは、３２ｎｍ／ｍｉｎであることが確認された。
　なお、表２中、ウエットエッチング試験の評価では、エッチング残渣が発生せず、問題なくエッチングが可能であったものを「優（◎）」、僅かながらエッチング残渣が発生したが、問題なくエッチングが可能であったものを「良（○）」、エッチング残渣が発生し、問題が生じたものを「不良（×）」と記載した。
　［結晶質の酸化物半導体薄膜］
　上述のようにして得られた非晶質の酸化物薄膜を、大気中、３２５℃で、３０分間アニール処理するいことのより、酸化物半導体薄膜を得た。
　Ｘ線回折装置を用いた測定の結果、この酸化物半導体薄膜は、結晶化しており、Ｉｎ2Ｏ3（２２２）を主ピークとするビックスバイト型構造の酸化インジウム単相であることが確認された。
　また、ホール効果測定装置（東陽テクニカ製、ＲｅｓｉＴｅｓｔ８４００）を用いて、酸化物半導体薄膜のキャリア濃度および比抵抗を測定し、これらの結果から、キャリア移動度を算出した。この結果、この酸化物半導体薄膜のキャリア濃度は２．０×１０17ｃｍ-3であり、キャリア移動度は２２．５ｃｍ2Ｖ-1ｓｅｃ-1であることが確認された。
　最後に、分光光度計（日本分光製、Ｖ－６７０）を用いて、この酸化物半導体薄膜の平均透過率を測定したところ、８０％以上であることが確認された。これらの結果を表１および表２に示す。
　（実施例２～１１）
　酸化物焼結体および酸化物半導体薄膜の製造条件を表１および表２に示すようにしたこと以外は、実施例１と同様にして、酸化物焼結体、非晶質の酸化物薄膜および結晶質の酸化物半導体薄膜を得た。また、それぞれについて、実施例１と同様にして評価を行った。これらの結果を表１および表２に示す。
　（比較例１）
　特許文献２を参考にして、原料粉末として、平均粒径が１．２μｍの酸化インジウム粉末と、平均粒径が１．５μｍの酸化ガリウム粉末を用い、ガリウムの含有量をＧａ／（Ｉｎ＋Ｇａ）原子数比で０．０８に調整し、焼結温度を１４００℃として、酸化物焼結体を作製し、その評価を行った。
　また、この酸化物焼結体をターゲットとして、実施例１と同様に、非晶質の酸化物薄膜を成膜し、その評価を行った。なお、Ｘ線回折装置を用いた測定の結果、比較例１の非晶質の酸化物薄膜には、薄膜中に、ビックスバイト型構造のＩｎ2Ｏ3相に由来する微結晶が僅かに存在することが確認された。また、ウエットエッチング試験後、その表面を目視で観察したところ、エッチング残渣が生じており、エッチングも不均一なものとなっていることが確認された。
　さらに、アニール処理温度を３００℃としたこと以外は、実施例１と同様にして、結晶質の酸化物半導体薄膜を得て、その評価を行った。なお、比較例１の結晶質の酸化物半導体薄膜は、Ｘ線回折装置を用いた測定の結果、この酸化物半導体薄膜は、ビックスバイト型構造のＩｎ2Ｏ3相を主たる結晶相であることが確認された。これらの結果を表１および表２に示す。
　（比較例２および３）
　アニール処理温度を表２に示すようにしたこと以外は、比較例１と同様にして、酸化物焼結体、非晶質の酸化物薄膜および結晶質の酸化物半導体薄膜を得た。また、それぞれについて、実施例１と同様にして評価を行った。これらの結果を表１および表２に示す。
　（比較例４）
　特許文献３を参考にして、原料粉末として、平均粒径約１μｍの酸化インジウム粉末と、平均粒径約１μｍの酸化ガリウム粉末を用い、焼結温度を１６００℃として、酸化物焼結体を作製し、その評価を行った。
　また、この酸化物焼結体をターゲットとして、実施例１と同様に、非晶質の酸化物薄膜を成膜し、その評価を行った。なお、比較例４の非晶質の酸化物薄膜には、Ｘ線回折装置を用いた測定の結果、薄膜中に、ビックスバイト型構造のＩｎ2Ｏ3相に由来する微結晶が存在することが確認された。また、ウエットエッチング試験後、その表面を目視で観察したところ、エッチング残渣が生じており、エッチングも不均一なものとなっていることが確認された。
　さらに、特許文献３を参考にして、アニール処理温度を３００℃としたこと以外は、実施例１と同様にして、結晶質の酸化物半導体を得て、その評価を行った。これらの結果を表１および表２に示す。
　（比較例５）
　原料粉末におけるＧａ／（Ｉｎ＋Ｇａ）原子数比を、表１に示すように、０．１２に調整したこと以外は、比較例４と同様に特許文献３を参考にして、酸化物焼結体、非晶質の酸化物薄膜および結晶質の酸化物半導体薄膜を得た。また、それぞれについて、実施例１と同様にして評価を行った。これらの結果を表１および表２に示す。
　（比較例６）
　原料粉末におけるＧａ／（Ｉｎ＋Ｇａ）原子数比を０．５０に調整したことや成膜時の基板温度などの製造条件を表１および表２に示すようにしたこと以外は、実施例１と同様にして、酸化物焼結体、非晶質の酸化物薄膜および結晶質の酸化物半導体薄膜を得た。また、それぞれについて、実施例１と同様にして、評価を行った。これらの結果を表１および表２に示す。
　なお、比較例６では、アニール処理後のＸ線回折測定の結果、ビックスバイト型構造のＩｎ2Ｏ3相の（２２２）ピークの他に、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相の（１１１）ピークが確認されたが、いずれのピーク強度も他の実施例や比較例と比較して相対的に低く、結晶性が低いことが示唆された。
　また、比較例６では、得られた結晶質の酸化物半導体薄膜に対して、実施例１と同様にして、ホール効果測定を行ったが、キャリア濃度およびキャリ移動度のいずれもが測定限界以下であった。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　［評価］
　表１および表２より、本発明の技術的範囲に属する実施例１～１１の酸化物半導体薄膜は、ビックスバイト型構造のＩｎ2Ｏ3相と、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、あるいはβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相からなる酸化物焼結体をターゲットに用いて成膜されているため、アニール処理前においては、非晶質性が高く、エッチング性に優れていることが確認された。また、アニール処理後においては、ビックスバイト型構造のＩｎ2Ｏ3相のみから構成され、５．０×１０17ｃｍ-3以下のキャリア濃度と、１０ｃｍ2Ｖ-1ｓｅｃ-1以上のキャリア移動度を同時に達成していることが確認された。特に、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．１０～０．３０の範囲にある実施例１、２および４～６では、成膜条件およびアニール条件を適切なものとすることで、２．０×１０17ｃｍ-3以下のキャリア濃度と、１５ｃｍ2Ｖ-1ｓｅｃ-1以上のキャリア移動度を同時に達成していることが確認された。また、Ｇａ／（Ｉｎ＋Ｇａ）原子数比が０．１５を超え０．２０以下の範囲にある実施例８～１０では、キャリア移動度が１５ｃｍ2Ｖ-1ｓｅｃ-1未満になるものの、特定の成膜条件およびアニール条件とすることで、キャリア濃度を２．０×１０16ｃｍ-3以下にまで低減させることが可能であることが確認された。
　これに対して、特許文献２を参考にして作製した比較例１～３の酸化物焼結体は、ガリウム含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で０．０８であるため、いずれもビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されていることが確認された。また、これらの酸化物焼結体をターゲットとして成膜することで得られた酸化物半導体薄膜は、アニール処理前において、非晶質であるものの、微結晶が存在しており、エッチング性も十分なものといえないことが確認された。なお、これらの非晶質の酸化物薄膜の結晶化温度は、いずれも２２５℃未満であった。さらに、これらの酸化物半導体薄膜をアニール処理することで得られた結晶質の酸化物半導体薄膜は、キャリア移動度は１０ｃｍ2Ｖ-1ｓｅｃ-1以上であるものの、キャリア濃度が５．０×１０17ｃｍ-3を超えていることが確認された。
　一方、特許文献３を参考にして作製した比較例４および５の酸化物焼結体は、比較例１～３と同様に、ビックスバイト型構造のＩｎ2Ｏ3相のみによって構成されていることが確認された。また、これらの酸化物焼結体をターゲットとして成膜することで得られた酸化物半導体薄膜は、アニール処理前において、非晶質であるものの、微結晶が存在しており、エッチング性も十分なものといえないことが確認された。なお、これらの非晶質の酸化物薄膜の結晶化温度は、いずれも２２５℃未満であった。さらに、これらの酸化物半導体薄膜をアニール処理することで得られた結晶質の酸化物半導体薄膜は、のキャリア移動度は１０ｃｍ2Ｖ-1ｓｅｃ-1以上であるものの、キャリア濃度が５．０×１０17ｃｍ-3を超えていることが確認された。
　比較例６は、Ｇａ／（Ｉｎ＋Ｇａ）原子数比で０．５０である例であるが、この比較例で得られた酸化物焼結体は、ビッグスバイト型構造のＩｎ2Ｏ3相と、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相と、（Ｇａ，Ｉｎ）2Ｏ3相の３相によって構成されていることが確認された。また、この酸化物焼結体をターゲットとして成膜することで得られた酸化物半導体薄膜は、アニール処理前において、非晶質性が高く、エッチング性に優れていることが確認された。しかしながら、この非晶質の酸化物薄膜の結晶化温度は６００℃と高温であった。さらに、この酸化物半導体薄膜をアニール処理することで得られた結晶質の酸化物半導体薄膜は、ビッグスバイト型構造のＩｎ2Ｏ3相とβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相の２相によって構成されており、キャリア濃度およびキャリア密度のいずれも測定限界以下であったことが確認された。
　（実施例１２）
　熱酸化によってＳｉＯ2膜が形成された、厚さ３００ｎｍのＳｉ基板の表面に、実施例１で得られた酸化物焼結体（Ｇａ／（Ｉｎ＋Ｇａ）原子数比＝０．１０）をターゲットとして、直流マグネトロンスパッタリング法により、厚さが５０ｎｍの酸化物半導体薄膜を室温成膜した。なお、この際のスパッタリング条件は、実施例１と同様にした。
　次に、得られた酸化物半導体薄膜に対して、実施例１のウエットエッチング試験と同じ条件でエッチングを施すことにより、パターニングを行った。
　エッチング後の酸化物半導体薄膜を、実施例１と同じ条件で、すなわち、大気中、３２５℃で、３０分間のアニール処理することで結晶化させた。これにより、Ｓｉ基板、ＳｉＯ2膜および結晶質の酸化物半導体薄膜を、それぞれゲート電極、ゲート絶縁膜およびチャネル層とした。
　このチャネル層の表面に、直流マグネトロンスパッタリング法により、厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＡｕ膜を、この順序で成膜することで、Ａｕ／Ｔｉ積層膜からなるソース電極およびドレイン電極を成膜した。この際、メタルマスクを用いてパターニングを行い、チャネル長が１００μｍ、チャネル幅が４５０μｍとなるように、ソース電極およびドレイン電極を成膜することで、図１に示す構成を備える薄膜トランジスタを得た。なお、ソース電極およびドレイン電極の成膜条件はスパッタリングガスをアルゴンのみとし、直流電力を５０Ｗに変更した以外は、酸化物半導体薄膜の成膜条件と同様とした。
　得られた薄膜トランジスタの動作特性を、半導体パラメータアナライザ（ケースレー社製、４２０ＣＳ）を用いて分析した。この結果、薄膜トランジスタとしての動作特性が確認できた。また、この薄膜トランジスタは、電界効果移動度が２７．９ｃｍ2Ｖ-1ｓｅｃ-1、ｏｎ／ｏｆｆ比が２×１０8、Ｓ値が１．０の良好な値を示すことが確認された。
　（実施例１３）
　実施例２で得られた酸化物焼結体（Ｇａ／（Ｉｎ＋Ｇａ）原子数比＝０．１２）をターゲットとして使用したこと、および、エッチング後の酸化物半導体薄膜を、大気中、３７５℃で、３０分間のアニール処理することで結晶化させたこと以外は、実施例１２と同様にして、薄膜トランジスタを作製した。
　この薄膜トランジスタの動作特性を、実施例１２と同様に、半導体パラメータアナライザを用いて分析した。この結果、薄膜トランジスタとしての動作特性が確認できた。また、この薄膜トランジスタは、電界効果移動度が２０．２ｃｍ2Ｖ-1ｓｅｃ-1、ｏｎ／ｏｆｆ比が７×１０8、Ｓ値が０．９の良好な値を示すことが確認された。
Figure JPOXMLDOC01-appb-T000003
　［評価］
　実施例１２および１３では、薄膜トランジスタとしての動作特性が確認することができ、ｏｎ／ｏｆｆ比、電解効果移動度およびＳ値のいずれもが、良好な値を示していることが確認された。
　１　ゲート電極
　２　ゲート絶縁膜
　３　チャネル層
　４　ソース電極
　５　ドレイン電極
 
 

Claims (7)

  1. 　インジウムとガリウムと不可避不純物からなる酸化物焼結体から得られる結晶質の酸化物半導体薄膜であって、
    　前記酸化物焼結体がビックスバイト型構造のＩｎ2Ｏ3相と、β－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相、あるいはβ－Ｇａ2Ｏ3型構造のＧａＩｎＯ3相および（Ｇａ，Ｉｎ）2Ｏ3相からなり、
    　前記結晶質の酸化物半導体薄膜は、ガリウムの含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で０．０９以上０．４５以下であり、結晶相がビックスバイト型構造のＩｎ2Ｏ3相のみによって構成される、酸化物半導体薄膜。
  2. 　ガリウムの含有量がＧａ／（Ｉｎ＋Ｇａ）原子数比で０．１０以上０．３０以下である、請求項１に記載の酸化物半導体薄膜。
  3. 　キャリア濃度が５．０×１０17ｃｍ-3以下である、請求項１または２に記載の酸化物半導体薄膜。
  4. 　キャリア移動度が１０ｃｍ2Ｖ-1ｓｅｃ-1以上である、請求項１または２に記載の酸化物半導体薄膜。
  5. 　アニール処理によって結晶化する前の非晶質膜の結晶化温度が２２５℃以上である、請求項１または２に記載の酸化物半導体薄膜。
  6. 　ソース電極、ドレイン電極、ゲート電極、チャネル層およびゲート絶縁膜を備える薄膜トランジスタであって、前記チャネル層が請求項１または２に記載の酸化物半導体薄膜によって構成される、薄膜トランジスタ。
  7. 　請求項７に記載の薄膜トランジスタを備える、表示装置。
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