JPWO2013046606A1 - 薄膜トランジスタ、および画像表示装置 - Google Patents

薄膜トランジスタ、および画像表示装置 Download PDF

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Abstract

ゲート電極（１）およびキャパシタ電極（２）を二層構造とし、絶縁基板（０）と接する第一層（１ａ、２ａ）をＩＴＯ、ゲート絶縁層（３）と接する第二層（１ｂ、２ｂ）を金属酸化物層とすることで、高い光透過性および高導電性を有するゲート電極（１）およびキャパシタ電極（２）の形成が可能となる。それゆえ、このようなゲート電極（１）およびキャパシタ電極（２）を用いることで、薄膜トランジスタの光透過性の向上、および当該薄膜トランジスタを利用した画像表示装置の表示性能の向上が可能となる。

Description

本発明は、画像表示装置の駆動素子等に用いることができる薄膜トランジスタ、および画像表示装置に関する。
従来、電子デバイスの駆動用トランジスタとしては、アモルファスシリコンや多結晶シリコン等を用いた薄膜トランジスタが用いられてきた。しかしながら、アモルファスシリコンや多結晶シリコンは、光透過性を有さず、また可視光領域において光感度を持つため、遮光膜が必要となる。それゆえ、薄膜トランジスタがディスプレイ観察側からみてディスプレイ表示要素の表側に存在する場合には、ディスプレイの視認性に影響を与えてしまう。そのため、薄膜トランジスタは、ディスプレイ表示要素の裏側に配置されていた。
反射型液晶表示装置や電気泳動表示装置等の反射型の表示装置のカラー化においては、一般的にはカラーフィルタが用いられる。ここで、カラーフィルタを用いた場合の表示装置の構造は、上記の理由により、カラーフィルタと薄膜トランジスタとの間に液晶封入層や電気泳動粒子層が形成される構造となる。しかしながら、この位置にカラーフィルタおよび薄膜トランジスタが形成されると、例えば、液晶封入層を用いる場合は、液晶を封入した後、薄膜トランジスタとカラーフィルタとを位置合わせする必要がある。それゆえ、高い精度を得るためには困難が伴い、コスト上昇や歩留まり低下の原因となっている。
そこで、カラーフィルタ上に光透過性を有する薄膜トランジスタを形成することで、カラーフィルタと薄膜トランジスタとの位置合わせを容易にする試みがなされている。この場合、薄膜トランジスタが光透過性を有するため、ディスプレイ観察側からみてディスプレイ表示要素の表側に薄膜トランジスタを配置することができ、作製したディスプレイは光透過性を有する薄膜トランジスタを通して視認する構造となる（非特許文献１参照）。
ここで、光透過性を有する薄膜トランジスタの半導体層には、例えば、酸化インジウムガリウム亜鉛等がよく用いられている(非特許文献２参照)。
また、光透過性を有する薄膜トランジスタのゲート電極やキャパシタ電極としては、例えば、酸化インジウム錫（ＩＴＯ：Indium Tin Oxide）等がよく用いられている。
また、薄膜トランジスタのゲート絶縁層としては、例えば、ＣＶＤ(Chemical Vapor Deposition)法で成膜された窒化シリコン等がよく用いられている。基板上に、ＣＶＤ法で窒化シリコン等を成膜する場合、基板清浄手段として、Ｈ２プラズマによる表面処理を行い、その後、ＳｉＨ４等の反応性ガスを用いて成膜を行うのが一般的である。
特開平１０−３４１０２２号公報
伊藤学、応用物理７７[７]（２００８） K. Nomura et al Nature、４３２、４８８（２００４）
しかしながら、ＩＴＯによってゲート電極が形成されている基板上に、ＣＶＤ法を用いてＨ２プラズマによる表面処理、およびＳｉＨ４等の反応性ガスを用いて窒化シリコン等を成膜する場合、ＩＴＯがＨによって還元され、光透過率の低下（黒化）が生じることが知られている（特許文献１参照）。
光透過性を有する薄膜トランジスタを構成するゲート電極およびキャパシタ電極の光透過率の低下は、最終的に、カラーフィルタ上に光透過性を有する薄膜トランジスタを形成する構造を持つ画像表示装置の表示画面の明度やコントラストの低下を招く。
そこで、本発明では、上記のような要求を解決するため、高い光透過性を有する薄膜トランジスタ、および当該薄膜トランジスタを用いた画像表示装置を実現することを目的とする。
本発明の一態様の薄膜トランジスタは、
光透過性を有する絶縁基板上に、少なくともゲート電極、キャパシタ電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極が光透過性を有する材料で形成されている薄膜トランジスタであって、前記ゲート電極および前記キャパシタ電極、または前記ソース電極および前記ドレイン電極が、前記絶縁基板に接する第一層と、前記ゲート絶縁層に接する第二層とから構成され、前記第一層が、酸化インジウム錫であり、前記第二層が、インジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物であることを特徴とする。
また、前記第二層が、前記半導体層と同材料であってもよい。
さらに、前記ゲート電極および前記キャパシタ電極、または前記ソース電極および前記ドレイン電極の可視光領域における平均透過率が７０％以上であってもよい。
また、前記半導体層が、インジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物であってもよい。
さらに、前記ゲート絶縁層が、ＣＶＤ法で形成された酸化シリコン、窒化シリコン、およびシリコンオキシナイトライドのいずれか一種を含む化合物であってもよい。
また、前記薄膜トランジスタがボトムゲート型ＴＦＴであってもよい。
さらに、前記薄膜トランジスタがトップゲート型ＴＦＴであってもよい。
本発明の他の態様の画像表示装置は、
前記薄膜トランジスタのアレイと、前記薄膜トランジスタのアレイのソース電極又はドレイン電極に接続された画素電極と、前記画素電極上に配置された画像表示媒体とを備えることを特徴とする。
また、前記薄膜トランジスタのアレイの絶縁基板上にカラーフィルタが形成されているものであってもよい。
本発明の薄膜トランジスタでは、ゲート電極およびキャパシタ電極のそれぞれを二層構造とし、基板と接する第一層をＩＴＯとし、ゲート絶縁層と接する第二層をＩＴＯの黒化を抑制する金属酸化物層とすることで、高い光透過性および高導電性を有するゲート電極およびキャパシタ電極の形成が可能となる。それゆえ、本発明の薄膜トランジスタでは、このようなゲート電極およびキャパシタ電極を用いることで、高い光透過性を有する薄膜トランジスタ、および表示性能の優れた画像表示装置を実現することが可能となる。
光透過性を有する絶縁基板上に少なくともゲート電極、キャパシタ電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極が光透過性を有する材料で形成されている薄膜トランジスタであって、該ゲート電極が異なる二層の金属酸化物により形成され、絶縁基板上に接する第一層を酸化インジウム錫（ＩＴＯ）とすることで、十分な導電性を持つゲート電極を有する光透過性を有する薄膜トランジスタを得ることが可能となる。
しかしながら、ＩＴＯによってゲート電極が形成されている基板上に、ゲート絶縁層となる窒化シリコン等をＣＶＤ法を用いて成膜する場合、成膜前のＨ２プラズマ処理および成膜工程において、ＩＴＯがＨによって還元され、透過率の低下（黒化）が生じる。光透過性を有する薄膜トランジスタを構成するゲート電極、キャパシタ電極の透過率の低下は、最終的に、カラーフィルタ上に光透過性を有する薄膜トランジスタを形成する構造を持つ画像表示装置の表示画面の明度やコントラストの低下を招く。
そこで、ゲート絶縁層に接するゲート電極、キャパシタ電極の第二層として、インジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物を形成することで、ゲート絶縁層積層時のＩＴＯの黒化を抑制し、ゲート電極の光透過性を維持することができる。
また、ゲート電極の第二層およびキャパシタ電極の第二層を半導体層と同材料で形成することで、異種材料を用いる場合と比較し、プロセスコストを低減させることができる。
さらに、ゲート電極およびキャパシタ電極の可視光領域（λ＝４００〜７００nm）における平均透過率を７０％以上とすることで、高い光透過性を有する薄膜トランジスタを得ることができる。
また、半導体層をインジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物で形成することで、高い光透過性を有しかつ高性能な薄膜トランジスタを実現することができる。
さらに、ゲート絶縁層として、ＣＶＤ法で成膜した酸化シリコン、窒化シリコン、およびシリコンオキシナイトライドのいずれか一種の化合物を含むことで、安価でかつ十分な耐電圧性を持つゲート絶縁層を得ることができる。
本発明の画像表示装置では、上記の方法を用いて、薄膜トランジスタのアレイを作製することで、高い光透過性を有しかつ高特性を有する薄膜トランジスタのアレイを実現できる。
また、カラーフィルタが形成されている絶縁基板上に、上記の光透過性を有する薄膜トランジスタのアレイを形成することで、薄膜トランジスタ基板とカラーフィルタ基板の位置合わせの工程が不要で、高輝度、高コントラストを有する画像表示装置を実現できる。
本発明の一実施形態に係る薄膜トランジスタの構造を表す概略断面図である。 本発明の実施例２に係る薄膜トランジスタの構造を表す概略断面図である。 実施例２に係る薄膜トランジスタを用いた画像表示装置の一画素を表す概略断面図である。 比較例１に係る薄膜トランジスタの構造を表す概略断面図である。
以下、本発明の一実施形態を図面に基づき説明する。
本実施形態では、本発明に係る薄膜トランジスタをボトムゲート型ＴＦＴ(Thin Film Transistor)に適用したものである。なお、本発明に係る薄膜トランジスタは、ボトムゲート型ＴＦＴに限られるものではない。例えばトップゲート型ＴＦＴに適用してもよい。
図１は、本実施形態の薄膜トランジスタの構造を表す概略断面図である。
図１に示すように、薄膜トランジスタは、絶縁基板０、ゲート電極１、キャパシタ電極２、ゲート絶縁層３、半導体層４、ソース電極５、およびドレイン電極６を備える。
絶縁基板０は、光透過性を有する材料で形成されている。本実施形態では、「光透過性を有する」とは、可視光領域（λ＝４００〜７００nm）における平均透過率が７０％以上であることをいう。具体的には、絶縁基板０の材料としては、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン-テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス、石英等を使用することができる。これらは、単独の基材として使用してもよいが、二種以上を積層した複合基材として使用することもできる。
なお、絶縁基板０の材料として、有機物フィルムを使用する場合には、素子（薄膜トランジスタ）の耐久性を向上させるために、光透過性を有するガスバリア層を形成することが好ましい。ガスバリア層としては、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ダイヤモンドライクカーボン等を使用することができる。なお、ガスバリア層の材料はこれらに限定されるものではない。また、ガスバリア層は、二層以上積層して使用することもできる。さらに、ガスバリア層は、有機物フィルムの片面だけに形成してもよいし、有機物フィルムの両面に形成してもよい。ガスバリア層は、蒸着法、イオンプレーティング法、スパッタ法、ＣＶＤ法、およびゾルゲル法等で形成することができる。なお、ガスバリア層の形成方法はこれらに限定されるものではない。
ゲート電極１およびキャパシタ電極２は、絶縁基板０上に形成されている。ゲート電極１およびキャパシタ電極２は、光透過性を有する材料で形成されている。ゲート電極１およびキャパシタ電極２は、絶縁基板０に接する第一層１ａ、２ａと、ゲート絶縁層３に接する第二層１ｂ、２ｂとから構成される。ゲート電極１の第一層１ａおよびキャパシタ電極２の第一層２ａ、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂは、同じ材料であってもよいし、違う材料であってもよい。しかしながら、薄膜トランジスタの製造工程における工程数を減らすためには、ゲート電極１の第一層１ａおよびキャパシタ電極２の第一層２ａ、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂは、同一の材料であることがより望ましい。
ゲート電極１の第一層１ａおよびキャパシタ電極２の第一層２ａの材料としては、酸化インジウム錫（ＩＴＯ）を使用することができる。これにより、ゲート電極１の第一層１ａおよびキャパシタ電極２の第一層２ａとして、高い光透過性と低い抵抗率（十分な導電性）とを持つ膜を形成できる。
ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂは、光透過性を有する材料で形成されている。ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂの材料としては、インジウム、ガリウム、および亜鉛の少なくとも一種を含む酸化物等を使用することができる。より具体的には、酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化亜鉛ガリウムインジウム（ＩＧＺＯ）等の公知の材料を使用することができる。なお、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂの材料はこれらに限定されるものではない。これらの材料は、スパッタ法、真空蒸着法等で形成することができる。なお、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂの材料の形成方法はこれらに限定されるものではない。
ゲート電極１の第一層１ａおよびキャパシタ電極２の第一層２ａのパターニングの手順としては、プロセスコストを低減するために、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂのパターニングと同時に行うことが好ましい。具体的には、ゲート電極１およびキャパシタ電極２の第一層目１ａ、２ａとなるＩＴＯ層の上に第二層目１ｂ、２ｂとなる酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化亜鉛ガリウムインジウム（ＩＧＺＯ）等の公知の材料からなる層を成膜する。そして、成膜した層に対し、フォトリソグラフィーによりパターニングすることで、ゲート電極１およびキャパシタ電極２の第一層目１ａ、２ａと第二層目１ｂ、２ｂとを同時にパターニングする。
このように、本実施形態の薄膜トランジスタでは、ゲート電極１およびキャパシタ電極２のそれぞれを二層構造とし、絶縁基板０と接する第一層１ａ、２ａをＩＴＯとし、ゲート絶縁層３と接する第二層１ｂ、２ｂをＩＴＯの黒化を抑制する金属酸化物層とした。それゆえ、高い光透過性および高導電性を有するゲート電極１およびキャパシタ電極２の形成が可能となる。そのため、本実施形態の薄膜トランジスタでは、このようなゲート電極１およびキャパシタ電極２を用いることで、高い光透過性を有する薄膜トランジスタ、および表示性能の優れた画像表示装置を実現することが可能となる。
また、本実施形態の薄膜トランジスタでは、ゲート電極１およびキャパシタ電極２を光透過性を有するものとした。つまり、ゲート電極１およびキャパシタ電極２の可視光領域における平均透過率を７０％以上とした。それゆえ、本実施形態の薄膜トランジスタでは、高い光透過性を有する薄膜トランジスタを得ることができる。なお、ゲート電極１およびキャパシタ電極２の可視光領域における平均透過率は高いほど好ましい。
ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂの材料としては、半導体層４と同材料であるものが好ましい。このようにすれば、プロセスコストを低減させることができる。また、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂは、スパッタ法、真空蒸着法等で形成することができる。なお、ゲート電極１の第二層１ｂおよびキャパシタ電極２の第二層２ｂの形成方法はこれらに限定されるものではない。
ゲート絶縁層３は、絶縁基板０上に、ゲート電極１およびキャパシタ電極２を覆うように形成されている。ゲート絶縁層３は、光透過性を有する材料で形成されている。ゲート絶縁層３の材料としては、ＣＶＤ法で形成された酸化シリコン、窒化シリコン、およびシリコンオキシナイトライドのいずれか一種を含む化合物等を使用することができる。これにより、ゲート絶縁層３として、安価でかつ十分な絶縁性を持つ膜を形成できる。なお、ゲート絶縁層３を形成する前には、基板清浄工程として、Ｈ２プラズマ処理等を行うのが好ましい。
半導体層４は、ゲート絶縁層３上に形成されている。半導体層４は、光透過性を有する材料で形成されている。半導体層４の材料としては、インジウム、ガリウム、および亜鉛の少なくとも一種を含む酸化物を使用することができる。より具体的には、酸化亜鉛、酸化インジウム、酸化インジウム亜鉛および酸化亜鉛ガリウムインジウム（ＩＧＺＯ）等公知の材料を使用することができる。これにより、高い光透過性を有しかつ高性能な薄膜トランジスタを実現することができる。なお、半導体層４の材料はこれらに限定されるものではない。半導体層４は、真空蒸着法、スパッタ法等で形成することができる。なお、半導体層４の形成方法はこれらに限定されるものではない。
ソース電極５およびドレイン電極６は、ゲート絶縁層３上に、半導体層４を間に挟むように形成されている。ソース電極５およびドレイン電極６は、光透過性を有する材料で形成されている。ソース電極５およびドレイン電極６の材料としては、酸化インジウム、酸化錫、酸化インジウム錫、酸化亜鉛、酸化カドミウム、酸化インジウムカドミウム、酸化カドミウム錫、酸化亜鉛錫、および酸化インジウム亜鉛等の酸化物材料が好適である。ソース電極５とドレイン電極６とは、同じ材料であってもよいし、違う材料であってもよい。しかしながら、薄膜トランジスタの製造工程における工程数を減らすためには、ソース電極５とドレイン電極６とは同一の材料であることがより望ましい。ソース電極５およびドレイン電極６は、真空蒸着法およびスパッタ法等で形成することができる。なお、ソース電極５およびドレイン電極６の形成方法はこれらに限定されるものではない。
なお、本実施形態では、ゲート電極１およびキャパシタ電極２のみを二層構造とする構成について説明したが、これらに限定されるものではない。例えば、配線層、つまり、ゲート絶縁層３下部にＩＴＯを材料として形成され透明性が必要とされる層等もゲート電極１およびキャパシタ電極２と同様に二層構造としてもよい。このような二層構造の配線層としては、例えば、ゲート配線層、キャパシタ配線層等がある。二層構造の配線層は、ゲート電極１およびキャパシタ電極２と同様の工程により形成することができる。
また、本実施形態では、本発明に係る薄膜トランジスタをボトムゲート型ＴＦＴに適用する構成を例として示したが、他の構成を採用することもできる。例えば、本発明に係る薄膜トランジスタをトップゲート型ＴＦＴに適用してもよい。本発明に係る薄膜トランジスタをトップゲート型ＴＦＴとする場合、絶縁基板０上に半導体層４、ソース電極５およびドレイン電極６を形成し、形成した半導体層４、ソース電極５およびドレイン電極６上にゲート絶縁層３に形成する。この場合、ソース電極５およびドレイン電極６を本実施形態のゲート電極１およびキャパシタ電極２と同様に二層構造とすることが望ましい。ソース電極５およびドレイン電極６は、光透過性を有する材料で形成する。例えば、ソース電極５およびドレイン電極６の第一層、つまり、絶縁基板０に接する第一層の材料としては、酸化インジウム錫を使用することができる。また、ソース電極５およびドレイン電極６の第二層、つまり、ゲート絶縁層３に接する第二層の材料としては、インジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物等を使用することができる。
さらに、本発明に係る薄膜トランジスタをトップゲート型ＴＦＴとする場合、ゲート絶縁層３上にゲート電極１およびキャパシタ電極２を形成し、形成したゲート電極１およびキャパシタ電極２上に窒化シリコンを層間絶縁層として積層する場合には、ゲート電極１およびキャパシタ電極２も二層構造としてもよい。
以下に、本実施形態の薄膜トランジスタの具体的な実施例を示す。
（実施例１)
次に、本実施形態の薄膜トランジスタの実施例１を図面に基づき説明する。
図１は、実施例１で作製した薄膜トランジスタの模式図である。
実施例１では、図１に示すような薄膜トランジスタを作製した。具体的には、コーニング社製の無アルカリガラス１７３７を絶縁基板０として用い、絶縁基板０上に、ＤＣマグネトロンスパッタ装置を用いて、ゲート電極１およびキャパシタ電極２の第一層１ａ、２ａとなるＩＴＯ（厚さ１００nm）および第二層１ｂ、２ｂとなるＩＧＺＯ（厚さ１０nm）を室温成膜した。次に、フォトリソグラフィー法を用いた同時エッチングにより、室温成膜したＩＴＯ、ＩＧＺＯからゲート電極１およびキャパシタ電極２を形成した。ＩＴＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１SCCM、成膜圧力は１．０Pa、ＩＧＺＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝２SCCM、成膜圧力は１．０Paとした。次に、ゲート電極１およびキャパシタ電極２を形成した絶縁基板０上に、プラズマＣＶＤ装置を用いてＨ２プラズマ処理を行った後、ＳｉＮｘ（厚さ３００nm）を成膜して、ゲート絶縁層３を形成した。ＳｉＮｘ成膜時には、原料ガスとしてＳｉＨ４＝５０SCCM、ＮＨ３＝５０SCCMを流し、投入電力３００W、成膜圧力３．０Pa、基板温度は２００℃とした。次に、ゲート絶縁層３を形成した絶縁基板０上に、ＤＣマグネトロンスパッタ装置を用いてＩＧＺＯ（厚さ４０nm）を室温成膜し、室温成膜したＩＧＺＯからフォトリソグラフィー法を用いたエッチングにより酸化物で半導体層４を形成した。ＩＧＺＯ成膜時の投入電力は１００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝２SCCM、成膜圧力は１．０Paとした。最後に、半導体層４を形成した絶縁基板０上に、ＤＣマグネトロンスパッタ装置を用いてＩＴＯ（厚さ５０nm）を室温成膜し、室温成膜したＩＴＯからフォトリソグラフィー法を用いたエッチングによりソース電極５とドレイン電極６とを形成した。これにより、薄膜トランジスタを作製した。ＩＴＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１SCCM、成膜圧力は１．０Paとした。ソース電極５とドレイン電極６との間の長さ（ゲート長）は２０μmとした。また、ソース電極５とドレイン電極６との間の幅（ゲート幅）は５μmとした。
作製した薄膜トランジスタは、ゲート電極１の可視光領域（λ＝４００〜７００nm）における平均透過率が８０％であった。これにより、本実施例の薄膜トランジスタは、ゲート電極１の平均透過率の要求値７０％以上を満たしていることを確認できた。また、半導体パラメータアナライザ（Keithlay製ＳＣＳ４２００）を用いて、ゲート電圧を−１０V〜＋２０V、ドレイン電圧を５Vとして薄膜トランジスタのトランジスタ特性を測定した。その結果、トランジスタ特性は、移動度１０cm2／Vs、ソース電極５とドレイン電極６との間に１０Vの電圧が印加されたときのＯＮ／ＯＦＦ比は８桁、ゲート電圧２０V時のゲートリーク電流は４．２×１０-11Aであり、良好なトランジスタ特性を示した。
(実施例２)
次に、本実施形態の薄膜トランジスタの実施例２を図面に基づき説明する。
図２は、実施例２の薄膜トランジスタの構造を表す概略断面図である。図３は、実施例２の画像表示装置の構造を表す概略断面図である。
実施例２では、図２に示すような薄膜トランジスタおよび図３に示すような画像表示装置を作製した。具体的には、コーニング社製の無アルカリガラス１７３７を絶縁基板０として用い、絶縁基板０上に、Ｒ（赤）の感光性樹脂をスピンコート法を用いて塗布した後、フォトリソグラフィー法を用いてパターン形成を行った。同様に、Ｇ（緑）およびＢ（青）の感光性樹脂をスピンコート法を用いて塗布した後、フォトリソグラフィー法を用いてパターン形成を行って、カラーフィルタ層（カラーフィルタ）２０を形成した。次に、カラーフィルタ層２０上に、光透過性を有する樹脂をスピンコート法を用いて塗布して、オーバーコート層２１を形成した。これにより、カラーフィルタ基板を作製した。
次に、作製したカラーフィルタ基板上に、ＤＣマグネトロンスパッタ装置を用いて、ゲート電極１およびキャパシタ電極２の第一層１ａ、２ａとなるＩＴＯ（厚さ１００nm）および第二層１ｂ、２ｂとなるＩＧＺＯを（厚さ１０nm）を室温成膜した。次に、フォトリソグラフィー法を用いた同時エッチングにより、室温成膜したＩＴＯ、ＩＧＺＯからゲート電極１およびキャパシタ電極２を形成した。ＩＴＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１SCCM、成膜圧力は１．０Pa、ＩＧＺＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝２SCCM、成膜圧力は１．０Paとした。次に、ゲート電極１およびキャパシタ電極２を形成した絶縁基板０上に、プラズマＣＶＤ装置を用いてＨ２プラズマ処理を行った後、ＳｉＮｘ（厚さ３００nm）を成膜して、ゲート絶縁層３を形成した。ＳｉＮｘ成膜時には、原料ガスとしてＳｉＨ４＝５０SCCM、ＮＨ３＝５０SCCMを流し、投入電力３００W、成膜圧力３．０Pa、基板温度は２００℃とした。次に、ゲート絶縁層３を形成したカラーフィルタ基板上に、ＤＣマグネトロンスパッタ装置を用いてＩＧＺＯ（厚さ４０nm）を室温成膜し、室温成膜したＩＧＺＯからフォトリソグラフィー法を用いたエッチングにより酸化物で半導体層４を形成した。ＩＧＺＯ成膜時の投入電力は１００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝２SCCM、成膜圧力は１．０Paとした。次に、半導体層４を形成したカラーフィルタ基板上に、ＤＣマグネトロンスパッタ装置を用いてＩＴＯ（厚さ５０nm）を室温成膜し、室温成膜したＩＴＯからフォトリソグラフィー法を用いたエッチングによりソース電極５とドレイン電極６を形成した。これにより、カラーフィルタ基板上に、薄膜トランジスタのアレイを作製した。ＩＴＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１SCCM、成膜圧力は１．０Paとした。ソース電極５とドレイン電極６との間の長さ（ゲート長）は２０μmとした。また、ソース電極５とドレイン電極６との間の幅（ゲート幅）は５μmとした。
さらに、作製した薄膜トランジスタのアレイ上に、ＲＦマグネトロンスパッタ装置を用いて、ＳｉＯＮ（厚さ５０nm）を成膜した。次に、フォトリソグラフィー法を用いたエッチングにより、成膜したＳｉＯＮから保護層７を形成した。ＳｉＯＮ成膜時の投入電力は５００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１０SCCM、成膜圧力は０．５Paとした。次に、作製した薄膜トランジスタのアレイ上に（保護層７上に）、感光性樹脂をスピンコート法を用いて塗布し、塗布した感光性樹脂（厚さ３μm）のドレイン電極６上の部分にフォトリソグラフィー法で貫通孔を開けて、層間絶縁層（不図示）を形成した。次に、作製した薄膜トランジスタのアレイ上に、ＤＣマグネトロンスパッタ装置を用いてＩＴＯ（厚さ５０nm）を室温成膜した。次に、フォトリソグラフィー法を用いたエッチングにより、室温成膜したＩＴＯからソース電極５又はドレイン電極６に接続された画素電極９を形成した。なお、作製した薄膜トランジスタのアレイは、画素数４８０×６４０の薄膜トランジスタを配列したアレイとした。薄膜トランジスタのアレイのチャネル長は２０μmとした。また、薄膜トランジスタのアレイのチャネル幅は５μmとした。次に、このようにして作製した薄膜トランジスタのアレイの上（画素電極９上）に配向膜２２を成膜した。
一方、コーニング社製の無アルカリガラス１７３７（厚さ０．７mm）を画像表示用基板２３として用い、画像表示用基板２３上に、共通電極２４となるＩＴＯ薄膜（厚さ７０nm）を成膜した。次に、成膜したＩＴＯ薄膜上に、配向膜２５を成膜した。これにより、薄膜トランジスタが形成された基材を作製した。次に、作製した基材を、スペーサを介して薄膜トランジスタのアレイの対極（画素電極９上）に配置した。次に、スペーサ間、つまり、基材と薄膜トランジスタのアレイとの間（画素電極９上）に画像表示媒体としての液晶２６を封入した。最後に、薄膜トランジスタのアレイが有する２つの面のうち、カラーフィルタ層２０が形成されていない面に位相差板２７と偏光板２８とを配置した。これにより、実施例２では、薄膜トランジスタのアレイを用いて画像表示装置を作製した。
作製した画像表示装置は、駆動を行った結果、良好なカラー表示を行うことができた。
このように、本実施形態の画像表示装置は、本実施形態の薄膜トランジスタを用いて、薄膜トランジスタのアレイを作製した。それゆえ、本実施形態の画像表示装置は、高い光透過性を有しかつ高特性を有する薄膜トランジスタのアレイを実現できる。
また、本実施形態の画像表示装置は、カラーフィルタ層２０が形成されている絶縁基板０上に、薄膜トランジスタのアレイを形成するようにした。それゆえ、本実施形態の画像表示装置は、薄膜トランジスタとカラーフィルタ層２０の位置合わせの工程を不要とすることができる。また、高輝度、高コントラストを有する画像表示装置を実現できる。
（比較例１）
次に、本実施形態の薄膜トランジスタの比較例１を図面に基づき説明する。
図４は、比較例１で作製した薄膜トランジスタの模式図である。
比較例１では、図４に示すような薄膜トランジスタを作製した。具体的には、コーニング社製の無アルカリガラス１７３７を絶縁基板０として用い、絶縁基板０上に、ＤＣマグネトロンスパッタ装置を用いて、ゲート電極１の第一層１ａとなるＩＴＯ（厚さ１００nm）を室温成膜した。次に、フォトリソグラフィー法を用いた同時エッチングにより、室温成膜したＩＴＯ、ＩＧＺＯからゲート電極１およびキャパシタ電極２を形成した。ＩＴＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１SCCM、成膜圧力は１．０Paとした。次に、ゲート電極１およびキャパシタ電極２を形成した絶縁基板０上に、プラズマＣＶＤ装置を用いてＨ２プラズマ処理を行った後、ＳｉＮｘ（厚さ３００nm）を成膜して、ゲート絶縁層３を形成した。ＳｉＮｘ成膜時には、原料ガスとしてＳｉＨ４＝５０SCCM、ＮＨ３＝５０SCCMを流し、投入電力３００W、成膜圧力３．０Pa、基板温度は１５０℃とした。次に、ＤＣマグネトロンスパッタ装置を用いてＩＧＺＯ（厚さ４０nm）を室温成膜し、室温成膜したＩＧＺＯからフォトリソグラフィー法を用いたエッチングにより酸化物で半導体層４を形成した。ＩＧＺＯ成膜時の投入電力は１００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝２SCCM、成膜圧力は１．０Paとした。最後に、ＤＣマグネトロンスパッタ装置を用いてＩＴＯ（厚さ５０nm）を室温成膜し、室温成膜したＩＴＯからフォトリソグラフィー法を用いたエッチングによりソース電極５とドレイン電極６とを形成した。これにより、薄膜トランジスタを作製した。ＩＴＯ成膜時の投入電力は２００W、ガス流量はＡｒ＝１００SCCM、Ｏ２＝１SCCM、成膜圧力は１．０Paとした。ソース電極５とドレイン電極６との間の長さ（ゲート長）は２０μmとした。また、ソース電極５とドレイン電極６との間の幅（ゲート幅）は５μmとした。
作製した薄膜トランジスタは、ゲート電極１の可視光領域（λ＝４００〜７００nm）で平均透過率が６９％であった。これにより、本比較例の薄膜トランジスタは、ゲート電極１の平均透過率の最低要求値である７０％を満たしていないことが確認された。なお、半導体パラメータアナライザ（Keithlay製ＳＣＳ４２００）を用いて、ゲート電圧を−１０V〜＋２０V、ドレイン電圧を５Vとして薄膜トランジスタのトランジスタ特性を測定した。その結果、トランジスタ特性は、移動度９cm2／Vs、ソース電極５とドレイン電極６との間に１０Vの電圧が印加されたときのＯＮ／ＯＦＦ比は８桁、ゲート電圧２０V時のゲートリーク電流は３．５×１０-11Aであり、良好なトランジスタ特性を示した。
本発明の薄膜トランジスタでは、ゲート電極およびキャパシタ電極のそれぞれを二層構造とし、基板と接する第一層をＩＴＯとし、ゲート絶縁層と接する第二層をＩＴＯの黒化を抑制する金属酸化物層とすることで、高い光透過性および高導電性を有するゲート電極およびキャパシタ電極の形成が可能となる。それゆえ、本発明の薄膜トランジスタでは、このようなゲート電極およびキャパシタ電極を用いることで、高い光透過性を有する薄膜トランジスタ、および表示性能の優れた画像表示装置を実現することが可能となる。
０ 絶縁基板
１ ゲート電極
１ａ ゲート電極の第一層
１ｂ ゲート電極の第二層
２ キャパシタ電極
２ａ キャパシタ電極の第一層
２ｂ キャパシタ電極の第二層
３ ゲート絶縁層
４ 半導体層
５ ソース電極
６ ドレイン電極
７ 保護層
９ 画素電極
２０ カラーフィルタ層
２１ オーバーコート層
２２ 配向膜
２３ 画像表示用基板
２４ 共通電極
２５ 配向膜
２６ 液晶
２７ 位相差板
２８ 偏光板

Claims (9)

  1. 光透過性を有する絶縁基板上に、少なくともゲート電極、キャパシタ電極、ゲート絶縁層、半導体層、ソース電極およびドレイン電極が光透過性を有する材料で形成されている薄膜トランジスタであって、
    前記ゲート電極および前記キャパシタ電極、または前記ソース電極および前記ドレイン電極が、前記絶縁基板に接する第一層と、前記ゲート絶縁層に接する第二層とから構成され、
    前記第一層が、酸化インジウム錫であり、
    前記第二層が、インジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物であることを特徴とする薄膜トランジスタ。
  2. 前記第二層が、前記半導体層と同材料であることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記ゲート電極および前記キャパシタ電極、または前記ソース電極および前記ドレイン電極の可視光領域における平均透過率が７０％以上であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
  4. 前記半導体層が、インジウム、ガリウム、および亜鉛の少なくとも一種を含む金属酸化物であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の薄膜トランジスタ。
  5. 前記ゲート絶縁層が、ＣＶＤ法で形成された酸化シリコン、窒化シリコン、およびシリコンオキシナイトライドのいずれか一種を含む化合物であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の薄膜トランジスタ。
  6. 前記薄膜トランジスタがボトムゲート型ＴＦＴであることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜トランジスタ。
  7. 前記薄膜トランジスタがトップゲート型ＴＦＴであることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜トランジスタ。
  8. 請求項１乃至７のいずれか１項に記載の薄膜トランジスタのアレイと、
    前記薄膜トランジスタのアレイのソース電極又はドレイン電極に接続された画素電極と、
    前記画素電極上に配置された画像表示媒体とを備えることを特徴とする画像表示装置。
  9. 前記薄膜トランジスタのアレイの絶縁基板上にカラーフィルタが形成されていることを特徴とする請求項８に記載の画像表示装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104111551A (zh) * 2014-06-28 2014-10-22 中能柔性光电（滁州）有限公司 一种柔性液晶彩色化显示器件及制备方法
KR102285384B1 (ko) * 2014-09-15 2021-08-04 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 그 제조방법 및 표시 장치
WO2016170770A1 (ja) * 2015-04-22 2016-10-27 凸版印刷株式会社 薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法
JP6613314B2 (ja) * 2015-11-25 2019-11-27 株式会社アルバック 薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット
CN107623040A (zh) * 2017-09-05 2018-01-23 华南理工大学 一种铟镓锌氧化物薄膜晶体管及其制造方法
CN108363253B (zh) * 2018-02-09 2020-12-22 京东方科技集团股份有限公司 阵列基板及其驱动方法和制造方法
CN111552132A (zh) * 2020-03-31 2020-08-18 浙江大学 一种应用在投影面板上的像素结构及投影面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244641A (ja) * 1989-03-16 1990-09-28 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH1022505A (ja) * 1996-07-01 1998-01-23 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイおよびその製造方法
JPH11194362A (ja) * 1997-12-26 1999-07-21 Advanced Display Inc 液晶表示装置
JP2006133769A (ja) * 2004-10-26 2006-05-25 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2008286911A (ja) * 2007-05-16 2008-11-27 Toppan Printing Co Ltd 画像表示装置
JP2010147458A (ja) * 2008-12-22 2010-07-01 Korea Electronics Telecommun 透明トランジスタ及びその製造方法
JP2010152298A (ja) * 2008-11-21 2010-07-08 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法並びに画像表示装置
JP2011049297A (ja) * 2009-08-26 2011-03-10 Toppan Printing Co Ltd 薄膜トランジスタの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10341022A (ja) 1997-06-05 1998-12-22 Mitsubishi Electric Corp Ｔｆｔアレイ基板の製造方法
KR100732849B1 (ko) * 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
KR101166842B1 (ko) 2005-12-29 2012-07-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판
US9099673B2 (en) * 2006-11-17 2015-08-04 Saint-Gobain Glass France Electrode for an organic light-emitting device, acid etching thereof and also organic light-emitting device incorporating it
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
CN101289287B (zh) * 2008-03-28 2011-07-27 杭州钱塘江特种玻璃技术有限公司 一种射频电磁波屏蔽视窗玻璃及其制备方法
US9041202B2 (en) * 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244641A (ja) * 1989-03-16 1990-09-28 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH1022505A (ja) * 1996-07-01 1998-01-23 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイおよびその製造方法
JPH11194362A (ja) * 1997-12-26 1999-07-21 Advanced Display Inc 液晶表示装置
JP2006133769A (ja) * 2004-10-26 2006-05-25 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2008286911A (ja) * 2007-05-16 2008-11-27 Toppan Printing Co Ltd 画像表示装置
JP2010152298A (ja) * 2008-11-21 2010-07-08 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法並びに画像表示装置
JP2010147458A (ja) * 2008-12-22 2010-07-01 Korea Electronics Telecommun 透明トランジスタ及びその製造方法
JP2011049297A (ja) * 2009-08-26 2011-03-10 Toppan Printing Co Ltd 薄膜トランジスタの製造方法

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