JPH10341022A - Ｔｆｔアレイ基板の製造方法 - Google Patents
Ｔｆｔアレイ基板の製造方法Info
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- JPH10341022A JPH10341022A JP16521297A JP16521297A JPH10341022A JP H10341022 A JPH10341022 A JP H10341022A JP 16521297 A JP16521297 A JP 16521297A JP 16521297 A JP16521297 A JP 16521297A JP H10341022 A JPH10341022 A JP H10341022A
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Abstract
(57)【要約】
【課題】 ＴＦＴアレイプロセスにおいて、ＩＴＯ膜上
にプラズマＣＶＤ法によりＳｉＮ膜を形成した場合、Ｉ
ＴＯ膜上のＳｉＮ膜エッチング時に生成されるＳｉＮ膜
のアンダーカットを抑制すると共に、ＩＴＯ膜上のＳｉ
Ｎ膜段差部で、メタル膜の段差切れ等が生じるのを防止
できるＴＦＴアレイ基板の製造方法を提供する。 【解決手段】 ＩＴＯ膜（画素電極７等）上にプラズマ
ＣＶＤ法によりＳｉＮ膜（層間絶縁膜８）を形成する場
合、プラズマＣＶＤ法によるＳｉＮの成膜条件におい
て、ＳｉＮの成膜速度を制御する。
にプラズマＣＶＤ法によりＳｉＮ膜を形成した場合、Ｉ
ＴＯ膜上のＳｉＮ膜エッチング時に生成されるＳｉＮ膜
のアンダーカットを抑制すると共に、ＩＴＯ膜上のＳｉ
Ｎ膜段差部で、メタル膜の段差切れ等が生じるのを防止
できるＴＦＴアレイ基板の製造方法を提供する。 【解決手段】 ＩＴＯ膜（画素電極７等）上にプラズマ
ＣＶＤ法によりＳｉＮ膜（層間絶縁膜８）を形成する場
合、プラズマＣＶＤ法によるＳｉＮの成膜条件におい
て、ＳｉＮの成膜速度を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、壁掛けテレビジ
ョン、コンピュータ端末用フラットディスプレイ、プロ
ジェクタ等に用いられるアクティブマトリクス型の液晶
表示装置において、薄膜トランジスタ（以下、ＴＦＴと
称する）をスイッチング素子として搭載したＴＦＴアレ
イ基板に関するものである。
ョン、コンピュータ端末用フラットディスプレイ、プロ
ジェクタ等に用いられるアクティブマトリクス型の液晶
表示装置において、薄膜トランジスタ（以下、ＴＦＴと
称する）をスイッチング素子として搭載したＴＦＴアレ
イ基板に関するものである。
【０００２】
【従来の技術】従来、コンピュータ端末用ディスプレイ
に代表される薄膜パネルディスプレイとして、アクティ
ブ素子を少なくとも一方のガラス基板上に各画素のスイ
ッチング素子としてアレイ化し形成したアクティブマト
リクス型液晶表示装置が用いられ、アクティブマトリク
ス方式の採用により、液晶表示装置の表示品質を低下さ
せずに大容量化が可能となっている。画像は液晶パネル
の裏面側からバックライトにより光を照射して得ること
から、電極として、透明導電膜であるＩＴＯ（Indium T
in Oxide）が用いられる。ＩＴＯ膜は熱的に不安定であ
るため、ＩＴＯ膜形成後の絶縁膜形成におけるプロセス
温度は、３５０゜Ｃから４００゜Ｃ以下でなければなら
ない。そのため、絶縁膜形成方法としては、スパッタ
法、蒸着法、プラズマＣＶＤ法等があるが、カバレッジ
性の観点からプラズマＣＶＤが一般的に用いられる。
に代表される薄膜パネルディスプレイとして、アクティ
ブ素子を少なくとも一方のガラス基板上に各画素のスイ
ッチング素子としてアレイ化し形成したアクティブマト
リクス型液晶表示装置が用いられ、アクティブマトリク
ス方式の採用により、液晶表示装置の表示品質を低下さ
せずに大容量化が可能となっている。画像は液晶パネル
の裏面側からバックライトにより光を照射して得ること
から、電極として、透明導電膜であるＩＴＯ（Indium T
in Oxide）が用いられる。ＩＴＯ膜は熱的に不安定であ
るため、ＩＴＯ膜形成後の絶縁膜形成におけるプロセス
温度は、３５０゜Ｃから４００゜Ｃ以下でなければなら
ない。そのため、絶縁膜形成方法としては、スパッタ
法、蒸着法、プラズマＣＶＤ法等があるが、カバレッジ
性の観点からプラズマＣＶＤが一般的に用いられる。
【０００３】従来、ＩＴＯ膜で構成される画素電極ある
いは配線上に、絶縁膜としてプラズマＣＶＤ法によりＳ
ｉＮ膜を形成する場合、ＳｉＮ成膜時にＩＴＯ膜の表面
がプラズマに晒されることにより、ＳｉＮ膜の耐圧特性
の劣化、あるいはＩＴＯ膜の表面が黒化もしくは白濁す
る等の問題が生じる。原因としては、プラズマ中の還元
種がＩＴＯ膜の表面に損傷を与えるためと一般的に考え
られている。ＩＴＯ膜上にプラズマＣＶＤ法によりＳｉ
Ｎを成膜することによるＩＴＯ膜の黒化を防止する方法
が、例えば特開平２−９１６２０号公報に開示されてい
る。この公知例は、薄膜非線形ダイオードの非線形抵抗
層の形成に関するもので、非線形抵抗層は光学的バンド
ギャップが２. ０〜２. ２ｅＶであるＳｉＮ膜により構
成され、このＳｉＮ膜はプラズマＣＶＤ法によりＳｉＨ
4 の流量が多い条件下で形成されるため、下地がＩＴＯ
膜である場合、ＳｉＨ4 等の還元によりＩＴＯ膜が黒化
する。これを防止するため、非線形抵抗層としてのＳｉ
Ｎ膜の下層に、ＳｉＨ4 の流量が少ない条件下でＳｉＮ
の成膜を行うことにより、下地のＩＴＯ膜の黒化を防止
できることが示されている。
いは配線上に、絶縁膜としてプラズマＣＶＤ法によりＳ
ｉＮ膜を形成する場合、ＳｉＮ成膜時にＩＴＯ膜の表面
がプラズマに晒されることにより、ＳｉＮ膜の耐圧特性
の劣化、あるいはＩＴＯ膜の表面が黒化もしくは白濁す
る等の問題が生じる。原因としては、プラズマ中の還元
種がＩＴＯ膜の表面に損傷を与えるためと一般的に考え
られている。ＩＴＯ膜上にプラズマＣＶＤ法によりＳｉ
Ｎを成膜することによるＩＴＯ膜の黒化を防止する方法
が、例えば特開平２−９１６２０号公報に開示されてい
る。この公知例は、薄膜非線形ダイオードの非線形抵抗
層の形成に関するもので、非線形抵抗層は光学的バンド
ギャップが２. ０〜２. ２ｅＶであるＳｉＮ膜により構
成され、このＳｉＮ膜はプラズマＣＶＤ法によりＳｉＨ
4 の流量が多い条件下で形成されるため、下地がＩＴＯ
膜である場合、ＳｉＨ4 等の還元によりＩＴＯ膜が黒化
する。これを防止するため、非線形抵抗層としてのＳｉ
Ｎ膜の下層に、ＳｉＨ4 の流量が少ない条件下でＳｉＮ
の成膜を行うことにより、下地のＩＴＯ膜の黒化を防止
できることが示されている。
【０００４】また、プラズマＣＶＤ法によりＩＴＯ膜上
にＳｉＮ膜を形成する場合、ＳｉＮ／ＩＴＯ界面にＳｉ
Ｎ膜の異常成長層が形成され、ＳｉＮ膜にコンタクトホ
ール等を形成するためにドライエッチングを行った場
合、ＳｉＮ膜の異常成長層がエッチングされ、図５に示
すように、ＳｉＮ膜１２とＩＴＯ膜１３の界面部分のＳ
ｉＮ膜１２にアンダーカット部１４が形成される。この
ＳｉＮ／ＩＴＯ界面のＳｉＮ膜の異常成長を抑制し、エ
ッチングによるアンダーカット部の形成を抑制するため
には、ＳｉＨ4 の流量を少なくし（ＳｉＨ4 の分圧を小
さくする）、ＳｉＮ膜の形成速度を小さくすることが有
効であることが一般的に知られている。
にＳｉＮ膜を形成する場合、ＳｉＮ／ＩＴＯ界面にＳｉ
Ｎ膜の異常成長層が形成され、ＳｉＮ膜にコンタクトホ
ール等を形成するためにドライエッチングを行った場
合、ＳｉＮ膜の異常成長層がエッチングされ、図５に示
すように、ＳｉＮ膜１２とＩＴＯ膜１３の界面部分のＳ
ｉＮ膜１２にアンダーカット部１４が形成される。この
ＳｉＮ／ＩＴＯ界面のＳｉＮ膜の異常成長を抑制し、エ
ッチングによるアンダーカット部の形成を抑制するため
には、ＳｉＨ4 の流量を少なくし（ＳｉＨ4 の分圧を小
さくする）、ＳｉＮ膜の形成速度を小さくすることが有
効であることが一般的に知られている。
【０００５】
【発明が解決しようとする課題】以上のように、プラズ
マＣＶＤ法によりＩＴＯ膜上にＳｉＮ膜を形成する場合
に生じるＩＴＯ膜の変質（黒化あるいは白濁）、および
ＳｉＮ／ＩＴＯ界面のＳｉＮ膜の異常成長は、ＳｉＨ4
の流量が少ない条件下でＳｉＮ膜の形成速度を小さくし
てＳｉＮの成膜を行うことにより回避できる。しかし、
ＳｉＨ4 の流量を少なくし（ＳｉＨ4 の分圧を小さくす
る）、ＳｉＮ膜の形成速度を小さくする（例えば、１０
ｎｍ／ｍｉｎ）だけでは、ＳｉＮ膜へのコンタクトホー
ル等形成時の、エッチングによるＳｉＮ／ＩＴＯ界面の
ＳｉＮ膜のアンダーカットを抑制することはできない。
その結果、アンダーカット部を有するコンタクトホール
等のＳｉＮ膜の段差部にメタライズを行った場合、図６
に示すように、ＳｉＮ膜１２の段差部で、メタル膜１５
の段差切れ１６による断線や接触抵抗の増大を生じさせ
るなど問題があった。
マＣＶＤ法によりＩＴＯ膜上にＳｉＮ膜を形成する場合
に生じるＩＴＯ膜の変質（黒化あるいは白濁）、および
ＳｉＮ／ＩＴＯ界面のＳｉＮ膜の異常成長は、ＳｉＨ4
の流量が少ない条件下でＳｉＮ膜の形成速度を小さくし
てＳｉＮの成膜を行うことにより回避できる。しかし、
ＳｉＨ4 の流量を少なくし（ＳｉＨ4 の分圧を小さくす
る）、ＳｉＮ膜の形成速度を小さくする（例えば、１０
ｎｍ／ｍｉｎ）だけでは、ＳｉＮ膜へのコンタクトホー
ル等形成時の、エッチングによるＳｉＮ／ＩＴＯ界面の
ＳｉＮ膜のアンダーカットを抑制することはできない。
その結果、アンダーカット部を有するコンタクトホール
等のＳｉＮ膜の段差部にメタライズを行った場合、図６
に示すように、ＳｉＮ膜１２の段差部で、メタル膜１５
の段差切れ１６による断線や接触抵抗の増大を生じさせ
るなど問題があった。
【０００６】この発明は、上記のような問題を解決する
ためになされたもので、プラズマＣＶＤ法によりＩＴＯ
膜上にＳｉＮ膜を形成した場合の、ＩＴＯ膜上のＳｉＮ
膜エッチング時に生成されるＳｉＮ膜のアンダーカット
を抑制することにより、ＩＴＯ膜上のＳｉＮ膜に、コン
タクトホール等を形成することにより生じるＳｉＮ膜段
差部で、メタル膜の段差切れ等が生じるのを防止して、
信頼性の高いＴＦＴアレイ基板を高歩留りで製造する方
法を提供することを目的とする。
ためになされたもので、プラズマＣＶＤ法によりＩＴＯ
膜上にＳｉＮ膜を形成した場合の、ＩＴＯ膜上のＳｉＮ
膜エッチング時に生成されるＳｉＮ膜のアンダーカット
を抑制することにより、ＩＴＯ膜上のＳｉＮ膜に、コン
タクトホール等を形成することにより生じるＳｉＮ膜段
差部で、メタル膜の段差切れ等が生じるのを防止して、
信頼性の高いＴＦＴアレイ基板を高歩留りで製造する方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係わるＴＦＴ
アレイ基板の製造方法は、ＩＴＯ（Indium Tin Oxide）
からなる電極あるいは配線上にプラズマＣＶＤ法により
ＳｉＮ膜からなる絶縁膜を形成し、絶縁膜にエッチング
により形成された開口部を有するＴＦＴアレイ基板の製
造方法において、プラズマＣＶＤ法によるＳｉＮ膜の形
成は１０ｎｍ／ｍｉｎ以上かつ５０ｎｍ／ｍｉｎ以下の
形成速度で行う工程を含むものである。また、ＳｉＮ膜
は、少なくとも形成速度が１０ｎｍ／ｍｉｎ以上かつ５
０ｎｍ／ｍｉｎ以下で形成された下層膜と、下層膜より
大きい形成速度で形成された上層膜から構成されるもの
である。
アレイ基板の製造方法は、ＩＴＯ（Indium Tin Oxide）
からなる電極あるいは配線上にプラズマＣＶＤ法により
ＳｉＮ膜からなる絶縁膜を形成し、絶縁膜にエッチング
により形成された開口部を有するＴＦＴアレイ基板の製
造方法において、プラズマＣＶＤ法によるＳｉＮ膜の形
成は１０ｎｍ／ｍｉｎ以上かつ５０ｎｍ／ｍｉｎ以下の
形成速度で行う工程を含むものである。また、ＳｉＮ膜
は、少なくとも形成速度が１０ｎｍ／ｍｉｎ以上かつ５
０ｎｍ／ｍｉｎ以下で形成された下層膜と、下層膜より
大きい形成速度で形成された上層膜から構成されるもの
である。
【０００８】
実施の形態１．以下、この発明の一実施の形態であるＴ
ＦＴアレイ基板の製造方法を図について説明する。図１
は本発明の実施の形態１によるＴＦＴアレイ基板の製造
工程を示す断面図である。図において、１はガラス基板
等の透明絶縁性基板、２は透明絶縁性基板上に形成され
た制御電極（本実施の形態ではゲート電極）３はゲート
電極２上に形成されたゲート絶縁膜、４はゲート絶縁膜
３を介してゲート電極２上に形成された半導体層、５、
６は半導体層４と共に半導体素子を構成するソース電極
とドレイン電極、７は画素電極、８は層間絶縁膜、９は
画素電極７上の層間絶縁膜８に形成されたコンタクトホ
ール、１０は電極配線である。
ＦＴアレイ基板の製造方法を図について説明する。図１
は本発明の実施の形態１によるＴＦＴアレイ基板の製造
工程を示す断面図である。図において、１はガラス基板
等の透明絶縁性基板、２は透明絶縁性基板上に形成され
た制御電極（本実施の形態ではゲート電極）３はゲート
電極２上に形成されたゲート絶縁膜、４はゲート絶縁膜
３を介してゲート電極２上に形成された半導体層、５、
６は半導体層４と共に半導体素子を構成するソース電極
とドレイン電極、７は画素電極、８は層間絶縁膜、９は
画素電極７上の層間絶縁膜８に形成されたコンタクトホ
ール、１０は電極配線である。
【０００９】次に、製造方法について説明する。まず図
１（ａ）に示すように、透明絶縁性基板１上にゲート電
極２、ゲート絶縁膜３（膜厚４００ｎｍ）、半導体層４
およびソース電極５、ドレイン電極６を、成膜、写真製
版およびエッチング工程により形成する。次に図１
（ｂ）に示すように、ＤＣスパッタ法によりＩＴＯを１
００ｎｍ成膜し、パターニングして画素電極７を形成す
る。次に図１（ｃ）に示すように、層間絶縁膜８となる
ＳｉＮをプラズマＣＶＤ法により４００ｎｍ成膜する。
ＳｉＮの成膜条件は、成膜圧力１５６Ｐａ、成膜温度２
８０゜Ｃ、パワー密度２. ３ｍＷ／ｃｍである。成膜に
用いたガスは、ＳｉＨ4 、ＮＨ3 、Ｎ2 、Ｈ2 であり、
流量は、ＳｉＨ4 を１２０ＳＣＣＭ、ＮＨ3を１８０Ｓ
ＣＣＭ、Ｎ2 を７０００ＳＣＣＭ、Ｈ2 を５０００ＳＣ
ＣＭと、ＳｉＨ4 を３５０ＳＣＣＭ、ＮＨ3 を１０５０
ＳＣＣＭ、Ｎ2 を７０００ＳＣＣＭ、Ｈ2 を８０００Ｓ
ＣＣＭと、ＳｉＨ4 を７００ＳＣＣＭ、ＮＨ3 を２１０
０ＳＣＣＭ、Ｎ2 を７０００ＳＣＣＭ、Ｈ2 を５０００
ＳＣＣＭの三条件で行う。次に図１（ｄ）に示すよう
に、ドライエッチング法により画素電極（ＩＴＯ膜）７
上の層間絶縁膜（ＳｉＮ膜）８にコンタクトホール９を
形成する。次に図１（ｅ）に示すように、電極配線１０
を形成する。
１（ａ）に示すように、透明絶縁性基板１上にゲート電
極２、ゲート絶縁膜３（膜厚４００ｎｍ）、半導体層４
およびソース電極５、ドレイン電極６を、成膜、写真製
版およびエッチング工程により形成する。次に図１
（ｂ）に示すように、ＤＣスパッタ法によりＩＴＯを１
００ｎｍ成膜し、パターニングして画素電極７を形成す
る。次に図１（ｃ）に示すように、層間絶縁膜８となる
ＳｉＮをプラズマＣＶＤ法により４００ｎｍ成膜する。
ＳｉＮの成膜条件は、成膜圧力１５６Ｐａ、成膜温度２
８０゜Ｃ、パワー密度２. ３ｍＷ／ｃｍである。成膜に
用いたガスは、ＳｉＨ4 、ＮＨ3 、Ｎ2 、Ｈ2 であり、
流量は、ＳｉＨ4 を１２０ＳＣＣＭ、ＮＨ3を１８０Ｓ
ＣＣＭ、Ｎ2 を７０００ＳＣＣＭ、Ｈ2 を５０００ＳＣ
ＣＭと、ＳｉＨ4 を３５０ＳＣＣＭ、ＮＨ3 を１０５０
ＳＣＣＭ、Ｎ2 を７０００ＳＣＣＭ、Ｈ2 を８０００Ｓ
ＣＣＭと、ＳｉＨ4 を７００ＳＣＣＭ、ＮＨ3 を２１０
０ＳＣＣＭ、Ｎ2 を７０００ＳＣＣＭ、Ｈ2 を５０００
ＳＣＣＭの三条件で行う。次に図１（ｄ）に示すよう
に、ドライエッチング法により画素電極（ＩＴＯ膜）７
上の層間絶縁膜（ＳｉＮ膜）８にコンタクトホール９を
形成する。次に図１（ｅ）に示すように、電極配線１０
を形成する。
【００１０】図２は、層間絶縁膜８を構成するＳｉＮ膜
の形成速度（成膜時のガス流量により調整）と、画素電
極７を構成するＩＴＯ膜上のＳｉＮ膜にコンタクトホー
ル９を形成した際のＳｉＮ膜のアンダーカット量の関係
を示す図である。図２に示すように、ＳｉＮ膜のアンダ
ーカット量は極小値を有する。そのため、例えばＳｉＮ
膜のアンダーカット量を約２０ｎｍ以下にするために
は、ＳｉＮ膜の形成速度を約１０ｎｍ／ｍｉｎ以上かつ
約５０ｎｍ／ｍｉｎ以下にする必要がある。
の形成速度（成膜時のガス流量により調整）と、画素電
極７を構成するＩＴＯ膜上のＳｉＮ膜にコンタクトホー
ル９を形成した際のＳｉＮ膜のアンダーカット量の関係
を示す図である。図２に示すように、ＳｉＮ膜のアンダ
ーカット量は極小値を有する。そのため、例えばＳｉＮ
膜のアンダーカット量を約２０ｎｍ以下にするために
は、ＳｉＮ膜の形成速度を約１０ｎｍ／ｍｉｎ以上かつ
約５０ｎｍ／ｍｉｎ以下にする必要がある。
【００１１】本実施の形態によれば、ＴＦＴアレイプロ
セスにおいて、ＩＴＯ膜で構成される例えば画素電極７
や配線上に、絶縁膜としてプラズマＣＶＤ法によりＳｉ
Ｎ膜を形成する場合、ＳｉＮ膜の形成速度を調整するこ
とにより、ＩＴＯ膜上のＳｉＮ膜エッチング時に生成さ
れるＳｉＮ膜のアンダーカット量を制御できる。
セスにおいて、ＩＴＯ膜で構成される例えば画素電極７
や配線上に、絶縁膜としてプラズマＣＶＤ法によりＳｉ
Ｎ膜を形成する場合、ＳｉＮ膜の形成速度を調整するこ
とにより、ＩＴＯ膜上のＳｉＮ膜エッチング時に生成さ
れるＳｉＮ膜のアンダーカット量を制御できる。
【００１２】実施の形態２．図３はこの発明の実施の形
態２によるＴＦＴアレイ基板の製造工程を示す断面図で
ある。図において、１１は画素電極７上のゲート絶縁膜
３に形成されたコンタクトホールである。なお、図１と
同一部分については同符号を付し説明を省略する。次
に、製造方法について説明する。まず図３（ａ）に示す
ように、透明絶縁性基板１上にゲート電極２、ＩＴＯ膜
からなる画素電極７（膜厚１００ｎｍ）、ＳｉＮ膜から
なるゲート絶縁膜３、半導体層４およびソース電極５、
ドレイン電極６を、成膜、写真製版およびエッチング工
程により形成する。
態２によるＴＦＴアレイ基板の製造工程を示す断面図で
ある。図において、１１は画素電極７上のゲート絶縁膜
３に形成されたコンタクトホールである。なお、図１と
同一部分については同符号を付し説明を省略する。次
に、製造方法について説明する。まず図３（ａ）に示す
ように、透明絶縁性基板１上にゲート電極２、ＩＴＯ膜
からなる画素電極７（膜厚１００ｎｍ）、ＳｉＮ膜から
なるゲート絶縁膜３、半導体層４およびソース電極５、
ドレイン電極６を、成膜、写真製版およびエッチング工
程により形成する。
【００１３】ここで、画素電極（ＩＴＯ膜）７上のゲー
ト絶縁膜（ＳｉＮ膜）３の形成はプラズマＣＶＤ法によ
り行い、プラズマＣＶＤにおける成膜条件を変えて、二
層膜構造を有するゲート絶縁膜３を形成する。ゲート絶
縁膜３の下層膜を構成するＳｉＮの成膜条件は、成膜圧
力６５０Ｐａ、成膜温度２８０゜Ｃ、パワー密度２.０
Ｗ／ｃｍ2 である。成膜に用いたガスおよび流量は、Ｓ
ｉＨ4 を２５ＳＣＣＭ、ＮＨ3 を３５ＳＣＣＭ、Ｎ2 を
２３００ＳＣＣＭである。成膜速度は５０ｎｍ／ｍｉｎ
である。また、ゲート絶縁膜３の下層膜は１００ｎｍ形
成する。続いてゲート絶縁膜３の上層膜を形成する。ゲ
ート絶縁膜３の上層膜を構成するＳｉＮの成膜条件は、
ＳｉＨ4 の流量を７５ＳＣＣＭとし、その他の条件は下
層膜の成膜条件と同じである。成膜速度は３００ｎｍ／
ｍｉｎとなる。なお、ゲート絶縁膜３の上層膜は３００
ｎｍ形成する。
ト絶縁膜（ＳｉＮ膜）３の形成はプラズマＣＶＤ法によ
り行い、プラズマＣＶＤにおける成膜条件を変えて、二
層膜構造を有するゲート絶縁膜３を形成する。ゲート絶
縁膜３の下層膜を構成するＳｉＮの成膜条件は、成膜圧
力６５０Ｐａ、成膜温度２８０゜Ｃ、パワー密度２.０
Ｗ／ｃｍ2 である。成膜に用いたガスおよび流量は、Ｓ
ｉＨ4 を２５ＳＣＣＭ、ＮＨ3 を３５ＳＣＣＭ、Ｎ2 を
２３００ＳＣＣＭである。成膜速度は５０ｎｍ／ｍｉｎ
である。また、ゲート絶縁膜３の下層膜は１００ｎｍ形
成する。続いてゲート絶縁膜３の上層膜を形成する。ゲ
ート絶縁膜３の上層膜を構成するＳｉＮの成膜条件は、
ＳｉＨ4 の流量を７５ＳＣＣＭとし、その他の条件は下
層膜の成膜条件と同じである。成膜速度は３００ｎｍ／
ｍｉｎとなる。なお、ゲート絶縁膜３の上層膜は３００
ｎｍ形成する。
【００１４】次に図３（ｂ）に示すように、ドライエッ
チング法により画素電極（ＩＴＯ膜）７上のゲート絶縁
膜（ＳｉＮ膜）３にコンタクトホール１１を形成する。
次に図３（ｃ）に示すように、ＤＣスパッタ法によりＣ
ｒを１００ｎｍ、Ａｌを６００ｎｍ連続して成膜し、パ
ターニングして電極配線１０を形成する。このとき、Ｉ
ＴＯ膜（画素電極７）上のＳｉＮ膜（ゲート絶縁膜３）
にエッチングにより形成されたコンタクトホール１１に
メタル膜（電極配線１０）が形成される。
チング法により画素電極（ＩＴＯ膜）７上のゲート絶縁
膜（ＳｉＮ膜）３にコンタクトホール１１を形成する。
次に図３（ｃ）に示すように、ＤＣスパッタ法によりＣ
ｒを１００ｎｍ、Ａｌを６００ｎｍ連続して成膜し、パ
ターニングして電極配線１０を形成する。このとき、Ｉ
ＴＯ膜（画素電極７）上のＳｉＮ膜（ゲート絶縁膜３）
にエッチングにより形成されたコンタクトホール１１に
メタル膜（電極配線１０）が形成される。
【００１５】以上の工程により形成したＴＦＴアレイ基
板のコンタクトホール１１部分の断面を図４（ａ）写
真、図４（ｂ）同説明図に示す。従来例に示した図６
（ａ）写真、図６（ｂ）同説明図（ＳｉＮ膜の形成速度
は３００ｎｍ／ｍｉｎ）と比較すると、ＩＴＯ膜と接す
る領域でのＳｉＮ膜の形成速度を５０ｎｍ／ｍｉｎと小
さくした場合（図４）は、コンタクトホール１１形成に
よるＳｉＮ膜段差部において、図６では生じているメタ
ル膜１５（図４では電極配線１０に対応）の段差切れ１
６が生じていない。
板のコンタクトホール１１部分の断面を図４（ａ）写
真、図４（ｂ）同説明図に示す。従来例に示した図６
（ａ）写真、図６（ｂ）同説明図（ＳｉＮ膜の形成速度
は３００ｎｍ／ｍｉｎ）と比較すると、ＩＴＯ膜と接す
る領域でのＳｉＮ膜の形成速度を５０ｎｍ／ｍｉｎと小
さくした場合（図４）は、コンタクトホール１１形成に
よるＳｉＮ膜段差部において、図６では生じているメタ
ル膜１５（図４では電極配線１０に対応）の段差切れ１
６が生じていない。
【００１６】本実施の形態によれば、ＴＦＴアレイプロ
セスにおいて、ＩＴＯ膜で構成される例えば画素電極７
や配線上に、絶縁膜としてプラズマＣＶＤ法によりＳｉ
Ｎ膜を形成する場合、ＳｉＮ膜の形成速度をＩＴＯ膜と
接する領域のみ小さくすることによっても、ＩＴＯ膜上
のＳｉＮ膜エッチング時に生成されるＳｉＮ膜のアンダ
ーカットを抑制して、ＳｉＮ膜に形成されたコンタクト
ホール部におけるメタル膜の段差切れ等の発生を防止す
ることができる。この場合、ＳｉＮ膜の形成速度を小さ
くするのは、ＩＴＯ膜と接する領域のみであるので、絶
縁膜の形成において、作業性を大きく低下させない。
セスにおいて、ＩＴＯ膜で構成される例えば画素電極７
や配線上に、絶縁膜としてプラズマＣＶＤ法によりＳｉ
Ｎ膜を形成する場合、ＳｉＮ膜の形成速度をＩＴＯ膜と
接する領域のみ小さくすることによっても、ＩＴＯ膜上
のＳｉＮ膜エッチング時に生成されるＳｉＮ膜のアンダ
ーカットを抑制して、ＳｉＮ膜に形成されたコンタクト
ホール部におけるメタル膜の段差切れ等の発生を防止す
ることができる。この場合、ＳｉＮ膜の形成速度を小さ
くするのは、ＩＴＯ膜と接する領域のみであるので、絶
縁膜の形成において、作業性を大きく低下させない。
【００１７】
【発明の効果】以上のように、この発明によれば、ＴＦ
Ｔアレイプロセスにおいて、ＩＴＯ膜（例えば画素電
極）上にプラズマＣＶＤ法によりＳｉＮ膜（絶縁膜）を
形成する場合、ＳｉＮ膜の形成条件を調整することによ
り、ＩＴＯ膜上のＳｉＮ膜エッチング時に生成されるＩ
ＴＯ膜とＳｉＮ膜界面のＳｉＮ膜のアンダーカット量を
制御することができ、また、ＩＴＯ膜とＳｉＮ膜界面の
ＳｉＮ膜のアンダーカットを抑制することにより、ＩＴ
Ｏ膜上のＳｉＮ膜のエッチングによる段差部で、メタル
膜の段差切れ等が生じるのを防止することができ、信頼
性の高いＴＦＴアレイ基板を高歩留りで製造することが
できる。また、ＳｉＮ膜の形成速度を小さくするのは、
ＩＴＯ膜と接する領域のみであるので、ＴＦＴアレイプ
ロセスにおける絶縁膜の形成において、作業性を大きく
低下させない。
Ｔアレイプロセスにおいて、ＩＴＯ膜（例えば画素電
極）上にプラズマＣＶＤ法によりＳｉＮ膜（絶縁膜）を
形成する場合、ＳｉＮ膜の形成条件を調整することによ
り、ＩＴＯ膜上のＳｉＮ膜エッチング時に生成されるＩ
ＴＯ膜とＳｉＮ膜界面のＳｉＮ膜のアンダーカット量を
制御することができ、また、ＩＴＯ膜とＳｉＮ膜界面の
ＳｉＮ膜のアンダーカットを抑制することにより、ＩＴ
Ｏ膜上のＳｉＮ膜のエッチングによる段差部で、メタル
膜の段差切れ等が生じるのを防止することができ、信頼
性の高いＴＦＴアレイ基板を高歩留りで製造することが
できる。また、ＳｉＮ膜の形成速度を小さくするのは、
ＩＴＯ膜と接する領域のみであるので、ＴＦＴアレイプ
ロセスにおける絶縁膜の形成において、作業性を大きく
低下させない。
【図１】 この発明の実施の形態１によるＴＦＴアレイ
基板の製造工程を示す断面図である。
基板の製造工程を示す断面図である。
【図２】 この発明の実施の形態１によるＳｉＮ膜の形
成速度とＳｉＮ膜のアンダーカット量の関係を示す図で
ある。
成速度とＳｉＮ膜のアンダーカット量の関係を示す図で
ある。
【図３】 この発明の実施の形態２によるＴＦＴアレイ
基板の製造工程を示す断面図である。
基板の製造工程を示す断面図である。
【図４】 この発明の実施の形態２によるＴＦＴアレイ
基板の断面図である。
基板の断面図である。
【図５】 従来のこの種ＴＦＴアレイ基板におけるＳｉ
Ｎ膜のアンダーカットの状態を示す断面図である。
Ｎ膜のアンダーカットの状態を示す断面図である。
【図６】 従来のＴＦＴアレイ基板の断面図である。
１ 透明絶縁性基板、２ ゲート電極、３ ゲート絶縁
膜、４ 半導体層、５ ソース電極、６ ドレイン電
極、７ 画素電極、８ 層間絶縁膜、９ コンタクトホ
ール、１０ 電極配線、１１ コンタクトホール。
膜、４ 半導体層、５ ソース電極、６ ドレイン電
極、７ 画素電極、８ 層間絶縁膜、９ コンタクトホ
ール、１０ 電極配線、１１ コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/318 Ｂ 21/336 29/78 ６２７Ｚ
Claims (2)
- 【請求項１】 ＩＴＯ（Indium Tin Oxide）からなる電
極あるいは配線上にプラズマＣＶＤ法によりＳｉＮ膜か
らなる絶縁膜を形成し、上記絶縁膜にエッチングにより
形成された開口部を有するＴＦＴアレイ基板の製造方法
において、 プラズマＣＶＤ法による上記ＳｉＮ膜の形成は１０ｎｍ
／ｍｉｎ以上かつ５０ｎｍ／ｍｉｎ以下の形成速度で行
う工程を含むことを特徴とするＴＦＴアレイ基板の製造
方法。 - 【請求項２】 ＳｉＮ膜は、少なくとも形成速度が１０
ｎｍ／ｍｉｎ以上かつ５０ｎｍ／ｍｉｎ以下で形成され
た下層膜と、上記下層膜より大きい形成速度で形成され
た上層膜から構成されることを特徴とする請求項１記載
のＴＦＴアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16521297A JPH10341022A (ja) | 1997-06-05 | 1997-06-05 | Ｔｆｔアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16521297A JPH10341022A (ja) | 1997-06-05 | 1997-06-05 | Ｔｆｔアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341022A true JPH10341022A (ja) | 1998-12-22 |
Family
ID=15807986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16521297A Pending JPH10341022A (ja) | 1997-06-05 | 1997-06-05 | Ｔｆｔアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341022A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023655A (ja) * | 2009-07-17 | 2011-02-03 | Shimadzu Corp | 窒化シリコン薄膜成膜方法および窒化シリコン薄膜成膜装置 |
| CN102194742A (zh) * | 2010-03-10 | 2011-09-21 | 三星移动显示器株式会社 | 液晶显示器的阵列基板及其制造方法 |
| KR20140086978A (ko) | 2011-09-27 | 2014-07-08 | 도판 인사츠 가부시키가이샤 | 박막 트랜지스터, 및 화상 표시 장치 |
| US9385142B2 (en) | 2012-12-13 | 2016-07-05 | Samsung Display Co., Ltd. | Liquid crystal display and manufacturing method thereof |
-
1997
- 1997-06-05 JP JP16521297A patent/JPH10341022A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023655A (ja) * | 2009-07-17 | 2011-02-03 | Shimadzu Corp | 窒化シリコン薄膜成膜方法および窒化シリコン薄膜成膜装置 |
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| JP2011186424A (ja) * | 2010-03-10 | 2011-09-22 | Samsung Mobile Display Co Ltd | 液晶表示装置のアレイ基板及びその製造方法 |
| TWI475643B (zh) * | 2010-03-10 | 2015-03-01 | Samsung Display Co Ltd | 液晶顯示器之陣列基板及其之製造方法 |
| KR20140086978A (ko) | 2011-09-27 | 2014-07-08 | 도판 인사츠 가부시키가이샤 | 박막 트랜지스터, 및 화상 표시 장치 |
| US9589997B2 (en) | 2011-09-27 | 2017-03-07 | Toppan Printing Co., Ltd. | Thin film transistor and image displaying apparatus |
| US9385142B2 (en) | 2012-12-13 | 2016-07-05 | Samsung Display Co., Ltd. | Liquid crystal display and manufacturing method thereof |
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