WO2016170770A1 - 薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法 - Google Patents

薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法 Download PDF

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electrode
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transistor array
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妃奈 中條
守 石▲崎▼
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    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing

Definitions

  • the present invention relates to a thin film transistor array forming substrate, an image display device substrate, and a method of manufacturing a thin film transistor array forming substrate.
  • a pattern of a semiconductor layer and a protective layer in order to form a pattern of a semiconductor layer and a protective layer, the semiconductor layer and the protective layer are formed on the entire surface, a pattern is formed with a resist, and the pattern is formed by etching using an etching solution. There is a way.
  • this method requires the formation and etching of a resist each time each pattern is formed, and the number of processes increases.
  • Patent Document 1 the pattern is formed by only one photolithography process by devising the film thickness of the resist.
  • the photolithography process cannot be omitted.
  • the target pattern when printing is used when forming the semiconductor layer and the protective layer pattern, particularly when the material of the semiconductor layer and the protective layer is liquid, the target pattern may not be formed.
  • FIG. 6 (a) and 6 (b) are plan views schematically showing an example of a conventional thin film transistor array formation substrate 50
  • FIG. 6 (c) is an AA view of FIG. 6 (b).
  • a cross-sectional view at ' is shown.
  • the gate electrode 2 is connected to the gate wiring 2 ′
  • the source wiring 4 also serves as the source electrode
  • the source wiring 4 is periodically cut out as viewed in a plan view.
  • the source line 4 is orthogonal to the gate line 2 ′, and the notch of the source line 4 is formed on the gate electrode 2.
  • a drain electrode 5 is formed in the notch of the source line 4 and faces the source line 4.
  • the protective layer 7 can be formed so as to connect the drain electrode 5, but the protective layer 7 is formed of the semiconductor layer 6, the source wiring 4, and the gate insulator except for a part of the semiconductor layer 6 and the source wiring 4 on the drain electrode 5 side.
  • the layer 3 may be formed so as to cover a part. That is, a part of the semiconductor layer 6 may not be covered with the protective layer 7.
  • a gate electrode 2 and a gate wiring 2 ′ are formed on the substrate 1, and a gate insulation is formed on the substrate 1, as shown in a cross section taken along line AA ′ in FIG. 6 (b). Covered with body layer 3. Furthermore, a source wiring 4 and a drain electrode 5 are formed thereon. A semiconductor layer 6 is formed in a channel portion between the source wiring 4 and the drain electrode 5 and is protected so as to cover the source wiring 4 and the semiconductor layer 6 except for a part of the semiconductor layer 6 on the drain electrode 5 side. Layer 7 is formed.
  • the shape of the protective layer 7 sometimes deteriorated.
  • the present inventors have found that the cause is that the liquid ink on the wiring flows onto the gate insulator layer 3.
  • the surface of the gate insulator layer 3 is ink-philic, and the surfaces of the source wiring 4, the drain electrode 5, and the pixel electrode 9 are ink-repellent.
  • the ink for printing the semiconductor layer 6 is liquid, it is difficult to be affected by the paintability of the printing surface, so that it can be printed in stripes as expected.
  • the ink for printing the protective layer 7 is also in a liquid state, the ink on the source wiring 4 and the drain electrode 5 is repelled because the parent ink portion of the printing surface is easily wetted and the ink repellent portion is not easily wetted. As a result, it was moved onto the gate insulator layer 3 to find out that it had an irregular shape as shown in FIGS. 6B and 6C.
  • patterning is generally performed using a photolithography method or the like.
  • the photolithography method has drawbacks such as a large number of steps and expensive equipment and materials for patterning.
  • the printing method it is possible to form a protective layer pattern without increasing the number of steps by producing a plate, but when the printing surface is composed of a plurality of materials, the printed pattern May be different from the design pattern. For example, if the printed semiconductor layer connects between the source and the drain in a portion other than the gate electrode, the off-current increases. Further, if the protective layer cannot completely cover the semiconductor layer, the semiconductor cannot be prevented from being deteriorated.
  • the present invention provides a thin film transistor array forming substrate capable of performing good patterning of a semiconductor layer and a protective layer without increasing the number of steps, a method for manufacturing the same, and an image using the thin film transistor array forming substrate.
  • An object is to provide a substrate for a display device.
  • One aspect of the present invention as a means for solving the above problems includes a gate electrode, a gate insulator layer, a pixel electrode connected to the source electrode, the drain electrode, and the drain electrode, a semiconductor layer, and a protection on a substrate
  • the thin film transistor array forming substrate is formed by stacking layers in this order, and the source wiring also serving as the source electrode has a cutout portion periodically in the extending direction, and the cutout portion of the source wiring Is formed at a position that overlaps the gate electrode, and the part with the notch becomes a thin source wiring, and the part without the notch becomes a thick source wiring having a width wider than that of the thin source wiring, and at least a thick source wiring.
  • the semiconductor layer is a stripe that is long in the direction in which the source wiring extends, and is formed across the source electrode and the drain electrode.
  • protective layer covers all of the semiconductor layer, a thin film transistor array formed substrate.
  • the thin source wiring may further include an opening.
  • the opening of the thin source wiring and the opening of the thick source wiring may communicate with each other in the direction in which the source wiring extends.
  • the opening of the thin source wiring and the opening of the thick source wiring may form an opening partly communicating in the direction in which the source wiring extends.
  • Another aspect of the present invention is an image display device substrate including an interlayer insulator layer on the above-described thin film transistor array formation substrate and having an opening at a portion corresponding to the pixel electrode of the interlayer insulator layer.
  • an upper pixel electrode may be further provided on the interlayer insulator layer, and the upper pixel electrode may be connected to the pixel electrode of the thin film transistor array formation substrate through the opening of the interlayer insulator layer.
  • Another aspect of the present invention is a method for manufacturing the above-described thin film transistor array-formed substrate, the step of forming a gate electrode on the substrate, and the step of forming a gate insulator layer on the substrate including the gate electrode. , Forming a source wiring / source electrode, a drain electrode, and a pixel electrode in a lump, forming a semiconductor layer by a printing method using liquid ink, and forming a protective layer by a printing method using liquid ink The method of manufacturing the thin film transistor array forming substrate, in which the steps are performed in this order.
  • the source wiring / source electrode, the drain electrode, and the pixel electrode may be formed by offset printing.
  • the semiconductor layer may be formed so as not to cover both ends in the width direction of the opening of the source wiring.
  • the protective layer may be formed so as to cover all the openings of the semiconductor layer and the source wiring.
  • a thin film transistor array forming substrate capable of performing good patterning of a semiconductor layer and a protective layer without increasing the number of steps, a manufacturing method thereof, and an image display device substrate using the thin film transistor array forming substrate are provided. Can be provided.
  • FIG. 1A is a plan view schematically showing an example of the thin film transistor array formation substrate according to the present invention during the process.
  • (B), (c) is the top view and sectional drawing which showed typically an example of the thin-film transistor array formation board
  • FIG. 2A is a plan view schematically showing an example in the middle of the process of the thin film transistor array formation substrate of the present invention.
  • (B), (c) is the top view and sectional drawing which showed typically an example of the thin-film transistor array formation board
  • FIG. 3A is a plan view schematically showing an example of the thin film transistor array formation substrate of the present invention during the process.
  • FIG. 4A is a plan view schematically showing an example in the middle of the process of the thin film transistor array formation substrate of the present invention.
  • (B), (c) is the top view and sectional drawing which showed typically an example of the thin-film transistor array formation board
  • 5A and 5B are a plan view and a cross-sectional view schematically showing an example of a thin film transistor array formation substrate of the present invention, in which FIG.
  • FIG. 5A is an interlayer insulator layer and an opening portion of the interlayer insulator layer formed thereon, b) shows the upper pixel electrode formed on the interlayer insulator layer, and (c) shows a cross-sectional view taken along line FF ′ in FIG.
  • FIG. 6A is a plan view schematically showing an example of a conventional thin film transistor array forming substrate in the middle of a process.
  • (B) is the top view and sectional drawing which showed typically an example of the conventional thin-film transistor array formation board
  • FIG. 1A and 1B are plan views schematically showing an example of a thin film transistor array forming substrate 50 of the present invention
  • FIG. 1C is a cross-sectional view taken along the line BB of FIG. 1B.
  • the gate wiring 2 ′ also functions as the gate electrode 2
  • the source wiring 4 also functions as the source electrode, and the source electrode 4 is periodically formed as viewed from above.
  • the source line 4 is orthogonal to the gate line 2 ′, and the notch part of the source line 4 is formed at a position overlapping the gate electrode 2.
  • the source wiring 4 is composed of a thin source wiring 41 formed by a notch and a thick source wiring 42 in a portion where there is no notch.
  • the source line 4 has an opening 4 a in a thick source line 42.
  • the source wiring 4 and the drain electrode 5 are formed so that the drain electrode 5 is opposed to the cutout portion of the source wiring 4 that also serves as the source electrode so as to form a slit portion having a constant interval that becomes a channel portion of the thin film transistor.
  • a pixel electrode 9 is connected to the drain electrode 5. Note that the cutout portion of the source wiring 4 also serving as the source electrode is formed corresponding to the period of the thin film transistor array arranged in a matrix.
  • the semiconductor layer 6 is formed across the source wiring 4 and the drain electrode 5 in a stripe shape that is long in the direction in which the source wiring 4 extends. Further, the semiconductor layer 6 does not cover at least the drain electrode 5 side of both ends in the width direction of the opening 4a of the thick source wiring 42 (direction orthogonal to the direction in which the source wiring 4 extends). A portion where the underlying gate insulator layer 3 is exposed is formed between the source wiring 4 and the source wiring 4.
  • the protective layer 7 covers all of the semiconductor layer 6 and the opening 4a, is not formed on the source wiring 4 on the drain electrode 5 side, and is formed on the source wiring 4 on the opposite side of the drain electrode 5 from the opening 4a. Yes.
  • FIG. 1C shows a cross section cut along B-B ′ in FIG.
  • the gate electrode 2 and the gate wiring 2 ′ are formed on the substrate 1, and the top is covered with the gate insulator layer 3.
  • a source wiring 4 and a drain electrode 5 are formed thereon.
  • a semiconductor layer 6 is formed in a channel portion between the source wiring 4 and the drain electrode 5, and a protective layer is provided so as to cover a part of the source wiring 4 and the drain electrode 5 also serving as the source electrode and the semiconductor layer 6. 7 is formed.
  • the surface of the gate insulator layer 3 is ink-philic, and the surfaces of the source wiring 4, the drain electrode 5, and the pixel electrode 9 are ink-repellent.
  • the ink for printing the semiconductor layer 6 is liquid, it is difficult to be affected by the wettability of the printing surface, so that it can be printed in a long stripe shape as expected. At this time, it is desirable that the semiconductor layer 6 does not cover the drain side of the opening 4a.
  • the ink for printing the protective layer 7 is in a liquid state, and although the parent ink portion of the printing surface is easily wetted and the ink repellent portion is difficult to wet, the protective layer is provided with the opening 4a in the source wiring 4. 7 is likely to stay in the source wiring 4, and the seepage onto the gate insulator layer 3 can be suppressed.
  • the thin film transistor array formation substrate 50 includes, for example, a step of forming a gate electrode 2 on the substrate 1, a step of forming a gate insulator layer 3 on the substrate 1 including the gate electrode 2, a source wiring 4 serving as a source electrode and a drain. It can be manufactured by performing the process of forming the electrode 5 and the pixel electrode 9 at once, the process of forming the semiconductor layer 6, and the process of forming the protective layer 7 in this order.
  • the material used for the substrate 1 in the embodiment of the present invention is not particularly limited. Examples of commonly used materials include polyethylene terephthalate (PET), polyimide, polyethersulfone (PES), polyethylene naphthalate (PEN), and polycarbonate. There are flexible plastic materials such as quartz, glass substrates such as quartz, and silicon wafers. However, considering flexibility and each process temperature, it is desirable to use PEN, polyimide, or the like as the substrate.
  • the material used as the electrode material of the gate electrode 2, the gate wiring 2 ′, the source wiring 4, the drain electrode 5 and the pixel electrode 9 is not particularly limited.
  • Metals such as gold, platinum, nickel, indium tin oxide, or oxide thin films, or conductive polymers such as poly (ethylenedioxythiophene) / polystyrene sulfonate (PEDOT / PSS) and polyaniline, gold, silver, nickel, etc. Examples thereof include a solution in which metal colloidal particles are dispersed, or a thick film paste using metal particles such as silver as a conductive material.
  • the material used as the gate insulator layer 3 is not particularly limited, but generally used materials include polymer solutions such as polyvinylphenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, There are solutions in which particles such as alumina and silica gel are dispersed.
  • the material used as the semiconductor material of the semiconductor layer 6 is not particularly limited, but generally used materials such as polythiophene, polyallylamine, fluorenebithiophene copolymer, and derivatives thereof.
  • High-molecular organic semiconductor materials and low-molecular organic semiconductor materials such as pentacene, tetracene, copper phthalocyanine, perylene, and derivatives thereof can be used, but printing is considered in consideration of cost reduction, flexibility, and large area. It is desirable to use an organic semiconductor to which the method can be applied.
  • Examples of the method for forming the semiconductor layer 6 include an inkjet method, flexographic printing, screen printing, and a dispenser.
  • the material used as the material of the protective layer 7 is not particularly limited. Commonly used materials include, but are not limited to, fluorine-based resins and polyvinyl alcohol. Further, the protective layer 7 can be provided with a light shielding property as required. Examples of the method for forming the protective layer 7 include an inkjet method, flexographic printing, screen printing, and a dispenser.
  • FIGS. 2A and 2B are plan views schematically showing an example of the thin film transistor array forming substrate 50 of the present invention.
  • FIG. 2C is a cross-sectional view of FIG. A cross-sectional view along C ′ is shown.
  • the gate wiring 2 ′ also serves as the gate electrode 2
  • the source wiring 4 serves as the source electrode
  • the source wiring 4 has a periodic cut-out portion as viewed in a plan view.
  • the source wiring 4 is orthogonal to the gate wiring 2 ′, and the notch of the source wiring 4 is formed at a position overlapping the gate electrode 2.
  • the source wiring 4 is composed of a thin source wiring 41 formed by a notch and a thick source wiring 42 having no notch.
  • the source wiring 4 has an opening 4a on a thick source wiring 42 without a notch and an opening 4b on a thin source wiring 41 with a notch.
  • a drain electrode 5 is formed in the cutout portion of the source wiring 4 and faces the source wiring 4.
  • a pixel electrode 9 is connected to the drain electrode 5.
  • the semiconductor layer 6 is formed across the source wiring 4 and the drain electrode 5 in a stripe shape that is long in the direction in which the source wiring 4 extends. Further, the semiconductor layer 6 does not cover both ends of the opening 4a in the width direction.
  • the width direction refers to the line width in the direction orthogonal to the direction in which the source wiring 4 extends. Therefore, the state where both ends in the width direction are not covered indicates that the width of the semiconductor layer 6 is narrower than the width of the opening 4a. Therefore, a portion where the underlying gate insulator layer 3 is exposed is formed between the semiconductor layer 6 and the source wiring 4 serving also as a source electrode.
  • the protective layer 7 covers all of the semiconductor layer 6, the opening 4a and the opening 4b, and is formed on both ends in the width direction of the opening 4a and on the source wiring 4 opposite to the drain electrode 5 of the opening 4b. Not.
  • FIG. 2 (c) shows a cross section taken along the line C-C 'of FIG. 2 (b).
  • the gate wiring 2 is formed on the substrate 1, and the top is covered with the gate insulator layer 3.
  • a source wiring 4 and a drain electrode 5 having an opening in part are formed thereon.
  • a semiconductor layer 6 is formed in a channel portion between the source wiring 4 and the drain electrode 5, and covers a part of the source wiring 4 and the drain electrode 5 on the drain electrode 5 side from the opening and the semiconductor layer 6.
  • the protective layer 7 is formed.
  • the surface of the gate insulator layer 3 is ink-philic, and the surfaces of the source wiring 4, the drain electrode 5, and the pixel electrode 9 are ink-repellent.
  • the ink for printing the semiconductor layer 6 is liquid, it is difficult to be affected by the wettability of the printing surface, so that it can be printed in stripes. At this time, it is desirable that both ends of the opening 4a and the other end of the opening 4b opposite to the drain electrode 5 are not covered by the semiconductor.
  • the ink for printing the protective layer 7 is liquid, and the parent ink portion of the printing surface is easy to get wet and the ink repellent portion is hard to get wet, but by having the openings 4a and 4b in the source wiring 4, The ink of the protective layer 7 can easily stay in the source wiring 4, and the seepage onto the gate insulator layer 3 can be suppressed.
  • the materials and methods used are the same as those in the first embodiment.
  • FIGS. 3A and 3B are plan views schematically showing an example of the thin film transistor array forming substrate 50 of the present invention.
  • FIG. 3C is a cross-sectional view of FIG. A cross-sectional view at D ′ is shown.
  • the gate electrode 2 is connected to the gate wiring 2 ′
  • the source wiring 4 also serves as the source electrode
  • the source wiring 4 has a notch as viewed in a plan view.
  • the source line 4 is orthogonal to the gate line 2 ′, and the notch of the source line 4 is formed on the gate electrode 2.
  • the source wiring 4 is composed of a narrow part formed by the notch part and a wide part without the notch part.
  • the source wiring 4 is a wiring composed of a linear portion and a rectangular wave portion. Both are electrically connected.
  • the drain electrode 5 is formed in the cutout portion of the source wiring 4, faces the source wiring 4, and the pixel electrode 9 is connected to the drain electrode 5.
  • the semiconductor layer 6 is formed across the source wiring 4 and the drain electrode 5 in the direction in which the source wiring 4 extends, and the width of the opening 4c (the source wiring is Except for the source wiring at both ends in the direction (perpendicular to the extending direction), it is formed in parallel with the source wiring 4 and in a long stripe shape.
  • the protective layer 7 covers all of the opening 4c through which the semiconductor layer 6, the thick source wiring 42 and the thin source wiring 41 communicate, and is not formed on the source wiring 4 on both ends in the width direction of the opening 4c.
  • FIG. 3 (c) shows a cross section taken along the line D-D 'of FIG. 3 (b).
  • the gate electrode 2 and the gate wiring 2 ′ are formed on the substrate 1, and the top is covered with the gate insulator layer 3.
  • a source wiring 4 and a drain electrode 5 having an opening in part are formed on top of that.
  • a semiconductor layer 6 is formed in a channel portion between the source wiring 4 and the drain electrode 5, and covers a part of the source wiring 4 and the drain electrode 5 on the drain electrode 5 side from the opening and the semiconductor layer 6.
  • the protective layer 7 is formed.
  • the surface of the gate insulator layer 3 is ink-philic, and the surfaces of the source wiring 4, the drain electrode 5, and the pixel electrode 9 are ink-repellent.
  • the ink for printing the semiconductor layer 6 is liquid, it is difficult to be affected by the wettability of the printing surface, so that it can be printed in a long stripe shape as expected.
  • the semiconductor layer 6 does not cover both ends of the opening 4a of the thick source wiring portion in the opening 4c and the source wiring on the opposite side of the drain electrode 5 in the opening 4b of the thin source wiring portion. It is desirable.
  • the ink for printing the protective layer 7 is in a liquid state, and the parent ink portion of the printing surface is easily wetted and the ink repellent portion is not easily wetted.
  • the protective layer 7 has an opening 4 c in the source wiring 4. 7 is likely to stay in the opening 4 c in the source wiring 4, and the seepage onto the gate insulator layer 3 can be suppressed.
  • the materials and methods used are the same as in the first embodiment.
  • FIGS. 4A and 4B are plan views schematically showing an example of the thin film transistor array forming substrate 50 of the present invention.
  • FIG. 4C is a cross-sectional view taken along line E- of FIG. A cross-sectional view at E ′ is shown.
  • the gate electrode 2 is connected to the gate wiring 2 ′
  • the source wiring 4 also serves as the source electrode
  • the source wiring 4 has a notch.
  • the source line 4 is orthogonal to the gate line 2 ′, and the notch of the source line 4 is formed on the gate electrode 2.
  • the source wiring 4 is composed of a narrow part formed by the notch part and a wide part without the notch part.
  • the opening 4d is connected, and as a result, the source wiring 4 is a wiring composed of a linear portion and a rectangular wave portion. Both are electrically connected.
  • the communicating opening 4d may be partially connected for each of the plurality of openings 4a and 4b.
  • the drain electrode 5 is formed in the cutout portion of the source wiring 4, faces the source wiring 4, and the pixel electrode 9 is connected to the drain electrode 5. ing.
  • the semiconductor layer 6 is formed across the source wiring 4 and the drain electrode 5 in the direction in which the source wiring 4 extends, and the width of the opening 4d (the source wiring is Except for the source wiring at both ends in the direction (perpendicular to the extending direction), it is formed in parallel with the source wiring 4 and in a long stripe shape.
  • the protective layer 7 covers all the openings 4d where the semiconductor layer 6, the thick source lines 42, and the thin source lines 41 communicate with each other, and is formed on the source lines 4 on both ends in the width direction of the openings 4d. Absent.
  • FIG. 4C shows a cross section taken along line E-E ′ of FIG.
  • the gate electrode 2 and the gate wiring 2 ′ are formed on the substrate 1, and the top is covered with the gate insulator layer 3.
  • a source wiring 4 and a drain electrode 5 having an opening in part are formed on top of that.
  • a semiconductor layer 6 is formed in a channel portion between the source wiring 4 and the drain electrode 5 so as to cover the semiconductor wiring 6 and part of the source wiring 4 and the drain electrode 5 on the drain electrode 5 side from the opening.
  • a protective layer 7 is formed.
  • the surface of the gate insulator layer 3 is ink-philic, and the surfaces of the source wiring 4, the drain electrode 5, and the pixel electrode 9 are ink-repellent.
  • the ink for printing the semiconductor layer 6 is liquid, it is difficult to be affected by the wettability of the printing surface, so that it can be printed in a long stripe shape as expected.
  • the semiconductor layer 6 does not cover the both ends of the opening 4a of the thick source wiring portion in the opening 4d and the source wiring 4 opposite to the drain electrode 5 in the opening 4b of the thin source wiring portion. It is desirable to keep it.
  • the ink for printing the protective layer 7 is liquid, and the parent ink portion of the printing surface is easily wetted and the ink-repellent portion is not easily wetted.
  • the protective layer 7 has an opening 4d in the source wiring 4. 7 is likely to stay in the opening 4 d in the source wiring 4, and the seepage onto the gate insulator layer 3 can be suppressed.
  • a capacitor electrode and a capacitor wiring may be provided in the same layer as the gate electrode 2 and the gate wiring 2 ′.
  • the capacitor electrode overlaps with the pixel electrode 9 across the gate insulator layer 3 to form a storage capacitor.
  • the storage capacitor has a function of maintaining the pixel potential.
  • a fifth embodiment of the present invention will be described with reference to FIG.
  • the fifth embodiment of the present invention is an image display device substrate 60 using a thin film transistor array formation substrate 50.
  • the image display device substrate 60 according to the fifth embodiment of the present invention is formed on the thin film transistor array formation substrate 50 according to any one of the first to fourth embodiments of the present invention. Then, an interlayer insulator layer 10 is formed. Further, an opening 12 of an interlayer insulator layer 10 on the pixel electrode 9 is provided. In this case, the opening 12 of the interlayer insulator layer 10 is an effective pixel region. Alternatively, when the upper pixel electrode 11 is further formed on the interlayer insulator layer 10 and the upper pixel electrode 11 is connected to the pixel electrode 9, the upper pixel electrode 11 becomes an effective pixel region.
  • FIG. 5A is a schematic plan view showing an example of a state in which the interlayer insulator layer 10 is formed on the thin film transistor array formation substrate 50 of the present invention and an opening is provided in a necessary portion.
  • FIG. 5B is a schematic plan view showing an example of a state in which the upper pixel electrode 11 is formed on FIG. As shown in FIG. 5C, the upper pixel electrode 11 shows a state in which the pixel electrode 9 and the upper pixel electrode 11 are connected through the opening 12 of the interlayer insulator layer 10.
  • the material of the interlayer insulator layer polyvinyl phenol, acrylic, epoxy, polyimide, or the like can be used.
  • screen printing is suitable.
  • the interlayer insulator layer 10 may be formed by exposure / development after the formation of the photosensitive interlayer insulator layer.
  • the material of the upper pixel electrode 11 a metal such as Al, Cr, Au, Ag, Ni, or Cu, a transparent conductive film such as ITO, or the like can be used.
  • a method of forming the upper pixel electrode 11 a method such as photolithography or etching after film formation such as vapor deposition or sputtering is possible, but screen printing of Ag ink, Ni ink, Cu ink or the like is preferable.
  • Example 1 The inventor formed the source wiring 4 and the drain electrode 5 by the printing method on the substrate 1 on which the gate wiring 2 ′ and the gate insulator layer 3 were formed as shown in FIG.
  • the semiconductor layer 6 was formed in a long stripe shape so as not to cover all the thick source wiring openings 4a in the source wiring 4 region including notches over a plurality of transistors by a coating method.
  • the protective layer 7 is formed in a long stripe shape so as to cover all of the semiconductor layer 6 and the opening 4a of the thick source wiring and the source wiring 4 opposite to the drain electrode 5 over a plurality of transistors by a coating method. Formed.
  • PEN polyethylene naphthalate
  • Nano silver ink having a weight ratio of nano silver to polyethylene glycol # 200 of 8: 1 was used as a material for the gate wiring 2 '.
  • Nano silver ink was printed on the PEN substrate 1 by a transfer printing method, and baked at 180 ° C. for 1 hour to form a gate wiring 2 ′.
  • a solution obtained by dissolving 10% by weight of polyvinylphenol in cyclohexanone was used as a material for the gate insulator layer 3.
  • the solution of the gate insulator layer 3 was applied by a die coater method and dried at 180 ° C. for 1 hour to form.
  • the water contact angle of the gate insulator layer 3 was 75 ° or less.
  • nano silver ink having a weight ratio of nano silver to polyethylene glycol # 200 of 8: 1 was used as a material for the source wiring 4 and the drain electrode 5. Nano silver ink was printed by a transfer printing method and dried at 180 ° C. for 1 hour to form the source wiring 4 and the drain electrode 5. The contact angle between the source wiring 4 and the drain electrode was 80 ° or more.
  • a solution in which fluorene-bithiophene copolymer (F8T2) was dissolved in tetralin to 1.0% by weight was used.
  • the semiconductor layer 8 was formed by applying in a region of the source wiring 4 including notches over a plurality of transistors using a coating method and drying at 100 ° C. for 1 hour.
  • an ink obtained by dissolving polyvinyl alcohol in pure water at 5% by weight was used to form the protective layer 7 directly on the semiconductor layer 6.
  • Example 2 The inventor formed the source wiring and the drain electrode by a printing method on the substrate on which the gate wiring and the gate insulator layer were formed as shown in FIG. By etching, an opening 4a was formed in a thick portion of the source wiring, and an opening 4b was formed in a thin portion.
  • the semiconductor layer 6 was formed in a long stripe shape so as not to cover all of the thick source wiring openings over a plurality of transistors by a coating method.
  • a protective layer 7 is formed in a long stripe shape so as to cover all of the semiconductor layer, the opening 4a of the thick source wiring, and the source wiring 4 opposite to the drain electrode 5 over a plurality of transistors by a coating method. did.
  • the formation method and materials up to the source wiring 4 and the drain electrode 5 other than the printing plate pattern are the same as those in the first embodiment.
  • the target pattern could be formed regardless of the wettability of the printed surface.
  • the source wiring 4 and the drain electrode 5 were formed on the substrate 1 on which the gate wiring 2 ′ and the gate insulator layer 3 were formed by a printing method.
  • the semiconductor layer 6 was formed in a long stripe shape over a plurality of transistors by a coating method.
  • a protective layer 7 was formed in a long stripe shape so as to cover all of the semiconductor layer 6 over a plurality of transistors by a coating method.
  • the pattern of the protective layer was affected by the paintability of the printing surface, so that the target long stripe pattern could not be formed and the entire semiconductor layer could not be covered.
  • the source wiring has a periodic cutout in the width direction, and the opening is formed in the source wiring. It is possible to suppress bleeding when forming the pattern of the protective layer, and to form a target pattern of the protective layer.

Abstract

半導体層や保護層の良好なパターニングが可能な薄膜トランジスタアレイ形成基板とその製造方法、薄膜トランジスタアレイ形成基板を使用した画像表示装置用基板を提供する。薄膜トランジスタアレイ形成基板は、基板上に、ゲート電極と、ゲート絶縁体層と、ソース電極、ドレイン電極およびドレイン電極と接続した画素電極と、半導体層と、保護層とがこの順に積層され、ソース電極を兼ねるソース配線は、その延在方向に周期的に切り欠き部を備え、ソース配線の切り欠き部は、ゲート電極に重なる位置に形成され、切り欠き部がある部位は細いソース配線となり、切り欠き部がない部位は細いソース配線より幅の大きい、太いソース配線となり、少なくとも太いソース配線は開口部を備え、半導体層は、ソース配線が延在する方向に長いストライプであり、ソース電極とドレイン電極とに跨って形成され、保護層は、半導体層を全て覆っている。

Description

薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法
　本発明は薄膜トランジスタアレイ形成基板、画像表示装置用基板および薄膜トランジスタアレイ形成基板の製造方法に関する。
　薄膜トランジスタにおいて、半導体層および保護層のパターンを形成するために、半導体層および保護層をそれぞれ全面に形成した上に、レジストでパターンを形成し、エッチング液を用いてエッチングすることでパターンを形成する方法がある。しかし、この方法では各々のパターンを形成する度にレジストの成膜およびエッチングが必要となり、工程数が増えてしまう。
　例えば特許文献１では、レジストの膜厚を工夫することで、１回のフォトリソグラフィ工程のみでパターンを形成している。しかし、フォトリソグラフィ工程は省略できていない。
　一方、半導体層および保護層パターンを形成する際に印刷を用いる場合、特に半導体層および保護層の材料が液体である場合、パターンを形成するにあたって、狙いのパターンを形成できないことがある。
　図６の（ａ）、（ｂ）は、従来の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図６の（ｃ）は、図６の（ｂ）のＡ－Ａ’における断面図を示している。
　図６の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は周期的な切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。
　前記ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向している。
　このような薄膜トランジスタアレイ形成基板５０上に半導体層６を形成し、その上に保護層７をストライプ状に形成した場合、図６の（ｂ）に示すように、半導体層６はソース配線４およびドレイン電極５をつなぐように形成することはできるが、保護層７はドレイン電極５側の一部の半導体層６およびソース配線４の一部を除き、半導体層６およびソース配線４およびゲート絶縁体層３の一部を覆うように形成されてしまう場合がある。即ち、半導体層６の一部を保護層７で覆えない場合がある。
　図６の（ｃ）に、図６の（ｂ）のＡ－Ａ’で切断した断面を示すように、基板１上に、ゲート電極２およびゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。更にその上にソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、ドレイン電極５側の半導体層６の一部を除きソース配線４および半導体層６を覆うように保護層７が形成されている。
　従来構造ではこのように保護層７の形状が悪くなる場合があった。本発明者らはこの原因が、配線上の液状インクがゲート絶縁体層３上に流れ込むことであることを突き止めた。
　図６の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
　半導体層６を印刷するためのインクは液状であるが、被印刷面の塗れ性の影響を受けにくい性質であるため、想定通りストライプ状に印刷することが可能である。一方、保護層７を印刷するためのインクも液状であるが、被印刷面の親インク部は濡れ易く、撥インク部は濡れにくいことにより、ソース配線４上およびドレイン電極５上のインクがはじかれてゲート絶縁体層３の上に移動して、図６の（ｂ）および（ｃ）に示した様な不規則な形状になったことを突き止めた。
国際公開第２０１２／１７２９８５号
　保護層のパターニングをする際に、一般的にフォトリソグラフィ法などを用いてパターニングしている。しかし、フォトリソグラフィ法は、工程数が多く、パターニングのための設備や材料が高価である等の欠点がある。
　一方、印刷法においては、版を作製することによって、工程数を増やさずに保護層のパターンを形成することは可能だが、被印刷面が複数の材料から構成されている場合、印刷されたパターンが設計のパターンと異なってしまう虞がある。
　例えば印刷された半導体層がゲート電極上以外の部分でソース・ドレイン間を接続してしまうと、オフ電流が大きくなってしまう。また、保護層が半導体層を完全に覆うことができないと、半導体の劣化を防止しきれなくなる。
　本発明は、上記の問題点に鑑み、工程数を増やすことなく、半導体層や保護層の良好なパターニングを行うことが可能な薄膜トランジスタアレイ形成基板とその製造方法、薄膜トランジスタアレイ形成基板を使用した画像表示装置用基板の提供を目的とする。
　上記の課題を解決する手段としての本発明の一局面は、基板上に、ゲート電極と、ゲート絶縁体層と、ソース電極、ドレイン電極およびドレイン電極と接続した画素電極と、半導体層と、保護層と、がこの順に積層されて作製された薄膜トランジスタアレイ形成基板であって、ソース電極を兼ねるソース配線は、その延在方向に周期的に切り欠き部を備えており、ソース配線の切り欠き部は、ゲート電極に重なる位置に形成されており、その切り欠き部がある部位は細いソース配線となり、切り欠き部がない部位は細いソース配線より幅の大きい、太いソース配線となり、少なくとも太いソース配線は開口部を備えており、半導体層は、ソース配線が延在する方向に長いストライプであり、ソース電極とドレイン電極とに跨って形成されており、保護層は、半導体層を全て覆っている、薄膜トランジスタアレイ形成基板である。
　また、細いソース配線がさらに開口部を備えてもよい。
　また、細いソース配線の開口部と太いソース配線の開口部とはソース配線が延在する方向で連通していてもよい。
　また、細いソース配線の開口部と太いソース配線の開口部とはソース配線が延在する方向で一部が連通した開口部を形成していてもよい。
　本発明の他の局面は、上述の薄膜トランジスタアレイ形成基板上に、層間絶縁体層を備え、その層間絶縁体層の画素電極に対応した部位に開口部を有する、画像表示装置用基板である。
　また、層間絶縁体層上に、上部画素電極をさらに備え、上部画素電極は、層間絶縁体層の開口部を介して薄膜トランジスタアレイ形成基板の画素電極と接続されていてもよい。
　また、本発明の他の局面は、上述の薄膜トランジスタアレイ形成基板の製造方法であって、基板上にゲート電極を形成する工程と、ゲート電極を含む基板上にゲート絶縁体層を形成する工程と、ソース配線兼ソース電極とドレイン電極と画素電極とを一括して形成する工程と、液状インクを用いた印刷法により半導体層を形成する工程と、液状インクを用いた印刷法により保護層を形成する工程とをこの順に実施する、薄膜トランジスタアレイ形成基板の製造方法である。
　また、ソース配線兼ソース電極とドレイン電極と画素電極とを一括して形成する工程において、ソース配線兼ソース電極とドレイン電極と画素電極とを、オフセット印刷により形成してもよい。
　また、半導体層を形成する工程において、半導体層を、ソース配線の開口部の幅方向の両端部を覆わないように形成してもよい。
　また、保護層を形成する工程において、保護層を、半導体層およびソース配線の開口部を全て覆うように形成してもよい。
　本発明によれば、工程数を増やすことなく、半導体層や保護層の良好なパターニングを行うことが可能な薄膜トランジスタアレイ形成基板とその製造方法、薄膜トランジスタアレイ形成基板を使用した画像表示装置用基板を提供できる。
図１は、（ａ）は本発明の薄膜トランジスタアレイ形成基板の工程途中の一例を模式的に示した平面図である。（ｂ）、（ｃ）は本発明の薄膜トランジスタアレイ形成基板の一例を模式的に示した平面図および断面図である。 図２は、（ａ）は本発明の薄膜トランジスタアレイ形成基板の工程途中の一例を模式的に示した平面図である。（ｂ）、（ｃ）は本発明の薄膜トランジスタアレイ形成基板の一例を模式的に示した平面図および断面図である。 図３は、（ａ）は本発明の薄膜トランジスタアレイ形成基板の工程途中の一例を模式的に示した平面図である。（ｂ）、（ｃ）は本発明の薄膜トランジスタアレイ形成基板の一例を模式的に示した平面図および断面図である。 図４は、（ａ）は本発明の薄膜トランジスタアレイ形成基板の工程途中の一例を模式的に示した平面図である。（ｂ）、（ｃ）は本発明の薄膜トランジスタアレイ形成基板の一例を模式的に示した平面図および断面図である。 図５は、本発明の薄膜トランジスタアレイ形成基板の一例を模式的に示した平面図および断面図であって、（ａ）は層間絶縁体層とそれに形成された層間絶縁体層の開口部、（ｂ）は層間絶縁体層の上に形成された上部画素電極、（ｃ）は（ｂ）においてＦ－Ｆ’で切断した断面図、をそれぞれ示している。 図６は、（ａ）は従来の薄膜トランジスタアレイ形成基板の工程途中の一例を模式的に示した平面図である。（ｂ）、（ｃ）は従来の薄膜トランジスタアレイ形成基板の一例を模式的に示した平面図および断面図である。
　本発明の実施形態について、以下に図面を使用して詳細に説明する。
＜第１の実施形態＞
　本発明の第１の実施形態について図１を用いて説明する。
　本発明の第１の実施形態に係わる薄膜トランジスタアレイ形成基板５０の一例を図１に示す。
　図１の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図１の（ｃ）は、図１（ｂ）のＢ－Ｂ’に沿った断面図を示している。
　図１の（ａ）に示すように、平面配置的に見て、ゲート配線２’がゲート電極２を兼ね、ソース配線４がソース電極を兼ねており、ソース電極４は周期的に形成された切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２に重なる位置に形成されている。ソース配線４は、切り欠き部によって形成された幅の細いソース配線４１と切り欠き部が無い部位にある幅の太いソース配線４２とから構成されている。本実施形態では、ソース配線４は太いソース配線４２に開口部４ａを有している。
　ソース配線４とドレイン電極５とは、薄膜トランジスタのチャネル部となる一定間隔のスリット部を形成するように、ソース電極を兼ねるソース配線４の切り欠き部内に、ドレイン電極５が対向して形成され、ドレイン電極５には画素電極９が接続されている。なお、ソース電極を兼ねるソース配線４の切り欠き部は、マトリクス状に配置された薄膜トランジスタアレイの周期に対応して形成されている。
　図１の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に長いストライプ状に、ソース配線４およびドレイン電極５に跨って形成されている。また、半導体層６は、太いソース配線４２の開口部４ａの幅方向（ソース配線４が延在する方向に直交する方向）の両端のうち少なくともドレイン電極５側を覆っておらず、半導体層６とソース配線４との間に、下地のゲート絶縁体層３が露出した部位が形成されている。保護層７は半導体層６および開口部４ａを全て覆い、ドレイン電極５側のソース配線４上には形成されず、開口部４ａよりドレイン電極５と反対側のソース配線４上には形成されている。
　図１の（ｂ）のＢ－Ｂ’で切断した断面を図１の（ｃ）に示す。図１の（ｃ）に示したように、基板１上に、ゲート電極２およびゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。更にその上にソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、ソース電極を兼ねるソース配線４およびドレイン電極５の一部と半導体層６とを覆うように保護層７が形成されている。
　図１の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
　半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ａのうちドレイン側を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいものの、ソース配線４内に開口部４ａを有することにより、保護層７のインクがソース配線４内に留まり易くなって、ゲート絶縁体層３上へのしみ出しを抑制することができる。
　薄膜トランジスタアレイ形成基板５０は、例えば、基板１上にゲート電極２を形成する工程と、ゲート電極２を含む基板１上にゲート絶縁体層３を形成する工程と、ソース配線４兼ソース電極とドレイン電極５と画素電極９とを一括して形成する工程と、半導体層６を形成する工程と、保護層７を形成する工程とをこの順に実施することで製造できる。
　本発明の実施形態における基板１に用いる材料は特に限定されるものではなく、一般に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのフレキシブルなプラスチック材料、石英などのガラス基板やシリコンウェハーなどがある。しかしながら、フレキシブル化や各プロセス温度などを考慮すると、基板としてＰＥＮやポリイミドなどを用いることが望ましい。
　本発明の実施形態において、ゲート電極２、ゲート配線２’、ソース配線４、ドレイン電極５および画素電極９の電極材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料には、金、白金、ニッケル、インジウム錫酸化物などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀など金属粒子を導電材料として用いた厚膜ペーストなどを挙げることができる。ゲート電極２、ゲート配線２’、ソース配線４、ドレイン電極５および画素電極９を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサ、オフセット印刷などがある。
　本発明の実施形態において、ゲート絶縁体層３として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコールなどの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などがある。
　本発明の実施形態において、半導体層６の半導体材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料としてポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子有機半導体材料を用いることができるが、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体を用いることが望ましい。半導体層６を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。
　本発明の実施形態において、保護層７の材料として用いられる材料は特に限定されるものではない。一般に用いられる材料としてはフッ素系樹脂やポリビニルアルコールなどが挙げられるが、これらに限定されるものではない。また、保護層７には必要に応じて遮光性を付与することも出来る。保護層７を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。
＜第２の実施形態＞
　本発明の第２の実施形態について図２を用いて説明する。
　図２の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図２の（ｃ）は、図２の（ｂ）のＣ－Ｃ’に沿った断面図を示している。
　図２の（ａ）に示すように、平面配置的に見て、ゲート配線２’がゲート電極２を兼ね、ソース配線４がソース電極を兼ねており、ソース配線４は周期的な切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２に重なる位置に形成されている。ソース配線４は、切り欠き部によって形成された幅の細いソース配線４１と、切り欠き部が無い幅の太いソース配線４２から構成されている。本実施形態では、ソース配線４は切り欠き部が無い太いソース配線４２上に開口部４ａを有し、切り欠き部がある細いソース配線４１上に開口部４ｂを有している。また、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向している。さらに、ドレイン電極５には画素電極９が接続されている。
　図２の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に長いストライプ状に、ソース配線４およびドレイン電極５に跨って形成されている。また、半導体層６は、開口部４ａの幅方向の両端を覆っていない。ここで、幅方向とは、ソース配線４の延在する方向と直交する方向の線幅を指す。従って、幅方向両端を覆っていない状態とは、開口部４ａの幅より、半導体層６の幅が狭い事を指している。そのため、半導体層６とソース電極を兼ねるソース配線４との間には、下地のゲート絶縁体層３が露出した部位が形成されている。一方、保護層７は半導体層６および開口部４ａおよび開口部４ｂを全て覆い、開口部４ａの幅方向の両端側および開口部４ｂのドレイン電極５と反対側のソース配線４上には形成されていない。
　図２の（ｂ）のＣ－Ｃ’における断面を図２の（ｃ）に示す。図２の（ｃ）に示すように、基板１上に、ゲート配線２が形成され、その上がゲート絶縁体層３で覆われている。更にその上に一部に開口部を有したソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、開口部よりドレイン電極５側のソース配線４およびドレイン電極５の一部と半導体層６とを覆うように保護層７が形成されている。
　図２の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
　半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、ストライプ状に印刷することができる。その際、開口部４ａのうち両端を、開口部４ｂのうちドレイン電極５の反対側片端を半導体が覆わないようにしておくことが望ましい。
　次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいものの、ソース配線４内に開口部４ａおよび４ｂを有することにより、保護層７のインクがソース配線４内に留まり易くなって、ゲート絶縁体層３上へのしみ出しを抑制することができる。
　使用する材料や方法は先の第１の実施形態の場合と同様である。
＜第３の実施形態＞
　本発明の第３の実施形態について図３を用いて説明する。
　図３の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図３の（ｃ）は、図３の（ｂ）のＤ－Ｄ’における断面図を示している。
　図３の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。ソース配線４は、切り欠き部によって形成された幅の細い部分と、切り欠き部が無い幅の広い部分から構成されている。本実施形態では、図３の（ａ）における太い（幅の広い）ソース配線４２に形成された開口部４ａと細い（幅の狭い）ソース配線４１に形成された開口部４ｂとが繋がって、連通した開口部４ｃとなっており、その結果、ソース配線４は、直線状の部分と矩形波状の部分とから構成された配線となっている。この両者は電気的に接続されている。
　また、第１および第２の実施形態と同様に、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向し、ドレイン電極５には画素電極９が接続されている。
　図３の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に、ソース配線４およびドレイン電極５に跨って形成されており、開口部４ｃの幅（ソース配線が延在する方向と直交する）方向の両端部のソース配線を除き、ソース配線４と平行に且つ長いストライプ状に形成されている。
　保護層７は前記半導体層６および太いソース配線４２および細いソース配線４１が連通した開口部４ｃの全てを覆い、開口部４ｃの幅方向の両端側のソース配線４上には形成されていない。
　図３の（ｂ）のＤ－Ｄ’における断面を図３の（ｃ）に示す。図３の（ｃ）に示すように、基板１上に、ゲート電極２、ゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。その上に、一部に開口部を有したソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、開口部よりドレイン電極５側のソース配線４およびドレイン電極５の一部と半導体層６とを覆うように保護層７が形成されている。
　図３の（ａ）において、ゲート絶縁体層３の表面は親インク性であり、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
　半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ｃのうち太いソース配線部の開口部４ａの両端および、細いソース配線部の開口部４ｂのうちドレイン電極５の反対側のソース配線を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいが、ソース配線４内に開口部４ｃを有することにより、保護層７のインクがソース配線４内の開口部４ｃに留まり易くなっており、ゲート絶縁体層３上へのしみ出しを抑制することができる。
　使用する材料や方法は、第１の実施形態の場合と同様である。
＜第４の実施形態＞
　本発明の第４の実施形態について図４を用いて説明する。
　図４の（ａ）、（ｂ）は、本発明の薄膜トランジスタアレイ形成基板５０の一例を模式的に示した平面図であり、図４の（ｃ）は、図４の（ｂ）のＥ－Ｅ’における断面図を示している。
　図４の（ａ）に示すように、平面配置的に見て、ゲート電極２がゲート配線２’に接続され、ソース配線４がソース電極を兼ねており、ソース配線４は切り欠き部を有しており、ソース配線４はゲート配線２’に直交しており、ソース配線４の切り欠き部はゲート電極２の上に形成されている。ソース配線４は、切り欠き部によって形成された幅の細い部分と、切り欠き部が無い幅の広い部分から構成されている。本実施形態では、図４の（ａ）における太い（幅の広い）ソース配線４２に形成された開口部４ａと細い（幅の狭い）ソース配線４１に形成された開口部４ｂとの一部が繋がって、連通した開口部４ｄとなっており、その結果、ソース配線４は、直線状の部分と矩形波状の部分とから構成された配線となっている。この両者は電気的に接続されている。
　連通した開口部４ｄは、複数の開口部４ａおよび４ｂごとに一部繋がっていても良い。
　また、第１、第２および第３の実施形態と同様に、ソース配線４の切り欠き部内にドレイン電極５が形成され、ソース配線４と対向し、ドレイン電極５には画素電極９が接続されている。
　図４の（ｂ）に示すように、半導体層６は、ソース配線４が延在する方向に、ソース配線４およびドレイン電極５に跨って形成されており、開口部４ｄの幅（ソース配線が延在する方向と直交する）方向の両端部のソース配線を除き、ソース配線４と平行に且つ長いストライプ状に形成されている。
　保護層７は前記半導体層６および太いソース配線４２および細いソース配線４１の一部が連通した開口部４ｄを全て覆い、開口部４ｄの幅方向の両端側のソース配線４上には形成されていない。
　図４の（ｂ）のＥ－Ｅ’における断面を図４の（ｃ）に示す。図４の（ｃ）に示すように、基板１上に、ゲート電極２、ゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。その上に、一部に開口部を有したソース配線４およびドレイン電極５が形成されている。ソース配線４とドレイン電極５との間のチャネル部には、半導体層６が形成されており、開口部よりドレイン電極５側のソース配線４およびドレイン電極５の一部と半導体層６を覆うように保護層７が形成されている。
　図４の（ａ）において、ゲート絶縁体層３の表面は親インク性、ソース配線４、ドレイン電極５、画素電極９の表面は撥インク性である。
　半導体層６を印刷するためのインクは液状であるが、被印刷面の濡れ性の影響を受けにくい性質であるため、想定通り長いストライプ状に印刷できる。その際、開口部４ｄのうち太いソース配線部の開口部４ａの両端および、細いソース配線部の開口部４ｂのうちドレイン電極５の反対側のソース配線４を半導体層６が覆わないようにしておくことが望ましい。次に保護層７を印刷するためのインクは液状であり、被印刷面の親インク部が濡れ易く、撥インク部が濡れにくいが、ソース配線４内に開口部４ｄを有することにより、保護層７のインクがソース配線４内の開口部４ｄに留まり易くなっており、ゲート絶縁体層３上へのしみ出しを抑制することができる。
　使用する材料や方法は、第１の実施形態の場合と同様である。
　なお、実施形態１～４において、ゲート電極２およびゲート配線２’と同じ層に図示しないキャパシタ電極およびキャパシタ配線を有していてもよい。キャパシタ電極がゲート絶縁体層３をはさんで画素電極９と重なってストレージキャパシタとなる。ストレージキャパシタは、画素の電位を保つ働きがある。
＜第５の実施形態＞
　本発明の第５の実施形態について図５を用いて説明する。
　本発明の第５の実施形態は、薄膜トランジスタアレイ形成基板５０を用いた画像表示装置用基板６０である。
　本発明の第５の実施形態である画像表示装置用基板６０は、図５の（ｃ）に示すように、本発明の第１～４の実施形態のいずれかの薄膜トランジスタアレイ形成基板５０の上に層間絶縁体層１０を形成する。さらに画素電極９上の層間絶縁体層１０の開口部１２を有する。この場合、層間絶縁体層１０の開口部１２が有効な画素領域となる。あるいは、さらに上部画素電極１１を層間絶縁体層１０上に形成し、上部画素電極１１が画素電極９と接続させることにより、上部画素電極１１が有効な画素領域となる。
　図５の（ａ）は、本発明の薄膜トランジスタアレイ形成基板５０の上に層間絶縁体層１０を形成し、必要な部分に開口部を設けた状態の一例を示す概略平面図である。図５の（ｂ）は、図５の（ａ）の上に、上部画素電極１１を形成した状態の一例を示す概略平面図である。上部画素電極１１は、図５の（ｃ）に示すように、層間絶縁体層１０の開口部１２を介して、画素電極９と上部画素電極１１を接続した状態を示している。
　層間絶縁体層１０の材料としては、ポリビニルフェノール、アクリル、エポキシ、ポリイミド等が使用可能である。層間絶縁体層１０の形成方法としては、スクリーン印刷が好適であるが、感光性の層間絶縁体層を形成後、露光・現像によって形成してもよい。
　上部画素電極１１の材料としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等の金属や、ＩＴＯ等の透明導電膜等を用いることができる。上部画素電極１１の形成方法としては、蒸着、スパッタ等の成膜後にフォトリソ、エッチングする等の方法も可能であるが、Ａｇインク、Ｎｉインク、Ｃｕインク等をスクリーン印刷するのが好適である。
　以下に本発明の実施例について具体的に説明するが、本発明はこれに限定されるものではない。
＜実施例１＞
　本発明者は、図１に示した通りゲート配線２’およびゲート絶縁体層３が形成された基板１上に、印刷方法によりソース配線４およびドレイン電極５を形成した。塗布法にて複数のトランジスタにわたって切り欠きを含むソース配線４領域内に太いソース配線の開口部４ａの全てを被覆せず一部を露出するように長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層６の全て、および前記太いソース配線の開口部４ａと前記ドレイン電極５と反対側のソース配線４とを覆うように保護層７を長いストライプ状に形成した。
　ボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板１の材料として、ポリエチレンナフタレート（ＰＥＮ）、厚さ１２５μｍを用いた。
　次に、ゲート配線２’の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを転写印刷法によりＰＥＮ基板１上に印刷し、１８０℃で１時間ベークしてゲート配線２’を形成した。
　次に、ゲート絶縁体層３の材料として、ポリビニルフェノールをシクロヘキサノンに１０重量％溶解させた溶液を用いた。ゲート絶縁体層３の溶液をダイコータ法により塗布し、１８０℃で１時間乾燥させて形成した。前記ゲート絶縁体層３の水の接触角は７５°以下であった。
　次に、ソース配線４およびドレイン電極５の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを転写印刷法により印刷し、１８０℃で１時間乾燥させてソース配線４及びドレイン電極５を形成した。ソース配線４および前記ドレイン電極の接触角は８０°以上であった。
　次に、半導体層６の材料として、フルオレン－ビチオフェンコポリマー（Ｆ８Ｔ２）をテトラリンで１．０重量％になるように溶解した溶液を用いた。半導体層８は、塗布法を用いて複数のトランジスタにわたって切り欠きを含むソース配線４領域内に塗布し、１００℃で１時間乾燥させて形成した。
　次に、保護層７の材料としてポリビニルアルコールを純水に５重量％で溶解させたインキを用い、半導体層６の直上に保護層７を形成した。
＜実施例２＞
　本発明者は、図２に示した通りゲート配線およびゲート絶縁体層が形成された基板上に、印刷方法によりソース配線およびドレイン電極を形成した。エッチングによりソース配線の太い部分に開口部４ａを細い部分に開口部４ｂを形成した。塗布法にて複数のトランジスタにわたって太いソース配線の開口部の全てを被覆せず一部を露出するように長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層の全て、および前記太いソース配線の開口部４ａと前記ドレイン電極５と反対側のソース配線４とを覆うように保護層７を長いストライプ状に形成した。
　印刷版のパターン以外のソース配線４およびドレイン電極５までの形成方法および材料は実施例１と同様である。
　ソース配線４形成後、エッチング液により太いソース配線に開口部を形成した。
　半導体層形成以降の形成方法および材料は実施例１と同様であった。
　上記２種類の保護層のパターンについて検討した。
　凹凸を有したソース配線の太いソース配線部および細いソース配線部に開口部を有することで、保護層のパターンが被印刷面の濡れ性によらず、狙いのパターンを形成することができた。
＜比較例１＞
　図６に示した通りゲート配線２’およびゲート絶縁体層３が形成された基板１上に、印刷方法によりソース配線４およびドレイン電極５を形成した。塗布法にて複数のトランジスタにわたって長いストライプ状に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって前記半導体層６の全てを被覆するように保護層７を長いストライプ状に形成した。
　保護層のパターンが被印刷面の塗れ性の影響を受け、狙いの長いストライプパターンを形成することができず、半導体層の全てを被覆できなかった。
　以上、説明したように、本発明によれば、工程数を増やすことなく、ソース配線が幅方向に周期的な切り欠き部を有し、且つソース配線の中に開口部を形成することで、保護層のパターン形成時ににじみ出しを抑制し、保護層の狙いのパターンを形成することが可能となる。
　１　　基板
　２　　ゲート電極
　２’　　ゲート配線
　３　　ゲート絶縁体層
　４　　（ソース電極を兼ねる）ソース配線
　４ａ　　太いソース配線の開口部
　４ｂ　　細いソース配線の開口部
　４ｃ　　太いソース配線および細いソース配線に跨った開口部
　４ｄ　　太いソース配線の開口部および細いソース配線の開口部の一部が連通した開口部
　５　　ドレイン電極
　６　　半導体層
　７　　保護層
　８　　電流の流れる方向
　９　　画素電極
　１０　　層間絶縁体層
　１１　　上部画素電極
　１２　　層間絶縁体層の開口部
　４１　　細いソース配線
　４２　　太いソース配線
　５０　　薄膜トランジスタアレイ形成基板
　６０　　画像表示装置用基板

Claims (10)

  1. 　基板上に、ゲート電極と、ゲート絶縁体層と、ソース電極、ドレイン電極およびドレイン電極と接続した画素電極と、半導体層と、保護層と、がこの順に積層された薄膜トランジスタアレイ形成基板であって、
    　前記ソース電極を兼ねるソース配線は、その延在方向に周期的に切り欠き部を備えており、
    　前記ソース配線の切り欠き部は、前記ゲート電極に重なる位置に形成されており、前記切り欠き部がある部位は細いソース配線となり、前記切り欠き部がない部位は前記細いソース配線より幅の大きい、太いソース配線となり、
    　少なくとも前記太いソース配線は開口部を備えており、
    　前記半導体層は、前記ソース配線が延在する方向に長いストライプであり、前記ソース電極と前記ドレイン電極とに跨って形成されており、
    　前記保護層は、前記半導体層を全て覆っている、薄膜トランジスタアレイ形成基板。
  2. 　前記細いソース配線がさらに開口部を備える、請求項１に記載の薄膜トランジスタアレイ形成基板。
  3. 前記細いソース配線の開口部と前記太いソース配線の開口部とは前記ソース配線が延在する方向で連通している、請求項２に記載の薄膜トランジスタアレイ形成基板。
  4. 前記細いソース配線の開口部と前記太いソース配線の開口部とは前記ソース配線が延在する方向で一部が連通した開口部を形成している、請求項２に記載の薄膜トランジスタアレイ形成基板。
  5. 　請求項１～４のいずれかに記載の薄膜トランジスタアレイ形成基板上に、層間絶縁体層を備え、前記層間絶縁体層の前記画素電極に対応した部位に開口部を有する、画像表示装置用基板。
  6. 　前記層間絶縁体層上に上部画素電極をさらに備え、前記上部画素電極は、前記層間絶縁体層の開口部を介して前記薄膜トランジスタアレイ形成基板の画素電極と接続されている、請求項５に記載の画像表示装置用基板。
  7. 　請求項１～４に記載の薄膜トランジスタアレイ形成基板の製造方法であって、
    　基板上にゲート電極を形成する工程と、
    　前記ゲート電極を含む前記基板上にゲート絶縁体層を形成する工程と、
    　ソース配線兼ソース電極とドレイン電極と画素電極とを一括して形成する工程と、
    　液状インクを用いた印刷法により半導体層を形成する工程と、
    　液状インクを用いた印刷法により保護層を形成する工程とを、この順に実施する、
    薄膜トランジスタアレイ形成基板の製造方法。
  8. 　前記ソース配線兼ソース電極とドレイン電極と画素電極とを一括して形成する工程において、前記ソース配線兼ソース電極とドレイン電極と画素電極とを、オフセット印刷により形成する、請求項７に記載の薄膜トランジスタアレイ形成基板の製造方法。
  9. 　前記半導体層を形成する工程において、前記半導体層を、前記ソース配線の開口部の幅方向の両端部を覆わないように形成する、請求項７または８に記載の薄膜トランジスタアレイ形成基板の製造方法。
  10. 　前記保護層を形成する工程において、前記保護層を、前記半導体層および前記ソース配線の開口部を全て覆うように形成する、請求項７～９のいずれか１項記載の薄膜トランジスタアレイ形成基板の製造方法。
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