JP2014067884A - 薄膜トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】ソース電極・ドレイン電極に対する半導体形成のアライメントずれやパターン幅ばらつきの影響が小さい、薄膜トランジスタを提供する。
【解決手段】絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状である。
【選択図】図1
【解決手段】絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状である。
【選択図】図1
Description
本発明は、薄膜トランジスタおよびその製造方法に関し、特に、フレキシブル基板や印刷法に適した薄膜トランジスタおよびその製造方法に係る。
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a-Si)やポリシリコン(poly-Si)の薄膜トランジスタ(Thin Film Transistor:TFT)が製造され、液晶ディスプレイなどに応用されている(非特許文献1)。TFTとしては、例えば図13のようなものが用いられている(図13では半導体形状は、明示されていない)。ここでTFTはスイッチの役割を果たしており、ゲート配線2’に与えられた選択電圧によってTFTをオンにした時に、ソース配線4’に与えられた信号電圧をドレイン5に接続された画素電極5’に書き込む。書き込まれた電圧は、画素電極5’/ゲート絶縁膜3/キャパシタ電極10によって構成される蓄積キャパシタに保持される。ゲート絶縁膜3は、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’よりも上層にあり、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’、および、図示しない半導体パターンよりも下層にある。キャパシタ電極10にはキャパシタ配線10’から電圧が印加される。ここで、TFTアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。
松本正一編著:「液晶ディスプレイ技術 −アクティブマトリクスLCD−」産業図書、1996年11月発行、p.55
近年、有機半導体や酸化物半導体が登場し、200℃以下の低温でTFTを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷によってTFTを形成することにより、安価で大面積なディスプレイが期待されている。
ところで、フレキシブル基板を用いた場合や印刷法を用いた場合、リジッド基板およびフォトリソ法を用いた場合に比べてアライメントずれが大きくなる。フレキシブル基板は、基板自体の位置精度が悪いため、印刷法は、印刷時の移動による位置精度悪化のためである。また、インクの粘度が小さい場合、印刷後の流動により、半導体印刷のパターン幅がばらつくという問題があった。
薄膜トランジスタの電流特性に最も影響する寸法パラメータは、チャネル長Lとチャネル幅Wである。チャネルは半導体中を電流が流れる領域、チャネル長Lは電流方向の長さ、チャネル幅Wは電流に垂直な方向の幅である。チャネル長Lはソース電極・ドレイン電極間距離でほぼ決まり、ソース電極・ドレイン電極を同一印刷で形成すればアライメントずれや半導体印刷の影響はない。しかしチャネル幅Wはソース電極・ドレイン電極への半導体形成のアライメントずれやパターン幅の影響が大きい。例えば図14(a)〜図14(c)に示すパターンデザインの場合、図14(a)が設計通りであるが、図14(b)のように半導体パターン6が右にずれるとWが大きくなり、図14(c)のように半導体が左にずれるとWが小さくなる。図15(a)〜図15(c)に示すパターンデザインの場合、図15(a)が設計通りであるが、図15(b)のように半導体パターン6の幅が大きくなるとWが大きくなり、図15(c)のように半導体パターン6の幅が小さくなるとWが小さくなる。Wが変化することになり、それに比例して電流が変化する。なお、破線は設計での半導体縁を示している。
このように、ソース電極・ドレイン電極への半導体のアライメントずれやパターン幅ばらつきに起因して、チャネル幅のばらつきが発生し、電流のばらつきを引き起こすという問題があった。電流の変化(ばらつき)は、液晶ディスプレイや電子ペーパーのトランジスタ、有機ELの走査トランジスタでは安全係数(=設計電流値/必要電流値)を大きくする必要が生じ、即ち過大なトランジスタを設けることになる。また、有機ELの駆動トランジスタでは輝度ばらつきを生じ、画質を悪化させる。
本発明は、係る従来技術の状況に鑑みてなされたもので、ソース電極・ドレイン電極に対する半導体形成のアライメントずれやパターン幅ばらつきの影響が小さい、薄膜トランジスタおよびその製造方法を提供することを課題とする。
上記課題を解決するための、第1の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、前記間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、前記半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状であることを特徴とする薄膜トランジスタである。
第2の発明は、第1の発明において、前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿った等幅ストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする薄膜トランジスタである。
第3の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、前記間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、前記半導体パターンが、前記第1の領域には形成されており、前記第2の領域には必ずしも形成されていないことを特徴とする薄膜トランジスタである。
第4の発明は、第3の発明において、前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿ったストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする薄膜トランジスタである。
第5の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層するように形成する工程と、前記間隙に領域を有する半導体パターンを印刷する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、前記半導体パターンの印刷を、前記第1の領域の全体と前記第2の領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法である。
第6の発明は、第5の発明において、前記半導体パターンの印刷パターンが、ソース配線に沿った等幅ストライプ形状であることを特徴とする薄膜トランジスタの製造方法である。
第7の発明は、第5または第6の発明において、前記第1の領域の全体と前記第2の領域の一部とを含むように印刷された前記半導体パターンの前記印刷パターンのうち、前記第2の領域に印刷された半導体が、前記第1の領域に吸収されることを特徴とする薄膜トランジスタの製造方法である。
第8の発明は、第5〜第7のいずれかの発明において、前記第2の領域の前記間隙と、前記半導体パターンの前記印刷パターンとの重なりが、鋭角を有することを特徴とする薄膜トランジスタの製造方法である。
本発明によれば、ソース電極・ドレイン電極に対する半導体のアライメントずれやパターン幅ばらつきの影響が小さい薄膜トランジスタおよびその製造方法を提供できる。
本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
[第1の実施形態]
本発明の第1の実施形態に係る薄膜トランジスタの例を、図1、図2、図5に平面図で示す。図1、図2、図5に示すように、本実施形態に係る薄膜トランジスタは、絶縁基板1上に、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’を有し、その上にゲート絶縁膜3を有し、その上に、上から見て前記ゲート電極2と重なる領域に間隙を有するソース電極4・ドレイン電極5、ソース配線4’、および、ドレイン電極5に接続された画素電極5’を有し、該ソース電極4とドレイン電極5との間隙に領域を有するような半導体パターン6を有する薄膜トランジスタである。また、当該薄膜トランジスタにおいて、該ソース電極4とドレイン電極5との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体パターン6が、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状である。当該間隔が一定の領域は、図5のように直線状でもよいし、図1のように角ばったコーナ部を有する多角形状でもよいし、図2のように丸まったコーナ部を有する曲線形状でもよい。なお、絶縁基板1は図1、図2、図5において最下層の全体に広がっているため、特に境界線は示しておらず、このことは他の図においても同様とする。また、ソース配線4’は、薄膜トランジスタの各ソース電極4とソース駆動回路出力とを接続する部分を指しているが、図面上ではソース配線4’がソース電極4を兼ねている、即ちソース配線4’の一部がソース電極4となっているため、ソース電極4に符号4’を併記した。
本発明の第1の実施形態に係る薄膜トランジスタの例を、図1、図2、図5に平面図で示す。図1、図2、図5に示すように、本実施形態に係る薄膜トランジスタは、絶縁基板1上に、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’を有し、その上にゲート絶縁膜3を有し、その上に、上から見て前記ゲート電極2と重なる領域に間隙を有するソース電極4・ドレイン電極5、ソース配線4’、および、ドレイン電極5に接続された画素電極5’を有し、該ソース電極4とドレイン電極5との間隙に領域を有するような半導体パターン6を有する薄膜トランジスタである。また、当該薄膜トランジスタにおいて、該ソース電極4とドレイン電極5との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体パターン6が、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状である。当該間隔が一定の領域は、図5のように直線状でもよいし、図1のように角ばったコーナ部を有する多角形状でもよいし、図2のように丸まったコーナ部を有する曲線形状でもよい。なお、絶縁基板1は図1、図2、図5において最下層の全体に広がっているため、特に境界線は示しておらず、このことは他の図においても同様とする。また、ソース配線4’は、薄膜トランジスタの各ソース電極4とソース駆動回路出力とを接続する部分を指しているが、図面上ではソース配線4’がソース電極4を兼ねている、即ちソース配線4’の一部がソース電極4となっているため、ソース電極4に符号4’を併記した。
図3(a)および図3(b)を用いて、半導体パターン6の縁が、間隔が漸増する領域にある効果について説明する。従来のように半導体パターン6の縁が間隔一定値Lの部分にある場合(図3(a))、半導体パターン6の縁(実線)が設計位置(破線)よりΔxだけずれると、チャネル幅/チャネル長はΔx/Lだけ変化する。一方、本実施形態(図3(b))の場合、間隔が漸増する部分のチャネル幅/チャネル長はW1/(L1−L)×ln[{(L1−L)/W2+L}/L]となり、半導体パターンの縁がΔxずれると、チャネル幅/チャネル長はΔx/{(L1−L)/W1×W2+L}だけ変化するが、この値は従来値のL/{(L1−L)/W1×W2+L}倍に小さくなっている(L1>Lの場合)。ただし、Lは間隔一定部の間隔、L1は広がった先での間隔、W1はテーパーに対応するx方向寸法、W2はテーパー開始位置から半導体縁までの設計値である。例えばL=10μm、L1=30μm、W1=20μm、W2=10μmの場合、チャネル幅/チャネル長の変化量は従来の半分になる。この効果により、チャネル幅のばらつきを小さく抑えられる。図1および図2では、半導体印刷のアライメントずれに起因するチャネル幅ばらつきを低減できる。図5では、半導体印刷のパターン幅ばらつきに起因するチャネル幅ばらつきを低減できる。なお、上述の式はテーパーが直線状に広がった場合であるが、テーパーが直線状でなくても類似の効果があり、本発明は直線状のテーパーに限定するものではない。
また、図4、図6に示すように本実施形態に係る薄膜トランジスタの製造方法は、絶縁基板1上に、ゲート電極2を形成する工程と、その上にゲート絶縁膜3を形成する工程と、上から見て前記ゲート電極2と重なる領域に間隙を有するソース電極4・ドレイン電極5を形成する工程と、該ソース電極4とドレイン電極5との間隙に領域を有するように半導体パターン6を印刷する工程と、を少なくとも有する薄膜トランジスタの製造方法であって、該ソース電極4とドレイン電極5との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体パターン6の印刷を、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法である。
絶縁基板1としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリエーテルスルホン(PES)、等のフレキシブルなものでもよい。
その上に、ゲート電極2を形成する(図4(a)、図6(a))。通常、ゲート電極2はゲート配線2’に接続されている。また、同一層にキャパシタ電極10を有し、それがキャパシタ配線10’に接続されていてもよい。ゲート電極2、ゲート配線2’、キャパシタ電極10、キャパシタ配線10’としては、Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
次に、図4(a)、図6(a)に網掛け模様で示すようにゲート絶縁膜3を形成する。ゲート絶縁膜3としては、SiO2、SiON、SiN等の無機物や、ポリビニルフェノール(PVP)、エポキシ等の有機物を用いることができる。製法としては、スパッタ、CVD等の真空成膜や、溶液の塗布・焼成によって得られる。
さらに、ソース電極4・ドレイン電極5を形成する(図4(b)、図6(b))。ここでソース電極4・ドレイン電極5は、上から見て前記ゲート電極2と重なる領域に間隙を有し、その間隙は、間隔が一定の領域と、間隔が漸増する領域を有する。なお、ソース電極4は通常、ソース配線4’に接続され、ドレイン電極5は通常、画素電極5’に接続されている。ソース電極4・ドレイン電極5としては、Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、20μm以下のパターンを再現性よく形成することができる。
そして、図4(b)または図6(b)の状態の基板上に半導体パターン6を形成する。このとき、半導体パターン6が、前記間隔が一定の領域の全体と、前記間隔が漸増する領域の一部とを含むように、印刷直後の半導体の印刷パターン6’を形成する(図4(c)、図6(c))。半導体パターン6は、各トランジスタごとに独立していてもよいし、ソース配線4’に平行な方向につながったストライプ状でもよい。半導体パターン6としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
なお、半導体の印刷パターン6’は単純な形状が望ましい。単純な形状ほど、印刷が容易になるからである。最も好ましいのはソース配線4’に平行な等幅ストライプ形状であり、縦方向に並ぶTFTの半導体がつながった形状である。この場合、縦方向のアライメントずれは特性に影響しない。次に望ましいのは、長方形を各TFTに配置した形状である。この場合、縦方向のアライメントずれが小さければ特性に影響しない。
こうして作製したTFTのゲート配線2’およびソース配線4’に適切な波形を与えることにより、画素電極5’の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
場合によっては、さらに半導体パターン6を覆う封止層7(図4(d))や、画素電極5’上に開口Aを有する層間絶縁膜8(図4(e)に模様を施して示す)や、該開口Aを通じて画素電極5’に接続された上部画素電極9(図4(f))を設けることもできる。半導体パターン6がストライプの場合、封止層7もストライプが望ましい。また、半導体パターン6が独立であって、封止層7がストライプでもよい。封止層7としては、フッ素樹脂などの有機物や、SiO2、SiN、SiON等の無機物、あるいはそれらの混合物、積層物などを使用することができる。製法としては、全面に成膜後、フォトリソ・エッチング・レジスト除去による方法も可能であるが、溶液をスクリーン印刷等の方法で印刷・焼成する方法がより好適である。層間絶縁膜8としてはエポキシ等の有機絶縁膜が好適であり、上部画素電極9としてはAgペースト等が好適であり、いずれもスクリーン印刷等の方法で印刷・焼成するのがよい。層間絶縁膜8および上部画素電極9を有する場合、ゲート配線2’およびソース配線4’に適切な波形を与えることにより、上部画素電極9の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
[第2の実施形態]
本発明の第2の実施形態に係る薄膜トランジスタの例を、図7、図8、図11に平面図で示す。図7、図8、図11に示すように本実施形態に係る薄膜トランジスタは、絶縁基板1上に、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’を有し、その上にゲート絶縁膜3を有し、その上に、上から見て前記ゲート電極2と重なる領域に間隙を有するソース電極4・ドレイン電極5、ソース配線4’、および、画素電極5’を有し、該ソース電極4とドレイン電極5との間隙に領域を有するような半導体パターン6を有する。また、当該薄膜トランジスタにおいて、該ソース電極4とドレイン電極5との間隙が、間隔が一定の領域と間隔が漸増する領域とを有している。半導体パターン6は、当該間隔が一定の領域には形成されており、間隔が漸増する領域には形成されていない。当該間隔が一定の領域は、図11のように直線状でもよいし、図7のように角ばったコーナ部を有する多角形状でもよいし、図8のように丸まったコーナ部を有する曲線形状でもよい。
本発明の第2の実施形態に係る薄膜トランジスタの例を、図7、図8、図11に平面図で示す。図7、図8、図11に示すように本実施形態に係る薄膜トランジスタは、絶縁基板1上に、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’を有し、その上にゲート絶縁膜3を有し、その上に、上から見て前記ゲート電極2と重なる領域に間隙を有するソース電極4・ドレイン電極5、ソース配線4’、および、画素電極5’を有し、該ソース電極4とドレイン電極5との間隙に領域を有するような半導体パターン6を有する。また、当該薄膜トランジスタにおいて、該ソース電極4とドレイン電極5との間隙が、間隔が一定の領域と間隔が漸増する領域とを有している。半導体パターン6は、当該間隔が一定の領域には形成されており、間隔が漸増する領域には形成されていない。当該間隔が一定の領域は、図11のように直線状でもよいし、図7のように角ばったコーナ部を有する多角形状でもよいし、図8のように丸まったコーナ部を有する曲線形状でもよい。
また、図10(a)〜図10(f)、図12(a)〜図12(d)に示すように本実施形態に係る薄膜トランジスタの製造方法は、絶縁基板1上に、ゲート電極2を形成する工程と、その上にゲート絶縁膜3を形成する工程と、上から見て前記ゲート電極2と重なる領域に間隙を有するソース電極4・ドレイン電極5を形成する工程と、該ソース電極4とドレイン電極5との間隙に領域を有するように半導体パターン6を印刷する工程と、を少なくとも有する薄膜トランジスタの製造方法であって、該ソース電極4とドレイン電極5との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体の印刷パターン6’を、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法である。
本実施形態の場合、上記ソース電極4とドレイン電極5との間隙のうち、図9(a)に示すような間隔が漸増する領域に印刷された半導体が、図9(b)に示すように間隔が一定の領域に吸収される。これは、表面張力の効果である。また、上記ソース電極4とドレイン電極5との間隔が漸増する領域のソース電極4とドレイン電極5との間隙と、半導体の印刷パターン6’との重なり部が、鋭角を有する場合、半導体の吸収がスムーズに行える。
第1の実施形態との違いは、主に半導体インクの粘性が効いている。第1の実施形態では、インクの粘性が大きいために印刷後のインクの流動が起こりにくく、印刷パターン6’がほぼそのまま半導体パターン6となる。一方、第2の実施形態では、インクの粘性が小さいために印刷後のインクの流動が起こり易い。半導体インクの表面張力により、半導体インクは間隔が漸増する領域よりも間隔が一定の(狭い)領域にある方が安定である。また、半導体インクがソース電極4およびドレイン電極5の近傍にある方が安定なため、ソース電極4とドレイン電極5との間隙と半導体印刷パターン6’との重なり部が鋭角を有する場合、図9(a)のように、半導体インクがソース電極4またはドレイン電極5に引き付けられる方向と、半導体インクが間隔一定領域に引き付けられる方向が近いので、間隔一定領域に吸収される作用を強めることができる。
絶縁基板1としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリエーテルスルホン(PES)、等のフレキシブルなものでもよい。
その上に、ゲート電極2を形成する(図10(a)、図12(a))。通常、ゲート電極2はゲート配線2’に接続されている。また、同一層にキャパシタ電極10を有し、それがキャパシタ配線10’に接続されていてもよい。ゲート電極2、ゲート配線2’、キャパシタ電極10、キャパシタ配線10’としては、Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
次に、図10(a)、図12(a)に網掛け模様で示すようにゲート絶縁膜3を形成する。ゲート絶縁膜3としては、SiO2、SiON、SiN等の無機物や、ポリビニルフェノール(PVP)、エポキシ等の有機物を用いることができる。製法としては、スパッタ、CVD等の真空成膜や、溶液の塗布・焼成によって得られる。
さらに、ソース電極4・ドレイン電極5を形成する(図10(b)、図12(b))。ここでソース電極4・ドレイン電極5は、上から見て前記ゲート電極2と重なる領域に間隙を有し、その間隙は、間隔が一定の領域と、間隔が漸増する領域とを有する。なお、ソース電極4は通常、ソース配線4’に接続され、ドレイン電極5は通常、画素電極5’に接続されている。ソース電極4・ドレイン電極5としては、Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、20μm以下のパターンを再現性よく形成することができる。
そして、前記間隔が一定の領域の全体と、前記間隔が漸増する領域の一部とを含むように、半導体の印刷パターン6’を形成する(図10(c)、図12(c))。印刷パターン6’は、前述のように、ソース電極4とドレイン電極5との間隔一定の領域に吸収される(図10(d)、図12(d))。半導体パターン6としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
なお、半導体の印刷パターン6’は単純な形状が望ましい。単純な形状ほど、印刷が容易になるからである。最も好ましいのはソース配線4’に平行な等幅ストライプ形状であり、縦方向に並ぶTFTの半導体がつながった形状である。この場合、縦方向のアライメントずれは特性に影響しない。次に望ましいのは、長方形を各TFTに配置した形状である。この場合、縦方向のアライメントずれが小さければ特性に影響しない。
こうして作製したTFTのゲート配線2’およびソース配線4’に適切な波形を与えることにより、画素電極5’の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
場合によっては、さらに半導体パターン6を覆う封止層7(図10(e))や、画素電極5’上に開口Aを有する層間絶縁膜8(図10(f))や、該開口Aを通じて画素電極5’に接続された上部画素電極9(図10(g))を設けることもできる。半導体パターン6がストライプの場合、封止層7もストライプが望ましい。また、半導体パターン6が独立であって、封止層7がストライプでもよい。封止層7としては、フッ素樹脂などの有機物や、SiO2、SiN、SiON等の無機物、あるいはそれらの混合物、積層物などを使用することができる。製法としては、全面に成膜後、フォトリソ・エッチング・レジスト除去による方法も可能であるが、溶液をスクリーン印刷等の方法で印刷・焼成する方法がより好適である。層間絶縁膜8としてはエポキシ等の有機絶縁膜が好適であり、上部画素電極9としてはAgペースト等が好適であり、いずれもスクリーン印刷等の方法で印刷・焼成するのがよい。層間絶縁膜8および上部画素電極9を有する場合、ゲート配線2’およびソース配線4’に適切な波形を与えることにより、上部画素電極9の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
(実施例1)
本発明の実施例について、図4(a)〜図4(c)を用いて説明する。図2に示す素子を、図4(a)〜図4(c)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図4(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図4(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図4(b))。さらに、ポリチオフェン溶液(粘度100mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図4(c))。
本発明の実施例について、図4(a)〜図4(c)を用いて説明する。図2に示す素子を、図4(a)〜図4(c)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図4(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図4(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図4(b))。さらに、ポリチオフェン溶液(粘度100mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図4(c))。
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例1のばらつきの約半分になった。
(実施例2)
本発明の実施例について、図6(a)〜図6(c)を用いて説明する。図5に示す素子を、図6(a)〜図6(c)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2を形成した(図6(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図6(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図6(b))。さらに、ポリチオフェン溶液(粘度100mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図6(c))。
本発明の実施例について、図6(a)〜図6(c)を用いて説明する。図5に示す素子を、図6(a)〜図6(c)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2を形成した(図6(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図6(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図6(b))。さらに、ポリチオフェン溶液(粘度100mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図6(c))。
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例2のばらつきの約半分になった。
(実施例3)
本発明の実施例について、図10(a)〜図10(d)を用いて説明する。図8に示す素子を、図10(a)〜図10(d)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図10(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図10(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図10(b))。さらに、ポリチオフェン溶液(粘度10mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図10(c)〜図10(d))。
本発明の実施例について、図10(a)〜図10(d)を用いて説明する。図8に示す素子を、図10(a)〜図10(d)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した(図10(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図10(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図10(b))。さらに、ポリチオフェン溶液(粘度10mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した(図10(c)〜図10(d))。
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例1のばらつきの約3分の1になった。
(実施例4)
本発明の実施例について、図12(a)〜図12(d)を用いて説明する。図11に示す素子を、図12(a)〜図12(c)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2を形成した(図12(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図12(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図12(b))。さらに、ポリチオフェン溶液(粘度10mPa・s)をフレキソ印刷、100℃で焼成することにより、半導体層6を形成した(図12(c)〜図12(d))。
本発明の実施例について、図12(a)〜図12(d)を用いて説明する。図11に示す素子を、図12(a)〜図12(c)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2を形成した(図12(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図12(a))。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した(図12(b))。さらに、ポリチオフェン溶液(粘度10mPa・s)をフレキソ印刷、100℃で焼成することにより、半導体層6を形成した(図12(c)〜図12(d))。
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例2のばらつきの約3分の1になった。
(比較例1)
比較例について、図14(a)〜図14(c)を用いて説明する。図14(a)に示す素子を目指して、図4(a)〜図4(c)と類似の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液(粘度100mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した。
比較例について、図14(a)〜図14(c)を用いて説明する。図14(a)に示す素子を目指して、図4(a)〜図4(c)と類似の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液(粘度100mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した。
こうして作製した薄膜トランジスタは、半導体パターンの位置ずれ(図14(b)、図14(c))によると思われる電流ばらつきが発生した。
(比較例2)
比較例について、図15(a)〜図15(c)を用いて説明する。図15(a)に示す素子を目指して、図6(a)〜図6(c)と類似の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液(粘度10mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した。
比較例について、図15(a)〜図15(c)を用いて説明する。図15(a)に示す素子を目指して、図6(a)〜図6(c)と類似の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、キャパシタ電極10を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4、ソース配線4’、ドレイン電極5、画素電極5’として、Agインクを反転印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液(粘度10mPa・s)をフレキソ印刷、100℃焼成することにより、半導体層6を形成した。
こうして作製した薄膜トランジスタは、半導体パターン幅のばらつき(図15(b)、図15(c))によると思われる電流ばらつきが発生した。
以上の説明から理解できるように、本発明には、以下の効果がある。1つには、ソース電極とドレイン電極との間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、第1の領域の全体と、第2の領域の一部とを含むように半導体パターンを形成することにより、アライメントずれがチャネル幅に与える影響を小さくできる。もう1つには、ソース電極とドレイン電極との間隙のうち、第2の領域に印刷された半導体が、第1の領域に吸収されることによって、チャネル幅が第1の領域でほぼ決定されるようになり、アライメントずれやパターン幅ばらつきの影響を小さくできる。第2の領域に存在する部分のソース電極とドレイン電極との間隙と半導体印刷パターンとの重なりが鋭角を有することにより、半導体の移動がよりスムーズになる。
本発明は、液晶表示装置、電子ペーパー、有機EL表示装置等の薄膜トランジスタに適用可能である。
1 … 絶縁基板
2 … ゲート電極
2’ … ゲート配線
3 … ゲート絶縁膜
4 … ソース電極
4’ … ソース配線
5 … ドレイン電極
5’ … 画素電極
6 … 半導体パターン
6’ … 半導体の印刷パターン
7 … 封止層
8 … 層間絶縁膜
9 … 上部画素電極
10 … キャパシタ電極
10’ … キャパシタ配線
2 … ゲート電極
2’ … ゲート配線
3 … ゲート絶縁膜
4 … ソース電極
4’ … ソース配線
5 … ドレイン電極
5’ … 画素電極
6 … 半導体パターン
6’ … 半導体の印刷パターン
7 … 封止層
8 … 層間絶縁膜
9 … 上部画素電極
10 … キャパシタ電極
10’ … キャパシタ配線
Claims (8)
- 絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、
前記間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、前記半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状であることを特徴とする薄膜トランジスタ。 - 前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿った等幅ストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする請求項1記載の薄膜トランジスタ。
- 絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、
前記間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、前記半導体パターンが、前記第1の領域には形成されており、前記第2の領域には必ずしも形成されていないことを特徴とする薄膜トランジスタ。 - 前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿ったストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする請求項3記載の薄膜トランジスタ。
- 絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層するように形成する工程と、前記間隙に領域を有する半導体パターンを印刷する工程とを少なくとも有する薄膜トランジスタの製造方法であって、
前記間隙が、間隔が一定の第1の領域と間隔が漸増する第2の領域とを有し、前記半導体パターンの印刷を、前記第1の領域の全体と前記第2の領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法。 - 前記半導体パターンの印刷パターンが、ソース配線に沿った等幅ストライプ形状であることを特徴とする請求項5記載の薄膜トランジスタの製造方法。
- 前記第1の領域の全体と前記第2の領域の一部とを含むように印刷された前記半導体パターンの前記印刷パターンのうち、前記第2の領域に印刷された半導体が、前記第1の領域に吸収されることを特徴とする請求項5または6記載の薄膜トランジスタの製造方法。
- 前記第2の領域の前記間隙と、前記半導体パターンの前記印刷パターンとの重なりが、鋭角を有することを特徴とする請求項5〜7のいずれか1項記載の薄膜トランジスタの製造方法。
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