TWI673555B - 半導體結構及其製造方法 - Google Patents
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Abstract
一種半導體結構,包含閘極、閘絕緣層、通道層、保護層、以及源極與汲極。閘極設置於基底上。閘絕緣層設置於閘極上,且具有凹部。通道層設置於凹部內。保護層覆蓋通道層及閘絕緣層上,保護層之材料包含氧化鋁、氧化矽或氮化矽,且保護層的厚度小於20奈米。源極與汲極設置於保護層上。半導體結構的製造方法亦被提出。
Description
本發明是有關於一種半導體及其製造方法,且特別是有關於一種半導體結構及其製造方法。
在習知的薄膜電晶體陣列基板上,多採用非晶矽(amorphous silicon, a-Si)薄膜電晶體或低溫多晶矽(Low-temperature polycrystalline silicon, LTPS)薄膜電晶體作為各個子畫素的開關元件。由於非晶矽薄膜電晶體的載子遷移率(mobility)較低,例如小於0.5 cm2/(V‧s),因此已無法滿足高分辨率顯示的需求,而逐漸被市場淘汰。低溫多晶矽薄膜電晶體雖然具有較高的載子遷移率,例如50~150 cm
2/(V‧s),但其結晶控制難度較大,導致製程複雜,成本高,且在大尺寸顯示中存在均勻性差、良品率低等問題。
近年來,有研究指出鈣鈦礦材料的載子移動率可達數十至數百cm
2/(V‧s),因此,以鈣鈦礦製作的薄膜電晶體,具有高性能、材料便宜、且易於大尺寸成長結晶的優勢。然而,鈣鈦礦結晶容易溶於水或其他溶液中,因此無法透過一般圖案化薄膜電晶體的製程,例如濕式蝕刻製程,進行圖案化。
本發明之一實施例的半導體結構的製造方法,包含以下步驟:形成閘極於基底上;形成閘絕緣層於閘極上,其中閘絕緣層具有凹部;形成通道層於凹部內;形成保護層於通道層及閘絕緣層上;以及形成源極與汲極於保護層上。保護層之材料包含氧化鋁、氧化矽或氮化矽。保護層的厚度小於20奈米。
在本發明的一實施例中,上述的製造方法更包含以下步驟:形成電容電極於基底上;以及形成鈍化層於源極、汲極或電容電極上。通道層之材料包含鈣鈦礦。
在本發明的一實施例中,上述的鈍化層之一部分以及保護層之一部分係位於畫素電極及電容電極之間。
本發明之一實施例的半導體結構,包含閘極設置於基底上、閘絕緣層設置於閘極上,閘絕緣層具有凹部、通道層設置於凹部內、保護層覆蓋通道層及閘絕緣層上、以及源極與汲極設置於保護層上。保護層之材料包含氧化鋁、氧化矽或氮化矽。保護層的厚度小於20奈米。
在本發明一實施例的半導體結構及其製造方法中,由於在閘絕緣層上形成凹部,再將通道層圖案化於凹部內。如此一來,半導體結構可以克服鈣鈦礦無法透過一般製程進行圖案化的問題,並實現以具有高載子移動率的鈣鈦礦做為通道層,提升半導體結構的性能。另外,透過使用現有的薄膜電晶體製程設備,成長通道層,可以簡化半導體結構的製造方法、節省成本並提升製程的效率。此外,保護層形成於通道層上,以保護通道層不受後續製程的影響,避免受到損害、提升製造良率。另外,保護層還具有超薄厚度,可以進一步降低源極/汲極與通道層的接觸電阻值,透過穿隧效應,使源極/汲極歐姆接觸通道層,提升半導體結構的性能。
本發明之目的之一係為提升半導體結構的性能。
本發明之目的之一係為克服鈣鈦礦無法透過濕式蝕刻製程進行圖案化的問題。
本發明之目的之一係為避免半導體結構於製程中受到損害。
本發明之目的之一係為提升半導體結構的製造良率。
本發明之目的之一係為簡化半導體結構的製造方法並節省成本。
本發明之目的之一係為減少半導體結構的照光、漏光及漏電的現象。
本發明之目的之一係為提升大尺寸顯示器的顯示品質。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A至圖1J為本發明一實施例的半導體結構的製造方法的剖面示意圖。圖2為本發明一實施例的畫素結構的上視示意圖。在此需注意的是,圖1A至圖1J為沿著圖2所示的剖面線A-A’的製造流程的示意圖,且為求清楚表示與便於說明,對圖1A至圖1J中的各分層或元件的厚度或比例做適度地放大或縮小,並不代表各分層或元件的實際厚度或比例。
請先參考圖1A,在本實施例中,形成閘極G於基底110上。基底110之材質可為玻璃、石英、有機聚合物、不透光和/或反射材料,例如:導電材料、金屬、晶圓、陶瓷,或是其他適用的材料。根據其他實施例,可在基底110之表面上進一步形成一層絕緣層(未繪示),以作為緩衝層。
在本實施例中,在形成閘極G的步驟中,包含:例如是先沉積一層導電層(未繪示),之後再以微影以及蝕刻程序圖案化上述的導電層,以形成閘極G,但本發明不以此為限。另外,在形成閘極G的同時,也可以同時定義出與閘極G電性連接的掃描線SL(繪示於圖2)。此外,在上述形成閘極G的步驟中,更可以同時形成電容電極160於基底110上。基於導電性的考量,閘極G以及電容電極160一般是使用金屬材料,但本發明不以此為限。在其他實施例中,閘極G以及電容電極160也可以使用其他導電材料,例如:合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、其它合適的材料、或是金屬材料與其他導電材料的堆疊層。
接著,請參考圖1B以及圖1C,形成閘絕緣層120於閘極G上。請參考圖1B,形成上述閘絕緣層120的步驟包含:先形成閘絕緣材料120a於閘極G以及電容電極160上,其中,閘絕緣材料120a的厚度例如為400奈米,但本發明不以此為限。之後,請參考圖1C,再以微影以及蝕刻製程圖案化上述的閘絕緣材料120a,以形成閘絕緣層120。在本實施例中,閘絕緣層120具有凹部122。凹部122對位重疊閘極G。閘絕緣層120的材料包含無機材料,例如:氧化矽、氮化矽、氮氧化矽、其他合適的材料、或上述至少二種材料的堆疊層。閘絕緣層120的材料還可以包含有機材料、或其它合適的材料、或上述的組合。
再來,請參考圖1D以及圖1E,形成通道層SE於凹部122內。請參考圖1D,形成上述通道層SE的步驟包含:先形成半導體通道材料130於閘絕緣層120上。在本實施例中,半導體通道材料130舉例係整面地覆蓋閘絕緣層120,並填入凹部122內。之後,請參考圖1E,將凹部122以外的半導體通道材料130去除,以形成通道層SE於凹部122內,在本實施例中,通道層SE舉例係完全位於凹部122內,但本發明不以此為限。如此,可以透過使用現有的薄膜電晶體製程設備,大面積的成長半導體通道材料130,再透過一次蝕刻製程以圖案化通道層SE。因此,可以簡化製程、降低投資設備的成本、並提升製程的效率。
在本實施例中,半導體通道材料130與通道層SE之材料可包含鈣鈦礦。鈣鈦礦包含具有鈣鈦礦型結晶結構的材料,其可以是有機無機混成的具有鈣鈦礦型結晶結構的材料,或是無機的具有鈣鈦礦型結晶結構的材料。在本實施例中,鈣鈦礦可具有以下式(I)表示的結構: ABX
3(I) 其中,當A為有機官能時,A包括RNH
3或NH
3RNH
3,R代表烷烴基或芳香烴基;當A為無機元素時,A包括M
+,M代表週期表之IA或IIA族元素。B包括D
2+,D代表週期表之IB、IIB、VIIIB或IVA族元素。X
3為一元鹵族陰離子或多元鹵族陰離子的組合。在本實施例中,上述的A包含鈉(Na
+)、鉀(K
+)、銫(Cs
+)或鋇(Ba
+);上述的B包含銅(Cu
2+)、鎳(Ni
2+)、鈷(Co
2+)、鐵(Fe
2+)、錳(Mn
2+)、鉻(Cr
2+)、鎘(Cd
2+)、錫(Sn
2+)或鉛(Pb
2+);上述的X包含氯(Cl)、溴(Br)或碘(I)。
在本實施例中,形成半導體通道材料130的方法舉例為溶液製程。形成半導體通道材料130的步驟包含:在形成含有鈣鈦礦型結晶結構的溶液之後,透過塗佈製程將上述溶液塗佈至絕緣層120上。再來,將溶液烘乾以成長含有鈣鈦礦型結晶結構的半導體通道材料130。塗佈製程例如為:旋塗法、澆鑄法、微凹印塗佈法、凹印塗佈法、棒塗法、輥塗法、線棒塗佈法、刮刀塗佈法、浸塗法、噴塗法、網版印刷法、柔版印刷法、套版印刷法、噴墨印刷法等,但本發明不以此為限。
接著,在形成通道層SE於凹部122的步驟中,由於本實施例的半導體通道材料130包含鈣鈦礦型結晶結構,因此較難以一般習知的濕式蝕刻製程,透過化學溶劑進行圖案化以形成通道層SE。在本實施例中,形成通道層SE的步驟包含透過乾式蝕刻製程,以去除位於凹部122以外的半導體通道材料130,其中,乾式蝕刻製程例如氬氣濺射蝕刻或反應式離子蝕刻(Reactive Ion Etch, RIE)。如此一來,可以藉由凹部122以定義出通道層SE的圖案及尺寸,例如通道層SE之長與寬,透過乾式蝕刻製程完成半導體通道材料130的圖案化,克服鈣鈦礦本身較難以濕式蝕刻製程圖案化的問題。此外,可以透過現有的設備完成圖案化鈣鈦礦材料,降低投資設備的成本、簡化製程並提升製程的效率。
在本發明的一些實施例中,也可以將半導體通道材料130以噴墨印刷法噴塗於凹部122內,以圖案化通道層SE,且可以簡化製程並提升製程的效率,但本發明不以此為限。
在本發明的一些實施例中,也可以將半導體通道材料130以轉印法形成於凹部122內,以圖案化通道層SE,且可以簡化製程並提升製程的效率,但本發明不以此為限。
在其他實施例中,通道層SE的材料也可以包含非晶矽(a-Si)、低溫多晶矽(LTPS)或氧化物半導體材料,例如氧化銦鎵鋅(Indium-Gallium-Zinc Oxide, IGZO)、氧化鋅(ZnO) 氧化錫(SnO)、氧化銦鋅(Indium-Zinc Oxide, IZO)、氧化鎵鋅(Gallium-Zinc Oxide, GZO)、氧化鋅錫(Zinc-Tin Oxide, ZTO)或氧化銦錫(Indium-Tin Oxide, ITO),但本發明不以此為限。
之後,請參考圖1F,形成保護層140於通道層SE及閘絕緣層120上。在本實施例中,保護層140之材料包含氧化鋁(AlO
x)、氧化矽(SiO
x)或氮化矽(SiN
x),但本發明不以此為限。在本實施例中,保護層140具有厚度H,且厚度H小於約20奈米。如此,保護層140可以用作於保護通道層SE不受後續製程的影響,避免其結晶結構受到損害、避免通道層SE於後續的製程與其它材料反應而降低半導體特性、提升製造良率、維持通道層SE的性能等等。此外,保護層140還可以提供阻水氣的防護效果,進一步保護通道層SE的性能。
接著,請參考圖1G,形成源極S與汲極D於保護層140上。在本實施例中,形成源極S以及汲極D之方法例如是先沉積一層導電層(未繪示),之後再以微影以及蝕刻程序圖案化所述導電層,以同時定義出源極S以及汲極D。另外,在形成源極S以及汲極D的同時,亦可以同時定義出與源極S電性連接的資料線DL(繪示於圖2)。基於導電性的考量,源極S以及汲極D一般是使用金屬材料,但本發明不限於此。在其他實施例中,源極S以及汲極D也可以使用其他導電材料,例如:合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、其它合適的材料、或是金屬材料與其他導電材料的堆疊層。
值得注意的是,請參考圖1F以及圖1G,保護層140位於源極S與汲極D以及通道層SE之間,且保護層140的厚度H小於約20奈米。換句話說,源極S/汲極D、保護層140以及通道層的堆疊結構可以為金屬-絕緣層-半導體 (Metal-Insulator-Semiconductor, MIS)的結構。藉由保護層140的超薄厚度H,可以削弱由源極S/汲極D的金屬端注入之電子公函數,減少被侷限於金屬感應能隙能態之載子。此外,藉由保護層140與通道層SE的交互作用,其介面耦極可以用來調變熱平衡時的費米能階。如此,可以進一步的降低源極S/汲極D與通道層SE的接觸電阻值並避免蕭特基能障上升,進一步提升穿隧效應(tunneling effect)的效果,增加電子穿過保護層140的機率。此外,上述的MIS結構還可以將源極S/汲極D與通道層SE的電流-電壓特性由整流型變為歐姆型,而達成歐姆接觸(ohmic contact)。
在執行上述步驟後,已完成半導體結構100的製作,半導體結構100舉例係為薄膜電晶體。上述薄膜電晶體包括閘極G、源極S、汲極D、通道層SE以及保護層140。保護層140覆蓋通道層SE且源極S/汲極D形成於保護層140上。如此,保護層140具有保護通道層SE的功能,更可以透過穿隧效應,使源極S/汲極D歐姆接觸通道層SE。
在上述薄膜電晶體中,通道層SE的材料可以是鈣鈦礦。由於鈣鈦礦具有良好的載子遷移率,因此可以提升薄膜電晶體的性能。
上述薄膜電晶體可以做為任何電子裝置的開關元件。舉例而言,上述的薄膜電晶體可以做為顯示器中的,例如為大尺寸顯示器中的,畫素結構的開關元件,說明如下。
請參考圖1H,在完成上述的薄膜電晶體之後,形成鈍化層150於源極S、汲極D或電容電極160上,其中鈍化層150的厚度例如為200奈米,但本發明不以此為限。鈍化層150更可位於保護層140上。鈍化層150之材料包含無機材料,例如:氧化矽、氮化矽、氮氧化矽、其他合適的材料、或上述至少二種材料的堆疊層。閘絕緣層120的材料還可以包含有機材料,例如聚酯類(PET)、聚烯類、聚丙醯類、聚碳酸酯類、聚環氧烷類、聚苯烯類、聚醚類、聚酮類、聚醇類、聚醛類、或其它合適的材料、或上述的組合。
請參考圖1I,之後,在鈍化層150中形成貫孔152,暴露出汲極D。形成貫孔152的方法例如是採用微影程序或是微影與蝕刻程序,但本發明不以此為限。在其他實施例中,也可以透過物理或雷射的方式進行鑽孔,以形成貫孔152。接著,形成畫素電極170於鈍化層150上。畫素電極170透過貫孔152電性連接於汲極D。畫素電極170可為透明畫素電極、反射畫素電極或是半穿透半反射畫素電極。透明畫素電極的材料包含金屬氧化物,例如是銦錫氧化誤、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺氧化鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層。反射畫素電極之材質包括高反射率之金屬材料。
請參考圖1J,形成遮光層180於鈍化層150上,並對應遮蔽通道層SE。遮光層180例如是黑色矩陣(black matrix),其可以防止漏光。此外,遮光層180更可以避免通道層SE的漏電問題。舉例來說,當通道層SE的材質為鈣鈦礦時,由於鈣鈦礦的特殊的光電特性,其於照光時會產生電流,而導致漏電或觸發開關功能,進而觸發不必要的動作。透過設置遮光層180對應遮蔽通道層SE,可以避免通道層SE被照光並產生漏電,進而提升半導體結構100的可靠性。
圖2為本發明一實施例的畫素結構的上視示意圖。畫素結構PX包含掃描線SL、資料線DL、半導體結構100及畫素電極170。請參考圖1J以及圖2,在本實施例中,半導體結構100的閘極G電性連接至掃描線SL,源極S電性連接至資料線DL。掃描線SL以及資料線DL彼此交錯設置且屬於不同膜層,但本發明不以此為限。基於導電性的考量,掃描線SL以及資料線DL一般是使用金屬材料,但本發明不以此為限。在其他實施例中,掃描線SL以及資料線DL也可以使用其他導電材料,例如:合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、其它合適的材料、或是金屬材料與其他導電材料的堆疊層。在本實施例中,汲極D電性連接至畫素電極170,且畫素電極170部分重疊於電容電極160。
值得注意的是,在本實施例中,鈍化層150之一部分以及保護層140之一部分係位於畫素電極170及電容電極160之間。此外,閘絕緣層120之一部分係位於畫素電極170及電容電極160之間。在上述的設計下,畫素電極170及電容電極160之間可以形成儲存電容。相較於習知的畫素結構,本實施例的畫素電極170及電容電極160之間還包含了保護層140之一部分。在本實施例中,因保護層140的厚度小於20奈米,故對儲存電容的影響極小,實質上不影響畫素結構PX之運作。
簡言之,本實施例的半導體結構100及其製造方法,是在閘絕緣層120上形成凹部122,再將半導體通道材料130整面地覆蓋閘絕緣層120後,透過乾式蝕刻的製程去除凹部122以外的半導體通道材料130,以圖案化通道層SE於凹部122內。如此一來,本實施例的半導體結構100可以克服鈣鈦礦材料無法透過一般濕式蝕刻製程進行圖案化的問題,並實現以鈣鈦礦材料做為通道層SE,提升半導體結構100的性能。另外,還可以透過使用現有的薄膜電晶體製程設備,大面積的成長半導體通道材料130並圖案化為通道層SE,因此,可以簡化製程、降低投資設備的成本並提升製程的效率。
此外,形成保護層140於通道層SE上,以保護通道層SE不受後續製程的影響,避免受到損害、提升製造良率、維持通道層SE的性能,更可以提供阻水氣的防護效果。另外,保護層140還具有超薄厚度H,可以進一步降低源極S/汲極D與通道層SE的接觸電阻值,透過穿隧效應,使源極S/汲極D歐姆接觸通道層SE,提升半導體結構100的性能。此外,保護層140之一部分可以位於畫素電極170與電容電極160之間。
綜上所述,本發明一實施例的半導體結構及其製造方法,由於在閘絕緣層上形成凹部,再將通道層圖案化於凹部內。如此一來,半導體結構可以克服鈣鈦礦材料無法透過一般濕式蝕刻製程進行圖案化的問題,並實現以具有高載子移動率的鈣鈦礦材料做為通道層,提升半導體結構的性能。另外,還可以透過使用現有的薄膜電晶體製程設備,大面積的成長半導體通道材料並圖案化為通道層,因此,可以簡化半導體結構的製造方法、節省成本並提升製程的效率。此外,保護層形成於通道層上,以保護通道層不受後續製程的影響,避免受到損害、提升製造良率、維持通道層的性能,更可以提供阻水氣的防護效果。另外,保護層還具有超薄厚度,可以進一步降低源極/汲極與通道層的接觸電阻值,透過穿隧效應,使源極/汲極歐姆接觸通道層,提升半導體結構的性能。保護層之一部分更可以位於畫素電極與電容電極之間。本發明一實施例的半導體結構還包含遮光層並對應遮蔽通道層,以防止畫素電極的漏光、避免通道層的照光以及漏電,進而提升半導體結構的可靠性。本發明一實施例的半導體結構可應用於顯示器中,且其高性能及製造良率可提升大尺寸顯示器的顯示品質。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧半導體結構
110‧‧‧基底
120‧‧‧閘絕緣層
120a‧‧‧閘絕緣材料
122‧‧‧凹部
130‧‧‧半導體通道材料
140‧‧‧保護層
150‧‧‧鈍化層
152‧‧‧貫孔
160‧‧‧電容電極
170‧‧‧畫素電極
180‧‧‧遮光層
A-A’‧‧‧剖面線
D‧‧‧汲極
DL‧‧‧資料線
G‧‧‧閘極
H‧‧‧厚度
PX‧‧‧畫素結構
S‧‧‧源極
SE‧‧‧通道層
SL‧‧‧掃描線
圖1A至圖1J為本發明一實施例的半導體結構的製造方法的剖面示意圖。 圖2為本發明一實施例的畫素結構的上視示意圖。
Claims (14)
- 一種半導體結構的製造方法,包含:形成一閘極於一基底上;形成一閘絕緣層於該閘極上,其中該閘絕緣層具有一凹部;形成一通道層於該凹部內;形成一保護層於該通道層及該閘絕緣層上,其中該保護層之材料包含氧化鋁、氧化矽或氮化矽,該保護層的厚度小於20奈米;以及形成一源極與一汲極於該保護層上。
- 如申請專利範圍第1項所述的半導體結構的製造方法,更包含:形成一電容電極於該基底上;以及形成一鈍化層於該源極、該汲極或該電容電極上,其中該通道層之材料包含鈣鈦礦,其中該通道層係完全位於該凹部內。
- 如申請專利範圍第2項所述的半導體結構的製造方法,其中一畫素電極係位於該鈍化層上並電性連接於該汲極。
- 如申請專利範圍第3項所述的半導體結構的製造方法,其中該鈍化層之一部分以及該保護層之一部分係位於該畫素電極及該電容電極之間。
- 如申請專利範圍第4項所述的半導體結構的製造方法,其中該閘絕緣層之一部分係位於該畫素電極及該電容電極之間。
- 如申請專利範圍第1項所述的半導體結構的製造方法,其中於垂直該基底的方向上,該保護層完全覆蓋該通道層的上表面。
- 如申請專利範圍第1項所述的半導體結構的製造方法,其中於垂直該基底的方向上,該保護層完全覆蓋該通道層的上表面以及該閘絕緣層的上表面。
- 一種半導體結構,包含:一閘極設置於一基底上;一閘絕緣層設置於該閘極上,該閘絕緣層具有一凹部;一通道層設置於該凹部內;一保護層覆蓋該通道層及該閘絕緣層上,該保護層之材料包含氧化鋁、氧化矽或氮化矽,且該保護層的厚度小於20奈米;以及一源極與一汲極設置於該保護層上。
- 如申請專利範圍第8項所述的半導體結構,更包含:一電容電極設置於該基底上;以及一鈍化層設置於該源極、該汲極或該電容電極上,其中該通道層之材料包含鈣鈦礦,其中該通道層係完全位於該凹部內。
- 如申請專利範圍第9項所述的半導體結構,其中一畫素電極係設置於該鈍化層上並電性連接於該汲極。
- 如申請專利範圍第10項所述的半導體結構,其中該鈍化層之一部分以及該保護層之一部分係位於該畫素電極及該電容電極之間。
- 如申請專利範圍第11項所述的半導體結構,其中該閘絕緣層之一部分係位於該畫素電極及該電容電極之間。
- 如申請專利範圍第8項所述的半導體結構,其中於垂直該基底的方向上,該保護層完全覆蓋該通道層的上表面。
- 如申請專利範圍第8項所述的半導體結構,其中於垂直該基底的方向上,該保護層完全覆蓋該通道層的上表面以及該閘絕緣層的上表面。
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