KR100626051B1 - 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판디스플레이 장치 - Google Patents
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Abstract
본 발명은 컨택홀 형성 과정에서 그 하부의 유기 반도체층이 손상되는 것이 방지되고, 소스 전극 또는 드레인 전극과 유기 반도체층 사이의 오믹 컨택(ohmic contact)이 이루어지는 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 디스플레이 장치를 위하여, 기판과, 상기 기판 상에 배치된 유기 반도체층과, 상기 유기 반도체층의 상부에 배치되고 상기 유기 반도체층과 절연되는 게이트 전극과, 상기 유기 반도체층과 접하도록 배치되고 상기 게이트 전극과 절연되며 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층, 그리고 상기 유기 반도체층의 상부에 배치되고 상기 게이트 전극과 절연되며 상기 제 1 중간층 및 상기 제 2 중간층에 각각 접하는 제 1 전극 및 제 2 전극을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 디스플레이 장치를 제공한다.
Description
도 1은 종래의 코플래나형 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 3은 도 2에 도시된 유기 박막 트랜지스터의 변형예를 개략적으로 도시하는 단면도이다.
도 4는 도 2에 도시된 유기 박막 트랜지스터의 다른 변형예를 개략적으로 도시하는 단면도이다.
도 5는 도 2 에 도시된 유기 박막 트랜지스터의 또 다른 변형예를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 바람직한 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 바람직한 또 다른 일 실시예에 따른 전계발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
102: 기판 122: 유기 반도체층
123: 게이트 절연막 124: 게이트 전극
126: 제 1 전극 126a: 제 1 중간층
127: 제 2 전극 127a: 제 2 중간층
본 발명은 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 디스플레이 장치에 관한 것으로서, 더 상세하게는 컨택홀 형성 과정에서 그 하부의 유기 반도체층이 손상되는 것이 방지되고, 소스 전극 또는 드레인 전극과 유기 반도체층 사이의 오믹 컨택(ohmic contact)이 이루어지는 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 디스플레이 장치에 관한 것이다.
반도체 특성을 나타내는 공액성 유기 고분자인 폴리아세틸렌이 개발된 이후, 유기물의 특징, 즉 합성 방법이 다양하고 섬유나 필름 형태로 용이하게 성형할 수 있다는 특징과, 유연성, 전도성 및 저렴한 생산비 등의 장점 때문에, 유기물을 이용한 트랜지스터에 대한 연구가 기능성 전자소자 및 광소자 등의 광범위한 분야에서 활발히 이루어지고 있다.
도 1은 실리콘으로 형성되는 반도체층을 구비하는 기존의 실리콘 박막 트랜지스터(silicon thin film transistor)를 개략적으로 도시한 단면도이다. 도 1을 참조하면, 종래의 실리콘 박막 트랜지스터는 고농도의 불순물로 도핑된 소스 영역(22a) 및 드레인 영역(22b)과 상기 두 영역의 사이에 형성된 채널 영역(22c)을 갖는 반도체층(22)을 가지며, 상기 반도체층(22)과 절연되어 상기 채널 영역(22c)에 대응되는 영역에 위치하는 게이트 전극(24)과, 상기 소스 영역(22a) 및 드레인 영역(22b)에 각각 접하는 소스 전극(26) 및 드레인 전극(27)을 갖는다.
그러나 상기와 같은 구조의 기존의 실리콘 박막 트랜지스터에는 제조 비용이 많이 들고, 외부의 충격에 의해 쉽게 깨지며, 300℃ 이상의 고온 공정에 의해 생산되기 때문에 플라스틱 기판 등을 사용할 수 없다는 등의 문제점이 있었다.
특히 액정 표시장치(LCD : liquid display device)나 전계발광 표시장치(ELD : electroluminescence display device) 등의 평판 표시장치에는 각 화소의 동작을 제어하는 스위칭 소자 및 각 화소의 구동 소자로 박막 트랜지스터가 사용되는 바, 이러한 평판 표시장치에 있어서 최근 요구되고 있는 대형화 및 박형화와 더불어 플렉서블(flexible) 특성을 만족시키기 위해, 기존의 글라스재가 아닌 플라스틱재 등으로 구비되는 기판을 사용하려는 시도가 계속되고 있다. 그러나 플라스틱 기판을 사용할 경우에는 전술한 바와 같이 고온 공정이 아닌 저온 공정을 사용해야 한다. 따라서, 종래의 실리콘 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
반면, 박막 트랜지스터의 반도체층으로 유기막을 사용할 경우에는 이러한 문제점들을 해결할 수 있기 때문에, 최근 유기막을 반도체층으로 사용하는 유기 박막 트랜지스터(organic thin film transistor)에 대한 연구가 활발히 이루어지고 있다.
그러나 유기 박막 트랜지스터의 경우 소스 전극 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 크다는 문제점이 있었다. 즉, 도 1에 도시된 바와 같은 종래의 실리콘 박막 트랜지스터의 경우, 실리콘으로 형성된 반도체층(22)을 n+ 또는 p+ 도핑을 하여 소스 영역(22a) 및 드레인 영역(22b)과 상기 두 영역의 사이에 형성된 채널 영역(22c)을 형성하였다. 그러나 유기 박막 트랜지스터에 구비된 유기 반도체층에는 이러한 고농도의 도핑을 실시할 수 없으며, 이에 따라 소스 전극 및 드레인 전극과 유기 반도체층 사이의 접촉 저항이 크게 되어 오믹 컨택(ohmic contact)을 형성할 수 없다는 문제점이 있었다.
또한 도 1에 도시된 바와 같은 구조의 종래의 실리콘 박막 트랜지스터와 동일한 구조를 갖는 유기 박막 트랜지스터를 제조할 경우, 하부의 유기 반도체층이 노출되도록 컨택홀을 형성할 때 상기 유기 반도체층이 손상될 수 있다는 문제점도 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 컨택홀 형성 과정에서 그 하부의 유기 반도체층이 손상되는 것이 방지되고, 소스 전극 또는 드레인 전극과 유기 반도체층 사이의 오믹 컨택(ohmic contact)이 이루어지는 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 디스플레이 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판 상에 배치된 유기 반도체층과, 상기 유기 반도체층의 상부에 배치되고 상기 유기 반도체층과 절연되는 게이트 전극과, 상기 유기 반도체층과 접하도록 배치되고 상기 게이트 전극과 절연되며 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층, 그리고 상기 유기 반도체층의 상부에 배치되고 상기 게이트 전극과 절연되며 상기 제 1 중간층 및 상기 제 2 중간층에 각각 접촉하는 제 1 전극 및 제 2 전극을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 제 1 중간층 및 상기 제 2 중간층은 귀금속으로 형성되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 중간층 및 상기 제 2 중간층은 금, 팔라듐, 백금, 니켈, 로듐, 루비듐, 이리듐 및 오스뮴으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 물질로 형성되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 전극, 상기 제 1 전극 및 상기 제 2 전극은 몰리브덴, 알루미늄, 텅스텐 및 티탄으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 물질로 형성되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 전극과 상기 유기 반도체층 사이에 개재되어 상기 게이트 전극을 상기 유기 반도체층으로부터 절연시키는 게이트 절연막을 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 전극을 상기 기판 방향으로 정사영하였을 때 나타나는 영역의 적어도 일부는, 상기 제 1 중간층 및 상기 제 2 중간층을 상기 기판 방향으로 정사영하였을 때 나타나는 영역과 중첩되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 전극, 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮는 층간 절연막이 더 구비되고, 상기 제 1 전극 및 상기 제 2 전극은 상기 층간 절연막 상에 배치되며, 상기 층간 절연막에는 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀이 형성되고, 상기 제 1 전극 및 상기 제 2 전극은 각각 상기 제 1 컨택홀 및 상기 제 2 컨택홀을 통해 상기 제 1 중간층 및 상기 제 2 중간층에 접촉하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 절연막은 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 배치되고, 상기 제 1 전극 및 상기 제 2 전극은 상기 게이트 절연막 상에 배치되며, 상기 게이트 절연막에는 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀이 형성되고, 상기 제 1 전극 및 상기 제 2 전극은 각각 상기 제 1 컨택홀 및 상기 제 2 컨택홀을 통해 상기 제 1 중간층 및 상기 제 2 중간층에 접촉하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 절연막은 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 배치되고, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 층간 절연막이 더 구비되며, 상기 제 1 전극 및 상 기 제 2 전극은 상기 층간 절연막 상에 배치되고, 상기 게이트 절연막 및 상기 층간 절연막에는 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀이 형성되며, 상기 제 1 전극 및 상기 제 2 전극은 각각 상기 제 1 컨택홀 및 상기 제 2 컨택홀을 통해 상기 제 1 중간층 및 상기 제 2 중간층에 접촉하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판과 상기 유기 반도체층 사이에 버퍼층이 더 구비되는 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 상기와 같은 유기 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 기판 상에 유기 반도체층을 형성하는 단계와, 상기 유기 반도체층 상에 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층을 형성하는 단계와, 상기 유기 반도체층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극과 절연되고 상기 제 1 중간층 및 상기 제 2 중간층에 각각 접촉하는 제 1 전극 및 제 2 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 게이트 전극을 형성하는 단계와 상기 제 1 전극 및 제 2 전극을 형성하는 단계 사이에, 상기 게이트 전극, 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀을 형성하는 단계를 더 구비하고, 상기 제 1 전극 및 제 2 전극을 형성하는 단계는, 상기 제 1 컨택홀을 통해 상기 제 1 중간층에 접촉하는 제 1 전극 및 상기 제 2 컨택홀을 통해 상기 제 2 중간층에 접촉하는 제 2 전극을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 절연막을 형성하는 단계는,
상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막에 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀을 형성하는 단계를 구비하고, 상기 제 1 전극 및 제 2 전극을 형성하는 단계는, 상기 제 1 컨택홀을 통해 상기 제 1 중간층에 접촉하는 제 1 전극 및 상기 제 2 컨택홀을 통해 상기 제 2 중간층에 접촉하는 제 2 전극을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 절연막을 형성하는 단계는, 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 게이트 절연막을 형성하는 단계이고, 상기 게이트 전극을 형성하는 단계와 상기 제 1 전극 및 제 2 전극을 형성하는 단계 사이에, 상기 게이트 절연막 및 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 및 상기 층간 절연막에 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀을 형성하는 단계가 더 구비되며, 상기 제 1 전극 및 제 2 전극을 형성하는 단계는, 상기 제 1 컨택홀을 통해 상기 제 1 중간층 에 접촉하는 제 1 전극 및 상기 제 2 컨택홀을 통해 상기 제 2 중간층에 접촉하는 제 2 전극을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 중간층 및 제 2 중간층을 형성하는 단계는, 섀도우 마스크 또는 잉크젯 프린팅법을 이용하여 상기 유기 반도체층 상에 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 컨택홀 및 제 2 컨택홀을 형성하는 단계는, 에칭액을 잉크젯 프린팅법을 이용하여 컨택홀들이 형성될 위치에 떨어트리거나, 레이저 어블레이션 기술을 이용하거나, 또는 건식 식각법을 이용하여 제 1 컨택홀 및 제 2 컨택홀을 형성하는 단계인 것으로 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
상기 도면을 참조하면, 기판(102) 상에 유기 반도체층(122)이 구비되어 있고, 상기 유기 반도체층(122)의 상부에 상기 유기 반도체층(122)과 절연되는 게이트 전극(124)이 구비된다. 이 경우, 상기 게이트 전극(124)이 상기 유기 반도체층(122)으로부터 절연되도록 하기 위해, 상기 게이트 전극(124)과 상기 유기 반도체층(122) 사이에 게이트 절연막(123)이 구비되도록 할 수 있다. 물론, 상기 기판(102)으로부터 불순물이 상기 유기 반도체층(122)에 침투하는 것을 방지하고 상기 기판(102)의 평활성을 확보하기 위해, 상기 기판(102)과 상기 유기 반도체층(122) 사이에 버퍼층(미도시)이 더 구비될 수도 있다.
그리고 상기 유기 반도체층(122)과 접촉하도록 배치되고, 상기 게이트 전극(124)과 절연되며, 서로 이격되어 배치되는 제 1 중간층(126a) 및 제 2 중간층(127a)이 구비된다. 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)은 상기 유기 반도체층(122)과 접촉하면 되는 것으로서, 도 2에 도시된 바와 같이 상기 유기 반도체층(122) 상에 배치될 수도 있고, 도 3에 도시된 바와 같이 상기 유기 반도체층(122)의 가장자리에 걸쳐있을 수도 있다.
한편, 상기 유기 반도체층(122)의 상부에는, 상기 게이트 전극(124)과 절연되며 상기 제 1 중간층(126a)에 접촉하는 제 1 전극(126)과, 상기 게이트 전극(124)과 절연되며 상기 제 2 중간층(127a)에 접촉하는 제 2 전극(127)이 구비된다. 상기 제 1 전극(126) 및 상기 제 2 전극(127)은 유기 박막 트랜지스터의 소스 전극 및 드레인 전극에 해당한다.
전술한 바와 같이 종래의 실리콘 박막 트랜지스터의 경우에는 실리콘 반도체층에 고농도 도핑을 하여 소스 영역, 드레인 영역 및 그 사이의 채널 영역을 형성하였으며, 터널링 효과(tunnelling effect)에 의해 소스 전극 및 드레인 전극과 실리콘 반도체층 사이에 오믹 컨택이 이루어지도록 하였다. 그러나 유기 박막 트랜지스터에 구비된 유기 반도체층에는 이러한 고농도의 도핑을 실시할 수 없으며, 그 결과 소스 전극 및 드레인 전극과 유기 반도체층 사이의 접촉저항이 크게 되고 오믹 컨택이 이루어지지 않는 등의 문제점이 있었다.
따라서, 본 실시예에 따른 유기 박막 트랜지스터의 경우에는 상기와 같은 문제점을 해결하기 위해, 소스 전극 및 드레인 전극에 해당하는 상기 제 1 전극(126) 및 상기 제 2 전극(127)이 상기 유기 반도체층(122)에 직접 접촉하는 것이 아니라, 그 사이에 제 1 중간층(126a) 및 제 2 중간층(126b)이 개재되도록 함으로써, 상기와 같은 문제점이 발생하지 않도록 한다.
즉, 유기 반도체층(122)에 접촉하는 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)은 상기 유기 반도체층(122)과 오믹 컨택이 이루어지는 물질, 예컨대 귀금속(noble metal)으로 형성되도록 하고, 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)과 오믹 컨택을 이루는 물질로 상기 제 1 전극(126) 및 상기 제 2 전극(127)이 형성되도록 함으로써, 유기 반도체층과 제 1 전극 및 제 2 전극 사이의 접촉 저항의 문제를 해결할 수 있다.
상기와 같은 역할을 하는 제 1 중간층(126a)과 상기 제 2 중간층(127a)은, 금, 팔라듐, 백금, 니켈, 로듐, 루비듐, 이리듐 및 오스뮴으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 물질로 형성되는 것이 바람직하다. 물론 이 외에도 상기 유기 반도체층(122)과 오믹 컨택을 이룰 수 있는 물질이라면 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)을 형성하는 물질로 사용할 수 있는 바, 예컨대 일함수(work function)가 대략 5.0eV 이상인 물질을 사용하는 것이 바람직하다.
이러한 유기 박막 트랜지스터는, 기판(102) 상에 유기 반도체층(122)을 형성하는 단계와, 상기 유기 반도체층(122) 상에 서로 이격되어 배치되는 제 1 중간층 (126a) 및 제 2 중간층(127a)을 형성하는 단계를 거쳐, 상기 유기 반도체층(122) 상에 게이트 절연막(123)을 형성하고, 상기 게이트 절연막(123) 상에 게이트 전극(124)을 형성하며, 그리고 상기 게이트 전극(124)과 절연되고 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)에 각각 접촉하는 제 1 전극(126) 및 제 2 전극(127)을 형성함으로써 제조할 수 있다.
이때, 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)은, 상술한 바와 같은 물질을 증착함으로써 형성할 수 있는 바, 이 경우 섀도우 마스크(shadow mask)를 이용할 수도 있다. 또한, 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)을 잉크젯 프린팅법을 이용하여 형성할 수도 있는 등, 이 외의 다양한 방법들이 적용될 수 있음은 물론이다.
한편, 도 2 또는 도 3에 도시된 바와 달리, 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)이 구비되지 않고, 상기 제 1 전극(126) 및 상기 제 2 전극(127)이 집적 상기 유기 반도체층(122)에 접촉하도록 하되, 상기 제 1 전극(126) 및 상기 제 2 전극(127)이 전술한 바와 같은 상기 유기 반도체층(122)과 오믹 컨택을 이루는 물질로 형성되도록 할 수도 있다. 이때, 유기 박막 트랜지스터의 제 1 전극 및 제 2 전극은 그에 연결되는 외부의 배선과 일체로 형성되게 되는데, 그러한 경우 상기 제 1 전극 및 상기 제 2 전극과 연결되는 외부 배선도 동일한 물질로 형성된다. 일반적으로 유기 반도체층과 오믹 컨택을 이루는 물질은 전술한 바와 같이 귀금속과 같은 고가의 물질이므로, 유기 박막 트랜지스터의 제 1 전극, 제 2 전극 및 이에 연결되는 외부 배선을 그러한 물질로 형성하게 되면 제조비용이 대폭 상승 하게 된다는 문제점이 있다.
그러나 본 실시예에 따른 유기 박막 트랜지스터에는 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)이 구비되어 있다. 이에 따라 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)만을 그러한 고가의 물질로 형성하고, 이에 접촉되는 제 1 전극(126), 제 2 전극(127) 및 이에 연결되는 배선 등은 저렴한 물질을 이용하여 형성함으로써, 유기 박막 트랜지스터의 특성을 크게 향상시키면서도 제조비용을 절감할 수 있게 된다. 이러한 상기 제 1 전극(126), 상기 제 2 전극(127) 및 이에 연결되는 배선은 몰리브덴, 알루미늄, 텅스텐 및 티탄으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 물질로 형성되는 것이 바람직하다.
도 4는 도 2에 도시된 유기 박막 트랜지스터의 다른 변형예를 개략적으로 도시하는 단면도이다.
박막 트랜지스터는 게이트 전극에 인가되는 전압을 조절함으로써 소스 전극과 드레인 전극 사이에 흐르는 전류를 제어하는 것이다. 즉, 게이트 전극에 소정의 전압이 인가되면 그에 따라 반도체층에 채널이 형성되고, 그 채널을 통해 소스 전극과 드레인 전극 사이에 전류가 흐르게 된다. 이때, 형성된 채널이 소스 전극과 드레인 전극에 각각 접촉하는 것이 바람직하다. 특히 유기 박막 트랜지스터에 구비되는 유기 반도체층은 그 저항(resistance)이 매우 크기에, 유기 반도체층에 형성된 채널이 각각 소스 전극과 드레인 전극에 접촉하지 않으면 그 전극들 사이에 전류가 흐르지 않게 된다. 따라서 유기 반도체층에 형성되는 채널이 각각 소스 전극 및 드레인 전극에 접촉하도록 할 필요가 있다.
도 4를 참조하면, 제 1 중간층(126a) 및 제 2 중간층(127a)의 적어도 일부가 게이트 전극(124)과 중첩되도록 되어 있다. 즉, 상기 게이트 전극(124)을 기판(102) 방향으로 정사영하였을 때 나타나는 영역의 적어도 일부가, 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)을 상기 기판(102) 방향으로 정사영하였을 때 나타나는 영역과 중첩되도록 되어 있다.
일반적으로 유기 반도체층(122)에 형성되는 채널은 게이트 전극(124)에 대응하는 영역에 형성된다. 따라서 도 4에 도시된 바와 같이 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)의 적어도 일부가 상기 게이트 전극(124)과 중첩되도록 함으로써, 상기 게이트 전극(124)에 소정의 전압이 인가되어 상기 유기 반도체층(122)에 형성되는 채널이 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)에 접촉되지 않을 수도 있는 것을 방지할 수 있다. 이는 후술할 실시예들에 있어서도 동일하다.
도 5는 도 2에 도시된 유기 박막 트랜지스터의 또 다른 변형예를 개략적으로 도시하는 단면도이다.
도 5를 참조하면, 게이트 전극(124), 유기 반도체층(122), 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)을 덮는 층간 절연막(125)이 더 구비되어 있다. 그리고 제 1 전극(126) 및 제 2 전극(127)은 상기 층간 절연막(125) 상에 구비된다. 이때, 상기 층간 절연막(125)에는 상기 제 1 중간층(126a)의 적어도 일부가 노출되는 제 1 컨택홀(1251) 및 상기 제 2 중간층(127a)의 적어도 일부가 노출되는 제 2 컨택홀(1252)이 형성되어 있고, 상기 제 1 전극(126) 및 상기 제 2 전극(127) 은 각각 상기 제 1 컨택홀(1251) 및 상기 제 2 컨택홀(1252)을 통해 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)에 접촉하도록 되어 있다.
상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)은 전술한 바와 같이 상기 유기 반도체층(122)과 오믹 컨택을 이루고, 또한 상기 제 1 전극(126) 및 상기 제 2 전극(127)과 오믹 컨택을 이루는 층이다.
본 실시예에 따른 유기 박막 트랜지스터가 전술한 실시예에 따른 유기 박막 트랜지스터와 다른 점은, 층간 절연막(125)이 구비되어 있다는 것이다. 이 경우, 상기 제 1 전극(126) 및 상기 제 2 전극(127)이 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)에 접촉되도록 하기 위해, 상기 층간 절연막(125)에 제 1 컨택홀(1251) 및 제 2 컨택홀(1252)이 형성되어야 한다.
상기와 같은 컨택홀들을 형성하기 위해, 에칭액을 잉크젯 프린팅법을 이용하여 컨택홀들이 형성될 위치에 떨어트리거나, 레이저 어블레이션 기술을 이용하여 컨택홀들이 형성될 위치에 레이저를 조사하거나, 또는 건식 식각법을 이용하여 컨택홀들이 형성될 위치를 식각할 수도 있다. 물론 이 외의 다양한 방법들이 이용될 수도 있음은 물론이다.
이때, 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)이 구비되지 않았다면 상기 제 1 컨택홀(1251) 및 상기 제 2 컨택홀(1252)은 상기 유기 반도체층(122)이 노출되도록 형성되어야 한다. 이 경우, 상기 제 1 컨택홀(1251) 및 상기 제 2 컨택홀(1252)을 형성함에 있어서 그 하부의 유기 반도체층(122)이 손상될 수도 있으며, 이 경우 그 손상된 부위에 제 1 전극(126) 및 제 2 전극(127)이 접촉된 다면 이는 유기 박막 트랜지스터의 불량 내지는 특성의 저하 등을 유발하게 된다.
그러나 본 실시예에 따른 유기 박막 트랜지스터의 경우에는 상기 층간 절연막(125)에 상기 제 1 컨택홀(1251) 및 상기 제 2 컨택홀(1252)을 형성함에 있어서, 그 하부에 구비된 제 1 중간층(126a) 및 제 2 중간층(127a)의 적어도 일부분이 노출되도록 상기 제 1 컨택홀(1251) 및 상기 제 2 컨택홀(1252)이 형성되므로, 그 하부의 유기 반도체층(122)이 손상되지 않게 된다. 또한 상기 제 1 중간층(126a) 및 상기 제 2 중간층(127a)은 금속 등으로 형성될 수 있으므로, 그 상부의 상기 제 1 컨택홀(1251) 및 상기 제 2 컨택홀(1252)을 형성하는 과정에 있어서 손상되지 않는다.
도 6은 본 발명의 바람직한 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 6을 참조하면, 기판(202) 상에 유기 반도체층(222)이 구비되어 있고, 상기 유기 반도체층(222)과 접촉하도록 배치되고 서로 이격되어 배치되는 제 1 중간층(226a) 및 제 2 중간층(227a)이 구비된다. 상기 제 1 중간층(226a) 및 상기 제 2 중간층(227a)은 상기 유기 반도체층(222)과 접촉하면 되는 것으로서, 도 6에 도시된 바와 같이 상기 유기 반도체층(222) 상에 배치될 수도 있고, 그와 달리 상기 유기 반도체층(222)의 가장자리에 걸쳐있을 수도 있다.
그리고 상기 유기 반도체층(222)의 상부에 상기 유기 반도체층(222)과 절연되는 게이트 전극(224)이 구비된다. 이 경우, 상기 게이트 전극(224)이 상기 유기 반도체층(222)으로부터 절연되도록 하기 위해, 상기 게이트 전극(224)과 상기 유기 반도체층(222) 사이에 게이트 절연막(223)이 구비되어 있다. 그리고 전술한 실시예에 따른 유기 박막 트랜지스터와 달리, 상기 게이트 절연막(223)은 상기 유기 반도체층(222), 상기 제 1 중간층(226a) 및 상기 제 2 중간층(227a)을 덮도록 배치되어 있다. 이때, 도 6에 도시된 바와 같이, 상기 제 1 중간층(226a) 및 상기 제 2 중간층(227a)의 적어도 일부의 영역이 상기 게이트 전극(224)과 중첩되도록 할 수도 있다.
그리고 상기 게이트 절연막(223)의 상부에 제 1 전극(226) 및 제 2 전극(227)이 구비된다. 이때, 상기 게이트 절연막(223)에는 제 1 컨택홀(2231) 및 제 2 컨택홀(2232)이 형성된다. 상기 컨택홀들을 형성하는 방법은 전술한 실시예에서 설명한 바와 동일하다. 상기 제 1 전극(226)은 상기 제 1 컨택홀(2231)을 통해 상기 제 1 중간층(226a)에 접촉되며, 상기 제 2 전극(227)은 상기 제 2 컨택홀(2232)을 통해 상기 제 2 중간층(227a)에 접촉된다.
상기와 같은 구조에 있어서, 상기 제 1 중간층(226a) 및 상기 제 2 중간층(227a)이 구비되도록 함으로써 상기 제 1 전극(226) 및 상기 제 2 전극(227)이 상기 유기 반도체층(222)과 직접 접촉될 경우 오믹 컨택을 이루지 못하는 문제를 방지할 수 있다. 또한, 상기 제 1 중간층(226a) 및 상기 제 2 중간층(227a)은 상기 유기 반도체층(222)과 오믹 컨택을 이루는 고가의 물질로 형성되도록 하면서도 상기 제 1 전극(226) 및 상기 제 2 전극(227)과 그에 연결되는 배선의 재료로 저렴한 물질을 사용함으로써 제조 단가를 낮출 수 있다. 그리고 상기 제 1 컨택홀(2231) 및 상기 제 2 컨택홀(2232)을 형성하는 과정에서 상기 제 1 중간층(226a) 및 상기 제 2 중간층(227a)이 그 하부의 유기 반도체층(222)을 보호하는 역할을 하게 됨으로써, 그 하부의 유기 반도체층(222)이 손상되는 것을 방지할 수 있게 된다.
도 7은 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
본 실시예에 따른 유기 박막 트랜지스터가 전술한 실시예들에 따른 유기 박막 트랜지스터들과 다른 점은, 기판(302) 상에 형성된 유기 반도체층(322)과 그에 접촉하는 제 1 중간층(326a) 및 제 2 중간층(327a)을 덮는 게이트 절연막(323)이 구비되고, 상기 게이트 절연막(323)과 그 상부에 구비된 게이트 전극(324)을 덮는 층간 절연막(325)이 구비되며, 상기 층간 절연막(325)의 상부에 구비되는 제 1 전극(326) 및 제 2 전극(327)이 상기 게이트 절연막(323) 및 상기 층간 절연막(325)에 형성되어 있는 제 1 컨택홀(3231) 및 제 2 컨택홀(3232)을 통해 상기 제 1 중간층(326a) 및 상기 제 2 중간층(327a)에 접촉된다는 것이다.
상기와 같이 상기 제 1 중간층(326a) 및 상기 제 2 중간층(327a)이 구비되도록 함으로써 상기 제 1 전극(326) 및 상기 제 2 전극(327)이 상기 유기 반도체층(322)과 직접 접촉될 경우 오믹 컨택을 이루지 못하는 문제를 방지할 수 있다. 또한, 상기 제 1 중간층(326a) 및 상기 제 2 중간층(327a)은 상기 유기 반도체층(322)과 오믹 컨택을 이루는 고가의 물질로 형성되도록 하면서도 상기 제 1 전극(326) 및 상기 제 2 전극(327)과 그에 연결되는 배선의 재료로 저렴한 물질을 사용함으로써 제조 단가를 낮출 수 있으며, 그리고 상기 제 1 컨택홀(3231) 및 상기 제 2 컨택홀(3232)을 형성하는 과정에서 상기 제 1 중간층(326a) 및 상기 제 2 중간층 (327a)이 그 하부의 유기 반도체층(322)을 보호하는 역할을 하게 됨으로써, 그 하부의 유기 반도체층(322)이 손상되는 것을 방지할 수 있게 된다.
도 8은 본 발명의 바람직한 또 다른 일 실시예에 따른 전계발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
상술한 바와 같은 유기 박막 트랜지스터들은 플렉서블 특성이 좋은 바, 따라서 박막 트랜지스터를 구비하는 다양한 플렉서블 평판 디스플레이 장치에 이용될 수 있다. 이러한 평판 디스플레이 장치로서 액정 디스플레이 장치 및 유기 전계발광 디스플레이 장치 등 다양한 디스플레이 장치들이 있는 바, 이하에서는 유기 전계발광 디스플레이 장치에 상술한 바와 같은 유기 박막 트랜지스터가 구비된 경우에 대해 간략히 설명한다.
상술한 실시예들에 따른 유기 박막 트랜지스터들을 구비하는 전계발광 디스플레이 장치의 경우, 유기 박막 트랜지스터 및 전계발광 소자는 기판(402) 상에 구비되는 바, 상기 기판(402)은 투명한 글라스재가 사용될 수 있는 데, 이 외에도, 아크릴, 폴리이미드, 폴리카보네이트, 폴리에스테르, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있다.
전계발광 디스플레이 장치는 다양한 형태의 것이 적용될 수 있는 데, 본 실시예에 따른 전계발광 디스플레이 장치는 유기 박막 트랜지스터를 구비한 능동 구동형(Active Matrix: AM) 전계발광 디스플레이 장치이다.
각 부화소들은 도 8에서 볼 수 있는 바와 같은 적어도 하나의 박막 트랜지스 터(TFT)를 구비한다. 도 8을 참조하면, 기판(402) 상에 SiO2 등으로 버퍼층(미도시)이 형성될 수 있고, 그 상부로 전술한 바와 같은 유기 박막 트랜지스터가 구비된다.
상기 박막 트랜지스터의 상부로는 SiO2 등으로 이루어진 패시베이션막(428)이 형성되고, 상기 패시베이션막(428)의 상부에는 아크릴, 폴리 이미드 등에 의한 화소정의막(429)이 형성되어 있다. 상기 패시베이션막(428)은 상기 박막 트랜지스터를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
그리고 비록 도면으로 도시하지는 않았지만, 상기 박막 트랜지스터에는 적어도 하나의 커패시터가 연결될 수 있다. 그리고, 이러한 박막 트랜지스터를 포함하는 회로는 반드시 도 8에 도시된 예에 한정되는 것은 아니며, 다양하게 변형 가능함은 물론이다.
한편, 상기 드레인 전극(427)에 전계발광 소자가 연결된다. 상기 전계발광 소자의 제 1 전극(431)은 패시베이션막(428)의 상부에 형성되어 있고, 그 상부로는 절연성 화소정의막(429)이 형성되어 있으며, 상기 화소정의막(429)에 구비된 소정의 개구부에 발광층(433) 등이 형성된다. 그리고 그 상부에 제 2 전극(434)이 형성되는데, 이는 복수개의 화소들에 있어서 공통으로 형성될 수도 있는 등 다양한 변형이 가능하다. 한편, 도 8에는 상기 발광층(433)이 상기 부화소에만 대응되도록 패터닝된 것으로 도시되어 있으나, 이는 각 부화소의 구성을 설명하기 위해 편의상 그와 같이 도시한 것이며, 상기 발광층(433)은 인접한 부화소의 발광층과 일체로 형성될 수 있음은 물론이다.
상기 제 1 전극(431)은 애노드 전극의 기능을 하고, 상기 제 2 전극(434)은 캐소드 전극의 기능을 한다. 물론, 이들 제 1 전극(431)과 제 2 전극(434)의 극성은 반대로 되어도 무방하다.
상기 제 1 전극(431)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3를 형성할 수 있다.
제 2 전극(434)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물이 유기막(433)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물을 전면 증착하여 형성한다.
상기 제 1 전극(431)과 상기 제 2 전극(434) 사이에 구비되는 상기 발광층(433)은 유기물 또는 무기물로 구비될 수 있으며, 유기물의 경우에는 저분자 또는 고분자 유기물로 구비될 수 있다. 저분자 유기물을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기물은 전술한 바와 같은 패터닝으로 구비되며, 전술한 바와 같은 마스크들을 이용하여 진공증착의 방법으로 형성된다.
고분자 유기물의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용한다.
기판(402) 상에 형성된 전계발광 소자는, 대향 부재(미도시)에 의해 밀봉된다. 대향부재는 상기 기판(402)과 동일하게 글라스 또는 플라스틱재로 구비될 수 있는 데, 이 외에도, 메탈 캡(metal cap) 등으로 형성될 수도 있다.
상기와 같은 전계발광 디스플레이 장치에 있어서 전술한 실시예들에 따른 유기 박막 트랜지스터들이 구비되도록 함으로써, 입력된 영상신호에 따라 정확하게 이미지를 구현하는 전계발광 디스플레이 장치를 제조할 수 있게 된다.
또한, 상기 실시예들에 있어서 전계발광 디스플레이 장치의 구조를 기준으로 본 발명을 설명하였으나, 유기 박막 트랜지스터들이 구비되는 디스플레이 장치들이 라면 어떠한 디스플레이 장치들에도 본 발명이 적용될 수 있음은 물론이다.
상기한 바와 같이 이루어진 본 발명의 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 디스플레이 장치에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 제 1 중간층 및 제 2 중간층이 유기 반도체층에 접하도록 구비되게 함으로써, 유기 박막 트랜지스터의 제 1 전극 및 제 2 전극이 상기 유기 반도체층과 직접 접촉될 경우 오믹 컨택을 이루지 못하는 문제를 방지할 수 있다.
둘째, 제 1 중간층 및 제 2 중간층은 유기 반도체층과 오믹 컨택을 이루는 고가의 물질로 형성되도록 하면서도 유기 박막 트랜지스터의 제 1 전극 및 제 2 전극과 그에 연결되는 배선의 재료로 저렴한 물질을 사용함으로써 제조 단가를 낮출 수 있다.
셋째, 유기 박막 트랜지스터의 제 1 전극 및 제 2 전극이 유기 반도체층과 전기적으로 연결되도록 하기 위해 그 사이의 층들에 컨택홀들을 형성하는 과정에 있어서, 상기 컨택홀들 하부에 제 1 중간층 및 제 2 중간층이 구비되도록 함으로써 상기 제 1 중간층 및 상기 제 2 중간층이 그 하부의 유기 반도체층을 보호하는 역할을 하게 되고, 이를 통해 그 하부의 유기 반도체층이 손상되는 것을 방지할 수 있게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (17)
- 기판;상기 기판 상에 배치된 유기 반도체층;상기 유기 반도체층의 상부에 배치되고, 상기 유기 반도체층과 절연되는 게이트 전극;상기 유기 반도체층과 접촉하도록 배치되고, 상기 게이트 전극과 절연되며, 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층; 및상기 유기 반도체층의 상부에 배치되고, 상기 게이트 전극과 절연되며, 상기 제 1 중간층 및 상기 제 2 중간층에 각각 접촉하는 제 1 전극 및 제 2 전극;을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 제 1 중간층 및 상기 제 2 중간층은 귀금속으로 형성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 제 1 중간층 및 상기 제 2 중간층은 금, 팔라듐, 백금, 니켈, 로듐, 루비듐, 이리듐 및 오스뮴으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 물질로 형성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극, 상기 제 1 전극 및 상기 제 2 전극은 몰리브덴, 알루미늄, 텅스텐 및 티탄으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 물질로 형성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 게이트 전극과 상기 유기 반도체층 사이에 개재되어 상기 게이트 전극을 상기 유기 반도체층으로부터 절연시키는 게이트 절연막을 더 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 전극을 상기 기판 방향으로 정사영하였을 때 나타나는 영역의 적어도 일부는, 상기 제 1 중간층 및 상기 제 2 중간층을 상기 기판 방향으로 정사영하였을 때 나타나는 영역과 중첩되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 전극, 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮는 층간 절연막이 더 구비되고, 상기 제 1 전극 및 상기 제 2 전극은 상기 층간 절연막 상에 배치되며, 상기 층간 절연막에는 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀이 형성되고, 상기 제 1 전극 및 상기 제 2 전극은 각각 상기 제 1 컨택홀 및 상기 제 2 컨택홀을 통해 상기 제 1 중간층 및 상기 제 2 중간층에 접촉하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 절연막은 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 배치되고, 상기 제 1 전극 및 상기 제 2 전극은 상기 게이트 절연막 상에 배치되며, 상기 게이트 절연막에는 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀이 형성되고, 상기 제 1 전극 및 상기 제 2 전극은 각각 상기 제 1 컨택홀 및 상기 제 2 컨택홀을 통해 상기 제 1 중간층 및 상기 제 2 중간층에 접촉하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 5항에 있어서,상기 게이트 절연막은 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 배치되고, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 층간 절연막이 더 구비되며, 상기 제 1 전극 및 상기 제 2 전극은 상기 층간 절연막 상에 배치되고, 상기 게이트 절연막 및 상기 층간 절연막에는 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀이 형성되며, 상기 제 1 전극 및 상기 제 2 전극은 각각 상기 제 1 컨택홀 및 상기 제 2 컨택홀을 통해 상기 제 1 중간층 및 상기 제 2 중간층에 접촉하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항 내지 제 4항 및 제 6항 내지 제 9항 중 어느 한 항에 있어서,상기 기판과 상기 유기 반도체층 사이에 버퍼층이 더 구비되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항 내지 제 4항 및 제 6항 내지 제 9항 중 어느 한 항의 유기 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 디스플레이 장치.
- 기판 상에 유기 반도체층을 형성하는 단계;상기 유기 반도체층 상에 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층을 형성하는 단계;상기 유기 반도체층 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극과 절연되고 상기 제 1 중간층 및 상기 제 2 중간층에 각각 접촉하는 제 1 전극 및 제 2 전극을 형성하는 단계;를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 게이트 전극을 형성하는 단계와 상기 제 1 전극 및 제 2 전극을 형성하는 단계 사이에,상기 게이트 전극, 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 층간 절연막을 형성하는 단계; 및상기 층간 절연막에 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀을 형성하는 단계;를 더 구비하고,상기 제 1 전극 및 제 2 전극을 형성하는 단계는, 상기 제 1 컨택홀을 통해 상기 제 1 중간층에 접촉하는 제 1 전극 및 상기 제 2 컨택홀을 통해 상기 제 2 중간층에 접촉하는 제 2 전극을 형성하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 게이트 절연막을 형성하는 단계는,상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막에 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀을 형성하는 단계;를 구비하고,상기 제 1 전극 및 제 2 전극을 형성하는 단계는, 상기 제 1 컨택홀을 통해 상기 제 1 중간층에 접촉하는 제 1 전극 및 상기 제 2 컨택홀을 통해 상기 제 2 중간층에 접촉하는 제 2 전극을 형성하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 게이트 절연막을 형성하는 단계는, 상기 유기 반도체층, 상기 제 1 중간층 및 상기 제 2 중간층을 덮도록 게이트 절연막을 형성하는 단계이고,상기 게이트 전극을 형성하는 단계와 상기 제 1 전극 및 제 2 전극을 형성하는 단계 사이에,상기 게이트 절연막 및 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계;상기 게이트 절연막 및 상기 층간 절연막에 상기 제 1 중간층의 적어도 일부가 노출되는 제 1 컨택홀 및 상기 제 2 중간층의 적어도 일부가 노출되는 제 2 컨택홀을 형성하는 단계;가 더 구비되며,상기 제 1 전극 및 제 2 전극을 형성하는 단계는, 상기 제 1 컨택홀을 통해 상기 제 1 중간층에 접촉하는 제 1 전극 및 상기 제 2 컨택홀을 통해 상기 제 2 중 간층에 접촉하는 제 2 전극을 형성하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항 내지 제 15항 중 어느 한 항에 있어서,상기 제 1 중간층 및 제 2 중간층을 형성하는 단계는, 섀도우 마스크를 통한 증착 또는 잉크젯 프린팅법을 이용하여 상기 유기 반도체층 상에 서로 이격되어 배치되는 제 1 중간층 및 제 2 중간층을 형성하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 13항 내지 제 15항 중 어느 한 항에 있어서,상기 제 1 컨택홀 및 제 2 컨택홀을 형성하는 단계는, 에칭액을 잉크젯 프린팅법을 이용하여 컨택홀들이 형성될 위치에 떨어트리거나, 레이저 어블레이션 기술을 이용하거나, 또는 건식 식각법을 이용하여 제 1 컨택홀 및 제 2 컨택홀을 형성하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
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