KR20130029060A - 반도체 장치 및 그 제작 방법 - Google Patents
반도체 장치 및 그 제작 방법 Download PDFInfo
- Publication number
- KR20130029060A KR20130029060A KR1020127026572A KR20127026572A KR20130029060A KR 20130029060 A KR20130029060 A KR 20130029060A KR 1020127026572 A KR1020127026572 A KR 1020127026572A KR 20127026572 A KR20127026572 A KR 20127026572A KR 20130029060 A KR20130029060 A KR 20130029060A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- transistor
- electrode
- wiring
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 448
- 238000000034 method Methods 0.000 title claims description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000463 material Substances 0.000 claims description 92
- 230000015572 biosynthetic process Effects 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 54
- 238000011282 treatment Methods 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 29
- 238000009413 insulation Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 590
- 230000002829 reductive effect Effects 0.000 description 55
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 47
- 239000003990 capacitor Substances 0.000 description 44
- 238000010438 heat treatment Methods 0.000 description 43
- 239000012535 impurity Substances 0.000 description 38
- 239000010408 film Substances 0.000 description 37
- 239000007789 gas Substances 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- 229910052710 silicon Inorganic materials 0.000 description 29
- 239000010703 silicon Substances 0.000 description 29
- 239000011787 zinc oxide Substances 0.000 description 26
- 238000005498 polishing Methods 0.000 description 25
- 230000000694 effects Effects 0.000 description 23
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 22
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- 230000006870 function Effects 0.000 description 21
- 238000007667 floating Methods 0.000 description 20
- 239000001257 hydrogen Substances 0.000 description 20
- 229910052739 hydrogen Inorganic materials 0.000 description 20
- 230000010354 integration Effects 0.000 description 20
- 239000012298 atmosphere Substances 0.000 description 19
- 238000004544 sputter deposition Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910007541 Zn O Inorganic materials 0.000 description 18
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 17
- 239000001301 oxygen Substances 0.000 description 17
- 229910052760 oxygen Inorganic materials 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 16
- 229910044991 metal oxide Inorganic materials 0.000 description 14
- 150000004706 metal oxides Chemical class 0.000 description 14
- 230000020169 heat generation Effects 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 230000003287 optical effect Effects 0.000 description 13
- 229910052786 argon Inorganic materials 0.000 description 12
- 150000002736 metal compounds Chemical group 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 239000002356 single layer Substances 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 229910000449 hafnium oxide Inorganic materials 0.000 description 9
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 8
- 229910052735 hafnium Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 8
- 239000002184 metal Substances 0.000 description 7
- 239000000203 mixture Substances 0.000 description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 229910052734 helium Inorganic materials 0.000 description 6
- 239000011261 inert gas Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 239000011701 zinc Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- -1 hafnium aluminate Chemical class 0.000 description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 5
- 239000001307 helium Substances 0.000 description 5
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000000717 retained effect Effects 0.000 description 5
- 229910003902 SiCl 4 Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 4
- 229910052754 neon Inorganic materials 0.000 description 4
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 208000005156 Dehydration Diseases 0.000 description 3
- 206010021143 Hypoxia Diseases 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000018044 dehydration Effects 0.000 description 3
- 238000006297 dehydration reaction Methods 0.000 description 3
- 238000006356 dehydrogenation reaction Methods 0.000 description 3
- 239000004744 fabric Substances 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052743 krypton Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000011572 manganese Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 238000007669 thermal treatment Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- 229910019092 Mg-O Inorganic materials 0.000 description 2
- 229910019395 Mg—O Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- YHMKWOWVAIPFMP-UHFFFAOYSA-N [O-2].[Fe+2].[In+3].[Zn+2] Chemical class [O-2].[Fe+2].[In+3].[Zn+2] YHMKWOWVAIPFMP-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005421 electrostatic potential Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- 229910052990 silicon hydride Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 150000003608 titanium Chemical class 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 102000006391 Ion Pumps Human genes 0.000 description 1
- 108010083687 Ion Pumps Proteins 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- AIRRSBIRSIPRGM-UHFFFAOYSA-N [N].[Hf] Chemical compound [N].[Hf] AIRRSBIRSIPRGM-UHFFFAOYSA-N 0.000 description 1
- AZWHFTKIBIQKCA-UHFFFAOYSA-N [Sn+2]=O.[O-2].[In+3] Chemical compound [Sn+2]=O.[O-2].[In+3] AZWHFTKIBIQKCA-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000089 atomic force micrograph Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000000414 obstructive effect Effects 0.000 description 1
- 238000007645 offset printing Methods 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004439 roughness measurement Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- OYQCBJZGELKKPM-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[O-2].[In+3] OYQCBJZGELKKPM-UHFFFAOYSA-N 0.000 description 1
- 235000014692 zinc oxide Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Abstract
반도체 장치는 절연층에 임베딩되는 배선, 절연층 위의 산화물 반도체층, 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극, 산화물 반도체층과 중첩하도록 제공되는 게이트 전극, 및 산화물 반도체층 및 게이트 전극 사이에 제공되는 게이트 절연층을 포함한다. 절연층은 배선의 상면의 일부가 노출되도록 형성된다. 배선의 상면의 일부는 절연층의 표면의 일부보다 높게 위치된다. 절연층으로부터 노출된 영역에서의 배선은 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 절연층의 표면의 일부이고 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하이다.
Description
본 발명의 기술 분야는 반도체 장치 및 반도체 장치를 제작하기 위한 방법과 관련된다. 여기서, 반도체 장치들은 반도체 특성들을 이용함으로써 기능하는 일반적인 소자들 및 장치들을 말한다.
다양한 금속 산화물들이 존재하고, 이러한 금속 산화물들은 다양한 응용들에 사용된다. 인듐 산화물은 공지되어 있는 재료이고, 액정 디스플레이 장치들 등에 필요한 투명 전극들의 재료로서 사용되어 왔다.
어떤 금속 산화물들은 반도체 특성들을 갖는다. 반도체 특성들을 갖는 이러한 금속 산화물들의 예들로는 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있다. 채널 형성 영역이 이러한 금속 산화물을 사용하여 형성되는 박막 트랜지스터가 이미 공지되어 있다(예를 들어, 특허문헌 1 내지 4, 비특허문헌 1 등 참조).
금속 산화물들로서, 단일-성분 산화물들뿐만 아니라 다중-성분 산화물들이 공지되어 있다. 예를 들어, 동족계열을 갖는 InGaO3(ZnO) m (m:자연수)가 In, Ga 및 Zn을 포함하는 다중-성분 산화물 반도체로서 공지되어 있다(예를 들어, 비특허문헌 2 내지 4 등 참조).
또한, 이러한 In-Ga-Zn-O계 산화물을 포함하는 산화물 반도체가 박막 트랜지스터의 채널 형성 영역에 적용가능한 것으로 확인되었다(예를 들어, 특허문헌 5, 비특허문헌 5 및 6 등 참조).
트랜지스터의 고속 동작 등을 달성하기 위해서, 트랜지스터는 소형화될 필요가 있다. 예를 들어, 특허문헌 6은 산화물 반도체를 포함하는 채널층의 두께가 약 10㎚ 미만인 박막 트랜지스터를 개시하고, 비특허문헌 7은 산화물 반도체를 포함하는 채널의 길이가 2㎛ 내지 100㎛인 박막 트랜지스터를 개시한다.
[특허문헌]
(특허문헌 1)일본 공개 특허 출원 제 S60-198861 호
(특허문헌 2)일본 공개 특허 출원 제 H8-264794 호
(특허문헌 3)PCT 국제 출원 제 H11-505377 호의 일본어 번역문
(특허문헌 4)일본 공개 특허 출원 제 2000-150900 호
(특허문헌 5)일본 공개 특허 출원 제 2004-103957 호
(특허문헌 6)일본 공개 특허 출원 제 2010-21170 호
[비특허문헌]
(비특허문헌1) 엠.더블유,프린스(M.W.Prins), 케이.오.그로스-홀츠 (K.O. Grosse-Holz), 지.뮬러(G.Muller), 제이,에프.엠.킬레슨(J.F.M.Cillessen), 제이.비.가이어스버스(J.B.Giesbers), 알.피.위닝(R.P.Weening), 및 알,엠.울프(R.M.Wolf), "강유전성 투명 박막 트랜지스터(A ferroelectric transparent thin-film transistor)", Appl.Phys.Lett, 1996년 6월 17일, Vol.68, pp.3650-3652
(비특허문헌 2)엠.나카무라(M.Nakamura), 엔.기미주카(N.Kimizuka) 및 티.모리(T.Mohri), "1350℃의 In2O3-Ga2ZnO4-ZnO 시스템의 위상 관계(The Phase Relations in the In2O3-Ga2-ZnO4-ZnO System at 1350℃)", J. Solid State Chem., 1991년, Vol.93, pp.298-315
(비특허문헌 3)엔.기미주카(N.Kimizuka), 엠.이소베(M.Isobe), 및 엠.나카무라(M.Nakamura), "In2O3-ZnGa2O4-ZnO 시스템에서 상동 화합물들 In2O3(ZnO) m (m=3,4,5), InGaO3(ZnO)3, 및 Ga2O3(ZnO) m (m=7,8,9,16)의 합성 및 단결정 데이터(Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO) m (m=3,4, and 5), InGaO3(ZnO)3, 및 Ga2O3(ZnO) m (m=7,8,9, and 16) in the In2O3-ZnGa2O4-ZnO System)", J. Solid State Chem., 1995년, Vol.116, pp.170-178
(비특허문헌 4)엠.나카무라(M.Nakamura), 엔.기미주카(N.Kimizuka), 티.모리(T.Mohri), 및 엠.이소베(M.Isobe), "새로운 상동 화합물들, 인듐 철 아연 산화물들(InFeO3(ZnO) m )(m:자연수) 및 관련 화합물들의 합성 및 결정 구조들(Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides(InFeO3(ZnO) m )(m:natural number) and related compounds)", KOTAI BUTSURI(SOLID STATE PHYSICS), 1993년, Vol.28, No.5, pp.317-327
(비특허문헌 5)케이.노무라(K.Nomura), 에이치.오타(H.Ohta), 케이.우에다(K.Ueda), 티.가미야(T.Kamiya), 엠.히라노(M.Hirano), 및 에이치.호소노(H.Hosono), "단결정 투명 산화물 반도체로 제작된 박막 트랜지스터(Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor)", SCIENCE, 2003년, Vol.300, pp.1269-1272
(비특허문헌 6)케이.노무라(K.Nomura), 에이치.오타(H.Ohta), 에이.타카기(A.Takagi), 티.가미야(T.Kamiya), 엠.히라노(M.Hirano), 및 에이치.호소노(H.Hosono), "비정질 산화물 반도체들을 사용하는 투명한 유연한 박막 트랜지스터들의 실온 제작(Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors)", NATURE, 2004년, Vol.432, pp.488-492
(비특허문헌 7)티.카와무라(T.Kawamura), 에이치.우치야마(H.Uchiyama), 에스.사이토(S.Saito), 에이치.와카나(H.Wakana), 티.미네(T.Mine), 및 엠.하타노(M.Hatano), "저-전압 동작 비정질 산화물 TFT들(Low-Voltage Operating Amorphous Oxide TFTs)", IDW'09, pp.1689-1692
트랜지스터가 소형화되는 경우에, 단-채널 효과의 문제가 야기된다. 단-채널 효과는 트랜지스터의 소형화(채널 길이(L)의 축소)에 의해 명백하게 되는 전기적 특성들의 열화를 말한다. 단-채널 효과는 결과적으로 드레인의 전계 효과가 소스에 이르는 결과를 가져온다. 단-채널 효과의 구체적인 예들은 임계 전압의 감소, 임계전압이하 스윙(subthreshold swing)(S 값)의 증가, 누설 전류의 증가 등이 있다. 특히, 산화물 반도체를 포함하는 트랜지스터의 임계 전압은 실리콘을 포함하는 트랜지스터와는 달리 불순물 도핑에 의해 제어될 수 없기 때문에, 단-채널 효과가 쉽게 야기되는 경향이 있다.
상술된 것과 같이 트랜지스터가 소형화되는 경우에, 배선 및 트랜지스터와 같은 반도체 소자가 상이한 층들에 형성되어 적층 구조가 얻어지고, 그에 의해, 소형화된 트랜지스터를 이용함으로써 반도체 장치의 고집적화가 달성될 수 있다. 그러나, 소형화된 트랜지스터의 전극 및 상이한 층의 배선이나 반도체 소자의 전극 사이의 접촉에서 접촉 저항이 증가되고, 트랜지스터의 발열량이나 전력 소비가 증가하는 결과를 가져온다.
따라서, 개시된 발명의 실시예의 목적은 양호한 특성들을 보유하면서 소형화되는 반도체 장치를 제공하는 것이다. 또 다른 목적은 소형화된 반도체 장치의 양호한 특성들을 보유하면서 3차원 고집적화를 달성하는 것이다.
개시된 발명의 실시예는, 절연층, 절연층에 임베딩된 배선, 절연층 위의 산화물 반도체층, 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극, 산화물 반도체층과 중첩하도록 제공되는 게이트 전극, 및 산화물 반도체층과 게이트 전극 사이에 제공되는 게이트 절연층을 포함하는 반도체 장치이다. 절연층은 배선의 상면의 적어도 일부가 노출되도록 형성된다. 배선의 상면의 일부는 절연층의 표면의 일부보다 높게 위치된다. 절연층으로부터 노출된 영역에서의 배선은 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 절연층의 표면의 일부이고 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하이다.
본 명세서 등에 있어서, 평균 제곱근(RMS) 거칠기는 측정 표면에 적용하기 위해 횡단면 곡선의 RMS 거칠기를 3차원적으로 확장함으로써 얻어진다는 것을 유념해야 한다. RMS는 기준 표면부터 특정 표면까지의 편차의 제곱의 평균값의 제곱근으로서 표현되고, 다음 식에 의해 얻어질 수 있다.
[식 1]
측정 표면은 모든 측정 데이터로 나타낸 표면으로, 다음 식으로 표현된다는 것을 유념해야 한다.
[식 2]
특정 표면은 거칠기 측정의 대상인 표면이고, 좌표 (X1,Y1), (X1,Y2), (X2,Y1), 및 (X2,Y2)로 표현되는 4개의 점들로 둘러싸이는 직사각형 영역이다. 특정 표면이 이상적으로 평탄할 때 특정 표면의 영역은 S0으로 표현된다. S0은 다음 식에 의해 얻어진다는 것을 유념해야 한다.
[식 3]
또한, 기준 표면은 특정 표면의 평균 높이에서 X-Y 평면과 평행한 표면이다. 다시 말해서, 특정 표면 높이의 평균값이 Z0으로 표현될 때, 기준 표면의 높이 또한 Z0으로 표현된다. Z0은 다음 식에 의해 얻어질 수 있다는 것을 유념해야 한다.
[식 4]
본 명세서 등에 있어서, 원자간력현미경(AFM, atomic force microscope)을 사용하여 얻어지는 AFM 이미지에서, 평균 제곱근(RMS) 거칠기는 10㎚×10㎚의 영역, 바람직하게, 100㎚×100㎚의 영역, 더 바람직하게, 1㎛×1㎛의 영역에서 행해지는 계산에 의해 얻어진다는 것을 유념해야 한다.
개시된 발명의 또 다른 실시예는, 절연층, 절연층에 임베딩된 배선, 절연층 위의 산화물 반도체층, 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극, 산화물 반도체층과 중첩하도록 제공되는 게이트 전극, 및 산화물 반도체층과 게이트 전극 사이에 제공되는 게이트 절연층을 포함하는 반도체 장치이다. 절연층은 배선의 상면의 적어도 일부가 노출되도록 형성된다. 배선의 상면의 일부는 절연층의 표면의 일부보다 높게 위치된다. 절연층으로부터 노출된 영역에서의 배선은 게이트 전극에 전기적으로 접속된다. 절연층의 표면의 일부이고 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하이다.
개시된 발명의 또 다른 실시예는, 제 1 절연층; 제 1 절연층에 임베딩된 배선; 제 1 절연층 위의 제 2 절연층; 제 2 절연층에 임베딩된 소스 전극 및 드레인 전극; 제 2 절연층의 표면, 소스 전극의 표면, 및 드레인 전극의 표면과 부분적으로 접하는 산화물 반도체층; 산화물 반도체층을 덮는 게이트 절연층; 및 산화물 반도체층과 중첩하도록 게이트 절연층 위에 제공되는 게이트 전극을 포함하는 반도체 장치이다. 제 1 절연층은 배선의 상면의 적어도 일부가 노출되도록 형성된다. 배선의 상면의 일부는 제 1 절연층의 표면의 일부보다 높게 위치된다. 제 1 절연층으로부터 노출된 영역에서의 배선은 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 제 2 절연층의 표면의 일부이고 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하이다.
배선의 측면의 일부 또한 노출될 수도 있다는 것을 유념해야 한다.
개시된 발명의 또 다른 실시예는, 제 1 트랜지스터, 제 1 트랜지스터 위에 제공되는 절연층, 및 절연층을 개재하여 제 1 트랜지스터 위에 제공되는 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 채널 형성 영역, 제 1 채널 형성 영역 위에 제공되는 제 1 게이트 절연층, 제 1 채널 형성 영역과 중첩하도록 제 1 게이트 절연층 위에 제공되는 제 1 게이트 전극, 및 제 1 채널 형성 영역에 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함한다. 제 2 트랜지스터는 산화물 반도체층을 포함하는 제 2 채널 형성 영역, 제 2 채널 형성 영역에 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극, 제 2 채널 형성 영역과 중첩하도록 제공되는 제 2 게이트 전극, 및 제 2 채널 형성 영역 및 제 2 게이트 전극 사이에 제공되는 제 2 게이트 절연층을 포함한다. 절연층은 제 1 게이트 전극의 상면의 적어도 일부가 노출되도록 제 1 트랜지스터 위에 형성된다. 제 1 게이트 전극의 상면의 일부는 절연층의 표면의 일부보다 높게 위치된다. 절연층으로부터 노출된 영역에서의 제 1 게이트 전극은 제 2 소스 전극 또는 제 2 드레인 전극에 전기적으로 접속된다. 절연층의 표면의 일부이고 제 2 채널 형성 영역과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하이다.
개시된 발명의 또 다른 실시예는, 제 1 트랜지스터, 제 1 트랜지스터 위에 제공되는 제 1 절연층, 및 제 1 절연층을 개재하여 제 1 트랜지스터 위에 제공되는 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 채널 형성 영역, 제 1 채널 형성 영역 위에 제공되는 제 1 게이트 절연층, 제 1 채널 형성 영역과 중첩하도록 제 1 게이트 절연층 위에 제공되는 제 1 게이트 전극, 및 제 1 채널 형성 영역에 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함한다. 제 2 트랜지스터는 제 2 절연층에 임베딩된 제 2 소스 전극 및 제 2 드레인 전극; 제 2 절연층의 표면, 제 2 소스 전극의 표면, 및 제 2 드레인 전극의 표면과 부분적으로 접하고 산화물 반도체층을 포함하는 제 2 채널 형성 영역; 제 2 채널 형성 영역을 덮는 제 2 게이트 절연층; 및 제 2 채널 형성 영역과 중첩하도록 제 2 게이트 절연층 위에 제공되는 제 2 게이트 전극을 포함한다. 제 1 절연층은 제 1 게이트 전극의 상면의 적어도 일부가 노출되도록 제 1 트랜지스터 위에 형성된다. 제 1 게이트 전극의 상면의 일부는 제 1 절연층의 표면의 일부보다 높게 위치된다. 제 1 절연층으로부터 노출된 영역에서의 제 1 게이트 전극은 제 2 소스 전극 또는 제 2 드레인 전극에 전기적으로 접속된다. 제 2 절연층의 표면의 일부이고 제 2 채널 형성 영역과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하이다.
제 1 게이트 전극의 측면의 일부 또한 노출될 수도 있다는 것을 유념해야 한다. 또한, 제 1 채널 형성 영역 및 제 2 채널 형성 영역은 상이한 반도체 재료들을 포함하는 것이 바람직하다.
개시된 발명의 또 다른 실시예는 반도체 장치를 제작하기 위한 방법으로서, 이 방법은, 배선이 임베딩되는 제 1 절연층을 형성하는 단계; 제 1 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 평탄화된 제 1 절연층이 부분적으로 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 갖고, 배선의 상면의 적어도 일부가 노출되고, 배선의 상면의 일부가 제 1 절연층의 표면의 일부보다 높게 위치되도록 하는, 상기 평탄화 처리를 수행하는 단계; 제 1 절연층 및 배선의 표면들 위에 소스 전극 및 드레인 전극을 형성하는 단계로서, 소스 전극 또는 드레인 전극이 제 1 절연층으로부터 노출된 영역에서 배선에 전기적으로 접속되도록 하는, 상기 소스 전극 및 드레인 전극을 형성하는 단계; 소스 전극 및 드레인 전극을 덮도록 제 2 절연층을 형성하는 단계; 상기 제 2 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 평탄화된 제 2 절연층이 부분적으로 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 갖고 소스 전극 및 드레인 전극의 상면들의 적어도 일부가 노출되도록 하는, 평탄화 처리를 수행하는 단계; 평탄화된 제 2 절연층의 표면, 소스 전극의 표면, 및 드레인 전극의 표면과 부분적으로 접하는 산화물 반도체층을 형성하는 단계; 산화물 반도체층을 덮는 게이트 절연층을 형성하는 단계; 및 산화물 반도체층과 중첩하도록 게이트 절연층 위에 게이트 전극을 형성하는 단계를 포함한다.
개시된 발명의 또 다른 실시예는 반도체 장치를 제작하기 위한 방법으로서, 이 방법은, 제 1 채널 형성 영역, 제 1 채널 형성 영역 위의 제 1 게이트 절연층, 제 1 게이트 절연층 위에서 제 1 채널 형성 영역과 중첩하는 제 1 게이트 전극, 및 제 1 채널 형성 영역에 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터를 형성하는 단계; 제 1 트랜지스터를 덮도록 제 1 절연층을 형성하는 단계; 제 1 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 평탄화된 제 1 절연층이 부분적으로 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 갖고, 제 1 게이트 전극의 상면의 적어도 일부가 노출되고, 제 1 게이트 전극의 상면의 일부가 제 1 절연층의 표면의 일부보다 높게 위치되도록 하는, 상기 평탄화 처리를 수행하는 단계; 제 1 절연층 및 제 1 게이트 전극의 표면들 위에 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계로서, 제 2 소스 전극 또는 제 2 드레인 전극이 제 1 절연층으로부터 노출된 영역에서 제 1 게이트 전극에 전기적으로 접속되도록 하는, 상기 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계; 제 2 소스 전극 및 제 2 드레인 전극을 덮도록 제 2 절연층을 형성하는 단계; 제 2 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 평탄화된 제 2 절연층이 부분적으로 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 갖고 제 2 소스 전극 및 제 2 드레인 전극의 상면들의 적어도 일부가 노출되도록 하는, 상기 평탄화 처리를 수행하는 단계; 평탄화된 제 2 절연층의 표면, 제 2 소스 전극의 표면, 및 제 2 드레인 전극의 표면과 부분적으로 접하고 산화물 반도체층을 포함하는 제 2 채널 형성 영역을 형성하는 단계; 제 2 채널 형성 영역을 덮는 제 2 게이트 절연층을 형성하는 단계; 및 제 2 채널 형성 영역과 중첩하도록 제 2 게이트 절연층 위에 제 2 게이트 전극을 형성하는 단계를 포함한다.
평탄화 처리는 바람직하게 CMP 처리에 의해 수행된다는 것을 유념해야 한다.
상기 트랜지스터의 채널 길이(L)는 바람직하게 2㎛ 미만, 더 바람직하게, 10㎚ 이상 및 350㎚(0.35㎛) 이하라는 것을 유념해야 한다. 또한, 산화물 반도체층의 두께는 1㎚ 이상 및 50㎚ 이하이고, 바람직하게, 2㎚ 이상 및 20㎚ 이하이고, 더 바람직하게, 3㎚ 이상 및 15㎚ 이하이다. 따라서, 고속 동작 속도 및 저 전력 소비의 반도체 장치가 실현된다. 또한, 산화하프늄과 같이 유전 상수가 높은 재료가 게이트 절연층에 사용된다. 예를 들어, 산화하프늄의 상대 유전율은 약 15이고, 그 값은 산화 실리콘의 상대 유전율인 3 내지 4에 비해 상당히 크다. 이와 같이 유전 상수가 높은 재료를 사용함으로써, 15㎚ 미만, 바람직하게, 2㎚ 이상 및 10㎚ 이하의 동등한 산화물 두께를 갖는 게이트 절연층이 쉽게 실현될 수 있다. 즉, 산화물 반도체가 쉽게 소형화될 수 있다. 또한, 순도화된 진성 산화물 반도체가 산화물 반도체층에 사용된다. 따라서, 산화물 반도체층의 캐리어 밀도는, 예를 들어, 1×1012/㎤ 미만, 바람직하게, 1.45×1010/㎤일 수 있고; 트랜지스터의 오프-상태 전류는 100zA/㎛(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게 10zA/㎛ 이하일 수 있고; 트랜지스터의 S 값은 65mV/dec 이하, 바람직하게, 63mV/dec 미만일 수 있다. 상기 구조들 중 임의의 구조가 이용되는 경우에, 트랜지스터의 오프-상태 전류는 이론적으로 1×10-24A/㎛ 내지 1×10-30A/㎛일 수 있다. 게이트 전극은 소스 전극 및 드레인 전극과 중첩할 수도 있거나, 또는 게이트 전극의 단부들만이 소스 전극의 단부 및 드레인 전극의 단부와 중첩할 수도 있다.
여기서, 반도체 장치들은 반도체 특성들을 이용함으로써 기능하는 일반적인 장치들을 말한다. 예를 들어, 디스플레이 장치, 메모리 장치, 집적 회로 등이 반도체 장치의 범주에 포함된다.
본 명세서 등에 있어서, 용어 "위에" 또는 "아래에"는 구성요소가 반드시 또 다른 구성요소의 "바로 상에" 또는 "바로 아래에" 위치된다는 것을 의미하는 것은 아니라는 것을 유념해야 한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은 구성요소가 게이트 절연층 및 게이트 전극 사이에 위치되는 경우를 배제하는 것은 아니다.
또한, 본 명세서 등에 있어서, 용어 "전극" 또는 "배선"은 구성요소의 기능을 제한하지는 않는다. 예를 들어, "전극"은 종종 "배선"의 일부로서 사용되고, 그 반대도 마찬가지이다. 또한, 용어 "전극" 또는 "배선"은 복수의 "전극들" 또는 "배선들"이 일체화된 방식으로 형성되는 경우를 포함할 수 있다.
"소스" 및 "드레인"의 기능들은 종종, 예를 들어, 반대 극성의 트랜지스터가 사용되거나 전류 흐름의 방향이 회로 동작에서 변경될 때 서로 교체된다. 따라서, 용어 "소스" 및 "드레인"은 본 명세서에서 서로 교체될 수 있다.
본 명세서 등에 있어서, "전기적으로 접속되는"의 표현은 구성요소들이 "임의의 전기적 기능을 갖는 대상"을 통해 접속되는 경우를 포함한다는 것을 유념해야 한다. 대상을 통해 접속되는 구성요소들 간에 전기적 신호들이 송신되고 수신될 수 있으면, "임의의 전기적 기능을 갖는 것"에 있어서 특별히 제한되지는 않는다. "임의의 전기적 기능을 갖는 것"의 예들로는 트랜지스터, 레지스터, 인덕터, 커패시터, 및 다양한 기능들을 갖는 소자와 같은 스위칭 소자뿐만 아니라 전극 및 배선이 있다.
개시된 발명의 실시예에 따르면, 아주 평탄한 영역에 트랜지스터의 채널 형성 영역이 제공됨으로써, 트랜지스터가 소형화되고 그에 따라 양호한 특성들을 갖는 트랜지스터가 제공될 수 있을 때에도 단-채널 효과와 같은 문제가 방지될 수 있다.
또한, 개시된 발명의 실시예에 따르면, 하층의 배선 또는 전극의 상면의 일부가 절연층의 표면의 일부보다 높은 위치에 형성되고, 그에 의해, 하층의 배선 또는 전극이 상층의 트랜지스터의 전극과 접하는 부분의 면적 감소가 방지될 수 있고, 따라서, 하층의 배선이나 전극 및 상층의 트랜지스터의 전극 사이의 접촉 저항이 감소될 수 있다. 따라서, 하층의 배선 또는 전극에 전기적으로 접속되는 상층의 트랜지스터의 발열량 또는 전력 소비가 감소될 수 있고; 따라서, 상층의 트랜지스터의 발열량 또는 전력 소비를 억제하면서, 하층의 배선 또는 전극 및 상층의 트랜지스터가 적층될 수 있다. 결과적으로, 소형화된 트랜지스터 및 배선이나 전극을 사용하여 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 반도체 장치의 3차원 고집적화가 달성될 수 있다.
도 1a 및 도 1b는 반도체 장치 구조의 예들을 도시하는 단면도.
도 2a 및 도 2b는 반도체 장치 구조의 예들을 도시하는 단면도.
도 3a 내지 도 3e는 반도체 장치의 제작 공정을 도시하는 단면도.
도 4a 내지 도 4c는 반도체 장치의 제작 공정을 도시하는 단면도.
도 5a 내지 도 5c는 각각 반도체 장치 구조의 예를 도시하는 단면도, 평면도 및 회로도.
도 6a 내지 도 6c는 각각 반도체 장치 구조의 예를 도시하는 단면도, 평면도 및 회로도.
도 7a 내지 도 7d는 반도체 장치의 제작 공정을 도시하는 단면도.
도 8a 내지 도 8c는 반도체 장치의 제작 공정을 도시하는 단면도.
도 9a 내지 도 9c는 반도체 장치의 응용예들을 도시하는 도면.
도 10a 및 도 10b는 반도체 장치의 응용예들을 도시하는 도면.
도 11a 내지 도 11c는 반도체 장치의 응용예들을 도시하는 도면.
도 12a 내지 도 12d는 반도체 장치의 응용예를 도시하는 도면.
도 13은 반도체 장치의 응용예를 도시하는 도면.
도 14a 및 도 14b는 반도체 장치의 응용예를 도시하는 도면.
도 15a 내지 도 15f는 각각 반도체 장치를 포함하는 전자 장치를 도시하는 도면.
도 2a 및 도 2b는 반도체 장치 구조의 예들을 도시하는 단면도.
도 3a 내지 도 3e는 반도체 장치의 제작 공정을 도시하는 단면도.
도 4a 내지 도 4c는 반도체 장치의 제작 공정을 도시하는 단면도.
도 5a 내지 도 5c는 각각 반도체 장치 구조의 예를 도시하는 단면도, 평면도 및 회로도.
도 6a 내지 도 6c는 각각 반도체 장치 구조의 예를 도시하는 단면도, 평면도 및 회로도.
도 7a 내지 도 7d는 반도체 장치의 제작 공정을 도시하는 단면도.
도 8a 내지 도 8c는 반도체 장치의 제작 공정을 도시하는 단면도.
도 9a 내지 도 9c는 반도체 장치의 응용예들을 도시하는 도면.
도 10a 및 도 10b는 반도체 장치의 응용예들을 도시하는 도면.
도 11a 내지 도 11c는 반도체 장치의 응용예들을 도시하는 도면.
도 12a 내지 도 12d는 반도체 장치의 응용예를 도시하는 도면.
도 13은 반도체 장치의 응용예를 도시하는 도면.
도 14a 및 도 14b는 반도체 장치의 응용예를 도시하는 도면.
도 15a 내지 도 15f는 각각 반도체 장치를 포함하는 전자 장치를 도시하는 도면.
본 발명의 실시예들의 예시들은 도면들을 참조하여 이하 기술될 것이다. 본 발명은 다음 설명으로 제한되지 않고 당업자들은 본 발명의 정신 및 범위로부터 벗어나지 않고 모드들 및 세부사항들이 다양한 방식으로 수정될 수 있다는 것을 쉽게 이해할 것이라는 것을 유념해야 한다. 따라서, 본 발명은 다음 실시예들에서의 설명으로 제한되는 것으로 해석되지 않아야 한다.
도면들 등에 도시되어 있는 각 구성요소의 위치, 크기, 범위 등은 용이한 이해를 위해 몇몇 경우들에서는 정확하게 표현되지 않는다는 것을 유념해야 한다. 따라서, 개시된 발명은 도면들 등에서 개시된 위치, 크기, 범위 등으로 반드시 제한되지는 않는다.
본 명세서 등에 있어서, "제 1", "제 2" 및 "제 3"과 같은 서수들은 구성요소들의 혼동을 피하기 위해서 사용되고, 용어들은 숫자상으로 구성요소들을 제한하지 않는다.
(실시예 1)
이 실시예에 있어서, 개시된 발명의 실시예에 따른 반도체 장치의 구조 및 제작 방법이 도 1a, 도 1b, 도 2a, 도 2b, 도 3a 내지 도 3e 및 도 4a 내지 도 4c를 참조하여 기술될 것이다.
<반도체 장치 구조의 예>
도 1a는 배선(111)이 임베딩되는 절연층(130) 위에 형성되고 소스 전극(142a)을 통해 배선(111)에 전기적으로 접속되는 트랜지스터(162)를 포함하는 반도체 장치 구조의 예를 도시한다.
도 1a에 도시되어 있는 트랜지스터(162)는, 배선(111)이 임베딩되는 절연층(130) 위에 형성되는 절연층(143a); 절연층(143a)을 포함하는 절연층에 임베딩되는 소스 전극(142a) 및 드레인 전극(142b); 절연층(143a)의 상면, 소스 전극(142a)의 상면, 및 드레인 전극(142b)의 상면과 부분적으로 접하는 산화물 반도체층(144); 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 게이트 절연층(146), 게이트 전극(148a) 등을 덮기 위해 절연층(150) 및 절연층(152)이 트랜지스터(162) 위에 형성될 수도 있다.
절연층(130)은 배선(111)의 상면의 적어도 일부가 노출되도록 형성된다. 배선(111)의 상면의 일부는 절연층(130) 표면의 일부보다 높게 위치되고, 절연층(130)으로부터 노출된 영역에서의 배선(111)은 소스 전극(142a)(어떤 경우들에 있어서는 드레인 전극)에 전기적으로 접속된다. 여기서, 절연층(130) 및 배선(111)은 기판 등의 표면과 같이 층이 형성되는 표면 위에 형성되고, 절연층(130) 표면의 일부 및 배선(111)의 상면의 일부는 양호한 평탄성을 갖는다. 절연층(130) 표면의 일부의 평균 제곱근(RMS) 거칠기는 바람직하게 1㎚ 이하이다. 배선(111)의 상면의 일부의 평균 제곱근(RMS) 거칠기는 바람직하게 2㎚ 이하이다. 본 명세서에 있어서, 배선(111)의 상면의 일부는 배선(111)의 상면에서 층이 형성되는 표면과 평행한 영역을 말한다. 본 명세서에 있어서, 절연층(130) 표면의 일부는 절연층(130) 표면에서 층이 형성되는 표면과 평행한 영역을 말한다.
또한, 배선(111)의 상면의 일부와 절연층(130) 표면의 일부 사이의 높이 차이는 게이트 절연층(146) 두께의 0.1배 내지 5배인 것이 바람직하다.
절연층(130) 표면의 일부보다 높은 위치에 배선(111)의 상면의 일부를 형성함으로써, 배선(111)이 소스 전극(142a)과 접하는 부분의 면적 감소가 방지될 수 있다. 예를 들어, 배선(111)의 상면의 일부가 도 1b에 도시되어 있는 것과 같이 절연층(130) 표면의 일부보다 낮은 위치에 형성되면, 절연층(130)으로부터 노출되는 배선(111)의 상면에서 소스 전극(142a)과 접하지 않는 영역이 쉽게 형성된다. 한편, 배선(111)의 상면의 일부가 도 1a에 도시되어 있는 것과 같이 절연층(130) 표면의 일부보다 높은 위치에 형성될 때, 배선(111)은 절연층(130)으로부터 노출된 배선(111)의 상면의 전체 영역에서 소스 전극(142a)과 접할 수 있다. 배선(111)의 측면의 일부가 절연층(130)으로부터 노출되는 경우에, 배선(111)은 또한 배선(111)의 측면의 일부에서 소스 전극(142a)과 접할 수 있다는 것을 유념해야 한다.
따라서, 절연층(130) 표면의 일부보다 높은 위치에 배선(111)의 상면의 일부를 형성함으로써, 배선(111)이 소스 전극(142a)과 접하는 부분의 면적 감소가 방지될 수 있고; 따라서, 배선(111) 및 소스 전극(142a) 간의 접촉 저항이 감소될 수 있다. 또한, 배선(111)의 상면의 일부는 양호한 평탄성을 갖기 때문에, 배선(111) 및 소스 전극(142a) 간의 밀착성이 양호하고, 따라서, 접촉 저항이 더욱 감소될 수 있다. 결과적으로, 소스 전극(142a)이 배선(111)에 전기적으로 접속되는 트랜지스터(162)의 발열량 또는 전력 소비가 감소될 수 있다.
또한, 배선(111)의 상면의 일부가 CMP 처리 등에 의해 노출될 때, 배선(111)의 상면의 에지부가 폴리싱될 수 있고, 배선(111)의 상면의 에지 부는 부드러운 형상, 바람직하게, 절연층(130) 표면부터 돌출 배선(111)의 상단부까지 부드러운 곡면을 갖는 형상을 가질 수 있다. 절연층(130)으로부터 돌출하는 배선(111)의 상단부에 이러한 부드러운 곡면을 제공함으로써, 배선(111) 및 소스 전극(142a)은 그 사이에 공간 없이 서로 밀착될 수 있다. 따라서, 배선(111) 및 소스 전극(142a) 간의 접촉 저항이 더욱 감소될 수 있다. 또한, 소스 전극(142a)의 두께가 감소될 때에도, 배선(111)의 교차부에서 소스 전극(142a)의 단절이 방지될 수 있다.
절연층(130) 표면의 일부보다 높은 위치에 배선(111)의 상면의 일부를 형성함으로써, 배선(111) 및 소스 전극(142a) 간의 계면은 2차원이 아닌 3차원이 되고; 따라서, 배선(111) 및 소스 전극(142a) 간의 밀착성이 향상될 수 있고, 배선(111) 및 소스 전극(142a)의 부착의 물리적 강도가 향상될 수 있다.
도 1a에 도시되어 있는 것과 같이 트랜지스터의 활성층에 산화물 반도체를 사용함으로써, 양호한 특성들이 얻어질 수 있다. 예를 들어, 트랜지스터의 S 값은 65㎷/dec 이하, 바람직하게, 63㎷/dec 미만일 수 있다. 또한, 도 1a에 도시되어 있는 것과 같이, 트랜지스터의 활성층으로서 사용되는 산화물 반도체층의 채널 형성 영역에 대응하는 부분의 단면 형상은 평탄한 형상인 것이 바람직하다.
절연층(143a)의 상면의 일부(이 일부는 특히 층이 형성되는 표면과 평행한 영역을 말한다)이고 산화물 반도체층과 접하는 영역의 평균 제곱근(RMS) 거칠기는 1㎚ 이하인 것이 바람직하다. 서로 접하는 절연층(143a)의 상단부 및 소스 전극(142a)의 상단부 간의 높이 차이, 또는 서로 접하는 절연층(143a)의 또 다른 상단부 및 드레인 전극(142b)의 상단부 간의 높이 차이는 5㎚ 미만인 것이 바람직하다.
상술된 것과 같이, 평균 제곱근(RMS) 거칠기가 1㎚ 이하인 아주 평탄한 영역에 트랜지스터(162)의 채널 형성 영역을 제공함으로써, 트랜지스터(162)가 소형화될 때에도 단-채널 효과와 같은 문제점이 방지될 수 있고, 그로써, 양호한 특성들을 갖는 트랜지스터(162)가 제공될 수 있다.
또한, 절연층(130)의 평탄성을 증가시킴으로써, 산화물 반도체층(144)의 두께 변화가 감소될 수 있고 트랜지스터(162)의 특성들이 향상될 수 있다. 또한, 큰 높이 차이로 인한 커버리지의 열화가 억제될 수 있고 산화물 반도체층(144)의 단절(배선 단절) 또는 접속 결합이 방지될 수 있다.
여기서, 산화물 반도체층(144)은 수소와 같은 불순물들을 충분히 제거하거나 산소를 충분히 공급함으로써 얻어진 순도화된 산화물 반도체층인 것이 바람직하다. 구체적으로, 산화물 반도체층(144)의 수소 농도는, 예를 들어, 5×1019atoms/㎤ 이하, 바람직하게, 5×1018atoms/㎤ 이하, 더욱 바람직하게, 5×1017atoms/㎤ 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정된다는 것을 유념해야 한다. 따라서, 산화물 반도체층이 순도화되고 산소 결핍으로 인한 에너지 갭의 결함 레벨들이 충분한 산소 공급으로 인해 감소되도록 수소 농도가 충분히 감소되는 산화물 반도체층(144)에 있어서, 수소와 같은 도너로 인한 캐리어들의 밀도는 1×1012/㎤ 미만, 바람직하게, 1×1011/㎤ 미만, 더욱 바람직하게, 1.45×1010/㎤ 미만이다. 예를 들어, 실온(25℃)에서의 오프-상태 전류(여기서, 채널 폭의 마이크로미터(㎛)당 전류)는 100zA(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게, 10zA 이하이다. 이 방식에서, i-형(진성) 또는 실질적으로 i-형 산화물 반도체를 사용함으로써, 아주 양호한 오프-상태 전류 특성들을 갖는 트랜지스터(162)가 얻어질 수 있다. 또한, i-형(진성) 또는 실질적으로 i-형 산화물 반도체를 사용함으로써, 산화물 반도체층의 두께로 인해 야기되는 트랜지스터의 문제점이 억제될 수 있다.
비특허문헌 7 등에 개시되어 있는 것과 같이, 예를 들어, 2㎛ 내지 100㎛의 비교적 큰 크기의 채널 길이를 갖는 트랜지스터는 2×1019/㎤의 높은 캐리어 밀도를 갖는 n-형 산화물 반도체를 사용함으로써 실현될 수 있지만; (2㎛ 미만의 채널 길이를 갖도록) 소형화되는 트랜지스터에 이러한 재료가 사용되면, 그 임계 전압은 마이너스 쪽으로 크게 이동되고, 따라서, 정상-오프 트랜지스터를 실현하는 것은 아주 어렵다는 것을 유념해야 한다. 다시 말해서, 이러한 재료를 사용하여 제작되고 2㎛ 미만의 채널 길이를 갖는 트랜지스터는 실제 사용에는 적합하지 않다. 그에 반해서, 순도화되고 진성 또는 실질적으로 진성이 되는 산화물 반도체의 캐리어 밀도는 기껏해야 1×1014/㎤ 미만이고, 트랜지스터가 정상 온되는 상술된 문제점은 발생하지 않고; 따라서, 2㎛ 미만의 채널 길이를 갖는 트랜지스터가 쉽게 실현될 수 있다.
개시된 발명의 실시예에 따른 반도체 장치의 구조는 도 1a에 도시되어 있는 반도체 장치의 구조로 제한되지 않는다는 것을 유념해야 한다. 도 1a에 도시되어 있는 반도체 장치는 소스 전극(142a)을 통해 배선(111)에 전기적으로 접속되는 트랜지스터(162)를 포함하지만, 예를 들어, 게이트 전극(148a)이 배선(111)에 전기적으로 접속되는 트랜지스터(162)를 포함하는 도 2a에 도시되어 있는 반도체 장치가 이용될 수도 있다. 도 2a에 도시되어 있는 반도체 장치에 있어서, 도 1a에 도시되어 있는 반도체 장치와 공통인 부분들에 대해서는 동일한 참조부호들이 사용된다.
도 2a에 도시되어 있는 반도체 장치는, 배선(111)에 전기적으로 접속된 소스 전극(142a); 드레인 전극(142b); 산화물 반도체층(144), 게이트 절연층(146), 절연층(150), 및 절연층(152)에 제공되는 개구에 형성되고 소스 전극(142a)에 전기적으로 접속되는 전극(156a); 절연층(152) 위에 형성되고 전극(156a)에 전기적으로 접속되는 배선(158); 및 절연층(150) 및 절연층(152)에 제공되는 개구에 형성되고 배선(158) 및 게이트 전극(148a)에 전기적으로 접속되는 전극(156b)을 포함한다. 도 2a에 도시되어 있는 반도체 장치의 다른 부분들은 도 1a에 도시되어 있는 반도체 장치의 부분들과 유사하다는 것을 유념해야 한다. 이러한 구조를 이용함으로써, 반도체 장치는 트랜지스터(162)의 게이트 전극(148a) 및 하층에 형성되는 배선(111)이 서로 전기적으로 접속되는 구조를 가질 수 있다.
또한, 도 1a에 도시되어 있는 반도체 장치는 소스 전극(142a) 및 드레인 전극(142b)이 절연층(143a)을 포함하는 절연층에 임베딩되는 구조를 갖지만, 소스 전극(142a) 및 드레인 전극(142b)은, 예를 들어, 도 2b에 도시되어 있는 것과 같이 절연층에 임베딩되지 않은 절연층(130) 위에 형성될 수도 있다. 도 2b에 도시되어 있는 반도체 장치에 있어서, 도 1a에 도시되어 있는 반도체 장치와 공통인 부분들에 대해서는 동일한 참조 부호들이 사용된다.
도 2b에 도시되어 있는 반도체 장치는 도 1a에 도시되어 있는 반도체 장치와 거의 동일한 구조를 갖고, 배선(111)이 임베딩되는 절연층(130) 위에 형성되는 산화물 반도체층(144), 산화물 반도체층(144)에 전기적으로 접속되는 소스 전극(142a) 및 드레인 전극(142b), 산화물 반도체층(144)과 중첩하도록 제공되는 게이트 전극(148a), 및 산화물 반도체층(144) 및 게이트 전극(148a) 사이에 제공되는 게이트 절연층(146)을 포함한다. 또한, 절연층(150) 및 절연층(152)은 게이트 절연층(146), 게이트 전극(148a) 등을 덮도록 트랜지스터(162) 위에 형성될 수도 있다. 절연층(130)은 배선(111)의 상면의 적어도 일부가 노출되도록 형성된다. 배선(111)의 상면의 일부는 절연층(130) 표면의 일부보다 높게 위치되고, 절연층(130)으로부터 노출된 영역에서의 배선(111)은 소스 전극(142a) 및 드레인 전극(142b)에 전기적으로 접속된다.
산화물 반도체층(144)은 도 2b에 도시되어 있는 반도체 장치의 절연층(130)과 접하여 그 위에 형성되기 때문에, 절연층(130) 표면의 일부(그 일부는 특히 층이 형성되는 표면과 평행한 영역을 말한다)이고 산화물 반도체층(144)과 접하는 영역의 평균 제곱근(RMS) 거칠기는 1㎚ 이하인 것이 바람직하다는 것을 유념해야 한다.
도 2b에 도시되어 있는 것과 같이, 소스 전극(142a) 및 드레인 전극(142b)은 트랜지스터(162)에서 테이퍼형일 수도 있다. 테이퍼 각도는, 예를 들어, 30°이상 및 60°이하일 수 있다. 테이퍼 각도는, 층이 단면(절연층(130)의 표면에 수직인 면)에 수직인 방향으로부터 관찰된 경우에, 테이퍼형을 갖는 층의 측면 및 하부 표면(예를 들어, 소스 전극(142a) 또는 드레인 전극(142b))으로 형성된 경사각을 말한다는 것을 유념해야 한다.
도 2a에 도시되어 있는 반도체 장치와 유사한 구조를 도 2b에 도시되어 있는 반도체 장치에 적용함으로써, 반도체 장치는 배선(111) 및 게이트 전극(148a)이 서로 전기적으로 접속되는 구조를 가질 수 있다.
<반도체 장치를 제작하기 위한 방법의 예>
다음에, 상기 반도체 장치를 제작하기 위한 방법의 예가 도 3a 내지 도 3e 및 도 4a 내지 도 4c를 참조하여 기술될 것이다. 여기서, 도 3a 내지 도 3e 및 도 4a 내지 도 4c는 배선(111)이 임베딩되고 소스 전극(142a)을 통해 배선(111)에 전기적으로 접속되는 절연층(130) 위에 형성되는 도 1a의 트랜지스터(162)를 제작하기 위한 방법의 예를 도시한다.
도 3a 내지 도 3e 및 도 4a 내지 도 4c가 이하 기술될 것이다. 먼저, 층이 형성되는 표면을 갖는 기판 위에, 절연층(130) 및 절연층(130)에 임베딩되는 배선(111)이 형성된다(도 3a 참조).
층이 형성되는 표면을 갖는 기판으로서 사용될 수 있는 기판에는 특별한 제한이 없지만, 기판은 적어도 나중에 수행되는 열 처리를 견디기에 충분한 내열성을 갖는 것이 필요하다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은 기판이 베이스로서 사용될 수 있다. 기판이 절연 표면을 갖는다면, 실리콘, 탄화실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판 등이 베이스로서 사용될 수 있다. 또한, 기판 위에 반도체 소자가 제공되는 구조가 베이스로서 이용될 수도 있다. 층이 형성되는 표면을 갖는 기판 위에 기저막이 형성될 수도 있다.
기판의 층이 형성되는 표면은 충분히 평탄한 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 층이 형성되는 표면으로서, 평균 제곱근(RMS) 거칠기가 1㎚ 이하(바람직하게, 0.5㎚ 이하)인 표면이 이용된다. 이러한 표면 위에 트랜지스터(162)를 형성함으로써, 그 특성들이 충분히 향상될 수 있다. 기판의 층이 형성되는 표면의 평탄성이 불충분한 경우에, 그 표면에는 상기 조건을 만족시키는 평탄성을 갖도록 하기 위해 화학 기계 폴리싱(CMP) 처리, 에칭 처리 등이 행해지는 것이 바람직하다. CMP 처리의 세부사항들에 있어서, 나중에 절연층(143)에서 수행되는 CMP 처리의 설명이 참조될 수 있다.
여기서, 배선(111)은, 기판의 층이 형성되는 표면 위에 도전층이 형성되고 도전층이 선택적으로 에칭되는 방식으로 형성될 수 있다. 도전층은 스퍼터링 방법으로 대표되는 PVD 방법 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 성분으로서 이들 원소들 중 임의의 원소를 포함하는 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐 중 하나를 포함하는 재료 또는 이들 중 임의의 것의 조합이 사용될 수도 있다. 또한, 도전층은 단층 구조 또는 2개 이상의 층들을 포함하는 적층 구조를 가질 수도 있다.
절연층(130)은 배선(111)을 덮도록 형성된다. 절연층(130)은 산화실리콘, 산회질화실리콘 또는 산화알루미늄과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 특히, 절연층(130)은 바람직하게 저 유전 상수(저-k) 재료를 사용하여 형성됨으로써, 전극들 또는 배선들의 중첩으로 인해 야기되는 커패시턴스가 충분히 감소될 수 있다. 이들 재료들 중 임의의 재료를 포함하는 다공성 절연층이 절연층(130)에 사용될 수도 있다는 것을 유념해야 한다. 다공성 절연층은 밀도가 높은 절연층에 비해 유전 상수가 낮기 때문에, 전극들 또는 배선들로 인한 커패시턴스가 더욱 감소될 수 있다. 또한, 절연층(130)이 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. 이 실시예에서는 절연층(130)이 단층 구조를 갖지만; 개시된 발명의 실시예는 이것으로 제한되지 않는다는 것을 유념해야 한다. 절연층(130)은 2개 이상의 층들을 포함하는 적층 구조를 가질 수도 있다. 예를 들어, 절연층(130)은 산화질화실리콘이 산화실리콘 위에 적층되는 구조를 가질 수도 있다. 산화질화실리콘 또는 산화실리콘과 같이, 대량의 산소를 포함하는 무기 절연 재료만이 절연층(130)에 사용됨으로써, 이후 단계에서 절연층(130)에 CMP 처리가 쉽게 수행될 수 있다.
본 명세서에 있어서, "산화질화실리콘"은 질소보다 산소를 더 많이 포함하는 물질을 말하고, "질화산화실리콘"은 산소보다 질소를 더 많이 포함하는 물질을 말한다는 것을 유념해야 한다.
다음에, 절연층(130)의 표면에 평탄화 처리가 수행되고; 따라서, 절연층(130)은 부분적으로 1㎚ 이하의 평균 제곱근(RMS) 거칠기를 갖는 표면을 갖고, 배선(111)의 상면의 적어도 일부가 노출되고, 배선(111)의 상면의 일부가 절연층(130) 표면의 일부보다 높은 위치에 형성된다(도 3b 참조). 절연층(130)에 대한 평탄화 처리로서, 화학 기계적 폴리싱(CMP) 처리가 수행된다.
여기서, CMP 처리는, 처리될 대상의 표면을, 그 표면을 기준으로 사용하여 화학적 및 기계적 동작들의 조합에 의해 평탄화하는 방법이다. 일반적으로, CMP 처리는, 폴리싱 천이 폴리싱 단에 부착되고, 슬러리(연마재)를 처리될 대상과 폴리싱 천 사이에 제공하여 폴리싱 단 및 처리될 대상이 각각 회전되거나 흔들리고, 슬러리 및 처리될 대상의 표면 사이에서의 화학적 반응 및 폴리싱 천에 의한 처리될 대상의 기계적 폴리싱의 동작에 의해, 처리될 대상의 표면이 폴리싱되는 방법이다.
CMP 처리는 한번 또는 복수 회 수행될 수도 있다. CMP 처리가 복수 회 수행될 때, 높은 폴리싱 레이트로 제 1 폴리싱이 수행된 다음 낮은 폴리싱 레이트로 마지막 폴리싱이 수행되는 것이 바람직하다. 이러한 방식으로 상이한 폴리싱 레이트들과 폴리싱을 조합함으로써, 절연층(130) 표면의 평탄성이 더욱 향상될 수 있다.
상기 CMP 처리에 의해, 절연층(130) 표면의 적어도 일부의 평균 제곱근(RMS) 거칠기는 1㎚ 이하가 되는 것이 바람직하다. 배선(111)의 상면의 일부의 평균 제곱근(RMS) 거칠기는 2㎚ 이하인 것이 바람직하다.
이때, 절연층(130)의 표면이 평탄화되고, 배선(111)의 상면의 적어도 일부가 노출되고, 배선(111)의 상면의 일부가 절연층(130) 표면의 일부보다 높은 위치에 형성된다. 여기서, 배선(111)의 상면의 일부 및 절연층(130) 표면의 일부 사이의 높이 차이는 게이트 절연층(146) 두께의 0.1배 내지 5배인 것이 바람직하다.
또한, 배선(111)의 상면의 일부가 CMP 처리에 의해 노출될 때, 배선(111)의 상면의 에지부가 폴리싱될 수 있고 배선(111)의 상면의 에지부가 부드러운 형상, 바람직하게, 절연층(130) 표면부터 돌출 배선(111)의 상단부까지 부드러운 곡면을 갖는 형상을 가질 수 있다. 절연층(130)으로부터 돌출하는 배선(111)의 상단부에 이러한 부드러운 곡면을 제공함으로써, 배선(111) 및 소스 전극(142a)은 그 사이에 공간 없이 서로 밀착될 수 있다. 따라서, 배선(111) 및 소스 전극(142a) 사이의 접촉 저항이 더욱 감소될 수 있다. 또한, 소스 전극(142a)의 두께가 감소될 때에도, 배선(111)과의 교차부에서의 단절이 방지될 수 있다.
다음에, 소스 전극(142a) 및 드레인 전극(142b)이 절연층(130)의 표면 위에 형성되어, 배선(111)이 절연층(130)으로부터 노출되는 영역에서 배선(111)에 소스 전극(142a) 또는 드레인 전극(142b)이 전기적으로 접속된다.(도 3c 참조).
소스 전극(142a) 및 드레인 전극(142b)은, 도전층이 배선(111)과 접하도록 절연층(130) 위에 형성되고 도전층이 선택적으로 에칭되도록 하는 방식으로 형성될 수 있다.
상기 도전층은 스퍼터링 방법으로 대표되는 PVD 방법 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴 및 텅스텐으로부터 선택된 원소; 성분으로서 이들 원소들 중 임의의 원소를 포함하는 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐 중 하나를 포함하는 재료 또는 이들 중 임의의 원소의 조합이 사용될 수도 있다.
도전층은 단층 구조 또는 2개 이상의 층들을 포함하는 적층 구조를 가질 수도 있다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되는 2-층 구조, 질화티타늄막 위에 티타늄막이 적층되는 2-층 구조, 티타늄막, 알루미늄막 및 타타늄막이 적층되는 3-층 구조 등이 제공될 수 있다. 도전층이 티타늄막 또는 질화티타늄막의 단층 구조를 갖는 경우에, 도전층은 테이퍼 형상들을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로 쉽게 처리된다는 이점이 있다는 것을 유념해야 한다.
대안적으로, 도전층은 도전성 금속 산화물을 사용하여 형성될 수도 있다. 도전성 금속 산화물로서, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, 어떤 경우들에 있어서는 ITO라고 약칭됨), 산화인듐-산화아연 합금(In2O3-ZnO), 실리콘 또는 산화실리콘을 포함하는 이들 금속 산화물 재료들 중 임의의 것이 사용될 수 있다.
도전층은 드라이 에칭 또는 웨트 에칭 중 어느 하나에 의해 에칭될 수도 있지만; 드라이 에칭이 그 제어성이 양호하기 때문에 소형화를 위해서 바람직하다는 것을 유념해야 한다. 또한, 에칭은 소스 전극(142a) 및 드레인 전극(142b)이 테이퍼형이 되도록 수행될 수도 있다. 테이퍼 각도는, 예를 들어, 30°이상 및 60°이하일 수 있다.
트랜지스터(162)의 채널 길이(L)는 소스 전극(142a)의 상단부 및 드레인 전극(142b)의 상단부 사이의 거리에 의해 결정된다. 25㎚ 미만의 채널 길이(L)를 갖는 트랜지스터가 형성되는 경우에 사용되는 마스크를 형성하기 위한 노광에 있어서, 파장이 수 나노미터 내지 수십 나노미터로 짧은 극자외선들을 사용하는 것이 바람직하다는 것을 유념해야 한다. 극자외선들에 의한 노광에 있어서는, 해상도가 높고 초점 깊이가 크다. 이러한 이유들로 인해, 나중에 형성되는 트랜지스터의 채널 길이(L)는 2㎛ 미만, 바람직하게, 10㎚ 이상 및 350㎚(0.35㎛) 이하일 수 있고, 회로는 고속으로 동작할 수 있다. 또한, 소형화는 반도체 장치의 저 전력 소비를 유발할 수 있다.
상술된 것과 같이, 절연층(130) 표면의 일부보다 높은 위치에 배선(111)의 상면의 일부를 형성함으로써, 배선(111)이 소스 전극(142a)과 접하는 부분의 면적 감소가 방지될 수 있고; 따라서, 배선(111) 및 소스 전극(142a) 사이의 접촉 저항이 감소될 수 있다. 또한, 배선(111)의 상면의 일부는 양호한 평탄성을 갖기 때문에, 배선(111) 및 소스 전극(142a) 간의 밀착성이 양호하고; 따라서, 접촉 저항이 더욱 감소될 수 있다. 결과적으로, 소스 전극(142a)이 배선(111)에 전기적으로 접속되는 트랜지스터(162)의 발열량 또는 전력 소비가 감소될 수 있다.
배선(111)의 상면의 일부가 절연층(130) 표면의 일부보다 높은 위치에 형성될 때, 도 3c에 도시되어 있는 것과 같이, 배선(111)과 중첩하는, 소스 전극(142a)의 영역이 돌출하고; 이 부분은 소스 전극(142a)의 상면이 평탄화되도록 CMP 처리 등에 의해 제거될 수 있다. 이 처리에 의해, 나중 단계에서 형성되는 산화물 반도체층(144) 및 소스 전극(142a) 간의 접촉 저항이 감소될 수 있고; 따라서, 트랜지스터(162)의 발열량 또는 전력 소비가 감소될 수 있고 트랜지스터(162)의 이동도가 향상될 수 있다. 또한, 높이 차이로 인한 산화물 반도체층(144) 또는 게이트 절연층(146)의 단절(배선 단절) 등을 방지하는 것이 가능하다.
다음에, 소스 전극(142a) 및 드레인 전극(142b)을 덮도록 절연층(143)이 형성된다(도 3d 참조).
절연층(143)은 산화실리콘, 산화질화실리콘, 질화실리콘 또는 산화알루미늄과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 절연층(143)은 나중에 산화물 반도체층(144)과 접하기 때문에, 절연층(143)은 산화실리콘을 사용하여 형성되는 것이 특히 바람직하다. 절연층(143)의 형성 방법에는 특별한 제한이 없고; 절연층(143)이 산화물 반도체층(144)과 접한다는 사실을 고려하여, 수소가 충분히 감소되는 방법이 이용되는 것이 바람직하다. 이러한 방법의 예는 스퍼터링 방법이다. 말할 필요도 없이, 또 다른 성막 방법, 대표적으로는, 플라즈마 CVD 방법이 이용될 수도 있다.
다음에, 절연층(143)은 화학 기계적 폴리싱(CMP) 처리에 의해 평탄화되어, 절연층(143a)이 형성된다(도 3e 참조). 여기서, CMP 처리는 소스 전극(142a) 및 드레인 전극(142b)의 표면들 중 적어도 일부가 노출되는 조건 하에서 수행된다. 또한, CMP 처리는 절연층(143a) 표면의 평균 제곱근(RMS) 거칠기가 1㎚ 이하(바람직하게, 0.5㎚ 이하)인 조건에서 수행된다. 이러한 조건들에서 CMP 처리를 수행함으로써, 나중에 산화물 반도체층(144)이 형성되는 표면의 평탄성이 향상되고 트랜지스터(162)의 특성들이 향상될 수 있다.
CMP 처리는 단 한 번 또는 복수 회 수행될 수도 있다는 것을 유념해야 한다. CMP 처리가 복수 회 수행될 때, 높은 폴리싱 레이트에 의한 제 1 폴리싱이 수행된 다음 낮은 폴리싱 레이트에 의한 마지막 폴리싱이 수행되는 것이 바람직하다. 이러한 방식으로 상이한 폴리싱 레이트들에 의한 폴리싱을 조합함으로써, 절연층(143a) 표면의 평탄성이 더욱 향상될 수 있다.
상기 CMP 처리에 의해, 서로 접하는 절연층(143a)의 상단부 및 소스 전극(142a)의 상단부 사이의 높이 차이, 또는 서로 접하는 절연층(143a)의 또 다른 상단부 및 드레인 전극(142b)의 상단부 사이의 높이 차이는 5㎚ 미만일 수 있다.
어떤 경우들에 있어서는 CMP 처리시에 소스 전극(142a) 및 배선(111) 사이의 계면에 높은 스트레스가 걸린다는 것을 유념해야 한다. 그러나, 배선(111) 및 소스 전극(142a) 사이의 계면은 3차원 구조를 갖고, 그에 의해, 배선(111) 및 소스 전극(142a) 사이의 밀착성이 향상되고 배선(111) 및 소스 전극(142a)의 밀착성의 물리적 강도가 향상된다. 따라서, CMP 처리는 소스 전극(142a)이 박리되지 않고 수행될 수 있다.
다음에, 소스 전극(142a)의 상면, 드레인 전극(142b)의 상면 및 절연층(143a)의 상면과 부분적으로 접하도록 산화물 반도체층(144)이 형성되고, 이어서, 산화물 반도체층(144)을 덮도록 게이트 절연층(146)이 형성된다(도 4a 참조).
산화물 반도체층(144)은 4-성분 금속 산화물인 In-Sn-Ga-Zn-O계 재료; 3-성분 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료 또는 Sn-Al-Zn-O계 재료; 2-성분 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료 또는 In-Mg-O계 재료; 1-성분 금속 산화물인 In-O계 재료, Sn-O계 재료 또는 Zn-O계 재료 등을 사용하여 형성될 수 있다.
특히, In-Ga-Zn-O계 산화물 반도체 재료는 전계가 존재하지 않을 때 충분히 높은 저항을 가지므로, 충분히 낮은 오프-상태 전류가 얻어질 수 있다. 또한, 높은 전계-효과 이동도를 갖기 때문에, 반도체 장치에 In-Ga-Zn-O계 산화물 반도체 재료가 적합하다.
In-Ga-Zn-O계 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO) m (m>0)으로 표현되는 것이 제공된다. 또한, Ga 대신 M을 사용하는, InMO3(ZnO) m (m>0)으로 표현되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성들은 산화물 반도체 재료가 가질 수 있는 결정 구조들로부터 유도되고 단지 예시들일 뿐이라는 것을 유념해야 한다.
In-Zn-O계 재료가 산화물 반도체로서 사용되는 경우에, 사용되는 타겟의 조성비는 원자비로 In:Zn = 50:1 내지 1:2(몰비로는 In2O3:ZnO = 25:1 내지 1:4), 바람직하게, 원자비로 In:Zn = 20:1 내지 1:1(몰비로는 In2O3:ZnO = 10:1 내지 1:2), 더욱 바람직하게, 원자비로 In:Zn = 15:1 내지 1.5:1(몰비로는 In2O3:ZnO = 15:2 내지 3:4)이다. 예를 들어, In:Zn:0 = X:Y:Z의 원자비를 갖는 In-Zn-O계 산화물 반도체의 형성을 위해 사용되는 타겟에 있어서는, Z>1.5X+Y의 관계가 만족된다.
스퍼터링 방법에 의해 산화물 반도체층(144)을 형성하기 위한 타겟으로서, In:Ga:Zn = 1:x:y(x는 0 이상, y는 0.5 이상 및 5 이하)의 조성비로 표현되는 타겟을 사용하는 것이 바람직하다. 예를 들어, In2O3:Ga2O3:ZnO = 1:1:2[몰비](x=1, y=1)의 조성비를 갖는 타겟 등이 사용될 수 있다. 대안적으로, In2O3:Ga2O3:ZnO = 1:1:1[몰비](x=1, y=0.5)의 조성비를 갖는 타겟, In2O3:Ga2O3:ZnO = 1:1:4[몰비](x=1, y=2)의 조성비를 갖는 타겟, 또는 In2O3:Ga2O3:ZnO = 1:0:2[몰비](x=0, y=1)의 조성비를 갖는 타겟이 사용될 수 있다.
이 실시예에 있어서, 비정질 구조를 갖는 산화물 반도체층(144)이 In-Ga-Zn-O계 산화물 반도체를 형성하기 위한 타겟을 사용하여 스퍼터링 방법에 의해 형성된다. 또한, 그 두께는 1㎚ 이상 및 50㎚ 이하, 바람직하게, 2㎚ 이상 및 20㎚ 이하, 더욱 바람직하게, 3㎚ 이상 및 15㎚ 이하이다.
산화물 반도체를 형성하기 위한 타겟에서의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게, 95% 이상, 더욱 바람직하게, 99.9% 이상이다. 높은 상대 밀도를 갖는 산화물 반도체를 형성하기 위한 타겟을 사용함으로써, 밀도가 높은 구조를 갖는 산화물 반도체층이 형성될 수 있다.
산화물 반도체층(144)이 형성되는 분위기는 바람직하게 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소를 포함하는 혼합 분위기이다. 구체적으로, 예를 들어, 수소, 물, 수산기 또는 수소화물과 같은 불순물이, 농도가 1ppm 이하(바람직하게, 농도가 10ppb 이하)가 되도록 제거된 고순도 가스의 분위기를 사용하는 것이 바람직하다.
산화물 반도체층(144)을 형성하는데 있어서, 예를 들어, 처리될 대상은 압력이 감소된 채로 보유되는 처리실에 보유되고, 처리될 대상은 100℃ 이상 및 550℃ 미만, 바람직하게, 200℃ 이상 및 400℃ 이하의 온도로 가열된다. 대안적으로, 산화물 반도체층(144)의 형성시 처리될 대상의 온도는 실온(25℃±10℃)일 수도 있다. 이어서, 처리실 내의 수분이 제거되고, 수소, 물 등이 제거된 스퍼터링 가스가 도입되고, 상기 타겟이 사용되어, 산화물 반도체층(144)이 형성된다. 처리될 대상을 가열하면서 산화물 반도체층(144)을 형성함으로써, 산화물 반도체층(144)에서의 불순물들이 감소될 수 있다. 또한, 스퍼터링으로 인한 산화물 반도체층(144)에 대한 손상이 감소될 수 있다. 처리실에서 수분을 제거하기 위해서, 흡착형 진공 펌프가 사용되는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 티타늄 승화 펌프 등이 사용될 수 있다. 콜드 트랩을 구비한 터보 펌프가 사용될 수도 있다. 크라이오펌프 등에 의한 배기에 의해, 수소, 물 등이 처리실에서 제거될 수 있고; 따라서, 산화물 반도체층의 불순물 농도가 감소될 수 있다.
산화물 반도체층(144)은, 예를 들어, 다음 조건들에서 형성될 수 있다: 처리될 대상 및 타겟 간의 거리는 170㎜이고, 압력은 0.4Pa이고, 직류(DC) 전력은 0.5㎾이고, 분위기는 산소(산소:100%) 분위기, 아르곤(아르곤:100%) 분위기, 또는 산소 및 아르곤을 포함하는 혼합 분위기이다. 성막시 발생되는 가루 물질들(입자들 또는 먼지라고도 함)이 제거될 수 있고 두께 변화가 감소될 수 있기 때문에, 펄스형 직류(DC) 전원이 사용되는 것이 바람직하다는 것을 유념해야 한다. 산화물 반도체층(144)의 두께는 1㎚ 이상 및 50㎚ 이하, 바람직하게, 2㎚ 이상 및 20㎚ 이하, 더욱 바람직하게, 3㎚ 이상 및 15㎚ 이하이다. 개시된 발명에 따른 구조에 의하면, 산화물 반도체층(144)이 이러한 두께를 가질 때에도, 소형화로 인한 단-채널 효과가 억제될 수 있다. 적절한 두께는 사용될 산화물 반도체 재료, 반도체 장치의 용도 등에 따라 다르고; 따라서, 그 두께는 재료, 용도 등에 따라 결정될 수도 있다는 것을 유념해야 한다. 상기 방식으로 절연층(143a)을 형성함으로써, 산화물 반도체층(144)의 채널 형성 영역에 대응하는 부분이 형성되는 표면은 충분히 평탄화될 수 있고; 따라서, 두께가 작은 산화물 반도체층도 양호하게 형성될 수 있다. 또한, 도 4a에 도시되어 있는 것과 같이, 산화물 반도체층(144)의 채널 형성 영역에 대응하는 부분의 단면 형상은 바람직하게 평탄한 형상이다. 산화물 반도체층(144)의 채널 형성 영역에 대응하는 부분의 단면 형상을 평탄하게 함으로써, 산화물 반도체층(144)의 단면 형상이 평탄하지 않은 경우에 비해 누설 전류가 감소될 수 있다.
산화물 반도체층(144)이 스퍼터링 방법에 의해 형성되기 전에, 산화물 반도체층(144)이 형성되는 표면(예를 들어, 절연층(143a)의 표면)에 부착된 물질은, 아르곤 가스가 도입되어 플라즈마가 발생되는 역 스퍼터링에 의해 제거될 수도 있다는 것을 유념해야 한다. 여기서, 역 스퍼터링은, 이온들이 스퍼터링 타겟과 충돌하는 일반적인 스퍼터링과 반대로, 이온들이 처리될 표면과 충돌하여 표면이 개질되도록 하는 방법이다. 이온들이 처리될 표면과 충돌하도록 하는 방법의 예는, 아르곤 분위기에서 고주파수 전압이 처리될 표면측에 인가되어, 처리될 대상의 근처에서 플라즈마가 발생되도록 하는 방법이다. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수도 있다는 것을 유념해야 한다.
산화물 반도체층(144)의 형성 이후에, 산화물 반도체층(144)에 열 처리(제 1 열처리)가 수행되는 것이 바람직하다. 산화물 반도체층(144)의 (물 및 수산기를 포함한) 잉여 수소가 제 1 열 처리에 의해 제거될 수 있고, 따라서, 산화물 반도체층(144)의 구조가 정리될 수 있고 에너지 갭의 결함 준위가 감소될 수 있다. 제 1 열 처리의 온도는, 예를 들어, 300℃ 이상 및 550℃ 미만, 바람직하게, 400℃ 이상 및 500℃ 이하이다.
열 처리는, 예를 들어, 처리될 대상이 저항 발열 소자 등이 사용되는 전기노에 도입되어 질소 분위기에서 1시간 동안 450℃에서 가열되는 방식으로 수행될 수 있다. 열 처리 동안, 산화물 반도체층은 물 및 수소의 투입을 방지하기 위해 대기에 노출되지 않는다.
열 처리 장치는 전기노로 제한되지 않고, 가열된 가스와 같은 매체로부터 열 전도 또는 열 복사에 의해, 처리될 대상을 가열하기 위한 장치일 수도 있다. 예를 들어, LRTA(lamp rapid thermal annealing) 장치 또는 GRTA(gas rapid thermal annealing) 장치와 같은 RTA(rapid thermal annealing) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 제논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 광(전자파)의 복사에 의해, 처리될 대상을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 가스로서, 질소 또는 아르곤과 같은 희가스처럼, 열 처리에 의해, 처리될 대상과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제 1 열 처리로서, GRTA 처리가 다음 방식으로 수행될 수도 있다. 처리될 대상은 가열된 불활성 가스 분위기에 놓이고, 수분 동안 가열되어, 불활성 가스 분위기 밖으로 꺼내진다. GRTA 처리는 단시간에 고온 열 처리를 가능하게 한다. 또한, 온도가 처리될 대상의 상한 온도를 초과할 때에도 GRTA 처리가 이용될 수 있다. 불활성 가스는 처리 동안 산소를 포함하는 가스로 바뀔 수도 있다는 것을 유념해야 한다. 이것은 산소 결핍으로 인한 에너지 갭에서의 결함 준위들이 산소를 포함하는 분위기에서 제 1 열 처리를 수행함으로써 감소될 수 있기 때문이다.
불활성 가스 분위기로서, 주성분으로서 질소 또는 (헬륨, 네온, 또는 아르곤과 같은) 희가스를 포함하고 물, 수소 등을 포함하지 않는 분위기가 사용되는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 열 처리 장치에 도입되는 질소 또는 헬륨, 네온 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상이다(즉, 불순물 농도는 1ppm 이하, 바람직하게 0.1ppm 이하이다).
어떤 경우에 있어서, 불순물들이 제 1 열 처리에 의해 감소되는 i-형(진성) 또는 실질적으로 i-형 산화물 반도체층이 형성되고, 이것은 아주 우수한 특성들을 갖는 트랜지스터들이 실현될 수 있도록 한다. 또한, i-형(진성) 또는 실질적으로 i-형 산화물 반도체층을 형성함으로써, 산화물 반도체층의 두께로 인해 야기되는 트랜지스터의 문제점이 억제될 수 있다.
상기 열 처리(제 1 열 처리)는 수소, 물 등을 제거하는 효과를 갖고, 따라서, 탈수화 처리, 탈수소화 처리 등으로 언급될 수 있다. 탈수화 처리 또는 탈수소화 처리는 또한 다음 타이밍들 중 임의의 타이밍들, 즉, 산화물 반도체층(144)의 형성 이후, 게이트 절연층(146)의 형성 이후, 게이트 전극의 형성 이후 등에서 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 한 번 또는 복수 회 수행될 수도 있다.
산화물 반도체층(144)의 형성 이후에, 산화물 반도체층(144)은 섬-형 산화물 반도체층으로 처리될 수도 있다. 산화물 반도체층은, 예를 들어, 에칭에 의해 섬 형상으로 처리될 수 있다. 에칭은 상기 열 처리 전 또는 후에 수행될 수도 있다. 또한, 웨트 에칭이 이용될 수도 있지만, 소자의 소형화의 관점에서는 드라이 에칭이 바람직하다. 에칭 가스 및 에천트는 에칭될 재료에 따라 적절히 선택될 수 있다.
게이트 절연층(146)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 게이트 절연층(146)은 바람직하게 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y (x>0, y>0)) 등을 포함하도록 형성된다. 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수도 있다. 게이트 절연층(146)의 두께에는 특별한 제한이 없고; 반도체 장치가 소형화되는 경우에, 게이트 절연층(146)은 트랜지스터의 동작을 보장하기 위해 얇은 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에, 두께는 1㎚ 이상 및 100㎚ 이하, 바람직하게, 10㎚ 이상 및 50㎚ 이하일 수 있다.
게이트 절연층이 상기 설명에서와 같이 얇은 경우에, 터널링 효과 등으로 인한 게이트 누출의 문제가 야기된다. 게이트 누출의 문제를 해결하기 위해서, 게이트 절연층(146)은 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 또는 질소가 첨가된 하프늄 알루미네이트(HfAl x O y (x>0, y>0))와 같이 높은 유전 상수(고-k) 재료를 사용하여 형성되는 것이 바람직하다. 게이트 절연층(146)에 고-k 재료를 사용함으로써, 전기적 특성들을 양호한 조건으로 보유하면서 게이트 누출을 억제하기 위해 그 두께가 증가될 수 있다. 예를 들어, 산화하프늄의 상대 유전율은 약 15이고, 그 값은 산화실리콘의 상대 유전율인 3 내지 4에 비해 상당히 크다. 이러한 높은 유전 상수 재료를 사용함으로써, 15㎚ 미만, 바람직하게, 2㎚ 이상 및 10㎚ 이하의 동등한 산화물 두께를 갖는 게이트 절연층이 쉽게 실현될 수 있다. 고-k 재료를 포함하는 막 및 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등을 포함하는 막의 적층 구조가 이용될 수도 있다는 것을 유념해야 한다.
게이트 절연층(146)이 형성된 후에, 불활성 가스 분위기 또는 산소 분위기에서 제 2 열 처리가 수행되는 것이 바람직하다. 열 처리의 온도는 200℃ 이상 및 450℃ 이하, 바람직하게, 250℃ 이상 및 350℃ 이하이다. 예를 들어, 열 처리는 질소 분위기에서 1시간 동안 250℃에서 수행될 수도 있다. 제 2 열 처리는 트랜지스터의 전기적 특성들의 변화를 감소시킬 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우에, 산화물 반도체층(144)에서의 산소 결핍을 보상하기 위해 산화물 반도체층(144)에 산소가 공급됨으로써, i-형(진성) 또는 실질적으로 i-형 산화물 반도체층이 형성될 수 있다.
이 실시예에서는 게이트 절연층(146)이 형성된 후에 제 2 열 처리가 수행되지만; 제 2 열 처리의 타이밍은 이것으로 제한되지 않는다는 것을 유념해야 한다. 예를 들어, 제 2 열 처리는 게이트 전극이 형성된 후에 수행될 수도 있다. 또한, 제 1 열 처리 및 제 2 열 처리는 연속적으로 수행될 수도 있고, 제 1 열 처리가 제 2 열 처리로서 작용할 수도 있거나, 또는 제 2 열 처리가 제 1 열 처리로서 작용할 수도 있다.
상술된 것과 같이, 제 1 열 처리 및 제 2 열처리 중 적어도 하나가 수행됨으로써, 산화물 반도체층(144)은 주성분들 이외의 불순물들이 가능한 한 적게 포함되도록 순도화될 수 있다.
다음에, 게이트 전극(148a)이 게이트 절연층(146) 위에 형성된다(도 4b 참조).
게이트 전극(148a)은 도전층이 게이트 절연층(146) 위에 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)이 되는 도전층이 스퍼터링 방법으로 대표되는 PVD 방법 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 세부사항들은 소스 전극(142a), 드레인 전극(142b) 등과 유사하고; 따라서, 그 설명이 참조될 수 있다. 이 실시예에서는, 게이트 전극(148a)의 일부가 소스 전극(142a) 및 드레인 전극(142b)과 중첩하는 구조가 이용되지만; 개시된 발명은 이것으로 제한되지 않는다는 것을 유념해야 한다. 게이트 전극(148a)의 한 단부가 소스 전극(142a)의 단부와 중첩하고 게이트 전극(148a)의 다른 단부가 드레인 전극(142b)의 단부와 중첩하는 구조가 이용될 수 있다.
다음에, 절연층(150) 및 절연층(152)이 게이트 절연층(146), 게이트 전극(148a) 등을 덮도록 형성된다(도 4c 참조). 절연층(150) 및 절연층(152)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. 절연층(150) 및 절연층(152)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 또는 산화알루미늄과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다.
절연층(150) 및 절연층(152)이 각각 낮은 유전 상수를 가질 때, 배선들, 전극들 등 간에 발생되는 커패시턴스가 감소될 수 있고 고속 동작이 달성될 수 있기 때문에, 유전 상수가 낮은 재료 또는 (다공성 구조와 같이) 유전 상수가 낮은 구조가 절연층(150) 및 절연층(152)에 이용되는 것이 바람직하다는 것을 유념해야 한다.
이 실시예에서는 절연층(150) 및 절연층(152)의 적층 구조가 이용되지만; 개시된 발명의 실시예는 이것으로 제한되지 않는다는 것을 유념해야 한다. 단층 구조 또는 3개 이상의 층들을 포함하는 적층 구조가 이용될 수도 있다. 또한, 절연층들이 제공되지 않는 구조를 이용하는 것도 가능하다.
절연층(152)은 평탄화 표면을 갖도록 형성되는 것이 바람직하다는 것을 유념해야 한다. 평탄화 표면을 갖도록 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치가 소형화되는 경우에도 전극, 배선 등은 양호하게 절연층(152) 위에 형성될 수 있다. 절연층(152)은 화학 기계적 폴리싱(CMP)과 같은 방법을 사용하여 평탄화될 수 있다.
상기 단계들을 통해서, 순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완료된다(도 4c 참조).
상기 단계들 이후에, 다양한 배선들, 전극들 등이 형성될 수도 있다는 것을 유념해야 한다. 배선 및 전극은 소위 다마신(damascene) 방법 또는 이중 다마신 방법과 같은 방법에 의해 형성될 수 있다.
상술된 방식에 있어서, 트랜지스터(162)의 채널 형성 영역은 평균 제곱근(RMS) 거칠기가 1㎚ 이하(바람직하게, 0.5㎚ 이하)인 아주 평탄한 영역에 제공될 수 있다. 따라서, 트랜지스터(162)가 소형화될 때에도, 단-채널 효과와 같은 문제점이 방지될 수 있고, 따라서, 트랜지스터(162)는 양호한 특성들을 가질 수 있다.
또한, 이 실시예에서 기술된 트랜지스터(162)에 있어서, 산화물 반도체층(144)은 순도화되고, 따라서, 그 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게, 5×1018atoms/㎤ 이하, 더욱 바람직하게, 5×1017atoms/㎤ 이하이다. 또한, 산화물 반도체층(144)에서의 수소와 같은 도너로 인한 캐리어들의 밀도 값은 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/㎤)에 비해 충분히 작다(예를 들어, 1×1012/㎤, 바람직하게, 1.45×1010/㎤). 따라서, 트랜지스터(162)의 오프-상태 전류가 충분히 작다. 예를 들어, 실온(25℃)에서의 트랜지스터(162)의 오프-상태 전류(여기서, 채널 폭의 마이크로미터(㎛)당 전류)는 100zA(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게, 10zA 이하이다. 상기 구조가 이용되는 경우에, 트랜지스터의 오프-상태 전류는 이론적으로 1×10-24A/㎛ 내지 1×10-30A/㎛일 수 있다.
순도화된 진성 산화물 반도체층(144)을 사용함으로써, 트랜지스터의 오프-상태 전류의 충분한 감소가 쉽게 달성될 수 있다.
또한, 절연층(130) 표면의 일부 보다 높은 위치에 배선(111)의 상면의 일부를 형성함으로써, 배선(111)이 소스 전극(142a)과 접하는 부분의 면적 감소가 방지될 수 있고; 따라서, 배선(111) 및 소스 전극(142a) 간의 접촉 저항이 감소될 수 있다. 결과적으로, 하층에서 배선(111)에 전기적으로 접속되는 트랜지스터(162)의 발열량 또는 전력 소비가 감소될 수 있고; 따라서, 배선 및 트랜지스터는 트랜지스터의 발열량 또는 전력 소비를 억제하면서 적층될 수 있다. 결과적으로, 소형화된 트랜지스터 및 배선을 사용하여 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 반도체 장치의 3차원 고집적화가 달성될 수 있다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술되는 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 2)
이 실시예에서, 개시된 발명의 또 다른 실시예에 따른 반도체 장치의 구조 및 제작 방법이 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7d 및 도 8a 내지 도 8c를 참조하여 기술될 것이다.
<반도체 장치 구조의 예>
도 5a 내지 도 5c는 반도체 장치 구조의 예를 도시한다. 도 5a 내지 도 5c는 각각 반도체 장치의 단면도, 평면도 및 회로 구성을 도시한다. 반도체 장치의 동작은 다음 실시예에서 상세히 기술될 것이며; 이 실시예에서는, 반도체 장치의 구조가 주로 기술될 것이라는 것을 유념해야 한다. 도 5a 내지 도 5c에 도시되어 있는 반도체 장치는 미리 결정된 기능을 갖는 반도체 장치의 예이며, 개시된 발명의 반도체 장치를 완전히 나타내는 것은 아니라는 것을 유념해야 한다. 개시된 발명에 따른 반도체 장치는 전극 등의 접속을 적절히 변경함으로써 또 다른 기능을 가질 수 있다.
도 5a는 도 5b의 A1-A2 선 및 B1-B2 선에 따른 단면에 대응한다. 도 5a 및 도 5b에 도시되어 있는 반도체 장치는, 트랜지스터(162) 외에, 상기 실시예에서 기술된 트랜지스터(162) 및 커패시터(164) 아래에 트랜지스터(160)를 포함한다. 상기 실시예의 도 1a에서는 배선(111) 및 소스 전극(142a)이 서로 전기적으로 접속되지만, 이 실시예에서는 트랜지스터(160)의 게이트 전극(110)이 트랜지스터(162)의 소스 전극(142a)에 전기적으로 접속된다.
여기서, 트랜지스터(162)의 반도체 재료 및 트랜지스터(160)의 반도체 재료는 상이한 재료들인 것이 바람직하다. 예를 들어, 트랜지스터(162)의 반도체 재료로서는 산화물 반도체가 사용될 수 있고, 트랜지스터(160)에는 산화물 반도체 이외의 (실리콘과 같은) 반도체 재료가 사용될 수 있다. 산화물 반도체를 포함하는 트랜지스터는 그 특성들로 인해 장시간 동안 전하를 보유할 수 있다. 한편, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 쉽게 고속으로 동작할 수 있다.
도 5a 내지 도 5c의 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공되는 채널 형성 영역(116), 채널 형성 영역(116)을 개재하여 제공되는 불순물 영역들(120), 불순물 영역들(120)과 접하는 금속 화합물 영역들(124), 채널 형성 영역(116) 위에 제공되는 게이트 절연층(108), 및 게이트 절연층(108) 위에 제공되는 게이트 전극(110)을 포함한다. 소스 전극 및 드레인 전극이 도면에 도시되어 있지 않은 트랜지스터는 편의상 트랜지스터로서 언급될 수도 있다는 것을 유념해야 한다. 또한, 그 경우에, 트랜지스터의 접속을 설명하는데 있어서, 소스 영역 및 소스 전극은 총괄하여 "소스 전극"으로 언급되고, 드레인 영역 및 드레인 전극은 총괄하여 "드레인 전극"으로 언급된다. 다시 말해서, 본 명세서에 있어서, 용어 "소스 전극"은 소스 영역을 포함할 수도 있고, 용어 "드레인 전극"은 드레인 영역을 포함할 수도 있다.
또한, 소자 분리 절연층(106)이 트랜지스터(160)를 둘러싸도록 기판(100) 위에 제공되고, 절연층(130)은 트랜지스터(160)를 덮도록 제공된다. 고집적화를 실현하기 위해서, 트랜지스터(160)는 도 5a 내지 도 5c에 도시되어 있는 것과 같이 측벽 절연층을 갖지 않는 것이 바람직하다는 것을 유념해야 한다. 한편, 트랜지스터(160)의 특성들이 강조되는 경우에, 측벽 절연층이 게이트 전극(110)의 측면에 제공될 수도 있고, 불순물 영역들(120)이 상이한 불순물 농도를 갖는 영역을 포함할 수도 있다.
절연층(130)은 게이트 전극(110)의 상면의 적어도 일부가 노출되도록 트랜지스터(160) 위에 형성된다. 게이트 전극(110)의 상면의 일부는 절연층(130) 표면의 일부보다 높게 위치되고, 절연층(130)으로부터 노출된 영역에서의 게이트 전극(110)은 소스 전극(142a)(어떤 경우들에 있어서는 드레인 전극)에 전기적으로 접속된다. 여기서, 절연층(130) 표면의 일부 및 게이트 전극(110)의 상면의 일부는 양호한 평탄성을 갖는다. 절연층(130) 표면의 일부의 평균 제곱근(RMS) 거칠기는 1㎚ 이하인 것이 바람직하다. 게이트 전극(110)의 상면의 일부의 평균 제곱근(RMS) 거칠기는 2㎚ 이하인 것이 바람직하다. 본 명세서에 있어서, 게이트 전극(110)의 상면의 일부는 게이트 전극(110)의 상면에서 층이 형성되는 표면과 평행한 영역을 말한다는 것을 유념해야 한다.
또한, 게이트 전극(110)의 상면의 일부 및 절연층(130) 표면의 일부 사이의 높이 차이는 게이트 절연층(146) 두께의 0.1 내지 5배인 것이 바람직하다.
도 5a 내지 도 5c의 트랜지스터(162)의 구조는 상기 실시예에서의 트랜지스터(162)의 구조와 유사하다. 이 실시예에서, 트랜지스터(160)의 게이트 전극(110)은 배선(111) 대신 제공되고, 트랜지스터(162)의 소스 전극(142a)(어떤 경우들에 있어서는 드레인 전극)은 트랜지스터(160)의 게이트 전극(110)에 접속된다.
상기 실시예에서 기술된 것과 같이, 평균 제곱근(RMS) 거칠기가 1㎚ 이하인 아주 평탄한 영역에 트랜지스터(162)의 채널 형성 영역을 제공함으로써, 트랜지스터(162)가 소형화되어 양호한 특성들을 갖는 트랜지스터(162)가 제공될 수 있을 때에도, 단-채널 효과와 같은 문제가 방지될 수 있다.
상기 구조를 이용하고 절연층(130) 표면의 일부보다 높은 위치에 게이트 전극(110)의 상면의 일부를 형성함으로써, 게이트 전극(110)이 소스 전극(142a)과 접하는 부분의 면적 감소가 방지될 수 있고; 따라서, 게이트 전극(110) 및 소스 전극(142a) 간의 접촉 저항이 감소될 수 있다. 또한, 게이트 전극(110)의 상면의 일부는 양호한 평탄성을 갖기 때문에, 게이트 전극(110) 및 소스 전극(142a) 간의 밀착성이 양호하고; 따라서, 접촉 저항이 더욱 감소될 수 있다. 결과적으로, 소스 전극(142a)이 게이트 전극(110)에 전기적으로 접속되는 트랜지스터(162)의 발열량 또는 소비 전력이 감소될 수 있다.
또한, 게이트 전극(110)의 상면의 일부가 CMP 처리 등에 의해 노출될 때, 게이트 전극(110)의 상면의 에지부가 폴리싱될 수 있고, 게이트 전극(110)의 상면의 에지부가 부드러운 형상, 바람직하게, 절연층(130) 표면부터 돌출 게이트 전극(110)의 상단부까지 부드러운 곡면을 갖는 형상을 가질 수 있다. 절연층(130)으로부터 돌출하는 게이트 전극(110)의 상단부에 이러한 부드러운 곡면을 제공함으로써, 게이트 전극(110) 및 소스 전극(142a)은 그 사이에 공간 없이 서로 밀착할 수 있다. 따라서, 게이트 전극(110) 및 소스 전극(142a) 간의 접촉 저항이 더욱 감소될 수 있다. 또한, 소스 전극(142a)의 두께가 감소될 때에도, 게이트 전극(110)과의 교차부에서의 단절이 방지될 수 있다.
도 5a 내지 도 5c의 커패시터(164)는 소스 전극(142a)(어떤 경우들에 있어서는 드레인 전극), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 소스 전극(142a)은 커패서터(164)의 하나의 전극으로서 기능하고, 전극(148b)은 커패시터(164)의 다른 전극으로서 기능한다. 전극(148b)은 트랜지스터(162)의 게이트 전극(148a)과 유사한 단계들을 통해 형성된다는 것을 유념해야 한다.
도 5a 내지 도 5c의 커패시터(164)에 있어서, 소스 전극(142a) 및 전극(148b) 간의 절연성은 산화물 반도체층(144) 및 게이트 절연층(146)을 적층함으로써 충분히 확보될 수 있다는 것을 유념해야 한다. 말할 필요도 없이, 커패시터(164)는 충분한 커패시턴스를 확보하기 위해서 산화물 반도체층(144)이 없는 구조를 가질 수도 있다. 커패시터가 필요하지 않은 경우에, 커패시터(164)가 없는 구조를 이용하는 것이 가능하다.
이 실시예에 있어서, 트랜지스터(162) 및 커패시터(164)는 트랜지스터(160)를 덮도록 제공된다. 이러한 평면 레이아웃을 이용함으로써, 고집적화가 가능하다. 예를 들어, 최소 외형 크기를 F라고 하면, 상기 반도체 장치가 점유하는 면적은 15F2 내지 25F2일 수 있다.
개시된 발명에 따른 반도체 장치의 구조는 도 5a 내지 도 5c에 도시되어 있는 구조로 제한되지 않는다는 것을 유념해야 한다. 개시된 발명의 실시예의 기술적 정신은 산화물 반도체 및 산화물 반도체 이외의 재료를 사용하는 적층 구조를 형성하는 것이기 때문에, 전극 등의 접속과 같은 세부사항들은 적절히 수정될 수 있다.
또한, 도 5a 내지 도 5c에 도시되어 있는 반도체 장치는 소스 전극(142a) 및 드레인 전극(142b)이 절연층(143a)을 포함하는 절연층에 임베딩되는 구조를 갖지만, 소스 전극(142a) 및 드레인 전극(142b)은, 예를 들어, 도 6a 내지 도 6c에 도시되어 있는 것과 같이 절연층에 임베딩되지 않고 절연층(130) 위에 형성될 수도 있다. 여기서, 도 6a 내지 도 6c는 각각 반도체 장치의 단면도, 평면도 및 회로 구성을 도시한다. 또한, 도 6a 내지 도 6c에 도시되어 있는 반도체 장치에 있어서, 도 5a 내지 도 5c에 도시되어 있는 반도체 장치와 공통인 부분들에 대해서는 동일한 참조 부호들이 사용된다.
도 6a 내지 도 6c에 도시되어 있는 반도체 장치는 도 5a 내지 도 5c에 도시되어 있는 반도체 장치와 거의 동일한 구조를 갖는다. 트랜지스터(162)는 절연층(130) 위에 형성되는 산화물 반도체층(144), 산화물 반도체층(144)에 전기적으로 접속되는 소스 전극(142a) 및 드레인 전극(142b), 산화물 반도체층(144)과 중첩하도록 제공되는 게이트 전극(148a), 및 산화물 반도체층(144) 및 게이트 전극(148a) 사이에 제공되는 게이트 절연층(146)을 포함한다. 또한, 절연층(150) 및 절연층(152)은 게이트 절연층(146), 게이트 전극(148a) 등을 덮도록 트랜지스터(162) 위에 형성될 수도 있다. 절연층(130)은 트랜지스터(160)의 게이트 전극(110)의 상면의 적어도 일부가 노출되도록 트랜지스터(160) 위에 형성된다. 게이트 전극(110)의 상면의 일부는 절연층(130) 표면의 일부보다 높게 위치되고, 절연층(130)으로부터 노출된 영역에서의 게이트 전극(110)은 소스 전극(142a) 또는 드레인 전극(142b)에 전기적으로 접속된다. 또한, 도 6a 내지 도 6c에 도시되어 있는 반도체 장치의 트랜지스터(160) 및 커패시터(164)는 도 5a 내지 도 5c에 도시되어 있는 반도체 장치와 거의 동일한 구조들을 갖는다.
산화물 반도체층(144)은 도 6a 내지 도 6c에 도시되어 있는 반도체 장치의 절연층(130)과 접하여 그 위에 형성되기 때문에, 절연층(130) 표면의 일부(그 일부는 특히 층이 형성되는 표면과 평행한 영역을 말한다)이고 산화물 반도체층(144)과 접하는 영역의 평균 제곱근(RMS) 거칠기가 1㎚ 이하인 것이 바람직하다는 것을 유념해야 한다.
도 6a 내지 도 6c에 도시되어 있는 것과 같이, 소스 전극(142a) 및 드레인 전극(142b)은 트랜지스터(162)에서 테이퍼형일 수도 있다. 테이퍼 각도는, 예를 들어, 30°이상 및 60°이하일 수 있다. 테이퍼 각도는, 단면(절연층(130)의 표면에 수직인 평면)과 수직인 방향에서 층을 봤을 때, 테이퍼 형상을 갖는 층(예를 들어, 소스 전극(142a) 또는 드레인 전극(142b))의 측면 및 하부 표면과 형성된 경사 각도를 말한다는 것을 유념해야 한다.
<반도체 장치를 제작하기 위한 방법>
다음에, 상기 반도체 장치를 제작하기 위한 방법의 예가 도 7a 내지 도 7d 및 도 8a 내지 도 8c를 참조하여 기술될 것이다. 도 7a 내지 도 7d 및 도 8a 내지 도 8c는 도 5b의 A1-A2 선 및 B1-B2 선에 따른 단면들에 대응한다는 것을 유념해야 한다. 트랜지스터(162)를 제작하기 위한 방법은 상기 실시예와 유사하고; 따라서, 이 실시예에서는 트랜지스터(160)를 제작하기 위한 방법이 주로 기술될 것이다.
먼저, 반도체 재료를 포함하는 기판(100)이 준비된다(도 7a 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘의 단결정 반도체 기판 또는 다결정 반도체 기판, 탄화 실리콘 등; 실리콘 게르마늄의 화합물 반도체 기판 등; SOI 기판 등이 사용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 사용하는 예가 기술된다. 일반적으로, 용어 "SOI 기판"은 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미한다는 것을 유념해야 한다. 본 명세서 등에 있어서, 용어 "SOI 기판"은 또한 실리콘 이외의 재료를 사용하여 형성되는 반도체층이 그 카테고리의 절연 표면 상에 제공되는 기판을 포함한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 반도체층으로 제한되지 않는다. 또한, SOI 기판은, 절연층을 개재하여, 반도체층이 유리 기판과 같은 절연 기판 위에 제공되는 구조를 갖는 기판일 수 있다.
반도체 장치에서는 고속 판독 동작이 가능하기 때문에, 반도체 재료를 포함하는 기판(100)으로서 실리콘 등의 단결정 반도체 기판이 사용되는 것이 특히 바람직하다.
트랜지스터의 임계 전압을 제어하기 위해서, 나중에 트랜지스터(160)의 채널 형성 영역(116)으로서 작용하는 영역에 불순물 원소가 첨가될 수도 있다는 것을 유념해야 한다. 여기서, 트랜지스터(160)가 양의 임계 전압을 갖는 도전성을 부여하는 불순물 원소가 첨가된다. 반도체 재료가 실리콘인 경우에, 도전성을 부여하는 불순물의 예들로는 붕소, 알루미늄, 및 갈륨이 있다. 불순물 원소의 첨가 이후에, 예를 들어, 불순물 원소가 활성화되고 불순물 원소의 첨가시에 발생되는 결함들이 정정되도록 열 처리가 수행되는 것이 바람직하다.
다음에, 소자 분리 절연층을 형성하기 위한 마스크로서 작용하는 보호층(102)이 기판(100) 위에 형성된다(도 7a 참조). 보호층(102)으로서, 예를 들어, 산화실리콘, 질화실리콘, 산화질화실리콘 등을 사용하여 형성되는 절연층이 사용될 수 있다.
다음에, (노출된 영역에서) 보호층(102)으로 덮이지 않는 영역에서의 기판(100)의 일부가 마스크로서 보호층(102)을 사용하여 에칭함으로써 제거된다. 따라서, 다른 반도체 영역들로부터 분리된 반도체 영역(104)이 형성된다(도 7b). 에칭으로서, 바람직하게 드라이 에칭이 수행되지만, 웨트 에칭이 수행될 수도 있다. 에칭 가스 및 에천트는 에칭될 재료에 따라 적절히 선택될 수 있다.
이어서, 반도체 영역(104)을 덮도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역에서의 절연층이 선택적으로 제거되어, 소자 분리 절연층(106)이 형성된다(도 7c). 절연층은 산화실리콘, 질화실리콘, 산화질화실리콘 등을 사용하여 형성된다. 절연층을 제거하기 위한 방법으로서, 에칭 처리 및 화학 기계적 폴리싱(CMP) 처리와 같은 폴리싱 처리가 있고, 그것들 중 어떠한 것이 이용될 수도 있다. 반도체 영역(104)의 형성 이후 또는 소자 분리 절연층(106)의 형성 이후에 보호층(102)이 제거된다는 것을 유념해야 한다.
다음에, 반도체 영역(104) 표면 위에 절연층이 형성되고, 도전성 재료를 포함하는 층이 절연층 위에 형성된다.
절연층은 나중에 게이트 절연층이 되고, 예를 들어, 반도체 영역(104)의 표면 상에 (열 산화 처리 또는 열 질화 처리와 같은) 열 처리를 수행함으로써 형성될 수 있다. 열 처리 대신, 고밀도 플라즈마 처리가 이용될 수도 있다. 예를 들어, He, Ar, Kr 또는 Xe와 같은 희가스 및 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 고밀도 플라즈마 처리가 수행될 수 있다. 말할 필요도 없이, 절연층은 CVD 방법, 스퍼터링 방법 등을 사용하여 형성될 수도 있다. 절연층은, 산화실리콘, 산회질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSi x O y (x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y (x>0, y>0)) 등 중 임의의 것을 포함하는 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 절연층의 두께는, 예를 들어, 1㎚ 이상 및 100㎚ 이하, 바람직하게, 10㎚ 이상 및 50㎚ 이하일 수 있다.
도전 재료를 포함하는 층은 알루미늄, 구리, 티타늄, 탄탈 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 도전 재료를 포함하는 층은 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하기 위한 방법에는 특별한 제한이 없고, 증착 방법, CVD 방법, 스퍼터링 방법 및 스핀 코팅 방법과 같은 다양한 성막 방법들이 이용될 수 있다. 이 실시예에서는, 도전 재료를 포함하는 층이 금속 재료를 사용하여 형성되는 경우의 예가 기술된다는 것을 유념해야 한다.
그 후에, 절연층 및 도전 재료를 포함하는 층이 선택적으로 에칭되어, 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 7c 참조).
다음에, 인(P), 비소(As) 등이 반도체 영역(104)에 첨가되어, 채널 형성 영역(116) 및 불순물 영역들(120)이 형성된다(도 7d). 여기서는 n-채널 트랜지스터를 형성하기 위해서 인 또는 비소가 첨가되고; p-채널 트랜지스터를 형성하는 경우에는 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 첨가될 수도 있다는 것을 유념해야 한다. 여기서, 첨가된 불순물의 농도는 적절히 설정될 수 있고; 반도체 소자가 고도로 소형화되는 경우에는 그 농도가 증가되는 것이 바람직하다.
게이트 전극(110)의 주변에 측벽 절연층이 형성될 수도 있어서, 상이한 농도로 불순물 원소가 첨가되는 불순물 영역이 형성된다는 것을 유념해야 한다.
다음에, 게이트 전극(110), 불순물 영역들(120) 등을 덮기 위해 금속층(122)이 형성된다(도 8a). 진공 증착 방법, 스퍼터링 방법, 및 스핀 코팅 방법과 같은 다양한 성막 방법들이 금속층(122)을 형성하기 위해 이용될 수 있다. 금속층(122)은 바람직하게 반도체 영역(104)에 포함된 반도체 재료와 반응하여 저-저항 금속 화합물이 되는 금속 재료를 사용하여 형성된다. 이러한 금속 재료의 예들로는 티타늄, 탄탈, 텅스텐, 니켈, 코발트 및 백금이 있다.
다음에, 금속층(122)이 반도체 재료와 반응하도록 열 처리가 수행된다. 따라서, 불순물 영역들(120)과 접하는 금속 화합물 영역들(124)이 형성된다(도 8a 참조). 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성될 때, 금속층(122)과 접하는 게이트 전극(110)의 영역에 금속 화합물 영역이 또한 형성된다는 것을 유념해야 한다.
열 처리로서, 예를 들어, 플래시 램프에 의한 조사가 이용될 수 있다. 말할 필요도 없이, 또 다른 열 처리 방법이 사용될 수도 있지만, 금속 화합물의 형성시 화학 반응의 제어성을 향상시키기 위해서, 아주 짧은 시간에서의 열 처리가 달성될 수 있는 방법이 사용되는 것이 바람직하다. 금속 화합물 영역들은 금속 재료 및 반도체 재료의 반응에 의해 형성되고 충분히 높은 도전성을 갖는다는 것을 유념해야 한다. 금속 화합물 영역들의 형성은 전기 저항을 충분히 감소시키고 소자 특성들을 향상시킬 수 있다. 금속층(122)은 금속 화합물 영역들(124)이 형성된 후에 제거된다는 것을 유념해야 한다.
다음에, 상기 단계들에서 형성되는 구성요소들을 덮기 위해 절연층(130)이 형성된다(도 8b 참조). 절연층(130)은 상기 실시예와 유사한 재료 및 구조를 사용하여 형성될 수 있고; 따라서, 상기 실시예는 그 세부사항들에 대해 참조될 수 있다.
상기 단계들을 통해, 반도체 재료를 포함하는 기판(100)을 사용하는 트랜지스터(160)가 형성된다(도 8b 참조). 트랜지스터(160)는 고속으로 동작할 수 있다. 따라서, 트랜지스터가 판독 트랜지스터로서 사용될 때, 데이터가 고속으로 판독될 수 있다.
다음에, 절연층(130)의 표면에 평탄화 처리가 수행되고; 따라서, 절연층(130)은 부분적으로 1㎚ 이하의 평균 제곱근(RMS) 거칠기를 갖는 표면을 갖고, 게이트 전극(110)의 상면의 적어도 일부가 노출되고, 게이트 전극(110)의 상면의 일부가 절연층(130) 표면의 일부보다 높은 위치에 형성된다(도 8c 참조). 절연층(130)에 대한 평탄화 처리로서, 화학 기계적 폴리싱(CMP) 처리가 수행된다. CMP 처리는 상기 실시예에서 기술된 것과 유사한 방법으로 수행될 수 있고; 따라서, 상기 실시예는 그 세부사항들에 대해 참조될 수 있다는 것을 유념해야 한다.
상기 CMP 처리에 의해, 절연층(130) 표면의 적어도 일부의 평균 제곱근(RMS) 거칠기는 바람직하게 1㎚ 이하가 된다. 게이트 전극(110)의 상면의 일부의 평균 제곱근(RMS) 거칠기는 바람직하게 2㎚ 이하이다.
이때, 절연층(130)의 표면이 평탄화되고, 게이트 전극(110)의 상면의 적어도 일부가 노출되고, 게이트 전극(110)의 상면의 일부가 절연층(130) 표면의 일부보다 높은 위치에 형성된다. 여기서, 게이트 전극(110)의 상면의 일부 및 절연층(130) 표면의 일부 사이의 높이 차이는 바람직하게 게이트 절연층(146)의 두께에 대해 0.1배 내지 5배이다.
또한, 게이트 전극(110)의 상면의 일부가 CMP 처리에 의해 노출될 때, 게이트 전극(110)의 상면의 에지부가 폴리싱될 수 있고 게이트 전극(110)의 상면의 에지부가 부드러운 형상, 바람직하게, 절연층(130)의 표면부터 돌출 게이트 전극(110)의 상단부까지 부드러운 곡면을 갖는 형상을 가질 수 있다. 절연층(130)으로부터 돌출하는 게이트 전극(110)의 상단부에 이러한 부드러운 곡면을 제공함으로써, 게이트 전극(110) 및 소스 전극(142a)은 그들 사이에 공간 없이 서로 밀착할 수 있다. 따라서, 게이트 전극(110) 및 소스 전극(142a) 간의 접촉 저항이 더욱 감소될 수 있다. 또한, 소스 전극(142a)의 두께가 감소될 때에도, 게이트 전극(110)과의 교차부에서의 단절이 방지될 수 있다.
상기 단계들 중 임의의 단계 전 또는 후에, 부가적인 전극, 배선, 반도체층, 절연층 등을 형성하는 단계가 수행될 수도 있다는 것을 유념해야 한다. 예를 들어, 배선의 구조로서, 절연층 및 도전층이 적층되는 다층 배선 구조가 이용됨으로써, 고집적화된 반도체 장치가 실현될 수 있다.
후속 단계들에 있어서, 도 3c 내지 도 3e 및 도 4a 내지 도 4c를 참조하여 상기 실시예에서 기술된 방법과 유사한 방법에 의해 트랜지스터(162)가 제작될 수 있다. 따라서, 상기 실시예는 후속 단계들의 세부사항들에 대해 참조될 수 있다. 커패시터(164)는, 도 4b를 참조하여 기술된 게이트 전극(148a)의 형성시 전극(148b)이 소스 전극(142a)과 중첩하도록 형성되는 방식으로 제작될 수 있다.
상술된 방식에서, 트랜지스터(162)의 채널 형성 영역은 평균 제곱근(RMS) 거칠기가 1㎚ 이하(바람직하게, 0.5㎚ 이하)인 아주 평탄한 영역에 제공될 수 있다. 따라서, 트랜지스터(162)가 소형화될 때에도, 단-채널 효과와 같은 문제가 방지될 수 있고, 따라서, 트랜지스터(162)가 양호한 특성들을 가질 수 있다.
또한, 절연층(130) 표면의 일부보다 높은 위치에 게이트 전극(110)의 상면의 일부를 형성함으로써, 게이트 전극(110)이 소스 전극(142a)과 접하는 부분의 면적 감소가 방지될 수 있고; 따라서, 게이트 전극(110) 및 소스 전극(142a) 간의 접촉 저항이 감소될 수 있다. 결과적으로, 트랜지스터(160)에 전기적으로 접속되는 트랜지스터(162)의 발열량 또는 전력 소비가 감소될 수 있고; 따라서, 트랜지스터들은 트랜지스터의 발열량 또는 전력 소비를 억제하면서 적층될 수 있다. 결과적으로, 소형화된 트랜지스터들의 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 반도체 장치의 3차원 고집적화가 달성될 수 있다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예에서 기술되는 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 3)
이 실시예에 있어서, 개시된 발명의 실시예에 따른 반도체 장치의 응용예가 도 9a 내지 도 9c를 참조하여 기술될 것이다. 여기서는, 메모리 장치의 예가 기술될 것이다. 회로도들에 있어서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위해서 트랜지스터 옆에 "OS"를 기재할 수도 있다는 것을 유념해야 한다.
메모리 장치로서 사용될 수 있는 도 9a에 도시되어 있는 반도체 장치에 있어서, 제 1 배선(1st Line)은 트랜지스터(1000)의 소스 전극에 전기적으로 접속되고, 제 2 배선(2nd Line)은 트랜지스터(1000)의 드레인 전극에 전기적으로 접속된다. 트랜지스터(1000)의 게이트 전극 및 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 하나는 커패시터(1020)의 하나의 전극에 전기적으로 접속된다. 제 3 배선(3rd Line) 및 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제 4 배선(4th Line) 및 트랜지스터(1010)의 게이트 전극은 서로 전기적으로 접속된다. 또한, 제 5 배선(5th Line)은 커패시터(1020)의 다른 전극에 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터가 트랜지스터(1010)로서 사용된다. 여기서, 산화물 반도체를 포함하는 트랜지스터로서, 예를 들어, 상기 실시예에서 기술된 트랜지스터가 사용될 수 있다. 산화물 반도체를 포함하는 트랜지스터는 아주 작은 오프-상태 전류의 특성을 갖는다. 따라서, 트랜지스터(1010)가 턴오프될 때, 트랜지스터(1000)의 게이트 전극의 전위는 아주 장시간 동안 보유될 수 있다. 또한, 상기 실시예에서 기술된 트랜지스터를 사용함으로써, 트랜지스터(1010)의 단-채널 효과가 억제될 수 있고, 그 소형화가 달성될 수 있다. 커패시터(1020)를 제공함으로써, 트랜지스터(1000)의 게이트 전극에 제공되는 전하의 보유 및 저장된 데이터의 판독이 쉽게 수행될 수 있다. 여기서, 커패시터(1020)로서, 예를 들어, 상기 실시예에서 기술된 커패시터가 사용될 수 있다.
또한, 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터가 트랜지스터(1000)로서 사용된다. 산화물 반도체 이외의 반도체 재료는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 비화갈륨 등일 수 있고, 바람직하게는 단결정 반도체이다. 대안적으로, 유기 반도체 재료 등이 사용될 수도 있다. 이러한 반도체 재료를 포함하는 트랜지스터는 쉽게 고속으로 동작할 수 있다. 여기서, 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터로서, 예를 들어, 상기 실시예에서 기술된 트랜지스터가 사용될 수 있다.
여기서, 트랜지스터(1000)의 게이트 전극 및 트랜지스터(1010)의 소스 전극(어떤 경우들에 있어서는 드레인 전극)은 상기 실시예에서 기술된 것과 유사한 구조를 갖도록 서로 전기적으로 접속됨으로써, 트랜지스터(1000)에 전기적으로 접속되는 트랜지스터(1010)의 발열량 또는 전력 소비가 감소될 수 있고; 따라서, 트랜지스터들은 트랜지스터의 발열량 또는 전력 소비를 억제하면서 적층될 수 있다. 결과적으로, 소형화된 트랜지스터들의 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 반도체 장치의 3차원 고집적화가 달성될 수 있다.
또한, 도 9c에 도시되어 있는 것과 같이, 커패시터(1020)가 제공되지 않는 구조가 이용될 수도 있다.
도 9a에 도시되어 있는 반도체 장치에 있어서, 데이터의 기록, 저장 및 판독은, 트랜지스터(1000)의 게이트 전극의 전위가 보유될 수 있는 이점을 이용하면서, 다음의 방식으로 수행될 수 있다.
먼저, 데이터의 기록 및 보유가 기술될 것이다. 먼저, 제 4 배선의 전위는 트랜지스터(1010)가 턴온되는 전위로 설정되고, 따라서, 트랜지스터(1010)가 턴온된다. 따라서, 제 3 배선의 전위가 트랜지스터(1000)의 게이트 전극 및 커패시터(1020)에 공급된다. 즉, 미리 결정된 전하가 트랜지스터(1000)의 게이트 전극에 제공된다(기록). 여기서, 2개의 상이한 전위들의 공급을 위한 전하들 중 하나(이하, 저전위의 공급을 위한 전하는 전하(QL)라고 하고, 고전위의 공급을 위한 전하는 전하(QH)라고 한다)가 제공된다. 3개 이상의 상이한 전위들을 제공하는 전하들이 보유 용량을 증가시키기 위해 인가될 수도 있다는 것을 유념해야 한다. 그 후에, 제 4 배선의 전위는 트랜지스터(1010)가 턴오프되는 전위로 설정되고, 따라서, 트랜지스터(1010)가 턴오프된다. 따라서, 트랜지스터(1000)의 게이트 전극에 제공되는 전하가 보유된다(저장).
트랜지스터(1010)의 오프-상태 전류는 아주 작기 때문에, 트랜지스터(1000)의 게이트 전극의 전하가 장시간 동안 보유된다.
두 번째로, 데이터의 판독이 기술될 것이다. 미리 결정된 전위(정전위)가 제 1 배선에 공급될 때 제 5 배선에 적절한 전위(판독 전위)를 공급함으로써, 제 2 배선의 전위는 트랜지스터(1000)의 게이트 전극에 보유된 전하량에 따라서 변한다. 이것은 일반적으로 트랜지스터(1000)가 n-채널 트랜지스터일 때, QH가 트랜지스터(1000)의 게이트 전극에 제공되는 경우에 있어서의 명백한 임계 전압(Vth _H)은, QL이 트랜지스터(1000)의 게이트 전극에 제공되는 경우에 있어서의 명백한 임계 전압(Vth _L) 보다 작기 때문이다. 여기서, 명백한 임계 전압은 트랜지스터(1000)를 턴온하기 위해 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위가 Vth _H 및 Vth _L 사이 중간의 전위(V0)로 설정됨으로써, 트랜지스터(1000)의 게이트 전극에 제공되는 전하가 결정될 수 있다. 예를 들어, 기록시 QH가 제공되는 경우에, 제 5 배선의 전위가 V0(>Vth _H)로 설정될 때, 트랜지스터(1000)가 턴온된다. 기록시 QL이 제공되는 경우에, 제 5 배선의 전위가 V0(<Vth _L)으로 설정될 때에도, 트랜지스터(1000)는 오프 상태를 보유한다. 따라서, 제 2 배선의 전위를 측정함으로써, 저장된 데이터가 판독될 수 있다.
메모리 셀들을 배열하여 사용하는 경우에, 소정의 메모리 셀들의 데이터만이 판독될 필요가 있다는 것을 유념해야 한다. 따라서, 미리 결정된 메모리 셀들의 데이터는 판독되고 다른 메모리 셀들의 데이터는 판독되지 않는 경우에, 게이트 전극의 상태와 무관하게 트랜지스터(1000)가 턴오프되는 전위, 즉, Vth _H 미만의 전위가 데이터가 판독되지 않는 메모리 셀들의 제 5 배선들에 공급될 수도 있다. 대안적으로, 트랜지스터(1000)가 게이트 전극의 상태와 무관하게 턴온되는 전위, 즉, Vth _L 보다 큰 전위가 제 5 배선들에 공급될 수도 있다.
세 번째로, 데이터의 재기록이 기술될 것이다. 데이터의 재기록은 데이터의 기록 및 저장과 유사한 방식으로 수행된다. 구체적으로, 제 4 배선의 전위는 트랜지스터(1010)가 턴온되는 전위로 설정되고, 따라서, 트랜지스터(1010)가 턴온된다. 따라서, 제 3 배선의 전위(새로운 데이터에 대한 전위)가 트랜지스터(1000)의 게이트 전극 및 커패시터(1020)에 공급된다. 그 후에, 제 4 배선의 전위는 트랜지스터(1010)가 턴오프되는 전위로 설정되고, 따라서, 트랜지스터(1010)는 턴오프된다. 따라서, 새로운 데이터에 대한 전하가 트랜지스터(1000)의 게이트 전극에 제공된다.
개시된 발명에 따른 반도체 장치에 있어서, 상술된 것과 같이 데이터의 또 다른 기록에 의해 데이터가 직접 재기록될 수 있다. 따라서, 플래시 메모리 등에 필요한, 고전압을 사용하여 플로팅 게이트로부터 전하를 추출하는 것은 필요하지 않고, 따라서, 소거 동작으로 인한 동작 속도의 감소가 억제될 수 있다. 다시 말해서, 반도체 장치의 고속 동작이 실현된다.
트랜지스터(1010)의 소스 전극 또는 드레인 전극은 트랜지스터(1000)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자에 사용되는 플로팅 게이트 트랜지스터의 플로팅 게이트와 유사한 효과를 갖는다는 것을 유념해야 한다. 따라서, 트랜지스터(1010)의 소스 전극 또는 드레인 전극이 트랜지스터(1000)의 게이트 전극에 전기적으로 접속되는 도면에서의 부분은 어떤 경우들에 있어서는 플로팅 게이트부(FG)라고 한다. 트랜지스터(1010)가 오프될 때, 플로팅 게이티부(FG)는 절연체에 임베딩되는 것으로 간주될 수 있고, 따라서, 전하가 플로팅 게이트부(FG)에 보유된다. 산화물 반도체를 포함하는 트랜지스터(1010)의 오프-상태 전류량은 실리콘 반도체 등을 포함하는 트랜지스터의 오프-상태 전류량의 10만분의 1 이하이고; 따라서, 트랜지스터(1010)의 누설 전류로 인해 플로팅 게이트부(FG)에 축적되는 전하의 손실은 무시할 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터(1010)에 의해, 전력 공급 없이 데이터를 저장할 수 있는 비휘발성 메모리 장치가 실현될 수 있다.
예를 들어, 실온에서 트랜지스터(1010)의 오프-상태 전류가 10zA/㎛(1zA(zeptoampere)는 1×10-21A) 이하이고 커패시터(1020)의 커패시턴스가 약 10fF일 때, 데이터는 104초 이상 저장될 수 있다. 말할 필요도 없이, 저장 시간은 트랜지스터 특성들 및 커패시턴스에 의존한다.
또한, 그 경우에, 종래의 플로팅 게이트 트랜지스터에서 지적되는 게이트 절연막(터널 절연막)의 열화 문제가 존재하지 않는다. 즉, 종래에는 문제점으로서 여겨졌던, 플로팅 게이트로의 전자의 주입으로 인한 게이트 절연막의 열화가 무시될 수 있다. 이것은 원칙적으로 기록 횟수에 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트 트랜지스터에서 기록 또는 소거를 위해 필요했던 고전압이 필요하지 않다.
도 9a의 반도체 장치의 트랜지스터들과 같은 구성요소들은 도 9b에 도시되어 있는 것과 같은 레지스터 및 커패시터를 포함하는 것으로 간주될 수 있다. 즉, 도 9b에 있어서, 트랜지스터(1000) 및 커패시터(1020)는 각각 레지스터 및 커패시터를 포함하는 것으로 간주된다. R1 및 C1은 각각 커패시터(1020)의 저항 및 커패시턴스를 나타낸다. 저항(R1)은 커패시터(1020)에 포함된 절연층의 저항에 대응한다. R2 및 C2는 각각 트랜지스터(1000)의 저항 및 커패시턴스를 나타낸다. 저항(R2)은 트랜지스터(1000)가 온될 때의 게이트 절연층의 저항에 대응한다. 커패시턴스(C2)는 소위 게이트 커패시턴스(게이트 전극 및 소스나 드레인 전극 간에 형성되는 커패시턴스, 및 게이트 전극 및 채널 형성 영역 간에 형성되는 커패시턴스)에 대응한다.
트랜지스터(1010)가 오프되는 경우에 있어서 소스 전극 및 드레인 전극 간의 저항(유효 저항이라고도 함)은 ROS라고 표기된다. 트랜지스터(1010)의 게이트 누출이 충분히 작은 조건에서 R1 및 R2가 R1≥ROS 및 R2≥ROS의 관계들을 만족할 때, 전하 보유 기간(데이터 저장 기간이라고도 함)은 대개 트랜지스터(1010)의 오프-상태 전류에 의해 결정된다.
한편, 조건들이 만족되지 않을 때에는, 트랜지스터(1010)의 오프-상태 전류가 충분히 작더라도 보유 기간을 충분히 확보하기가 어렵다. 이것은 트랜지스터(1010)의 오프-상태 전류 이외의 누설 전류(예를 들어, 소스 전극 및 게이트 전극 간에 발생되는 누설 전류)가 크기 때문이다. 따라서, 이 실시예에서 개시된 반도체 장치는 바람직하게 상기 관계들을 만족한다고 말할 수 있다.
C1≥C2가 만족되는 것이 바람직하다. 이것은 C1이 클 때, 제 5 배선의 전위가 제 5 배선에 의해 플로팅 게이트부(FG)의 전위를 제어할 때 효과적으로 플로팅 게이트부(FG)에 공급될 수 있고, 제 5 배선에 공급되는 전위들(예를 들어, 판독 전위 및 비-판독 전위) 간의 차이가 감소될 수 있기 때문이다.
상기 관계가 만족될 때, 더욱 양호한 반도체 장치가 실현될 수 있다. R1 및 R2는 트랜지스터(1000)의 게이트 절연층 및 커패시터(1020)의 절연층에 의해 제어된다는 것을 유념해야 한다. 동일한 관계가 C1 및 C2에 적용된다. 따라서, 게이트 절연층의 재료, 두께 등은 상기 관계를 만족하도록 적절히 설정되는 것이 바람직하다.
이 실시예에서 기술되는 반도체 장치에 있어서, 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트 트랜지스터의 플로팅 게이트와 유사한 효과를 갖지만, 이 실시예의 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트와는 기본적으로 다른 특징을 갖는다. 플래시 메모리의 경우에, 제어 게이트에 인가되는 전압은 높기 때문에, 전위가 인접 셀의 플로팅 게이트에 영향을 주는 것을 방지하기 위해서 셀들 간에 적절한 거리를 보유하는 것이 필요하다. 이것은 반도체 장치의 고집적화를 억제하는 인자들 중 하나이다. 이 인자는 고 전계를 인가함으로써 터널링 전류가 발생되는 플래시 메모리의 기본 원리로 인한 것이다.
또한, 플래시 메모리의 상기 원리 때문에, 절연막의 열화가 진행되고, 따라서, 재기록 횟수의 제한(약 104배 내지 105배)의 또 다른 문제점이 발생한다.
개시된 발명에 따른 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작되고 터널링 전류에 의한 전하 주입의 상술된 원리를 사용하지 않는다. 즉, 플래시 메모리와는 달리, 전하 주입을 입한 고 전계가 필요하지 않다. 따라서, 인접 셀에 대한 제어 게이트로부터의 고 전계의 영향을 고려할 필요가 없고, 이는 고집적화를 용이하게 한다.
또한, 터널링 전류에 의한 전하 주입이 이용되지 않고, 이는 메모리 셀의 열화를 야기하지 않는다는 것을 의미한다. 다시 말해서, 개시된 발명에 따른 반도체 장치는 플래시 메모리보다 내구성 및 신뢰성이 높다.
또한, 개시된 발명에 따른 반도체 장치는, 고 전계가 필요하지 않고 (부스터 회로와 같은) 대형 주변 회로가 필요하지 않다는 점에서 플래시 메모리에 비해 유리하다.
커패시터(1020)에 포함된 절연층의 상대 유전율(εr1)이 트랜지스터(1000)에 포함된 절연층의 상대 유전율(εr2)과 다른 경우에, S1이 커패시터(1020)에 포함된 절연층의 면적이고 S2가 트랜지스터(1000)의 게이트 커패시터에 포함된 절연층의 면적인 경우, 2·S2≥S1(바람직하게, S2≥S1)을 만족하면서, C1≥C2를 만족하는 것이 용이하다. 다시 말해서, 커패시터(1020)에 포함된 절연층의 면적을 작게 하면서, C1≥C2가 쉽게 만족될 수 있다. 구체적으로, 예를 들어, 산화하프늄과 같은 고-k 재료로 형성된 막 또는 산화하프늄과 같은 고-k 재료로 형성된 막 및 산화물 반도체로 형성된 막의 적층이 커패시터(1020)에 포함된 절연층에 사용되어 εr1은 10 이상, 바람직하게, 15 이상이 될 수 있고, 게이트 커패시터에 포함된 절연층에 산화실리콘이 사용되어 εr2는 3 내지 4가 될 수 있다.
이러한 구조들의 조합은 개시된 발명에 따른 반도체 장치의 고집적화를 가능하게 한다.
상기 설명에서는 전자들이 다수의 캐리어들인 n-채널 트랜지스터가 사용되었지만; 말할 필요도 없이, n-채널 트랜지스터 대신, 홀들이 다수의 캐리어들인 p-채널 트랜지스터가 사용될 수 있다는 것을 유념해야 한다.
상술된 것과 같이, 개시된 발명의 실시예에 따른 반도체 장치는, 오프 상태에서 소스 및 드레인 간의 누설 전류(오프-상태 전류)가 작은 기록 트랜지스터, 기록 트랜지스터와는 다른 반도체 재료를 포함하는 판독 트랜지스터, 및 커패시터를 포함하는 비휘발성 메모리 셀을 갖는다.
일반적인 실리콘 반도체를 사용하는 경우에, 트랜지스터가 사용되는 온도(예를 들어, 25℃)에서의 누설 전류(오프-상태 전류)를 약 100zA(1×10-19A) 미만으로 감소시키는 것은 어렵지만; 상기 특징은 적절한 조건들 하에서 산화물 반도체를 처리함으로써 제작되는 트랜지스터에서 얻어질 수 있다. 따라서, 산화물 반도체를 포함하는 트랜지스터는 기록 트랜지스터로서 사용되는 것이 바람직하다.
또한, 산화물 반도체를 포함하는 트랜지스터는 임계전압이하 스윙(S 값)이 작고; 따라서, 이동도가 비교적 낮더라도 스위칭 레이트는 충분히 높을 수 있다. 따라서, 트랜지스터를 기록 트랜지스터로서 사용함으로써, 플로팅 게이트부(FG)에 제공되는 기록 펄스의 상승은 매우 날카로울 수 있다. 또한, 오프-상태 전류는 작고, 따라서, 플로팅 게이트부(FG)에 보유되는 전하량이 감소될 수 있다. 즉, 기록 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 사용함으로써, 데이터 재기록이 고속으로 수행될 수 있다.
판독 트랜지스터와 관련하여, 오프-상태 전류에 제한은 없지만, 판독 레이트를 증가시키기 위해서 고속으로 동작하는 트랜지스터를 사용하는 것이 바람직하다. 예를 들어, 1 나노초 이하의 스위칭 레이트를 갖는 트랜지스터가 판독 트랜지스터로서 사용되는 것이 바람직하다.
이 방식에서, 산화물 반도체를 포함하는 트랜지스터가 기록 트랜지스터로서 사용되고 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터가 판독 트랜지스터로서 사용될 때, 메모리 장치로서 사용될 수 있는, 장시간 동안 데이터를 저장하고 고속으로 데이터를 판독할 수 있는 반도체 장치가 얻어질 수 있다.
또한, 기록 트랜지스터로서 상기 실시예에서 기술된 트랜지스터를 사용함으로써, 기록 트랜지스터의 단-채널 효과가 억제될 수 있고 그 소형화가 달성될 수 있다. 따라서, 메모리 장치로서 사용될 수 있는 반도체 장치의 고집적화가 달성될 수 있다.
또한, 판독 트랜지스터의 게이트 전극 및 기록 트랜지스터의 소스 전극은 상기 실시예에서 기술된 것과 유사한 구조를 갖도록 서로 전기적으로 접속됨으로써, 판독 트랜지스터에 전기적으로 접속되는 기록 트랜지스터의 발열량 또는 전력 소비가 감소될 수 있고; 따라서, 트랜지스터들은 트랜지스터의 발열량 또는 전력 소비를 억제하면서 적층될 수 있다. 결과적으로, 소형화된 트랜지스터들의 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 반도체 장치의 3차원 고집적화가 달성될 수 있다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술된 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 4)
이 실시예에 있어서, 개시된 발명의 실시예에 따른 반도체 장치의 응용예가 도 10a, 도 10b 및 도 11a 내지 도 11c를 참조하여 기술될 것이다. 여기서는, 메모리 장치의 예가 기술될 것이다. 회로도들에 있어서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위해서 트랜지스터 옆에 "OS"가 기재될 수도 있다.
도 10a 및 도 10b는 각각 도 9a에 도시되어 있는 복수의 반도체 장치들(이하 메모리 셀들(1050)이라고도 함)을 포함하고 메모리 장치로서 사용될 수 있는 반도체 장치들의 회로도들이다. 도 10a는 메모리 셀들(1050)이 직렬로 접속되는 소위 NAND 반도체 장치의 회로도이고, 도 10b는 메모리 셀들(1050)이 병렬로 접속되는 소위 NOR 반도체 장치의 회로도이다.
도 10a의 반도체 장치는 소스선(SL), 비트선(BL), 제 1 신호선(S1), 복수의 제 2 신호선들(S2), 복수의 워드선들(WL), 및 복수의 메모리 셀들(1050)을 포함한다. 도 10a에는, 1개의 소스선(SL) 및 1개의 비트선(BL)이 제공되지만; 개시된 발명의 실시예는 이것으로 제한되지 않는다. 복수의 소스선들(SL) 및 복수의 비트선들(BL)이 제공될 수도 있다.
메모리 셀들(1050) 각각에 있어서, 트랜지스터(1000)의 게이트 전극, 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 하나, 및 커패시터(1020)의 하나의 전극은 서로 전기적으로 접속된다. 제 1 신호선(S1) 및 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제 2 신호선(S2) 및
트랜지스터(1010)의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL) 및 커패시터(1020)의 다른 하나의 전극은 서로 전기적으로 접속된다.
또한, 메모리 셀(1050)에 포함된 트랜지스터(1000)의 소스 전극은 인접 메모리 셀(1050)의 트랜지스터(1000)의 드레인 전극에 전기적으로 접속된다. 메모리 셀(1050)에 포함된 트랜지스터(1000)의 드레인 전극은 인접 메모리 셀(1050)의 트랜지스터(1000)의 소스 전극에 전기적으로 접속된다. 한 단부에 제공되는, 직렬로 접속된 복수의 메모리 셀들의 메모리 셀(1050)에 포함된 트랜지스터(1000)의 드레인 전극은 비트선에 전기적으로 접속된다는 것을 유념해야 한다. 다른 한 단부에 제공되는, 직렬로 접속된 복수의 메모리 셀들의 메모리 셀(1050)에 포함된 트랜지스터(1000)의 소스 전극은 소스선에 전기적으로 접속된다.
도 10a의 반도체 장치에 있어서, 기록 동작 및 판독 동작이 각 행마다 수행된다. 기록 동작은 다음과 같이 수행된다. 트랜지스터(1010)가 턴온되는 전위는 기록이 수행되는 행에서 제 2 신호선(S2)에 공급되고, 따라서, 기록이 수행되는 행에서 트랜지스터(1010)가 턴온된다. 따라서, 제 1 신호선(S1)의 전위가 지정된 행의 트랜지스터(1000)의 게이트 전극에 공급됨으로써, 미리 결정된 전하가 게이트 전극에 제공된다. 따라서, 데이터는 지정된 행의 메모리 셀에 기록될 수 있다.
또한, 판독 동작은 다음과 같이 수행된다. 먼저, 트랜지스터(1000)의 게이트 전극에 제공되는 전하와 무관하게 트랜지스터(1000)가 턴온되는 전위가, 판독이 수행되는 행 이외의 행들의 워드선들(WL)에 공급됨으로써, 판독이 수행되는 행 이외의 행들의 트랜지스터들(1000)이 턴온된다. 다음에, 트랜지스터(1000)의 온 상태 또는 오프 상태가 트랜지스터(1000)의 게이트 전극의 전하에 의존하여 결정되는 전위(판독 전위)가, 판독이 수행되는 행의 워드선(WL)에 공급된다. 그 후에, 정전위가 소스선(SL)에 공급되어, 비트선(BL)에 접속된 판독 회로(도시되지 않음)가 동작된다. 여기서, 소스선(SL) 및 비트선(BL) 사이의 복수의 트랜지스터들(1000)은 판독이 수행되는 행의 트랜지스터(1000)를 제외하고는 온 상태에 있고; 따라서, 소스선(SL) 및 비트선(BL) 간의 전도도는 판독이 수행되는 행의 트랜지스터(1000)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 판독이 수행되는 행의 트랜지스터(1000)의 전도도는 그 게이트 전극의 전하에 의존한다. 따라서, 비트선(BL)의 전위가 그에 따라 변한다. 판독 회로에 의해 비트선의 전위를 판독함으로써, 지정된 행의 메모리 셀로부터 데이터가 판독될 수 있다.
도 10b의 반도체 장치는 복수의 소스선들(SL), 복수의 비트선들(BL), 복수의 제 1 신호선들(S1), 복수의 제 2 신호선들(S2), 복수의 워드선들(WL), 및 복수의 메모리 셀들(1050)을 포함한다. 트랜지스터(1000)의 게이트 전극, 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 하나, 및 커패시터(1020)의 하나의 전극은 서로 전기적으로 접속된다. 소스선(SL) 및 트랜지스터(1000)의 소스 전극은 서로 전기적으로 접속된다. 비트선(BL) 및 트랜지스터(1000)의 드레인 전극은 서로 전기적으로 접속된다. 제 1 신호선(S1) 및 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제 2 신호선(S2) 및 트랜지스터(1010)의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL) 및 커패시터(1020)의 다른 한 전극은 서로 전기적으로 접속된다.
도 10b의 반도체 장치에 있어서, 기록 동작 및 판독 동작이 각 행마다 수행된다. 기록 동작은 도 10a의 반도체 장치와 유사한 방식으로 수행된다. 판독 동작은 다음과 같이 수행된다. 먼저, 트랜지스터(1000)의 게이트 전극에 제공되는 전하와 무관하게 트랜지스터(1000)가 턴오프되는 전위가, 판독이 수행되는 행 이외의 행들의 워드선들(WL)에 공급되고, 따라서, 판독이 수행되는 행 이외의 행들의 트랜지스터들(1000)이 턴오프된다. 이어서, 트랜지스터(1000)의 온 상태 또는 오프 상태가 트랜지스터(1000)의 게이트 전극의 전하에 의존하여 결정되는 전위(판독 전위)가, 판독이 수행되는 행의 워드선(WL)에 공급된다. 그 후에, 정전위가 소스선들(SL)에 공급되어, 비트선들(BL)에 접속된 판독 회로(도시되지 않음)가 동작된다. 여기서, 소스선(SL) 및 비트선(BL) 간의 전도도는 판독이 수행되는 행의 트랜지스터(1000)의 상태에 의해 결정된다. 즉, 비트선(BL)의 전위는 판독이 수행되는 행의 트랜지스터(1000)의 게이트 전극의 전하에 의존하여 변한다. 판독 회로에 의해 비트선들의 전위를 판독함으로써, 지정된 행의 메모리 셀들로부터 데이터가 판독될 수 있다.
상기 설명에서는 메모리 셀들(1050) 각각에 저장될 수 있는 데이터량이 1비트이지만, 이 실시예의 반도체 장치의 구조는 이것으로 제한되지 않는다. 메모리 셀들(1050) 각각에 저장되는 데이터량은 트랜지스터(1000)의 게이트 전극에 공급될 3개 이상의 전위들을 준비함으로써 증가될 수도 있다. 예를 들어, 트랜지스터(1000)의 게이트 전극에 공급될 전위들의 수가 4개인 경우에, 메모리 셀들 각각에는 2비트의 데이터가 저장될 수 있다.
다음에, 도 10a 및 도 10b의 반도체 장치들 등에 사용될 수 있는 판독 회로의 예가 도 11a 내지 도 11c를 참조하여 기술될 것이다.
도 11a는 판독 회로의 개요를 도시한다. 판독 회로는 트랜지스터 및 감지 증폭기 회로를 포함한다.
데이터의 판독시, 단자(A)는 데이터가 판독되는 메모리 셀이 접속되는 비트선에 접속된다. 또한, 바이어스 전위(Vbias)는 단자(A)의 전위가 제어되도록 트랜지스터의 게이트 전극에 인가된다.
메모리 셀(1050)의 저항은 저장된 데이터에 따라서 변한다. 구체적으로, 선택된 메모리 셀(1050)의 트랜지스터(1000)가 온될 때, 메모리 셀은 저 저항을 갖는 반면, 선택된 메모리 셀(1050)의 트랜지스터(1000)가 오프될 때, 메모리 셀은 고 저항을 갖는다.
메모리 셀이 고 저항을 가질 때, 단자(A)의 전위는 기준 전위(Vref)보다 높고, 감지 증폭기 회로는 단자(A)의 전위에 대응하는 전위를 출력한다. 한편, 메모리 셀이 저 저항을 가질 때, 단자(A)의 전위는 기준 전위(Vref)보다 낮고, 감지 증폭기 회로는 단자(A)의 전위에 대응하는 전위를 출력한다.
따라서, 판독 회로를 사용함으로써, 데이터가 메모리 셀로부터 판독될 수 있다. 이 실시예의 판독 회로는 예시임을 유념해야 한다. 또 다른 회로가 사용될 수도 있다. 판독 회로는 프리차지 회로를 더 포함할 수도 있다. 기준 전위(Vref) 대신, 기준 비트선은 감지 증폭기 회로에 접속될 수도 있다.
도 11b는 감지 증폭기 회로들의 예인 차동형 감지 증폭기를 도시한다. 차동형 감지 증폭기는 입력 단자들(Vin(+) 및 Vin(-)) 및 출력 단자(Vout)를 갖고, Vin(+) 및 Vin(-) 간의 전위 차를 증폭한다. Vin(+)의 전위가 Vin(-)의 전위보다 높으면, Vout은 신호 하이(High)를 출력하는 반면, Vin(+)의 전위가 Vin(-)의 전위보다 낮으면, Vout은 신호 로우(Low)를 출력한다. 차동형 감지 증폭기가 판독 회로에 사용되는 경우에, Vin(+) 및 Vin(-) 중 하나가 단자(A)에 접속되고, 기준 전위(Vref)가 Vin(+) 및 Vin(-) 중 다른 하나에 공급된다.
도 11c는 감지 증폭기 회로들의 예인 래치 감지 증폭기를 도시한다. 래치 감지 증폭기는 입력/출력 단자들(V1 및 V2) 및 제어 신호들(Sp 및 Sn)의 입력 단자들을 갖는다. 먼저, 신호(Sp)가 하이로 설정되고 신호(Sn)가 로우로 설정되고, 전원 전위(Vdd)가 차단된다. 다음에, 비교될 전위가 V1 및 V2 각각에 공급된다. 그 후에, 신호(Sp)를 로우로 설정하고 신호(Sn)를 하이로 설정함으로써 전원 전위(Vdd)가 공급된다면, V1의 전위가 V2의 전위보다 높을 때, V1의 출력은 하이가 되고 V2의 출력은 로우가 된다. V1의 전위가 V2의 전위보다 낮을 때, V1의 출력은 로우가 되고 V2의 출력은 하이가 된다. 이러한 관계를 이용함으로써, V1 및 V2 간의 전위차가 증폭될 수 있다. 래치 감지 증폭기가 판독 회로에 사용되는 경우에, V1 및 V2 중 하나는 스위치를 통해 단자(A) 및 출력 단자에 접속되고, 기준 전위(Vref)가 V1 및 V2 중 다른 하나에 공급된다.
메모리 장치로서 사용될 수 있는 상술된 반도체 장치에 있어서, 상기 실시예에서 기술된 트랜지스터는 메모리 셀의 기록 트랜지스터로서 사용됨으로써, 기록 트랜지스터의 단-채널 효과가 억제될 수 있고 그 소형화가 달성될 수 있다. 따라서, 메모리 장치로서 사용될 수 있는 반도체 장치의 고집적화가 달성될 수 있다.
또한, 판독 트랜지스터의 게이트 전극 및 기록 트랜지스터의 소스 전극은 상기 실시예에서 기술된 것과 유사한 구조를 갖도록 서로 전기적으로 접속됨으로써, 판독 트랜지스터에 전기적으로 접속되는 기록 트랜지스터의 발열량 또는 전력 소비가 감소될 수 있고; 따라서, 트랜지스터의 발열량 또는 전력 소비를 억제하면서 트랜지스터들이 적층될 수 있다. 결과적으로, 소형화된 트랜지스터들의 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서, 메모리 장치로서 사용될 수 있는 반도체 장치의 3차원 고집적화가 달성될 수 있다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술되는 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 5)
이 실시예에 있어서, 개시된 발명의 실시예에 따른 반도체 장치의 구조가 도 12a 내지 도 12d를 참조하여 기술될 것이다.
<반도체 장치의 평면 구조 및 회로 구성>
도 12a 내지 도 12c는 상기 실시예에서 기술된 반도체 장치에 포함된 메모리 셀의 평면도들의 구체적인 예들이다. 도 12d는 메모리 셀의 회로 구성을 도시한다. 도 12a 내지 도 12c는 제작 공정의 3 단계들을 순서대로 도시하는 평면도들이다.
도 12a의 평면도는 트랜지스터(160)에 포함되는 금속 화합물 영역(124) 및 게이트 전극(110)을 도시한다. 채널 형성 영역 및 채널 형성 영역 위의 게이트 절연층이 게이트 전극(110) 아래에 제공된다는 것을 유념해야 한다. 소자 분리 절연층(106)은 트랜지스터(160)를 둘러싸도록 제공된다.
도 12b의 평면도는, 도 12a의 평면도에 도시되어 있는 구성요소들 외에, 트랜지스터(162)에 포함되는 소스 전극(142a), 드레인 전극(142b), 산화물 반도체층(144), 및 게이트 전극(148a); 신호선(S1)(142b); 신호선(S2)(148a); 워드선(WL)(148b); 및 커패시터(164)에 포함되는 전극(148b)을 도시한다. 트랜지스터(162)에 포함되는 소스 전극(142a) 및 드레인 전극(142b)은 신호선(S1)과 동일한 도전층을 사용하여 형성된다. 또한, 트랜지스터(162)에 포함되는 게이트 전극(148a), 커패시터(164)에 포함되는 전극(148b), 신호선(S2), 및 워드선(WL)이 동일한 도전층을 사용하여 형성된다. 커패시터(164)에 있어서, 소스 전극(142a)은 하나의 전극으로서 기능하고, 전극(148b)은 다른 하나의 전극으로서 기능한다는 것을 유념해야 한다.
도 12c의 평면도는, 도 12b의 평면도에 도시되어 있는 구성요소들 외에, 비트선(BL), 소스선(SL), 비트선(BL)과 금속 화합물 영역(124) 사이에 형성되는 개구(130a), 및 소스선(SL)과 금속 화합물 영역(124) 사이에 형성되는 개구(130b)를 도시한다.
실시예 2에서 기술되는 제작 방법이 이용되는 경우에, 도 5a는 도 12c에서의 C1-C2 선 및 D1-D2 선을 따르는 단면 구조에 대해 참조될 수 있다.
도 12d는 도 12a 내지 도 12c의 평면도들에 대응하는 메모리 셀의 회로 구성을 도시한다. 도 12d에 도시되어 있는 메모리 셀은 비트선(BL), 제 1 신호선(S1), 소스선(SL), 워드선(WL), 및 제 2 신호선(S2)을 포함한다.
소스 전극 및 드레인 전극을 형성하기 위해 사용되는 도전층은 CMP 처리에 의해 평탄화될 수 있다. CMP 처리를 수행하는 경우에, 표면 조건(표면의 평탄성)은 도전층의 두께에 의해 영향을 받지 않기 때문에 도전층의 두께는 적절히 설정될 수 있다. 예를 들어, 도전층이 큰 두께(예를 들어, 150㎚ 내지 500㎚)를 갖도록 형성함으로써, 도전층은 저 저항을 가질 수 있고 배선에 사용될 수 있다.
소스 전극 및 드레인 전극을 형성하기 위해 사용되는 도전층에 CMP 처리가 수행되지 않는 경우에, 도전층이 테이퍼형이 되고 도전층의 두께가 감소되어 산화물 반도체층이 양호하게 도전층을 덮도록 하는 구조가 고려될 수 있다는 것을 유념해야 한다. 그 경우에, 도전층은 저항이 높고, 따라서, 배선으로서 사용하기에 적합하지 않다. 또한, 테이퍼형 소스 전극 및 드레인 전극은 트랜지스터(162)의 소형화를 방해한다. 대조적으로, 본 발명의 실시예의 반도체 장치를 제작하기 위한 방법에 따르면, 소스 전극층 및 드레인 전극층을 형성하기 위해 사용되는 도전층은 CMP 처리에 의해 평탄화됨으로써, 트랜지스터(162)의 소스 전극 및 드레인 전극은 테이퍼형이 될 필요가 없고 도전층의 두께가 증가될 수 있다. 따라서, 트랜지스터(162)는 효과적으로 소형화될 수 있고, 배선 저항은 도전층의 두께를 증가시킴으로써 감소될 수 있다.
도 12a 내지 도 12c의 평면도들은 소스 전극(142a)을 형성하기 위해 사용되는 도전층이 제 1 신호선(S1)으로서 또한 사용되는 예이다. 이러한 구조에 의하면, 제 1 신호선(S1) 및 소스 전극이나 드레인 전극 간의 접속을 위한 개구가 불필요하고, 메모리 셀의 면적은 제 1 신호선이 또 다른 도전층을 사용하여 형성되는 경우에 비해 감소될 수 있다. 또한, 제 1 신호선(S1) 및 비트선(BL)이 상이한 도전층들을 사용하여 형성됨으로써, 이들 배선들은 서로 중첩할 수 있고, 따라서, 면적이 감소될 수 있다. 따라서, 이러한 평면 레이아웃을 이용함으로써, 반도체 장치의 고집적화가 가능하다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술되는 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 6)
이 실시예에 있어서, 개시된 발명의 실시예에 따른 반도체 장치의 응용예가 도 13을 참조하여 기술될 것이다. 이 실시예에서는, 중앙 처리 장치(CPU)가 기술될 것이다.
도 13은 CPU의 블록도의 예이다. 도 13에 도시되어 있는 CPU(1101)는 타이밍 제어 회로(1102), 명령 디코더(1103), 레지스터 어레이(1104), 어드레스 로직 및 버퍼 회로(1105), 데이터 버스 인터페이스(1106), ALU(산술 로직 유닛)(1107), 명령 레지스터(1108) 등을 포함한다.
이들 회로들은 상기 실시예에서 기술된 트랜지스터, 인버터 회로, 레지스터, 커패시터 등을 사용하여 제작된다. 상기 실시예에서 기술된 트랜지스터의 오프-상태 전류는 아주 작을 수 있기 때문에, CPU(1101)의 저전력 소비가 실현될 수 있다. 또한, 상기 실시예에서 기술된 트랜지스터를 사용함으로써, 트랜지스터의 단-채널 효과가 억제될 수 있고, 그 소형화가 달성될 수 있다.
CPU(1101)에 포함되는 회로들 각각은 이하 간략히 기술될 것이다. 타이밍 제어 회로(1102)는 외부로부터 명령을 수신하고, 그 명령을 내부용 데이터로 변환하고, 그 데이터를 또 다른 블록으로 전송한다. 또한, 타이밍 제어 회로(1102)는 내부 동작에 따라서 메모리 데이터의 판독 및 기록과 같은 지시들을 외부에 제공한다. 명령 디코더(1103)는 외부로부터의 명령을 내부용 명령으로 변환하는 기능을 갖는다. 레지스터 어레이(1104)는 일시적으로 데이터를 저장하는 기능을 갖는다. 어드레스 로직 및 버퍼 회로(1105)는 외부 메모리의 어드레스를 지정하는 기능을 갖는다. 데이터 버스 인터페이스(1106)는 외부 메모리 또는 프린터와 같은 장치에서 그로부터 데이터를 취하는 기능을 갖는다. ALU(1107)는 동작을 수행하는 기능을 갖는다. 명령 레지스터(1108)는 명령을 일시적으로 저장하는 기능을 갖는다. CPU는 이러한 회로들의 조합을 포함한다.
CPU(1101)의 적어도 일부에서 상기 실시예에서 기술된 트랜지스터를 사용함으로써, 트랜지스터의 단-채널 효과가 억제될 수 있고 그 소형화가 달성될 수 있으며; 따라서, CPU(1101)의 고집적화가 달성될 수 있다.
또한, CPU(1101)의 각 블록에 포함된 회로 소자, 배선 등이 적층되어 형성될 때, 소형화된 트랜지스터는 상기 실시예에서 기술된 것과 유사한 방식으로 회로 소자의 전극 또는 배선에 접속되고, 그에 의해, 소형화된 트랜지스터의 발열량 또는 전력 소비가 감소될 수 있다. 결과적으로, 소형화된 트랜지스터를 포함하는 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 CPU(1101)의 3차원 고집적화가 달성될 수 있다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술되는 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 7)
이 실시예에 있어서, 개시된 발명의 실시예에 따른 반도체 장치의 응용예가 도 14a 및 도 14b를 참조하여 기술될 것이다. 여기서, 대상의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치의 예가 기술될 것이다. 회로도에서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위해서 트랜지스터 옆에 "OS"가 기재될 수도 있다는 것을 유념해야 한다.
도 14a는 이미지 센서 기능을 갖는 반도체 장치의 예를 도시한다. 도 14a는 광센서의 동등한 회로를 도시하고, 도 14b는 광센서의 일부를 도시하는 단면도이다.
포토다이오드(1202)의 하나의 전극은 포토다이오드 리셋 신호선(1212)에 전기적으로 접속되고, 포토다이오드(1202)의 다른 한 전극은 트랜지스터(1204)의 게이트에 전기적으로 접속된다. 트랜지스터(1204)의 소스 전극 및 드레인 전극 중 하나는 광센서 기준 신호선(1218)에 전기적으로 접속되고, 트랜지스터(1204)의 소스 전극 및 드레인 전극 중 다른 하나는 트랜지스터(1206)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 접속된다. 트랜지스터(1206)의 게이트 전극은 게이트 신호선(1214)에 전기적으로 접속되고, 트랜지스터(1206)의 소스 전극 및 드레인 전극 중 다른 하나는 광센서 출력 신호선(1216)에 전기적으로 접속된다.
여기서는, 산화물 반도체를 포함하는 트랜지스터가 도 14a에 도시되어 있는 트랜지스터들(1204, 1206)로서 사용된다. 산화물 반도체를 포함하는 트랜지스터로서, 상기 실시예에서 기술된 트랜지스터가 사용될 수 있다. 상기 실시예에서 기술된 트랜지스터에 있어서, 오프 상태에서의 누설 전류는 아주 작을 수 있고; 따라서, 광센서의 광 검출 정확도가 향상될 수 있다. 또한, 상기 실시예에서 기술된 트랜지스터를 사용함으로써, 트랜지스터의 단-채널 효과가 억제될 수 있고 그 소형화가 달성될 수 있으며; 따라서, 포토다이오드의 면적이 증가될 수 있고 광센서의 광 검출 정확도가 향상될 수 있다.
도 14b는 광센서의 포토다이오드(1202) 및 트랜지스터(1204)를 도시하는 단면도이다. 배선(1246)이 임베딩되는 절연층(1248)은 절연 표면을 갖는 기판(1222)(TFT 기판) 위에 형성되고, 센서로서 기능하는 포토다이오드(1202) 및 트랜지스터(1204)는 절연층(1248) 위에 제공된다. 기판(1224)은 접착층(1228)을 사용함으로써 포토다이오드(1202) 및 트랜지스터(1204) 위에 제공된다. 또한, 절연층(1234), 층간 절연층(1236), 및 층간 절연층(1238)이 트랜지스터(1204) 위에 제공된다.
여기서, 배선(1246)이 상기 실시예에서 기술된 것과 유사한 방식으로 트랜지스터(1204)의 소스 전극 또는 드레인 전극에 접속됨으로써, 소형화된 트랜지스터(1204)의 발열량 또는 전력 소비가 감소될 수 있다. 결과적으로, 소형화된 트랜지스터를 포함하는 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 광센서의 3차원 고집적화가 달성될 수 있다.
또한, 게이트 전극에 전기적으로 접속되도록 트랜지스터(1204)의 게이트 전극과 동일한 층에 게이트 전극층(1240)이 제공된다. 게이트 전극층(1240)은 절연층(1234) 및 층간 절연층(1236)에 제공된 개구를 통해 층간 절연층(1236) 위의 전극층(1242)에 전기적으로 접속된다. 포토다이오드(1202)는 전극층(1242) 위에 형성되기 때문에, 포토다이오드(1202) 및 트랜지스터(1204)는 게이트 전극층(1240) 및 전극층(1242)을 통해 서로 전기적으로 접속된다.
포토다이오드(1202)는, 제 1 반도체층(1226a), 제 2 반도체층(1226b), 및 제 3 반도체층(1226c)이 전극층(1242) 위에 순차적으로 적층되는 구조를 갖는다. 다시 말해서, 포토다이오드(1202)는 제 1 반도체층(1226a)을 통해 전극층(1242)에 전기적으로 접속된다. 또한, 포토다이오드(1202)는 제 3 반도체층(1226c)을 통해 층간 절연층(1238) 위의 전극층(1244)에 전기적으로 접속된다.
여기서, 제 1 반도체층(1226a)으로서 n-형 도전성을 갖는 반도체층, 제 2 반도체층(1226b)으로서 고-저항 반도체층(i-형 반도체층), 및 제 3 반도체층(1226c)으로서 p-형 도전성을 갖는 반도체층이 적층되는 pin 포토다이오드가 예로서 예시된다.
제 1 반도체층(1226a)은 n-형 반도체층이고, n-형 도전성을 부여하는 불순물 원소를 포함하는 비정질 실리콘막을 사용하여 형성된다. 제 1 반도체층(1226a)은 15족에 속하는 불순물 원소(예를 들어, 인(P))를 포함하는 반도체 재료 가스를 사용하여 플라즈마 CVD 방법에 의해 형성된다. 반도체 재료 가스로서, 시레인(SiH4)이 사용될 수도 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수도 있다. 또한, 대안적으로, 불순물 원소를 포함하지 않는 비정질 실리콘막이 형성될 수도 있고, 이어서, 확산 방법 또는 이온 주입 방법에 의해 불순물 원소가 비정질 실리콘막에 도입될 수도 있다. 불순물 원소를 확산시키기 위해서, 이온 주입 방법 등에 의해 불순물 원소를 도입한 후에 가열 등이 수행되는 것이 바람직하다. 이 경우에, 비정질 실리콘막을 형성하기 위한 방법으로서, LPCVD 방법, 화학 기상 증착 방법, 스퍼터링 방법 등이 사용될 수도 있다. 제 1 반도체층(1226a)은 20㎚ 이상 및 200㎚ 이하의 두께를 갖도록 형성되는 것이 바람직하다.
제 2 반도체층(1226b)은 i-형 반도체층(진성 반도체층)이고 비정질 실리콘막을 사용하여 형성된다. 제 2 반도체층(1226b)의 형성과 관련하여, 비정질 실리콘막이 반도체 재료 가스를 사용하여 플라즈마 CVD 방법에 의해 형성된다. 반도체 재료 가스로서, 시레인(SiH4)이 사용될 수도 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수도 있다. 제 2 반도체층(1226b)은 LPCVD 방법, 화학 기상 증착 방법, 스퍼터링 방법 등에 의해 형성될 수도 있다. 제 2 반도체층(1226b)은 200㎚ 이상 및 1000㎚ 이하의 두께를 갖도록 형성되는 것이 바람직하다.
제 3 반도체층(1226c)은 p-형 반도체층이고, p-형 도전성을 부여하는 불순물 원소를 포함하는 비정질 실리콘막을 사용하여 형성될 수 있다. 제 3 반도체층(1226c)은 13족에 속하는 불순물 원소(예를 들어, 붕소(B))를 포함하는 반도체 재료 가스를 사용하여 플라즈마 CVD 방법에 의해 형성된다. 반도체 재료 가스로서, 시레인(SiH4)이 사용될 수도 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수도 있다. 또한, 대안적으로, 불순물 원소를 포함하지 않는 비정질 실리콘막이 형성될 수도 있고, 이어서, 확산 방법 또는 이온 주입 방법에 의해 비정질 실리콘막에 불순물 원소가 도입될 수도 있다. 불순물 원소를 확산시키기 위해서, 이온 주입 방법 등에 의해 불순물 원소를 도입한 후에 가열 등이 수행되는 것이 바람직하다. 이 경우에, 비정질 실리콘막을 형성하기 위한 방법으로서, LPCVD 방법, 화학 기상 증착 방법, 스퍼터링 방법 등이 사용될 수도 있다. 제 3 반도체층(1226c)은 10㎚ 이상 및 50㎚ 이하의 두께를 갖도록 형성되는 것이 바람직하다.
제 1 반도체층(1226a), 제 2 반도체층(1226b), 및 제 3 반도체층(1226c)은 비정질 반도체를 사용하여 형성될 필요는 없고, 그것들은 다결정 반도체 또는 미결정 반도체(세미-어몰퍼스 반도체(SAS, semi-amorphous semiconductor))를 사용하여 형성될 수도 있다.
기브스 자유 에너지를 고려하면, 미결정 반도체는 비정질 상태 및 단결정 상태 사이의 중간인 준안정 상태에 있다. 즉, 미결정 반도체는 자유 에너지에 대해 안정한 제 3 상태를 갖는 반도체로, 단거리 질서(short range order) 및 격자 왜곡을 갖는다. 기판 표면에 대해 법선 방향으로 원주형 또는 바늘형 결정들이 성장한다. 미결정 반도체의 대표적인 예인 미결정 실리콘의 라만 스펙트럼은 단결정 실리콘을 나타내는 520㎝-1보다 낮은 파수 측으로 이동된다. 즉, 미결정 실리콘의 라만 스펙트럼의 피크는 단결정 실리콘을 나타내는 520㎝-1 및 비정질 실리콘을 나타내는 480㎝-1 사이에 존재한다. 또한, 댕글링 본드를 종단시키기 위해서 미결정 실리콘은 적어도 1원자% 이상의 수소 또는 할로겐을 포함한다. 또한, 미결정 실리콘은 격자 왜곡을 더욱 촉진하기 위해 헬륨, 아르곤, 크립톤 또는 네온과 같은 희가스 원소를 포함하고, 따라서, 안정성이 증가되고 양호한 미결정 반도체가 얻어질 수 있다.
이 미결정 반도체막은 수십 메가헤르츠 내지 수백 메가헤르츠의 주파수에 의한 고주파수 플라즈마 CVD 방법, 또는 1㎓ 이상의 주파수에 의한 마이크로파 플라즈마 CVD 장치에 의해 형성될 수 있다. 일반적으로, 미결정 반도체막은 SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, 또는 SiF4와 같은 수소화실리콘을 수소와 희석함으로써 얻어지는 가스를 사용하여 형성될 수 있다. 대안적으로, 미결정 반도체막은 수소화실리콘 및 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 하나 이상의 희가스 원소들과 희석되는 수소를 포함하는 가스를 사용함으로써 형성될 수 있다. 이 경우에, 수소의 유량은 수소화실리콘의 5배 이상 및 200배 이하, 바람직하게, 50배 이상 및 150배 이하, 더욱 바람직하게, 100배이다. 또한, CH4 또는 C2H6과 같은 탄화물 가스, GeH4 또는 GeF4와 같은 게르마늄 가스, F2 등이 실리콘을 포함하는 가스에 혼합될 수도 있다.
또한, 광전 효과에 의해 발생된 홀들의 이동도는 전자들보다 낮기 때문에, p-형 반도체층 측 상의 표면이 수광면으로서 사용될 때, pin 포토다이오드가 더 양호한 특성들을 갖는다. 포토다이오드(1202)는 기판(1224) 측으로부터 입사광(1230)을 받아들이고 그것을 전기 신호로 변환하는 예가 여기에 기술된다. 또한, 수광면 측 상의 반도체층과 반대의 도전형을 갖는 반도체층 측으로부터의 광은 방해광이고; 따라서, 전극층(1242)은 바람직하게 차광 도전막을 사용하여 형성된다. n-형 반도체층 측 상의 표면은 대안적으로 수광면으로서 사용될 수 있다.
입사광(1230)은 기판(1224) 측으로부터 들어옴으로써, 트랜지스터(1204)의 산화물 반도체층은 트랜지스터(1204)의 게이트 전극에 의해 입사광(1230)으로부터 차폐될 수 있다.
절연 재료를 사용함으로써, 절연층(1234), 층간 절연층(1236), 및 층간 절연층(1238)은, 스퍼터링 방법, SOG 방법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 또는 (잉크젯 방법, 스크린 프린팅, 또는 오프셋 프린팅과 같은) 액적 토출 방법과 같은 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 도구(장비)에 의해, 재료에 따라 형성될 수 있다.
절연층(1234)의 무기 절연 재료로서, 산화실리콘층, 산화질화실리콘층, 질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 산화질화알루미늄층, 질화알루미늄층, 및 질화산화알루미늄층과 같은 산화 절연층들 및 질화 절연층들 중 임의의 것의 단층 또는 적층이 사용될 수 있다. 밀도가 높고 내전압이 높은 고품질의 절연층을 형성하는 것이 가능하기 때문에, 마이크로파들(2.45㎓)을 사용하는 고밀도 플라즈마 CVD가 이용되는 것이 바람직하다.
표면 거칠기를 감소시키기 위해, 층간 절연층(1236) 및 층간 절연층(1238)으로서, 평탄화 절연막으로서 기능하는 절연층이 사용되는 것이 바람직하다. 층간 절연층(1236) 및 층간 절연층(1238)은, 예를 들어, 폴리이미드, 아크릴, 벤조사이클로부텐인, 플리아미드, 또는 에폭시와 같이 내열성을 갖는 유기 절연 재료를 사용하여 형성될 수 있다. 이러한 유기 절연 재료 이외에, 저-유전 상수 재료(저-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등의 단층 또는 적층을 사용하는 것이 가능하다.
포토다이오드(1202)는 입사광(1230)을 검출함으로써 대상의 정보를 판독할 수 있다. 백라이트와 같은 광원은 대상의 정보를 판독할 때 사용될 수 있다는 것을 유념해야 한다.
상술된 광센서에 있어서, 상기 실시예에서 기술된 트랜지스터는 산화물 반도체를 포함하는 트랜지스터로서 사용될 수 있다. 상기 실시예에서 기술된 트랜지스터에 있어서, 오프 상태의 누설 전류는 아주 작을 수 있고; 따라서, 광센서의 광 검출 정확도가 향상될 수 있다. 또한, 상기 실시예에서 기술된 트랜지스터를 사용함으로써, 트랜지스터의 단-채널 효과가 억제될 수 있고 그 소형화가 달성될 수 있으며; 따라서, 포토다이오드의 면적이 증가될 수 있고 광센서의 광 검출 정확도가 향상될 수 있다.
또한, 상기 실시예에서 기술된 것과 유사한 방식으로 산화물 반도체를 포함하는 트랜지스터의 소스 전극 또는 드레인 전극에 배선이 접속됨으로써, 소형화된 트랜지스터의 발열량 또는 전력 소비가 감소될 수 있다. 결과적으로, 소형화된 트랜지스터를 포함하는 적층 구조를 형성함으로써, 양호한 트랜지스터 특성들을 보유하면서 광센서의 3차원 고집적화가 달성될 수 있다.
이 실시예에서 기술된 구조들, 방법들 등은 다른 실시예들에서 기술되는 임의의 구조들, 방법들 등과 적절히 조합될 수 있다.
(실시예 8)
이 실시예에 있어서, 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치가 전자 장치에 적용되는 경우들이 도 15a 내지 도 15f를 참조하여 기술될 것이다. 이 실시예에 있어서, 컴퓨터, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), (휴대용 게임기, 오디오 재생 장치 등을 포함하는) 휴대용 정보 단말, 디지털 카메라, 디지털 비디오 카메라, 전자 종이, 또는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함)와 같은 전자 장치에 상기 반도체 장치가 적용된다.
도 15a는 하우징(701), 하우징(702), 디스플레이부(703), 키보드(704) 등을 포함하는 랩탑 컴퓨터를 도시한다. 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치는 하우징(701) 및 하우징(702) 중 적어도 하나에 제공된다. 따라서, 랩탑 컴퓨터는 데이터의 고속 기록 및 판독을 수행하고, 장시간 동안 데이터를 저장하고, 전력 소비가 충분히 낮을 수 있다.
도 15b는 휴대용 정보 단말(PDA(personal digital assistance))을 도시한다. 본체(711)에는 디스플레이부(713), 외부 인터페이스(715), 조작 버튼들(714) 등이 제공된다. 또한, 휴대용 정보 단말 등을 조작하기 위한 스타일러스(712)가 제공된다. 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치는 본체(711)에 제공된다. 따라서, 휴대용 정보 단말은 데이터의 고속 기록 및 판독을 수행하고, 장시간 동안 데이터를 저장하고, 전력 소비가 충분히 낮을 수 있다.
도 15c는 전자 종이를 탑재하는 전자 서적 판독기(720)를 도시한다. 전자 서적 판독기는 하우징(721) 및 하우징(723)의 2개의 하우징들을 갖는다. 하우징(721) 및 하우징(723)에는 각각 디스플레이부(725) 및 디스플레이부(727)가 제공된다. 하우징(721) 및 하우징(723)은 힌지(737)에 의해 접속되고 힌지(737)를 축으로 하여 개폐될 수 있다. 또한, 하우징(721)에는 전력 스위치(731), 조작키들(733), 스피커(735) 등이 제공된다. 하우징(721) 및 하우징(723) 중 적어도 하나에는 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치가 제공된다. 따라서, 전자 서적 판독기는 데이터의 고속 기록 및 판독을 수행하고, 장시간 동안 데이터를 저장하고, 전력 소비가 충분히 낮을 수 있다.
도 15d는 하우징(740) 및 하우징(741)의 2개의 하우징들을 포함하는 휴대 전화를 도시한다. 또한, 도 15d에 도시되어 있는 것과 같이 전개되는 상태에서의 하우징(740) 및 하우징(741)은 하나가 다른 하나 위에 겹쳐지도록 슬라이딩됨으로써 이동될 수 있고; 따라서, 휴대 전화의 크기가 감소될 수 있고, 이는 휴대 전화를 휴대하기에 적합하도록 한다. 하우징(741)에는 디스플레이 패널(742), 스피커(743), 마이크로폰(744), 조작키(745), 포인팅 장치(746), 카메라 렌즈(747), 외부 접속 단자(748) 등이 제공된다. 하우징(740)에는 휴대 전화를 충전하는 태양 전지(749), 외부 메모리 슬롯(750) 등이 제공된다. 또한, 안테나가 하우징(741)에 내장된다. 하우징(740) 및 하우징(741) 중 적어도 하나에는 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치가 제공된다. 따라서, 휴대 전화는 데이터의 고속 기록 및 판독을 수행하고, 장시간 동안 데이터를 저장하고, 전력 소비가 충분히 낮을 수 있다.
도 15e는 본체(761), 디스플레이부(767), 접안부(763), 조작 스위치(764), 디스플레이부(765), 배터리(766) 등을 포함하는 디지털 카메라를 도시한다. 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치는 본체(761)에 제공된다. 따라서, 디지털 카메라는 데이터의 고속 기록 및 판독을 수행하고, 장시간 동안 데이터를 저장하고, 전력 소비가 충분히 낮을 수 있다.
도 15f는 하우징(771), 디스플레이부(773), 스탠드(775) 등을 포함하는 텔레비전 장치(770)를 도시한다. 텔레비전 장치(770)는 하우징(771)의 스위치 또는 원격 제어기(780)에 의해 조작될 수 있다. 상기 실시예들 중 임의의 실시예에서 기술된 반도체 장치들은 하우징(771) 및 원격 제어기(780)에 제공된다. 따라서, 텔레비전 장치는 데이터의 고속 기록 및 판독을 수행하고, 장시간 동안 데이터를 저장하고, 전력 소비가 충분히 낮을 수 있다.
따라서, 상기 실시예들 중 임의의 실시예에 따른 반도체 장치들은 이 실시예들에서 기술된 전자 장치들에 제공된다. 따라서, 전력 소비가 낮은 전자 장치들이 실현될 수 있다.
본원은, 그 전체 내용들이 참조로서 본원에 통합되는, 2010년 3월 12일 일본 특허청에 출원된 일본 특허 출원 제 2010-056758 호에 기초한다.
100 : 기판 102 : 보호층
104 : 반도체 영역 106 : 소자 분리 절연층
108 : 게이트 절연층 110 : 게이트 전극
111 : 배선 116 : 채널 형성 영역
120 : 불순물 영역 122 : 금속층
124 : 금속 화합물 영역 130 : 절연층
130a : 개구 130b : 개구
142a : 소스 전극 142b : 드레인 전극
143 : 절연층 143a : 절연층
144 : 산화물 반도체층 146 : 게이트 절연층
148a : 게이트 전극 148b : 전극
150 : 절연층 152 : 절연층
156a : 전극 156b : 전극
158 : 배선 160 : 트랜지스터
162 : 트랜지스터 164 : 커패시터
701 : 하우징 702 : 하우징
703 : 디스플레이부 704 : 키보드
711 : 본체 712 : 스타일러스
713 : 디스플레이부 714 : 조작 버튼
715 : 외부 인터페이스 720 : 전자 서적 판독기
721 : 하우징 723 : 하우징
725 : 디스플레이부 727 : 디스플레이부
731 : 전력 스위치 733 : 조작키
735 : 스피커 737 : 힌지
740 : 하우징 741 : 하우징
742 : 디스플레이 패널 743 : 스피커
744 : 마이크로폰 745 : 조작키
746 ; 포인팅 장치 747 : 카메라 렌즈
748 : 외부 접속 단자 749 : 태양 전지
750 : 외부 메모리 슬롯 761 : 본체
763 : 접안부 764 : 조작 스위치
765 : 디스플레이부 766 : 배터리
767 : 디스플레이부 770 : 텔레비전 세트
771 : 하우징 773 : 디스플레이부
775 : 스탠드 780 : 원격 제어기
1000 : 트랜지스터 1010 : 트랜지스터
1020 : 커패시터 1050 : 메모리 셀
1101 : CPU 1102 : 타이밍 제어 회로
1103 : 명령 디코더 1104 : 레지스터 어레이
1105 : 어드레스 로직 및 버퍼 회로 1106 : 데이터 버스 인터페이스
1107 : ALU 1108 : 명령 레지스터
1202 : 포토다이오드 1204 : 트랜지스터
1206 : 트랜지스터 1212 : 포토다이오드 리셋 신호선
1214 : 게이트 신호선 1216 : 광센서 출력 신호선
1218 : 광센서 기준 신호선 1222 : 기판
1224 : 기판 1226a : 제 1 반도체층
1226b : 제 2 반도체층 1226c : 제 3 반도체층
1228 : 접착층 1230 : 입사광
1234 : 절연층 1236 : 층간 절연층
1238 : 층간 절연층 1240 : 게이트 전극층
1242 : 전극층 1244 : 전극층
1246 : 배선 1248 : 절연층
104 : 반도체 영역 106 : 소자 분리 절연층
108 : 게이트 절연층 110 : 게이트 전극
111 : 배선 116 : 채널 형성 영역
120 : 불순물 영역 122 : 금속층
124 : 금속 화합물 영역 130 : 절연층
130a : 개구 130b : 개구
142a : 소스 전극 142b : 드레인 전극
143 : 절연층 143a : 절연층
144 : 산화물 반도체층 146 : 게이트 절연층
148a : 게이트 전극 148b : 전극
150 : 절연층 152 : 절연층
156a : 전극 156b : 전극
158 : 배선 160 : 트랜지스터
162 : 트랜지스터 164 : 커패시터
701 : 하우징 702 : 하우징
703 : 디스플레이부 704 : 키보드
711 : 본체 712 : 스타일러스
713 : 디스플레이부 714 : 조작 버튼
715 : 외부 인터페이스 720 : 전자 서적 판독기
721 : 하우징 723 : 하우징
725 : 디스플레이부 727 : 디스플레이부
731 : 전력 스위치 733 : 조작키
735 : 스피커 737 : 힌지
740 : 하우징 741 : 하우징
742 : 디스플레이 패널 743 : 스피커
744 : 마이크로폰 745 : 조작키
746 ; 포인팅 장치 747 : 카메라 렌즈
748 : 외부 접속 단자 749 : 태양 전지
750 : 외부 메모리 슬롯 761 : 본체
763 : 접안부 764 : 조작 스위치
765 : 디스플레이부 766 : 배터리
767 : 디스플레이부 770 : 텔레비전 세트
771 : 하우징 773 : 디스플레이부
775 : 스탠드 780 : 원격 제어기
1000 : 트랜지스터 1010 : 트랜지스터
1020 : 커패시터 1050 : 메모리 셀
1101 : CPU 1102 : 타이밍 제어 회로
1103 : 명령 디코더 1104 : 레지스터 어레이
1105 : 어드레스 로직 및 버퍼 회로 1106 : 데이터 버스 인터페이스
1107 : ALU 1108 : 명령 레지스터
1202 : 포토다이오드 1204 : 트랜지스터
1206 : 트랜지스터 1212 : 포토다이오드 리셋 신호선
1214 : 게이트 신호선 1216 : 광센서 출력 신호선
1218 : 광센서 기준 신호선 1222 : 기판
1224 : 기판 1226a : 제 1 반도체층
1226b : 제 2 반도체층 1226c : 제 3 반도체층
1228 : 접착층 1230 : 입사광
1234 : 절연층 1236 : 층간 절연층
1238 : 층간 절연층 1240 : 게이트 전극층
1242 : 전극층 1244 : 전극층
1246 : 배선 1248 : 절연층
Claims (18)
- 반도체 장치에 있어서:
절연층과;
상기 절연층에 임베딩되는 배선과;
상기 절연층 위의 산화물 반도체층과;
상기 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극과;
상기 산화물 반도체층과 중첩하도록 제공되는 게이트 전극과;
상기 산화물 반도체층과 상기 게이트 전극 사이에 제공되는 게이트 절연층을 포함하고,
상기 배선의 상면의 적어도 일부는 상기 절연층으로부터 돌출되고,
상기 배선의 상기 상면의 상기 일부는 상기 절연층의 표면의 일부보다 높게 위치되고,
상기 절연층으로부터 돌출된 영역에서의 상기 배선은 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 배선의 측면의 일부는 노출되는, 반도체 장치. - 반도체 장치에 있어서:
절연층과;
상기 절연층에 임베딩되는 배선과;
상기 절연층 위의 산화물 반도체층과;
상기 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극과;
상기 산화물 반도체층과 중첩하도록 제공되는 게이트 전극과;
상기 산화물 반도체층과 상기 게이트 전극 사이에 제공되는 게이트 절연층을 포함하고,
상기 절연층은 상기 배선의 상면의 적어도 일부가 노출되도록 형성되고,
상기 배선의 상기 상면의 상기 일부는 상기 절연층의 표면의 일부보다 높게 위치되고,
상기 절연층으로부터 노출되는 영역에서의 상기 배선은 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되고,
상기 절연층의 상기 표면의 일부이고 상기 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하인, 반도체 장치. - 제 3 항에 있어서,
상기 배선의 측면의 일부는 노출되는, 반도체 장치. - 반도체 장치에 있어서:
절연층과;
상기 절연층에 임베딩되는 배선과;
상기 절연층 위의 산화물 반도체층과;
상기 산화물 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극과;
상기 산화물 반도체층과 중첩하도록 제공되는 게이트 전극과;
상기 산화물 반도체층과 상기 게이트 전극 사이에 제공되는 게이트 절연층을 포함하고,
상기 절연층은 상기 배선의 상면의 적어도 일부가 노출되도록 형성되고,
상기 배선의 상기 상면의 상기 일부는 상기 절연층의 표면의 일부보다 높게 위치되고,
상기 절연층으로부터 노출된 영역에서의 상기 배선은 상기 게이트 전극에 전기적으로 접속되고,
상기 절연층의 상기 표면의 일부이고 상기 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하인, 반도체 장치. - 제 5 항에 있어서,
상기 배선의 측면의 일부는 노출되는, 반도체 장치. - 반도체 장치에 있어서:
제 1 절연층과;
상기 제 1 절연층에 임베딩되는 배선과;
상기 제 1 절연층 위의 제 2 절연층과;
상기 제 2 절연층에 임베딩되는 소스 전극 및 드레인 전극과;
상기 제 2 절연층의 표면, 상기 소스 전극의 표면, 및 상기 드레인 전극의 표면과 부분적으로 접하는 산화물 반도체층과;
상기 산화물 반도체층을 덮는 게이트 절연층과;
상기 산화물 반도체층과 중첩하도록 상기 게이트 절연층 위에 제공되는 게이트 전극을 포함하고,
상기 제 1 절연층은 상기 배선의 상면의 적어도 일부가 노출되도록 형성되고,
상기 배선의 상기 상면의 상기 일부는 상기 제 1 절연층의 표면의 일부보다 높게 위치되고,
상기 제 1 절연층으로부터 노출된 영역에서의 상기 배선은 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되고,
상기 제 2 절연층의 상기 표면의 일부이고 상기 산화물 반도체층과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하인, 반도체 장치. - 제 7 항에 있어서,
상기 배선의 측면의 일부는 노출되는, 반도체 장치. - 반도체 장치에 있어서:
제 1 트랜지스터와;
상기 제 1 트랜지스터 위에 제공되는 절연층과;
상기 절연층을 개재하여 상기 제 1 트랜지스터 위에 제공되는 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는:
제 1 채널 형성 영역과;
상기 제 1 채널 형성 영역 위에 제공되는 제 1 게이트 절연층과;
상기 제 1 채널 형성 영역과 중첩하도록 상기 제 1 게이트 절연층 위에 제공되는 제 1 게이트 전극과;
상기 제 1 채널 형성 영역에 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함하고,
상기 제 2 트랜지스터는:
산화물 반도체층을 포함하는 제 2 채널 형성 영역과;
상기 제 2 채널 형성 영역에 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극과;
상기 제 2 채널 형성 영역과 중첩하도록 제공되는 제 2 게이트 전극과;
상기 제 2 채널 형성 영역과 상기 제 2 게이트 전극 사이에 제공되는 제 2 게이트 절연층을 포함하고,
상기 절연층은 상기 제 1 게이트 전극의 상면의 적어도 일부가 노출되도록 상기 제 1 트랜지스터 위에 형성되고,
상기 제 1 게이트 전극의 상기 상면의 상기 일부는 상기 절연층의 표면의 일부보다 높게 위치되고,
상기 절연층으로부터 노출된 영역에서의 상기 제 1 게이트 전극은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극에 전기적으로 접속되고,
상기 절연층의 상기 표면의 일부이고 상기 제 2 채널 형성 영역과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하인, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 게이트 전극의 측면의 일부는 노출되는, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 채널 형성 영역 및 상기 제 2 채널 형성 영역은 상이한 반도체 재료들을 포함하는, 반도체 장치. - 반도체 장치에 있어서:
제 1 트랜지스터와;
상기 제 1 트랜지스터 위에 제공되는 제 1 절연층과;
상기 제 1 절연층을 개재하여 상기 제 1 트랜지스터 위에 제공되는 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는:
제 1 채널 형성 영역과;
상기 제 1 채널 형성 영역 위에 제공되는 제 1 게이트 절연층과;
상기 제 1 채널 형성 영역과 중첩하도록 상기 제 1 게이트 절연층 위에 제공되는 제 1 게이트 전극과;
상기 제 1 채널 형성 영역과 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함하고,
상기 제 2 트랜지스터는:
제 2 절연층에 임베딩되는 제 2 소스 전극 및 제 2 드레인 전극과;
상기 제 2 절연층의 표면, 상기 제 2 소스 전극의 표면, 및 상기 제 2 드레인 전극의 표면과 부분적으로 접하고 산화물 반도체층을 포함하는 제 2 채널 형성 영역과;
상기 제 2 채널 형성 영역을 덮는 제 2 게이트 절연층과;
상기 제 2 채널 형성 영역과 중첩하도록 상기 제 2 게이트 절연층 위에 제공되는 제 2 게이트 전극을 포함하고,
상기 제 1 절연층은 상기 제 1 게이트 전극의 상면의 적어도 일부가 노출되도록 상기 제 1 트랜지스터 위에 형성되고,
상기 제 1 게이트 전극의 상기 상면의 상기 일부는 상기 제 1 절연층의 표면의 일부보다 높게 위치되고,
상기 제 1 절연층으로부터 노출된 영역에서의 상기 제 1 게이트 전극은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극에 전기적으로 접속되고,
상기 제 2 절연층의 상기 표면의 일부이고 상기 제 2 채널 형성 영역과 접하는 영역의 평균 제곱근 거칠기는 1㎚ 이하인, 반도체 장치. - 제 12 항에 있어서,
상기 제 1 게이트 전극의 측면의 일부는 노출되는, 반도체 장치. - 제 12 항에 있어서,
상기 제 1 채널 형성 영역 및 상기 제 2 채널 형성 영역은 상이한 반도체 재료들을 포함하는, 반도체 장치. - 반도체 장치를 제작하기 위한 방법에 있어서:
배선이 임베딩되는 제 1 절연층을 형성하는 단계와;
상기 제 1 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 상기 평탄화된 제 1 절연층은 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 부분적으로 포함하고, 상기 배선의 상면의 적어도 일부가 노출되고, 상기 배선의 상기 상면의 상기 일부가 상기 제 1 절연층의 상기 표면의 일부보다 높게 위치되도록 하는, 상기 평탄화 처리를 수행하는 단계와;
상기 제 1 절연층 및 상기 배선의 상기 표면들 위에 소스 전극 및 드레인 전극을 형성하는 단계로서, 상기 소스 전극 또는 상기 드레인 전극은 상기 제 1 절연층으로부터 노출되는 영역에서 상기 배선에 전기적으로 접속되도록 하는, 상기 소스 전극 및 드레인 전극을 형성하는 단계와;
상기 소스 전극 및 상기 드레인 전극을 덮도록 제 2 절연층을 형성하는 단계와;
상기 제 2 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 상기 평탄화된 제 2 절연층은 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 부분적으로 포함하고 상기 소스 전극 및 상기 드레인 전극의 상면들의 적어도 일부가 노출되도록 하는, 상기 평탄화 처리를 수행하는 단계와;
상기 평탄화된 제 2 절연층의 상기 표면, 상기 소스 전극의 표면, 및 상기 드레인 전극의 표면과 부분적으로 접하는 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층을 덮는 게이트 절연층을 형성하는 단계와;
상기 산화물 반도체층과 중첩하도록 상기 게이트 절연층 위에 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치를 제작하기 위한 방법. - 제 15 항에 있어서,
상기 평탄화 처리는 CMP 처리에 의해 수행되는, 반도체 장치를 제작하기 위한 방법. - 반도체 장치를 제작하기 위한 방법에 있어서:
제 1 채널 형성 영역, 상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위에 있고 상기 제 1 채널 형성 영역과 중첩하는 제 1 게이트 전극, 및 상기 제 1 채널 형성 영역에 전기적으로 접속되는 제 1 소스 전극과 제 1 드레인 전극을 포함하는 제 1 트랜지스터를 형성하는 단계와;
상기 제 1 트랜지스터를 덮도록 제 1 절연층을 형성하는 단계와;
상기 제 1 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 상기 평탄화된 제 1 절연층은 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 부분적으로 포함하고, 상기 제 1 게이트 전극의 상면의 적어도 일부가 노출되고, 상기 제 1 게이트 전극의 상기 상면의 상기 일부가 상기 제 1 절연층의 상기 표면의 일부보다 높게 위치되도록 하는, 상기 평탄화 처리를 수행하는 단계와;
상기 제 1 절연층 및 상기 제 1 게이트 전극의 상기 표면들 위에 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계로서, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극은 상기 제 1 절연층으로부터 노출되는 영역에서 상기 제 1 게이트 전극에 전기적으로 접속되도록 하는, 상기 제 2 소스 전극 및 제 2 드레인 전극을 형성하는 단계와;
상기 제 2 소스 전극 및 상기 제 2 드레인 전극을 덮도록 제 2 절연층을 형성하는 단계와;
상기 제 2 절연층의 표면에 평탄화 처리를 수행하는 단계로서, 상기 평탄화된 제 2 절연층은 1㎚ 이하의 평균 제곱근 거칠기를 갖는 표면을 부분적으로 포함하고 상기 제 2 소스 전극 및 상기 제 2 드레인 전극의 상면들의 적어도 일부가 노출되도록 하는, 상기 평탄화 처리를 수행하는 단계와;
상기 평탄화된 제 2 절연층의 상기 표면, 상기 제 2 소스 전극의 표면, 및 상기 제 2 드레인 전극의 표면과 부분적으로 접하고 산화물 반도체층을 포함하는 제 2 채널 형성 영역을 형성하는 단계와;
상기 제 2 채널 형성 영역을 덮는 제 2 게이트 절연층을 형성하는 단계와;
상기 제 2 채널 형성 영역과 중첩하도록 상기 제 2 게이트 절연층 위에 제 2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치를 제작하기 위한 방법. - 제 17 항에 있어서,
상기 평탄화 처리는 CMP 처리에 의해 수행되는, 반도체 장치를 제작하기 위한 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2010-056758 | 2010-03-12 | ||
| JP2010056758 | 2010-03-12 | ||
| PCT/JP2011/053616 WO2011111507A1 (en) | 2010-03-12 | 2011-02-15 | Semiconductor device and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130029060A true KR20130029060A (ko) | 2013-03-21 |
| KR101823853B1 KR101823853B1 (ko) | 2018-02-01 |
Family
ID=44559087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127026572A KR101823853B1 (ko) | 2010-03-12 | 2011-02-15 | 반도체 장치 및 그 제작 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9917109B2 (ko) |
| JP (4) | JP5844057B2 (ko) |
| KR (1) | KR101823853B1 (ko) |
| CN (1) | CN102822978B (ko) |
| TW (1) | TWI613815B (ko) |
| WO (1) | WO2011111507A1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101838130B1 (ko) * | 2010-02-12 | 2018-03-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작방법 |
| KR20190018049A (ko) * | 2010-03-08 | 2019-02-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 제작하는 방법 |
| JP5923248B2 (ja) | 2010-05-20 | 2016-05-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8779433B2 (en) | 2010-06-04 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8422272B2 (en) | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| TWI524347B (zh) | 2010-08-06 | 2016-03-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其驅動方法 |
| US8987728B2 (en) | 2011-03-25 | 2015-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN105931967B (zh) | 2011-04-27 | 2019-05-03 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| JP6013682B2 (ja) | 2011-05-20 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| KR102014876B1 (ko) | 2011-07-08 | 2019-08-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| JP6131060B2 (ja) * | 2012-02-09 | 2017-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102582523B1 (ko) * | 2015-03-19 | 2023-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| US10276698B2 (en) * | 2015-10-21 | 2019-04-30 | International Business Machines Corporation | Scalable process for the formation of self aligned, planar electrodes for devices employing one or two dimensional lattice structures |
| KR102583770B1 (ko) * | 2016-09-12 | 2023-10-06 | 삼성디스플레이 주식회사 | 메모리 트랜지스터 및 이를 갖는 표시장치 |
| KR20200090760A (ko) | 2017-12-07 | 2020-07-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제작 방법 |
| JP6939857B2 (ja) * | 2019-08-26 | 2021-09-22 | セイコーエプソン株式会社 | 電気光学装置、および電子機器 |
| US20240032316A1 (en) * | 2020-12-16 | 2024-01-25 | Sony Semiconductor Solutions Corporation | Electronic device and method for manufacturing electronic device |
Family Cites Families (139)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0824185B2 (ja) | 1985-03-08 | 1996-03-06 | セイコー電子工業株式会社 | 薄膜トランジスタ装置とその製造方法 |
| JPS63169755A (ja) * | 1987-01-07 | 1988-07-13 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| US5198377A (en) | 1987-07-31 | 1993-03-30 | Kinya Kato | Method of manufacturing an active matrix cell |
| JPH01173646A (ja) | 1987-12-28 | 1989-07-10 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタ製作法 |
| US4918504A (en) | 1987-07-31 | 1990-04-17 | Nippon Telegraph And Telephone Corporation | Active matrix cell |
| JPH05166942A (ja) * | 1991-12-13 | 1993-07-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| JPH11505377A (ja) | 1995-08-03 | 1999-05-18 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| US5744884A (en) * | 1995-10-17 | 1998-04-28 | Applied Precision, Inc. | Liner motion micropositioning apparatus and method |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP4601731B2 (ja) | 1997-08-26 | 2010-12-22 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体装置を有する電子機器及び半導体装置の作製方法 |
| JP2000031488A (ja) | 1997-08-26 | 2000-01-28 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| JP2000349257A (ja) * | 1999-06-07 | 2000-12-15 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| JP4619060B2 (ja) | 2003-08-15 | 2011-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7202155B2 (en) | 2003-08-15 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing wiring and method for manufacturing semiconductor device |
| KR100615085B1 (ko) | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| KR101019337B1 (ko) | 2004-03-12 | 2011-03-07 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 아몰퍼스 산화물 및 박막 트랜지스터 |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| EP1815530B1 (en) | 2004-11-10 | 2021-02-17 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| CN101057333B (zh) | 2004-11-10 | 2011-11-16 | 佳能株式会社 | 发光器件 |
| US7601984B2 (en) | 2004-11-10 | 2009-10-13 | Canon Kabushiki Kaisha | Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| JP4785447B2 (ja) | 2005-07-15 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4542488B2 (ja) * | 2005-09-15 | 2010-09-15 | パナソニック株式会社 | 半導体装置の製造方法 |
| EP1770788A3 (en) | 2005-09-29 | 2011-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP2007109731A (ja) | 2005-10-11 | 2007-04-26 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、電気光学装置および電子機器 |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101577293B (zh) | 2005-11-15 | 2012-09-19 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| KR100714401B1 (ko) * | 2006-02-08 | 2007-05-04 | 삼성전자주식회사 | 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법 |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| JP2007250987A (ja) | 2006-03-17 | 2007-09-27 | Tokyo Institute Of Technology | 固体電子装置およびその作製方法 |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP2007317742A (ja) | 2006-05-23 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| JP5099739B2 (ja) | 2006-10-12 | 2012-12-19 | 財団法人高知県産業振興センター | 薄膜トランジスタ及びその製法 |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| JP2009194351A (ja) | 2007-04-27 | 2009-08-27 | Canon Inc | 薄膜トランジスタおよびその製造方法 |
| WO2008139859A1 (en) | 2007-04-27 | 2008-11-20 | Canon Kabushiki Kaisha | Thin-film transistor and process for its fabrication |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US7678668B2 (en) | 2007-07-04 | 2010-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate and manufacturing method of semiconductor device |
| JP2009032794A (ja) | 2007-07-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP5171178B2 (ja) | 2007-09-13 | 2013-03-27 | 富士フイルム株式会社 | イメージセンサ及びその製造方法 |
| US8232598B2 (en) * | 2007-09-20 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| US7982250B2 (en) | 2007-09-21 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8319214B2 (en) | 2007-11-15 | 2012-11-27 | Fujifilm Corporation | Thin film field effect transistor with amorphous oxide active layer and display using the same |
| JP5430846B2 (ja) | 2007-12-03 | 2014-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5366517B2 (ja) * | 2007-12-03 | 2013-12-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP5459570B2 (ja) | 2008-02-05 | 2014-04-02 | セイコーエプソン株式会社 | 半導体装置の製造方法、電気光学装置の製造方法、および電子機器の製造方法 |
| JP2009283819A (ja) | 2008-05-26 | 2009-12-03 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器 |
| JP2010021170A (ja) | 2008-07-08 | 2010-01-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR20100019233A (ko) | 2008-08-08 | 2010-02-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN104282691B (zh) * | 2009-10-30 | 2018-05-18 | 株式会社半导体能源研究所 | 半导体装置 |
| EP3051588A1 (en) * | 2009-11-06 | 2016-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2011
- 2011-02-15 WO PCT/JP2011/053616 patent/WO2011111507A1/en active Application Filing
- 2011-02-15 KR KR1020127026572A patent/KR101823853B1/ko active IP Right Grant
- 2011-02-15 CN CN201180013664.6A patent/CN102822978B/zh active Active
- 2011-03-03 US US13/039,450 patent/US9917109B2/en not_active Expired - Fee Related
- 2011-03-08 TW TW100107746A patent/TWI613815B/zh not_active IP Right Cessation
- 2011-03-08 JP JP2011050281A patent/JP5844057B2/ja not_active Expired - Fee Related
-
2012
- 2012-07-26 JP JP2012165461A patent/JP5190551B2/ja not_active Expired - Fee Related
-
2015
- 2015-11-18 JP JP2015225349A patent/JP6042522B2/ja not_active Expired - Fee Related
-
2016
- 2016-11-09 JP JP2016218636A patent/JP6407941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP5190551B2 (ja) | 2013-04-24 |
| WO2011111507A1 (en) | 2011-09-15 |
| KR101823853B1 (ko) | 2018-02-01 |
| TWI613815B (zh) | 2018-02-01 |
| TW201145512A (en) | 2011-12-16 |
| JP5844057B2 (ja) | 2016-01-13 |
| CN102822978A (zh) | 2012-12-12 |
| JP6042522B2 (ja) | 2016-12-14 |
| JP2011211187A (ja) | 2011-10-20 |
| US9917109B2 (en) | 2018-03-13 |
| JP2016066807A (ja) | 2016-04-28 |
| JP6407941B2 (ja) | 2018-10-17 |
| JP2013021335A (ja) | 2013-01-31 |
| CN102822978B (zh) | 2015-07-22 |
| JP2017050558A (ja) | 2017-03-09 |
| US20110220891A1 (en) | 2011-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6302010B2 (ja) | 処理装置及び処理装置の作製方法 | |
| JP6026611B2 (ja) | 半導体装置 | |
| JP6407941B2 (ja) | 半導体装置 | |
| JP5789115B2 (ja) | 半導体装置 | |
| JP5739257B2 (ja) | 半導体装置の作製方法 | |
| JP6181101B2 (ja) | 半導体装置 | |
| JP5567886B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |