WO2022131103A1 - 電子機器及び電子機器の製造方法 - Google Patents

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WO2022131103A1
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insulating layer
electronic device
interlayer connection
oxide
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仁志 津野
秀晃 富樫
智弘 大久保
暢之 栗田
崇人 田村
信宏 河合
智記 平松
正大 定榮
賢一 村田
秀起 辻合
哲朗 高田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This disclosure relates to electronic devices and methods for manufacturing electronic devices. Specifically, the present invention relates to an electronic device having an optical device and a method for manufacturing the electronic device.
  • An electronic device with an optical device is used.
  • an image pickup device that converts incident light from a subject into an image signal using a light receiving element and a display device that displays an image using a light emitting element are used.
  • an electronic circuit provided with a semiconductor element is arranged on the back side of the optical device for miniaturization.
  • an electronic device in which a photoelectric conversion element made of an organic photoelectric conversion film is arranged as an optical device on the back surface side of a semiconductor substrate on which an electronic circuit is formed has been proposed (see, for example, Patent Document 1). ..
  • the photoelectric conversion element made of this organic photoelectric conversion film is configured by sandwiching the organic photoelectric conversion film between transparent electrodes.
  • the organic photoelectric conversion film absorbs incident light, for example, visible light to generate an electric charge. This generated charge is transmitted to the electronic circuit of the semiconductor substrate via the transparent electrode and converted into an image signal.
  • a photoelectric conversion element is also arranged on a semiconductor substrate. Incident light transmitted through a photoelectric conversion element made of an organic photoelectric conversion film, for example, infrared light is converted into an image signal by the photoelectric conversion element of the semiconductor substrate.
  • the above-mentioned conventional technique has a problem that the incident light on the semiconductor substrate is dimmed. This is because the wiring portion that transmits the signal of the organic photoelectric conversion film arranged on the back surface side of the semiconductor substrate hinders the incident light from being incident on the semiconductor substrate.
  • the electronic device is configured to have an insulating layer arranged adjacent to the lower layer wiring and having a through hole, and a shape in which the through hole is connected to the lower layer wiring and extends to the surface side of the insulating layer. It has a transparent interlayer connection wiring and a transparent upper layer wiring that is laminated and connected to the interlayer connection wiring extending on the surface side of the insulating layer.
  • FIG. 1A is a cross-sectional view showing a configuration example of a wiring portion according to the first embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example of a wiring unit used in an electronic device. Further, the figure is a diagram showing a configuration example of a wiring unit 10 in which two wirings arranged in different layers are interconnected in layers.
  • the wiring portion 10 in the figure forms the wiring 13 arranged adjacent to the wiring 11 as the wiring of the second layer.
  • the wiring 11 and the wiring portion 10 are assumed to be wiring connected to an image pickup element which is an optical device. Therefore, the wiring 11 and the wiring portion 10 are composed of a transparent conductive film which is a transparent conductor.
  • the wiring unit 10 includes an insulating layer 14, an interlayer connection wiring 12, and a wiring 13. Further, the wiring portion 10 in the figure further includes an embedded portion 16.
  • the insulating layer 14 insulates the wiring 11 and the conductive film constituting the wiring portion 10.
  • the insulating layer 14 is made of a transparent member.
  • the insulating layer 14 arranged between the wiring 11 and the interlayer connection wiring 12 constitutes an interlayer insulating film. Further, the insulating layer 14 is arranged adjacent to the wiring 11 and has a through hole 19 having a shape reaching the wiring 11.
  • the through hole 19 can be formed as an opening having a circular or rectangular shape.
  • the interlayer connection wiring 12 connects the wiring 11 and the wiring 13.
  • the interlayer connection wiring 12 is configured to be connected to the wiring 11 through the through hole 19 and to extend to the surface side of the insulating layer 14 constituting the interlayer insulating film. Further, the interlayer connection wiring 12 is composed of a transparent member.
  • the wiring 13 is a wiring arranged on the upper layer of the wiring 11.
  • the wiring 13 is connected to the interlayer connection wiring 12 around the through hole 19. Further, the wiring 13 is composed of a transparent member.
  • the embedded portion 16 is configured to be embedded in the recess 15 of the interlayer connection wiring 12 formed according to the through hole 19.
  • the embedded portion 16 is composed of a transparent member.
  • the wiring 13 in the figure is configured to be adjacent to the surface of the embedded portion 16.
  • the interlayer connection wiring 12 and the wiring 13 can be configured by a transparent conductor.
  • the interlayer connection wiring 12 and the wiring 13 include indium-tin oxide (ITO), indium-zinc oxide (IZO), tin oxide (SnO x ), zinc oxide (ZnO x ), and titanium oxide (TIO). It can be composed of a member containing any one of x ).
  • the insulating layer 14 is also composed of a transparent member.
  • the insulating layer 14 is a member containing any one of silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxide nitride (SiON), silicon oxide carbide (SiOC), and silicon oxide silicon oxide (SiOF).
  • the insulating layer 14 contains any one of carbon-added silicon oxide (SiOCH), niobium oxide (Nb 2 O 5 ), hafnium oxide (HfO 2 ), boron silicate glass (BSG) and boron phosphate glass (BPSG). It can also be composed of members.
  • the wiring 11 in the figure can be composed of the same members as the interlayer connection wiring 12 and the wiring 13. Further, the embedded portion 16 in the figure can be made of the same member as the insulating layer 14.
  • the wiring 11 is an example of the lower layer wiring described in the claims.
  • the wiring 13 is an example of the upper layer wiring described in the claims.
  • the through hole 19 can be configured to have a tapered cross section as shown in the figure. As a result, it is possible to reduce the decrease in the film thickness of the interlayer connection wiring 12 on the wall surface of the through hole 19, and prevent the increase in the wiring resistance of the interlayer connection wiring 12. It is preferable that the taper angle is set to 50 degrees or more. This is because the size of the through hole 19 can be reduced.
  • FIG. 1B is a cross-sectional view showing another configuration example of the wiring portion according to the first embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example of a wiring unit 20 configured as a multi-layer wiring. By stacking a plurality of wiring portions 10, it is possible to form two or more layers of multi-layer wiring.
  • the wiring portion 20 in the figure shows an example in which the wiring portions 10a, 10b, and 10c are laminated in order to form a four-layer wiring. As shown in the figure, since the surface of the wiring 13 in the wiring portion 10 is flat, a plurality of wiring portions 10 can be laminated at the same location. Such a wiring portion 20 corresponds to a so-called stacked via.
  • the wiring 11 in the figure shows an example of being connected to a wiring made of metal or the like (through electrode 17 described later).
  • the through silicon via 17 is a wiring composed of tungsten (W), aluminum (Al), copper (Cu) and an alloy thereof.
  • the transparent wiring (wiring 11) and the metal wiring are connected by the through silicon via 17.
  • the wiring portion 20 having such a through electrode 17 can be applied to the image pickup device 1 described later.
  • the wiring 11 may be connected to a via plug made of metal.
  • the wiring 12 may be connected to the metal wiring in the lower layer (not shown).
  • FIGS. 2A to 2M are diagrams showing an example of a method for manufacturing a wiring portion according to the first embodiment of the present disclosure.
  • 2A to 2M are diagrams showing an example of a manufacturing process of the wiring portion 10.
  • a through electrode 17 is formed on the insulating layer 14 (FIG. 2A). This can be done by embedding a member constituting the through electrode 17 in the hole formed in the insulating layer 14.
  • the wiring 11 is formed on the surface of the insulating layer 14 (FIG. 2B). This can be done by arranging the material film of the wiring 11 on the surface of the insulating layer 14 and etching and removing unnecessary portions.
  • the material film of the wiring 11 can be formed by forming a film of ITO or the like using PVD (Physical Vapor Deposition), CVD (Chemical Vapor Deposition), ALD (Atomic Layer Deposition), or the like. Further, the material film of the wiring 11 can also be formed by a spin coating method or an inkjet method. Further, the material film of the wiring 11 can be etched by dry etching or wet etching. It should be noted that the material films of the interlayer connection wiring 12 and the wiring 13 described later can be formed in the same manner.
  • An intermediate layer may be arranged on the surface of the through electrode 17 before the material film of the wiring 11 is arranged. By arranging this intermediate layer, oxidation of metals such as W constituting the through electrode 17 can be prevented. Further, by arranging the intermediate layer, the connection resistance of the through electrode 17 and the wiring 11 can be reduced.
  • a film made of titanium (Ti), titanium nitride (TiN) and titanium oxide (TIM x ) can be used.
  • the insulating layer 14 is arranged so as to cover the wiring 11 (FIG. 2C). This can be done, for example, by PVD, CVD, ALD, spin coating and the like.
  • the insulating layer 14 is ground to expose the surface of the wiring 11 (FIG. 2D). Grinding of the insulating layer 14 can be performed by, for example, CMP (Chemical Mechanical Polishing). By this step, the space between the wires of the wiring 11 can be filled with the insulating layer 14.
  • the film of the insulating layer 14 is rearranged on the surface of the wiring 11 (FIG. 2E).
  • a through hole 19 is formed in a portion adjacent to the wiring 11 (FIG. 2F). This can be done, for example, by dry etching.
  • the step is an example of a step of forming the through hole described in the claims.
  • a material film for the interlayer connection wiring 12 is formed on the surface of the insulating layer 14 including the through hole 19 (FIG. 2G).
  • a recess 15 is formed in a portion adjacent to the through hole 19.
  • the insulating layer 14 is arranged on the surface of the material film of the interlayer connection wiring 12 including the recess 15 (FIG. 2H).
  • the insulating layer 14 other than the recess 15 is ground (FIG. 2I). This can be done, for example, by CMP.
  • the embedded portion 16 can be arranged in the recess 15.
  • the material film of the wiring 13 is arranged on the surface of the material film of the interlayer connection wiring 12 and the embedded portion 16 (FIG. 2J).
  • the step is an example of a step of forming the interlayer connection wiring and a step of forming an upper layer wiring according to the claims.
  • the film of the insulating layer 14 is arranged on the side surface of the interlayer connection wiring 12 and the surface of the wiring 13 (FIG. 2L).
  • the insulating layer 14 is ground to expose the wiring 13 (FIG. 2M).
  • the wiring portion 10 can be formed.
  • the wiring portion 20 can be formed by repeating the steps of FIGS. 2E to 2M a desired number of times.
  • the process of FIG. 2E can be omitted by grinding the insulating layer 14 to a desired thickness in the process of the insulating layer 14 in the process of FIG. 2D.
  • the surface on which the material film of the wiring 13 is arranged can be flattened. Even when a fine wiring is formed as the wiring 13, it is possible to reduce the occurrence of problems such as disconnection.
  • FIG. 3A is a plan view showing an example of the arrangement of the wiring portion according to the first embodiment of the present disclosure. Further, FIG. 3B is a cross-sectional view showing an example of the arrangement of the wiring portion according to the first embodiment of the present disclosure.
  • 3A and 3B are diagrams showing an example in which the wiring unit 20 is applied to the wiring of the pixel 100, which will be described later.
  • the wiring unit 20 is applied to the transparent wiring that transmits the signal of the pixel 100.
  • a photoelectric conversion unit that performs photoelectric conversion of incident light is arranged in the pixel 100.
  • Wiring portions 20a and 20b are shown in FIGS. 3A and 3B.
  • the wiring portion 20a can also be arranged in a region other than the corner of the pixel 100.
  • the through electrode 17 is connected to the wiring portion 20a. Further, as will be described later, the wiring 13 on the uppermost layer of the wiring unit 20a is connected to the electrodes of the photoelectric conversion unit and transmits a signal.
  • the wiring unit 20b is a wiring unit that does not contribute to the transmission of signals and the like.
  • the wiring portion 20b is a so-called dummy wiring.
  • the incident light can be reflected on the side surface of the interlayer connection wiring 12 and the like.
  • the refractive index of the interlayer connection wiring 12 and the like is made higher than that of the insulating layer 14.
  • ITO and SiO 2 are used as the interlayer connection wiring 12 and the insulating layer 14. Since the refractive indexes of ITO and SiO 2 are approximately 2.0 and 1.4, respectively, incident light can be reflected at the interface between the interlayer connection wiring 12 and the insulating layer 14.
  • the incident light obliquely incident on the pixel 100 can be reflected in the direction of the photoelectric conversion portion inside the pixel 100.
  • the arrow in FIG. 3B shows how the incident light is reflected. Thereby, the sensitivity of the pixel 100 can be improved.
  • the wiring portion 10 is connected between the wiring 11 which is the lower layer wiring and the wiring 13 which is the upper layer wiring by the interlayer connection wiring 12.
  • the wiring composed of the transparent conductive film can be configured as the multilayer wiring. It is possible to prevent dimming of light in the wiring portion connected to the optical device.
  • the embedded portion 16 in the recess 15 of the interlayer connection wiring 12, the recess on the lower layer surface of the wiring 13 formed based on the through hole 19 can be filled and flattened. As a result, it is possible to reduce the occurrence of problems such as disconnection of the wiring 13.
  • the wiring portions 10 can be laminated at the same place. As a result, the area in which the connection portion (wiring portion 20) having two or more layers is arranged can be reduced.
  • the electronic device of the first embodiment described above uses the embedded portion 16 made of the same material as the insulating layer 14 in the wiring portion 10.
  • the electronic device of the second embodiment of the present disclosure is different from the above-mentioned first embodiment in that the embedded portion 16 made of a material different from the insulating layer 14 is used.
  • FIG. 4 is a cross-sectional view showing a configuration example of the wiring portion according to the second embodiment of the present disclosure.
  • FIG. 1B is a cross-sectional view showing a configuration example of the wiring portion 10 as in FIGS. 1A and 1B.
  • the wiring portion 10 in the figure is different from the wiring portion 10 in FIGS. 1A and 1B in that the embedded portion 16a is provided instead of the embedded portion 16.
  • the embedded portion 16a is a transparent insulating material like the insulating layer 14. It is preferable that the embedded portion 16a is made of a member having a refractive index higher than that of the insulating layer 14. This is because the incident light can be further reflected on the side surface of the embedded portion 16a or the like. The arrows in the figure show how the incident light is reflected.
  • the embedded portion 16a is composed of niobium oxide (Nb 2 O 5 ) or hafnium oxide (HfO 2 ).
  • the incident light reflected at the interface of the embedded portion 16a is reflected by arranging the embedded portion 16a having a refractive index higher than that of the insulating layer 14 in the wiring portion 10. Can be increased. It is possible to improve the sensitivity of optical devices of electronic devices.
  • the insulating layer 14 is arranged around the wiring portion 10.
  • the electric device of the third embodiment of the present disclosure is different from the above-mentioned first embodiment in that an insulating layer composed of different members is laminated.
  • FIG. 5 is a cross-sectional view showing a configuration example of the wiring portion according to the third embodiment of the present disclosure.
  • FIG. 1B is a cross-sectional view showing a configuration example of the wiring portion 10 as in FIGS. 1A and 1B.
  • the wiring portion 10 in the figure is different from the wiring portion 10 in FIGS. 1A and 1B in that the insulating layer 14a is further provided.
  • the insulating layer 14a is an insulating layer arranged on the side surface of the wiring 13 and the side surface of the interlayer connection wiring 12 in a region other than the recess 15.
  • the insulating layer 14a can be made of a member having a refractive index different from that of the insulating layer 14. Further, it is preferable that the insulating layer 14a is made of a member having a refractive index higher than that of the insulating layer 14. This is because the reflection of the incident light on the side surface of the wiring 13 can be increased.
  • the insulating layer 14a is made of silicon oxide (SiON) or silicon nitride (SiN).
  • the insulating layer 14a is an example of the second insulating layer described in the claims.
  • the electronic device of the third embodiment of the present disclosure can increase the incident light reflected on the side surface of the wiring 13 or the like by using the insulating layers 14 and 14a having different refractive indexes, respectively. can. It is possible to improve the sensitivity of optical devices of electronic devices.
  • the electronic device of the first embodiment described above used single-layer wirings 11 and 13.
  • the electronic device of the fourth embodiment of the present disclosure is different from the above-mentioned first embodiment in that a film for protecting the wirings 11 and 13 is laminated on the wirings 11 and 13.
  • FIG. 6 is a cross-sectional view showing a configuration example of the wiring portion according to the fourth embodiment of the present disclosure.
  • FIG. 1B is a cross-sectional view showing a configuration example of the wiring portion 10 as in FIGS. 1A and 1B.
  • the wiring portion 10 in the figure is different from the wiring portion 10 in FIGS. 1A and 1B in that the protective films 21 and 22 are further provided.
  • the protective film 22 is a film that protects the wirings 11 and 13.
  • the protective film 22 protects the wirings 11 and 13 when the insulating layer 14 is flattened in the manufacturing process of the wiring portion 10. As described in FIGS. 2D and 2I, when the wiring portion 10 is manufactured, the insulating layer 14 is ground by CMP or the like.
  • the protective film 22 protects the wirings 11 and 13 from the CMP in this grinding.
  • a member having a lower etching rate than a member constituting the insulating layer 14 such as SiN can be used.
  • grinding by CMP or the like can be stopped (suppressed) at the protective film 22 portion. Excessive grinding can be prevented and wirings 11 and 13 can be protected.
  • Such a protective film 22 is called an etching stopper. By arranging such an etching stopper, it becomes unnecessary to control the grinding (etching) amount of the CMP, and the grinding process can be simplified.
  • the protective film 21 is a film that protects the wirings 11 and 13 in the same manner as the protective film 22.
  • the protective film 21 is arranged between the protective film 22 and the wirings 11 and 13, and protects the wirings 11 and 13 when the protective film 22 is formed.
  • the SiN constituting the protective film 22 can be formed by CVD or the like. In this process, there is a concern that the ITO constituting the wirings 11 and 13 will be reduced. Therefore, the transparency of the wirings 11 and 13 is lowered.
  • the protective film 21 for example, SiO 2 can be used.
  • the protective films 22 and 21 can also be used as antireflection films for incident light.
  • FIGS. 2B to 2D are diagrams showing an example of a method for manufacturing a wiring portion according to a fourth embodiment of the present disclosure.
  • 7A to 7C are diagrams showing an example of a manufacturing process of the wiring unit 10, and are manufacturing processes executed instead of FIGS. 2B to 2D, respectively.
  • the material films of the wiring 11, the protective film 21, and the protective film 22 are laminated in order on the insulating layer 14 in which the through electrodes 17 are embedded, and unnecessary portions are etched to obtain the wiring 11, the protective film 21, and the protective film 22.
  • Form (Fig. 7A) The material films of the wiring 11, the protective film 21, and the protective film 22 are laminated in order on the insulating layer 14 in which the through electrodes 17 are embedded, and unnecessary portions are etched to obtain the wiring 11, the protective film 21, and the protective film 22.
  • the insulating layer 14 is arranged so as to cover the wiring 11 on which the protective films 21 and 22 are laminated (FIG. 7B), and the unnecessary insulating layer 14 is ground (FIG. 7C). This grinding stops near the surface of the protective film 22. As a result, the area of the wiring 11 in the lower layer is protected.
  • the protective film 21 and the protective film 22 are laminated on the wiring 13 in the same manner as in FIG. 7A. Thereby, the wiring 13 can be protected in the process of FIG. 2M.
  • the electronic device of the fifth embodiment of the present disclosure can protect the wirings 11 and 13 by arranging the protective films 21 and 22 on the surfaces of the wirings 11 and 13. Further, by using the protective film 22 as an etching stopper, the process of grinding the insulating layer 14 can be simplified.
  • the embedded portion 16 made of an insulating material is arranged in the recess 15.
  • the electronic device of the fifth embodiment of the present disclosure is different from the above-mentioned first embodiment in that the members constituting the interlayer connection wiring 12 are arranged.
  • FIG. 8 is a cross-sectional view showing a configuration example of the wiring portion according to the fifth embodiment of the present disclosure.
  • FIG. 1B is a cross-sectional view showing a configuration example of the wiring portion 10 as in FIGS. 1A and 1B.
  • the wiring portion 10 in the figure is different from the wiring portion 10 in FIGS. 1A and 1B in that the interlayer connection wiring 12 is embedded in the recess 15.
  • the embedded portion in the figure is composed of the interlayer connection wiring 12 configured in a thick film. As shown in the figure, by filling the recess 15 with the material film of the interlayer connection wiring 12, the step of arranging the embedded portion 16 can be omitted. It is possible to simplify the manufacturing process of the wiring unit 10. Even if a step is generated in the interlayer connection wiring 12 in the region of the recess 15, no problem will occur as long as the step does not affect the stacking of the wiring portions 10 in the upper layer.
  • the manufacturing process of the wiring portion 10 can be simplified by filling the recess 15 with the material film of the interlayer connection wiring 12.
  • the members constituting the interlayer connection wiring 12 are arranged in the recess 15.
  • the electronic device of the sixth embodiment of the present disclosure is different from the above-mentioned fifth embodiment in that the members constituting the wiring 13 are arranged.
  • FIG. 9 is a cross-sectional view showing a configuration example of the wiring portion according to the sixth embodiment of the present disclosure.
  • FIG. 8 is a cross-sectional view showing a configuration example of the wiring portion 10 as in FIG. 8.
  • the wiring portion 10 in the figure is different from the wiring portion 10 in FIG. 8 in that the wiring 13 is embedded in the recess 15.
  • the embedded portion in the figure is composed of wiring 13 configured in a thick film. As shown in the figure, by arranging a plurality of transparent conductive films in the recess 15, the recess 15 can be made shallow, and the step of the wiring 13 in the region of the recess 15 can be reduced. Further, since the step of arranging the embedded portion 16 can be omitted, the manufacturing process of the wiring portion 10 can be simplified.
  • the manufacturing process of the wiring portion 10 can be simplified by filling the recess 15 with the material film of the interlayer connection wiring 12 and the wiring 13. can.
  • the electronic device of the first embodiment described above is configured so that the upper surface of the through electrode 17 is in contact with the wiring 11 of the wiring portion 10.
  • the electronic device of the seventh embodiment of the present disclosure is different from the above-mentioned first embodiment in that the through electrode 17 is configured to be embedded in the wiring 11.
  • FIG. 10 is a cross-sectional view showing a configuration example of the wiring portion according to the seventh embodiment of the present disclosure.
  • FIG. 1A is a cross-sectional view showing a configuration example of the wiring portion 10 as in FIG. 1A.
  • the wiring portion 10 in the figure is different from the wiring portion 10 in FIG. 1A in that the through electrode 17 is configured to be embedded in the wiring 11.
  • the through silicon via 17 in the figure is configured to have a shape protruding from the surface of the insulating layer 14 before forming the wiring 11.
  • the through silicon via 17 can be embedded in the wiring 11.
  • the through silicon via 17 having a shape protruding from the surface of the insulating layer 14 can be formed, for example, by selectively etching the insulating layer 14 in the process of FIG. 2A. By this etching, the surface of the insulating layer 14 is ground by 10 to 100 nm to form a through silicon via 17 having a protruding shape.
  • the through electrode 17 is configured to be embedded in the wiring 11, the contact area between the through electrode 17 and the wiring 11 is widened, and the connection resistance can be reduced. Further, the tunnel effect can be generated by the concentration of the electric field at the corner of the protruding through electrode 17. Even when an oxide film is formed on the surface of the through electrode 17, the connection resistance can be reduced.
  • the electronic device of the seventh embodiment of the present disclosure is configured so that the through electrode 17 is embedded in the wiring 11, and the connection resistance between the through electrode 17 and the wiring 11 can be reduced.
  • the technique according to the present disclosure (the present technique) can be applied to various products.
  • the technique according to the present disclosure may be realized as an image pickup device.
  • FIG. 11 is a diagram showing a configuration example of an image pickup device to which the technique according to the present disclosure (the present technique) can be applied.
  • the figure is a block diagram showing a configuration example of the image pickup device 1.
  • the semiconductor device according to the embodiment of the present disclosure will be described by taking the image pickup device 1 as an example.
  • the image pickup device 1 is a semiconductor device that generates image data of a subject.
  • the image pickup device 1 includes a pixel array unit 60, a vertical drive unit 70, a column signal processing unit 80, and a control unit 90.
  • the pixel array unit 60 is configured by arranging a plurality of pixels 100.
  • the pixel array unit 60 in the figure shows an example in which a plurality of pixels 100 are arranged in the shape of a two-dimensional matrix.
  • the pixel 100 includes a photoelectric conversion unit that performs photoelectric conversion of incident light, and generates an image signal of a subject based on the irradiated incident light.
  • a photodiode can be used for this photoelectric conversion unit.
  • Signal lines 61 and 62 are wired to each pixel 100.
  • the pixel 100 is controlled by the control signal transmitted by the signal line 61 to generate an image signal, and outputs the image signal generated via the signal line 62.
  • the signal line 61 is arranged for each row in the shape of a two-dimensional matrix, and is commonly wired to a plurality of pixels 100 arranged in one row.
  • the signal line 62 is arranged for each row in the shape of a two-dimensional matrix, and is commonly wired to a plurality of pixels 100 arranged in one row.
  • the vertical drive unit 70 generates the control signal of the pixel 100 described above.
  • the vertical drive unit 70 in the figure generates a control signal for each row of the two-dimensional matrix of the pixel array unit 60, and sequentially outputs the control signal via the signal line 61.
  • the column signal processing unit 80 processes the image signal generated by the pixel 100.
  • the column signal processing unit 80 in the figure simultaneously processes image signals from a plurality of pixels 100 arranged in one row of the pixel array unit 60 transmitted via the signal line 62.
  • image signals for example, analog-to-digital conversion for converting an analog image signal generated by the pixel 100 into a digital image signal and correlated double sampling (CDS: Correlated Double Sampling) for removing an offset error of the image signal are performed. Can be done.
  • CDS Correlated Double Sampling
  • the control unit 90 controls the vertical drive unit 70 and the column signal processing unit 80.
  • the control unit 90 in the figure outputs control signals via the signal lines 91 and 92, respectively, to control the vertical drive unit 70 and the column signal processing unit 80.
  • the image sensor 1 in the figure is an example of the electronic device described in the claims.
  • FIG. 12 is a diagram showing a configuration example of pixels related to an image pickup device to which the technique according to the present disclosure (the present technique) can be applied.
  • the figure is a circuit diagram showing a configuration example of the pixel 100.
  • the pixel 100 in the figure includes photoelectric conversion units 101 and 106, a charge transfer unit 102, a switch element 107, charge holding units 103 and 108, and pixel circuits 120a and 120b.
  • the pixel circuit 120a includes MOS transistors 121 to 123.
  • the MOS transistors 121 to 123 and the charge transfer unit 102 can be configured by, for example, an n-channel MOS transistor.
  • the signal lines 61 and 62 are wired to the pixel 100.
  • the signal line 61 in the figure includes a signal line TG1, a signal line TG2, a signal line RST, and a signal line SEL.
  • the signal line 62 includes a signal line Vo1 and a signal line Vo2.
  • power lines Vdd and Vou are wired to the pixel 100.
  • This power supply line Vdd is a wiring that supplies power to the pixel 100.
  • the power line Vou is a wiring for supplying the bias voltage of the photoelectric conversion unit 106.
  • the anode of the photoelectric conversion unit 101 is grounded, and the cathode is connected to the source of the charge transfer unit 102.
  • the drain of the charge transfer unit 102 is connected to the source of the MOS transistor 121, the gate of the MOS transistor 122, and one end of the charge holding unit 103. The other end of the charge holding portion 103 is grounded.
  • the drain of the MOS transistor 121 and the drain of the MOS transistor 122 are commonly connected to the power supply line Vdd.
  • the source of the MOS transistor 122 is connected to the drain of the MOS transistor 123, and the source of the MOS transistor 123 is connected to the signal line Vo1.
  • a signal line TG1, a signal line RST, and a signal line SEL are connected to the gates of the charge transfer unit 102, the MOS transistor 121, and the MOS transistor 123, respectively.
  • One end of the photoelectric conversion unit 106 is connected to the power supply line Vou, and the other end is connected to the input terminal of the switch element 107.
  • the output terminal of the switch element 107 is connected to one end of the charge holding portion 108 and the pixel circuit 120b.
  • the other end of the charge holding portion 108 is grounded.
  • a signal line TG2 is connected to the control signal terminal of the switch element 107. Since the configuration of the pixel circuit 120b is the same as that of the pixel circuit 120a, the description thereof will be omitted.
  • the photoelectric conversion unit 101 performs photoelectric conversion of incident light.
  • the photoelectric conversion unit 101 can be configured by a photodiode formed on a semiconductor substrate 130, which will be described later.
  • the photoelectric conversion unit 101 in the figure performs photoelectric conversion of infrared light among incident light.
  • the charge holding unit 103 and the charge holding unit 108 hold charges.
  • the charge holding unit 103 and the charge holding unit 108 hold the charges generated by the photoelectric conversion units 101 and 106, respectively.
  • the charge holding portions 103 and 108 can be configured by a floating diffusion region (FD: floating diffusion), which is a semiconductor region formed on the semiconductor substrate 130.
  • FD floating diffusion
  • the charge transfer unit 102 transfers the charge generated by the photoelectric conversion of the photoelectric conversion unit 101 to the charge holding unit 103.
  • the charge transfer unit 102 transfers charges by conducting electricity between the photoelectric conversion unit 101 and the charge holding unit 103.
  • the control signal of the charge transfer unit 102 is transmitted by the signal line TG1.
  • the pixel circuit 120 generates an image signal based on the electric charge held in the electric charge holding unit.
  • the pixel circuits 120a and 120b generate an image signal based on the charges held in the charge holding units 103 and 108, respectively, and output the image signals to the signal lines Vo1 and Vo2, respectively.
  • the pixel circuit 120a will be described by taking the pixel circuit 120a as an example.
  • the pixel circuit 120a is composed of MOS transistors 121 to 123.
  • the MOS transistor 121 resets the charge holding unit 103. This reset can be performed by conducting between the charge holding unit 103 and the power supply line Vdd and discharging the charge of the charge holding unit.
  • the control signal of the MOS transistor 121 is transmitted by the signal line RST.
  • the gate of the MOS transistor 122 is connected to the charge holding unit 103. Therefore, an image signal having a voltage corresponding to the charge held in the charge holding unit 103 is generated at the source of the MOS transistor 122. Further, by conducting the MOS transistor 123, this image signal can be output to the signal line Vo1. The control signal of the MOS transistor 123 is transmitted by the signal line SEL.
  • the photoelectric conversion unit 106 performs photoelectric conversion of incident light.
  • the photoelectric conversion unit 106 is a photoelectric conversion element in which a photoelectric conversion film is sandwiched between a first electrode and a second electrode. Further, the photoelectric conversion unit 106 is configured as a two-terminal element and generates an electric charge based on the photoelectric conversion.
  • the photoelectric conversion unit 106 in the figure performs photoelectric conversion of visible light among the incident light.
  • the switch element 107 is an element that transfers the charge generated by the photoelectric conversion unit 106, similarly to the charge transfer unit 102.
  • the switch element 107 is composed of a three-terminal element, and includes an input terminal, an output terminal, and a control signal terminal. When a control signal is input to the control signal terminal, it conducts conduction and transfers the charge generated by the photoelectric conversion unit 106 to the charge holding unit 108.
  • the photoelectric conversion unit 106 and the switch element 107 are integrally configured in the pixel 100.
  • the photoelectric conversion unit 106 and the switch element 107 are described as different elements.
  • FIG. 13 is a cross-sectional view showing a configuration example of a pixel related to an image pickup device to which the technique according to the present disclosure (the present technique) can be applied.
  • the figure is a cross-sectional view showing a configuration example of a pixel 100, and the pixel 100 in the figure includes a semiconductor substrate 130, a wiring area 140, a transparent wiring area 150, a photoelectric conversion element 160, and a sealing film 171. , A color filter 172, a flattening film 173, and an on-chip lens 174.
  • the semiconductor substrate 130 is a semiconductor substrate on which elements such as the photoelectric conversion unit 101 are arranged. On the semiconductor substrate 130 in the figure, a photoelectric conversion unit 101, a charge transfer unit 102, and charge holding units 103 and 108 are described.
  • the semiconductor substrate 130 can be made of, for example, silicon (Si).
  • the photoelectric conversion unit 101 and the like are arranged in a well region formed on the semiconductor substrate 130. For convenience, it is assumed that the semiconductor substrate 130 in the figure constitutes, for example, a p-type well region. An element can be formed by arranging an n-type semiconductor region in this p-type well region.
  • the rectangle described on the semiconductor substrate 130 in the figure represents an n-type semiconductor region.
  • the photoelectric conversion unit 101 is composed of an n-type semiconductor region 131.
  • the photodiode composed of the pn junction formed at the interface between the n-type semiconductor region 131 and the surrounding p-type well region corresponds to the photoelectric conversion unit 101.
  • the charge holding units 103 and 108 are composed of n-type semiconductor regions 132 and 133, respectively. These n-type semiconductor regions 132 and 133 constitute the above-mentioned FD.
  • the charge transfer unit 102 is composed of semiconductor regions 131 and 132 and a gate electrode 135.
  • the n-type semiconductor regions 131 and 132 correspond to the source region and drain region of the charge transfer unit 102.
  • the gate electrode 135 is arranged on the surface side of the semiconductor substrate 130 and includes a columnar portion having a depth reaching the n-type semiconductor region 131.
  • a driving voltage is applied to the gate electrode 135
  • a channel is formed in a well region adjacent to the gate electrode 135, and a conduction state is established between the n-type semiconductor regions 131 and 132. That is, conduction occurs between the photoelectric conversion unit 101 and the charge holding unit 103, and the charge of the photoelectric conversion unit 101 is transferred to the charge holding unit 103.
  • the charge transfer unit 102 is composed of a vertical transistor that transfers charges in the thickness direction of the semiconductor substrate.
  • the charge holding unit 108 holds the charge generated by the photoelectric conversion element 160.
  • the charge holding portion 108 holds the charge transmitted via the through electrode 17, the wiring 142, and the contact plug 143, which will be described later.
  • Image signals are generated by the pixel circuits 120a and 120b based on the charges held in the charge holding units 103 and 108, respectively.
  • Insulating films 138 and 139 are arranged on the semiconductor substrate 130.
  • the insulating film 139 is a film that insulates the surface side of the semiconductor substrate 130.
  • the insulating film 138 is a film that insulates the back surface side of the semiconductor substrate 130. These can be configured with SiO 2 or SiN.
  • the wiring area 140 includes an insulating layer 141 and wiring 142.
  • the insulating layer 141 insulates the wiring 142 and the like.
  • the insulating layer 141 can be made of, for example, SiO 2 .
  • the wiring 142 is a conductor that transmits a signal or the like of the element.
  • the wiring 142 can be made of, for example, a metal such as W, Cu, or Al.
  • the wiring 142 and the semiconductor region 133 can be connected by a contact plug 143.
  • a through electrode 17 is connected to the wiring 142.
  • the through electrode 17 in the figure is configured to penetrate the semiconductor substrate 130.
  • the photoelectric conversion element 160 includes a wiring 13 constituting the first electrode, an insulating film 162, a transparent semiconductor layer 163, a photoelectric conversion film 164, a second electrode 165, and a control electrode 161.
  • the photoelectric conversion film 164 is composed of an organic photoelectric conversion film and is a film that generates an electric charge according to incident light.
  • the second electrode 165 is a transparent conductive film arranged adjacent to the photoelectric conversion film 164.
  • the transparent semiconductor layer 163 stores the electric charge generated by the photoelectric conversion film 164.
  • the insulating film 162 is a film that insulates the photoelectric conversion film 164 and the transparent semiconductor layer 163.
  • the control electrode 161 controls the charge accumulation of the transparent semiconductor layer 163.
  • the second electrode 165 and the photoelectric conversion film 164 correspond to the photoelectric conversion unit 106 described in FIG. Further, the transparent semiconductor layer 163, the insulating film 162, the control electrode 161 and the wiring 13 correspond to the switch element 107 in FIG. Further, the wiring 151 is a transparent wiring and is a wiring connected to the signal line TG2.
  • the second electrode 165 is connected to the above-mentioned power supply line Vou.
  • a control signal having a voltage higher than the bias voltage of the power supply line Vou to the control electrode 161 during the exposure period, for example, electrons of the charges generated in the photoelectric conversion film 164 move to the transparent semiconductor layer 163 and accumulate. Will be done.
  • a control signal having a voltage lower than the bias voltage of the power supply line Vou to the control electrode 161 after the lapse of the exposure period, the electric charge accumulated in the transparent semiconductor layer 163 is transferred to the wiring 13 and penetrated by the wiring portion 20a described later. It is transmitted to the electrode 17. Further, the wiring unit 20c, which will be described later, transmits a control signal of the control electrode 161.
  • the transparent wiring area 150 is a wiring area arranged between the semiconductor substrate 130 and the photoelectric conversion element 160 and provided with transparent wiring.
  • the transparent wiring region 150 includes an insulating layer 14, wiring portions 20a and 20c, and wiring 151.
  • the wiring portion 20a connects the wiring 13 and the through silicon via 17 in the figure. Further, the wiring unit 20c connects the control electrode 161 and the wiring 151.
  • the pixel 100 is an example of the image pickup device described in the claims.
  • the sealing film 171 seals the photoelectric conversion element 160.
  • the color filter 172 is an optical filter that transmits light having a predetermined wavelength among the incident light.
  • the flattening film 173 flattens the surface of the color filter 172.
  • the on-chip lens 174 is a lens that collects incident light on the photoelectric conversion unit 101 and the photoelectric conversion element 160.
  • the color filter 172 can also be arranged in the lower layer of the photoelectric conversion element 160.
  • FIG. 14 is a plan view showing a configuration example of pixels related to an image pickup device to which the technique according to the present disclosure (the present technique) can be applied.
  • the figure is a plan view showing the structure of the transparent wiring region 150 of the pixel 100.
  • a control electrode 161 having a substantially square shape is arranged in the center of the pixel 100.
  • the wiring portion 20c is arranged at the lower right of the control electrode 161.
  • Wiring 151 is connected to the wiring portion 20c.
  • a rectangular wiring 13 is arranged on the left side of the control electrode 161.
  • the wiring portion 20a is arranged below the wiring 13 in the figure.
  • a through electrode 17 is connected to the wiring portion 20a.
  • the wiring 142 is connected to the through electrode 17, and is connected to the semiconductor region 133 via the contact plug 143.
  • the transparent wiring portion 20 or the like By arranging the transparent wiring portion 20 or the like on the pixel 100 in this way, the incident light can be transmitted. It is possible to prevent dimming of the light incident on the photoelectric conversion unit 101 of the semiconductor substrate 130.
  • the technique according to the present disclosure can also be applied to an electronic device provided with a light emitting element.
  • it can be applied to a display device provided with an organic EL panel.
  • the wiring unit 10 according to the present disclosure is applied to the wiring connected to the organic EL panel.
  • the configuration of the second embodiment of the present disclosure can be applied to other embodiments.
  • the embedded portion 16a in FIG. 4 can be applied to the third and fourth embodiments of the present disclosure.
  • the configuration of the third embodiment of the present disclosure can be applied to other embodiments.
  • the insulating layer 14a of FIG. 5 can be applied to the second, fourth to sixth embodiments of the present disclosure.
  • the configuration of the fourth embodiment of the present disclosure can be applied to other embodiments.
  • the protective film 22 of FIG. 6 can be applied to the second, third, fifth, and sixth embodiments of the present disclosure.
  • the electronic device has an insulating layer 14, an interlayer connection wiring 12, and an upper layer wiring (wiring 13).
  • the insulating layer 14 is arranged adjacent to the lower layer wiring (wiring 11) and includes a through hole 19.
  • the interlayer connection wiring 12 is a transparent wiring that is connected to the lower layer wiring (wiring 11) in the through hole 19 and is configured to extend to the surface side of the insulating layer 14.
  • the upper layer wiring (wiring 13) is a transparent wiring laminated and connected to the interlayer connection wiring 12 extending on the surface side of the insulating layer 14. This makes it possible to form a wiring portion in which the upper layer wiring is laminated on the lower layer wiring.
  • the recess 15 of the interlayer connection wiring 12 formed according to the through hole 19 is composed of a transparent member, and the upper layer wiring (wiring 13) is embedded. It may be arranged adjacent to the surface of the portion 16. As a result, the recess based on the through hole 19 can be filled.
  • the embedded portion 16 may be made of an insulating material. As a result, the embedded portion 16 can be insulated.
  • the embedded portion 16 includes silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxide nitride (SiON), silicon oxide carbide (SiOC), silicon oxide silicon oxide (SiOF), and silicon oxide silicon oxide (SiOCH).
  • Niobide oxide (Nb 2 O 5 ), hafon oxide (HfO 2 ), boron silicate glass (BSG) and boron phosphate silicate glass (BPSG) may be contained.
  • the embedded portion 16 may be configured with a refractive index different from that of the insulating layer 14. This makes it possible to increase the reflected light at the interface of the embedded portion 16.
  • the embedded portion 16 may be composed of a member having conductivity. As a result, the connection resistance of the wiring portion can be reduced.
  • the embedded portion 16 may be composed of members constituting the upper layer wiring (wiring 13). This makes it possible to simplify the manufacturing process.
  • a plurality of two-layer wiring portions composed of the insulating layer 14, the interlayer connection wiring 12, and the upper layer wiring (wiring 13) may be stacked and arranged. This makes it possible to configure multi-layer wiring.
  • the interlayer connection wiring 12 may be configured with a refractive index different from that of the insulating layer 14. This makes it possible to increase the reflected light at the interface of the interlayer connection wiring 12.
  • the insulating layer 14 may be provided with the through hole 19 having a tapered shape. This makes it possible to prevent an increase in the connection resistance of the interlayer connection wiring 12.
  • the insulating layer 14 may be provided with the through hole 19 having a tapered shape having an angle of 50 degrees or more. As a result, the size of the wiring portion 10 can be reduced.
  • a second insulating layer is arranged adjacent to the insulating layer 14 and adjacent to the side surface of the interlayer connection wiring 12 and the upper layer wiring (wiring 13) and has a refractive index different from that of the insulating layer 14.
  • (Insulation layer 14a) may be further provided. This makes it possible to increase the reflected light on the side surfaces of the interlayer connection wiring 12 and the upper layer wiring.
  • the interlayer connection wiring 12 includes indium-tin oxide (ITO), indium-zinc oxide (IZO), tin oxide (SnO x ), zinc oxide (ZnO x ), titanium oxide (TiO x ) and carbon nanotubes. (CNT) may be included.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • SnO x tin oxide
  • ZnO x zinc oxide
  • TiO x titanium oxide
  • CNT carbon nanotubes.
  • the upper layer wiring includes indium-tin oxide (ITO), indium-zinc oxide (IZO), tin oxide (SnO x ), zinc oxide (ZnO x ), titanium oxide (TIO x ) and It may contain any of carbon nanotubes (CNTs).
  • the protective film 22 arranged between at least one of the lower layer wiring (wiring 11) and the upper layer wiring (wiring 13) and the insulating layer 14 may be further provided. This makes it possible to simplify the management of the manufacturing process.
  • a transparent lower layer wiring (wiring 11) may be further provided.
  • the lower layer wiring may be configured so that another wiring is embedded in the bottom surface. This makes it possible to reduce the connection resistance.
  • the image sensor that generates an image signal based on the incident light may be further provided, and the upper layer wiring (wiring 13) may transmit the signal to the image sensor. This makes it possible to prevent dimming of the incident light of the electronic device having the image sensor.
  • it may further have a two-layer wiring portion composed of the insulating layer 14, the interlayer connection wiring 12, and the upper layer wiring (wiring 13) and arranged around the image pickup element. This makes it possible to improve the sensitivity of the pixels.
  • the method for manufacturing an electronic device includes a step of forming a through hole 19 in an insulating layer 14 arranged adjacent to a lower layer wiring (wiring 11) and connecting to the lower layer wiring (wiring 11) in the formed through hole 19.
  • a step of forming a transparent interlayer connection wiring 12 having a shape extending on the surface side of the insulating layer 14 and spreading on the surface side of the insulating layer 14 in the formed interlayer connection wiring 12. It is a method of manufacturing an electronic device including a step of forming a transparent upper layer wiring (wiring 13) which is laminated and connected to a portion. This makes it possible to manufacture a wiring portion in which the upper layer wiring is laminated on the lower layer wiring.
  • the present technology can also have the following configurations.
  • An insulating layer arranged adjacent to the lower layer wiring and having a through hole, A transparent interlayer connection wiring that is connected to the lower layer wiring in the through hole and is configured to extend to the surface side of the insulating layer.
  • An electronic device having a transparent upper layer wiring laminated and connected to the interlayer connection wiring extending on the surface side of the insulating layer.
  • the embedded portion includes silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxide nitride (SiON), silicon oxide carbide (SiOC), silicon oxide silicon oxide (SiOF), silicon oxide silicon oxide (SiOCH), and niobium oxide.
  • the electronic device according to (3) above which comprises any one of (Nb 2 O 5 ), hafon oxide (HfO 2 ), boron silicate glass (BSG) and boron phosphate silicate glass (BPSG).
  • the interlayer connection wiring is indium-tin oxide (ITO), indium-zinc oxide (IZO), tin oxide (SnO x ), zinc oxide (ZnO x ), titanium oxide (TIO x ) and carbon nanotube (CNT).
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • SnO x t
  • the upper layer wiring is made of indium-tin oxide (ITO), indium-zinc oxide (IZO), tin oxide (SnO x ), zinc oxide (ZnO x ), titanium oxide (TIO x ) and carbon nanotube (CNT).
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • SnO x tin oxide
  • ZnO x zinc oxide
  • titanium oxide TiO x
  • CNT carbon nanotube
  • the electronic device it also has an image sensor that generates an image signal based on incident light.
  • the electronic device according to any one of (1) to (17) above, wherein the upper layer wiring is a signal transmitted to the image pickup device.
  • a method for manufacturing an electronic device which comprises a step of forming a transparent upper layer wiring which is laminated and connected to a portion extending on the surface side of the insulating layer in the formed interlayer connection wiring.
  • Imaging element 10 10a Wiring part 11, 13, 151 Wiring 12 Interlayer connection wiring 14, 14a Insulation layer 15 Recessed part 16, 16a Embedded part 17 Through electrode 19 Through hole 20, 20a, 20b, 20c Wiring part 21, 22
  • Protective film 100 pixels 101, 106 Photoelectric conversion unit 103, 108 Charge holding unit 107
  • Switch element 130 Semiconductor substrate 150 Transparent wiring area 160
  • Photoelectric conversion element 161 Control electrode 162
  • Transparent semiconductor layer 164 Photoelectric conversion film 165 First electrode

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Abstract

光デバイスを備える電子機器の光デバイスに接続される配線部における光の減光を防ぐ。電子機器は、絶縁層と層間接続配線と上層配線とを有する。絶縁層は、下層配線に隣接して配置されて貫通孔を備える。層間接続配線は、その貫通孔においてその下層配線に接続するとともにその絶縁層の表面側に展延する形状に構成される透明な配線である。上層配線は、その絶縁層の表面側に展延する層間接続配線に積層されて接続する透明な配線である。

Description

電子機器及び電子機器の製造方法
　本開示は、電子機器及び電子機器の製造方法に関する。具体的には、光デバイスを有する電子機器及び当該電子機器の製造方法に関する。
　光デバイスを有する電子機器が使用されている。このような電子機器として受光素子を使用して被写体からの入射光を画像信号に変換する撮像装置や発光素子を使用して画像を表示する表示装置が使用されている。これらの電子機器では、小型化のため光デバイスの裏側に半導体素子を備える電子回路が配置される。例えば、撮像装置においては、電子回路が形成された半導体基板の裏面側に有機光電変換膜からなる光電変換素子が光デバイスとして配置される電子機器が提案されている（例えば、特許文献１参照）。
　この有機光電変換膜からなる光電変換素子は、有機光電変換膜を透明電極により挟持して構成されたものである。有機光電変換膜は、入射光、例えば、可視光を吸収して電荷を生成する。この生成された電荷が透明電極を介して半導体基板の電子回路に伝達され、画像信号に変換される。また、上述の電子機器は、半導体基板にも光電変換素子が配置される。有機光電変換膜からなる光電変換素子を透過した入射光、例えば、赤外光が半導体基板の光電変換素子により画像信号に変換される。
特開２０１７－２０８４９６号公報
　しかしながら、上記の従来技術では、半導体基板への入射光が減光するという問題がある。半導体基板の裏面側に配置される有機光電変換膜の信号を伝達する配線部により、半導体基板への入射光の入射が阻害されるためである。
　そこで、本開示では、光デバイスに接続される配線部における光の減光を防ぐ電子機器及び電子機器の製造方法を提案する。
　本開示に係る電子機器は、下層配線に隣接して配置されて貫通孔を備える絶縁層と、上記貫通孔において上記下層配線に接続するとともに上記絶縁層の表面側に展延する形状に構成される透明な層間接続配線と、上記絶縁層の表面側に展延する上記層間接続配線に積層されて接続する透明な上層配線とを有する。
本開示の第１の実施形態に係る配線部の構成例を示す断面図である。 本開示の第１の実施形態に係る配線部の他の構成例を示す断面図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第１の実施形態に係る配線部の配置の一例を示す平面図である。 本開示の第１の実施形態に係る配線部の配置の一例を示す断面図である。 本開示の第２の実施形態に係る配線部の構成例を示す断面図である。 本開示の第３の実施形態に係る配線部の構成例を示す断面図である。 本開示の第４の実施形態に係る配線部の構成例を示す断面図である。 本開示の第４の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第４の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第４の実施形態に係る配線部の製造方法の一例を示す図である。 本開示の第５の実施形態に係る配線部の構成例を示す断面図である。 本開示の第６の実施形態に係る配線部の構成例を示す断面図である。 本開示の第７の実施形態に係る配線部の構成例を示す断面図である。 本開示に係る技術（本技術）が適用され得る撮像素子の構成例を示す図である。 本開示に係る技術（本技術）が適用され得る撮像素子に係る画素の構成例を示す図である。 本開示に係る技術（本技術）が適用され得る撮像素子に係る画素の構成例を示す断面図である。 本開示に係る技術（本技術）が適用され得る撮像素子に係る画素の構成例を示す平面図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．第７の実施形態
８．撮像素子への応用例
　（１．第１の実施形態）
　［配線部の構成］
　図１Ａは、本開示の第１の実施形態に係る配線部の構成例を示す断面図である。同図は、電子機器に使用する配線部の構成例を表す図である。また、同図は、異なる層に配置される２つの配線が層間接続されて構成される配線部１０の構成例を表す図である。同図の配線部１０は、配線１１に隣接して配置された配線１３を２層目の配線として形成するものである。後述するように、配線１１及び配線部１０は、光デバイスである撮像素子に接続される配線を想定する。このため、配線１１及び配線部１０は、透明な導体である透明導電膜により構成される。配線部１０は、絶縁層１４と、層間接続配線１２と、配線１３とを備える。また、同図の配線部１０は、埋め込み部１６を更に備える。
　絶縁層１４は、配線１１や配線部１０を構成する導電膜等を絶縁するものである。この絶縁層１４は、透明な部材により構成される。なお、配線１１及び層間接続配線１２の間に配置される絶縁層１４は、層間絶縁膜を構成する。また、絶縁層１４は、配線１１に隣接して配置されるとともに配線１１に達する形状の貫通孔１９が形成される。この貫通孔１９は、円や矩形の形状の開口部に構成することができる。
　層間接続配線１２は、配線１１及び配線１３を接続するものである。この層間接続配線１２は、貫通孔１９において配線１１に接続するとともに層間絶縁膜を構成する絶縁層１４の表面側に展延する形状に構成される。また、層間接続配線１２は、透明な部材により構成される。
　配線１３は、配線１１の上層に配置される配線である。この配線１３は、貫通孔１９の周囲の層間接続配線１２と接続される。また、配線１３は、透明な部材により構成される。
　埋め込み部１６は、貫通孔１９に応じて形成される層間接続配線１２の凹部１５に埋め込まれて構成されるものである。この埋め込み部１６は、透明な部材により構成される。同図の配線１３は、埋め込み部１６の表面に隣接する形状に構成される。
　上述のように、層間接続配線１２及び配線１３は、透明な導体により構成することができる。具体的には、層間接続配線１２及び配線１３は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）のうちの何れかを含む部材により構成することができる。
　また、絶縁層１４も透明な部材により構成される。具体的には、絶縁層１４は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化炭化シリコン（ＳｉＯＣ）、フッ素添加酸化シリコン（ＳｉＯＦ）の何れかを含む部材により構成することができる。また、絶縁層１４は、炭素添加酸化シリコン（ＳｉＯＣＨ）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、ボロンシリケートガラス（ＢＳＧ）及びボロンリンシリケートガラス（ＢＰＳＧ）の何れかを含む部材により構成することもできる。
　また、同図の配線１１は、層間接続配線１２及び配線１３と同様の部材により構成することができる。また、同図の埋め込み部１６は、絶縁層１４と同様な部材により構成することができる。
　なお、配線１１は、請求の範囲に記載の下層配線の一例である。配線１３は、請求の範囲に記載の上層配線の一例である。
　なお、貫通孔１９は、同図に表したように、テーパ形状の断面に構成することができる。これにより、貫通孔１９の壁面における層間接続配線１２の膜厚の減少を低減することができ、層間接続配線１２の配線抵抗の増加を防ぐことができる。なお、テーパの角度は、５０度以上に構成すると好適である。貫通孔１９のサイズを縮小することができるためである。
　図１Ｂは、本開示の第１の実施形態に係る配線部の他の構成例を示す断面図である。同図は、多層配線に構成される配線部２０の構成例を表す図である。複数の配線部１０を積層することにより、２層以上の多層配線を構成することができる。同図の配線部２０は、配線部１０ａ、１０ｂ及び１０ｃが順に積層されて４層配線を構成する例を表したものである。同図に表したように、配線部１０における配線１３の表面が平坦であるため、同一箇所に複数の配線部１０を積層することができる。このような配線部２０は、いわゆるスタックドビアに該当する。
　また、同図の配線１１は、金属等により構成される配線（後述する貫通電極１７）に接続される例を表したものである。貫通電極１７は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びこれらの合金により構成される配線である。この貫通電極１７により透明な配線（配線１１）と金属の配線とが接続される。このような貫通電極１７を有する配線部２０は、後述する撮像素子１に適用することができる。なお、配線１１は、金属にて形成されたビアプラグに接続されてもよい。あるいは配線１２が下層の金属配線と接続されていてもよい（不図示）。
　［配線部の製造方法］
　図２Ａ～２Ｍは、本開示の第１の実施形態に係る配線部の製造方法の一例を示す図である。図２Ａ～２Ｍは、配線部１０の製造工程の一例を表す図である。
　まず、絶縁層１４に貫通電極１７を形成する（図２Ａ）。これは、絶縁層１４に形成された孔に貫通電極１７を構成する部材を埋め込むことにより行うことができる。
　次に、絶縁層１４の表面に配線１１を形成する（図２Ｂ）。これは、絶縁層１４の表面に配線１１の材料膜を配置し、不要な部分をエッチングして除去することにより行うことができる。配線１１の材料膜は、ＩＴＯ等の膜をＰＶＤ（Physical　Vapor　Deposition）、ＣＶＤ（Chemical　Vapor　Deposition）又はＡＬＤ（Atomic　Layer　Deposition）等を使用して成膜することにより行うことができる。また、配線１１の材料膜は、スピンコート法又はインクジェット法により形成することもできる。また、配線１１の材料膜のエッチングは、ドライエッチングやウエットエッチングにより行うことができる。なお、後述する層間接続配線１２及び配線１３の材料膜の形成も同様に行うことができる。
　なお、配線１１の材料膜を配置する前に、貫通電極１７の表面に中間層を配置することもできる。この中間層を配置することにより貫通電極１７を構成するＷ等の金属の酸化を防ぐことができる。又、中間層を配置することにより貫通電極１７及び配線１１の接続抵抗を低減することもできる。中間層には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）および酸化チタン（ＴｉＯｘ）による膜を使用することができる。
　次に、配線１１を覆うように絶縁層１４を配置する（図２Ｃ）。これは、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ及びスピンコート等により行うことができる。次に、絶縁層１４を研削し、配線１１の表面を露出させる（図２Ｄ）。絶縁層１４の研削は、例えば、ＣＭＰ（Chemical　Mechanical　Polishing）により行うことができる。この工程により、配線１１の線間を絶縁層１４により埋めることができる。
　次に、配線１１の表面に絶縁層１４の膜を再度配置する（図２Ｅ）。
　次に、配線１１に隣接する部分に貫通孔１９を形成する（図２Ｆ）。これは、例えば、ドライエッチングにより行うことができる。当該工程は、請求の範囲に記載の貫通孔を形成する工程の一例である。
　次に、貫通孔１９を含む絶縁層１４の表面に層間接続配線１２の材料膜を形成する（図２Ｇ）。この材料膜には、貫通孔１９に隣接する部分に凹部１５が形成される。次に、凹部１５を含む層間接続配線１２の材料膜の表面に絶縁層１４を配置する（図２Ｈ）。次に、凹部１５以外の絶縁層１４を研削する（図２Ｉ）。これは、例えば、ＣＭＰにより行うことができる。これにより、凹部１５に埋め込み部１６を配置することができる。次に、層間接続配線１２の材料膜及び埋め込み部１６の表面に配線１３の材料膜を配置する（図２Ｊ）。次に、層間接続配線１２及び配線１３の材料膜をエッチングして配線１３を形成する（図２Ｋ）。当該工程は、請求の範囲に記載の層間接続配線を形成する工程及び上層配線を形成する工程の一例である。
　次に、層間接続配線１２の側面及び配線１３の表面に絶縁層１４の膜を配置する（図２Ｌ）。
　次に、絶縁層１４を研削し、配線１３を露出させる（図２Ｍ）。以上の工程により、配線部１０を形成することができる。なお、図２Ｅ乃至２Ｍの工程を所望の回数繰り返すことにより、配線部２０を形成することができる。
　なお、図２Ｄの工程における絶縁層１４の工程において所望の厚さに絶縁層１４を研削することにより、図２Ｅの工程を省略することもできる。この場合には、層間絶縁膜を構成する絶縁層１４の膜厚を均一にするため、研削を高精度に行う必要がある。
　また、図２Ｉの工程により、配線１３の材料膜を配置する面を平坦にすることができる。配線１３として微細な配線を形成する場合であっても、断線等の不具合の発生を低減することができる。
　［配線部の配置］
　図３Ａは、本開示の第１の実施形態に係る配線部の配置の一例を示す平面図である。また、図３Ｂは、本開示の第１の実施形態に係る配線部の配置の一例を示す断面図である。図３Ａ及び３Ｂは、後述する画素１００の配線に配線部２０を適用する例を表した図である。配線部２０は、この画素１００の信号を伝達する透明配線に適用される。この画素１００には、入射光の光電変換を行う光電変換部が配置される。図３Ａ及び３Ｂには、配線部２０ａ及び２０ｂを記載した。なお、配線部２０ａは、画素１００の角以外の領域に配置することもできる。
　図３Ｂに表したように、配線部２０ａには、貫通電極１７が接続される。また、後述するように、配線部２０ａの最上層の配線１３は、光電変換部の電極に接続され、信号を伝達する。これに対し、配線部２０ｂは、信号等の伝達に寄与しない配線部である。この配線部２０ｂは、いわゆるダミー配線と称されるものである。
　配線１１及び１３並びに層間接続配線１２と絶縁層１４との屈折率を異なる値にすることにより、層間接続配線１２等の側面において、入射光を反射することができる。具体的には、層間接続配線１２等の屈折率を絶縁層１４より高くする。例えば、層間接続配線１２及び絶縁層１４としてＩＴＯ及びＳｉＯ２を使用する。ＩＴＯ及びＳｉＯ２の屈折率は、それぞれ略２．０及び１．４であるため、層間接続配線１２及び絶縁層１４の界面において入射光を反射することができる。
　このような配線部２０ａ及び２０ｂを画素１００の境界近傍に並べて配置することにより、画素１００に斜めに入射する入射光を画素１００の内側の光電変換部の方向に反射することができる。図３Ｂの矢印は、入射光が反射される様子を表したものである。これにより、画素１００の感度を向上させることができる。
　このように、本開示の第１の実施形態の電子機器は、配線部１０において下層配線である配線１１及び上層配線である配線１３の間を層間接続配線１２により接続する。これにより、透明導電膜により構成される配線を多層配線に構成することができる。光デバイスに接続される配線部における光の減光を防ぐことが可能になる。また、層間接続配線１２の凹部１５に埋め込み部１６を配置することにより、貫通孔１９に基づいて形成される配線１３の下層面の凹部を埋めて平坦にすることができる。これにより配線１３の断線等の不具合の発生を低減することができる。また、配線部１０を同一場所に積層することができる。これにより、２層以上の接続部（配線部２０）を配置する領域を縮小することができる。
　（２．第２の実施形態）
　上述の第１の実施形態の電子機器は、配線部１０において絶縁層１４と同じ材料により構成された埋め込み部１６を使用していた。これに対し、本開示の第２の実施形態の電子機器は、絶縁層１４とは異なる材料により構成される埋め込み部１６を使用する点で、上述の第１の実施形態と異なる。
　［配線部の構成］
　図４は、本開示の第２の実施形態に係る配線部の構成例を示す断面図である。同図は、図１Ａ及び１Ｂと同様に、配線部１０の構成例を表す断面図である。同図の配線部１０は、埋め込み部１６の代わりに埋め込み部１６ａを備える点で、図１Ａ及び１Ｂの配線部１０と異なる。
　埋め込み部１６ａは、絶縁層１４と同様に透明な絶縁物である。この埋め込み部１６ａを絶縁層１４より高い屈折率の部材により構成すると好適である。埋め込み部１６ａの側面等において入射光を更に反射することができるためである。同図の矢印は、入射光の反射の様子を表したものである。例えば、層間接続配線１２及び絶縁層１４としてＩＴＯ及びＳｉＯ２を使用する場合に、埋め込み部１６ａを酸化ニオブ（Ｎｂ２Ｏ５）や酸化ハフニウム（ＨｆＯ２）により構成する。Ｎｂ２Ｏ５及びＨｆＯ２の屈折率は、層間接続配線１２及び絶縁層１４より高いため、埋め込み部１６ａの側面等において入射光を反射することができる。このような配線部１０を前述の画素１００に適用することにより、画素１００の感度を更に向上させることができる。
　これ以外の電子機器の構成は本開示の第１の実施形態における電子機器の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の電子機器は、配線部１０において絶縁層１４より高い屈折率の埋め込み部１６ａを配置することにより、埋め込み部１６ａの界面にて反射される入射光を増加させることができる。電子機器の光デバイスの感度を向上させることができる。
　（３．第３の実施形態）
　上述の第１の実施形態の電子機器は、配線部１０の周囲に絶縁層１４を配置していた。これに対し、本開示の第３の実施形態の電気機器は、異なる部材により構成される絶縁層を積層する点で、上述の第１の実施形態と異なる。
　［配線部の構成］
　図５は、本開示の第３の実施形態に係る配線部の構成例を示す断面図である。同図は、図１Ａ及び１Ｂと同様に、配線部１０の構成例を表す断面図である。同図の配線部１０は、絶縁層１４ａを更に備える点で、図１Ａ及び１Ｂの配線部１０と異なる。
　絶縁層１４ａは、配線１３の側面と凹部１５以外の領域の層間接続配線１２の側面とに配置される絶縁層である。この絶縁層１４ａを絶縁層１４とは異なる屈折率の部材により構成することができる。また、絶縁層１４ａを絶縁層１４より高い屈折率の部材により構成すると好適である。配線１３の側面における入射光の反射を増加させることができるためである。例えば、配線１３等及び絶縁層１４としてＩＴＯ及びＳｉＯ２を使用する場合に、絶縁層１４ａを酸化窒化シリコン（ＳｉＯＮ）や窒化シリコン（ＳｉＮ）により構成する。ＳｉＯＮ及びＳｉＮの屈折率は、配線１３及び層間接続配線１２より高いため、配線１３等の側面において入射光を反射することができる。このような配線部１０を前述の画素１００に適用することにより、画素１００の感度を更に向上させることができる。なお、絶縁層１４ａは、請求の範囲に記載の第２の絶縁層の一例である。
　これ以外の電子機器の構成は本開示の第１の実施形態における電子機器の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の電子機器は、それぞれ屈折率が異なる絶縁層１４及び１４ａを使用することにより、配線１３等の側面にて反射される入射光を増加させることができる。電子機器の光デバイスの感度を向上させることができる。
　（４．第４の実施形態）
　上述の第１の実施形態の電子機器は、単層の配線１１及び１３を使用していた。これに対し、本開示の第４の実施形態の電子機器は、配線１１及び１３を保護する膜が配線１１及び１３に積層される点で、上述の第１の実施形態と異なる。
　［配線部の構成］
　図６は、本開示の第４の実施形態に係る配線部の構成例を示す断面図である。同図は、図１Ａ及び１Ｂと同様に、配線部１０の構成例を表す断面図である。同図の配線部１０は、保護膜２１及び２２を更に備える点で、図１Ａ及び１Ｂの配線部１０と異なる。
　保護膜２２は、配線１１及び１３を保護する膜である。この保護膜２２は、配線部１０の製造工程における絶縁層１４の平坦化の際に、配線１１及び１３を保護する。図２Ｄ及び２Ｉにおいて説明したように、配線部１０を製造する際、ＣＭＰ等により絶縁層１４の研削を行う。保護膜２２は、この研削におけるＣＭＰから配線１１及び１３を保護する。保護膜２２には、例えば、ＳｉＮ等の絶縁層１４を構成する部材よりエッチングレートが低い部材を使用することができる。この保護膜２２を配置することにより、ＣＭＰ等による研削を保護膜２２部分において停止（抑制）させることができる。過剰な研削を防ぐことができ、配線１１及び１３を保護することができる。このような保護膜２２は、エッチングストッパと称される。このようなエッチングストッパを配置することにより、ＣＭＰの研削（エッチング）量の管理が不要となり、研削工程を簡略化することができる。
　保護膜２１は、保護膜２２と同様に、配線１１及び１３を保護する膜である。この保護膜２１は、保護膜２２と配線１１及び１３との間に配置され、保護膜２２を形成する際に、配線１１及び１３を保護する。保護膜２２を構成するＳｉＮは、ＣＶＤ等により形成することができる。この工程において、配線１１及び１３を構成するＩＴＯが還元される懸念がある。このため配線１１及び１３の透明度が低下する。保護膜２１を配置することにより、配線１１及び１３のＩＴＯの還元を防ぐことができる。保護膜２１には、例えば、ＳｉＯ２を使用することができる。
　なお、保護膜２２及び２１は、入射光の反射防止膜として使用することもできる。
　［配線部の製造方法］
　図７Ａ～７Ｃは、本開示の第４の実施形態に係る配線部の製造方法の一例を示す図である。図７Ａ～７Ｃは、配線部１０の製造工程の一例を表す図であり、それぞれ図２Ｂ～２Ｄの代わりに実行される製造工程である。
　貫通電極１７が埋め込まれた絶縁層１４に配線１１、保護膜２１および保護膜２２のそれぞれの材料膜を順に積層し、不要な部分のエッチングを行って配線１１、保護膜２１及び保護膜２２を形成する（図７Ａ）。
　次に、保護膜２１及び２２が積層された配線１１を覆うように絶縁層１４を配置し（図７Ｂ）、不要な絶縁層１４を研削する（図７Ｃ）。この研削は、保護膜２２の表面近傍にて停止する。これにより、下層の配線１１の領域が保護される。
　なお、図２Ｉ及び２Ｍの工程においても、図７Ａと同様に、配線１３に保護膜２１および保護膜２２を積層する。これにより、図２Ｍの工程において配線１３を保護することができる。
　これ以外の電子機器の構成は本開示の第１の実施形態における電子機器の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の電子機器は、配線１１及び１３の表面に保護膜２１及び２２を配置することにより、配線１１及び１３を保護することができる。また、保護膜２２をエッチングストッパとして使用することにより、絶縁層１４の研削の工程を簡略化することができる。
　（５．第５の実施形態）
　上述の第１の実施形態の電子機器は、絶縁物により構成された埋め込み部１６が凹部１５に配置されていた。これに対し、本開示の第５の実施形態の電子機器は、層間接続配線１２を構成する部材が配置される点で、上述の第１の実施形態と異なる。
　［配線部の構成］
　図８は、本開示の第５の実施形態に係る配線部の構成例を示す断面図である。同図は、図１Ａ及び１Ｂと同様に、配線部１０の構成例を表す断面図である。同図の配線部１０は、凹部１５に層間接続配線１２が埋め込まれる点で、図１Ａ及び１Ｂの配線部１０と異なる。
　同図の埋め込み部は、厚膜に構成された層間接続配線１２により構成される。同図に表したように、層間接続配線１２の材料膜を使用して凹部１５を埋めることにより、埋め込み部１６を配置する工程を省略することができる。配線部１０の製造工程を簡略化することが可能となる。なお、凹部１５の領域の層間接続配線１２に段差を生じる場合であっても、上層の配線部１０の積層に影響を及ぼさない程度の段差であれば問題は生じない。
　これ以外の電子機器の構成は本開示の第１の実施形態における電子機器の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の電子機器は、層間接続配線１２の材料膜を使用して凹部１５を埋めることにより、配線部１０の製造工程を簡略化することができる。
　（６．第６の実施形態）
　上述の第５の実施形態の電子機器は、層間接続配線１２を構成する部材が凹部１５に配置されていた。これに対し、本開示の第６の実施形態の電子機器は、配線１３を構成する部材が配置される点で、上述の第５の実施形態と異なる。
　［配線部の構成］
　図９は、本開示の第６の実施形態に係る配線部の構成例を示す断面図である。同図は、図８と同様に、配線部１０の構成例を表す断面図である。同図の配線部１０は、凹部１５に配線１３が埋め込まれる点で、図８の配線部１０と異なる。
　同図の埋め込み部は、厚膜に構成された配線１３により構成される。同図に表したように、複数の透明導電膜を凹部１５に配置することにより、凹部１５を浅くすることができ、凹部１５の領域の配線１３の段差を小さくすることができる。また、埋め込み部１６を配置する工程を省略することができるため、配線部１０の製造工程を簡略化することができる。
　これ以外の電子機器の構成は本開示の第５の実施形態における電子機器の構成と同様であるため、説明を省略する。
　このように、本開示の第６の実施形態の電子機器は、層間接続配線１２及び配線１３の材料膜を使用して凹部１５を埋めることにより、配線部１０の製造工程を簡略化することができる。
　（７．第７の実施形態）
　上述の第１の実施形態の電子機器は、配線部１０の配線１１に貫通電極１７の上面が接する形状に構成されていた。これに対し、本開示の第７の実施形態の電子機器は、貫通電極１７が配線１１に埋入する形状に構成される点で、上述の第１の実施形態と異なる。
　［配線部の構成］
　図１０は、本開示の第７の実施形態に係る配線部の構成例を示す断面図である。同図は、図１Ａと同様に、配線部１０の構成例を表す断面図である。同図の配線部１０は、貫通電極１７が配線１１に埋入する形状に構成される点で、図１Ａの配線部１０と異なる。
　同図の貫通電極１７は、配線１１を形成する前の絶縁層１４の表面から突出した形状に構成される。この突出した形状の貫通電極１７を含む絶縁層１４の表面に配線１１を形成することにより、貫通電極１７を配線１１に埋入する形状に構成することができる。絶縁層１４の表面から突出した形状の貫通電極１７は、例えば、図２Ａの工程において絶縁層１４を選択的にエッチングすることにより形成することができる。このエッチングにより、絶縁層１４の表面を１０乃至１００ｎｍ研削し、突出した形状の貫通電極１７を形成する。
　貫通電極１７が配線１１に埋入する形状に構成されるため、貫通電極１７及び配線１１の間の接触面積が広くなり、接続抵抗を低減することができる。また、突出した貫通電極１７の角部における電界の集中によりトンネル効果を生じさせることができる。貫通電極１７の表面に酸化膜が形成される場合であっても、接続抵抗を低減することができる。
　これ以外の電子機器の構成は本開示の第１の実施形態における電子機器の構成と同様であるため、説明を省略する。
　このように、本開示の第７の実施形態の電子機器は、貫通電極１７が配線１１に埋入する形状に構成され、貫通電極１７及び配線１１の間の接続抵抗を低減することができる。
　（８．撮像素子への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、撮像素子として実現されてもよい。
　［撮像素子の構成］
　図１１は、本開示に係る技術（本技術）が適用され得る撮像素子の構成例を示す図である。同図は、撮像素子１の構成例を表すブロック図である。この撮像素子１を例に挙げて本開示の実施形態に係る半導体素子を説明する。撮像素子１は、被写体の画像データを生成する半導体素子である。撮像素子１は、画素アレイ部６０と、垂直駆動部７０と、カラム信号処理部８０と、制御部９０とを備える。
　画素アレイ部６０は、複数の画素１００が配置されて構成されたものである。同図の画素アレイ部６０は、複数の画素１００が２次元行列の形状に配列される例を表したものである。ここで、画素１００は、入射光の光電変換を行う光電変換部を備え、照射された入射光に基づいて被写体の画像信号を生成するものである。この光電変換部には、例えば、フォトダイオードを使用することができる。それぞれの画素１００には、信号線６１及び６２が配線される。画素１００は、信号線６１により伝達される制御信号に制御されて画像信号を生成し、信号線６２を介して生成した画像信号を出力する。なお、信号線６１は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素１００に共通に配線される。信号線６２は、２次元行列の形状の列毎に配置され、１列に配置された複数の画素１００に共通に配線される。
　垂直駆動部７０は、上述の画素１００の制御信号を生成するものである。同図の垂直駆動部７０は、画素アレイ部６０の２次元行列の行毎に制御信号を生成し、信号線６１を介して順次出力する。
　カラム信号処理部８０は、画素１００により生成された画像信号の処理を行うものである。同図のカラム信号処理部８０は、信号線６２を介して伝達される画素アレイ部６０の１行に配置された複数の画素１００からの画像信号の処理を同時に行う。この処理として、例えば、画素１００により生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換や画像信号のオフセット誤差を除去する相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）を行うことができる。処理後の画像信号は、撮像素子１の外部の回路等に対して出力される。
　制御部９０は、垂直駆動部７０及びカラム信号処理部８０を制御するものである。同図の制御部９０は、信号線９１及び９２を介して制御信号をそれぞれ出力して垂直駆動部７０及びカラム信号処理部８０を制御する。なお、同図の撮像素子１は、請求の範囲に記載の電子機器の一例である。
　［画素の構成］
　図１２は、本開示に係る技術（本技術）が適用され得る撮像素子に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。同図の画素１００は、光電変換部１０１及び１０６と、電荷転送部１０２と、スイッチ素子１０７と、電荷保持部１０３及び１０８と、画素回路１２０ａ及び１２０ｂとを備える。
　画素回路１２０ａは、ＭＯＳトランジスタ１２１乃至１２３を備える。このＭＯＳトランジスタ１２１乃至１２３並びに電荷転送部１０２は、例えば、ｎチャネルＭＯＳトランジスタにより構成することができる。
　前述のように、画素１００には、信号線６１及び６２が配線される。同図の信号線６１には、信号線ＴＧ１、信号線ＴＧ２、信号線ＲＳＴ、信号線ＳＥＬが含まれる。信号線６２には、信号線Ｖｏ１及び信号線Ｖｏ２が含まれる。この他、画素１００には、電源線Ｖｄｄ及びＶｏｕが配線される。この電源線Ｖｄｄは、画素１００に電源を供給する配線である。電源線Ｖｏｕは、光電変換部１０６のバイアス電圧を供給する配線である。
　光電変換部１０１のアノードは接地され、カソードは電荷転送部１０２のソースに接続される。電荷転送部１０２のドレインは、ＭＯＳトランジスタ１２１のソース、ＭＯＳトランジスタ１２２のゲート及び電荷保持部１０３の一端に接続される。電荷保持部１０３の他の一端は、接地される。ＭＯＳトランジスタ１２１のドレイン及びＭＯＳトランジスタ１２２のドレインは、電源線Ｖｄｄに共通に接続される。ＭＯＳトランジスタ１２２のソースはＭＯＳトランジスタ１２３のドレインに接続され、ＭＯＳトランジスタ１２３のソースは、信号線Ｖｏ１に接続される。電荷転送部１０２、ＭＯＳトランジスタ１２１及びＭＯＳトランジスタ１２３のゲートには、それぞれ信号線ＴＧ１、信号線ＲＳＴ及び信号線ＳＥＬが接続される。
　光電変換部１０６の一端は電源線Ｖｏｕに接続され、他端はスイッチ素子１０７の入力端子に接続される。スイッチ素子１０７の出力端子は、電荷保持部１０８の一端と画素回路１２０ｂに接続される。電荷保持部１０８の他の一端は接地される。スイッチ素子１０７の制御信号端子には、信号線ＴＧ２が接続される。なお、画素回路１２０ｂの構成は画素回路１２０ａと同様であるため説明を省略する。
　光電変換部１０１は、入射光の光電変換を行うものである。この光電変換部１０１は、後述する半導体基板１３０に形成されるフォトダイオードにより構成することができる。同図の光電変換部１０１は、入射光のうちの赤外光の光電変換を行う。
　電荷保持部１０３及び電荷保持部１０８は、電荷を保持するものである。この電荷保持部１０３及び電荷保持部１０８は、それぞれ光電変換部１０１及び１０６により生成される電荷を保持する。電荷保持部１０３及び１０８は、半導体基板１３０に形成される半導体領域である浮遊拡散領域（ＦＤ：Floating　Diffusion）により構成することができる。
　電荷転送部１０２は、光電変換部１０１の光電変換により生成される電荷を電荷保持部１０３に転送するものである。この電荷転送部１０２は、光電変換部１０１及び電荷保持部１０３の間を導通させることにより、電荷を転送する。電荷転送部１０２の制御信号は、信号線ＴＧ１により伝達される。
　画素回路１２０は、電荷保持部に保持される電荷に基づいて画像信号を生成するものである。画素回路１２０ａ及び１２０ｂは、それぞれ電荷保持部１０３および１０８に保持される電荷に基づいて画像信号を生成し、それぞれ信号線Ｖｏ１及びＶｏ２に出力する。画素回路１２０ａを例に挙げて説明する、前述のように、画素回路１２０ａは、ＭＯＳトランジスタ１２１乃至１２３により構成される。ＭＯＳトランジスタ１２１は、電荷保持部１０３をリセットするものである。このリセットは、電荷保持部１０３と電源線Ｖｄｄとの間を導通して電荷保持部の電荷を排出することにより行うことができる。ＭＯＳトランジスタ１２１の制御信号は、信号線ＲＳＴにより伝達される。ＭＯＳトランジスタ１２２のゲートは、電荷保持部１０３に接続されている。このため、ＭＯＳトランジスタ１２２のソースには、電荷保持部１０３に保持された電荷に応じた電圧の画像信号が生成される。また、ＭＯＳトランジスタ１２３を導通させることにより、この画像信号を信号線Ｖｏ１に出力させることができる。ＭＯＳトランジスタ１２３の制御信号は、信号線ＳＥＬにより伝達される。
　光電変換部１０６は、入射光の光電変換を行うものである。後述するように、この光電変換部１０６は、光電変換膜が第１電極及び第２電極に挟持されて構成される光電変換素子である。また、光電変換部１０６は、２端子素子に構成され、光電変換に基づく電荷を生成する。同図の光電変換部１０６は、入射光のうちの可視光の光電変換を行う。
　スイッチ素子１０７は、電荷転送部１０２と同様に、光電変換部１０６により生成される電荷を転送する素子である。スイッチ素子１０７は、３端子素子に構成され、入力端子、出力端子及び制御信号端子を備える。制御信号端子に制御信号が入力されると導通し、光電変換部１０６により生成された電荷を電荷保持部１０８に転送する。
　後述するように、光電変換部１０６及びスイッチ素子１０７は、画素１００において一体に構成される。同図においては、便宜上、光電変換部１０６及びスイッチ素子１０７を異なる素子として記載した。
　［画素の断面の構成］
　図１３は、本開示に係る技術（本技術）が適用され得る撮像素子に係る画素の構成例を示す断面図である。同図は、画素１００の構成例を表す断面図であり、同図の画素１００は、半導体基板１３０と、配線領域１４０と、透明配線領域１５０と、光電変換素子１６０と、封止膜１７１と、カラーフィルタ１７２と、平坦化膜１７３と、オンチップレンズ１７４とを備える。
　半導体基板１３０は、光電変換部１０１等の素子が配置される半導体の基板である。同図の半導体基板１３０には、光電変換部１０１、電荷転送部１０２並びに電荷保持部１０３及び１０８を記載した。半導体基板１３０は、例えば、シリコン（Ｓｉ）により構成することができる。光電変換部１０１等は、半導体基板１３０に形成されたウェル領域に配置される。便宜上、同図の半導体基板１３０は、例えば、ｐ型のウェル領域を構成するものと想定する。このｐ型のウェル領域にｎ型の半導体領域を配置することにより、素子を形成することができる。
　同図の半導体基板１３０に記載された矩形がｎ型の半導体領域を表す。光電変換部１０１は、ｎ型の半導体領域１３１により構成される。具体的には、ｎ型の半導体領域１３１及び周囲のｐ型のウェル領域の界面に形成されるｐｎ接合により構成されるフォトダイオードが光電変換部１０１に該当する。
　電荷保持部１０３及び１０８は、ｎ型の半導体領域１３２及び１３３によりそれぞれ構成される。これらｎ型の半導体領域１３２及び１３３が前述のＦＤを構成する。
　電荷転送部１０２は、半導体領域１３１及び１３２並びにゲート電極１３５により構成される。ｎ型の半導体領域１３１及び１３２が電荷転送部１０２のソース領域及びドレイン領域に該当する。ゲート電極１３５は、半導体基板１３０の表面側に配置されるとともにｎ型の半導体領域１３１に達する深さの柱状部を備える。このゲート電極１３５に駆動電圧を印加するとゲート電極１３５に隣接するウェル領域にチャネルが形成され、ｎ型の半導体領域１３１及び１３２の間が導通状態になる。すなわち、光電変換部１０１及び電荷保持部１０３の間が導通し、光電変換部１０１の電荷が電荷保持部１０３に転送される。このように、電荷転送部１０２は、半導体基板の厚さ方向に電荷を転送する縦型トランジスタにより構成される。
　電荷保持部１０８は、光電変換素子１６０により生成される電荷を保持する。この電荷保持部１０８は、後述する貫通電極１７、配線１４２及びコンタクトプラグ１４３を介して伝達される電荷を保持する。
　これら電荷保持部１０３及び１０８に保持された電荷に基づいて画素回路１２０ａ及び１２０ｂにより画像信号がそれぞれ生成される。
　半導体基板１３０には、絶縁膜１３８及び１３９が配置される。絶縁膜１３９は、半導体基板１３０の表面側を絶縁する膜である。また、絶縁膜１３８は、半導体基板１３０の裏面側を絶縁する膜である。これらは、ＳｉＯ２やＳｉＮにより構成することができる。
　配線領域１４０は、絶縁層１４１と、配線１４２とを備える。絶縁層１４１は、配線１４２等を絶縁するものである。この絶縁層１４１は、例えば、ＳｉＯ２により構成することができる。配線１４２は、素子の信号等を伝達する導体である。この配線１４２は、例えば、ＷやＣｕ、Ａｌ等の金属により構成することができる。なお、配線１４２と半導体領域１３３との間はコンタクトプラグ１４３により接続することができる。また、配線１４２には、貫通電極１７が接続される。同図の貫通電極１７は、半導体基板１３０を貫通する形状に構成される。
　光電変換素子１６０は、第１電極を構成する配線１３と、絶縁膜１６２と、透明半導体層１６３と、光電変換膜１６４と、第２電極１６５と、制御電極１６１とを備える。光電変換膜１６４は、有機光電変換膜により構成され、入射光に応じた電荷を生成する膜である。第２電極１６５は、光電変換膜１６４に隣接して配置される透明導電膜である。透明半導体層１６３は、光電変換膜１６４により生成される電荷を蓄積するものである。絶縁膜１６２は、光電変換膜１６４及び透明半導体層１６３を絶縁する膜である。制御電極１６１は、透明半導体層１６３の電荷の蓄積を制御するものである。なお、第２電極１６５及び光電変換膜１６４が図１２において説明した光電変換部１０６に該当する。また、透明半導体層１６３、絶縁膜１６２、制御電極１６１及び配線１３が図１２におけるスイッチ素子１０７に該当する。また、配線１５１は、透明な配線であり信号線ＴＧ２に接続される配線である。
　第２電極１６５は、前述の電源線Ｖｏｕに接続される。露光期間中に電源線Ｖｏｕのバイアス電圧より高い電圧の制御信号を制御電極１６１に印加することにより、光電変換膜１６４において生成された電荷のうちの例えば電子が透明半導体層１６３に移動し、蓄積される。露光期間の経過後に電源線Ｖｏｕのバイアス電圧より低い電圧の制御信号を制御電極１６１に印加することにより、透明半導体層１６３に蓄積された電荷が配線１３に移動し、後述する配線部２０ａにより貫通電極１７に伝達される。また、後述する配線部２０ｃは、制御電極１６１の制御信号を伝達する。
　透明配線領域１５０は、半導体基板１３０及び光電変換素子１６０の間に配置されて透明な配線を備える配線領域である。透明配線領域１５０は、絶縁層１４、配線部２０ａ及び２０ｃ並びに配線１５１を備える。配線部２０ａは、同図の配線１３及び貫通電極１７を接続する。また、配線部２０ｃは、制御電極１６１及び配線１５１を接続する。なお、画素１００は、請求の範囲に記載の撮像素子の一例である。
　封止膜１７１は、光電変換素子１６０を封止するものである。カラーフィルタ１７２は、入射光のうちの所定の波長の光を透過する光学的なフィルタである。平坦化膜１７３は、カラーフィルタ１７２の表面を平坦化するものである。オンチップレンズ１７４は、入射光を光電変換部１０１や光電変換素子１６０に集光するレンズである。なお、カラーフィルタ１７２は、光電変換素子１６０の下層に配置することもできる。
　［画素の平面の構成］
　図１４は、本開示に係る技術（本技術）が適用され得る撮像素子に係る画素の構成例を示す平面図である。同図は、画素１００の透明配線領域１５０の構成を表す平面図である。
　画素１００の中央部に略正方形の形状の制御電極１６１が配置される。この制御電極１６１の右下に配線部２０ｃが配置される。この配線部２０ｃには、配線１５１が接続される。制御電極１６１の左に長方形の形状の配線１３が配置される。同図の配線１３の下側に配線部２０ａが配置される。この配線部２０ａには、貫通電極１７が接続される。貫通電極１７には、配線１４２が接続され、コンタクトプラグ１４３を介して半導体領域１３３に接続される。
　このように、画素１００に透明な配線部２０等を配置することにより、入射光を透過させることができる。半導体基板１３０の光電変換部１０１に入射する光の減光を防ぐことができる。
　なお、本開示に係る技術（本技術）は、発光素子を備える電子機器に適用することもできる。例えば、有機ＥＬパネルを備える表示装置に適用することもできる。この場合、有機ＥＬパネルに接続される配線に本開示に係る配線部１０を適用する。
　なお、本開示の第２の実施形態の構成は、他の実施形態に適用することができる。具体的には、図４の埋め込み部１６ａは、本開示の第３及び第４の実施形態に適用することができる。
　なお、本開示の第３の実施形態の構成は、他の実施形態に適用することができる。具体的には、図５の絶縁層１４ａは、本開示の第２、第４～６の実施形態に適用することができる。
　なお、本開示の第４の実施形態の構成は、他の実施形態に適用することができる。具体的には、図６の保護膜２２は、本開示の第２、３、５及び６の実施形態に適用することができる。
　（効果）
　電子機器は、絶縁層１４と、層間接続配線１２と、上層配線（配線１３）とを有する。絶縁層１４は、下層配線（配線１１）に隣接して配置されて貫通孔１９を備える。層間接続配線１２は、上記貫通孔１９において上記下層配線（配線１１）に接続するとともに上記絶縁層１４の表面側に展延する形状に構成される透明な配線である。上層配線（配線１３）は、上記絶縁層１４の表面側に展延する上記層間接続配線１２に積層されて接続する透明な配線である。これにより、下層配線に上層配線が積層された配線部を構成することができる。
　また、上記貫通孔１９に応じて形成される上記層間接続配線１２の凹部１５に配置されて透明な部材により構成される埋め込み部１６を更に有し、上記上層配線（配線１３）は、上記埋め込み部１６の表面に隣接して配置されてもよい。これにより、貫通孔１９に基づく凹部を埋めることができる。
　また、上記埋め込み部１６は、絶縁物により構成されてもよい。これにより、埋め込み部１６を絶縁することができる。
　また、上記埋め込み部１６は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化炭化シリコン（ＳｉＯＣ）、フッ素添加酸化シリコン（ＳｉＯＦ）、炭素添加酸化シリコン（ＳｉＯＣＨ）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、ボロンシリケートガラス（ＢＳＧ）及びボロンリンシリケートガラス（ＢＰＳＧ）のうちの何れかを含んでもよい。
　また、上記埋め込み部１６は、上記絶縁層１４とは異なる屈折率に構成されてもよい。これにより、埋め込み部１６の界面の反射光を増加させることができる。
　また、上記埋め込み部１６は、導電性を有する部材により構成されてもよい。これにより、配線部の接続抵抗を低減することができる。
　また、上記埋め込み部１６は、上記上層配線（配線１３）を構成する部材により構成されてもよい。これにより、製造工程を簡略化することができる。
　また、上記絶縁層１４、上記層間接続配線１２及び上記上層配線（配線１３）により構成される２層配線部が複数積層されて配置されてもよい。これにより、多層配線を構成することができる。
　また、上記層間接続配線１２は、上記絶縁層１４とは異なる屈折率に構成されてもよい。これにより、層間接続配線１２の界面の反射光を増加させることができる。
　また、絶縁層１４は、テーパ形状に構成される上記貫通孔１９を備えてもよい。これにより、層間接続配線１２の接続抵抗の増加を防ぐことができる。
　また、絶縁層１４は、５０度以上の角度のテーパ形状に構成される上記貫通孔１９を備えてもよい。これにより、配線部１０のサイズを縮小することができる。
　また、上記絶縁層１４に隣接するとともに上記層間接続配線１２及び上記上層配線（配線１３）の側面に隣接して配置されて上記絶縁層１４とは異なる屈折率に構成される第２の絶縁層（絶縁層１４ａ）を更に有してもよい。これにより、層間接続配線１２及び上層配線の側面の反射光を増加させることができる。
　また、上記層間接続配線１２は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）及びカーボンナノチューブ（ＣＮＴ）のうちの何れかを含んでもよい。
　また、上記上層配線（配線１３）は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）及びカーボンナノチューブ（ＣＮＴ）のうちの何れかを含んでもよい。
　また、上記下層配線（配線１１）及び上記上層配線（配線１３）の少なくとも１つと上記絶縁層１４との間に配置される保護膜２２を更に有してもよい。これにより、製造工程の管理を簡略化することができる。
　また、透明な下層配線（配線１１）を更に有してもよい。
　また、上記下層配線（配線１１）は、底面に他の配線が埋入する形状に構成されてもよい。これにより、接続抵抗を低減することができる。
　また、入射光に基づいて画像信号を生成する撮像素子を更に有し、上記上層配線（配線１３）は、上記撮像素子に信号を伝達してもよい。これにより、撮像素子を有する電子機器の入射光の減光を防ぐことができる。
　また、上記絶縁層１４、上記層間接続配線１２及び上記上層配線（配線１３）により構成されて上記撮像素子の周囲に配置される２層配線部を更に有してもよい。これにより、画素の感度を向上させることができる。
　電子機器の製造方法は、下層配線（配線１１）に隣接して配置される絶縁層１４に貫通孔１９を形成する工程と、上記形成された貫通孔１９において上記下層配線（配線１１）に接続するとともに上記絶縁層１４の表面側に展延する形状に構成される透明な層間接続配線１２を形成する工程と、上記形成された層間接続配線１２における上記絶縁層１４の表面側に展延する部分に積層されて接続する透明な上層配線（配線１３）を形成する工程とを含む電子機器の製造方法である。これにより、下層配線に上層配線が積層された配線部を製造することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　下層配線に隣接して配置されて貫通孔を備える絶縁層と、
　前記貫通孔において前記下層配線に接続するとともに前記絶縁層の表面側に展延する形状に構成される透明な層間接続配線と、
　前記絶縁層の表面側に展延する前記層間接続配線に積層されて接続する透明な上層配線と
を有する電子機器。
（２）
　前記貫通孔に応じて形成される前記層間接続配線の凹部に配置されて透明な部材により構成される埋め込み部を更に有し、
　前記上層配線は、前記埋め込み部の表面に隣接して配置される
前記（１）に記載の電子機器。
（３）
　前記埋め込み部は、絶縁物により構成される前記（２）に記載の電子機器。
（４）
　前記埋め込み部は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化炭化シリコン（ＳｉＯＣ）、フッ素添加酸化シリコン（ＳｉＯＦ）、炭素添加酸化シリコン（ＳｉＯＣＨ）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、ボロンシリケートガラス（ＢＳＧ）及びボロンリンシリケートガラス（ＢＰＳＧ）のうちの何れかを含む前記（３）に記載の電子機器。
（５）
　前記埋め込み部は、前記絶縁層とは異なる屈折率に構成される前記（３）に記載の電子機器。
（６）
　前記埋め込み部は、導電性を有する部材により構成される前記（２）に記載の電子機器。
（７）
　前記埋め込み部は、前記上層配線を構成する部材により構成される前記（６）に記載の電子機器。
（８）
　前記絶縁層、前記層間接続配線及び前記上層配線により構成される２層配線部が複数積層されて配置される前記（１）～（７）の何れかに記載の電子機器。
（９）
　前記層間接続配線は、前記絶縁層とは異なる屈折率に構成される前記（１）～（８）の何れかに記載の電子機器。
（１０）
　前記絶縁層は、テーパ形状に構成される前記貫通孔を備える前記（１）～（９）の何れかに記載の電子機器。
（１１）
　前記絶縁層は、５０度以上の角度のテーパ形状に構成される前記貫通孔を備える前記（１０）に記載の電子機器。
（１２）
　前記絶縁層に隣接するとともに前記層間接続配線及び前記上層配線の側面に隣接して配置されて前記絶縁層とは異なる屈折率に構成される第２の絶縁層を更に有する前記（１）～（１１）の何れかに記載の電子機器。
（１３）
　前記層間接続配線は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）及びカーボンナノチューブ（ＣＮＴ）のうちの何れかを含む前記（１）～（１２）の何れかに記載の電子機器。
（１４）
　前記上層配線は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）及びカーボンナノチューブ（ＣＮＴ）のうちの何れかを含む前記（１）～（１３）の何れかに記載の電子機器。
（１５）
　前記下層配線及び前記上層配線の少なくとも１つと前記絶縁層との間に配置される保護膜を更に有する前記（１）～（１４）の何れかに記載の電子機器。
（１６）
　透明な下層配線を更に有する前記（１）～（１５）の何れかに記載の電子機器。
（１７）
　前記下層配線は、底面に他の配線が埋入する形状に構成される前記（１６）に記載の電子機器。
（１８）
　入射光に基づいて画像信号を生成する撮像素子を更に有し、
　前記上層配線は、前記撮像素子に信号を伝達する
前記（１）～（１７）の何れかに記載の電子機器。
（１９）
　前記絶縁層、前記層間接続配線及び前記上層配線により構成されて前記撮像素子の周囲に配置される２層配線部を更に有する前記（１８）に記載の電子機器。
（２０）
　下層配線に隣接して配置される絶縁層に貫通孔を形成する工程と、
　前記形成された貫通孔において前記下層配線に接続するとともに前記絶縁層の表面側に展延する形状に構成される透明な層間接続配線を形成する工程と、
　前記形成された層間接続配線における前記絶縁層の表面側に展延する部分に積層されて接続する透明な上層配線を形成する工程と
を含む電子機器の製造方法。
　１　撮像素子
　１０、１０ａ　配線部
　１１、１３、１５１　配線
　１２　層間接続配線
　１４、１４ａ　絶縁層
　１５　凹部
　１６、１６ａ　埋め込み部
　１７　貫通電極
　１９　貫通孔
　２０、２０ａ、２０ｂ、２０ｃ　配線部
　２１、２２　保護膜
　１００　画素
　１０１、１０６　光電変換部
　１０３、１０８　電荷保持部
　１０７　スイッチ素子
　１３０　半導体基板
　１５０　透明配線領域
　１６０　光電変換素子
　１６１　制御電極
　１６２　絶縁膜
　１６３　透明半導体層
　１６４　光電変換膜
　１６５　第１電極

Claims (20)

  1. 　下層配線に隣接して配置されて貫通孔を備える絶縁層と、
    　前記貫通孔において前記下層配線に接続するとともに前記絶縁層の表面側に展延する形状に構成される透明な層間接続配線と、
    　前記絶縁層の表面側に展延する前記層間接続配線に積層されて接続する透明な上層配線と
    を有する電子機器。
  2. 　前記貫通孔に応じて形成される前記層間接続配線の凹部に配置されて透明な部材により構成される埋め込み部を更に有し、
    　前記上層配線は、前記埋め込み部の表面に隣接して配置される
    請求項１に記載の電子機器。
  3. 　前記埋め込み部は、絶縁物により構成される請求項２に記載の電子機器。
  4. 　前記埋め込み部は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化炭化シリコン（ＳｉＯＣ）、フッ素添加酸化シリコン（ＳｉＯＦ）、炭素添加酸化シリコン（ＳｉＯＣＨ）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、ボロンシリケートガラス（ＢＳＧ）及びボロンリンシリケートガラス（ＢＰＳＧ）のうちの何れかを含む請求項３に記載の電子機器。
  5. 　前記埋め込み部は、前記絶縁層とは異なる屈折率に構成される請求項３に記載の電子機器。
  6. 　前記埋め込み部は、導電性を有する部材により構成される請求項２に記載の電子機器。
  7. 　前記埋め込み部は、前記上層配線を構成する部材により構成される請求項６に記載の電子機器。
  8. 　前記絶縁層、前記層間接続配線及び前記上層配線により構成される２層配線部が複数積層されて配置される請求項１に記載の電子機器。
  9. 　前記層間接続配線は、前記絶縁層とは異なる屈折率に構成される請求項１に記載の電子機器。
  10. 　前記絶縁層は、テーパ形状に構成される前記貫通孔を備える請求項１に記載の電子機器。
  11. 　前記絶縁層は、５０度以上の角度のテーパ形状に構成される前記貫通孔を備える請求項１０に記載の電子機器。
  12. 　前記絶縁層に隣接するとともに前記層間接続配線及び前記上層配線の側面に隣接して配置されて前記絶縁層とは異なる屈折率に構成される第２の絶縁層を更に有する請求項１に記載の電子機器。
  13. 　前記層間接続配線は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）及びカーボンナノチューブ（ＣＮＴ）のうちの何れかを含む請求項１に記載の電子機器。
  14. 　前記上層配線は、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）、酸化錫（ＳｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化チタン（ＴｉＯｘ）及びカーボンナノチューブ（ＣＮＴ）のうちの何れかを含む請求項１に記載の電子機器。
  15. 　前記下層配線及び前記上層配線の少なくとも１つと前記絶縁層との間に配置される保護膜を更に有する請求項１に記載の電子機器。
  16. 　透明な下層配線を更に有する請求項１に記載の電子機器。
  17. 　前記下層配線は、底面に他の配線が埋入する形状に構成される請求項１６に記載の電子機器。
  18. 　入射光に基づいて画像信号を生成する撮像素子を更に有し、
    　前記上層配線は、前記撮像素子に信号を伝達する
    請求項１に記載の電子機器。
  19. 　前記絶縁層、前記層間接続配線及び前記上層配線により構成されて前記撮像素子の周囲に配置される２層配線部を更に有する請求項１８に記載の電子機器。
  20. 　下層配線に隣接して配置される絶縁層に貫通孔を形成する工程と、
    　前記形成された貫通孔において前記下層配線に接続するとともに前記絶縁層の表面側に展延する形状に構成される透明な層間接続配線を形成する工程と、
    　前記形成された層間接続配線における前記絶縁層の表面側に展延する部分に積層されて接続する透明な上層配線を形成する工程と
    を含む電子機器の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181209A (ja) * 1992-12-15 1994-06-28 Nec Corp 半導体装置の製造方法
JP2004233683A (ja) * 2003-01-30 2004-08-19 Sony Corp 液晶表示装置の製造方法
JP2006261240A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 電子デバイス用基板、電子デバイス用基板の製造方法、表示装置および電子機器
JP2011211187A (ja) * 2010-03-12 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2012255960A (ja) * 2011-06-10 2012-12-27 Seiko Epson Corp 電気光学装置の製造方法
WO2017169314A1 (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、及び電子装置
JP2017228621A (ja) * 2016-06-21 2017-12-28 富士通株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181209A (ja) * 1992-12-15 1994-06-28 Nec Corp 半導体装置の製造方法
JP2004233683A (ja) * 2003-01-30 2004-08-19 Sony Corp 液晶表示装置の製造方法
JP2006261240A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 電子デバイス用基板、電子デバイス用基板の製造方法、表示装置および電子機器
JP2011211187A (ja) * 2010-03-12 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2012255960A (ja) * 2011-06-10 2012-12-27 Seiko Epson Corp 電気光学装置の製造方法
WO2017169314A1 (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、及び電子装置
JP2017228621A (ja) * 2016-06-21 2017-12-28 富士通株式会社 半導体装置及び半導体装置の製造方法

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