CN1477701A - 非易失性半导体存储器的制造方法和非易失性半导体存储器 - Google Patents

非易失性半导体存储器的制造方法和非易失性半导体存储器 Download PDF

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Abstract

本发明的课题在于使层间绝缘膜的填埋不良不发生。在控制栅电极CG上形成的氧化硅膜206的侧壁部分上形成平缓形状的侧壁212。由于存在该侧壁212的缘故，在由控制栅电极CG和浮置栅电极FG构成的存储单元之间填埋层间绝缘膜150时，层间绝缘膜150容易进入，难以发生层间绝缘膜150的填埋不良。

Description

非易失性半导体存储器的 制造方法和非易失性半导体存储器
技术领域
本发明涉及非易失性半导体存储器的制造方法和非易失性半导体存储器，特别是涉及在形成层间绝缘膜时难以发生存储单元之间的填埋不良的非易失性半导体存储器的制造方法和非易失性半导体存储器。
背景技术
作为半导体存储器的一种，有具有层叠了浮置栅电极和控制栅电极而形成的能导电性地改写的存储单元的非易失性半导体存储器。特别是以在邻接的存储单元相互间共用各存储单元的源/漏扩散区的形态串联地连接多个存储单元而构成了NAND型存储单元的NAND型的非易失性半导体存储器能实现高集成化而引人注目。
图1是示出NAND型存储单元的等效电路图，图2是示出其平面布局图。如图1中所示，在NAND型存储单元中，串联地连接了层叠浮置栅电极和控制栅电极的存储单元CG1.1、CG2.1、CG3.1、…、CGn.1。此外，处于这些存储单元列的一端的存储单元CG1.1的漏扩散层经选择用的晶体管SG1.1利用位线接点连接到位线BL1上。另一方面，处于这些存储单元列的另一端的存储单元CGn.1的源扩散层经选择用的晶体管SG2.1利用源线接点连接到源线S上。以矩阵状配置多个这样的存储单元，构成了存储单元阵列。
如图2中所示，在半导体衬底的同一阱上形成了各存储单元，存储单元CG1.1、CG2.1、CG3.1、…、CGn.1(存储单元CG1.2、CG2.2、CG3.2、…、CGn.2)的控制栅电极在与位线方向交叉的方向上连续地被形成，构成字线WL1、WL2、…、WLn。选择用的晶体管SG1.1、SG2.1(晶体管SG1.2、SG2.2)的控制栅电极也同样地在字线的方向上连续地被形成，构成选择线SL1、SL2。各存储单元的浮置栅电极，如用虚线的阴影线所示，在每个存储单元中独立地分离地被形成。
作为这样的非易失性半导体存储器的制造方法，例如存在特开2002-83884号公报、特开2000-174145号公报等。根据图3至图16，说明在该特开2002-83884号公报中公开了的非易失性半导体存储器的制造方法。
图3至图13和图15是图2中示出的非易失性半导体存储器的A-A’剖面图，图14和图16是图2中示出的非易失性半导体存储器的B-B’剖面图。
首先，如图3中所示，在硅衬底等的半导体衬底100上形成作为栅绝缘膜的第1氧化硅膜102。在本实施例中，以10nm的膜厚形成该第1氧化硅膜102。接着，在该第1氧化硅膜102上形成第1多晶硅膜104。在本实施例中，以60nm的膜厚形成该第1多晶硅膜104。其次，在该第1多晶硅膜104上形成氮化硅膜106，在该氮化硅膜106上形成第2氧化硅膜108。
其次，如图4中所示，在该第2氧化硅膜108上涂敷光致抗蚀剂110，利用光刻法在该光致抗蚀剂110上形成在位线方向上延伸的狭缝。接着，将该光致抗蚀剂110用作掩模，利用RIE(反应离子刻蚀)法，刻蚀第2氧化硅膜108和氮化硅膜106。
其次，如图5中所示，将该半导体衬底100暴露于O2等离子体中，在除去光致抗蚀剂110的同时，将第2氧化硅膜108用作掩模，刻蚀第1多晶硅膜104、第1氧化硅膜102和半导体衬底100，在半导体衬底100上形成槽112。接着，在氧化气氛中加热该半导体衬底100，形成第3氧化硅膜114。在本实施例中，以6nm的膜厚形成该第3氧化硅膜114。接着，利用HDP(高密度等离子体)法，形成第4氧化硅膜116，使其填埋半导体衬底100的槽112。
其次，如图6中所示，利用CMP(化学机械抛光)法，对第4氧化硅膜116进行研磨，使其平坦化。进行该研磨直到氮化硅膜106的中途。接着，在氮气氛中加热该半导体衬底100。
其次，如图7中所示，在浸在NH4F溶液中后，利用150℃的磷酸处理的湿法刻蚀，除去氮化硅膜106。由此，由第3氧化硅膜114和第4氧化硅膜116形成STI(浅槽隔离)元件隔离区。
其次，如图8中所示，利用LPCVD(低压化学气相淀积)法，在该半导体装置上形成添加了磷的第2多晶硅膜120，在该第2多晶硅膜120上形成第5氧化硅膜122。接着，在该第5氧化硅膜122上涂敷光致抗蚀剂124，利用光刻法，在该光致抗蚀剂124上形成在位线方向上延伸的狭缝。
其次，如图9中所示，将该光致抗蚀剂124用作掩模，例如RIE法刻蚀第5氧化硅膜122。接着，将该硅衬底100暴露于O2等离子体中以除去光致抗蚀剂124。接着，利用LPCVD法形成第6氧化硅膜126。
其次，如图10中所示，通过对该第6氧化硅膜126进行回刻(etchback)，在第5氧化硅膜122的侧壁部分上形成侧壁126a。利用该侧壁126a和第5氧化硅膜122形成具有在位线方向上延伸的狭缝的掩模材料。
其次，如图11中所示，将侧壁126a和第5氧化硅膜122用作掩模材料，利用RIE法刻蚀第2多晶硅膜120。接着，将该半导体衬底100暴露于HF汽中，剥离侧壁126a和第5氧化硅膜122。由此，其后成为浮置栅电极FG。第1多晶硅膜104和第2多晶硅膜120在位线方向上被隔离。
其次，如图12中所示，利用LPCVD法形成ONO膜(氧化硅膜-氮化硅膜-氧化硅膜)130，在氧化气氛中进行处理。接着，利用LPCVD法在该ONO膜130上形成第3多晶硅膜132。接着，利用PVD(物理汽相淀积)法，在该第3多晶硅膜132上形成硅化钨(WSi)膜134。接着，利用LPCVD法在该硅化钨膜134上形成第7氧化硅膜136。在本实施例中，以20nm的膜厚形成该第7氧化硅膜136。
其次，如图13和图14中所示，涂敷光致抗蚀剂140，利用光刻法将该光致抗蚀剂140加工为所希望的图形。即，形成在字线方向上开出了狭缝的光致抗蚀剂140。接着，将该光致抗蚀剂140用作掩模，利用RIE法，刻蚀第7氧化硅膜136。
其次，如图15和图16中所示，剥离光致抗蚀剂140。接着，将第7氧化硅膜136用作掩模材料，刻蚀硅化钨膜134、第3多晶硅膜132、ONO膜130、第2多晶硅膜120和第1多晶硅膜104。由此，在字线方向上隔离硅化钨膜134、第3多晶硅膜132、ONO膜130、第2多晶硅膜120和第1多晶硅膜104。因此，由硅化钨膜134和第3多晶硅膜132形成控制栅电极CG。由第1多晶硅膜104和第2多晶硅膜120形成浮置栅电极FG。即，由此形成具有浮置栅电极FG和控制栅电极CG的非易失性的存储单元。
其次，利用氧化工序(RTO)，在第1多晶硅膜104、第2多晶硅膜120和第3多晶硅膜132中的字线方向的侧壁部分上形成氧化膜162作为绝缘膜。接着，利用离子注入形成源/漏扩散区160。接着，以覆盖各存储单元的方式并以40nm的膜厚整体地形成氮化硅膜164作为绝缘膜。接着，在以填埋各存储单元之间且覆盖各存储单元的方式形成了层间绝缘膜150后，使该层间绝缘膜150平坦化。在本实施例中，用以下的工序形成层间绝缘膜150。即，在氮气氛中进行热处理，利用氧化处理形成第8氧化硅膜，利用LPCVD法形成第9氧化硅膜并形成第2氮化硅膜。接着，形成添加了硼(B)或磷(P)的第10氧化硅膜，在氧气氛中进行热处理。其后，通过利用CMP进行平坦化，形成层间绝缘膜150。
但是，一般来说，为了改善存储单元的特性，最好扩展栅电极的宽度。即，在图16中，希望扩展存储单元的控制栅电极CG的宽度W1和扩展浮置栅电极FG的宽度W1。但是，如果扩展栅电极的宽度W1，则栅电极相互间的宽度W2相应地变窄，产生该栅电极之间的填埋层间绝缘膜150的形成变得困难的问题。即，在上述的层间绝缘膜150的形成时，容易发生填埋不良。
发明内容
本发明是鉴于上述课题而进行的，其目的在于提供在形成上述的层间绝缘膜时难以发生填埋不良的非易失性半导体存储器的制造方法和非易失性半导体存储器。
为了解决上述课题，本发明的非易失性半导体存储器的制造方法的特征在于，具备：在半导体衬底上形成第1绝缘膜的工序；在上述第1绝缘膜上形成浮置栅电极材料膜的工序；在上述浮置栅电极材料膜上形成第2绝缘膜的工序；在上述第2绝缘膜上形成控制栅电极材料膜的工序；在上述控制栅电极材料膜上形成具有在第1方向上延伸的狭缝的第1掩模材料的工序；在上述第1掩模材料的侧壁部分上形成侧壁的工序；以及将上述第1掩模材料和上述侧壁用作掩模刻蚀上述控制栅电极材料膜、上述第2绝缘膜和上述浮置栅电极材料膜以形成具有浮置栅电极和控制栅电极的存储单元的工序。
本发明的非易失性半导体存储器是具有多个能导电性地改写的存储单元的非易失性半导体存储器，其特征在于：各存储单元具备：在半导体衬底上形成的第1绝缘膜；在上述栅绝缘膜上形成的浮置栅电极；在上述浮置栅电极上形成第2绝缘膜；在上述第2绝缘膜上形成的控制栅电极；在上述控制栅电极上形成第3绝缘膜；以及在上述第3绝缘膜的侧壁部分上且在上述控制栅电极上形成的台阶部分上形成的侧壁。
按照本发明的非易失性半导体存储器的制造方法和非易失性半导体存储器，由于在控制栅电极上形成侧壁，故在存储单元之间填埋层间绝缘膜时，可使之难以发生填埋不良。
附图说明
图1是示出一般的NAND型存储单元的等效电路图。
图2是图1的NAND型存储单元的平面布局图。
图3是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图4是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图5是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图6是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图7是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图8是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图9是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图10是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图11是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图12是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图13是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图14是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图13对应的图。
图15是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图16是示出现有的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图15对应的图。
图17是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图18是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图19是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图18对应的图。
图20是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图21是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图20对应的图。
图22是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图23是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图22对应的图。
图24是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图25是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图24对应的图。
图26是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图27是示出本发明的第1实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图26对应的图。
图28是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图29是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图30是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图29对应的图。
图31是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图32是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图31对应的图。
图33是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图34是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图33对应的图。
图35是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图36是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图35对应的图。
图37是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图38是示出本发明的第2实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图37对应的图。
图39是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图40是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图41是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图40对应的图。
图42是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图43是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图42对应的图。
图44是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图45是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图44对应的图。
图46是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图47是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图46对应的图。
图48是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图49是示出本发明的第3实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图48对应的图。
图50是示出本发明的第4实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图51是示出本发明的第4实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图50对应的图。
图52是示出本发明的第5实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的A-A’剖面图)。
图53是示出本发明的第5实施例的非易失性半导体存储器的制造工序的一部分的剖面图(图2的B-B’剖面图)，是与图52对应的图。
具体实施方式
〔第1实施例〕
本发明的第1实施例中，通过另外形成由氧化硅膜构成的侧壁以使上述的图16中的第7氧化硅膜136的肩部变得平缓，使得其后在存储单元间的宽度W2中填埋层间绝缘膜150时填埋不良难以发生。以下说明更详细的内容。
到图11为止，本实施例的非易失性半导体存储器的制造工序与上述的现有技术是同样的。
在该图11之后，在本实施例中，如图17中所示，利用LPCVD法形成ONO膜(氧化硅膜-氮化硅膜-氧化硅膜)200作为绝缘膜，在850℃的氧化气氛中进行热处理。接着，利用LPCVD法在该ONO膜200上形成第3多晶硅膜202。接着，利用PVD(物理汽相淀积)法，在该第3多晶硅膜202上形成硅化钨(WSi)膜204。接着，在600℃～700℃的温度下，利用LPCVD法在该硅化钨膜204上形成第7氧化硅膜206。在本实施例中，该第7氧化硅膜206是绝缘膜的一例，以200nm～300nm的膜厚来形成。
其次，如图18和图19中所示，涂敷光致抗蚀剂208，利用光刻法将该光致抗蚀剂208加工为所希望的图形。即，形成在字线方向上开出了狭缝的光致抗蚀剂208。接着，将该光致抗蚀剂208用作掩模，利用RIE法，刻蚀第7氧化硅膜206。此时，硅化钨膜204被过刻蚀。由此，在第7氧化硅膜206上形成在字线方向上延伸的狭缝。
其次，如图20和图21中所示，除去光致抗蚀剂208。接着，利用LPCVD法，在600℃以下形成氧化硅膜210。在本实施例中，该氧化硅膜210是绝缘膜的一例，以20nm的膜厚来形成。在此，之所以在600℃以下形成氧化硅膜210的原因如下所述。即，在形成第7氧化硅膜206时，该非易失性半导体存储器的硅化钨膜204已暴露于作为600℃以上的温度的600℃～700℃的温度下。因此，硅化钨(WSi )膜204的表面一侧的硅(Si)已经与氧发生了反应，在表面一侧没有残留未反应的硅(Si)。在该状态下，如果利用硅化钨与氧发生反应的温度的600℃以上的温度来形成氧化硅膜210，则硅化钨(WSi)膜204的钨(W)与氧发生了反应，在硅化钨膜204中形成了异常氧化物(W2O3)。
因此，在本实施例中，利用硅化钨与氧几乎不发生反应的600℃以下的温度的LPCVD法来形成氧化硅膜210。如果根据这样的观点，则形成氧化硅膜210时的温度的下限不作特别的限定，但该下限必须是能利用LPCVD法形成氧化硅膜210的温度以上。
其次，如图22和图23中所示，通过对氧化硅膜210进行回刻，在第7氧化硅膜206的各狭缝的侧壁部分上形成侧壁212。即，通过整体地对氧化硅膜210进行回刻，以自对准的方式使该氧化硅膜210成为侧壁212。
其次，如图24和图25中所示，将第7氧化硅膜206和由氧化硅膜构成的侧壁212用作掩模材料，刻蚀硅化钨膜204、第3多晶硅膜202、ONO膜200、第2多晶硅膜120和第1多晶硅膜104。由此，在字线方向上隔离硅化钨膜204、第3多晶硅膜202、ONO膜200、第2多晶硅膜120和第1多晶硅膜104。因此，由硅化钨膜204和第3多晶硅膜202形成控制栅电极CG。由第2多晶硅膜120和第1多晶硅膜104形成浮置栅电极FG。此外，在控制栅电极CG的硅化钨膜204的上部形成阶梯状的台阶差，侧壁212位于该台阶差部分上。
其次，如图26和图27中所示，利用氧化工序(RTO)，在第1多晶硅膜104、第2多晶硅膜120和第3多晶硅膜202中的字线方向的侧壁部分上形成氧化膜262作为绝缘膜。接着，利用离子注入形成源/漏扩散区160。接着，以覆盖各存储单元的方式并以40nm的膜厚整体地形成氮化硅膜264作为绝缘膜。
其次，以填埋存储单元之间的方式形成层间绝缘膜150。形成层间绝缘膜150用的工序与上述的现有技术是同样的。但是，在本实施例中，在控制栅电极CG上的第7氧化硅膜206的肩部上形成了平缓形状的侧壁212。因此，在存储单元间的宽度W2中填埋层间绝缘膜150时，容易填埋层间绝缘膜150，难以发生填埋不良。
再有，在本实施例中，在作为硅化钨与氧发生反应的600℃以上的温度的600℃～700℃的温度下形成第7氧化硅膜206，在600℃以下的温度下形成氧化硅膜210，但也可与其相反。即，也可在600℃以下形成第7氧化硅膜206，在作为600℃以上的温度的600℃～700℃的温度下形成氧化硅膜210。进而，也可在600℃以下的温度下形成第7氧化硅膜206和氧化硅膜210这两者。
〔第2实施例〕
本发明的第2实施例中，对上述的第1实施例进行变形，用氮化硅膜来形成氧化硅膜206、210。再有，到图11为止，本实施例的非易失性半导体存储器的制造工序与上述的第1实施例是同样的。
在该图11之后，在本实施例中，如图28中所示，利用LPCVD法形成ONO膜(氧化硅膜-氮化硅膜-氧化硅膜)200作为绝缘膜，在850℃的氧化气氛中进行热处理。接着，利用LPCVD法在该ONO膜200上形成第3多晶硅膜202。接着，利用PVD(物理汽相淀积)法，在该第3多晶硅膜202上形成硅化钨(WSi)膜204。接着，在700℃～800℃的温度下，利用LPCVD法在该硅化钨膜204上形成氮化硅膜306。在本实施例中，该氮化硅膜306是绝缘膜的一例，以200nm～300nm的膜厚来形成。
其次，如图29和图30中所示，涂敷光致抗蚀剂208，利用光刻法将该光致抗蚀剂208加工为所希望的图形。即，形成在字线方向上开出了狭缝的光致抗蚀剂208。接着，将该光致抗蚀剂208用作掩模，利用RIE法，刻蚀氮化硅膜306。此时，硅化钨膜204被过刻蚀。
其次，如图31和图32中所示，除去光致抗蚀剂208。接着，利用LPCVD法，在600℃以下形成氮化硅膜310。在本实施例中，该氮化硅膜310是绝缘膜的一例，以20nm的膜厚来形成。在此，之所以在600℃以下形成氮化硅膜310的原因与上述的第1实施例相同。
其次，如图33和图34中所示，通过对氮化硅膜310进行回刻，在氮化硅膜306的各狭缝的侧壁部分上形成侧壁312。即，通过整体地对氮化硅膜310进行回刻，以自对准的方式使该氮化硅膜310成为侧壁312。
其次，如图35和图36中所示，将氮化硅膜306和由氧化硅膜构成的侧壁312用作掩模材料，刻蚀硅化钨膜204、第3多晶硅膜202、ONO膜200、第2多晶硅膜120和第1多晶硅膜104。由此，在字线方向上隔离硅化钨膜204、第3多晶硅膜202、ONO膜200、第2多晶硅膜120和第1多晶硅膜104。因此，形成由硅化钨膜204和第3多晶硅膜202构成的控制栅电极CG，形成由第2多晶硅膜120和第1多晶硅膜104构成的浮置栅电极FG。此外，在控制栅电极CG的硅化钨膜204的上部形成阶梯状的台阶差，侧壁312位于该台阶差部分上。
其次，如图37和图38中所示，利用氧化工序(RTO)，在第1多晶硅膜104、第2多晶硅膜120和第3多晶硅膜202中的字线方向的侧壁部分上形成氧化膜362作为绝缘膜。接着，利用离子注入形成源/漏扩散区160。接着，以覆盖各存储单元的方式并以40nm的膜厚整体地形成氮化硅膜364作为绝缘膜。
其次，以填埋存储单元之间的方式形成层间绝缘膜150。形成层间绝缘膜150用的工序与上述的现有技术是同样的。但是，在本实施例中，在控制栅电极CG上的氮化硅膜306的肩部上形成了平缓形状的侧壁312。因此，在存储单元间的宽度W2中填埋层间绝缘膜150时，容易填埋层间绝缘膜150，难以发生填埋不良。
再有，在本实施例中，在作为硅化钨与氧发生反应的600℃以上的温度的700℃～800℃的温度下形成氮化硅膜306，在600℃以下的温度下形成氮化硅膜310，但也可与其相反。即，也可在600℃以下形成氮化硅膜306，在作为600℃以上的温度的700℃～800℃的温度下形成氮化硅膜310。进而，也可在600℃以下的温度下形成氮化硅膜306、310这两者。
〔第3实施例〕
本发明的第3实施例中，对上述的第1实施例进行变形，用氮化硅膜来形成氧化硅膜206。再有，到图11为止，本实施例的非易失性半导体存储器的制造工序与上述的第1实施例是同样的。
在该图11之后，在本实施例中，如图39中所示，利用LPCVD法形成ONO膜(氧化硅膜-氮化硅膜-氧化硅膜)200作为绝缘膜，在850℃的氧化气氛中进行热处理。接着，利用LPCVD法在该ONO膜200上形成第3多晶硅膜202。接着，利用PVD(物理汽相淀积)法，在该第3多晶硅膜202上形成硅化钨(WSi)膜204。接着，在700℃～800℃的温度下，利用LPCVD法在该硅化钨膜204上形成氮化硅膜406。在本实施例中，该氮化硅膜406是绝缘膜的一例，以200nm～300nm的膜厚来形成。
其次，如图40和图41中所示，涂敷光致抗蚀剂208，利用光刻法将该光致抗蚀剂208加工为所希望的图形。即，形成在字线方向上开出了狭缝的光致抗蚀剂208。接着，将该光致抗蚀剂208用作掩模，利用RIE法，刻蚀氮化硅膜406。此时，硅化钨膜204被过刻蚀。
其次，如图42和图43中所示，除去光致抗蚀剂208。接着，利用LPCVD法，在600℃以下形成氧化硅膜410。在本实施例中，该氧化硅膜410是绝缘膜的一例，以20nm的膜厚来形成。在此，之所以在600℃以下形成氧化硅膜410的原因与上述的第1实施例相同。
其次，如图44和图45中所示，通过对氧化硅膜410进行回刻，在氮化硅膜406的各狭缝的侧壁部分上形成侧壁412。即，通过整体地对氧化硅膜410进行回刻，以自对准的方式使该氧化硅膜410成为侧壁412。
其次，如图46和图47中所示，将氮化硅膜406和由氧化硅膜构成的侧壁412用作掩模材料，刻蚀硅化钨膜204、第3多晶硅膜202、ONO膜200、第2多晶硅膜120和第1多晶硅膜104。由此，在字线方向上隔离硅化钨膜204、第3多晶硅膜202、ONO膜200、第2多晶硅膜120和第1多晶硅膜104。因此，形成由硅化钨膜204和第3多晶硅膜202构成的控制栅电极CG，形成由第2多晶硅膜120和第1多晶硅膜104构成的浮置栅电极FG。此外，在控制栅电极CG的硅化钨膜204的上部形成阶梯状的台阶差，侧壁412位于该台阶差部分上。
其次，如图48和图49中所示，利用氧化工序(RTO)，在第1多晶硅膜104、第2多晶硅膜120和第3多晶硅膜202中的字线方向的侧壁部分上形成氧化膜462作为绝缘膜。接着，利用离子注入形成源/漏扩散区160。接着，以覆盖各存储单元的方式并以40nm的膜厚整体地形成氮化硅膜464作为绝缘膜。
其次，以填埋存储单元之间的方式形成层间绝缘膜150。形成层间绝缘膜150用的工序与上述的现有技术是同样的。但是，在本实施例中，在控制栅电极CG上的氮化硅膜406的肩部上形成了平缓形状的侧壁412。因此，在存储单元间的宽度W2中填埋层间绝缘膜150时，容易填埋层间绝缘膜150，难以发生填埋不良。
再有，在本实施例中，在作为硅化钨与氧发生反应的600℃以上的温度的700℃～800℃的温度下形成氮化硅膜406，在600℃以下的温度下形成氧化硅膜410，但也可与其相反。即，也可在600℃以下形成氮化硅膜406，在作为600℃以上的温度的700℃～800℃的温度下形成氧化硅膜410。进而，也可在600℃以下的温度下形成氮化硅膜406、410这两者。
此外，在哪一种温度条件下，都可调换氮化硅膜406和氧化硅膜410。即，可使氮化硅膜406成为氧化硅膜，使氧化硅膜410成为氮化硅膜。
〔第4实施例〕
本发明的第4实施例中，对上述的第1实施例进行变形，通过在第1实施例中的氧化硅膜210的形成前对该非易失性半导体存储器进行热处理，可在作为硅化钨与氧发生反应的600℃以上的温度下形成氧化硅膜210。以下说明更详细的内容。
到图18和图19为止，本实施例的非易失性半导体存储器的制造工序与上述的第1实施例是同样的。
在该图18和图19之后，在本实施例中，如图50和图51中所示，除去光致抗蚀剂208。接着，在氮气氛中，在800℃～1000℃的温度下对该非易失性半导体存储器进行热处理。接着，在600℃～700℃的温度下，利用LPCVD法形成氧化硅膜210。在本实施例中，以20nm的膜厚来形成该氧化硅膜210。
在此，之所以能在作为硅化钨与氧发生反应的600℃以上的温度的600℃～700℃的温度下形成氧化硅膜210的原因如下所述。即，在本实施例中，在形成了氧化硅膜206后及形成氧化硅膜210之前，对非易失性半导体存储器进行了热处理。因此，即使在硅化钨(WSi)膜204的表面一侧的硅(Si)已经与氧发生了反应的情况下，由于该热处理的缘故，硅(Si)也从中心部移动到表面一侧。在该状态下，即使在600℃以上的温度下形成了氧化硅膜210，硅化钨(WSi)膜204的表面一侧的硅也能再次与氧发生反应，因此，可在硅化钨膜204中不形成异常氧化物(W2O3)。
由于该图50和图51以后的制造工序与上述的第1实施例是同样的，故省略其说明。
按照本实施例，由于可在600℃以上的温度下形成氧化硅膜210，故可用成膜速度比第1实施例快的LPCVD法形成该氧化硅膜210。
〔第5实施例〕
本发明的第5实施例中，对上述的第2实施例进行变形，通过在第2实施例中的氮化硅膜310的形成前对该非易失性半导体存储器进行热处理，可在作为硅化钨与氧发生反应的600℃以上的温度下形成氮化硅膜310。以下说明更详细的内容。
到图29和图30为止，本实施例的非易失性半导体存储器的制造工序与上述的第2实施例是同样的。
在该图29和图30之后，在本实施例中，如图52和图53中所示，在氮气氛中，在800℃～1000℃的温度下对该非易失性半导体存储器进行热处理。接着，在700℃～800℃的温度下，利用LPCVD法形成氮化硅膜310。在本实施例中，以20nm的膜厚来形成该氮化硅膜310。
在此，之所以能在作为硅化钨与氧发生反应的600℃以上的温度的700℃～800℃的温度下形成氮化硅膜310的原因与上述的第4实施例是同样的。由于该图52和图53以后的制造工序与上述的第1实施例是同样的，故省略其说明。
按照本实施例，由于可在700℃以上的温度下形成氮化硅膜310，故可用成膜速度比第1实施例快的LPCVD法形成该氮化硅膜310。
再有，本发明不限定于上述的实施例，而是可进行各种变形。例如，在上述的各实施例中，利用硅化钨膜204形成了控制栅电极的高熔点金属硅化物，但也可使用钴(Co)、镍(Ni)等其它的高熔点金属来形成。但是，此时对于CoSi和NiSi来说即使暴露于600℃以上的温度下也不生成异常氧化物，但如果施加700℃以上的热则CoSi成为高电阻的物质，如果施加500℃以上的热则NiSi成为高电阻的物质。
因此，在使用钴或镍作为控制栅电极的高熔点金属硅化物的情况下，必须应用上述的第1实施例至第3实施例。而且，在使用了钴的情况下，必须在不到700℃的温度下形成氧化硅膜206、210、410和氮化硅膜306、310、406，在使用了镍的情况下，必须在不到500℃的温度下形成。
此外，在上述的各实施例中，以NAND型的非易失性半导体存储器为例进行了说明，但对于NOR型、AND型的等的其它的非易失性半导体存储器，也可应用本发明。进而，本发明不限于非易失性半导体存储器，对于利用层间绝缘膜填埋元件之间的其它的半导体装置，也可应用本发明。
此外，在上述的各实施例中使用的氧化硅膜和氮化硅膜是绝缘膜的一例，也可使用其它的种类的绝缘膜来代替氧化硅膜和氮化硅膜。

Claims (13)

1.一种非易失性半导体存储器的制造方法，其特征在于，具备：
在半导体衬底上形成第1绝缘膜的工序；
在上述第1绝缘膜上形成浮置栅电极材料膜的工序；
在上述浮置栅电极材料膜上形成第2绝缘膜的工序；
在上述第2绝缘膜上形成控制栅电极材料膜的工序；
在上述控制栅电极材料膜上形成具有在第1方向上延伸的狭缝的第1掩模材料的工序；
在上述第1掩模材料的侧壁部分上形成侧壁的工序；以及
将上述第1掩模材料和上述侧壁用作掩模刻蚀上述控制栅电极材料膜、上述第2绝缘膜和上述浮置栅电极材料膜以形成具有浮置栅电极和控制栅电极的存储单元的工序。
2.如权利要求1中所述的非易失性半导体存储器的制造方法，其特征在于：
上述控制栅电极材料膜包含硅化钨膜。
3.如权利要求2中所述的非易失性半导体存储器的制造方法，其特征在于：
形成上述第1掩模材料的工序和形成上述侧壁的工序的至少一方是600℃以下的工序。
4.如权利要求2中所述的非易失性半导体存储器的制造方法，其特征在于：
形成上述第1掩模材料的工序是600℃以上的工序，
在形成上述第1掩模材料的工序之后及在形成上述侧壁的工序之前，还具备在氮气氛中进行热处理的工序。
5.如权利要求4中所述的非易失性半导体存储器的制造方法，其特征在于：
形成上述侧壁的工序是600℃以上的工序。
6.如权利要求1中所述的非易失性半导体存储器的制造方法，其特征在于：
上述第1掩模材料由氧化硅膜构成，上述侧壁也由氧化硅膜构成。
7.如权利要求1中所述的非易失性半导体存储器的制造方法，其特征在于：
上述第1掩模材料由氮化硅膜构成，上述侧壁也由氮化硅膜构成。
8.如权利要求1中所述的非易失性半导体存储器的制造方法，其特征在于：
上述第1掩模材料由氧化硅膜和氮化硅膜中的一方构成，上述侧壁由氧化硅膜和氮化硅膜中的另一方构成。
9.如权利要求1中所述的非易失性半导体存储器的制造方法，其特征在于，还具备：
在上述浮置栅电极材料膜上形成沿作为与上述第1方向交叉的方向的第2方向具有狭缝的第2掩模材料的工序；以及
将上述第2掩模材料用作掩模刻蚀上述浮置栅电极材料膜的工序。
10.如权利要求1中所述的非易失性半导体存储器的制造方法，其特征在于：
上述控制栅电极材料膜包含高熔点金属硅化膜。
11.如权利要求1～10的任一项中所述的非易失性半导体存储器的制造方法，其特征在于：
在形成上述存储单元的工序之后，还具备形成覆盖上述各存储单元且填埋上述各存储单元之间的层间绝缘膜的工序。
12.一种非易失性半导体存储器，该非易失性半导体存储器具有多个能导电性地改写的存储单元，其特征在于：
各存储单元具备：
在半导体衬底上形成的第1绝缘膜；
在上述栅绝缘膜上形成的浮置栅电极；
在上述浮置栅电极上形成的第2绝缘膜；
在上述第2绝缘膜上形成的控制栅电极；
在上述控制栅电极上形成的第3绝缘膜；以及
在上述第3绝缘膜的侧壁部分上且在形成于上述控制栅电极上的台阶部分形成的侧壁。
13.如权利要求12中所述的非易失性半导体存储器，其特征在于：
还具备覆盖上述各存储单元且填埋上述各存储单元之间的层间绝缘膜。
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