CN101728252B - 形成快闪存储器栅极的方法以及快闪存储器 - Google Patents

Abstract

本发明涉及形成快闪存储器栅极的方法以及快闪存储器，其中形成快闪存储器栅极的方法包括步骤：提供半导体衬底，所述半导体衬底上依次覆有第一导电层、栅间介电层和第二导电层；图形化第二导电层至暴露栅间介电层，形成控制栅；图形化栅间介电层至暴露第一导电层；在上述两个步骤中任一步之后，形成含氧气体或含氧等离子体氛围，在控制栅的侧壁上形成氧化膜；图形化第一导电层，形成浮栅。本发明在形成控制栅之后，或在图形化栅间介电层之后，形成含氧气体或含氧等离子体氛围，在控制栅的侧壁上形成氧化膜，可以防止在后续形成浮栅的步骤中伤害控制栅的侧壁，杜绝在控制栅侧壁上形成凹陷，从而防止控制栅电学性能的下降。

Description

形成快闪存储器栅极的方法以及快闪存储器

技术领域

本发明涉及半导体器件的制造领域，尤其涉及形成快闪存储器栅极的方法以及由此形成的快闪存储器。

背景技术

目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(NOR Flash)和与非闪存(NANDFlash)两种。其中，或非闪存因为读取速度快，适合于手机或主板等需要记录系统编码的应用。而与非闪存因为高密度及高写入速度，特别适合多媒体资料存储。尤其近几年，与非闪存几乎以保持每年密度加倍的速度演进。最新一代的与非闪存技术已达每晶粒(die)可以存储32Gb的高容量水平。而从工艺上来说，闪存可分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF，charge-trapping Flash)两类。浮栅结构是将电荷存储于多晶硅(poly silicon)之内。随着工艺器件尺寸的越来越小，浮栅结构的闪存也面临到了微缩极限。由于浮栅结构需要保持较高的浮栅厚度(floating gatethickness)来保持栅极耦合(gate coupling ratio)，当工艺器件尺寸小于45nm之后，浮栅结构就会因过近的距离造成严重的相互耦合干扰，因此也无法再胜任电荷存储的功能，下一代的闪存就必须向电荷能陷存储结构发展，才能继续适应工艺器件尺寸的越来越小。

电荷能陷存储结构是将电荷存储于电荷陷阱层内，例如氮化硅层，由于电荷是独立存储，完全不会彼此干扰。目前，对于与非闪存，一般是被设计成具有堆栈式栅极(Stack-Gate)结构，此结构包括隧穿氧化层、用来储存电荷的多晶硅浮置栅极、氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，ONO)结构的栅间介电层以及用来控制数据存取的多晶硅控制栅极。

中国专利申请第02123441.8号提供一种制作具有上述结构的闪存的制作方法，包括如下步骤。首先，如图1所示，在硅衬底100上形成浮栅多晶硅层101；在浮栅多晶硅层101上形成氧化硅-氮化硅-氧化硅层(ONO)102；然后在氧化硅-氮化硅-氧化硅层102上沉积控制栅多晶硅层104；在控制栅多晶硅层104上形成硬掩膜层106；在硬掩膜层106上旋涂光阻层107。经过曝光和显影工艺，在第一光阻层107上形成开口图形108。光阻层107上开口图形108的位置与硅衬底100内需要形成源极和漏极的位置相对应。

如图2所示，以第一光阻层107为掩膜，蚀刻第一硬掩膜层106，形成硬掩膜106’，并去除第一光阻层107。以硬掩膜106’为掩膜，刻蚀控制栅多晶硅层104，形成控制栅104’。以硬掩膜106’为掩膜，刻蚀氧化硅-氮化硅-氧化硅层102，形成图形化的氧化硅-氮化硅-氧化硅层102’。以硬掩膜106’为掩膜，刻蚀控制栅多晶硅层101，形成控制栅101’。以硬掩膜106’为掩膜，在硅衬底100中进行离子注入，形成源极/漏极110。

运用上述方法所形成的闪存栅极结构的SEM照片如图3所示。从图3中圈出的位置301可以看出，控制栅的侧壁上会形成凹陷，从而降低控制栅的电学性能。

发明内容

本发明所要解决的技术问题是：在形成浮栅时，如何防止控制栅的侧壁被伤害。

为解决上述技术问题，本发明提供一种形成快闪存储器栅极的方法，包括步骤：提供半导体衬底，所述半导体衬底上依次覆有第一导电层、栅间介电层和第二导电层；图形化第二导电层至暴露栅间介电层，形成控制栅；图形化栅间介电层至暴露第一导电层；在上述两个步骤中任一步之后，形成含氧气体或含氧等离子体氛围，在控制栅侧壁上形成氧化膜；图形化第一导电层，形成浮栅。

在本发明中，可选地，所述含氧气体或含氧等离子体氛围为由氧化性气体形成的等离子体氛围。

可选地，所述氧化性气体为氧气。

可选地，所述第二导电层上还依次覆有金属硅化物层、顶部抗反射材料层、硬掩膜层和光刻胶层。

可选地，还包括步骤：图形化光刻胶层；以图形化的光刻胶层为掩膜，图形化硬掩膜层和顶部抗反射材料层；去除光刻胶层；以硬掩膜层为掩膜，图形化硅化物层至暴露第二导电层。

可选地，所述图形化第二导电层的步骤，是通过以硬掩膜层为掩膜，干法刻蚀第二导电层至暴露栅间介电层来实现的。

可选地，所述图形化栅间介电层的步骤，是通过以硬掩膜层为掩膜，干法刻蚀栅间介电层至暴露第一导电层来实现的。

可选地，所述图形化第一导电层，是通过以硬掩膜层为掩膜，干法刻蚀第一导电层来实现的。

根据本发明的另一个方面，还提供上述任一形成快闪存储器栅极的方法所制造的快闪存储器，所述快闪存储器具有控制栅，所述控制栅的侧壁上有氧化膜。

与现有技术相比，本发明在形成控制栅之后，或在图形化栅间介电层之后，形成含氧气体或含氧等离子体氛围，在控制栅的侧壁上形成氧化膜，可以防止在后续形成浮栅的步骤中伤害控制栅的侧壁，杜绝在控制栅侧壁上形成凹陷，从而防止控制栅电学性能的下降。

附图说明

图1和图2为现有技术形成闪存栅极结构的示意图；

图3为用现有技术形成的闪存栅极结构的SEM照片；

图4为本发明一个实施例形成闪存栅极的方法流程图；

图5至图11为按照图4所示流程形成闪存栅极的示意图；

图12为根据本发明一个实施例形成的闪存栅极结构的SEM照片。

具体实施方式

发明人发现，如图2所示，由于现有的闪存栅极结构是浮栅101’与控制栅104’夹合栅间介电层102’的叠层结构。形成浮栅101’与控制栅104’的主要材料均为多晶硅。因此，在刻蚀形成浮栅101’的过程中，毫无保护的控制栅104’的侧壁必然会受到作为刻蚀剂的等离子体的侵蚀。虽然等离子刻蚀为各向异性刻蚀，对平行于衬底100的方向上的刻蚀速率远小于垂直于衬底100的方向。但是，随着闪存器件尺寸的逐渐减小，使得栅极之间沟槽的深宽比逐渐增大，等离子体与控制栅104’侧壁的接触相对更多，因此等离子体对控制栅104’的侧壁的侵蚀变得越来越明显。如果任由其发展，必然会导致控制栅104’的电学性能下降，从而导致最终形成的闪存器件的质量下降。

因此，在形成浮栅时，为防止控制栅的侧壁被伤害。本发明在形成控制栅之后，或在图形化栅间介电层之后，形成含氧气体或含氧等离子体氛围，在控制栅的侧壁上形成氧化膜，可以防止在后续形成浮栅的步骤中伤害控制栅的侧壁，杜绝在控制栅侧壁上形成凹陷，从而防止控制栅电学性能的下降。

下面结合附图对本发明的内容进行详细说明。

如图4所示，形成闪存栅极的方法，包括步骤：

S101，在半导体衬底上依次形成栅极氧化物层、第一导电层、栅间介电层、第二导电层、金属硅化物层、顶部抗反射材料层、硬掩膜层和光刻胶层；

S102，图形化光刻胶层；

S103，以光刻胶层为掩膜，图形化硬掩膜层和顶部抗反射材料层；

S104，去除光刻胶层后，以硬掩膜层为掩膜，图形化金属硅化物层和第二导电层至暴露栅间介电层，形成控制栅；

S105，形成含氧气体或含氧等离子体氛围，在控制栅的侧壁上形成氧化膜；

S106，以硬掩膜层为掩膜，图形化栅间介电层至暴露第一导电层；

S107，以硬掩膜层为掩膜，图形化第一导电层至暴露栅极氧化物层，形成浮栅。

如图5所示，执行步骤S101，在半导体衬底501上依次形成栅极氧化物层502、第一导电层503、栅间介电层504、第二导电层505、金属硅化物层506、顶部抗反射材料层507、硬掩膜层508和光刻胶层509。

其中，栅极氧化物层502的材质一般是氧化硅。现有技术中，形成栅极氧化物层502的工艺是热氧化法，即在高温环境下，将半导体衬底501暴露在含氧环境中。该工艺通常在炉管中实现。通常形成的栅极氧化物层502的厚度都在几十埃左右。

在栅极氧化物层502上形成第一导电层503。所述第一导电层503的材质例如是掺杂的多晶硅。其形成的方法例如是低压化学气相沉积法(LPCVD)，即以硅烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺。上述的沉积工艺的温度一般为550℃～750℃，压力约0.1Torr～0.5Torr(1Torr＝133.32Pa)。

然后在第一导电层503上形成栅间介电层504。因闪存要求与浮置栅极接触的氧化硅层须具备良好的电学性能，以避免在正常电压下，用来储存电荷的浮置栅极产生漏电或是发生过早电崩溃的问题，该栅间介电层504一般是氧化硅/氮化硅/氧化硅(ONO)的叠层结构。以栅间介电层504的材质是氧化硅/氮化硅/氧化硅为例，形成栅间介电层504的方法是：在700℃～1100℃的温度和0.1Torr～0.8Torr的压力下，以低压化学气相沉积法(LPCVD)形成一层均匀的厚度约为2nm～10nm的氧化硅层，接着以相同的方法在氧化硅层上形成厚度为2nm～10nm的氮化硅层，然后再以同样的方法形成另一层厚度为2nm～10nm的氧化硅层。

再于栅间介电层504之上形成第二导电层505。所述第二导电层505的材质例如是掺杂多晶硅。其形成的方法例如是低压化学气相沉积法(LPCVD)，即以硅烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺。上述的沉积工艺的温度一般为550℃～750℃，压力约0.1Torr～0.5Torr。

为了降低控制栅的电阻，同时为了降低控制栅的应力，现有技术中，在第二导电层505上还可以形成金属硅化物层506，用于形成复合的控制栅结构。现有技术中，形成复合控制栅的最常见的材料是硅化钨。

金属硅化物层506之上还可以形成顶部抗反射材料层507，用于在光刻时降低光反射。现有技术中，制造顶部抗反射材料层507的材料可以例如是氮氧化硅，其形成的方法例如是化学气相沉积法。制造顶部抗反射材料层507的工艺已为本领域技术人员所熟知，在此不再赘述。

顶部抗反射材料层507之上还可以形成硬掩膜层508。硬掩膜层508将会用作刻蚀其下的叠层结构的掩膜。制造硬掩膜层508的材料例如是氮化硅，其形成的方法例如是化学气相沉积法。制造硬掩膜层508的工艺已为本领域技术人员所熟知，在此不再赘述。

硬掩膜层508之上还覆有光刻胶层509，用于形成刻蚀硬掩膜层508和顶部抗反射材料层507的掩膜。由于现有的特征尺寸小于100nm的光刻设备采用ArF激光源，因此，用于形成光刻胶层509的光刻胶材料一般是对193nm波长的激光敏感的光刻胶。形成光刻胶层509的方法一般是旋涂法，改工艺也已为本领域技术人员所熟知。

图5所示的叠层结构中，从半导体衬底501的表面至硬掩膜层508的上表面的厚度约为540nm，其中第二导电层505的厚度约为100nm。而在后续工艺中形成的定义闪存栅极结构的形状和位置的沟槽宽度只有约90nm。因此，所述沟槽的深宽比大约为6:1，这导致后续刻蚀形成浮栅的等离子体与控制栅104’侧壁的接触相对更多，因此等离子体对控制栅104’的侧壁的侵蚀变得越来越明显。如果任由其发展，必然会导致控制栅104’的电学性能下降，从而导致最终形成的闪存器件的质量下降。

在形成如图5所示的叠层结构之后，执行步骤S102，图形化光刻胶层509。图形化光刻胶层509，即将掩模版上的图形通过光刻方法转移至光刻胶层509上。在显影工艺之后，光刻胶层509上形成定义闪存器件栅极结构的位置和形状的沟槽和凸起(未标注)，也即形成如图6所示的结构。

然后执行步骤S103，以光刻胶层509为掩膜，图形化硬掩膜层508和顶部抗反射材料层507，形成如图7所示的结构。图形化硬掩膜层508和顶部抗反射材料层507一般采用等离子刻蚀的方法，即以含氟的化合物，如CF4和/或CHF3等作为主气体源形成的等离子体刻蚀硬掩膜层508和顶部抗反射材料层507。等离子处理的工艺已为本领域技术人员所熟知，在此不再赘述。

接着执行步骤S104，去除光刻胶层509后，以硬掩膜层508为掩膜，图形化金属硅化物层506和第二导电层505至暴露栅间介电层505，形成控制栅505’，即形成图8所示的结构。去除光刻胶层509的工艺可以是本领域技术人员所熟知的灰化工艺，即用含氧等离子与光刻胶反应而达到去除光刻胶层509的目的。图形化金属硅化物层506和第二导电层505的工艺为等离子刻蚀，即以Cl2和/或HBr作为气体源形成的等离子体刻蚀金属硅化物层506和第二导电层505。等离子处理的工艺已为本领域技术人员所熟知，在此也就不再赘述。

然后执行步骤S105，形成含氧气体或含氧等离子体氛围，在控制栅505’的侧壁上形成氧化膜510。所述形成含氧气体或含氧等离子体氛围的方法有多种，例如湿法氧化、原位蒸汽生成法(in-situ steam generation，ISSG)和干法氧化。其中，湿法氧化和原位蒸汽生成法，均是将半导体衬底501置于水蒸汽环境中对多晶硅进行氧化。而干法氧化可以是将半导体衬底501置于氧气中或含氧等离子环境中进行氧化。这些工艺中，优选的工艺是用含氧等离子对控制栅505’的侧壁进行氧化，例如，以氧气作为气体源形成的含氧等离子体与控制栅505’的侧壁进行反应。含氧等离子处理的工艺参数为：氧气的流量是100至500sccm/min，优选的流量可以是200sccm/min；氧气的压力是5至60mTorr，优选的压力可以是20mTorr；形成等离子体的功率可以是700至1300W，优选的功率可以是1000W；反应室温度为50至60℃；处理的时间是10至30秒，优选的处理时间可以是20秒。

经过上述反应之后，如图9所示，控制栅505’的侧壁上形成氧化膜510。氧化膜510的存在，可以保护控制栅505’在后续工艺中，特别是在形成浮栅的刻蚀工艺中不被伤害，杜绝在控制栅505’的侧壁上形成凹陷，从而防止控制栅505’电学性能的下降。

然后执行步骤S106，以硬掩膜层508为掩膜，图形化栅间介电层504至暴露第一导电层503，形成如图10所示的结构。图形化栅间介电层504的工艺可以为等离子刻蚀，Cl₂和/或HBr作为主气体源形成的等离子体刻蚀金属硅化物层506和第二导电层505。等离子处理的工艺已为本领域技术人员所熟知，在此不再赘述。

接着执行步骤S107，以硬掩膜层508为掩膜，图形化第一导电层503至暴露栅极氧化物层502，形成浮栅503’，即形成如图11所示的结构。图形化第一导电层503的工艺可以为等离子刻蚀，Cl2和/或HBr作为主气体源形成的等离子体刻蚀第一导电层503。等离子处理的工艺已为本领域技术人员所熟知，在此不再赘述。

由于在执行步骤S107之前，控制栅505’的侧壁已经形成了氧化膜510，因此，在用等离子刻蚀第一导电层503形成浮栅503’时就不会对控制栅505’造成伤害。

在步骤S107之后，还可以有图形化栅极氧化物层502至暴露半导体衬底501的步骤，以及去除硬掩膜层508和顶部抗反射材料层507的步骤，最终形成制造闪存所需的栅极结构。

在上述实施例中，在控制栅505’侧壁形成氧化膜510的步骤是在图形化栅间介电层504之前执行，但本领域技术人员知道，在图形化栅间介电层504之后执行氧化控制栅505’侧壁，一样可以实现本发明的目的。更进一步说，只要是在形成控制栅505’之后，形成浮栅503’之前氧化控制栅505’侧壁而形成氧化膜510，都可以实现本发明的目的。

在图形化栅间介电层504之前执行氧化控制栅505’侧壁的步骤的好处在于，可以防止栅间介电层504中氮化硅层的侧壁被氧化，也可以防止图形化栅间介电层504之后暴露的第一导电层表面形成过厚的氧化物。因此，比较优选的方案是在图形化栅间介电层504之前就在氧化控制栅505’的侧壁上形成氧化膜510。

用上述方法形成的闪存栅极结构的SEM照片如图12所示。从图12可知，控制栅505’的侧壁不再有凹陷出现，从而解决了现有技术所存在的问题。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种形成快闪存储器栅极的方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底上依次覆有第一导电层、栅间介电层和第二导电层；

图形化第二导电层至暴露栅间介电层，形成控制栅；

图形化栅间介电层至暴露第一导电层；

在上述两个步骤中任一步之后，形成含氧气体或含氧等离子体氛围，在控制栅的侧壁上形成氧化膜；

图形化第一导电层，形成浮栅。

2.如权利要求1所述的形成快闪存储器栅极的方法，其特征在于：所述含氧气体或含氧等离子体氛围为由氧化性气体形成的等离子体氛围。

3.如权利要求2所述的形成快闪存储器栅极的方法，其特征在于：所述氧化性气体为氧气。

4.如权利要求3所述的形成快闪存储器栅极的方法，其特征在于：形成氧等离子体氛围的工艺为，氧气的流量是100至500sccm/min，氧气的压力是5至60mTorr，形成等离子体的功率是700至1300W，反应室温度为50至60℃，在控制栅的侧壁上形成氧化膜的时间是10至30秒。

5.如权利要求1所述的形成快闪存储器栅极的方法，其特征在于：所述第二导电层上还依次覆有金属硅化物层、顶部抗反射材料层、硬掩膜层和光刻胶层。

6.如权利要求5所述的形成快闪存储器栅极的方法，其特征在于，还包括步骤：

图形化光刻胶层；

以图形化的光刻胶层为掩膜，图形化硬掩膜层和顶部抗反射材料层；

去除光刻胶层；

以硬掩膜层为掩膜，图形化硅化物层至暴露第二导电层。

7.如权利要求6所述的形成快闪存储器栅极的方法，其特征在于：所述图形化第二导电层的步骤，是通过以硬掩膜层为掩膜，干法刻蚀第二导电层至暴露栅间介电层来实现的。

8.如权利要求6所述的形成快闪存储器栅极的方法，其特征在于：所述图形化栅间介电层的步骤，是通过以硬掩膜层为掩膜，干法刻蚀栅间介电层至暴露第一导电层来实现的。

9.如权利要求6所述的形成快闪存储器栅极的方法，其特征在于：所述图形化第一导电层，是通过以硬掩膜层为掩膜，干法刻蚀第一导电层至暴露栅极氧化物层来实现的。

10.根据权利要求1至9中任一项所述的形成快闪存储器栅极的方法所制造的快闪存储器，其特征在于：所述快闪存储器具有控制栅，所述控制栅的侧壁上有氧化膜。

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