CN112164655B - 闪存器件的制备方法 - Google Patents

闪存器件的制备方法 Download PDF

Info

Publication number
CN112164655B
CN112164655B CN202011052474.2A CN202011052474A CN112164655B CN 112164655 B CN112164655 B CN 112164655B CN 202011052474 A CN202011052474 A CN 202011052474A CN 112164655 B CN112164655 B CN 112164655B
Authority
CN
China
Prior art keywords
layer
control gate
material layer
flash memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011052474.2A
Other languages
English (en)
Other versions
CN112164655A (zh
Inventor
周海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202011052474.2A priority Critical patent/CN112164655B/zh
Publication of CN112164655A publication Critical patent/CN112164655A/zh
Application granted granted Critical
Publication of CN112164655B publication Critical patent/CN112164655B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种闪存器件的制备方法,包括:提供衬底,所述衬底上依次形成有浮栅材料层、栅极间绝缘材料层及控制栅材料层;刻蚀所述控制栅材料层,以形成控制栅;进行ISSG工艺,以在所述控制栅的侧壁形成间隔氧化层;依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅。本发明提供的闪存器件的制备方法在控制栅制备过程中增加了ISSG工艺,使所述控制栅的边角更圆滑,从而抑制所述闪存器件中控制栅的电场局部增强效应,同时局部增大了所述控制栅侧壁与字线之间的氧化层的厚度,进一步提高控制栅与字线之间的耐压,进而增强所述闪存器件的稳定性。

Description

闪存器件的制备方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种闪存器件的制备方法。
背景技术
在目前的半导体产业中,集成电路主要可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类型。近年来,存储器件的发展尤为迅速。尤其是快闪存储器(Flash Memory,简称闪存),可以在不加电的情况下长期保存信息,且具有集成度高、存取速度快、易于擦除与重写等优点,广泛应用于消费、汽车、工业电子等领域。
然而,在闪存的制备过程中,刻蚀形成的控制栅(Control Gate,CG)容易出现边角较尖的情况,此时所述闪存器件的控制栅容易出现电场局部增强效应,导致字线(WordLine,WL)与所述控制栅之间的耐压降低,从而影响闪存的稳定性。
发明内容
本发明的目的在于提供一种闪存器件的制备方法,在闪存器件的控制栅制备过程中增加了ISSG工艺,使所述控制栅的边角更圆滑,从而抑制闪存器件中控制栅的电场局部增强效应,同时局部增大了所述控制栅侧壁与字线之间的氧化层的厚度,进一步提高控制栅与字线之间的耐压,进而增强闪存器件的稳定性。
为了达到上述目的,本发明提供了一种闪存器件的制备方法,包括:
提供衬底,所述衬底上依次形成有浮栅材料层、栅极间绝缘材料层及控制栅材料层;
刻蚀所述控制栅材料层,以形成控制栅;
进行ISSG工艺,以在所述控制栅的侧壁形成间隔氧化层;
依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅。
可选的,所述ISSG工艺包括:在工艺腔中通入反应气体和催化气体,对所述间隔氧化层进行实时的高温退火处理,以形成均匀的所述间隔氧化层。
可选的,所述ISSG工艺过程还包括:在所述工艺腔中通入惰性气体,生成所述间隔氧化层后停止通入所述反应气体和所述催化气体并保持所述惰性气体的流量不变,以提高所述间隔氧化层的均匀性。
可选的,所述反应气体包括氧气,所述催化气体包括氢气,所述惰性气体包括氮气。
可选的,所述ISSG工艺的温度条件为950℃-1100℃。
可选的,形成控制栅之前还包括:
在所述控制栅材料层上形成硬掩模层;
图案化所述硬掩模层,以定义所述控制栅的工艺窗口;以及
在所述图案化的硬掩模层的侧壁形成侧墙。
可选的,形成栅极间绝缘层和浮栅之前还包括:
进行牺牲层沉积工艺,在所述间隔氧化层的表面形成牺牲层。
可选的,采用HTO沉积工艺进行所述牺牲层的沉积。
可选的,所述牺牲层的厚度为
可选的,依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅之后,即在衬底上形成堆叠的栅极结构之后,所述闪存器件的制备方法还包括:
在所述栅极结构的侧壁形成侧壁氧化层并在相邻的栅极结构之间形成字线。
综上所述,本发明提供一种闪存器件的制备方法,包括:提供衬底,所述衬底上依次形成有浮栅材料层、栅极间绝缘材料层及控制栅材料层;刻蚀所述控制栅材料层,以形成控制栅;进行ISSG工艺,以在所述控制栅的侧壁形成间隔氧化层;依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅。本发明提供的闪存器件的制备方法在控制栅制备过程中增加了ISSG工艺,使所述控制栅的边角更圆滑,从而抑制所述闪存器件中控制栅的电场局部增强效应,同时局部增大了所述控制栅侧壁与字线之间的氧化层的厚度,进一步提高控制栅与字线之间的耐压,进而增强闪存器件的稳定性。
附图说明
图1为本发明一实施例提供的闪存器件的制备方法的流程图;
图2-图10为本实施例所述的闪存器件的制备方法中各个步骤对应的剖面图;
其中,附图标记如下:
100-衬底;110-氧化层;
200-浮栅材料层;201-浮栅;210-栅极间绝缘材料层;211-栅极间绝缘层;
300-控制栅材料层;301-控制栅;310-间隔氧化层
400-硬掩模层;500-侧墙材料层;510-侧墙;
600-牺牲层;700-侧壁氧化层;800-字线。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的闪存器件的制备方法的流程图。参阅图1,所述闪存器件的制备方法包括:
步骤S01:提供衬底,所述衬底上依次形成有浮栅材料层、栅极间绝缘材料层及控制栅材料层;
步骤S02:刻蚀所述控制栅材料层,以形成控制栅;
步骤S03:进行ISSG工艺,以在所述控制栅的侧壁形成间隔氧化层;
步骤S04:依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅。
下面结合图2-图10详细介绍本实施例提供的所述闪存器件的制备方法。
首先,参阅图2,执行步骤S01,提供衬底100,所述衬底100上依次形成有浮栅材料层200、栅极间绝缘材料层210及控制栅材料层300。本实施例中,所述栅极间绝缘材料层210为二氧化硅、氮化硅及二氧化硅构成的ONO叠层,以提高所述栅极间绝缘材料层210的绝缘性能。可选的,所述浮栅材料层200和所述控制栅材料层300的材料为多晶硅。本实施例中,所述衬底100和所述浮栅材料层200之间还形成有氧化层110,所述氧化层110材料为二氧化硅。
参阅图3-图4,在执行所述步骤S02之前,在所述控制栅材料层300上形成硬掩模层400;图案化所述硬掩模层400,以定义控制栅的工艺窗口;在图案化的所述硬掩模层400的侧壁形成侧墙510。其中,形成所述侧墙510的过程包括:在图案化的所述硬掩模层400和所述控制栅材料层300的表面沉积一侧墙材料层500,刻蚀所述侧墙材料层500,以形成侧墙510。可选的,所述侧墙材料层500的材料为二氧化硅。所述侧墙510形成于所述硬掩模层400的侧壁上。
随后,参阅图5,执行步骤S02,刻蚀所述控制栅材料层300,以形成控制栅301。本实施例中,以硬掩模层400和侧墙510作为掩模层,采用干法刻蚀所述控制栅材料层300,直至暴露所述栅极间绝缘材料层210。在本发明的其他实施例中,所述刻蚀方法可以根据实际需要进行调整,本发明对此不作限制。
参阅图6,执行步骤S03,进行ISSG工艺,以在所述控制栅301的侧壁形成间隔氧化层310。具体的,所述ISSG工艺为原位水汽生成(In-Situ Stream Generation)及氮化工艺,即:在工艺腔中通入反应气体、催化气体和惰性气体,生成所述间隔氧化层310后停止通入所述反应气体和所述催化气体并保持所述惰性气体的流量不变,以形成均匀的所述间隔氧化层310。本实施例中,所述反应气体包括氧气,所述催化气体包括氢气,所述惰性气体包括氮气。需要说明的是,惰性气体在ISSG工艺中的主要作用是稀释所述反应气体,抑制过快的反应速率,使自由基(即在所述工艺腔中由氧气转化而成的原子氧)的分布更均匀,从而进一步提升所述间隔氧化层310的均匀性。可选的,所述ISSG工艺的温度条件为950℃-1100℃。在本发明的其他实施例中,所述ISSG工艺可以根据实际需要调整所述工艺气体及工艺参数,以满足工艺需求。所述间隔氧化层310的材料包括二氧化硅。所述间隔氧化层310的形成使所述控制栅301的边角变圆滑,从而抑制了闪存器件中所述控制栅的电场局部增强效应。
随后,参阅图7,在执行步骤S04之前,进行牺牲层沉积工艺,在所述间隔氧化层310的表面形成牺牲层600。本实施例中,采用HTO沉积工艺形成所述牺牲层600。具体的,所述HTO沉积工艺即高温氧化物(High-Temperature Oxidation)沉积工艺,在环境温度大约为700℃-800℃时进行快速热化学气相沉积(RTCVD)或低压化学气相沉积(LPCVD)以形成所述牺牲层600。所述牺牲层600的材料包括二氧化硅,可以在后续进行刻蚀的过程中保护所述侧墙510和所述间隔氧化层310。本实施例中,所述牺牲层600的厚度为
接着,参阅图8-图9,执行步骤S04,依次刻蚀所述栅极间绝缘材料层210及所述浮栅材料层200,形成栅极间绝缘层211和浮栅201。具体的,首先,参阅图8,刻蚀所述栅极间绝缘材料层210。本实施例中,采用干法刻蚀所述栅极间绝缘材料层210,所述牺牲层600在这一过程中被刻蚀,以保护所述侧墙510和所述间隔氧化层310。接着,参阅图9,刻蚀所述浮栅材料层200,以形成浮栅201。
可选的,本实施例提供的闪存器件的制备方法还包括:在所述栅极结构的侧壁形成侧壁氧化层700并在相邻的栅极结构之间形成字线800。参阅图10,在所述硬掩模层400、所述侧墙510、所述间隔氧化层310、所述氧化层110的表面和所述浮栅201的侧壁沉积一侧墙材料层(图10中未示出),刻蚀所述侧墙材料层以形成侧壁氧化层700;在相邻的浮栅201之间填充字线材料层(图10中未示出)并进行平坦化处理,以形成字线800。可选的,所述字线材料层的材料包括多晶硅。需要说明的是,在形成所述侧壁氧化层700的过程中,所述氧化层110的厚度可能会在刻蚀作用下减薄,所述侧壁氧化层700和所述氧化层110的厚度比为125%-145%时,可以在闪存器件的擦除过程中提高控制栅301和字线800之间的耐压能力,使所述闪存器件的擦除性能更稳定、擦除效果更好,从而提高闪存器件的质量。同时,参阅图10,步骤S03形成的所述间隔氧化层310局部增大了控制栅301与字线800之间的氧化层的厚度,进一步提高了控制栅301与字线800之间的耐压,进而增强了闪存器件的稳定性。
综上,本发明提供一种闪存器件的制备方法,包括:提供衬底,所述衬底上依次形成有浮栅材料层、栅极间绝缘材料层及控制栅材料层;刻蚀所述控制栅材料层,以形成控制栅;进行ISSG工艺,以在所述控制栅的侧壁形成间隔氧化层;依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅。本发明提供的闪存器件的制备方法在控制栅制备过程中增加了ISSG工艺,使所述控制栅的边角更圆滑,从而抑制所述闪存器件中控制栅的电场局部增强效应,同时局部增大了控制栅与字线之间的氧化层厚度,进一步提高控制栅与字线之间的耐压,进而增强闪存器件的稳定性。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。

Claims (8)

1.一种闪存器件的制备方法,其特征在于,包括:
提供衬底,所述衬底上依次形成有浮栅材料层、栅极间绝缘材料层及控制栅材料层;
在所述控制栅材料层上形成硬掩模层;
图案化所述硬掩模层,以定义所述控制栅的工艺窗口;以及
在所述图案化的硬掩模层的侧壁形成侧墙;
刻蚀所述控制栅材料层,以形成控制栅;
进行ISSG工艺,以在所述控制栅的侧壁形成间隔氧化层,圆滑所述控制栅的边角,增大所述控制栅的侧壁与字线之间的氧化层的厚度;
依次刻蚀所述栅极间绝缘材料层及所述浮栅材料层,形成栅极间绝缘层和浮栅;
在栅极结构的侧壁形成侧壁氧化层并在相邻的栅极结构之间形成所述字线。
2.如权利要求1所述的闪存器件的制备方法,其特征在于,所述ISSG工艺包括:在工艺腔中通入反应气体和催化气体,对所述间隔氧化层进行实时的高温退火处理,以形成均匀的所述间隔氧化层。
3.如权利要求2所述的闪存器件的制备方法,其特征在于,所述ISSG工艺过程还包括:在所述工艺腔中通入惰性气体,生成所述间隔氧化层后停止通入所述反应气体和所述催化气体并保持所述惰性气体的流量不变,以提高所述间隔氧化层的均匀性。
4.如权利要求3所述的闪存器件的制备方法,其特征在于,所述反应气体包括氧气,所述催化气体包括氢气,所述惰性气体包括氮气。
5.如权利要求2所述的闪存器件的制备方法,其特征在于,所述ISSG工艺的温度条件为950℃-1100℃。
6.如权利要求1所述的闪存器件的制备方法,其特征在于,形成栅极间绝缘层和浮栅之前还包括:
进行牺牲层沉积工艺,在所述间隔氧化层的表面形成牺牲层。
7.如权利要求6所述的闪存器件的制备方法,其特征在于,采用HTO沉积工艺进行所述牺牲层的沉积。
8.如权利要求6所述的闪存器件的制备方法,其特征在于,所述牺牲层的厚度为100Å-300Å。
CN202011052474.2A 2020-09-29 2020-09-29 闪存器件的制备方法 Active CN112164655B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011052474.2A CN112164655B (zh) 2020-09-29 2020-09-29 闪存器件的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011052474.2A CN112164655B (zh) 2020-09-29 2020-09-29 闪存器件的制备方法

Publications (2)

Publication Number Publication Date
CN112164655A CN112164655A (zh) 2021-01-01
CN112164655B true CN112164655B (zh) 2024-03-15

Family

ID=73860767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011052474.2A Active CN112164655B (zh) 2020-09-29 2020-09-29 闪存器件的制备方法

Country Status (1)

Country Link
CN (1) CN112164655B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728252A (zh) * 2008-10-24 2010-06-09 中芯国际集成电路制造(上海)有限公司 形成快闪存储器栅极的方法以及快闪存储器
CN102938406A (zh) * 2012-11-21 2013-02-20 上海宏力半导体制造有限公司 分栅式闪存及其形成方法
CN103426826A (zh) * 2013-08-22 2013-12-04 上海宏力半导体制造有限公司 闪存单元及其形成方法
CN107230678A (zh) * 2017-08-09 2017-10-03 上海华虹宏力半导体制造有限公司 闪存的制造方法
CN107393925A (zh) * 2017-08-09 2017-11-24 上海华虹宏力半导体制造有限公司 闪存及闪存的制备方法
CN109659237A (zh) * 2019-01-02 2019-04-19 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
CN110429035A (zh) * 2019-09-06 2019-11-08 上海华虹宏力半导体制造有限公司 闪存及闪存的制造方法
CN110634746A (zh) * 2019-09-25 2019-12-31 上海华虹宏力半导体制造有限公司 嵌入式闪存的制作方法
CN111180450A (zh) * 2018-11-12 2020-05-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111613618A (zh) * 2020-05-26 2020-09-01 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728252A (zh) * 2008-10-24 2010-06-09 中芯国际集成电路制造(上海)有限公司 形成快闪存储器栅极的方法以及快闪存储器
CN102938406A (zh) * 2012-11-21 2013-02-20 上海宏力半导体制造有限公司 分栅式闪存及其形成方法
CN103426826A (zh) * 2013-08-22 2013-12-04 上海宏力半导体制造有限公司 闪存单元及其形成方法
CN107230678A (zh) * 2017-08-09 2017-10-03 上海华虹宏力半导体制造有限公司 闪存的制造方法
CN107393925A (zh) * 2017-08-09 2017-11-24 上海华虹宏力半导体制造有限公司 闪存及闪存的制备方法
CN111180450A (zh) * 2018-11-12 2020-05-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN109659237A (zh) * 2019-01-02 2019-04-19 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
CN110429035A (zh) * 2019-09-06 2019-11-08 上海华虹宏力半导体制造有限公司 闪存及闪存的制造方法
CN110634746A (zh) * 2019-09-25 2019-12-31 上海华虹宏力半导体制造有限公司 嵌入式闪存的制作方法
CN111613618A (zh) * 2020-05-26 2020-09-01 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN112164655A (zh) 2021-01-01

Similar Documents

Publication Publication Date Title
US20230019097A1 (en) Integrated Structures and Methods of Forming Vertically-Stacked Memory Cells
US10269819B2 (en) Integrated structures and methods of forming vertically-stacked memory cells
US8319273B2 (en) Self-aligned charge storage region formation for semiconductor device
JP2009027161A (ja) フラッシュメモリ素子の製造方法
CN106206598B (zh) 分栅式闪存器件制造方法
US7807580B2 (en) Triple poly-si replacement scheme for memory devices
CN106206596A (zh) 分栅式闪存器件制造方法
US8383481B2 (en) Semiconductor memory device and method of manufacturing the same
CN105762114B (zh) 半导体结构的形成方法
CN112164655B (zh) 闪存器件的制备方法
CN109659237B (zh) 闪存器件的形成方法
TWI245347B (en) Method of fabricating a semiconductor structure
US7829936B2 (en) Split charge storage node inner spacer process
JP2008244108A (ja) 半導体装置および半導体装置の製造方法
CN107591399B (zh) 半导体结构及其形成方法
CN106024699A (zh) 一种自对准sti的制备方法
CN108987402A (zh) 存储元件的制造方法
CN114068323A (zh) 氧化层、半导体结构及其制作方法
CN107437547B (zh) 一种半导体器件的制作方法
US8039891B2 (en) Split charge storage node outer spacer process
CN111326519B (zh) 半导体的形成方法
CN112201660B (zh) 闪存器件的形成方法
CN112103296B (zh) 半导体结构的制造方法
US20220223412A1 (en) Method for preparing semiconductor structure and semiconductor structure
CN109786383B (zh) 半导体器件及其形成方法和半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant